半導体装置及びそれを用いた電子機器
【課題】高機能化、多機能化及び付加価値化を実現した半導体装置の提供を課題とする。
【解決手段】基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する回路である。ＰＬＬ回路は、位相比較器、ループフィルタ、電圧制御発振器及び分周器を含む。基板上にＰＬＬ回路を設けることにより、高機能化、多機能化及び高付加価値化を実現することができる。
【解決手段】基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する回路である。ＰＬＬ回路は、位相比較器、ループフィルタ、電圧制御発振器及び分周器を含む。基板上にＰＬＬ回路を設けることにより、高機能化、多機能化及び高付加価値化を実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に設けられた薄膜トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
近年、同一の絶縁表面上に様々な回路が集積された半導体装置の開発が進められている（例えば、特許文献１参照）。
【特許文献１】特開２００４−２４７３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、高機能化、多機能化及び付加価値化を実現した半導体装置の提供を課題とする。
【課題を解決するための手段】
【０００４】
本発明は、基板上に、正確な周波数の信号を出力する回路を設けた半導体装置を提供する。正確な周波数の信号を出力する回路は、例えば、フェーズ・ロックド・ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路、以下ＰＬＬ回路と表記することがある）がある。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する機能がある。このようなＰＬＬ回路を基板上に設ける本発明は、高機能化、多機能化及び高付加価値化を実現することができる。
【０００５】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられている。そして、電圧制御発振器は、直列に接続された第１のＮチャネル型薄膜トランジスタ及び第１のＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＮチャネル型薄膜トランジスタと直列に接続された第２のＮチャネル型薄膜トランジスタを複数含む第２の回路と、第１のＰチャネル型薄膜トランジスタと直列に接続された第２のＰチャネル型薄膜トランジスタを複数含む第３の回路と、直列に接続された第３のＮチャネル型薄膜トランジスタ及び第３のＰチャネル型薄膜トランジスタを含む第４の回路を有する。
【０００６】
上記の構成の半導体装置において、第１のＮ型薄膜トランジスタのソース又はドレインの一方は、第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＮ型薄膜トランジスタのソース又はドレインの他方は、第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＰ型薄膜トランジスタのソース又はドレインの他方は、第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第３のＮ型薄膜トランジスタのソース又はドレインの一方は、第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【０００７】
また、上記の構成の半導体装置において、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。つまり、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（低電位）に保たれている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（高電位）に保たれている。
【０００８】
また、上記の構成の半導体装置において、第１の回路、第２の回路及び第３の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【０００９】
上記の構成の半導体装置において、第２のＮチャネル型薄膜トランジスタは、第１のＮチャネル型薄膜トランジスタと低電位電源との導通を制御し、第２のＰチャネル型薄膜トランジスタは、第１のＰチャネル型薄膜トランジスタと高電位電源との導通を制御する。第２のＮチャネル型薄膜トランジスタと第３のＮチャネル型薄膜トランジスタのしきい値電圧は、第１のＮチャネル型薄膜トランジスタのしきい値電圧よりも低い。そして、第２のＮチャネル型薄膜トランジスタのゲートと第３のＮチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００１０】
なお、薄膜トランジスタのノードとは、ゲート、ソース、ドレインの３つのノードを指す。第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型トランジスタの互いに接続されたノードとは、第１のＮチャネル型薄膜トランジスタのソースと第１のＰチャネル型薄膜トランジスタのドレインに相当する。また、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードとは、第１のＮチャネル型薄膜トランジスタのソース又はドレインの一方と第１のＰチャネル型薄膜トランジスタのソース又はドレインの一方に相当する。
【００１１】
上記の構成の半導体装置において、第２のＮ型トランジスタと第３のＮ型トランジスタのチャネル長は、第１のＮ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＮ型トランジスタと第３のＮ型トランジスタが含む半導体層のチャネル形成領域における、Ｎ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＮ型トランジスタと第３のＮ型トランジスタが含む半導体層のチャネル形成領域における、Ｐ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００１２】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられている。そして、電圧制御発振器は、直列に接続された第１のＮチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＮチャネル型薄膜トランジスタと直列に接続された第２のＮチャネル型薄膜トランジスタを複数含む第２の回路を有する。
【００１３】
上記の構成の半導体装置において、第１のＮ型薄膜トランジスタのソース又はドレインの一方は、Ｐ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＮ型薄膜トランジスタのソース又はドレインの他方は、第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【００１４】
また、上記の構成の半導体装置において、第２のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。また、Ｐ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。つまり、第２のＮ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（低電位）に保たれている。Ｐ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（高電位）に保たれている。
【００１５】
また、上記の構成の半導体装置において、第１の回路と第２の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【００１６】
上記の構成の半導体装置において、第２のＮチャネル型薄膜トランジスタは、第１のＮチャネル型薄膜トランジスタと低電位電源との導通を制御する。第２のＮチャネル型薄膜トランジスタのしきい値電圧は、第１のＮチャネル型薄膜トランジスタのしきい値電圧よりも低い。そして、第２のＮチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタとＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００１７】
上記の構成の半導体装置において、第２のＮ型トランジスタのチャネル長は、第１のＮ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＮ型トランジスタが含む半導体層のチャネル形成領域におけるＮ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＮ型トランジスタが含む半導体層のチャネル形成領域におけるＰ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００１８】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられている。そして、電圧制御発振器は、直列に接続された第１のＮチャネル型薄膜トランジスタ及び第１のＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＮチャネル型薄膜トランジスタと直列に接続された第２のＮチャネル型薄膜トランジスタを複数含む第２の回路と、第１のＰチャネル型薄膜トランジスタと直列に接続された第２のＰチャネル型薄膜トランジスタを複数含む第３の回路と、直列に接続された第３のＮチャネル型薄膜トランジスタ及び第３のＰチャネル型薄膜トランジスタを含む第４の回路を有する。
【００１９】
上記構成の半導体装置において、第１のＮ型薄膜トランジスタのソース又はドレインの一方は、第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＮ型薄膜トランジスタのソース又はドレインの他方は、第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＰ型薄膜トランジスタのソース又はドレインの他方は、第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第３のＮ型薄膜トランジスタのソース又はドレインの一方は、第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【００２０】
上記構成の半導体装置において、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。つまり、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（低電位）に保たれている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（高電位）に保たれている。
【００２１】
また、上記の構成の半導体装置において、第１の回路、第２の回路及び第３の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【００２２】
上記の構成の半導体装置において、第２のＮチャネル型薄膜トランジスタは、第１のＮチャネル型薄膜トランジスタと低電位電源との導通を制御し、第２のＰチャネル型薄膜トランジスタは、第１のＰチャネル型薄膜トランジスタと高電位電源との導通を制御する。第２のＰチャネル型薄膜トランジスタと第３のＰチャネル型薄膜トランジスタのしきい値電圧は、第１のＰチャネル型薄膜トランジスタのしきい値電圧よりも高い。そして、第２のＰチャネル型薄膜トランジスタのゲートと第３のＰチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００２３】
上記の構成の半導体装置において、第２のＰ型トランジスタと第３のＰ型トランジスタのチャネル長は、第１のＰ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＰ型トランジスタと第３のＰ型トランジスタが含む半導体層のチャネル形成領域におけるＰ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＰ型トランジスタと第３のＰ型トランジスタが含む半導体層のチャネル形成領域の、Ｎ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００２４】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられており、電圧制御発振器は、直列に接続されたＮチャネル型薄膜トランジスタ及び第１のＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＰチャネル型薄膜トランジスタと直列に接続された第２のＰチャネル型薄膜トランジスタを複数含む第２の回路を有する。
【００２５】
上記構成の半導体装置において、第１のＰ型薄膜トランジスタのソース又はドレインの一方は、Ｎ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＰ型薄膜トランジスタのソース又はドレインの他方は、第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【００２６】
上記構成の半導体装置において、第２のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。Ｎ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。つまり、第２のＰ型薄膜トランジスタのソース又はドレインの他方は、一定の電位に保たれている。Ｎ型薄膜トランジスタのソース又はドレインの他方は、一定の電位に保たれている。
【００２７】
また、上記の構成の半導体装置において、第１の回路と第２の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【００２８】
上記の構成の半導体装置において、第２のＰチャネル型薄膜トランジスタは、第１のＰチャネル型薄膜トランジスタと高電位電源との導通を制御する。第２のＰチャネル型薄膜トランジスタのしきい値電圧は、第１のＰチャネル型薄膜トランジスタのしきい値電圧よりも高い。第２のＰチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００２９】
上記の構成の半導体装置において、第２のＰ型トランジスタのチャネル長は、第１のＰ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＰ型トランジスタが含む半導体層のチャネル形成領域におけるＰ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＰ型トランジスタが含む半導体層のチャネル形成領域におけるＮ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００３０】
上記の構成において、本発明の半導体装置が含む基板は、ガラス又はプラスチックからなる。基板がガラスからなる場合、単結晶基板を用いる場合と比較すると、大量生産を可能とし、費用を削減することができる。また、基板がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、なおかつ、フレキシブルな形状への加工が容易である。
【００３１】
また、本発明の半導体装置が含む基板上には、位相比較器、ループフィルタ及び分周器が設けられている。
【００３２】
また、本発明の半導体装置が含む基板上には、アンテナが設けられている。従って、アンテナを活用して、電磁波の送信、受信又は送受信を行う半導体装置を提供することができる。
【００３３】
また、本発明の半導体装置が含む基板上には、複数の画素を含む画素部が設けられており、複数の画素の各々は、液晶素子又は発光素子を有する。従って、画像を表示する機能をし、高機能化、多機能化及び高付加価値化を実現した半導体装置を提供することができる。
【００３４】
また、本発明は、上記のいずれかの構成の半導体装置を用いた電子機器を提供する。
【００３５】
なお、Ｎチャネル型薄膜トランジスタは、Ｎ型薄膜トランジスタと表記することがある。また、Ｐチャネル型薄膜トランジスタは、Ｐ型薄膜トランジスタと表記することがある。
【発明の効果】
【００３６】
供給される信号の周波数を一定に保つ機能や供給される信号の周波数を制御する機能を有するＰＬＬ回路を基板上に設ける本発明は、高機能化、多機能化及び高付加価値化を実現した半導体装置を提供することができる。ＰＬＬ回路の機能を活用することにより、例えば、入力される信号の周波数を高速化し、その高速化した周波数の信号を他の回路に供給すれば、他の回路の動作を高速にすることができる。また、ＰＬＬ回路は、入力される信号の周波数が正確でない場合においても、平均周波数に同期させることによって、正確な周波数の信号を出力する機能を有しており、この機能を活用すれば、回路の動作エラーを防止することができる。
【発明を実施するための最良の形態】
【００３７】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００３８】
本発明の半導体装置の構成について、図１を参照して説明する。本発明の半導体装置は、位相比較器１１、ループフィルタ１２、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、単にＶＣＯともよぶ）１３及び分周器１４を有する。
【００３９】
位相比較器１１は、外部から入力される信号Ｆｓと分周器１４から入力される信号Ｆｏ／Ｎとの位相を比較する。ループフィルタ１２は、位相比較器１１から供給される信号から、交流成分を取り除いた信号を生成する。電圧制御発振器１３は、ループフィルタ１２から入力される信号Ｖｉｎに基づき、信号Ｆｏを出力する。分周器１４は、電圧制御発振器１３から入力される信号ＦｏをＮ分の１に分周した信号Ｆｏ／Ｎを出力する。
【００４０】
なお、本発明の半導体装置は、電圧制御発振器１３を有し、位相比較器１１、ループフィルタ１２及び分周器１４は、用途に応じて、適宜設けられるものである。また、本発明の半導体装置は、その他の構成要素を有していてもよく、例えば、水晶発振器、プリスケーラ、スワローカウンタ等を有していてもよい。
【００４１】
位相比較器１１、ループフィルタ１２、電圧制御発振器１３及び分周器１４は、同一の基板上に設けられている。位相比較器１１、電圧制御発振器１３及び分周器１４は、少なくとも、薄膜トランジスタ、容量素子及び抵抗素子から選択された１つ又は複数を含む。ループフィルタ１２は、少なくとも、抵抗素子と容量素子の一方又は両方を含む。
【００４２】
基板は、ガラス又プラスチックからなる。基板がガラスからなる場合、単結晶基板を用いる場合と比較すると、大量生産を可能とし、費用を削減することができる。これは、単結晶基板は、円形で最大でも直径３０センチ程度であり、ガラス基板などと比較すると高価であるためである。また、基板がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。なお、プラスチックとは、有機高分子物質の総称であり、例えば、フェノール樹脂、メラミン樹脂、ポリエチレン、ポリ塩化ビニル、ポリエーテルアミド、ポリエーテルスルホン、アクリル、ポリ塩化ビニルデンなどである。
【００４３】
次に、上記構成の半導体装置の等価回路について、図２を参照して説明する。位相比較器１１は、単位回路２１を有する。ループフィルタ１２は、抵抗素子２２、２３と容量素子２４、２５を有する。図示するループフィルタ１２は、ラグリードフィルタであるが、本発明はこの構成に制約されず、例えば、ラグフィルタなどの他の構成を用いてもよい。分周器１４は、３つの単位回路２６を有し、８分周回路である。なお、分周器１４が有する単位回路２６の個数は特に制約されない。
【００４４】
なお、ラグリードフィルタとは、２つの抵抗素子と１つの容量素子で構成されたフィルタである。また、ラグフィルタとは、１つの抵抗素子と１つの容量素子で構成されたフィルタである。
【００４５】
電圧制御発振器１３は、直列に接続された第１のＮ型トランジスタ及び第１のＰ型トランジスタを複数含む回路１２０（第１の回路ともいう）、第１のＮ型トランジスタと直列に接続された第２のＮ型トランジスタを複数含む回路１２１（第２の回路ともいう）、第１のＰ型トランジスタと直列に接続された第２のＰ型トランジスタを複数含む回路１２２（第３の回路ともいう）、直列に接続された第３のＮ型トランジスタ及び第３のＰ型トランジスタを含む回路１２３（第４の回路ともいう）を有する。
【００４６】
図示する構成では、回路１２０は、直列に接続された第１のＮ型トランジスタ１４１及び第１のＰ型トランジスタ１３１、直列に接続された第１のＮ型トランジスタ１４２及び第１のＰ型トランジスタ１３２、直列に接続された第１のＮ型トランジスタ１４３及び第１のＰ型トランジスタ１３３、直列に接続された第１のＮ型トランジスタ１４４及び第１のＰ型トランジスタ１３４、直列に接続された第１のＮ型トランジスタ１４５及び第１のＰ型トランジスタ１３５を有する。
【００４７】
また、回路１２１は複数の第２のＮ型トランジスタ１１２〜１１６を有し、回路１２２は複数の第２のＰ型トランジスタ１０２〜１０６を有する。複数の第２のＮ型トランジスタ１１２〜１１６は、第１のＮ型トランジスタ１４１〜１４５と低電位電源（ＶＳＳ）との導通を制御する。また、複数の第２のＰ型トランジスタ１０２〜１０６は、第１のＰ型トランジスタ１３１〜１３５と高電位電源（ＶＤＤ）との導通を制御する。
【００４８】
また、回路１２３は、第３のＰ型トランジスタ１０１と第３のＮ型トランジスタ１１１を有する。回路１２３は、ループフィルタ１２と、回路１２１、１２２との導通を制御する回路である。
【００４９】
なお、上記構成において、第２のＰ型トランジスタ１０２、第１のＰ型トランジスタ１３１、第１のＮ型トランジスタ１４１及び第２のＮ型トランジスタ１１２の直列に接続された４つのトランジスタを１段とすると、上記の構成は、５段の場合である。しかしながら、本発明は、この構成に制約されない。電圧制御発振器１３は、３段以上の奇数段の構成とすればよい。
【００５０】
また、第３のＰ型トランジスタ１０１のゲートと、第３のＰ型トランジスタ１０１のソース又はドレインの一方は互いに接続されており、第３のＰ型トランジスタ１０１のソース又はドレインの他方は高電位電源（ＶＤＤ）に接続されている。また、第３のＮ型トランジスタ１１１のゲートは、ループフィルタ１２に接続され、第３のＮ型トランジスタ１１１のソース又はドレインの一方は低電位電源（ＶＳＳ）に接続されている。
【００５１】
上記構成において、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧は、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタのしきい値電圧よりも低い。他の回路のＮ型トランジスタとは、位相比較器１１と分周器１４が含むＮ型トランジスタである。
【００５２】
このように、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧が、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタのしきい値電圧よりも低くするためには、チャネル長を適当な値に設計する。具体的には、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のチャネル長が、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタのチャネル長よりも小さく（短く）なるように設計する。
【００５３】
または、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１の半導体層のチャネル形成領域の、Ｎ型を付与する不純物元素の濃度を、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタの半導体層のチャネル形成領域の濃度よりも高くなるように作製する。なお、Ｎ型を付与する不純物元素とは、リン（Ｐ）や砒素（Ａｓ）に相当する。
【００５４】
または、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１の半導体層のチャネル形成領域の、Ｐ型を付与する不純物元素の濃度を、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタの半導体層のチャネル形成領域の不純物元素の濃度よりも低くなるように作製する。なお、Ｐ型を付与する不純物元素とは、具体的には、ボロン（Ｂ）に相当する。
【００５５】
上記構成を有する本発明では、電圧制御発振器１３の性能を向上させることができる。具体的には、上記の電圧制御発振器１３は、第２のＮ型トランジスタ１１２〜１１６、第３のＮ型トランジスタ１１１に信号Ｖｉｎが入力されると、第１のＮ型トランジスタ１４５のソース又はドレインの一方と、第１のＰ型トランジスタ１３５のソース又はドレインの一方から、信号Ｆｏを出力する回路である。そして、本発明により、有効な信号Ｖｉｎの範囲を拡大することができる。以下に、この効果について、電圧制御発振器１３に入力される信号Ｖｉｎと、電圧制御発振器１３から出力される信号Ｆｏの関係のグラフを示す図６を参照して説明する。
【００５６】
電圧制御発振器１３に入力される信号Ｖｉｎは、０〜ＶＤＤ（ＶＤＤは高電位電源の電位とする）まで変化する。また、電圧制御発振器１３に入力される信号Ｖｉｎは、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のゲート電極に入力される。従って、仮に、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧（ＶＴＨ１）よりも、信号Ｖｉｎの電圧値が小さい（低い）場合、出力信号が発振されないことがある（図６（Ｂ）参照）。また、電圧Ｖｉｎ（信号Ｖｉｎ）と信号Ｆｏの関係を示すグラフにおいて、特性の曲線に、傾きが急な部分ができてしまう。特性の曲線に、傾きが急な部分があると、出力する信号の周波数にバラツキが生じ易く、正常に動作しない場合が生じてしまう。
【００５７】
このような不具合は、電圧制御発振器１３が薄膜トランジスタにより構成される点、電圧制御発振器１３がアナログの信号を処理する回路である点に起因する。つまり、薄膜トランジスタは、その特性（しきい値電圧や移動度など）にバラツキが生じる場合があるが、位相比較器１１と分周器１４は、デジタルの信号により制御されるため、薄膜トランジスタの特性のバラツキによる影響は受けにくい。しかしながら、電圧制御発振器１３は、アナログの信号により制御されるため、薄膜トランジスタの特性のバラツキによる影響を受けやすい。
【００５８】
そこで、上記構成を有する本発明では、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧が、他のトランジスタのしきい値電圧よりも低いことを特徴とする。つまり、上記構成を有する本発明では、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧（ＶＴＨ２）が、信号Ｖｉｎの電圧値よりも小さい（低い）ため、有効な信号Ｖｉｎの範囲を拡大することができる（図６（Ａ）参照）。また、特性の曲線に、傾きの急な部分がなくなり、出力する信号の周波数にバラツキが生じにくくなる。従って、電圧制御発振器１３の性能の向上という優れた効果を奏する。
【００５９】
続いて、上記の構成とは異なる電圧制御発振器１３について、図３を参照して説明する。電圧制御発振器１３は、回路１２０（第１の回路ともいう）と回路１２１（第２の回路ともいう）を有する。図２に示した構成と比較すると、第２のＰ型トランジスタ１０２〜１０６、第３のＰ型トランジスタ１０１及び第３のＮ型トランジスタ１１１を省略した構成としたものである。この構成は、素子の個数を少なくすることができるため、素子の占有面積の縮小による小型化や軽量化、素子数の削減による歩留まりの向上を実現することができる。
【００６０】
次に、上記構成とは異なる電圧制御発振器１３について、図４を参照して説明する。電圧制御発振器１３は、回路１２０（第１の回路ともいう）、回路１２１（第２の回路ともいう）、回路１２３（第３の回路ともいう）を有する。図２に示した構成と比較すると、ループフィルタ１２から供給される信号が、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１に入力されている点、第３のＮ型トランジスタ１１１のゲート電極とドレイン電極が互いに接続されている点が異なっている。
【００６１】
次に、上記構成とは異なる電圧制御発振器１３について、図５を参照して説明する。電圧制御発振器１３は、回路１２０（第１の回路ともいう）と回路１２２（第２の回路ともいう）を有する。図４に示した構成と比較すると、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１を省略した構成としたものである。この構成は、素子の個数を少なくすることができるため、素子の占有面積の縮小による小型化や軽量化、素子数の削減による歩留まりの向上を実現することができる。
【００６２】
上記の図４、５に示す構成において、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１のしきい値電圧は、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタのしきい値電圧よりも高いことを特徴とする。なお、他の回路のＰ型トランジスタとは、位相比較器１１と分周器１４が含むＰ型トランジスタである。
【００６３】
このように、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１のしきい値電圧が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタのしきい値電圧よりも高くするためには、チャネル長を適当な値に設計する。具体的には、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１のチャネル長が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタのチャネル長よりも小さく（短く）なるように設計する。
【００６４】
または、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１の半導体層が含むチャネル形成領域が含む不純物元素の濃度が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタの半導体層が含むチャネル形成領域が含む不純物元素の濃度よりも高くなるように作製する。なお、不純物元素とは、Ｐ型を付与する元素であり、具体的には、ボロン（Ｂ）に相当する。
【００６５】
または、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１の半導体層が含むチャネル形成領域が含む不純物元素の濃度が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタの半導体層が含むチャネル形成領域が含む不純物元素の濃度よりも低くなるように作製する。なお、不純物元素とは、Ｎ型を付与する元素であり、具体的には、リン、砒素に相当する。
【００６６】
なお、電圧制御発振器１３が含むトランジスタは、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）に接続されている。高電位電源と低電位電源は、電圧制御発振器１３が設けられた基板と同じ基板上に設けられたものでもよいし、また、異なる基板上に設けられたものでもよい。なお、第１のＮチャネル型薄膜トランジスタのしきい値電圧が、第２のＮチャネル型薄膜トランジスタのしきい値電圧よりも低いとは、第１のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値が、第２のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値よりも小さいことを指す。また、第１のＰチャネル型薄膜トランジスタのしきい値電圧が、第２のＰチャネル型薄膜トランジスタのしきい値電圧よりも低いとは、第１のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値が、第２のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値よりも小さいことを指す。
【００６７】
本実施の形態は、下記の実施例と自由に組み合わせることができる。
【実施例１】
【００６８】
以下には、位相比較器１１が含む単位回路２１の構成について、図７を参照して説明する。単位回路２１は、ＮＯＲ回路２２１、トランジスタ２２２〜２２７を有する。また、単位回路２１は、２つの入力端子（図面では１、２と表記）と１つの出力端子（図面では３と表記）を有する。
【００６９】
単位回路２１は、入力端子１と入力端子２の各々に同じ信号が入力されると、出力端子３から、Ｈレベルの信号を出力する。また、入力端子１と入力端子２の各々に異なる信号が入力されると、出力端子３から、Ｌレベルの信号を出力する。
【００７０】
つまり、単位回路２１は、入力端子１に入力される信号と入力端子２に入力される信号の位相を比較し、その結果に基づき、出力端子３から信号を出力する。なお、単位回路２１の構成はこの構成に制約されず、他の公知の構成のものを用いてもよい。
【００７１】
次に、分周器１４が含む単位回路２６の構成について、図８を参照して説明する。単位回路２６は、インバータ回路２００、ＮＡＮＤ回路２０１〜２０７、インバータ回路２０８、２０９を有する。また、単位回路２６は、４つの入力端子（図面では１、２、３、４と表記）と２つの出力端子（図面では５、６と表記）を有する。
【００７２】
単位回路２６は、ＮＡＮＤ回路２０２、２０３からなるラッチ、ＮＡＮＤ回路２０４、２０５からなるラッチ、ＮＡＮＤ回路２０６、２０７からなるラッチの、合わせて３つのラッチを有する。そして、入力端子１からセット信号が入力され、入力端子２からデータ信号が入力され、入力端子３からクロック信号が入力され、入力端子４からリセット信号が入力されると、出力端子５からデータ信号を出力し、出力端子６からデータ信号を出力する。なお、上記の構成は、セット／リセット型のＤフリップフロップ回路であるが、本発明はこの構成に制約されず、例えば、ＪＫフリップフロップ回路、Ｔフリップフロップ回路を用いてもよい。
【００７３】
なお、フリップフロップ（上記のようにフリップフロップ回路ともいう）は、ＲＳフリップフロップ、Ｄフリップフロップ、ＪＫフリップフロップ、Ｔフリップフロップ等がある。ＲＳフリップフロップは、入力端子であるＲ端子及びＳ端子、出力端子であるＱ端子を有する。Ｄフリップフロップは、入力端子であるＤ端子、出力端子であるＱ端子を有する。ＪＫフリップフロップは、入力端子であるＪ端子及びＫ端子、出力端子であるＱ端子を有する。Ｔフリップフロップは、入力端子であるＴ端子、出力端子であるＱ端子を有する。
【実施例２】
【００７４】
本発明の半導体装置の作製方法について、図面を参照して説明する。以下には、電圧制御発振器を構成する薄膜トランジスタだけでなく、記憶素子及びアンテナを含む半導体装置の構成について説明する。
【００７５】
基板７０１（基体ともよぶ）の一表面に、剥離層７０２を形成する（図９（Ａ）参照）。基板７０１は、絶縁表面を有する。基板７０１は、ガラス又はプラスチックからなる。基板７０１がガラスからなる場合は、その面積や形状に大きな制限はない。そのため、基板７０１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形の単結晶シリコン基板を用いる場合と比較すると、大きな優位点である。また、基板７０１がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。また、基板７０１がプラスチックからなる場合、作製工程の処理温度に耐えうる耐熱性のプラスチックを用いる必要がある。後述するが、好適には、ガラスからなる基板７０１上に薄膜トランジスタを設けた後、当該薄膜トランジスタを剥離して、剥離した薄膜トランジスタをプラスチックからなる基板上に設けるとよい。
【００７６】
上記の工程では、剥離層７０２は、基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層７０２を設けた後に、フォトリソグラフィ法によりパターン加工して、選択的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、基板７０１に接するように下地となる絶縁層を形成し、当該絶縁層に接するように剥離層７０２を形成してもよい。
【００７７】
剥離層７０２は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【００７８】
次に、剥離層７０２を覆うように、下地となる絶縁層７０３を形成する。絶縁層７０３は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。下地となる絶縁層７０３は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【００７９】
次に、絶縁層７０３上に、非晶質半導体層７０４を形成する。非晶質半導体層７０４は、公知の手段（スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により形成する。続いて、非晶質半導体層７０４を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターン加工して、結晶質半導体層７０６〜７１０を形成する（図９（Ｂ）参照）。
【００８０】
結晶質半導体層７０６〜７１０の作成工程の一例について、以下に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターン加工処理によって結晶質半導体層７０６〜７１０を形成する。レーザ結晶化法で結晶質半導体層７０６〜７１０を形成する場合、連続発振またはパルス発振の気体レーザ又は固体レーザを用いる。
【００８１】
なお、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタリング法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【００８２】
次に、結晶質半導体層７０６〜７１０を覆うゲート絶縁層７０５を形成する。ゲート絶縁層７０５は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を含む層、窒化酸化珪素を含む層を、単層又は積層して形成する。
【００８３】
次に、ゲート絶縁層７０５上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００〜４００ｎｍの厚さで形成する。
【００８４】
第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。
【００８５】
第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタル（ＴａＮ、タンタル（Ｔａ）と窒素（Ｎ）の組成比は制約されない）層とタングステン（Ｗ）層、窒化タングステン（ＷＮ、タングステン（Ｗ）と窒素（Ｎ）の組成比は制約されない）層とタングステン層、窒化モリブデン（ＭｏＮ、モリブデン（Ｍｏ）と窒素（Ｎ）の組成比は制約されない）層とモリブデン（Ｍｏ）層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
【００８６】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）７１６〜７２５を形成する。
【００８７】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、結晶質半導体層７０６、７０８〜７１０に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加して、Ｎ型不純物領域７１１、７１３〜７１５とチャネル形成領域７８０、７８２〜７８４を形成する。Ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。
【００８８】
次に、フォトリソグラフィ法によりレジストからなるマスクを形成して、結晶質半導体層７０７に、Ｐ型を付与する不純物元素を添加して、Ｐ型不純物領域７１２とチャネル形成領域７８１を形成する。Ｐ型を付与する不純物元素は、例えばボロン（Ｂ）を用いる。
【００８９】
次に、ゲート絶縁層７０５と導電層７１６〜７２５を覆うように、絶縁層を形成する。絶縁層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む層や、有機樹脂などの有機材料を含む層を、単層又は積層して形成する。次に、絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層７１６〜７２５の側面に接する絶縁層（サイドウォールともよばれる）７３９〜７４３を形成する（図９（Ｃ）参照）。また、絶縁層７３９〜７４３の作成と同時に、絶縁層７０５がエッチングされた絶縁層７３４〜７３８を形成する。絶縁層７３９〜７４３は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００９０】
次に、フォトリソグラフィ法により形成したレジストからなるマスクと、絶縁層７３９〜７４３をマスクとして用いて、結晶質半導体層７０６、７０８〜７１０にＮ型を付与する不純物元素を添加して、第１のＮ型不純物領域（ＬＤＤ領域ともよぶ）７２７、７２９、７３１、７３３と、第２のＮ型不純物領域７２６、７２８、７３０、７３２とを形成する。第１のＮ型不純物領域７２７、７２９、７３１、７３３の不純物元素の濃度は、第２のＮ型不純物領域７２６、７２８、７３０、７３２の不純物元素の濃度よりも低い。上記工程を経て、Ｎ型の薄膜トランジスタ７４４、７４６〜７４８と、Ｐ型の薄膜トランジスタ７４５が完成する。
【００９１】
なお、ＬＤＤ領域を形成するためには、ゲート電極を２層以上の積層構造として、ゲート電極にエッチングや異方性エッチングを行って、当該ゲート電極を構成する下層の導電層をマスクとして用いる手法と、サイドウォールの絶縁層をマスクとして用いる手法がある。後者のサイドウォールの絶縁層をマスクとして用いる手法は、ＬＤＤ領域の幅の制御が容易であり、また、ＬＤＤ領域を確実に形成することができる。
【００９２】
続いて、薄膜トランジスタ７４４〜７４８を覆うように、絶縁層を単層又は積層して形成する（図１０（Ａ）参照）。薄膜トランジスタ７４４〜７４８を覆う絶縁層は、公知の手段（ＳＯＧ法、液滴吐出法等）により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基として、フルオロ基を用いてもよい。また、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９３】
例えば、薄膜トランジスタ７４４〜７４８を覆う絶縁層が３層構造の場合、１層目の絶縁層７４９として酸化珪素を含む層を形成し、２層目の絶縁層７５０として樹脂を含む層を形成し、３層目の絶縁層７５１として窒化珪素を含む層を形成するとよい。
【００９４】
なお、絶縁層７４９〜７５１を形成する前、又は絶縁層７４９〜７５１のうちの１つ又は複数の薄膜を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行ってもよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【００９５】
次に、フォトリソグラフィ法により絶縁層７４９〜７５１をエッチングして、第２のＮ型不純物領域７２６、７２８、７３０、７３２、Ｐ型不純物領域７８５を露出させる開口部を形成する。続いて、開口部を充填するように、導電層を形成し、当該導電層をパターン加工して、ソース配線又はドレイン配線として機能する導電層７５２〜７６１を形成する。
【００９６】
導電層７５２〜７６１は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）等から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層７５２〜７６１は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン（ＴｉＮ、チタン（Ｔｉ）と窒素（Ｎ）の組成比は制約されない）層とバリア層の積層構造を採用するとよい。アルミニウムシリコンが含むシリコンは、０．１〜５ｗｔ％位とする。また、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層７５２〜７６１を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元して、結晶質半導体層とバリア層を、良好に接続させることができる。
【００９７】
次に、導電層７５２〜７６１を覆うように、絶縁層７６２を形成する（図１０（Ｂ）参照）。絶縁層７６２は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。絶縁層７６２は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【００９８】
続いて、フォトリソグラフィ法により絶縁層７６２をエッチングして、導電層７５７、７５９、７６１を露出させる開口部を形成する。続いて、開口部を充填するように、導電層を形成する。導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層７６３〜７６５を形成する。
【００９９】
導電層７６３〜７６５は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層７６３〜７６５は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層７６３〜７６５を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタ７４４〜７４８にダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素又はアンモニア過水を用いるとよい。
【０１００】
次に、導電層７６３〜７６５を覆うように、絶縁層７６６を形成する。絶縁層７６６は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、絶縁層７６６は、好適には、０．７５μｍ〜３μｍの厚さで形成する。続いて、フォトリソグラフィ法により、絶縁層７６６をエッチングして、導電層７６３〜７６５を露出させる開口部７６７〜７６９を形成する。
【０１０１】
次に、導電層７６５に接するように、アンテナとして機能する導電層７８６を形成する（図１１（Ａ）参照）。導電層７８６は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）を用いて、導電性材料により形成する。好ましくは、導電層７８６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。
【０１０２】
具体的には、導電層７８６は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００℃の加熱処理を行うとよい。
【０１０３】
次に、導電層７６３、７６４に接するように有機化合物を含む層７８７を形成する（図１１（Ｂ）参照）。有機化合物を含む層７８７は、公知の手段（液滴吐出法や蒸着法等）により形成する。続いて、有機化合物を含む層７８７に接するように、導電層７７１を形成する。導電層７７１は、公知の手段（スパッタリング法や蒸着法等）により形成する。
【０１０４】
以上の工程を経て、導電層７６３、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子７８９と、導電層７６４、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子７９０が完成する。
【０１０５】
なお、上記の作成工程では、有機化合物を含む層７８７の耐熱性が強くないため、アンテナとして機能する導電層７８６を形成する工程の後に、有機化合物を含む層７８７を形成する工程を行うことを特徴とする。
【０１０６】
次に、記憶素子７８９、７９０、アンテナとして機能する導電層７８６を覆うように、公知の手段（ＳＯＧ法、液滴吐出法等）により、保護層として機能する絶縁層７７２を形成する。絶縁層７７２は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層、有機材料により形成し、好ましくはエポキシ樹脂により形成する。
【０１０７】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により絶縁層７０３、７４９、７５０、７５１、７６２、７６６をエッチングして、開口部７７３、７７４を形成する（図１２（Ａ）参照）。
【０１０８】
次に、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する（図１２（Ｂ）参照）。エッチング剤は、フッ化ハロゲン又はハロゲン間化合物を含む気体又は液体を使用する。例えば、三フッ化塩素（ＣｌＦ３）、三フッ化窒素（ＮＦ３）、三フッ化臭素（ＢｒＦ３）、フッ化水素（ＨＦ）がある。なお、フッ化水素を使用する場合は、剥離層７０２として、酸化珪素からなる層を用いる。
【０１０９】
上記工程を経て、薄膜集積回路７９１は、基板７０１から剥離された状態となる。薄膜集積回路７９１は、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０の素子群と、アンテナとして機能する導電層７８６をよぶ。つまり、上記のように、基板から剥離した複数の素子を薄膜集積回路とよぶことがある。
【０１１０】
薄膜集積回路７９１が剥離された基板７０１は、コストの削減のために、再利用するとよい。また、絶縁層７７２は、剥離層７０２を除去した後に、薄膜集積回路７９１が飛散しないように、設けたものである。薄膜集積回路７９１は小さく薄く軽いために、剥離層７０２を除去した後は、基板７０１に密着していないために飛散しやすい。しかしながら、薄膜集積回路７９１上に絶縁層７７２を形成することで、薄膜集積回路７９１に重みが付き、基板７０１からの飛散を防止することができる。また、薄膜集積回路７９１単体では薄くて軽いが、絶縁層７７２を形成することで、巻かれた形状になることがなく、ある程度の強度を確保することができる。
【０１１１】
次に、薄膜集積回路７９１の一方の面を、第１の基板７７６に接着させて、基板７０１から完全に剥離する（図１３参照）。続いて、薄膜集積回路７９１の他方の面を、第２の基板７７５に接着させ、その後加熱処理と加圧処理の一方又は両方を行って、薄膜集積回路７９１を、第１の基板７７６と第２の基板７７５により封止する。
【０１１２】
第１の基板７７６と第２の基板７７５は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。フィルムは、加熱処理と加圧処理により、被処理体と接着処理が行われるものである。加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。
【０１１３】
また、第１の基板７７６と第２の基板７７５の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、酢酸ビニル樹脂系接着剤、ビニル共重合樹脂系接着剤、エポキシ樹脂系接着剤、ウレタン樹脂系接着剤、ゴム系接着剤、アクリル樹脂系接着剤等の接着剤を含む層に相当する。
【０１１４】
上記の構成において、記憶素子７８９、７９０は、一対の導電層間に、有機化合物を含む層が設けられた素子である。データの書き込みは、記憶素子７８９、７９０の一対の導電層間を短絡させることにより行う。また、データの読み出しは、記憶素子７８９、７９０の抵抗値の相違を読み取ることにより行う。このような記憶素子７８９、７９０は、不揮発性である点、データの書き換えが不可能である点、データの書き込みを行っていない記憶素子がある限り、データの追記が可能である点を特徴とする。また、３層の積層体からなるため、作製が簡単である点を特徴とする。また、３層の積層体からなるため、積層部分の面積を縮小することにより、高集積化が容易に実現する点を特徴とする。
【実施例３】
【０１１５】
本発明の半導体装置の作製方法について、図１４、１５を参照して説明する。
【０１１６】
基板７０１上に、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０及びアンテナとして機能する導電層７８６が設けられている（図１４（Ａ）参照）。ここまでの工程は、薄膜トランジスタ７４４のソース又はドレインに電気的に接続されている導電層８０１、８０２、薄膜トランジスタ７４５のソース又はドレインに電気的に接続されている導電層８０３、８０４が新たに設けられている以外は、図９〜図１１（Ｂ）までに示す工程と同様であるため、説明を省略する。
【０１１７】
次に、複数の素子を覆うように、絶縁層８０５を形成する。続いて、導電層８０２、８０４の一部が露出するように、絶縁層８０５を選択的に除去する。
【０１１８】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により絶縁層７０３、７４９、７５０、７５１、７６２、７６６、８０５をエッチングして、開口部７７３、７７４を形成する（図１４（Ｂ）参照）。続いて、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する。
【０１１９】
次に、薄膜集積回路７９１を、異方性導電ペースト８０６を用いて、導電層８０７、８０８が設けられた基板８０９に接着させると共に、基板７０１から、薄膜集積回路７９１を剥離する（図１５参照）。
【０１２０】
なお、薄膜集積回路７９１を基板８０９に接着する際、導電層８０２と導電層８０７、導電層８０４と導電層８０８が電気的に接続されるようにする。基板８０９には、例えば、画像を表示する画素部や、他の演算回路が設けられており、導電層８０７、８０８は、画素部や他の演算回路と電気的に接続されている。
【実施例４】
【０１２１】
本発明の半導体装置の作製方法について、図１６、１７を参照して説明する。
【０１２２】
基板７０１上に、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０、アンテナとして機能する導電層７８６が設けられている。ここまでの工程は、導電層８２１、８２２を新たに設ける以外は、図９〜図１１（Ｂ）までに示す工程と同様であるため、説明を省略する（図１６（Ａ）参照）。導電層８２１は、薄膜トランジスタ７４４のソース又はドレインに接続し、なおかつ基板７０１に接している。また、導電層８２２は、薄膜トランジスタ７４５のソース又はドレインに接続し、なおかつ基板７０１に接している。
【０１２３】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により絶縁層７０３、７４９、７５０、７５１、７６２、７６６、７７２をエッチングして、開口部７７３、７７４を形成する（図１６（Ｂ）参照）。続いて、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する。
【０１２４】
次に、薄膜集積回路７９１の一方の面に、基板８２５を貼り付けて、基板７０１から薄膜集積回路７９１を剥離する（図１７（Ａ）参照）。次に薄膜集積回路７９１の他方の面を、異方性導電ペースト８０６を介して、導電層８０７、８０８が設けられた基板８０９に貼り付ける（図１７（Ｂ）参照）。基板８０９には、例えば、画像を表示する画素部や、他の演算回路が設けられており、導電層８０７、８０８は、画素部や他の演算回路と電気的に接続されている。
【実施例５】
【０１２５】
本発明の半導体装置の一形態であるＩＣカード、パネルについて、図１８、１９を参照して説明する。
【０１２６】
まず、ＩＣカードについて説明する（図１８（Ａ）参照）。ＩＣカードは、アンテナとして機能する導電層６１２が設けられた基板６１０上に、薄膜集積回路６１１が貼り付けられている。基板６１０上の導電層６１２と、薄膜集積回路６１１を構成する薄膜トランジスタ６１４に接続された導電層６１５とは、異方性導電ペースト６１６を介して、電気的に接続されている（図１８（Ｃ）（Ｄ）参照）。基板６１０には、プラスチックからなる基板を用いることが好適である。そうすると、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である（図１８（Ｂ）参照）。また、耐衝撃性に優れたＩＣカードを提供することができる。
【０１２７】
薄膜集積回路６１１には、上記の実施の形態において説明したＰＬＬ回路の他、演算処理回路、記憶回路、電源回路、復調回路、変調回路から選択された１つ又は複数を設けるとよい。
【０１２８】
また、ＩＣカードは、アンテナとして機能する導電層６１２を介して、リーダ／ライタと、電磁波の送信又は受信を行う。このような、電磁波の送信又は受信の動作について、以下に簡単に説明する。
【０１２９】
まず、リーダ／ライタが電磁波を送信すると、その電磁波は、アンテナとして機能する導電層６１２において交流の電気信号に変換される。電源回路は、交流の電気信号を用いて電源電圧を生成し、各回路に電源電圧を供給する。また、復調回路は、交流の電気信号を復調し、復調した信号を、演算処理回路に供給する。演算処理回路は、入力される信号に基づき、各種演算処理を行って、記憶回路等に制御信号を出力する。変調回路は、演算処理回路から供給される信号に基づき、アンテナとして機能する導電層６１２に負荷変調を加える。リーダ／ライタは、アンテナに加えられた負荷変調を、電磁波として受信する。このように、ＩＣカードは、リーダ／ライタから電磁波を受信し、受信した電磁波を基に、電源電圧を生成する。
【０１３０】
次に、パネルについて説明する（図１９（Ａ）（Ｂ）参照）。パネルは、画像を表示する機能がある画素部６２３が設けられた基板６２０上に、本発明の薄膜集積回路６２４、６２５が貼り付けられたものである。また、接続フィルム６２６、６２７上に、薄膜集積回路６２８、６２９が貼り付けられたものである。
【０１３１】
基板６２０と基板６２１は、シール材６３０により貼り合わされている。画素部６２３と薄膜集積回路６２４とは、電気的に接続されている。具体的には、画素部６２３に接続された導電層６３１と、薄膜集積回路６２４が含む薄膜トランジスタ６５５に接続された導電層６５６とが、異方性導電ペースト６４０を介して電気的に接続されている。
【０１３２】
また、基板６２０上の様々な回路と接続フィルム６２６の導電層６３５は電気的に接続されている。具体的には、基板６２０上の導電層６３４と、接続フィルム６２６上の導電層６３５とが、異方性導電ペースト６５７を介して、電気的に接続されている。また、接続フィルム６２６の導電層６３５と薄膜集積回路６２８は電気的に接続されており、具体的には、接続フィルム６２６上の導電層６３５と、薄膜集積回路６２８が含む薄膜トランジスタ６５１に接続された導電層６５２とが、異方性導電ペースト６５３を介して電気的に接続されている。
【０１３３】
なお、本発明の半導体装置の一形態として、上記のような、ＩＣカード、パネルに制約されない。本発明の半導体装置は、ＣＰＵ、各種プロセッサなどになりうる。
【実施例６】
【０１３４】
本発明の半導体装置であって、基板上にアンテナが設けられているものは、アンテナを用いて、電磁波の送信、受信又は送受信を行うことができる。従って、半導体装置５１の用途は広範にわたる。半導体装置５１は、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｂ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２０（Ｃ）参照）、乗物類（自転車等、図２０（Ｄ）参照）、装身具（鞄や眼鏡等、図２０（Ｅ）参照）、食品類、衣類、生活用品類、電子機器等に貼り付けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）、携帯端末等を指す。
【０１３５】
半導体装置は、物品の表面に貼ったり、物品に埋め込んだりすることにより、物品に固定される。例えば、本なら表紙の厚紙に埋め込んだり、包装紙なら包装紙を構成する有機樹脂内に埋め込む。また、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類なら、表面に貼り付けたり、埋め込む。上記に挙げた物品のうち、例えば、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。
【０１３６】
また、半導体装置を、物の管理や流通のシステムに活用することで、システムの多機能化を図ることができる。例えば、表示部を含む携帯端末にリーダライタを設けて、物品に半導体装置を設ければ、リーダライタに半導体装置をかざすと、表示部に物品の原材料や原産地、流通過程の履歴等が表示されるシステムが実現する。そして、システムの多機能化、高付加価値化を図ることができる。また、別の例として、ベルトコンベアの脇にリーダライタを設けて、物品に半導体装置を設ければ、物品の検品を簡単に行うことができる。そして、システムの多機能化を図ることができる。本実施例は、他の実施の形態、実施例と自由に組み合わせることができる。
【実施例７】
【０１３７】
本発明の半導体装置であって、基板上に複数の画素を含む画素部が設けられているものは、画素部を用いて、画像を表示することができる。従って、電子機器に用いることが好適であり、以下には、その一例について説明する。
【０１３８】
携帯電話装置は、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４及びバッテリ２７０５を含む（図２１参照）。パネル２７０１は、複数の画素がマトリクス状に配置された画素部２７０９と機能回路部２７１０を有し、これらの回路は、一対の基板により封止されている。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、中央処理回路（ＣＰＵ）、コントローラ回路、電源回路、バッファアンプ、ソースドライバ、ゲートドライバから選択された一つ又は複数に相当する複数のＩＣチップが実装される。モジュールとは、パネルにプリント配線基板２７０３が実装された状態に相当する。
【０１３９】
機能回路部２７１０は、画素部２７０９を制御する駆動回路の他、上記の実施の形態において説明したＰＬＬ回路が設けられる。ＰＬＬ回路は、供給される信号の周波数を一定に保つ機能や供給される信号の周波数を制御する機能がある。例えば、ＰＬＬ回路において、信号の周波数を高速化し、その高速化した周波数の信号を駆動回路に供給すれば、駆動回路の動作を高速にすることができる。また、ＰＬＬ回路は、入力される信号の周波数が正確でない場合においても、平均周波数に同期させることにより正確な周波数の信号を出力することができる。従って、入力される信号の周波数が正確でない場合においても、画素部２７０９や駆動回路には正確な周波数の信号を供給することが可能となり、画素部２７０９において、所望の画像を表示することができる。従って、高機能化、多機能化及び高付加価値化を実現することができる。
【０１４０】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。パネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素部２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１４１】
なお、筐体２７００、２７０６は、携帯電話装置の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。従って、以下に、電子機器の態様の一例について、図２２を参照して説明する。
【０１４２】
携帯端末である携帯電話装置は、画素部９１０２等を含む（図２２（Ａ）参照）。携帯端末である携帯型ゲーム装置は、画素部９８０１等を含む（図２２（Ｂ）参照）。デジタルビデオカメラは、画素部９７０１、９７０２等を含む（図２２（Ｃ）参照）。携帯情報端末であるＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）は、画素部９２０１等を含む（図２２（Ｄ）参照）。テレビジョン装置は、画素部９３０１等を含む（図２２（Ｅ）参照）。モニター装置は、画素部９４０１等を含む（図２２（Ｆ）参照）。
【０１４３】
本発明は、携帯端末である携帯電話装置（携帯電話機、単に携帯電話ともよぶ）、ＰＤＡ、電子手帳及び携帯型ゲーム機や、テレビジョン装置（テレビ、テレビジョン受信機ともよぶ）、ディスプレイ（モニター装置ともよぶ）、デジタルカメラ、デジタルビデオカメラ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の様々な電子機器に適用することができる。本実施例は、他の実施の形態、実施例と自由に組み合わせることができる。
【０１４４】
以上、電圧制御発振器を構成する素子として薄膜トランジスタを用いて説明したが、 電圧制御発振器を構成する素子は薄膜トランジスタに限定されず、ＭＯＳトランジスタを用いてもよい。
【図面の簡単な説明】
【０１４５】
【図１】本発明の半導体装置の構成を説明するための図。
【図２】本発明の半導体装置の構成を説明するための図。
【図３】本発明の半導体装置の構成を説明するための図。
【図４】本発明の半導体装置の構成を説明するための図。
【図５】本発明の半導体装置の構成を説明するための図。
【図６】本発明の半導体装置の構成を説明するための図。
【図７】本発明の半導体装置の構成を説明するための図。
【図８】本発明の半導体装置の構成を説明するための図。
【図９】本発明の半導体装置の作製工程を説明する図。
【図１０】本発明の半導体装置の作製工程を説明する図。
【図１１】本発明の半導体装置の作製工程を説明する図。
【図１２】本発明の半導体装置の作製工程を説明する図。
【図１３】本発明の半導体装置の作製工程を説明する図。
【図１４】本発明の半導体装置の作製工程を説明する図。
【図１５】本発明の半導体装置の作製工程を説明する図。
【図１６】本発明の半導体装置の作製工程を説明する図。
【図１７】本発明の半導体装置の作製工程を説明する図。
【図１８】本発明の半導体装置の構成を説明するための図。
【図１９】本発明の半導体装置の構成を説明するための図。
【図２０】本発明の半導体装置の構成を説明するための図。
【図２１】本発明の半導体装置の構成を説明するための図。
【図２２】本発明の半導体装置の構成を説明するための図。
【技術分野】
【０００１】
本発明は、基板上に設けられた薄膜トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
近年、同一の絶縁表面上に様々な回路が集積された半導体装置の開発が進められている（例えば、特許文献１参照）。
【特許文献１】特開２００４−２４７３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、高機能化、多機能化及び付加価値化を実現した半導体装置の提供を課題とする。
【課題を解決するための手段】
【０００４】
本発明は、基板上に、正確な周波数の信号を出力する回路を設けた半導体装置を提供する。正確な周波数の信号を出力する回路は、例えば、フェーズ・ロックド・ループ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路、以下ＰＬＬ回路と表記することがある）がある。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する機能がある。このようなＰＬＬ回路を基板上に設ける本発明は、高機能化、多機能化及び高付加価値化を実現することができる。
【０００５】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられている。そして、電圧制御発振器は、直列に接続された第１のＮチャネル型薄膜トランジスタ及び第１のＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＮチャネル型薄膜トランジスタと直列に接続された第２のＮチャネル型薄膜トランジスタを複数含む第２の回路と、第１のＰチャネル型薄膜トランジスタと直列に接続された第２のＰチャネル型薄膜トランジスタを複数含む第３の回路と、直列に接続された第３のＮチャネル型薄膜トランジスタ及び第３のＰチャネル型薄膜トランジスタを含む第４の回路を有する。
【０００６】
上記の構成の半導体装置において、第１のＮ型薄膜トランジスタのソース又はドレインの一方は、第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＮ型薄膜トランジスタのソース又はドレインの他方は、第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＰ型薄膜トランジスタのソース又はドレインの他方は、第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第３のＮ型薄膜トランジスタのソース又はドレインの一方は、第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【０００７】
また、上記の構成の半導体装置において、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。つまり、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（低電位）に保たれている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（高電位）に保たれている。
【０００８】
また、上記の構成の半導体装置において、第１の回路、第２の回路及び第３の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【０００９】
上記の構成の半導体装置において、第２のＮチャネル型薄膜トランジスタは、第１のＮチャネル型薄膜トランジスタと低電位電源との導通を制御し、第２のＰチャネル型薄膜トランジスタは、第１のＰチャネル型薄膜トランジスタと高電位電源との導通を制御する。第２のＮチャネル型薄膜トランジスタと第３のＮチャネル型薄膜トランジスタのしきい値電圧は、第１のＮチャネル型薄膜トランジスタのしきい値電圧よりも低い。そして、第２のＮチャネル型薄膜トランジスタのゲートと第３のＮチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００１０】
なお、薄膜トランジスタのノードとは、ゲート、ソース、ドレインの３つのノードを指す。第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型トランジスタの互いに接続されたノードとは、第１のＮチャネル型薄膜トランジスタのソースと第１のＰチャネル型薄膜トランジスタのドレインに相当する。また、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードとは、第１のＮチャネル型薄膜トランジスタのソース又はドレインの一方と第１のＰチャネル型薄膜トランジスタのソース又はドレインの一方に相当する。
【００１１】
上記の構成の半導体装置において、第２のＮ型トランジスタと第３のＮ型トランジスタのチャネル長は、第１のＮ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＮ型トランジスタと第３のＮ型トランジスタが含む半導体層のチャネル形成領域における、Ｎ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＮ型トランジスタと第３のＮ型トランジスタが含む半導体層のチャネル形成領域における、Ｐ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００１２】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられている。そして、電圧制御発振器は、直列に接続された第１のＮチャネル型薄膜トランジスタ及びＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＮチャネル型薄膜トランジスタと直列に接続された第２のＮチャネル型薄膜トランジスタを複数含む第２の回路を有する。
【００１３】
上記の構成の半導体装置において、第１のＮ型薄膜トランジスタのソース又はドレインの一方は、Ｐ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＮ型薄膜トランジスタのソース又はドレインの他方は、第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【００１４】
また、上記の構成の半導体装置において、第２のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。また、Ｐ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。つまり、第２のＮ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（低電位）に保たれている。Ｐ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（高電位）に保たれている。
【００１５】
また、上記の構成の半導体装置において、第１の回路と第２の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【００１６】
上記の構成の半導体装置において、第２のＮチャネル型薄膜トランジスタは、第１のＮチャネル型薄膜トランジスタと低電位電源との導通を制御する。第２のＮチャネル型薄膜トランジスタのしきい値電圧は、第１のＮチャネル型薄膜トランジスタのしきい値電圧よりも低い。そして、第２のＮチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタとＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００１７】
上記の構成の半導体装置において、第２のＮ型トランジスタのチャネル長は、第１のＮ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＮ型トランジスタが含む半導体層のチャネル形成領域におけるＮ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＮ型トランジスタが含む半導体層のチャネル形成領域におけるＰ型を付与する不純物元素の濃度は、第１のＮ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００１８】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられている。そして、電圧制御発振器は、直列に接続された第１のＮチャネル型薄膜トランジスタ及び第１のＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＮチャネル型薄膜トランジスタと直列に接続された第２のＮチャネル型薄膜トランジスタを複数含む第２の回路と、第１のＰチャネル型薄膜トランジスタと直列に接続された第２のＰチャネル型薄膜トランジスタを複数含む第３の回路と、直列に接続された第３のＮチャネル型薄膜トランジスタ及び第３のＰチャネル型薄膜トランジスタを含む第４の回路を有する。
【００１９】
上記構成の半導体装置において、第１のＮ型薄膜トランジスタのソース又はドレインの一方は、第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＮ型薄膜トランジスタのソース又はドレインの他方は、第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＰ型薄膜トランジスタのソース又はドレインの他方は、第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。第３のＮ型薄膜トランジスタのソース又はドレインの一方は、第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【００２０】
上記構成の半導体装置において、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。つまり、第２のＮ型薄膜トランジスタのソース又はドレインの他方と第３のＮ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（低電位）に保たれている。第２のＰ型薄膜トランジスタのソース又はドレインの他方と第３のＰ型薄膜トランジスタのソース又はドレインの他方は、一定の電位（高電位）に保たれている。
【００２１】
また、上記の構成の半導体装置において、第１の回路、第２の回路及び第３の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【００２２】
上記の構成の半導体装置において、第２のＮチャネル型薄膜トランジスタは、第１のＮチャネル型薄膜トランジスタと低電位電源との導通を制御し、第２のＰチャネル型薄膜トランジスタは、第１のＰチャネル型薄膜トランジスタと高電位電源との導通を制御する。第２のＰチャネル型薄膜トランジスタと第３のＰチャネル型薄膜トランジスタのしきい値電圧は、第１のＰチャネル型薄膜トランジスタのしきい値電圧よりも高い。そして、第２のＰチャネル型薄膜トランジスタのゲートと第３のＰチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００２３】
上記の構成の半導体装置において、第２のＰ型トランジスタと第３のＰ型トランジスタのチャネル長は、第１のＰ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＰ型トランジスタと第３のＰ型トランジスタが含む半導体層のチャネル形成領域におけるＰ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＰ型トランジスタと第３のＰ型トランジスタが含む半導体層のチャネル形成領域の、Ｎ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００２４】
本発明の半導体装置は、基板上に、電圧制御発振器が設けられており、電圧制御発振器は、直列に接続されたＮチャネル型薄膜トランジスタ及び第１のＰチャネル型薄膜トランジスタを複数含む第１の回路と、第１のＰチャネル型薄膜トランジスタと直列に接続された第２のＰチャネル型薄膜トランジスタを複数含む第２の回路を有する。
【００２５】
上記構成の半導体装置において、第１のＰ型薄膜トランジスタのソース又はドレインの一方は、Ｎ型薄膜トランジスタのソース又はドレインの一方に接続されている。第１のＰ型薄膜トランジスタのソース又はドレインの他方は、第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続されている。
【００２６】
上記構成の半導体装置において、第２のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続されている。Ｎ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続されている。つまり、第２のＰ型薄膜トランジスタのソース又はドレインの他方は、一定の電位に保たれている。Ｎ型薄膜トランジスタのソース又はドレインの他方は、一定の電位に保たれている。
【００２７】
また、上記の構成の半導体装置において、第１の回路と第２の回路には、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方が複数設けられているが、本発明はその構成に制約されず、各回路に、Ｐチャネル型薄膜トランジスタとＮチャネル型薄膜トランジスタの一方又は両方をそれぞれ１つ設けてもよい。
【００２８】
上記の構成の半導体装置において、第２のＰチャネル型薄膜トランジスタは、第１のＰチャネル型薄膜トランジスタと高電位電源との導通を制御する。第２のＰチャネル型薄膜トランジスタのしきい値電圧は、第１のＰチャネル型薄膜トランジスタのしきい値電圧よりも高い。第２のＰチャネル型薄膜トランジスタのゲートに第１の信号が入力されると、第１のＮチャネル型薄膜トランジスタと第１のＰチャネル型薄膜トランジスタの互いに接続されたノードから第２の信号を出力する。
【００２９】
上記の構成の半導体装置において、第２のＰ型トランジスタのチャネル長は、第１のＰ型トランジスタのチャネル長よりも小さい（短い）。また、第２のＰ型トランジスタが含む半導体層のチャネル形成領域におけるＰ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも高い。また、第２のＰ型トランジスタが含む半導体層のチャネル形成領域におけるＮ型を付与する不純物元素の濃度は、第１のＰ型トランジスタが含む半導体層のチャネル形成領域における濃度よりも低い。
【００３０】
上記の構成において、本発明の半導体装置が含む基板は、ガラス又はプラスチックからなる。基板がガラスからなる場合、単結晶基板を用いる場合と比較すると、大量生産を可能とし、費用を削減することができる。また、基板がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、なおかつ、フレキシブルな形状への加工が容易である。
【００３１】
また、本発明の半導体装置が含む基板上には、位相比較器、ループフィルタ及び分周器が設けられている。
【００３２】
また、本発明の半導体装置が含む基板上には、アンテナが設けられている。従って、アンテナを活用して、電磁波の送信、受信又は送受信を行う半導体装置を提供することができる。
【００３３】
また、本発明の半導体装置が含む基板上には、複数の画素を含む画素部が設けられており、複数の画素の各々は、液晶素子又は発光素子を有する。従って、画像を表示する機能をし、高機能化、多機能化及び高付加価値化を実現した半導体装置を提供することができる。
【００３４】
また、本発明は、上記のいずれかの構成の半導体装置を用いた電子機器を提供する。
【００３５】
なお、Ｎチャネル型薄膜トランジスタは、Ｎ型薄膜トランジスタと表記することがある。また、Ｐチャネル型薄膜トランジスタは、Ｐ型薄膜トランジスタと表記することがある。
【発明の効果】
【００３６】
供給される信号の周波数を一定に保つ機能や供給される信号の周波数を制御する機能を有するＰＬＬ回路を基板上に設ける本発明は、高機能化、多機能化及び高付加価値化を実現した半導体装置を提供することができる。ＰＬＬ回路の機能を活用することにより、例えば、入力される信号の周波数を高速化し、その高速化した周波数の信号を他の回路に供給すれば、他の回路の動作を高速にすることができる。また、ＰＬＬ回路は、入力される信号の周波数が正確でない場合においても、平均周波数に同期させることによって、正確な周波数の信号を出力する機能を有しており、この機能を活用すれば、回路の動作エラーを防止することができる。
【発明を実施するための最良の形態】
【００３７】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００３８】
本発明の半導体装置の構成について、図１を参照して説明する。本発明の半導体装置は、位相比較器１１、ループフィルタ１２、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、単にＶＣＯともよぶ）１３及び分周器１４を有する。
【００３９】
位相比較器１１は、外部から入力される信号Ｆｓと分周器１４から入力される信号Ｆｏ／Ｎとの位相を比較する。ループフィルタ１２は、位相比較器１１から供給される信号から、交流成分を取り除いた信号を生成する。電圧制御発振器１３は、ループフィルタ１２から入力される信号Ｖｉｎに基づき、信号Ｆｏを出力する。分周器１４は、電圧制御発振器１３から入力される信号ＦｏをＮ分の１に分周した信号Ｆｏ／Ｎを出力する。
【００４０】
なお、本発明の半導体装置は、電圧制御発振器１３を有し、位相比較器１１、ループフィルタ１２及び分周器１４は、用途に応じて、適宜設けられるものである。また、本発明の半導体装置は、その他の構成要素を有していてもよく、例えば、水晶発振器、プリスケーラ、スワローカウンタ等を有していてもよい。
【００４１】
位相比較器１１、ループフィルタ１２、電圧制御発振器１３及び分周器１４は、同一の基板上に設けられている。位相比較器１１、電圧制御発振器１３及び分周器１４は、少なくとも、薄膜トランジスタ、容量素子及び抵抗素子から選択された１つ又は複数を含む。ループフィルタ１２は、少なくとも、抵抗素子と容量素子の一方又は両方を含む。
【００４２】
基板は、ガラス又プラスチックからなる。基板がガラスからなる場合、単結晶基板を用いる場合と比較すると、大量生産を可能とし、費用を削減することができる。これは、単結晶基板は、円形で最大でも直径３０センチ程度であり、ガラス基板などと比較すると高価であるためである。また、基板がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。なお、プラスチックとは、有機高分子物質の総称であり、例えば、フェノール樹脂、メラミン樹脂、ポリエチレン、ポリ塩化ビニル、ポリエーテルアミド、ポリエーテルスルホン、アクリル、ポリ塩化ビニルデンなどである。
【００４３】
次に、上記構成の半導体装置の等価回路について、図２を参照して説明する。位相比較器１１は、単位回路２１を有する。ループフィルタ１２は、抵抗素子２２、２３と容量素子２４、２５を有する。図示するループフィルタ１２は、ラグリードフィルタであるが、本発明はこの構成に制約されず、例えば、ラグフィルタなどの他の構成を用いてもよい。分周器１４は、３つの単位回路２６を有し、８分周回路である。なお、分周器１４が有する単位回路２６の個数は特に制約されない。
【００４４】
なお、ラグリードフィルタとは、２つの抵抗素子と１つの容量素子で構成されたフィルタである。また、ラグフィルタとは、１つの抵抗素子と１つの容量素子で構成されたフィルタである。
【００４５】
電圧制御発振器１３は、直列に接続された第１のＮ型トランジスタ及び第１のＰ型トランジスタを複数含む回路１２０（第１の回路ともいう）、第１のＮ型トランジスタと直列に接続された第２のＮ型トランジスタを複数含む回路１２１（第２の回路ともいう）、第１のＰ型トランジスタと直列に接続された第２のＰ型トランジスタを複数含む回路１２２（第３の回路ともいう）、直列に接続された第３のＮ型トランジスタ及び第３のＰ型トランジスタを含む回路１２３（第４の回路ともいう）を有する。
【００４６】
図示する構成では、回路１２０は、直列に接続された第１のＮ型トランジスタ１４１及び第１のＰ型トランジスタ１３１、直列に接続された第１のＮ型トランジスタ１４２及び第１のＰ型トランジスタ１３２、直列に接続された第１のＮ型トランジスタ１４３及び第１のＰ型トランジスタ１３３、直列に接続された第１のＮ型トランジスタ１４４及び第１のＰ型トランジスタ１３４、直列に接続された第１のＮ型トランジスタ１４５及び第１のＰ型トランジスタ１３５を有する。
【００４７】
また、回路１２１は複数の第２のＮ型トランジスタ１１２〜１１６を有し、回路１２２は複数の第２のＰ型トランジスタ１０２〜１０６を有する。複数の第２のＮ型トランジスタ１１２〜１１６は、第１のＮ型トランジスタ１４１〜１４５と低電位電源（ＶＳＳ）との導通を制御する。また、複数の第２のＰ型トランジスタ１０２〜１０６は、第１のＰ型トランジスタ１３１〜１３５と高電位電源（ＶＤＤ）との導通を制御する。
【００４８】
また、回路１２３は、第３のＰ型トランジスタ１０１と第３のＮ型トランジスタ１１１を有する。回路１２３は、ループフィルタ１２と、回路１２１、１２２との導通を制御する回路である。
【００４９】
なお、上記構成において、第２のＰ型トランジスタ１０２、第１のＰ型トランジスタ１３１、第１のＮ型トランジスタ１４１及び第２のＮ型トランジスタ１１２の直列に接続された４つのトランジスタを１段とすると、上記の構成は、５段の場合である。しかしながら、本発明は、この構成に制約されない。電圧制御発振器１３は、３段以上の奇数段の構成とすればよい。
【００５０】
また、第３のＰ型トランジスタ１０１のゲートと、第３のＰ型トランジスタ１０１のソース又はドレインの一方は互いに接続されており、第３のＰ型トランジスタ１０１のソース又はドレインの他方は高電位電源（ＶＤＤ）に接続されている。また、第３のＮ型トランジスタ１１１のゲートは、ループフィルタ１２に接続され、第３のＮ型トランジスタ１１１のソース又はドレインの一方は低電位電源（ＶＳＳ）に接続されている。
【００５１】
上記構成において、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧は、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタのしきい値電圧よりも低い。他の回路のＮ型トランジスタとは、位相比較器１１と分周器１４が含むＮ型トランジスタである。
【００５２】
このように、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧が、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタのしきい値電圧よりも低くするためには、チャネル長を適当な値に設計する。具体的には、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のチャネル長が、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタのチャネル長よりも小さく（短く）なるように設計する。
【００５３】
または、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１の半導体層のチャネル形成領域の、Ｎ型を付与する不純物元素の濃度を、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタの半導体層のチャネル形成領域の濃度よりも高くなるように作製する。なお、Ｎ型を付与する不純物元素とは、リン（Ｐ）や砒素（Ａｓ）に相当する。
【００５４】
または、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１の半導体層のチャネル形成領域の、Ｐ型を付与する不純物元素の濃度を、第１のＮ型トランジスタ１４１〜１４５や他の回路のＮ型トランジスタの半導体層のチャネル形成領域の不純物元素の濃度よりも低くなるように作製する。なお、Ｐ型を付与する不純物元素とは、具体的には、ボロン（Ｂ）に相当する。
【００５５】
上記構成を有する本発明では、電圧制御発振器１３の性能を向上させることができる。具体的には、上記の電圧制御発振器１３は、第２のＮ型トランジスタ１１２〜１１６、第３のＮ型トランジスタ１１１に信号Ｖｉｎが入力されると、第１のＮ型トランジスタ１４５のソース又はドレインの一方と、第１のＰ型トランジスタ１３５のソース又はドレインの一方から、信号Ｆｏを出力する回路である。そして、本発明により、有効な信号Ｖｉｎの範囲を拡大することができる。以下に、この効果について、電圧制御発振器１３に入力される信号Ｖｉｎと、電圧制御発振器１３から出力される信号Ｆｏの関係のグラフを示す図６を参照して説明する。
【００５６】
電圧制御発振器１３に入力される信号Ｖｉｎは、０〜ＶＤＤ（ＶＤＤは高電位電源の電位とする）まで変化する。また、電圧制御発振器１３に入力される信号Ｖｉｎは、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のゲート電極に入力される。従って、仮に、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧（ＶＴＨ１）よりも、信号Ｖｉｎの電圧値が小さい（低い）場合、出力信号が発振されないことがある（図６（Ｂ）参照）。また、電圧Ｖｉｎ（信号Ｖｉｎ）と信号Ｆｏの関係を示すグラフにおいて、特性の曲線に、傾きが急な部分ができてしまう。特性の曲線に、傾きが急な部分があると、出力する信号の周波数にバラツキが生じ易く、正常に動作しない場合が生じてしまう。
【００５７】
このような不具合は、電圧制御発振器１３が薄膜トランジスタにより構成される点、電圧制御発振器１３がアナログの信号を処理する回路である点に起因する。つまり、薄膜トランジスタは、その特性（しきい値電圧や移動度など）にバラツキが生じる場合があるが、位相比較器１１と分周器１４は、デジタルの信号により制御されるため、薄膜トランジスタの特性のバラツキによる影響は受けにくい。しかしながら、電圧制御発振器１３は、アナログの信号により制御されるため、薄膜トランジスタの特性のバラツキによる影響を受けやすい。
【００５８】
そこで、上記構成を有する本発明では、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧が、他のトランジスタのしきい値電圧よりも低いことを特徴とする。つまり、上記構成を有する本発明では、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１のしきい値電圧（ＶＴＨ２）が、信号Ｖｉｎの電圧値よりも小さい（低い）ため、有効な信号Ｖｉｎの範囲を拡大することができる（図６（Ａ）参照）。また、特性の曲線に、傾きの急な部分がなくなり、出力する信号の周波数にバラツキが生じにくくなる。従って、電圧制御発振器１３の性能の向上という優れた効果を奏する。
【００５９】
続いて、上記の構成とは異なる電圧制御発振器１３について、図３を参照して説明する。電圧制御発振器１３は、回路１２０（第１の回路ともいう）と回路１２１（第２の回路ともいう）を有する。図２に示した構成と比較すると、第２のＰ型トランジスタ１０２〜１０６、第３のＰ型トランジスタ１０１及び第３のＮ型トランジスタ１１１を省略した構成としたものである。この構成は、素子の個数を少なくすることができるため、素子の占有面積の縮小による小型化や軽量化、素子数の削減による歩留まりの向上を実現することができる。
【００６０】
次に、上記構成とは異なる電圧制御発振器１３について、図４を参照して説明する。電圧制御発振器１３は、回路１２０（第１の回路ともいう）、回路１２１（第２の回路ともいう）、回路１２３（第３の回路ともいう）を有する。図２に示した構成と比較すると、ループフィルタ１２から供給される信号が、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１に入力されている点、第３のＮ型トランジスタ１１１のゲート電極とドレイン電極が互いに接続されている点が異なっている。
【００６１】
次に、上記構成とは異なる電圧制御発振器１３について、図５を参照して説明する。電圧制御発振器１３は、回路１２０（第１の回路ともいう）と回路１２２（第２の回路ともいう）を有する。図４に示した構成と比較すると、第２のＮ型トランジスタ１１２〜１１６と第３のＮ型トランジスタ１１１を省略した構成としたものである。この構成は、素子の個数を少なくすることができるため、素子の占有面積の縮小による小型化や軽量化、素子数の削減による歩留まりの向上を実現することができる。
【００６２】
上記の図４、５に示す構成において、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１のしきい値電圧は、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタのしきい値電圧よりも高いことを特徴とする。なお、他の回路のＰ型トランジスタとは、位相比較器１１と分周器１４が含むＰ型トランジスタである。
【００６３】
このように、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１のしきい値電圧が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタのしきい値電圧よりも高くするためには、チャネル長を適当な値に設計する。具体的には、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１のチャネル長が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタのチャネル長よりも小さく（短く）なるように設計する。
【００６４】
または、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１の半導体層が含むチャネル形成領域が含む不純物元素の濃度が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタの半導体層が含むチャネル形成領域が含む不純物元素の濃度よりも高くなるように作製する。なお、不純物元素とは、Ｐ型を付与する元素であり、具体的には、ボロン（Ｂ）に相当する。
【００６５】
または、第２のＰ型トランジスタ１０２〜１０６と第３のＰ型トランジスタ１０１の半導体層が含むチャネル形成領域が含む不純物元素の濃度が、第１のＰ型トランジスタ１３１〜１３５や他の回路のＰ型トランジスタの半導体層が含むチャネル形成領域が含む不純物元素の濃度よりも低くなるように作製する。なお、不純物元素とは、Ｎ型を付与する元素であり、具体的には、リン、砒素に相当する。
【００６６】
なお、電圧制御発振器１３が含むトランジスタは、高電位電源（ＶＤＤ）と低電位電源（ＶＳＳ）に接続されている。高電位電源と低電位電源は、電圧制御発振器１３が設けられた基板と同じ基板上に設けられたものでもよいし、また、異なる基板上に設けられたものでもよい。なお、第１のＮチャネル型薄膜トランジスタのしきい値電圧が、第２のＮチャネル型薄膜トランジスタのしきい値電圧よりも低いとは、第１のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値が、第２のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値よりも小さいことを指す。また、第１のＰチャネル型薄膜トランジスタのしきい値電圧が、第２のＰチャネル型薄膜トランジスタのしきい値電圧よりも低いとは、第１のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値が、第２のＮチャネル型薄膜トランジスタのしきい値電圧の絶対値よりも小さいことを指す。
【００６７】
本実施の形態は、下記の実施例と自由に組み合わせることができる。
【実施例１】
【００６８】
以下には、位相比較器１１が含む単位回路２１の構成について、図７を参照して説明する。単位回路２１は、ＮＯＲ回路２２１、トランジスタ２２２〜２２７を有する。また、単位回路２１は、２つの入力端子（図面では１、２と表記）と１つの出力端子（図面では３と表記）を有する。
【００６９】
単位回路２１は、入力端子１と入力端子２の各々に同じ信号が入力されると、出力端子３から、Ｈレベルの信号を出力する。また、入力端子１と入力端子２の各々に異なる信号が入力されると、出力端子３から、Ｌレベルの信号を出力する。
【００７０】
つまり、単位回路２１は、入力端子１に入力される信号と入力端子２に入力される信号の位相を比較し、その結果に基づき、出力端子３から信号を出力する。なお、単位回路２１の構成はこの構成に制約されず、他の公知の構成のものを用いてもよい。
【００７１】
次に、分周器１４が含む単位回路２６の構成について、図８を参照して説明する。単位回路２６は、インバータ回路２００、ＮＡＮＤ回路２０１〜２０７、インバータ回路２０８、２０９を有する。また、単位回路２６は、４つの入力端子（図面では１、２、３、４と表記）と２つの出力端子（図面では５、６と表記）を有する。
【００７２】
単位回路２６は、ＮＡＮＤ回路２０２、２０３からなるラッチ、ＮＡＮＤ回路２０４、２０５からなるラッチ、ＮＡＮＤ回路２０６、２０７からなるラッチの、合わせて３つのラッチを有する。そして、入力端子１からセット信号が入力され、入力端子２からデータ信号が入力され、入力端子３からクロック信号が入力され、入力端子４からリセット信号が入力されると、出力端子５からデータ信号を出力し、出力端子６からデータ信号を出力する。なお、上記の構成は、セット／リセット型のＤフリップフロップ回路であるが、本発明はこの構成に制約されず、例えば、ＪＫフリップフロップ回路、Ｔフリップフロップ回路を用いてもよい。
【００７３】
なお、フリップフロップ（上記のようにフリップフロップ回路ともいう）は、ＲＳフリップフロップ、Ｄフリップフロップ、ＪＫフリップフロップ、Ｔフリップフロップ等がある。ＲＳフリップフロップは、入力端子であるＲ端子及びＳ端子、出力端子であるＱ端子を有する。Ｄフリップフロップは、入力端子であるＤ端子、出力端子であるＱ端子を有する。ＪＫフリップフロップは、入力端子であるＪ端子及びＫ端子、出力端子であるＱ端子を有する。Ｔフリップフロップは、入力端子であるＴ端子、出力端子であるＱ端子を有する。
【実施例２】
【００７４】
本発明の半導体装置の作製方法について、図面を参照して説明する。以下には、電圧制御発振器を構成する薄膜トランジスタだけでなく、記憶素子及びアンテナを含む半導体装置の構成について説明する。
【００７５】
基板７０１（基体ともよぶ）の一表面に、剥離層７０２を形成する（図９（Ａ）参照）。基板７０１は、絶縁表面を有する。基板７０１は、ガラス又はプラスチックからなる。基板７０１がガラスからなる場合は、その面積や形状に大きな制限はない。そのため、基板７０１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形の単結晶シリコン基板を用いる場合と比較すると、大きな優位点である。また、基板７０１がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。また、基板７０１がプラスチックからなる場合、作製工程の処理温度に耐えうる耐熱性のプラスチックを用いる必要がある。後述するが、好適には、ガラスからなる基板７０１上に薄膜トランジスタを設けた後、当該薄膜トランジスタを剥離して、剥離した薄膜トランジスタをプラスチックからなる基板上に設けるとよい。
【００７６】
上記の工程では、剥離層７０２は、基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層７０２を設けた後に、フォトリソグラフィ法によりパターン加工して、選択的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、基板７０１に接するように下地となる絶縁層を形成し、当該絶縁層に接するように剥離層７０２を形成してもよい。
【００７７】
剥離層７０２は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【００７８】
次に、剥離層７０２を覆うように、下地となる絶縁層７０３を形成する。絶縁層７０３は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。下地となる絶縁層７０３は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【００７９】
次に、絶縁層７０３上に、非晶質半導体層７０４を形成する。非晶質半導体層７０４は、公知の手段（スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により形成する。続いて、非晶質半導体層７０４を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターン加工して、結晶質半導体層７０６〜７１０を形成する（図９（Ｂ）参照）。
【００８０】
結晶質半導体層７０６〜７１０の作成工程の一例について、以下に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターン加工処理によって結晶質半導体層７０６〜７１０を形成する。レーザ結晶化法で結晶質半導体層７０６〜７１０を形成する場合、連続発振またはパルス発振の気体レーザ又は固体レーザを用いる。
【００８１】
なお、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタリング法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【００８２】
次に、結晶質半導体層７０６〜７１０を覆うゲート絶縁層７０５を形成する。ゲート絶縁層７０５は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を含む層、窒化酸化珪素を含む層を、単層又は積層して形成する。
【００８３】
次に、ゲート絶縁層７０５上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００〜４００ｎｍの厚さで形成する。
【００８４】
第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。
【００８５】
第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタル（ＴａＮ、タンタル（Ｔａ）と窒素（Ｎ）の組成比は制約されない）層とタングステン（Ｗ）層、窒化タングステン（ＷＮ、タングステン（Ｗ）と窒素（Ｎ）の組成比は制約されない）層とタングステン層、窒化モリブデン（ＭｏＮ、モリブデン（Ｍｏ）と窒素（Ｎ）の組成比は制約されない）層とモリブデン（Ｍｏ）層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
【００８６】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）７１６〜７２５を形成する。
【００８７】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、結晶質半導体層７０６、７０８〜７１０に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加して、Ｎ型不純物領域７１１、７１３〜７１５とチャネル形成領域７８０、７８２〜７８４を形成する。Ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。
【００８８】
次に、フォトリソグラフィ法によりレジストからなるマスクを形成して、結晶質半導体層７０７に、Ｐ型を付与する不純物元素を添加して、Ｐ型不純物領域７１２とチャネル形成領域７８１を形成する。Ｐ型を付与する不純物元素は、例えばボロン（Ｂ）を用いる。
【００８９】
次に、ゲート絶縁層７０５と導電層７１６〜７２５を覆うように、絶縁層を形成する。絶縁層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む層や、有機樹脂などの有機材料を含む層を、単層又は積層して形成する。次に、絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層７１６〜７２５の側面に接する絶縁層（サイドウォールともよばれる）７３９〜７４３を形成する（図９（Ｃ）参照）。また、絶縁層７３９〜７４３の作成と同時に、絶縁層７０５がエッチングされた絶縁層７３４〜７３８を形成する。絶縁層７３９〜７４３は、後にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００９０】
次に、フォトリソグラフィ法により形成したレジストからなるマスクと、絶縁層７３９〜７４３をマスクとして用いて、結晶質半導体層７０６、７０８〜７１０にＮ型を付与する不純物元素を添加して、第１のＮ型不純物領域（ＬＤＤ領域ともよぶ）７２７、７２９、７３１、７３３と、第２のＮ型不純物領域７２６、７２８、７３０、７３２とを形成する。第１のＮ型不純物領域７２７、７２９、７３１、７３３の不純物元素の濃度は、第２のＮ型不純物領域７２６、７２８、７３０、７３２の不純物元素の濃度よりも低い。上記工程を経て、Ｎ型の薄膜トランジスタ７４４、７４６〜７４８と、Ｐ型の薄膜トランジスタ７４５が完成する。
【００９１】
なお、ＬＤＤ領域を形成するためには、ゲート電極を２層以上の積層構造として、ゲート電極にエッチングや異方性エッチングを行って、当該ゲート電極を構成する下層の導電層をマスクとして用いる手法と、サイドウォールの絶縁層をマスクとして用いる手法がある。後者のサイドウォールの絶縁層をマスクとして用いる手法は、ＬＤＤ領域の幅の制御が容易であり、また、ＬＤＤ領域を確実に形成することができる。
【００９２】
続いて、薄膜トランジスタ７４４〜７４８を覆うように、絶縁層を単層又は積層して形成する（図１０（Ａ）参照）。薄膜トランジスタ７４４〜７４８を覆う絶縁層は、公知の手段（ＳＯＧ法、液滴吐出法等）により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基として、フルオロ基を用いてもよい。また、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００９３】
例えば、薄膜トランジスタ７４４〜７４８を覆う絶縁層が３層構造の場合、１層目の絶縁層７４９として酸化珪素を含む層を形成し、２層目の絶縁層７５０として樹脂を含む層を形成し、３層目の絶縁層７５１として窒化珪素を含む層を形成するとよい。
【００９４】
なお、絶縁層７４９〜７５１を形成する前、又は絶縁層７４９〜７５１のうちの１つ又は複数の薄膜を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行ってもよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【００９５】
次に、フォトリソグラフィ法により絶縁層７４９〜７５１をエッチングして、第２のＮ型不純物領域７２６、７２８、７３０、７３２、Ｐ型不純物領域７８５を露出させる開口部を形成する。続いて、開口部を充填するように、導電層を形成し、当該導電層をパターン加工して、ソース配線又はドレイン配線として機能する導電層７５２〜７６１を形成する。
【００９６】
導電層７５２〜７６１は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）等から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層７５２〜７６１は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン（ＴｉＮ、チタン（Ｔｉ）と窒素（Ｎ）の組成比は制約されない）層とバリア層の積層構造を採用するとよい。アルミニウムシリコンが含むシリコンは、０．１〜５ｗｔ％位とする。また、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層７５２〜７６１を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元して、結晶質半導体層とバリア層を、良好に接続させることができる。
【００９７】
次に、導電層７５２〜７６１を覆うように、絶縁層７６２を形成する（図１０（Ｂ）参照）。絶縁層７６２は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。絶縁層７６２は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【００９８】
続いて、フォトリソグラフィ法により絶縁層７６２をエッチングして、導電層７５７、７５９、７６１を露出させる開口部を形成する。続いて、開口部を充填するように、導電層を形成する。導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層７６３〜７６５を形成する。
【００９９】
導電層７６３〜７６５は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層７６３〜７６５は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層７６３〜７６５を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタ７４４〜７４８にダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素又はアンモニア過水を用いるとよい。
【０１００】
次に、導電層７６３〜７６５を覆うように、絶縁層７６６を形成する。絶縁層７６６は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、絶縁層７６６は、好適には、０．７５μｍ〜３μｍの厚さで形成する。続いて、フォトリソグラフィ法により、絶縁層７６６をエッチングして、導電層７６３〜７６５を露出させる開口部７６７〜７６９を形成する。
【０１０１】
次に、導電層７６５に接するように、アンテナとして機能する導電層７８６を形成する（図１１（Ａ）参照）。導電層７８６は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）を用いて、導電性材料により形成する。好ましくは、導電層７８６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。
【０１０２】
具体的には、導電層７８６は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００℃の加熱処理を行うとよい。
【０１０３】
次に、導電層７６３、７６４に接するように有機化合物を含む層７８７を形成する（図１１（Ｂ）参照）。有機化合物を含む層７８７は、公知の手段（液滴吐出法や蒸着法等）により形成する。続いて、有機化合物を含む層７８７に接するように、導電層７７１を形成する。導電層７７１は、公知の手段（スパッタリング法や蒸着法等）により形成する。
【０１０４】
以上の工程を経て、導電層７６３、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子７８９と、導電層７６４、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子７９０が完成する。
【０１０５】
なお、上記の作成工程では、有機化合物を含む層７８７の耐熱性が強くないため、アンテナとして機能する導電層７８６を形成する工程の後に、有機化合物を含む層７８７を形成する工程を行うことを特徴とする。
【０１０６】
次に、記憶素子７８９、７９０、アンテナとして機能する導電層７８６を覆うように、公知の手段（ＳＯＧ法、液滴吐出法等）により、保護層として機能する絶縁層７７２を形成する。絶縁層７７２は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層、有機材料により形成し、好ましくはエポキシ樹脂により形成する。
【０１０７】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により絶縁層７０３、７４９、７５０、７５１、７６２、７６６をエッチングして、開口部７７３、７７４を形成する（図１２（Ａ）参照）。
【０１０８】
次に、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する（図１２（Ｂ）参照）。エッチング剤は、フッ化ハロゲン又はハロゲン間化合物を含む気体又は液体を使用する。例えば、三フッ化塩素（ＣｌＦ３）、三フッ化窒素（ＮＦ３）、三フッ化臭素（ＢｒＦ３）、フッ化水素（ＨＦ）がある。なお、フッ化水素を使用する場合は、剥離層７０２として、酸化珪素からなる層を用いる。
【０１０９】
上記工程を経て、薄膜集積回路７９１は、基板７０１から剥離された状態となる。薄膜集積回路７９１は、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０の素子群と、アンテナとして機能する導電層７８６をよぶ。つまり、上記のように、基板から剥離した複数の素子を薄膜集積回路とよぶことがある。
【０１１０】
薄膜集積回路７９１が剥離された基板７０１は、コストの削減のために、再利用するとよい。また、絶縁層７７２は、剥離層７０２を除去した後に、薄膜集積回路７９１が飛散しないように、設けたものである。薄膜集積回路７９１は小さく薄く軽いために、剥離層７０２を除去した後は、基板７０１に密着していないために飛散しやすい。しかしながら、薄膜集積回路７９１上に絶縁層７７２を形成することで、薄膜集積回路７９１に重みが付き、基板７０１からの飛散を防止することができる。また、薄膜集積回路７９１単体では薄くて軽いが、絶縁層７７２を形成することで、巻かれた形状になることがなく、ある程度の強度を確保することができる。
【０１１１】
次に、薄膜集積回路７９１の一方の面を、第１の基板７７６に接着させて、基板７０１から完全に剥離する（図１３参照）。続いて、薄膜集積回路７９１の他方の面を、第２の基板７７５に接着させ、その後加熱処理と加圧処理の一方又は両方を行って、薄膜集積回路７９１を、第１の基板７７６と第２の基板７７５により封止する。
【０１１２】
第１の基板７７６と第２の基板７７５は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。フィルムは、加熱処理と加圧処理により、被処理体と接着処理が行われるものである。加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。
【０１１３】
また、第１の基板７７６と第２の基板７７５の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、酢酸ビニル樹脂系接着剤、ビニル共重合樹脂系接着剤、エポキシ樹脂系接着剤、ウレタン樹脂系接着剤、ゴム系接着剤、アクリル樹脂系接着剤等の接着剤を含む層に相当する。
【０１１４】
上記の構成において、記憶素子７８９、７９０は、一対の導電層間に、有機化合物を含む層が設けられた素子である。データの書き込みは、記憶素子７８９、７９０の一対の導電層間を短絡させることにより行う。また、データの読み出しは、記憶素子７８９、７９０の抵抗値の相違を読み取ることにより行う。このような記憶素子７８９、７９０は、不揮発性である点、データの書き換えが不可能である点、データの書き込みを行っていない記憶素子がある限り、データの追記が可能である点を特徴とする。また、３層の積層体からなるため、作製が簡単である点を特徴とする。また、３層の積層体からなるため、積層部分の面積を縮小することにより、高集積化が容易に実現する点を特徴とする。
【実施例３】
【０１１５】
本発明の半導体装置の作製方法について、図１４、１５を参照して説明する。
【０１１６】
基板７０１上に、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０及びアンテナとして機能する導電層７８６が設けられている（図１４（Ａ）参照）。ここまでの工程は、薄膜トランジスタ７４４のソース又はドレインに電気的に接続されている導電層８０１、８０２、薄膜トランジスタ７４５のソース又はドレインに電気的に接続されている導電層８０３、８０４が新たに設けられている以外は、図９〜図１１（Ｂ）までに示す工程と同様であるため、説明を省略する。
【０１１７】
次に、複数の素子を覆うように、絶縁層８０５を形成する。続いて、導電層８０２、８０４の一部が露出するように、絶縁層８０５を選択的に除去する。
【０１１８】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により絶縁層７０３、７４９、７５０、７５１、７６２、７６６、８０５をエッチングして、開口部７７３、７７４を形成する（図１４（Ｂ）参照）。続いて、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する。
【０１１９】
次に、薄膜集積回路７９１を、異方性導電ペースト８０６を用いて、導電層８０７、８０８が設けられた基板８０９に接着させると共に、基板７０１から、薄膜集積回路７９１を剥離する（図１５参照）。
【０１２０】
なお、薄膜集積回路７９１を基板８０９に接着する際、導電層８０２と導電層８０７、導電層８０４と導電層８０８が電気的に接続されるようにする。基板８０９には、例えば、画像を表示する画素部や、他の演算回路が設けられており、導電層８０７、８０８は、画素部や他の演算回路と電気的に接続されている。
【実施例４】
【０１２１】
本発明の半導体装置の作製方法について、図１６、１７を参照して説明する。
【０１２２】
基板７０１上に、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０、アンテナとして機能する導電層７８６が設けられている。ここまでの工程は、導電層８２１、８２２を新たに設ける以外は、図９〜図１１（Ｂ）までに示す工程と同様であるため、説明を省略する（図１６（Ａ）参照）。導電層８２１は、薄膜トランジスタ７４４のソース又はドレインに接続し、なおかつ基板７０１に接している。また、導電層８２２は、薄膜トランジスタ７４５のソース又はドレインに接続し、なおかつ基板７０１に接している。
【０１２３】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により絶縁層７０３、７４９、７５０、７５１、７６２、７６６、７７２をエッチングして、開口部７７３、７７４を形成する（図１６（Ｂ）参照）。続いて、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する。
【０１２４】
次に、薄膜集積回路７９１の一方の面に、基板８２５を貼り付けて、基板７０１から薄膜集積回路７９１を剥離する（図１７（Ａ）参照）。次に薄膜集積回路７９１の他方の面を、異方性導電ペースト８０６を介して、導電層８０７、８０８が設けられた基板８０９に貼り付ける（図１７（Ｂ）参照）。基板８０９には、例えば、画像を表示する画素部や、他の演算回路が設けられており、導電層８０７、８０８は、画素部や他の演算回路と電気的に接続されている。
【実施例５】
【０１２５】
本発明の半導体装置の一形態であるＩＣカード、パネルについて、図１８、１９を参照して説明する。
【０１２６】
まず、ＩＣカードについて説明する（図１８（Ａ）参照）。ＩＣカードは、アンテナとして機能する導電層６１２が設けられた基板６１０上に、薄膜集積回路６１１が貼り付けられている。基板６１０上の導電層６１２と、薄膜集積回路６１１を構成する薄膜トランジスタ６１４に接続された導電層６１５とは、異方性導電ペースト６１６を介して、電気的に接続されている（図１８（Ｃ）（Ｄ）参照）。基板６１０には、プラスチックからなる基板を用いることが好適である。そうすると、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である（図１８（Ｂ）参照）。また、耐衝撃性に優れたＩＣカードを提供することができる。
【０１２７】
薄膜集積回路６１１には、上記の実施の形態において説明したＰＬＬ回路の他、演算処理回路、記憶回路、電源回路、復調回路、変調回路から選択された１つ又は複数を設けるとよい。
【０１２８】
また、ＩＣカードは、アンテナとして機能する導電層６１２を介して、リーダ／ライタと、電磁波の送信又は受信を行う。このような、電磁波の送信又は受信の動作について、以下に簡単に説明する。
【０１２９】
まず、リーダ／ライタが電磁波を送信すると、その電磁波は、アンテナとして機能する導電層６１２において交流の電気信号に変換される。電源回路は、交流の電気信号を用いて電源電圧を生成し、各回路に電源電圧を供給する。また、復調回路は、交流の電気信号を復調し、復調した信号を、演算処理回路に供給する。演算処理回路は、入力される信号に基づき、各種演算処理を行って、記憶回路等に制御信号を出力する。変調回路は、演算処理回路から供給される信号に基づき、アンテナとして機能する導電層６１２に負荷変調を加える。リーダ／ライタは、アンテナに加えられた負荷変調を、電磁波として受信する。このように、ＩＣカードは、リーダ／ライタから電磁波を受信し、受信した電磁波を基に、電源電圧を生成する。
【０１３０】
次に、パネルについて説明する（図１９（Ａ）（Ｂ）参照）。パネルは、画像を表示する機能がある画素部６２３が設けられた基板６２０上に、本発明の薄膜集積回路６２４、６２５が貼り付けられたものである。また、接続フィルム６２６、６２７上に、薄膜集積回路６２８、６２９が貼り付けられたものである。
【０１３１】
基板６２０と基板６２１は、シール材６３０により貼り合わされている。画素部６２３と薄膜集積回路６２４とは、電気的に接続されている。具体的には、画素部６２３に接続された導電層６３１と、薄膜集積回路６２４が含む薄膜トランジスタ６５５に接続された導電層６５６とが、異方性導電ペースト６４０を介して電気的に接続されている。
【０１３２】
また、基板６２０上の様々な回路と接続フィルム６２６の導電層６３５は電気的に接続されている。具体的には、基板６２０上の導電層６３４と、接続フィルム６２６上の導電層６３５とが、異方性導電ペースト６５７を介して、電気的に接続されている。また、接続フィルム６２６の導電層６３５と薄膜集積回路６２８は電気的に接続されており、具体的には、接続フィルム６２６上の導電層６３５と、薄膜集積回路６２８が含む薄膜トランジスタ６５１に接続された導電層６５２とが、異方性導電ペースト６５３を介して電気的に接続されている。
【０１３３】
なお、本発明の半導体装置の一形態として、上記のような、ＩＣカード、パネルに制約されない。本発明の半導体装置は、ＣＰＵ、各種プロセッサなどになりうる。
【実施例６】
【０１３４】
本発明の半導体装置であって、基板上にアンテナが設けられているものは、アンテナを用いて、電磁波の送信、受信又は送受信を行うことができる。従って、半導体装置５１の用途は広範にわたる。半導体装置５１は、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｂ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２０（Ｃ）参照）、乗物類（自転車等、図２０（Ｄ）参照）、装身具（鞄や眼鏡等、図２０（Ｅ）参照）、食品類、衣類、生活用品類、電子機器等に貼り付けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）、携帯端末等を指す。
【０１３５】
半導体装置は、物品の表面に貼ったり、物品に埋め込んだりすることにより、物品に固定される。例えば、本なら表紙の厚紙に埋め込んだり、包装紙なら包装紙を構成する有機樹脂内に埋め込む。また、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類なら、表面に貼り付けたり、埋め込む。上記に挙げた物品のうち、例えば、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。
【０１３６】
また、半導体装置を、物の管理や流通のシステムに活用することで、システムの多機能化を図ることができる。例えば、表示部を含む携帯端末にリーダライタを設けて、物品に半導体装置を設ければ、リーダライタに半導体装置をかざすと、表示部に物品の原材料や原産地、流通過程の履歴等が表示されるシステムが実現する。そして、システムの多機能化、高付加価値化を図ることができる。また、別の例として、ベルトコンベアの脇にリーダライタを設けて、物品に半導体装置を設ければ、物品の検品を簡単に行うことができる。そして、システムの多機能化を図ることができる。本実施例は、他の実施の形態、実施例と自由に組み合わせることができる。
【実施例７】
【０１３７】
本発明の半導体装置であって、基板上に複数の画素を含む画素部が設けられているものは、画素部を用いて、画像を表示することができる。従って、電子機器に用いることが好適であり、以下には、その一例について説明する。
【０１３８】
携帯電話装置は、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４及びバッテリ２７０５を含む（図２１参照）。パネル２７０１は、複数の画素がマトリクス状に配置された画素部２７０９と機能回路部２７１０を有し、これらの回路は、一対の基板により封止されている。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、中央処理回路（ＣＰＵ）、コントローラ回路、電源回路、バッファアンプ、ソースドライバ、ゲートドライバから選択された一つ又は複数に相当する複数のＩＣチップが実装される。モジュールとは、パネルにプリント配線基板２７０３が実装された状態に相当する。
【０１３９】
機能回路部２７１０は、画素部２７０９を制御する駆動回路の他、上記の実施の形態において説明したＰＬＬ回路が設けられる。ＰＬＬ回路は、供給される信号の周波数を一定に保つ機能や供給される信号の周波数を制御する機能がある。例えば、ＰＬＬ回路において、信号の周波数を高速化し、その高速化した周波数の信号を駆動回路に供給すれば、駆動回路の動作を高速にすることができる。また、ＰＬＬ回路は、入力される信号の周波数が正確でない場合においても、平均周波数に同期させることにより正確な周波数の信号を出力することができる。従って、入力される信号の周波数が正確でない場合においても、画素部２７０９や駆動回路には正確な周波数の信号を供給することが可能となり、画素部２７０９において、所望の画像を表示することができる。従って、高機能化、多機能化及び高付加価値化を実現することができる。
【０１４０】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。パネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素部２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１４１】
なお、筐体２７００、２７０６は、携帯電話装置の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。従って、以下に、電子機器の態様の一例について、図２２を参照して説明する。
【０１４２】
携帯端末である携帯電話装置は、画素部９１０２等を含む（図２２（Ａ）参照）。携帯端末である携帯型ゲーム装置は、画素部９８０１等を含む（図２２（Ｂ）参照）。デジタルビデオカメラは、画素部９７０１、９７０２等を含む（図２２（Ｃ）参照）。携帯情報端末であるＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）は、画素部９２０１等を含む（図２２（Ｄ）参照）。テレビジョン装置は、画素部９３０１等を含む（図２２（Ｅ）参照）。モニター装置は、画素部９４０１等を含む（図２２（Ｆ）参照）。
【０１４３】
本発明は、携帯端末である携帯電話装置（携帯電話機、単に携帯電話ともよぶ）、ＰＤＡ、電子手帳及び携帯型ゲーム機や、テレビジョン装置（テレビ、テレビジョン受信機ともよぶ）、ディスプレイ（モニター装置ともよぶ）、デジタルカメラ、デジタルビデオカメラ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の様々な電子機器に適用することができる。本実施例は、他の実施の形態、実施例と自由に組み合わせることができる。
【０１４４】
以上、電圧制御発振器を構成する素子として薄膜トランジスタを用いて説明したが、 電圧制御発振器を構成する素子は薄膜トランジスタに限定されず、ＭＯＳトランジスタを用いてもよい。
【図面の簡単な説明】
【０１４５】
【図１】本発明の半導体装置の構成を説明するための図。
【図２】本発明の半導体装置の構成を説明するための図。
【図３】本発明の半導体装置の構成を説明するための図。
【図４】本発明の半導体装置の構成を説明するための図。
【図５】本発明の半導体装置の構成を説明するための図。
【図６】本発明の半導体装置の構成を説明するための図。
【図７】本発明の半導体装置の構成を説明するための図。
【図８】本発明の半導体装置の構成を説明するための図。
【図９】本発明の半導体装置の作製工程を説明する図。
【図１０】本発明の半導体装置の作製工程を説明する図。
【図１１】本発明の半導体装置の作製工程を説明する図。
【図１２】本発明の半導体装置の作製工程を説明する図。
【図１３】本発明の半導体装置の作製工程を説明する図。
【図１４】本発明の半導体装置の作製工程を説明する図。
【図１５】本発明の半導体装置の作製工程を説明する図。
【図１６】本発明の半導体装置の作製工程を説明する図。
【図１７】本発明の半導体装置の作製工程を説明する図。
【図１８】本発明の半導体装置の構成を説明するための図。
【図１９】本発明の半導体装置の構成を説明するための図。
【図２０】本発明の半導体装置の構成を説明するための図。
【図２１】本発明の半導体装置の構成を説明するための図。
【図２２】本発明の半導体装置の構成を説明するための図。
【特許請求の範囲】
【請求項１】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路、第２の回路、第３の回路及び第４の回路を有し、
前記第１の回路は、第１のＮ型薄膜トランジスタと第１のＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＮ型薄膜トランジスタを有し、
前記第３の回路は、第２のＰ型薄膜トランジスタを有し、
前記第４の回路は、第３のＮ型薄膜トランジスタと第３のＰ型薄膜トランジスタを有し、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＰ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第３のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＮ型薄膜トランジスタのソース又はドレインの他方と前記第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記第２のＰ型薄膜トランジスタのソース又はドレインの他方と前記第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＮ型薄膜トランジスタのしきい値電圧は、前記第１のＮ型薄膜トランジスタのしきい値電圧よりも低く、
前記第３のＮ型薄膜トランジスタのしきい値電圧は、前記第１のＮ型薄膜トランジスタのしきい値電圧よりも低く、
前記第２のＮ型薄膜トランジスタのゲートと前記第３のＮ型薄膜トランジスタのゲートに第１の信号が入力され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方と前記第１のＰ型薄膜トランジスタのソース又はドレインの一方から第２の信号を出力することを特徴とする半導体装置。
【請求項２】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路と第２の回路を有し、
前記第１の回路は、第１のＮ型薄膜トランジスタとＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＮ型薄膜トランジスタを有し、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方は、前記Ｐ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記Ｐ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＮ型薄膜トランジスタのしきい値電圧は、前記第１のＮ型薄膜トランジスタのしきい値電圧よりも低く、
前記第２のＮ型薄膜トランジスタのゲートに第１の信号が入力され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方と前記Ｐ型薄膜トランジスタのソース又はドレインの一方から第２の信号を出力することを特徴とする半導体装置。
【請求項３】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路、第２の回路、第３の回路及び第４の回路を有し、
前記第１の回路は、第１のＮ型薄膜トランジスタと第１のＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＮ型薄膜トランジスタを有し、
前記第３の回路は、第２のＰ型薄膜トランジスタを有し、
前記第４の回路は、第３のＮ型薄膜トランジスタと第３のＰ型薄膜トランジスタを有し、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＰ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第３のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＮ型薄膜トランジスタのソース又はドレインの他方と前記第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記第２のＰ型薄膜トランジスタのソース又はドレインの他方と前記第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＰ型薄膜トランジスタのしきい値電圧は、前記第１のＰ型薄膜トランジスタのしきい値電圧よりも高く、
前記第３のＰ型薄膜トランジスタのしきい値電圧は、前記第１のＰ型薄膜トランジスタのしきい値電圧よりも高く、
前記第２のＰ型薄膜トランジスタのゲートと前記第３のＰ型薄膜トランジスタのゲートに第１の信号が入力され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方と前記第１のＰ型薄膜トランジスタのソース又はドレインの一方から第２の信号を出力することを特徴とする半導体装置。
【請求項４】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路と第２の回路を有し、
前記第１の回路は、Ｎ型薄膜トランジスタと第１のＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＰ型薄膜トランジスタを有し、
前記第１のＰ型薄膜トランジスタのソース又はドレインの一方は、前記Ｎ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＰ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＰ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記Ｎ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＰ型薄膜トランジスタのしきい値電圧は、前記第１のＰ型薄膜トランジスタのしきい値電圧よりも高く、
前記第２のＰ型薄膜トランジスタのゲートに第１の信号が入力され、
前記Ｎ型薄膜トランジスタのソース又はドレインの一方と前記第１のＰ型薄膜トランジスタのソース又はドレインから第２の信号を出力することを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第２のＮ型薄膜トランジスタのチャネル長は、前記第１のＮ型薄膜トランジスタのチャネル長よりも短く、
と前記第３のＮ型薄膜トランジスタのチャネル長は、前記第１のＮ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＮ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも高く、
前記第３のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項７】
請求項１において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＮ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも低く、
前記第３のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項８】
請求項１又は請求項３において、
前記第１の回路は、前記第１のＮ型薄膜トランジスタと前記第１のＰ型薄膜トランジスタをそれぞれ複数有し、
前記第２の回路は、前記第２のＮ型薄膜トランジスタを複数有し、
前記第３の回路は、前記第２のＰ型薄膜トランジスタを複数有することを特徴とする半導体装置。
【請求項９】
請求項２において、
前記第２のＮ型薄膜トランジスタのチャネル長は、前記第１のＮ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項１０】
請求項２において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項１１】
請求項２において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項１２】
請求項２において、
前記第１の回路は、前記第１のＮ型薄膜トランジスタと前記Ｐ型薄膜トランジスタをそれぞれ複数有し、
前記第２の回路は、前記第２のＮ型薄膜トランジスタを複数有することを特徴とする半導体装置。
【請求項１３】
請求項３において、
前記第２のＰ型薄膜トランジスタのチャネル長は、前記第１のＰ型薄膜トランジスタのチャネル長よりも短く、
前記第３のＰ型薄膜トランジスタのチャネル長は、前記第１のＰ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項１４】
請求項３において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＰ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも高く、
前記第３のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項１５】
請求項３において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＰ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも低く、
前記第３のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項１６】
請求項４において、
前記第２のＰ型薄膜トランジスタのチャネル長は、前記第１のＰ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項１７】
請求項４において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項１８】
請求項４において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項１９】
請求項４において、
前記第１の回路は、前記Ｎ型薄膜トランジスタと前記第１のＰ型薄膜トランジスタをそれぞれ複数有し、
前記第２の回路は、前記第２のＰ型薄膜トランジスタを複数有することを特徴とする半導体装置。
【請求項２０】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられた位相比較器、ループフィルタ及び分周器を有することを特徴とする半導体装置。
【請求項２１】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられた位相比較器、ループフィルタ及び分周器を有し、
前記第１の信号は、前記ループフィルタが生成する信号であり、
前記第２の信号は、前記分周器に供給されることを特徴とする半導体装置。
【請求項２２】
請求項１乃至請求項１９のいずれか１項において、
前記基板は、ガラス又はプラスチックからなることを特徴とする半導体装置。
【請求項２３】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられたアンテナを有することを特徴とする半導体装置。
【請求項２４】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられた複数の画素を含む画素部を有し、
前記複数の画素の各々は、液晶素子又は発光素子を有することを特徴とする半導体装置。
【請求項２５】
請求項１乃至請求項２４のいずれか一項に記載の前記半導体装置を用いた電子機器。
【請求項１】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路、第２の回路、第３の回路及び第４の回路を有し、
前記第１の回路は、第１のＮ型薄膜トランジスタと第１のＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＮ型薄膜トランジスタを有し、
前記第３の回路は、第２のＰ型薄膜トランジスタを有し、
前記第４の回路は、第３のＮ型薄膜トランジスタと第３のＰ型薄膜トランジスタを有し、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＰ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第３のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＮ型薄膜トランジスタのソース又はドレインの他方と前記第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記第２のＰ型薄膜トランジスタのソース又はドレインの他方と前記第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＮ型薄膜トランジスタのしきい値電圧は、前記第１のＮ型薄膜トランジスタのしきい値電圧よりも低く、
前記第３のＮ型薄膜トランジスタのしきい値電圧は、前記第１のＮ型薄膜トランジスタのしきい値電圧よりも低く、
前記第２のＮ型薄膜トランジスタのゲートと前記第３のＮ型薄膜トランジスタのゲートに第１の信号が入力され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方と前記第１のＰ型薄膜トランジスタのソース又はドレインの一方から第２の信号を出力することを特徴とする半導体装置。
【請求項２】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路と第２の回路を有し、
前記第１の回路は、第１のＮ型薄膜トランジスタとＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＮ型薄膜トランジスタを有し、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方は、前記Ｐ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記Ｐ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＮ型薄膜トランジスタのしきい値電圧は、前記第１のＮ型薄膜トランジスタのしきい値電圧よりも低く、
前記第２のＮ型薄膜トランジスタのゲートに第１の信号が入力され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方と前記Ｐ型薄膜トランジスタのソース又はドレインの一方から第２の信号を出力することを特徴とする半導体装置。
【請求項３】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路、第２の回路、第３の回路及び第４の回路を有し、
前記第１の回路は、第１のＮ型薄膜トランジスタと第１のＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＮ型薄膜トランジスタを有し、
前記第３の回路は、第２のＰ型薄膜トランジスタを有し、
前記第４の回路は、第３のＮ型薄膜トランジスタと第３のＰ型薄膜トランジスタを有し、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第１のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＮ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＰ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第３のＮ型薄膜トランジスタのソース又はドレインの一方は、前記第３のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＮ型薄膜トランジスタのソース又はドレインの他方と前記第３のＮ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記第２のＰ型薄膜トランジスタのソース又はドレインの他方と前記第３のＰ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＰ型薄膜トランジスタのしきい値電圧は、前記第１のＰ型薄膜トランジスタのしきい値電圧よりも高く、
前記第３のＰ型薄膜トランジスタのしきい値電圧は、前記第１のＰ型薄膜トランジスタのしきい値電圧よりも高く、
前記第２のＰ型薄膜トランジスタのゲートと前記第３のＰ型薄膜トランジスタのゲートに第１の信号が入力され、
前記第１のＮ型薄膜トランジスタのソース又はドレインの一方と前記第１のＰ型薄膜トランジスタのソース又はドレインの一方から第２の信号を出力することを特徴とする半導体装置。
【請求項４】
基板上に設けられた電圧制御発振器を有し、
前記電圧制御発振器は、第１の回路と第２の回路を有し、
前記第１の回路は、Ｎ型薄膜トランジスタと第１のＰ型薄膜トランジスタを有し、
前記第２の回路は、第２のＰ型薄膜トランジスタを有し、
前記第１のＰ型薄膜トランジスタのソース又はドレインの一方は、前記Ｎ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第１のＰ型薄膜トランジスタのソース又はドレインの他方は、前記第２のＰ型薄膜トランジスタのソース又はドレインの一方に接続され、
前記第２のＰ型薄膜トランジスタのソース又はドレインの他方は、低電位電源に接続され、
前記Ｎ型薄膜トランジスタのソース又はドレインの他方は、高電位電源に接続され、
前記第２のＰ型薄膜トランジスタのしきい値電圧は、前記第１のＰ型薄膜トランジスタのしきい値電圧よりも高く、
前記第２のＰ型薄膜トランジスタのゲートに第１の信号が入力され、
前記Ｎ型薄膜トランジスタのソース又はドレインの一方と前記第１のＰ型薄膜トランジスタのソース又はドレインから第２の信号を出力することを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第２のＮ型薄膜トランジスタのチャネル長は、前記第１のＮ型薄膜トランジスタのチャネル長よりも短く、
と前記第３のＮ型薄膜トランジスタのチャネル長は、前記第１のＮ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＮ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも高く、
前記第３のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項７】
請求項１において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＮ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも低く、
前記第３のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項８】
請求項１又は請求項３において、
前記第１の回路は、前記第１のＮ型薄膜トランジスタと前記第１のＰ型薄膜トランジスタをそれぞれ複数有し、
前記第２の回路は、前記第２のＮ型薄膜トランジスタを複数有し、
前記第３の回路は、前記第２のＰ型薄膜トランジスタを複数有することを特徴とする半導体装置。
【請求項９】
請求項２において、
前記第２のＮ型薄膜トランジスタのチャネル長は、前記第１のＮ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項１０】
請求項２において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項１１】
請求項２において、
前記第１のＮ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＮ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項１２】
請求項２において、
前記第１の回路は、前記第１のＮ型薄膜トランジスタと前記Ｐ型薄膜トランジスタをそれぞれ複数有し、
前記第２の回路は、前記第２のＮ型薄膜トランジスタを複数有することを特徴とする半導体装置。
【請求項１３】
請求項３において、
前記第２のＰ型薄膜トランジスタのチャネル長は、前記第１のＰ型薄膜トランジスタのチャネル長よりも短く、
前記第３のＰ型薄膜トランジスタのチャネル長は、前記第１のＰ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項１４】
請求項３において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＰ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも高く、
前記第３のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項１５】
請求項３において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第３のＰ型薄膜トランジスタは、第３のチャネル形成領域を含む第３の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも低く、
前記第３のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項１６】
請求項４において、
前記第２のＰ型薄膜トランジスタのチャネル長は、前記第１のＰ型薄膜トランジスタのチャネル長よりも短いことを特徴とする半導体装置。
【請求項１７】
請求項４において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＰ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＰ型を付与する不純物元素の濃度よりも高いことを特徴とする半導体装置。
【請求項１８】
請求項４において、
前記第１のＰ型薄膜トランジスタは、第１のチャネル形成領域を含む第１の半導体層を有し、
前記第２のＰ型薄膜トランジスタは、第２のチャネル形成領域を含む第２の半導体層を有し、
前記第２のチャネル形成領域のＮ型を付与する不純物元素の濃度は、前記第１のチャネル形成領域のＮ型を付与する不純物元素の濃度よりも低いことを特徴とする半導体装置。
【請求項１９】
請求項４において、
前記第１の回路は、前記Ｎ型薄膜トランジスタと前記第１のＰ型薄膜トランジスタをそれぞれ複数有し、
前記第２の回路は、前記第２のＰ型薄膜トランジスタを複数有することを特徴とする半導体装置。
【請求項２０】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられた位相比較器、ループフィルタ及び分周器を有することを特徴とする半導体装置。
【請求項２１】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられた位相比較器、ループフィルタ及び分周器を有し、
前記第１の信号は、前記ループフィルタが生成する信号であり、
前記第２の信号は、前記分周器に供給されることを特徴とする半導体装置。
【請求項２２】
請求項１乃至請求項１９のいずれか１項において、
前記基板は、ガラス又はプラスチックからなることを特徴とする半導体装置。
【請求項２３】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられたアンテナを有することを特徴とする半導体装置。
【請求項２４】
請求項１乃至請求項１９のいずれか１項において、
前記基板上に設けられた複数の画素を含む画素部を有し、
前記複数の画素の各々は、液晶素子又は発光素子を有することを特徴とする半導体装置。
【請求項２５】
請求項１乃至請求項２４のいずれか一項に記載の前記半導体装置を用いた電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００６−２７０９４５（Ｐ２００６−２７０９４５Ａ）
【公開日】平成１８年１０月５日（２００６．１０．５）
【国際特許分類】
【出願番号】特願２００６−５１５８５（Ｐ２００６−５１５８５）
【出願日】平成１８年２月２８日（２００６．２．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１８年１０月５日（２００６．１０．５）
【国際特許分類】
【出願日】平成１８年２月２８日（２００６．２．２８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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