半導体装置の製造方法および半導体装置
【課題】ゲート電極を全て合金化（フルシリサイド化）させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２を介してゲート電極を形成した後、ゲート電極の側壁にサイドウォール絶縁膜４を形成する。ゲート電極およびサイドウォール絶縁膜４をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。その後、ゲート電極を被覆するように半導体基板１上に高融点金属膜８を堆積させ、アニール処理を行う。本発明では、アニール処理において、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する。これにより、フルシリサイド化したゲート電極３ａが形成され、ソース・ドレイン領域６中には浅いシリサイド層７ａが形成される。
【解決手段】半導体基板１上にゲート絶縁膜２を介してゲート電極を形成した後、ゲート電極の側壁にサイドウォール絶縁膜４を形成する。ゲート電極およびサイドウォール絶縁膜４をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。その後、ゲート電極を被覆するように半導体基板１上に高融点金属膜８を堆積させ、アニール処理を行う。本発明では、アニール処理において、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する。これにより、フルシリサイド化したゲート電極３ａが形成され、ソース・ドレイン領域６中には浅いシリサイド層７ａが形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、サリサイド（Self-Aligned Silicide）およびデュアルゲート（dual work function gate）を適用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
論理ＬＳＩのように高速性を要求されるデバイスでは、ソース・ドレイン領域およびゲート電極の低抵抗化が必要である。現在では、シリコン上に堆積させた高融点金属材料をシリコンと反応させることによってシリサイド膜（シリコンと高融点金属の合金膜）が自己整合的に形成されるサリサイド技術が用いられている（例えば、特許文献１参照）。
【０００３】
デュアルゲートは、ＭＯＳトランジスタの閾値電圧を低くするため、ｎＭＯＳトランジスタのゲート電極のポリシリコン膜にはＰやＡｓなどのｎ型不純物をドープし、ｐＭＯＳトランジスタのゲート電極のポリシリコン膜にはＢ等のｐ型不純物をドープして形成する。ただしこれらのゲート構造には、ゲート電極の空乏化、もしくは不純物拡散による閾値電圧の変動の問題がある。
【０００４】
この問題を解決するため、ポリシリコン膜ではなく、金属膜からなるゲート電極すなわちメタル電極が将来技術として有望視されているが、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに適する仕事関数をもつ材料の選択が難しいこと、および製造プロセスが複雑になるなど課題も多い。
【０００５】
そのため、最近ではメタル電極の導入に先立ち、適切な不純物をドープしたポリシリコン膜のゲート電極をフルシリサイド化させて、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに適する仕事関数を得るＦＵＳＩ（Full Silicidation）が注目を浴びている（例えば、非特許文献１参照）。
【特許文献１】特開２００３−４５８８８号公報
【非特許文献１】C. Cabral et.al.,“Dual Workfunction Fully Silicided Metal Gates”, IEDM Tech. Digest, p.184-185(2004)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、フルシリサイドを安定して形成しようとすると、不純物をドープしたポリシリコン（ゲート電極）と高融点金属の反応を促進させる必要が生じる。これはソース・ドレイン領域においても同様に反応が促進するため、昨今の浅い接合ではリーク電流の発生が顕在化する懸念がある。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、ゲート電極を全て合金化させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制することができる半導体装置の製造方法を提供することにある。
【０００８】
本発明の他の目的は、接合リークの発生を抑制しつつ、膜中の全てが合金化したゲート電極を備えることにより、ゲート電極の空乏化を抑制した半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、前記ゲート電極を被覆するように前記半導体基板上に、金属膜を形成する工程と、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射するアニール工程と、前記金属膜を除去する工程とを有する。
【００１０】
上記の本発明の半導体装置の製造方法では、金属膜を形成した後に、ゲート電極材料のバンドギャップよりも大きいエネルギーを持つ電磁波を照射するアニール工程を行う。上記の電磁波は、ゲート電極における吸収係数が高く、効率的に電磁波が吸収されて熱へと変換される。ゲート電極と半導体基板との間には、ゲート絶縁膜が介在しているため、ゲート電極内の熱が半導体基板へ伝導されることが抑制されて、ゲート電極内に熱が留まり、ゲート電極材料と金属膜との反応が促進される。
一方、ソース領域およびドレイン領域へ伝導された熱は、半導体基板中を急速に拡散するため、熱がソース領域およびドレイン領域に十分に留まらず、金属膜と接触する表層部のみ反応が進行する。
この結果、ゲート電極での合金化反応が促進されて、ゲート電極の全てが合金化される一方、ソース領域およびドレイン領域においては合金化反応が抑制される。
【００１１】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、合金化されたゲート電極と、前記ゲート電極の両側における前記半導体基板に形成され、合金化されたソース領域およびドレイン領域とを有し、前記ゲート電極の全てが合金化されており、前記ソース領域および前記ドレイン領域の前記合金化の深さが、前記ゲート電極に比べて浅いものである。
【００１２】
上記の本発明の半導体装置では、ゲート電極の全てが合金化されていることにより、ゲート電極の空乏化が抑制される。また、ソース領域およびドレイン領域の合金化の深さは、ゲート電極に比べて浅いため、リーク電流の発生が抑制される。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、ゲート電極を全て合金化させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制した半導体装置を製造することができる。
また、本発明の半導体装置によれば、接合リークの発生を抑制しつつ、膜中の全てが合金化したゲート電極を備えることにより、ゲート電極の空乏化を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図１は、本実施形態に係る半導体装置の断面図である。
【００１６】
例えばシリコンからなる半導体基板１上に、例えば酸化シリコンからなるゲート絶縁膜２を介してゲート電極３が形成されている。
【００１７】
ゲート電極３は、シリコン系材料、例えばポリシリコン膜あるいはポリシリコンゲルマニウム膜がフルシリサイド化されたものである。すなわち、ゲート電極３は、例えばチタンシリサイド、コバルトシリサイドあるいはニッケルシリサイドからなる。
【００１８】
ｎＭＯＳトランジスタの場合には、上記のポリシリコン膜あるいはポリシリコンゲルマニウム膜にｎ型不純物としてＡｓあるいはＰが導入される。ｐＭＯＳトランジスタの場合には、上記のポリシリコン膜あるいはポリシリコンゲルマニウム膜にｐ型不純物としてＢが導入される。
【００１９】
ゲート電極３の側壁には、サイドウォール絶縁膜４が形成されている。サイドウォール絶縁膜４は、酸化シリコン膜４ａと、窒化シリコン膜４ｂと、酸化シリコン膜４ｃの積層膜からなる。なお、サイドウォール絶縁膜４は、酸化シリコン膜あるいは窒化シリコン膜の単層構造であってもよい。
【００２０】
ゲート電極３の両側における半導体基板１、より詳細にはサイドウォール絶縁膜４の直下の半導体基板１には、２つの浅いエクステンション領域５が形成されている。ｐＭＯＳトランジスタの場合には、ｐ型のエクステンション領域５が形成され、ｎＭＯＳトランジスタの場合には、ｎ型のエクステンション領域５が形成される。
【００２１】
ゲート電極３の両側であって、エクステンション領域５の外側における半導体基板１には、エクステンション領域５よりも深い２つのソース・ドレイン領域６が形成されている。２つのソース・ドレイン領域６のうち、一方がソース領域となり、他方がドレイン領域となる。ｐＭＯＳトランジスタの場合には、ｐ型のソース・ドレイン領域６が形成され、ｎＭＯＳトランジスタの場合には、ｎ型のソース・ドレイン領域６が形成される。
【００２２】
ソース・ドレイン領域６の表層は、シリサイド化されている。すなわち、ソース・ドレイン領域６の表層には、シリサイド層７が形成されている。シリサイド層７は、例えばチタンシリサイド、コバルトシリサイドあるいはニッケルシリサイドからなる。
【００２３】
上記の本実施形態に係る半導体装置では、ゲート電極３はフルシリサイド化されており、ソース・ドレイン領域６は表層部のみがシリサイド化されている。また、シリサイド化の深さが、ゲート電極３に比べてソース・ドレイン領域６の方が浅い。
【００２４】
ゲート電極３はフルシリサイド化されていることにより、ゲート電極の空乏化を抑制することができる。また、ソース・ドレイン領域６はその表層部のみがシリサイド化されていることから、リーク電流の発生を抑制することができる。
【００２５】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図５を参照して説明する。
【００２６】
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１上に、例えば熱酸化法により、酸化シリコンからなるゲート絶縁膜２を形成する。なお、ゲート絶縁膜２を形成する前に、例えばＳＴＩ（Shallow Trench Isolation）技術により、素子分離絶縁膜が半導体基板１に形成される。
【００２７】
次に、図２（ｂ）に示すように、ゲート絶縁膜２上に、ゲート電極３ｂを形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物としてＡｓあるいはＰを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極３ｂを形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物としてＢを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極３ｂを形成する。
【００２８】
当該工程では、これらのｐ型あるいはｎ型の不純物を含有するポリシリコン膜を形成した後に、レジストマスクを用いたエッチングによりゲート電極３ｂを形成する。あるいは、不純物を含まないポリシリコン膜を形成し、レジストマスクを用いたエッチングによりゲート電極３ｂに加工した後に、当該ゲート電極３ｂにｎ型不純物あるいはｐ型不純物をイオン注入してもよい。
【００２９】
次に、図３（ａ）に示すように、ゲート電極３ｂをマスクとして、ｎ型不純物あるいはｐ型不純物をイオン注入することにより、エクステンション領域５を形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物をイオン注入して、ｎ型のエクステンション領域５を形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物をイオン注入して、ｐ型のエクステンション領域５を形成する。
【００３０】
次に、図３（ｂ）に示すように、ゲート電極３ｂの側壁にサイドウォール絶縁膜４を形成する。例えば、ゲート電極３ｂを被覆するように半導体基板１上に、酸化シリコン膜４ａと、窒化シリコン膜４ｂと、酸化シリコン膜４ｃとを積層させた後、これらの膜をエッチバックする。これにより、ゲート電極３ｂの側壁のみに、酸化シリコン膜４ａ、窒化シリコン膜４ｂ、酸化シリコン膜４ｃの積層膜からなるサイドウォール絶縁膜４が残る。なお、酸化シリコン膜あるいは窒化シリコン膜の単層構造のサイドウォール絶縁膜４を形成してもよい。
【００３１】
次に、図４（ａ）に示すように、ゲート電極３ｂおよびサイドウォール絶縁膜４をマスクとしたイオン注入により、エクステンション領域５の外側に、エクステンション領域５よりも深いソース・ドレイン領域６を形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物をイオン注入して、ｎ型のソース・ドレイン領域６を形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物をイオン注入して、ｐ型のソース・ドレイン領域６を形成する。
【００３２】
次に、図４（ｂ）に示すように、ゲート電極３ｂおよびサイドウォール絶縁膜４を被覆するように半導体基板１上に、シリサイドを形成する高融点金属膜８を成膜する。成膜方法としては、例えば、制御性が優れているスパッタリング法を用いる。高融点金属膜８としては、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を用いる。
【００３３】
次に、図５（ａ）に示すように、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を高融点金属膜８に照射して、１回目のアニール処理を行う。本例では、ゲート電極３ｂおよび半導体基板１はシリコン系材料であるため、以下はシリコン系材料を用いる場合の好ましいアニール処理について説明する。
【００３４】
本実施形態では、１回目のアニール処理において、従来用いられていたハロゲンランプを光源としたＲＴＡ（Rapid thermal annealing）やホットプレートからの熱伝導によるアニールではなく、シリコンのバンドギャップエネルギーよりも大きいエネルギーを持つ電磁波、すなわち１．１μｍ以下の波長域の電磁波を照射する。
【００３５】
シリコンのバンドギャップエネルギーよりも大きいエネルギーをもつ１．１μｍ以下の波長域の電磁波を照射する理由は、この波長域の電磁波は、シリコンにおける吸収係数が高く、電磁波が吸収されて熱へと変換される効率が高いからである。半導体における電磁波の吸収特性は、バンドギャップ端の吸収が主である。バンドギャップエネルギーよりも小さいエネルギーでは、吸収係数は極端に低くなる。シリコンのバンドギャップは室温の３００Ｋではおよそ１．１ｅＶである。バンドギャップＥと波長λの関係はＥ＝１．２４／λとなるので、波長λが１．１μｍより短い電磁波を照射すれば、バンドギャップ端での吸収が起こる。
【００３６】
図６および図７は、ゲート電極材料（シリコン）がもつバンドギャップエネルギーよりも大きなエネルギーを主としてもつ光源のスペクトルの一例である。
【００３７】
図６に示すように、短波長光源であるレーザー源を用いる場合には、１．１μｍよりも短い波長域のレーザーを発する光源を用いる。この光源としては、Ａｒレーザー、ＸｅＣｌエキシマレーザーなどが挙げられる。例えば、ＸｅＣｌレーザーで５０〜２００ｍＪ／ｃｍ２の照射を行う。
【００３８】
あるいは、図７に示すように、ランプに代表されるスペクトル幅をもつ光源の場合には、１．１μｍよりも短い波長域に主としてピークをもつ光源を用いる。このような光源として、水銀ランプや、キセノンランプが挙げられる。
【００３９】
このように、上記の光源から発せられた電磁波は、シリコンにおける吸収係数が高く、電磁波の波長および照射量を適切に選ぶことによって表面の１００〜１５０ｎｍで電磁波のほとんどが吸収されて熱へと変換される。
【００４０】
発生した熱は、接触している物体の熱伝導係数にしたがって伝導するが、シリコンの熱伝導係数は酸化シリコン膜などの絶縁膜の熱伝導係数よりも大きい。そのためソース・ドレイン領域６中の熱は半導体基板１中を急速に拡散するのに対し、ゲート電極中の熱はゲート絶縁膜２やサイドウォール絶縁膜４に遮られて拡散が抑制される。すなわち、ゲート電極に対してのみ、選択的に熱を多く供給することができる。
【００４１】
この結果、図５（ａ）に示すように、ゲート電極のシリサイド反応が、ソース・ドレイン領域のシリサイド反応よりも促進されるため、シリサイド層の厚さが異なる。すなわち、フルシリサイド化したゲート電極３ａが形成される一方で、ソース・ドレイン領域６においてはシリサイド反応が抑制され、ソース・ドレイン領域６内にシリサイド層７ａが留まる。
【００４２】
次に、図５（ｂ）に示すように、未反応の高融点金属膜８を選択的に取り除く。エッチング液としては、チタンに対してはアンモニア過水、コバルトに対しては硫酸過水を用いる。
【００４３】
次に２回目のアニール処理を行う。この２回目のアニール処理によって、低抵抗のＴｉＳｉ２や、ＣｏＳｉ２、ＮｉＳｉが形成される。２回目のアニール処理を行うのは、シリサイドの組成は、アニール処理の進行に伴い変化するからである。例えば、１回目のアニール処理では、ニュークリエーションフェーズと呼ばれるシリサイド（例えば、Ｔｉ５Ｓｉ３，Ｃｏ２Ｓｉ，Ｎｉ２Ｓｉ）が形成され、２回目のアニール処理により熱力学的に安定なファイナルフェーズと呼ばれるシリサイド（ＴｉＳｉ２，ＣｏＳｉ２，ＮｉＳｉ）が形成される。ただし、１回目のアニール処理で十分な場合には、２回目のアニール処理を省略することも可能である。
【００４４】
高融点金属膜８の除去後であるので、２回目のアニール処理はＲＴＡを用いても良いが、ゲート電極に導入した不純物に起因して、ゲート電極により多くの熱が必要な場合には、１回目のアニール処理と同様に、シリコンのバンドギャップエネルギーよりも大きいエネルギーをもつ１．１μｍ以下の波長域の電磁波を照射してもよい。
【００４５】
この結果、図１に示すように、ファイナルフェーズのシリサイドからなるゲート電極３およびシリサイド層７となる。以降の工程としては、層間絶縁膜の形成工程、シリサイド層７へのコンタクト形成工程、多層配線形成工程を経て半導体装置が完成する。
【００４６】
上記の本実施形態に係る半導体装置の製造方法では、高融点金属膜８を形成した後に、ゲート電極材料のバンドギャップエネルギーよりも大きいエネルギーを持つ電磁波を照射することにより、アニール処理を行っている。
【００４７】
上記の電磁波は、ゲート電極における吸収係数が高く、効率的に電磁波が吸収されて熱へと変換される。ゲート電極は、その周囲が絶縁膜（ゲート絶縁膜２およびサイドウォール絶縁膜４）により覆われているため、ゲート電極内に熱が留まり、ゲート電極材料と高融点金属膜との反応が促進される。なお、サイドウォール絶縁膜４がない場合にもゲート絶縁膜２が存在することから、熱が半導体基板１へ拡散されることが抑制される。
【００４８】
一方、ソース・ドレイン領域６へ伝導された熱は、厚い半導体基板１中を急速に拡散するため、熱がソース・ドレイン領域６中に十分に留まらず、高融点金属膜８と接触する表層部のみ反応が進行する。
【００４９】
この結果、ゲート電極でのシリサイド反応が促進されて、ゲート電極はフルシリサイド化される一方、ソース・ドレイン領域においてはシリサイド反応が抑制されて、ソース・ドレイン領域６を突き抜けるようなシリサイド層７は形成されない。したがって、接合リークの発生を抑制することができる。
【００５０】
本発明は、上記の実施形態の説明に限定されない。
例えば、半導体基板１やゲート電極３ｂとしてシリコン系材料以外の材料を用い、当該材料を高融点金属膜と反応させて合金化させてもよい。
【００５１】
また、本実施形態では、均一な膜厚の高融点金属膜８を形成する例について説明したが、ゲート電極上は厚く、ソース・ドレイン領域上は薄くなるように高融点金属膜８を形成してもよい。ソース・ドレイン領域上での高融点金属膜の膜厚を薄くすることにより、さらに、ソース・ドレイン領域でのシリサイド反応が抑制される。
【００５２】
さらに、高融点金属膜８を形成する前に、ソース・ドレイン領域の表面上にエピタキシャル成長を用いるなどしてシリコンを堆積させてもよい。これにより、半導体基板１の深い位置までシリサイド化されることが防止されるため、接合リークの発生が抑制できる。
【００５３】
また、図２（ｂ）に示すゲート電極３ｂを形成する工程において不純物を含まないゲート電極３ｂを形成してもよい。この場合でも、図３（ａ）に示すエクステンション領域５の形成工程や、図４（ａ）のソース・ドレイン領域６の形成工程において、ゲート電極３ｂ中にｎ型不純物あるいはｐ型不純物を注入できるからである。また、半導体基板１として、ＳＯＩ基板を用いても良い。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５４】
【図１】本実施形態に係る半導体装置の一例を示す断面図である。
【図２】本実施形態に係る半導体装置の製造における工程断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】アニール処理において用いる光源のスペクトルの一例を示す図である。
【図７】アニール処理において用いる光源のスペクトルの一例を示す図である。
【符号の説明】
【００５５】
１…半導体基板、２…ゲート絶縁膜、３，３ａ，３ｂ…ゲート電極、４…サイドウォール絶縁膜、４ａ…酸化シリコン膜、４ｂ…窒化シリコン膜、４ｃ…酸化シリコン膜、５…エクステンション領域、６…ソース・ドレイン領域、７，７ａ…シリサイド層、８…高融点金属膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、サリサイド（Self-Aligned Silicide）およびデュアルゲート（dual work function gate）を適用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
論理ＬＳＩのように高速性を要求されるデバイスでは、ソース・ドレイン領域およびゲート電極の低抵抗化が必要である。現在では、シリコン上に堆積させた高融点金属材料をシリコンと反応させることによってシリサイド膜（シリコンと高融点金属の合金膜）が自己整合的に形成されるサリサイド技術が用いられている（例えば、特許文献１参照）。
【０００３】
デュアルゲートは、ＭＯＳトランジスタの閾値電圧を低くするため、ｎＭＯＳトランジスタのゲート電極のポリシリコン膜にはＰやＡｓなどのｎ型不純物をドープし、ｐＭＯＳトランジスタのゲート電極のポリシリコン膜にはＢ等のｐ型不純物をドープして形成する。ただしこれらのゲート構造には、ゲート電極の空乏化、もしくは不純物拡散による閾値電圧の変動の問題がある。
【０００４】
この問題を解決するため、ポリシリコン膜ではなく、金属膜からなるゲート電極すなわちメタル電極が将来技術として有望視されているが、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに適する仕事関数をもつ材料の選択が難しいこと、および製造プロセスが複雑になるなど課題も多い。
【０００５】
そのため、最近ではメタル電極の導入に先立ち、適切な不純物をドープしたポリシリコン膜のゲート電極をフルシリサイド化させて、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれに適する仕事関数を得るＦＵＳＩ（Full Silicidation）が注目を浴びている（例えば、非特許文献１参照）。
【特許文献１】特開２００３−４５８８８号公報
【非特許文献１】C. Cabral et.al.,“Dual Workfunction Fully Silicided Metal Gates”, IEDM Tech. Digest, p.184-185(2004)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、フルシリサイドを安定して形成しようとすると、不純物をドープしたポリシリコン（ゲート電極）と高融点金属の反応を促進させる必要が生じる。これはソース・ドレイン領域においても同様に反応が促進するため、昨今の浅い接合ではリーク電流の発生が顕在化する懸念がある。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、ゲート電極を全て合金化させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制することができる半導体装置の製造方法を提供することにある。
【０００８】
本発明の他の目的は、接合リークの発生を抑制しつつ、膜中の全てが合金化したゲート電極を備えることにより、ゲート電極の空乏化を抑制した半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、前記ゲート電極を被覆するように前記半導体基板上に、金属膜を形成する工程と、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射するアニール工程と、前記金属膜を除去する工程とを有する。
【００１０】
上記の本発明の半導体装置の製造方法では、金属膜を形成した後に、ゲート電極材料のバンドギャップよりも大きいエネルギーを持つ電磁波を照射するアニール工程を行う。上記の電磁波は、ゲート電極における吸収係数が高く、効率的に電磁波が吸収されて熱へと変換される。ゲート電極と半導体基板との間には、ゲート絶縁膜が介在しているため、ゲート電極内の熱が半導体基板へ伝導されることが抑制されて、ゲート電極内に熱が留まり、ゲート電極材料と金属膜との反応が促進される。
一方、ソース領域およびドレイン領域へ伝導された熱は、半導体基板中を急速に拡散するため、熱がソース領域およびドレイン領域に十分に留まらず、金属膜と接触する表層部のみ反応が進行する。
この結果、ゲート電極での合金化反応が促進されて、ゲート電極の全てが合金化される一方、ソース領域およびドレイン領域においては合金化反応が抑制される。
【００１１】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、合金化されたゲート電極と、前記ゲート電極の両側における前記半導体基板に形成され、合金化されたソース領域およびドレイン領域とを有し、前記ゲート電極の全てが合金化されており、前記ソース領域および前記ドレイン領域の前記合金化の深さが、前記ゲート電極に比べて浅いものである。
【００１２】
上記の本発明の半導体装置では、ゲート電極の全てが合金化されていることにより、ゲート電極の空乏化が抑制される。また、ソース領域およびドレイン領域の合金化の深さは、ゲート電極に比べて浅いため、リーク電流の発生が抑制される。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、ゲート電極を全て合金化させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制した半導体装置を製造することができる。
また、本発明の半導体装置によれば、接合リークの発生を抑制しつつ、膜中の全てが合金化したゲート電極を備えることにより、ゲート電極の空乏化を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１５】
図１は、本実施形態に係る半導体装置の断面図である。
【００１６】
例えばシリコンからなる半導体基板１上に、例えば酸化シリコンからなるゲート絶縁膜２を介してゲート電極３が形成されている。
【００１７】
ゲート電極３は、シリコン系材料、例えばポリシリコン膜あるいはポリシリコンゲルマニウム膜がフルシリサイド化されたものである。すなわち、ゲート電極３は、例えばチタンシリサイド、コバルトシリサイドあるいはニッケルシリサイドからなる。
【００１８】
ｎＭＯＳトランジスタの場合には、上記のポリシリコン膜あるいはポリシリコンゲルマニウム膜にｎ型不純物としてＡｓあるいはＰが導入される。ｐＭＯＳトランジスタの場合には、上記のポリシリコン膜あるいはポリシリコンゲルマニウム膜にｐ型不純物としてＢが導入される。
【００１９】
ゲート電極３の側壁には、サイドウォール絶縁膜４が形成されている。サイドウォール絶縁膜４は、酸化シリコン膜４ａと、窒化シリコン膜４ｂと、酸化シリコン膜４ｃの積層膜からなる。なお、サイドウォール絶縁膜４は、酸化シリコン膜あるいは窒化シリコン膜の単層構造であってもよい。
【００２０】
ゲート電極３の両側における半導体基板１、より詳細にはサイドウォール絶縁膜４の直下の半導体基板１には、２つの浅いエクステンション領域５が形成されている。ｐＭＯＳトランジスタの場合には、ｐ型のエクステンション領域５が形成され、ｎＭＯＳトランジスタの場合には、ｎ型のエクステンション領域５が形成される。
【００２１】
ゲート電極３の両側であって、エクステンション領域５の外側における半導体基板１には、エクステンション領域５よりも深い２つのソース・ドレイン領域６が形成されている。２つのソース・ドレイン領域６のうち、一方がソース領域となり、他方がドレイン領域となる。ｐＭＯＳトランジスタの場合には、ｐ型のソース・ドレイン領域６が形成され、ｎＭＯＳトランジスタの場合には、ｎ型のソース・ドレイン領域６が形成される。
【００２２】
ソース・ドレイン領域６の表層は、シリサイド化されている。すなわち、ソース・ドレイン領域６の表層には、シリサイド層７が形成されている。シリサイド層７は、例えばチタンシリサイド、コバルトシリサイドあるいはニッケルシリサイドからなる。
【００２３】
上記の本実施形態に係る半導体装置では、ゲート電極３はフルシリサイド化されており、ソース・ドレイン領域６は表層部のみがシリサイド化されている。また、シリサイド化の深さが、ゲート電極３に比べてソース・ドレイン領域６の方が浅い。
【００２４】
ゲート電極３はフルシリサイド化されていることにより、ゲート電極の空乏化を抑制することができる。また、ソース・ドレイン領域６はその表層部のみがシリサイド化されていることから、リーク電流の発生を抑制することができる。
【００２５】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図５を参照して説明する。
【００２６】
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１上に、例えば熱酸化法により、酸化シリコンからなるゲート絶縁膜２を形成する。なお、ゲート絶縁膜２を形成する前に、例えばＳＴＩ（Shallow Trench Isolation）技術により、素子分離絶縁膜が半導体基板１に形成される。
【００２７】
次に、図２（ｂ）に示すように、ゲート絶縁膜２上に、ゲート電極３ｂを形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物としてＡｓあるいはＰを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極３ｂを形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物としてＢを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極３ｂを形成する。
【００２８】
当該工程では、これらのｐ型あるいはｎ型の不純物を含有するポリシリコン膜を形成した後に、レジストマスクを用いたエッチングによりゲート電極３ｂを形成する。あるいは、不純物を含まないポリシリコン膜を形成し、レジストマスクを用いたエッチングによりゲート電極３ｂに加工した後に、当該ゲート電極３ｂにｎ型不純物あるいはｐ型不純物をイオン注入してもよい。
【００２９】
次に、図３（ａ）に示すように、ゲート電極３ｂをマスクとして、ｎ型不純物あるいはｐ型不純物をイオン注入することにより、エクステンション領域５を形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物をイオン注入して、ｎ型のエクステンション領域５を形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物をイオン注入して、ｐ型のエクステンション領域５を形成する。
【００３０】
次に、図３（ｂ）に示すように、ゲート電極３ｂの側壁にサイドウォール絶縁膜４を形成する。例えば、ゲート電極３ｂを被覆するように半導体基板１上に、酸化シリコン膜４ａと、窒化シリコン膜４ｂと、酸化シリコン膜４ｃとを積層させた後、これらの膜をエッチバックする。これにより、ゲート電極３ｂの側壁のみに、酸化シリコン膜４ａ、窒化シリコン膜４ｂ、酸化シリコン膜４ｃの積層膜からなるサイドウォール絶縁膜４が残る。なお、酸化シリコン膜あるいは窒化シリコン膜の単層構造のサイドウォール絶縁膜４を形成してもよい。
【００３１】
次に、図４（ａ）に示すように、ゲート電極３ｂおよびサイドウォール絶縁膜４をマスクとしたイオン注入により、エクステンション領域５の外側に、エクステンション領域５よりも深いソース・ドレイン領域６を形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物をイオン注入して、ｎ型のソース・ドレイン領域６を形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物をイオン注入して、ｐ型のソース・ドレイン領域６を形成する。
【００３２】
次に、図４（ｂ）に示すように、ゲート電極３ｂおよびサイドウォール絶縁膜４を被覆するように半導体基板１上に、シリサイドを形成する高融点金属膜８を成膜する。成膜方法としては、例えば、制御性が優れているスパッタリング法を用いる。高融点金属膜８としては、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を用いる。
【００３３】
次に、図５（ａ）に示すように、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を高融点金属膜８に照射して、１回目のアニール処理を行う。本例では、ゲート電極３ｂおよび半導体基板１はシリコン系材料であるため、以下はシリコン系材料を用いる場合の好ましいアニール処理について説明する。
【００３４】
本実施形態では、１回目のアニール処理において、従来用いられていたハロゲンランプを光源としたＲＴＡ（Rapid thermal annealing）やホットプレートからの熱伝導によるアニールではなく、シリコンのバンドギャップエネルギーよりも大きいエネルギーを持つ電磁波、すなわち１．１μｍ以下の波長域の電磁波を照射する。
【００３５】
シリコンのバンドギャップエネルギーよりも大きいエネルギーをもつ１．１μｍ以下の波長域の電磁波を照射する理由は、この波長域の電磁波は、シリコンにおける吸収係数が高く、電磁波が吸収されて熱へと変換される効率が高いからである。半導体における電磁波の吸収特性は、バンドギャップ端の吸収が主である。バンドギャップエネルギーよりも小さいエネルギーでは、吸収係数は極端に低くなる。シリコンのバンドギャップは室温の３００Ｋではおよそ１．１ｅＶである。バンドギャップＥと波長λの関係はＥ＝１．２４／λとなるので、波長λが１．１μｍより短い電磁波を照射すれば、バンドギャップ端での吸収が起こる。
【００３６】
図６および図７は、ゲート電極材料（シリコン）がもつバンドギャップエネルギーよりも大きなエネルギーを主としてもつ光源のスペクトルの一例である。
【００３７】
図６に示すように、短波長光源であるレーザー源を用いる場合には、１．１μｍよりも短い波長域のレーザーを発する光源を用いる。この光源としては、Ａｒレーザー、ＸｅＣｌエキシマレーザーなどが挙げられる。例えば、ＸｅＣｌレーザーで５０〜２００ｍＪ／ｃｍ２の照射を行う。
【００３８】
あるいは、図７に示すように、ランプに代表されるスペクトル幅をもつ光源の場合には、１．１μｍよりも短い波長域に主としてピークをもつ光源を用いる。このような光源として、水銀ランプや、キセノンランプが挙げられる。
【００３９】
このように、上記の光源から発せられた電磁波は、シリコンにおける吸収係数が高く、電磁波の波長および照射量を適切に選ぶことによって表面の１００〜１５０ｎｍで電磁波のほとんどが吸収されて熱へと変換される。
【００４０】
発生した熱は、接触している物体の熱伝導係数にしたがって伝導するが、シリコンの熱伝導係数は酸化シリコン膜などの絶縁膜の熱伝導係数よりも大きい。そのためソース・ドレイン領域６中の熱は半導体基板１中を急速に拡散するのに対し、ゲート電極中の熱はゲート絶縁膜２やサイドウォール絶縁膜４に遮られて拡散が抑制される。すなわち、ゲート電極に対してのみ、選択的に熱を多く供給することができる。
【００４１】
この結果、図５（ａ）に示すように、ゲート電極のシリサイド反応が、ソース・ドレイン領域のシリサイド反応よりも促進されるため、シリサイド層の厚さが異なる。すなわち、フルシリサイド化したゲート電極３ａが形成される一方で、ソース・ドレイン領域６においてはシリサイド反応が抑制され、ソース・ドレイン領域６内にシリサイド層７ａが留まる。
【００４２】
次に、図５（ｂ）に示すように、未反応の高融点金属膜８を選択的に取り除く。エッチング液としては、チタンに対してはアンモニア過水、コバルトに対しては硫酸過水を用いる。
【００４３】
次に２回目のアニール処理を行う。この２回目のアニール処理によって、低抵抗のＴｉＳｉ２や、ＣｏＳｉ２、ＮｉＳｉが形成される。２回目のアニール処理を行うのは、シリサイドの組成は、アニール処理の進行に伴い変化するからである。例えば、１回目のアニール処理では、ニュークリエーションフェーズと呼ばれるシリサイド（例えば、Ｔｉ５Ｓｉ３，Ｃｏ２Ｓｉ，Ｎｉ２Ｓｉ）が形成され、２回目のアニール処理により熱力学的に安定なファイナルフェーズと呼ばれるシリサイド（ＴｉＳｉ２，ＣｏＳｉ２，ＮｉＳｉ）が形成される。ただし、１回目のアニール処理で十分な場合には、２回目のアニール処理を省略することも可能である。
【００４４】
高融点金属膜８の除去後であるので、２回目のアニール処理はＲＴＡを用いても良いが、ゲート電極に導入した不純物に起因して、ゲート電極により多くの熱が必要な場合には、１回目のアニール処理と同様に、シリコンのバンドギャップエネルギーよりも大きいエネルギーをもつ１．１μｍ以下の波長域の電磁波を照射してもよい。
【００４５】
この結果、図１に示すように、ファイナルフェーズのシリサイドからなるゲート電極３およびシリサイド層７となる。以降の工程としては、層間絶縁膜の形成工程、シリサイド層７へのコンタクト形成工程、多層配線形成工程を経て半導体装置が完成する。
【００４６】
上記の本実施形態に係る半導体装置の製造方法では、高融点金属膜８を形成した後に、ゲート電極材料のバンドギャップエネルギーよりも大きいエネルギーを持つ電磁波を照射することにより、アニール処理を行っている。
【００４７】
上記の電磁波は、ゲート電極における吸収係数が高く、効率的に電磁波が吸収されて熱へと変換される。ゲート電極は、その周囲が絶縁膜（ゲート絶縁膜２およびサイドウォール絶縁膜４）により覆われているため、ゲート電極内に熱が留まり、ゲート電極材料と高融点金属膜との反応が促進される。なお、サイドウォール絶縁膜４がない場合にもゲート絶縁膜２が存在することから、熱が半導体基板１へ拡散されることが抑制される。
【００４８】
一方、ソース・ドレイン領域６へ伝導された熱は、厚い半導体基板１中を急速に拡散するため、熱がソース・ドレイン領域６中に十分に留まらず、高融点金属膜８と接触する表層部のみ反応が進行する。
【００４９】
この結果、ゲート電極でのシリサイド反応が促進されて、ゲート電極はフルシリサイド化される一方、ソース・ドレイン領域においてはシリサイド反応が抑制されて、ソース・ドレイン領域６を突き抜けるようなシリサイド層７は形成されない。したがって、接合リークの発生を抑制することができる。
【００５０】
本発明は、上記の実施形態の説明に限定されない。
例えば、半導体基板１やゲート電極３ｂとしてシリコン系材料以外の材料を用い、当該材料を高融点金属膜と反応させて合金化させてもよい。
【００５１】
また、本実施形態では、均一な膜厚の高融点金属膜８を形成する例について説明したが、ゲート電極上は厚く、ソース・ドレイン領域上は薄くなるように高融点金属膜８を形成してもよい。ソース・ドレイン領域上での高融点金属膜の膜厚を薄くすることにより、さらに、ソース・ドレイン領域でのシリサイド反応が抑制される。
【００５２】
さらに、高融点金属膜８を形成する前に、ソース・ドレイン領域の表面上にエピタキシャル成長を用いるなどしてシリコンを堆積させてもよい。これにより、半導体基板１の深い位置までシリサイド化されることが防止されるため、接合リークの発生が抑制できる。
【００５３】
また、図２（ｂ）に示すゲート電極３ｂを形成する工程において不純物を含まないゲート電極３ｂを形成してもよい。この場合でも、図３（ａ）に示すエクステンション領域５の形成工程や、図４（ａ）のソース・ドレイン領域６の形成工程において、ゲート電極３ｂ中にｎ型不純物あるいはｐ型不純物を注入できるからである。また、半導体基板１として、ＳＯＩ基板を用いても良い。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５４】
【図１】本実施形態に係る半導体装置の一例を示す断面図である。
【図２】本実施形態に係る半導体装置の製造における工程断面図である。
【図３】本実施形態に係る半導体装置の製造における工程断面図である。
【図４】本実施形態に係る半導体装置の製造における工程断面図である。
【図５】本実施形態に係る半導体装置の製造における工程断面図である。
【図６】アニール処理において用いる光源のスペクトルの一例を示す図である。
【図７】アニール処理において用いる光源のスペクトルの一例を示す図である。
【符号の説明】
【００５５】
１…半導体基板、２…ゲート絶縁膜、３，３ａ，３ｂ…ゲート電極、４…サイドウォール絶縁膜、４ａ…酸化シリコン膜、４ｂ…窒化シリコン膜、４ｃ…酸化シリコン膜、５…エクステンション領域、６…ソース・ドレイン領域、７，７ａ…シリサイド層、８…高融点金属膜
【特許請求の範囲】
【請求項１】
半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体基板に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、
前記ゲート電極を被覆するように前記半導体基板上に、金属膜を形成する工程と、
ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射するアニール工程と、
前記金属膜を除去する工程と
を有する半導体装置の製造方法。
【請求項２】
前記金属膜を除去する工程の後に、第２のアニール処理を行う工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のアニール処理を行う工程において、前記ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する
請求項２記載の半導体装置の製造方法。
【請求項４】
前記電磁波としてレーザーを用いる
請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体基板および前記ゲート電極は、シリコン系材料であり、
前記アニール工程において、前記ゲート電極をフルシリサイド化し、かつ前記ソース領域および前記ドレイン領域をシリサイド化する
請求項１記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程において、不純物を含有するゲート電極を形成する
請求項１記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程の後、前記ソース領域および前記ドレイン領域を形成する工程の前に、
前記ゲート電極をマスクとして、前記半導体基板に不純物を導入して、前記ゲート電極の両側における前記半導体基板にエクステンション領域を形成する工程と、
前記ゲート電極の側壁にサイドウォール絶縁膜を形成する工程と、
をさらに有し、
前記ソース領域および前記ドレイン領域を形成する工程において、前記ゲート電極および前記サイドウォール絶縁膜をマスクとして不純物を導入して、前記エクステンション領域の外側に、前記エクステンション領域よりも深い前記ソース領域および前記ドレイン領域を形成する
請求項１記載の半導体装置の製造方法。
【請求項８】
半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、合金化されたゲート電極と、
前記ゲート電極の両側における前記半導体基板に形成され、合金化されたソース領域およびドレイン領域と
を有し、
前記ゲート電極の全てが合金化されており、前記ソース領域および前記ドレイン領域の前記合金化の深さが、前記ゲート電極に比べて浅い
半導体装置。
【請求項９】
前記ゲート電極および前記半導体基板は、シリコン系材料であり、
前記ゲート電極がフルシリサイド化され、前記ソース領域および前記ドレイン領域がシリサイド化された
請求項８記載の半導体装置。
【請求項１】
半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体基板に不純物を導入して、ソース領域およびドレイン領域を形成する工程と、
前記ゲート電極を被覆するように前記半導体基板上に、金属膜を形成する工程と、
ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射するアニール工程と、
前記金属膜を除去する工程と
を有する半導体装置の製造方法。
【請求項２】
前記金属膜を除去する工程の後に、第２のアニール処理を行う工程をさらに有する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のアニール処理を行う工程において、前記ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する
請求項２記載の半導体装置の製造方法。
【請求項４】
前記電磁波としてレーザーを用いる
請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体基板および前記ゲート電極は、シリコン系材料であり、
前記アニール工程において、前記ゲート電極をフルシリサイド化し、かつ前記ソース領域および前記ドレイン領域をシリサイド化する
請求項１記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程において、不純物を含有するゲート電極を形成する
請求項１記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程の後、前記ソース領域および前記ドレイン領域を形成する工程の前に、
前記ゲート電極をマスクとして、前記半導体基板に不純物を導入して、前記ゲート電極の両側における前記半導体基板にエクステンション領域を形成する工程と、
前記ゲート電極の側壁にサイドウォール絶縁膜を形成する工程と、
をさらに有し、
前記ソース領域および前記ドレイン領域を形成する工程において、前記ゲート電極および前記サイドウォール絶縁膜をマスクとして不純物を導入して、前記エクステンション領域の外側に、前記エクステンション領域よりも深い前記ソース領域および前記ドレイン領域を形成する
請求項１記載の半導体装置の製造方法。
【請求項８】
半導体基板に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、合金化されたゲート電極と、
前記ゲート電極の両側における前記半導体基板に形成され、合金化されたソース領域およびドレイン領域と
を有し、
前記ゲート電極の全てが合金化されており、前記ソース領域および前記ドレイン領域の前記合金化の深さが、前記ゲート電極に比べて浅い
半導体装置。
【請求項９】
前記ゲート電極および前記半導体基板は、シリコン系材料であり、
前記ゲート電極がフルシリサイド化され、前記ソース領域および前記ドレイン領域がシリサイド化された
請求項８記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００６−２６１２８２（Ｐ２００６−２６１２８２Ａ）
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願番号】特願２００５−７４６６２（Ｐ２００５−７４６６２）
【出願日】平成１７年３月１６日（２００５．３．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年９月２８日（２００６．９．２８）
【国際特許分類】
【出願日】平成１７年３月１６日（２００５．３．１６）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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