【課題】上層の薄膜トランジスタ（ＴＦＴ）と下層のトランジスタの配線の接続を、歩留まり良く形成された多層構造の半導体集積回路を提供する。
【解決手段】第１及び第２のトランジスタ上に第１及び第２のＴＦＴを有し、第１のトランジスタのゲイト配線と第２のトランジスタのドレインは前記第１のＴＦＴのゲイト配線を介して電気的に接続され、第２のトランジスタのゲイト配線と第１のトランジスタのドレインは第２のＴＦＴのゲイト配線を介して電気的に接続され、第１のＴＦＴのドレインと第２のＴＦＴのゲイト配線は第１の配線を介して電気的に接続され、第２のＴＦＴのドレインと第１のＴＦＴのゲイト配線は第２の配線を介して電気的に接続される。 （もっと読む）

【課題】製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成する。
【解決手段】Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置であって、Ｎ型ＭＯＳトランジスタのゲート電極１０７ｎは、ゲート絶縁膜１０４に接するタングステン膜１０５ｎを具備し、Ｐ型ＭＯＳトランジスタのゲート電極１０７ｐは、ゲート絶縁膜１０４に接するタングステン膜１０５ｐを具備し、タングステン膜１０５ｎに含有される炭素の濃度が、タングステン膜１０５ｐに含有される炭素の濃度よりも低いことを特徴とする。 （もっと読む）

【課題】高誘電率材料からなるゲート絶縁膜であっても、しきい値電圧がシフトすることがない半導体装置及びその製造方法を提供する
【解決手段】シリコン基板１０とＨｉｇｈ−ｋゲート絶縁膜１８との間にシリコン窒化膜１６からなる透過防止膜を挿入してＨｉｇｈ−ｋゲート絶縁膜１８から酸素が欠損するのを防止すると共に、ゲート電極層２０の成膜後に酸素アニールを行って酸素を補うようにする。透過防止膜であるシリコン窒化膜１６はシリコン酸窒化膜１７となるが膜厚が変化せず、トランジスタの性能を低下させることなく、Ｈｉｇｈ−ｋゲート絶縁膜１８の酸素欠損による特性劣化を防止する。 （もっと読む）

【課題】ゲート絶縁膜の信頼性低下、及び電流駆動能力低下の問題のない、ショットキーソース・ドレインを備える半導体装置を提供する。
【解決手段】ゲート電極７を挟むように、ショットキーソース・ドレイン１２を形成する。ショットキーソース・ドレイン１２は、半導体基板１とショットキー接合を形成する。ショットキーソース・ドレイン１２からゲート絶縁膜４下端部まで不純物拡散によりエクステンション層２を形成する。ゲート絶縁膜４の下端部が不純物拡散層上に形成されているので、ゲート絶縁膜４の信頼性が低下することがない。また、ＰＮ接合を介してチャネルへキャリア注入が行われるので、電流駆動能力の低下を回避することができる。 （もっと読む）

【課題】 半導体装置の閾値電圧を制御する。
【解決手段】 ｎＭＯＳ形成領域とｐＭＯＳ形成領域にマスク９を形成した後、ｐＭＯＳ形成領域にあるマスク９を除去し、ｎＭＯＳ形成領域とｐＭＯＳ形成領域に所定量の金属１１を堆積して、ｐＭＯＳ形成領域のゲート電極３ｂをフルシリサイド化する。そして、これと同様の手順でｎＭＯＳ形成領域のゲート電極３ａを所定量の金属でフルシリサイド化する。堆積する金属の量によって各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ制御することができるため、各トランジスタについて最適な閾値電圧を得ることが可能になる。 （もっと読む）

【課題】 トリプルウェル構造のトランジスタを有する半導体装置の、微細化と低消費電力化を実現する。
【解決手段】 第１の導電型の半導体基板に形成された半導体装置であって、前記半導体基板に形成された第１の導電型のウェルに形成されたトランジスタと、前記ウェルの側面及び底面を囲う第２の導電型の不純物拡散層と、前記半導体基板上であって前記不純物拡散層の外側に形成された端子と、前記ウェルに接するように形成された導電層と、を有し、前記ウェルは前記導電層と前記半導体基板を介して前記端子にオーミック接続され、前記導電層の不純物濃度は前記半導体基板の不純物濃度より高いことを特徴とする半導体装置。 （もっと読む）

ロジック(16)と、ロジックとは異なりSRAMアレイに関するインターレイヤー誘電体(ILD)(42,40)を処理することにより改善された性能を備えた静的ランダムアクセスメモリ(SRAM)とを有する集積回路(10)を提供する。Nチャネルロジック(20)及びSRAMトランジスタ(24,26)は、非圧縮応力を備えたILD(40)を有し、Pチャネル論理トランジスタ(22)ILD(42)は圧縮応力を有し、PチャネルSRAMトランジスタ(26)は圧縮であるが、Pチャネル論理トランジスタ(22)よりも小さく、緩和されても良く、又は引っ張りでも良い。PチャネルSRAMトランジスタ(26)に関する集積回路(10)に関して、Pチャネル論理トランジスタ(22)よりも低い移動度を有することは有益である。低い移動度を備えたPチャネルSRAMトランジスタ(26)は、良好な書き込み時間または低電圧での書き込みマージンのいずれかで、より良好な書き込み性能を生じる。 （もっと読む）

【課題】 電界効果型トランジスタの短チャネル効果を効果的に抑制しつつ、製造安定性を向上させる。
【解決手段】 シリコン基板１０１に、第一導電型の第一不純物と反対導電型のハロー不純物をイオン注入した後、第一導電型の第一不純物をイオン注入し、フラッシュランプアニールを行うことにより、ｐ型ハロー領域１１３およびｎ型エクステンション領域１１１を形成する。その後、第一導電型の第二不純物をシリコン基板１０１にイオン注入し、フラッシュランプアニールを行うことにより、ｎ型ソース・ドレイン領域１０９を形成する。その後、スパイクＲＴＡ法によりシリコン基板１０１中の不純物を活性化する。 （もっと読む）

【課題】 第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成するに際して、エッチングによる表面損傷を回復させてトランジスタの十分な電気特性を得るとともに、設計自由度を拡張させて装置の更なる高集積化を可能とする。
【解決手段】 第２のゲート絶縁膜１０２の被加工端部１０２ａが第１のゲート絶縁膜１０１の被加工端部１０１ａと一部重畳するようにパターニングする（図２（ａ））。そして、第１及び第２のゲート絶縁膜１０１，１０２が上記のように一部重畳した状態で、表面回復処理を行う（図２（ｂ））。 （もっと読む）

【課題】 高歪みＰＥＣＶＤ窒化シリコン薄膜の低温における製造法を提供する。
【解決手段】 アモルファス薄膜ストレッサの応力レベルを、そのストレッサの内部構造を変更することによって上昇させる方法を提供する。この方法は、少なくとも基板（１２）の表面上にアモルファス膜ストレッサ材料（１４）の第１の部分を初めに形成するステップを含み、ここで前記の第１の部分（１８）は第１の応力値を規定する機械的歪みの第１の状態を有する。形成するステップの後、アモルファス膜ストレッサ材料の第１の部分は、機械的歪みの第１の状態は実質的に変化させずに第１の応力値を増加させるように、高密度化される（２０）。幾つかの実施形態においては、形成するステップ及び高密度化するステップは、ストレッサの予め選択された所望の厚さを得るために何回でも（２０、２０Ａ、２０Ｂ）繰り返される。 （もっと読む）

【課題】 従来の半導体装置では、ゲート酸化膜が薄く、ドレイン領域がＤＤＤ構造で形成されている場合、ドレイン領域での電界緩和が図り難いという問題があった。
【解決手段】 本発明の半導体装置では、Ｐ型の拡散層５上面には薄いゲート酸化膜１２が形成されている。ゲート酸化膜１２上面にはゲート電極９が形成されている。Ｐ型の拡散層５には、Ｎ型の拡散層７、８が形成され、Ｎ型の拡散層８はドレイン領域として用いられる。Ｎ型の拡散層８は、少なくともゲート電極９下方で、γ形状に拡散している。この構造により、エピタキシャル層４表面近傍では、Ｎ型の拡散層８の拡散領域は広がり、低濃度領域となる。そして、ゲート電極からの電界、ソース−ドレイン間の電界を緩和することができる。 （もっと読む）

【課題】結晶欠陥を抑制して熱処理することが可能な熱処理装置を提供する。
【解決手段】半導体基板１上に、半導体基板１より小さな屈折率の透光膜１４を形成し、半導体基板１を３００℃以上、且つ６００℃以下の温度に加熱し、透光膜１４を通して半導体基板１表面を０．１ｍ秒〜１００ｍ秒のパルス幅の光を照射することを含み、透光膜１４の膜厚が、光のピーク波長と、透光膜１４の屈折率とで規定される。 （もっと読む）

【課題】ゲート酸化膜が、素子分離膜に隣接する部分で薄膜化することを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に、側面が傾斜している溝１ａを形成する工程と、溝１ａに絶縁膜を埋め込むことにより素子分離膜４ａを形成する工程と、半導体基板１を熱酸化することにより、トランジスタのゲート酸化膜を形成する工程とを具備する。溝１ａを形成する工程は、例えば半導体基板１上に窒化シリコン膜３を形成する工程と、窒化シリコン膜３上にレジストパターン５０を形成する工程と、レジストパターン５０をマスクとして窒化シリコン膜３及び半導体基板１を異方性エッチングすることにより、溝１ａを形成する工程とを具備する。 （もっと読む）

【課題】 ハフニウム系高誘電体材料からなるゲート絶縁膜を用いたＣＭＯＳトランジスタのしきい値電圧を最適化する。
【解決手段】 ｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲート絶縁膜は、ＨｆＯ_X膜と、ＨｆＯ_X膜上に形成されたＨｆＡｌＯ_X膜とを含んでいる。このとき、ＨｆＡｌＯ_X膜とゲート電極との界面には、ゲート電極を構成するｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜中のＨｆ原子との結合（Ｈｆ−Ｓｉ結合）およびｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜中のＡｌ原子との結合（Ａｌ−Ｏ−Ｓｉ結合）が生成する。そこで、ＨｆＡｌＯ_X膜中のＡｌ濃度を変えることによって、ｎ型多結晶シリコンの仕事関数とｐ型多結晶シリコンの仕事関数とがミッドギャップ（ＭＯＳトランジスタのしきい値電圧＝０）を挟んで対称となるように制御する。 （もっと読む）

【課題】 応力印加により動作速度を向上させるｐチャネルＭＯＳトランジスタにおいて、チャネル領域に印加される圧縮応力を、簡単な構成によりさらに増大させる。
【解決手段】 ｐチャネルＭＯＳトランジスタのソース領域およびドレイン領域にリセスを形成し、これを低温で堆積した金属膜あるいは金属化合物膜よりなる圧縮応力源により充填する。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴの駆動能力及び耐圧を向上させる。
【解決手段】Ｐ型半導体基板２に形成されたＮ型ウェル領域４にＰ型第２ドレイン領域６が形成されている。第２ドレイン領域６上にＬＯＣＯＳ酸化膜８が形成され、ＬＯＣＯＳ酸化膜８ａ下の領域にＰ型第２ドレイン領域６よりも濃いＰ型不純物濃度をもつＰ型第３ドレイン領域１０が形成されている。Ｎ型ウェル領域４の表面にＬＯＣＯＳ酸化膜８ａに連続してゲート酸化膜１２が形成されている。ゲート酸化膜１２上からＬＯＣＯＳ酸化膜８ａ上にわたってゲート電極１４が形成されている。Ｐ型第２ドレイン領域６の表面近傍にゲート電極１４とは間隔をもってＰ型第１ドレイン領域１６が形成されている。Ｐ型第１ドレイン領域１６はＰ型第２ドレイン領域６及びＰ型第３ドレイン領域１０よりも濃いＰ型不純物濃度をもっている。 （もっと読む）

【課題】 ＳＴＩ素子分離構造を有する半導体装置において、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高い半導体装置を実現する。
【解決手段】 各チャネル領域２ｂ，３ｂは、その上面からｘ方向に沿った両側面へかけて、ゲート絶縁膜５を介したゲート電極６及びサイドウォールスペーサ９によりそれぞれ覆われている。即ち、各チャネル領域２ｂ，３ｂのｘ方向に沿った両側面には、ＳＴＩ素子分離構造４の絶縁物は無く（非接触状態）、従ってチャネル領域２ｂ，３ｂがＳＴＩ素子分離構造４からｚ方向の応力を受けることが防止される。 （もっと読む）

【課題】 チャネル領域における理想的なステッププロファイルを容易且つ確実に実現し、短チャネル効果の抑制及び移動度の劣化抑制を共に達成する。
【解決手段】 半導体膜９からシリコン基板１内の所定深さＤまでアモルファス化し、この状態でソース／ドレインとなる不純物を導入する。そして、低温固相エピタキシャル成長法により、不純物を活性化すると共にアモルファス部分を再結晶化する。この低温固相エピタキシャル成長法に要する処理温度は４５０℃〜６５０℃程度であり、半導体膜９内への不純物の熱拡散は抑えられ、初期の急峻なステッププロファイルが維持される。 （もっと読む）

【課題】 比較的高速な動作が要求される低耐圧ＭＯＳトランジスタの動作特性を低下させることなく、高耐圧ＭＯＳトランジスタの耐圧特性を改善する。
【解決手段】 低耐圧領域のアクティブ領域と、高耐圧領域のゲート電極２５が形成される領域下のアクティブ領域と、高耐圧領域の拡散領域２３ｎ／２３ｐが形成される一対のアクティブ領域とを区切る素子分離絶縁膜１１を含む半導体基板１０を準備し、ゲート電極２５が形成される領域下のアクティブ領域およびこのアクティブ領域と隣接する素子分離絶縁膜１１上に開口を持つシリコン窒化膜４４を形成し、開口により露出された半導体基板１０および素子分離絶縁膜１１を熱酸化し、シリコン窒化膜４４を除去し、露出された半導体基板１０を熱酸化してゲート絶縁膜１４を形成し、ゲート絶縁膜１４および２４上にゲート電極１５、２５を形成し、半導体基板１０に一対の高濃度拡散領域１３ｎ／１３ｐおよび拡散領域２３ｎ／２３ｐを形成する。 （もっと読む）

【課題】 従来の半導体装置の製造方法では、ゲート酸化膜を薄くし、ドレイン領域をＤＤＤ構造で形成する場合、ドレイン領域での電界緩和が図り難いという問題があった。
【解決手段】 本発明の半導体装置の製造方法では、バックゲート領域として用いるＰ型の拡散層７、１７を形成する際に、それぞれの不純物濃度のピークをずらして形成する。そして、バックゲート領域では、Ｎ型の拡散層２５が形成される領域の濃度プロファイルを緩やかに形成する。そして、Ｎ型の拡散層２５を形成する不純物をイオン注入した後、熱処理により、Ｎ型の拡散層２５をゲート電極２２下方で、γ形状に拡散する。この製造方法により、ドレイン領域での電界緩和を実現できる。 （もっと読む）