集積回路に関する応力下でのインターレイヤー誘電体
ロジック(16)と、ロジックとは異なりSRAMアレイに関するインターレイヤー誘電体(ILD)(42,40)を処理することにより改善された性能を備えた静的ランダムアクセスメモリ(SRAM)とを有する集積回路(10)を提供する。Nチャネルロジック(20)及びSRAMトランジスタ(24,26)は、非圧縮応力を備えたILD(40)を有し、Pチャネル論理トランジスタ(22)ILD(42)は圧縮応力を有し、PチャネルSRAMトランジスタ(26)は圧縮であるが、Pチャネル論理トランジスタ(22)よりも小さく、緩和されても良く、又は引っ張りでも良い。PチャネルSRAMトランジスタ(26)に関する集積回路(10)に関して、Pチャネル論理トランジスタ(22)よりも低い移動度を有することは有益である。低い移動度を備えたPチャネルSRAMトランジスタ(26)は、良好な書き込み時間または低電圧での書き込みマージンのいずれかで、より良好な書き込み性能を生じる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路に関し、特に、集積回路の性能を改善するために応力が付加されたインターレイヤー誘電体を備えた集積回路に関する。
【背景技術】
【0002】
トランジスタの移動度を改善するように改良されてきた技術の一つに、ひずみシリコンがある(strained silicon)。典型的には、シリコン層は、Nチャネル移動度を改善するために引っ張り応力下におかれる。これは、インターレイヤー誘電体(ILD)を使用して伸ばされ、伝導層の間の誘電層は、トランジスタの性能を改善するために選択された応力下にある。Nチャネルトランジスタに関して、これは、引っ張り応力を使用することを意味し、Pチャネルトランジスタに関しては、これは圧縮応力を使用することを意味する。
【発明の開示】
【課題を解決するための手段】
【0003】
ロジック(16)と、ロジックとは異なりSRAMアレイに関するインターレイヤー誘電体(ILD)(42,40)を処理することにより改善された性能を備えた静的ランダムアクセスメモリ(SRAM)とを有する集積回路(10)を提供する。Nチャネルロジック(20)及びSRAMトランジスタ(24,26)は、非圧縮応力を備えたILD(40)を有し、Pチャネル論理トランジスタ(22)ILD(42)は圧縮応力を有し、PチャネルSRAMトランジスタ(26)は圧縮であるが、Pチャネル論理トランジスタ(22)よりも小さく、緩和されても良く、又は引っ張りでも良い。PチャネルSRAMトランジスタ(26)に関する集積回路(10)に関して、Pチャネル論理トランジスタ(22)よりも低い移動度を有することは有益である。低い移動度を備えたPチャネルSRAMトランジスタ(26)は、良好な書き込み時間または低電圧での書き込みマージンのいずれかで、より良好な書き込み性能を生じる。
【発明を実施するための最良の形態】
【0004】
ある態様では、ロジックおよびスタティックランダムアクセスメモリ(SRAM)アレイの両方を備えた集積回路は、ロジックに関してではなくSRAMアレイに関して異なったインターレイヤー誘電体(ILD)を処理することによって性能が改善された。NチャネルロジックおよびNチャネルSRAMトランジスタの両方は、非圧縮応力を備えたILDを有し、PチャネルトランジスタILDは圧縮応力を備え、PチャネルSRAMトランジスタは少なくともPチャネル論理トランジスタよりも小さな圧縮応力を有し、即ち、PチャネルSRAMトランジスタは、圧縮されうるが、論理Pチャネルトランジスタよりも小さなかかる圧縮応力の大きさで圧縮され、緩和され、または、引っ張られうる。PチャネルSRAMトランジスタに関する集積回路についての利点として、Pチャネル論理トランジスタよりも低い移動度を備えることが見出された。低い移動度を備えたPチャネルSRAMトランジスタは、書込時間または低い電力供給での書込マージンのいずれについても良好な書込性能を示す。これは以下の詳細な説明および図面を参照して更に理解することができる。
【0005】
図1に示したのは、比較的厚い絶縁層12と半導体層14とを有するSOI基板を使用して用意された半導体デバイス10である。半導体層14は、シリコンであるのが望ましいが、シリコンゲルマニウムまたは炭化珪素のような他の半導体材料であってもよい。絶縁層12は、酸化物であるのが好ましいが、別の絶縁材料であってもよい。半導体デバイス10は、論理領域16およびSRAM領域18に作られる。図1に示したように、論理領域16は、Nチャネルトランジスタ20およびPチャネルトランジスタ22を有する。トランジスタ20および22は、典型的には多数のNおよびPチャネルトランジスタを代表し、かかるNおよびPチャネルトランジスタは、論理ゲート、レジスタ、および、処理ユニット並びに他の論理機能回路のような論理機能回路を構成する目的に関する典型的な集積回路で表されうる。同様に図1に示したように、SRAMアレイ部分18は、Nチャネルトランジスタ24およびPチャネルトランジスタ26を有する。トランジスタ24および26は、SRAMアレイを形成しうる他の多くのNおよびPチャネルトランジスタを同様に代表しうる。論理トランジスタ20および22は、互いに絶縁され、半導体層14に形成された絶縁領域28,30および32によって他のトランジスタから絶縁される。同様にSRAMトランジスタ24および26は、互いに絶縁され、絶縁領域34,36および38によって他のSRAMトランジスタから絶縁される。
【0006】
論理部分16およびSRAMアレイ部分18の上に誘電層40の堆積をした後の半導体デバイス10を図2に示す。誘電層40は、引っ張り応力を備えて堆積される。誘電層40の例示的材料は、プラズマ促進化学蒸着(PECVD)によって堆積された窒化シリコンである。引っ張り応力の量は、堆積のパラメータに基づいて選択可能である。誘電層40は、トランジスタ20,22,24および26のゲートの高さの約半分の厚さを有する。この例では、誘電層40の厚さを約500オングストロームにすることができる。
【0007】
引っ張り応力で移動度の低減を被るPチャネルトランジスタであるトランジスタ22から誘電層を選択的に除去した後の半導体デバイス10を図3に示す。
【0008】
論理部分16およびSRAMアレイ部分18の上に誘電層42の堆積をした後の半導体デバイス10を図4に示す。誘電層42は、圧縮応力を備えて堆積され、誘電層40の厚さと実質的に同じ厚さのものである。誘電層42はまた、PECVDによって堆積された窒化シリコンであるのが好ましいが、圧縮させるように選択されたパラメータを備える。
【0009】
誘電層42が誘電層40の上に小さくオーバーラップしたトランジスタ22の上にだけ残るように、誘電層42を選択的にエッチングした後の半導体デバイス10を図5に示す。かかるエッチングは、マスクステップで行われるけれども、誘電層42がエッチングされた後に、エッチングによって露出された誘電層40が生じる。誘電層40と42はともに、異なるパラメータで形成された窒化シリコンであり似たような構成であるので、2つの層の間には小さな選択性がある。かくして、これは一定時間のエッチングであるのが好ましい。誘電層40内にいくらかオーバーエッチングするため、誘電層42より少し厚い誘電層40を形成するのが望ましい。この点による結果、Nチャネルトランジスタ20および24が、引っ張りに作用するILDを有し、SRAMのPチャネルが引っ張りに作用するILDを有し、論理Pチャネルが圧縮に作用するILDを有する。これにより、トランジスタ20,22および24に関しては増加した移動度を、トランジスタ26に関しては低減した移動度を提供する。SRAMアレイにおけるPチャネルトランジスタとしてのトランジスタ26は、プルアップ(pull-up)トランジスタとして用いられる。低移動度を備えたかかるプルアップトランジスタは、書き込み性能を改善する。この書き込み性能は、低い電源供給電圧アプリケーションに関する書き込みマージンまたは早い書き込みのいずれかとなりうる。
【0010】
トランジスタ20,22,24および26にわたるILDの形成を完了する誘電層44の形成の後の半導体デバイス10を図6に示す。誘電層44は、TEOSのような酸化物、若しくは、ドープされたガラスまたは他の絶縁材料のような他の酸化物であるのが好ましい。誘電層44は、平坦化することができ、緩和されたまたはほぼ緩和された応力を備え材料であるのが好ましい。誘電層44の完成後、金属層の形成が、集積回路の相互接続を提供することによって処理されうる。
【0011】
トランジスタ22と同様にトランジスタ26の上から誘電層を除去するエッチングの後の図2の半導体デバイス10から続く半導体デバイス45を図7に示す。図1乃至6と類似の特徴が図7に関して留保されている。
【0012】
堆積が、トランジスタ20,22,24および26にわたって、図4に示したのと同様である誘電層42の堆積の後の半導体デバイス45を図8に示す。
【0013】
トランジスタ20,24および26から層42を選択的に除去した後の半導体デバイス45を図9に示す。誘電層42の部分的な除去は、図5に示したのと同様に実行される。このケースにおける結果は、トランジスタ26が、トランジスタ20,22および24が有している仕方で誘電層を有していないことである。
【0014】
論理部分16およびSRAMアレイ部分18にわたって誘電層46の堆積をした後の半導体デバイス45を図10に示す。この誘電層はまた、誘電層40および42と実質的に同じ厚さであり、PECVDによって堆積された窒化シリコンであっても良い。このケースでは、堆積パラメータは、誘電層46が少なくとも誘電層42よりも小さな圧縮であるように選択される。これは、誘電層46が圧縮のひとつであるが、緩和されたまたは引っ張りの誘電層42よりも小さな圧縮であることを意味する。もし引っ張りならば、これは誘電層40のものとは異なる量のものであるのが好ましい。
【0015】
誘電層46がトランジスタ20,22および24から選択的に除去された後の半導体デバイス45を図11に示す。これにより、引っ張りであるILDを備えたNチャネルトランジスタ20および24と、圧縮であるILDを備えたPチャネルトランジスタ22と、トランジスタ42のものよりも少なくとも小さな圧縮であるILDを備えたPチャネルトランジスタ46が生じる。かくしてSRAMは、集積回路の論理部分に使用されるPチャネルトランジスタよりも小さな移動度を備えたプルアップトランジスタを有する。これは、SRAMセルに関して有益であり、書込マージンまたは書込速度を改善する結果を生じる。
【0016】
トランジスタ20,22,24および26にわたって、平坦である、誘電層44の形成を示す完成したILDを備えた半導体デバイス45を図12に示す。金属相互接続形成が、誘電層44にわたって処理される。
【0017】
誘電層42がトランジスタ22および26にわたって残るように、トランジスタ20および24の上から誘電層42を除去するエッチングの後の、図8の半導体デバイス45から続く半導体デバイス49を図13に示す。図1乃至12からの類似の特徴は図13に関しても留保される。この段階で、Pチャネルトランジスタ22および26は、同じ圧縮応力を有する。
【0018】
トランジスタ20,22および24の上にインプラントマスク50を形成し、誘電層42よりも少なくとも小さな圧縮応力を有する誘電層54に変換するように、誘電層42内にインプラント52を打ち込んだ後の半導体デバイス49を図14に示す。インプラントマスク50は、フォトレジストであるのが好ましいが、他の適当な材料であっても良い。インプラント52は、キセノンであるのが好ましいが、誘電層54の圧縮応力の量を低減する効果を有する他のインプラント種であってもよい。このインプラントは、誘電層42を緩和させるのに特に有用である。インプラントの効果は、より小さな移動度を有し、かくして改善された書込マージンまたは改善された書込速度が生じる、SRAMセルにPチャネルプルアップを有することである。
【0019】
インプラントマスク56の形成が、トランジスタ20,22および24の上に形成された後、図5の半導体デバイス10から続く半導体デバイス55を図15に示す。図1乃至6からの類似の特徴は、図13に関して留保される。これは、トランジスタ26の上にある誘電層40の一部が露出されることを示す。
【0020】
誘電層60になるように、誘電層40の露出された部分の引っ張り応力を低減する、インプラント58を実行した後の半導体デバイス55を図16に示す。Pチャネルプルアップが幾分引っ張りになり、移動度を低減するが、Nチャネルトランジスタに関しての引っ張りのようにはならないのが望ましいとき、このアプローチは、特に有用である。プルアップが引っ張りになりすぎるならば、リード静的ノイズマージンを低減することができる。インプラントの結果は依然として、論理Pチャネルよりも小さな移動度を有し、かくして、改善された書込マージンまたは改善された書込速度が生じる、SRAMセルにPチャネルプルアップを有する。
【0021】
当業者は、ここで例示の目的で選択された実施形態に種々の変更及び修正を容易に行うことができ得る。例えば、誘電層の形成のオーダーを変更することができ得る。最初に引っ張りの層40を形成する変わりに、圧縮層42を最初に形成することができ得る。またこれらの実施形態は、SOI基板を使用して示されてきたけれども、バルクまたはバルクSOIハイブリッドのような別の基板タイプを用いることもでき得る。かかる修正および変更が本発明の精神から逸脱することなく拡張するために、それらは添付の特許請求の範囲の相当な解釈によってのみ評価される範囲内に含まれうる。
【図面の簡単な説明】
【0022】
【図1】本発明の複数の実施形態による処理におけるステージの半導体構造の断面図である。
【図2】本発明の第1、第2、第3および第4の実施形態によって処理される引き続いてのステージの図1の半導体構造の断面図である。
【図3】本発明の第1および第4の実施形態によって処理される引き続いてのステージの図2の半導体構造の断面図である。
【図4】本発明の第1および第4の実施形態によって処理される引き続いてのステージの図3の半導体構造の断面図である。
【図5】本発明の第1および第4の実施形態によって処理される引き続いてのステージの図4の半導体構造の断面図である。
【図6】本発明の第1の実施形態によって処理される引き続いてのステージの図5の半導体構造の断面図である。
【図7】本発明の第2および第3の実施形態によって処理される引き続いてのステージの図2の半導体構造の断面図である。
【図8】本発明の第2および第3の実施形態によって処理される引き続いてのステージの図7の半導体構造の断面図である。
【図9】本発明の第2の実施形態によって処理される引き続いてのステージの図8の半導体構造の断面図である。
【図10】本発明の第2の実施形態によって処理される引き続いてのステージの図9の半導体構造の断面図である。
【図11】本発明の第2の実施形態によって処理される引き続いてのステージの図10の半導体構造の断面図である。
【図12】本発明の第2の実施形態によって処理される引き続いてのステージの図11の半導体構造の断面図である。
【図13】本発明の第3の実施形態によって処理される引き続いてのステージの図8の半導体構造の断面図である。
【図14】本発明の第3の実施形態によって処理される引き続いてのステージの図13の半導体構造の断面図である。
【図15】本発明の第4の実施形態によって処理される引き続いてのステージの図5の半導体構造の断面図である。
【図16】本発明の第4の実施形態によって処理される引き続いてのステージの図15の半導体構造の断面図である。
【技術分野】
【0001】
本発明は、集積回路に関し、特に、集積回路の性能を改善するために応力が付加されたインターレイヤー誘電体を備えた集積回路に関する。
【背景技術】
【0002】
トランジスタの移動度を改善するように改良されてきた技術の一つに、ひずみシリコンがある(strained silicon)。典型的には、シリコン層は、Nチャネル移動度を改善するために引っ張り応力下におかれる。これは、インターレイヤー誘電体(ILD)を使用して伸ばされ、伝導層の間の誘電層は、トランジスタの性能を改善するために選択された応力下にある。Nチャネルトランジスタに関して、これは、引っ張り応力を使用することを意味し、Pチャネルトランジスタに関しては、これは圧縮応力を使用することを意味する。
【発明の開示】
【課題を解決するための手段】
【0003】
ロジック(16)と、ロジックとは異なりSRAMアレイに関するインターレイヤー誘電体(ILD)(42,40)を処理することにより改善された性能を備えた静的ランダムアクセスメモリ(SRAM)とを有する集積回路(10)を提供する。Nチャネルロジック(20)及びSRAMトランジスタ(24,26)は、非圧縮応力を備えたILD(40)を有し、Pチャネル論理トランジスタ(22)ILD(42)は圧縮応力を有し、PチャネルSRAMトランジスタ(26)は圧縮であるが、Pチャネル論理トランジスタ(22)よりも小さく、緩和されても良く、又は引っ張りでも良い。PチャネルSRAMトランジスタ(26)に関する集積回路(10)に関して、Pチャネル論理トランジスタ(22)よりも低い移動度を有することは有益である。低い移動度を備えたPチャネルSRAMトランジスタ(26)は、良好な書き込み時間または低電圧での書き込みマージンのいずれかで、より良好な書き込み性能を生じる。
【発明を実施するための最良の形態】
【0004】
ある態様では、ロジックおよびスタティックランダムアクセスメモリ(SRAM)アレイの両方を備えた集積回路は、ロジックに関してではなくSRAMアレイに関して異なったインターレイヤー誘電体(ILD)を処理することによって性能が改善された。NチャネルロジックおよびNチャネルSRAMトランジスタの両方は、非圧縮応力を備えたILDを有し、PチャネルトランジスタILDは圧縮応力を備え、PチャネルSRAMトランジスタは少なくともPチャネル論理トランジスタよりも小さな圧縮応力を有し、即ち、PチャネルSRAMトランジスタは、圧縮されうるが、論理Pチャネルトランジスタよりも小さなかかる圧縮応力の大きさで圧縮され、緩和され、または、引っ張られうる。PチャネルSRAMトランジスタに関する集積回路についての利点として、Pチャネル論理トランジスタよりも低い移動度を備えることが見出された。低い移動度を備えたPチャネルSRAMトランジスタは、書込時間または低い電力供給での書込マージンのいずれについても良好な書込性能を示す。これは以下の詳細な説明および図面を参照して更に理解することができる。
【0005】
図1に示したのは、比較的厚い絶縁層12と半導体層14とを有するSOI基板を使用して用意された半導体デバイス10である。半導体層14は、シリコンであるのが望ましいが、シリコンゲルマニウムまたは炭化珪素のような他の半導体材料であってもよい。絶縁層12は、酸化物であるのが好ましいが、別の絶縁材料であってもよい。半導体デバイス10は、論理領域16およびSRAM領域18に作られる。図1に示したように、論理領域16は、Nチャネルトランジスタ20およびPチャネルトランジスタ22を有する。トランジスタ20および22は、典型的には多数のNおよびPチャネルトランジスタを代表し、かかるNおよびPチャネルトランジスタは、論理ゲート、レジスタ、および、処理ユニット並びに他の論理機能回路のような論理機能回路を構成する目的に関する典型的な集積回路で表されうる。同様に図1に示したように、SRAMアレイ部分18は、Nチャネルトランジスタ24およびPチャネルトランジスタ26を有する。トランジスタ24および26は、SRAMアレイを形成しうる他の多くのNおよびPチャネルトランジスタを同様に代表しうる。論理トランジスタ20および22は、互いに絶縁され、半導体層14に形成された絶縁領域28,30および32によって他のトランジスタから絶縁される。同様にSRAMトランジスタ24および26は、互いに絶縁され、絶縁領域34,36および38によって他のSRAMトランジスタから絶縁される。
【0006】
論理部分16およびSRAMアレイ部分18の上に誘電層40の堆積をした後の半導体デバイス10を図2に示す。誘電層40は、引っ張り応力を備えて堆積される。誘電層40の例示的材料は、プラズマ促進化学蒸着(PECVD)によって堆積された窒化シリコンである。引っ張り応力の量は、堆積のパラメータに基づいて選択可能である。誘電層40は、トランジスタ20,22,24および26のゲートの高さの約半分の厚さを有する。この例では、誘電層40の厚さを約500オングストロームにすることができる。
【0007】
引っ張り応力で移動度の低減を被るPチャネルトランジスタであるトランジスタ22から誘電層を選択的に除去した後の半導体デバイス10を図3に示す。
【0008】
論理部分16およびSRAMアレイ部分18の上に誘電層42の堆積をした後の半導体デバイス10を図4に示す。誘電層42は、圧縮応力を備えて堆積され、誘電層40の厚さと実質的に同じ厚さのものである。誘電層42はまた、PECVDによって堆積された窒化シリコンであるのが好ましいが、圧縮させるように選択されたパラメータを備える。
【0009】
誘電層42が誘電層40の上に小さくオーバーラップしたトランジスタ22の上にだけ残るように、誘電層42を選択的にエッチングした後の半導体デバイス10を図5に示す。かかるエッチングは、マスクステップで行われるけれども、誘電層42がエッチングされた後に、エッチングによって露出された誘電層40が生じる。誘電層40と42はともに、異なるパラメータで形成された窒化シリコンであり似たような構成であるので、2つの層の間には小さな選択性がある。かくして、これは一定時間のエッチングであるのが好ましい。誘電層40内にいくらかオーバーエッチングするため、誘電層42より少し厚い誘電層40を形成するのが望ましい。この点による結果、Nチャネルトランジスタ20および24が、引っ張りに作用するILDを有し、SRAMのPチャネルが引っ張りに作用するILDを有し、論理Pチャネルが圧縮に作用するILDを有する。これにより、トランジスタ20,22および24に関しては増加した移動度を、トランジスタ26に関しては低減した移動度を提供する。SRAMアレイにおけるPチャネルトランジスタとしてのトランジスタ26は、プルアップ(pull-up)トランジスタとして用いられる。低移動度を備えたかかるプルアップトランジスタは、書き込み性能を改善する。この書き込み性能は、低い電源供給電圧アプリケーションに関する書き込みマージンまたは早い書き込みのいずれかとなりうる。
【0010】
トランジスタ20,22,24および26にわたるILDの形成を完了する誘電層44の形成の後の半導体デバイス10を図6に示す。誘電層44は、TEOSのような酸化物、若しくは、ドープされたガラスまたは他の絶縁材料のような他の酸化物であるのが好ましい。誘電層44は、平坦化することができ、緩和されたまたはほぼ緩和された応力を備え材料であるのが好ましい。誘電層44の完成後、金属層の形成が、集積回路の相互接続を提供することによって処理されうる。
【0011】
トランジスタ22と同様にトランジスタ26の上から誘電層を除去するエッチングの後の図2の半導体デバイス10から続く半導体デバイス45を図7に示す。図1乃至6と類似の特徴が図7に関して留保されている。
【0012】
堆積が、トランジスタ20,22,24および26にわたって、図4に示したのと同様である誘電層42の堆積の後の半導体デバイス45を図8に示す。
【0013】
トランジスタ20,24および26から層42を選択的に除去した後の半導体デバイス45を図9に示す。誘電層42の部分的な除去は、図5に示したのと同様に実行される。このケースにおける結果は、トランジスタ26が、トランジスタ20,22および24が有している仕方で誘電層を有していないことである。
【0014】
論理部分16およびSRAMアレイ部分18にわたって誘電層46の堆積をした後の半導体デバイス45を図10に示す。この誘電層はまた、誘電層40および42と実質的に同じ厚さであり、PECVDによって堆積された窒化シリコンであっても良い。このケースでは、堆積パラメータは、誘電層46が少なくとも誘電層42よりも小さな圧縮であるように選択される。これは、誘電層46が圧縮のひとつであるが、緩和されたまたは引っ張りの誘電層42よりも小さな圧縮であることを意味する。もし引っ張りならば、これは誘電層40のものとは異なる量のものであるのが好ましい。
【0015】
誘電層46がトランジスタ20,22および24から選択的に除去された後の半導体デバイス45を図11に示す。これにより、引っ張りであるILDを備えたNチャネルトランジスタ20および24と、圧縮であるILDを備えたPチャネルトランジスタ22と、トランジスタ42のものよりも少なくとも小さな圧縮であるILDを備えたPチャネルトランジスタ46が生じる。かくしてSRAMは、集積回路の論理部分に使用されるPチャネルトランジスタよりも小さな移動度を備えたプルアップトランジスタを有する。これは、SRAMセルに関して有益であり、書込マージンまたは書込速度を改善する結果を生じる。
【0016】
トランジスタ20,22,24および26にわたって、平坦である、誘電層44の形成を示す完成したILDを備えた半導体デバイス45を図12に示す。金属相互接続形成が、誘電層44にわたって処理される。
【0017】
誘電層42がトランジスタ22および26にわたって残るように、トランジスタ20および24の上から誘電層42を除去するエッチングの後の、図8の半導体デバイス45から続く半導体デバイス49を図13に示す。図1乃至12からの類似の特徴は図13に関しても留保される。この段階で、Pチャネルトランジスタ22および26は、同じ圧縮応力を有する。
【0018】
トランジスタ20,22および24の上にインプラントマスク50を形成し、誘電層42よりも少なくとも小さな圧縮応力を有する誘電層54に変換するように、誘電層42内にインプラント52を打ち込んだ後の半導体デバイス49を図14に示す。インプラントマスク50は、フォトレジストであるのが好ましいが、他の適当な材料であっても良い。インプラント52は、キセノンであるのが好ましいが、誘電層54の圧縮応力の量を低減する効果を有する他のインプラント種であってもよい。このインプラントは、誘電層42を緩和させるのに特に有用である。インプラントの効果は、より小さな移動度を有し、かくして改善された書込マージンまたは改善された書込速度が生じる、SRAMセルにPチャネルプルアップを有することである。
【0019】
インプラントマスク56の形成が、トランジスタ20,22および24の上に形成された後、図5の半導体デバイス10から続く半導体デバイス55を図15に示す。図1乃至6からの類似の特徴は、図13に関して留保される。これは、トランジスタ26の上にある誘電層40の一部が露出されることを示す。
【0020】
誘電層60になるように、誘電層40の露出された部分の引っ張り応力を低減する、インプラント58を実行した後の半導体デバイス55を図16に示す。Pチャネルプルアップが幾分引っ張りになり、移動度を低減するが、Nチャネルトランジスタに関しての引っ張りのようにはならないのが望ましいとき、このアプローチは、特に有用である。プルアップが引っ張りになりすぎるならば、リード静的ノイズマージンを低減することができる。インプラントの結果は依然として、論理Pチャネルよりも小さな移動度を有し、かくして、改善された書込マージンまたは改善された書込速度が生じる、SRAMセルにPチャネルプルアップを有する。
【0021】
当業者は、ここで例示の目的で選択された実施形態に種々の変更及び修正を容易に行うことができ得る。例えば、誘電層の形成のオーダーを変更することができ得る。最初に引っ張りの層40を形成する変わりに、圧縮層42を最初に形成することができ得る。またこれらの実施形態は、SOI基板を使用して示されてきたけれども、バルクまたはバルクSOIハイブリッドのような別の基板タイプを用いることもでき得る。かかる修正および変更が本発明の精神から逸脱することなく拡張するために、それらは添付の特許請求の範囲の相当な解釈によってのみ評価される範囲内に含まれうる。
【図面の簡単な説明】
【0022】
【図1】本発明の複数の実施形態による処理におけるステージの半導体構造の断面図である。
【図2】本発明の第1、第2、第3および第4の実施形態によって処理される引き続いてのステージの図1の半導体構造の断面図である。
【図3】本発明の第1および第4の実施形態によって処理される引き続いてのステージの図2の半導体構造の断面図である。
【図4】本発明の第1および第4の実施形態によって処理される引き続いてのステージの図3の半導体構造の断面図である。
【図5】本発明の第1および第4の実施形態によって処理される引き続いてのステージの図4の半導体構造の断面図である。
【図6】本発明の第1の実施形態によって処理される引き続いてのステージの図5の半導体構造の断面図である。
【図7】本発明の第2および第3の実施形態によって処理される引き続いてのステージの図2の半導体構造の断面図である。
【図8】本発明の第2および第3の実施形態によって処理される引き続いてのステージの図7の半導体構造の断面図である。
【図9】本発明の第2の実施形態によって処理される引き続いてのステージの図8の半導体構造の断面図である。
【図10】本発明の第2の実施形態によって処理される引き続いてのステージの図9の半導体構造の断面図である。
【図11】本発明の第2の実施形態によって処理される引き続いてのステージの図10の半導体構造の断面図である。
【図12】本発明の第2の実施形態によって処理される引き続いてのステージの図11の半導体構造の断面図である。
【図13】本発明の第3の実施形態によって処理される引き続いてのステージの図8の半導体構造の断面図である。
【図14】本発明の第3の実施形態によって処理される引き続いてのステージの図13の半導体構造の断面図である。
【図15】本発明の第4の実施形態によって処理される引き続いてのステージの図5の半導体構造の断面図である。
【図16】本発明の第4の実施形態によって処理される引き続いてのステージの図15の半導体構造の断面図である。
【特許請求の範囲】
【請求項1】
第1のNチャネルトランジスタおよび第1のPチャネルトランジスタを包含する論理部分と、
第2のNチャネルトランジスタおよび第2のPチャネルトランジスタを包含する静的ランダムアクセスメモリ(SRAM)アレイ部分と、
圧縮応力を備えた第1のPチャネルトランジスタの上に第1のILDと、
前記第1のILDの圧縮応力よりも少なくとも小さい圧縮である応力を備えた前記第2のPチャネルトランジスタの上に第2のILDと、
を有することを特徴とする半導体デバイス。
【請求項2】
前記第1のILDおよび第2のILDが、異なる応力の窒化シリコンからなることを特徴とする請求項1に記載の半導体デバイス。
【請求項3】
前記第2のPチャネルトランジスタが、SRAMアレイにおいてプルトランジスタとして昨日することを特徴とする請求項1に記載の半導体デバイス。
【請求項4】
前記第2のILDが、前記第1および第2のNチャネルトランジスタの上にあることを特徴とする請求項1に記載の半導体デバイス。
【請求項5】
引っ張り応力を備えた前記第1および第2のNチャネルトランジスタの上に第3のILDを更に有することを特徴とする請求項1に記載の半導体デバイス。
【請求項6】
前記第2のILDの応力が、圧縮であることを特徴とする請求項1に記載の半導体デバイス。
【請求項7】
前記第2のILDの応力が、緩和されることを特徴とする請求項1に記載の半導体デバイス。
【請求項8】
前記第2のILDの応力が、引っ張りであることを特徴とする請求項1に記載の半導体デバイス。
【請求項9】
前記第2のILDよりも大きな引っ張りである引っ張り応力を備えた前記第1および第2のNチャネルトランジスタの上に第3のILDを更に有することを特徴とする請求項8に記載の半導体デバイス。
【請求項10】
第1のタイプの第1のトランジスタと、第1のタイプの回路に使用するための第2のタイプの第1のトランジスタとを有する第1の部分と、
前記第1のタイプの第2のトランジスタと、第2のタイプの回路に使用するための第2のタイプの第2のトランジスタとを有する第2の部分と、
第1のタイプの第1の応力を備えた第1のタイプの第1のトランジスタの上にある第1のILDと、
前記第1のタイプの第1の応力よりも少なくとも小さい第2の応力を備えた第1のタイプの第2のトランジスタの上にある第2のILDと
を有することを特徴とする半導体デバイス。
【請求項11】
前記第1のタイプの第1のトランジスタと第1のタイプの第2のトランジスタがPチャネルトランジスタであり、
前記第1のタイプの第1の応力が圧縮である
ことを特徴とする請求項10に記載の半導体デバイス。
【請求項12】
前記第1のタイプの回路が、論理回路であり、前記第2のタイプの回路がSRAMアレイである、ことを特徴とする請求項11に記載の半導体デバイス。
【請求項13】
前記第1のタイプの第2のトランジスタが、SRAMアレイのプルアップトランジスタであることを特徴とする請求項12に記載の半導体デバイス。
【請求項14】
引っ張り応力を備えた前記第2のタイプの第2のトランジスタおよび第1のトランジスタの上に第3のILDを更に有することを特徴とする請求項13に記載の半導体デバイス。
【請求項15】
第2のILDが、前記第2のタイプの第2のトランジスタおよび第1のトランジスタの上にあることを特徴とする請求項13に記載の半導体デバイス。
【請求項16】
半導体デバイスを製造する方法であって、
論理回路に使用される第1のNチャネルトランジスタを形成するステップと、
前記論理回路に使用される第1のPチャネルトランジスとを形成するステップと、
SRAMアレイに使用される第2のNチャネルトランジスタを形成するステップと、
前記SRAMアレイに使用される第2のPチャネルトランジスタを形成するステップと、
前記半導体デバイスの上に第1の応力を備える第1の誘電層を堆積するステップと、
前記第1のPチャネルトランジスタの上の第1の誘電層を除去するステップと、
前記半導体デバイスの上に前記第1の応力よりも大きな圧縮である第2の応力を備える第2の誘電層を堆積させるステップと、
前記第1および第2のNチャネルトランジスタおよび第2のPチャネルトランジスタの上の前記第2の誘電層を除去するステップと
を有することを特徴とする方法。
【請求項17】
前記第1の応力が引っ張りであり、
前記第1の誘電層の第1の部分をより小さな引っ張りになるように、前記第2のPチャネルトランジスタの上にある前記第1の誘電層の第1の部分内に打ち込みをするステップを更に有することを特徴とする請求項16に記載の方法。
【請求項18】
半導体デバイスを製造する方法であって、
論理回路に使用される第1のNチャネルトランジスタを形成するステップと、
前記論理回路に使用される第1のPチャネルトランジスタを形成するステップと、
SRAMアレイに使用される第2のNチャネルトランジスタを形成するステップと、
前記SRAMアレイに使用される第2のPチャネルトランジスタを形成するステップと、
前記半導体デバイスの上に第1の応力を備える第1の誘電層を堆積するステップと、
前記第1および第2のPチャネルトランジスタの上の前記誘電層を除去するステップと、
前記半導体デバイスの上に前記第1の応力よりも大きな圧縮である第2の応力を備える第2の誘電層を堆積するステップと、
前記第1および第2のNチャネルトランジスタおよび第2のPチャネルトランジスタの上の前記第2の層を除去するステップと、
前記半導体デバイスの上に、前記第1の応力と第2の応力との間である第3の応力を備える第3の誘電層を堆積するステップと、
前記第1および第2のNチャネルトランジスタおよび第1のPチャネルトランジスタの上の前記第3の誘電層を除去するステップと
を有することを特徴とする方法。
【請求項19】
半導体デバイスを製造する方法であって、
論理回路に使用される第1のNチャネルトランジスタを形成するステップと、
前記論理回路に使用される第1のPチャネルトランジスタを形成するステップと、
SRAMアレイに使用される第2のNチャネルトランジスタを形成するステップと、
前記SRAMアレイに使用される第2のPチャネルトランジスタを形成するステップと、
前記半導体デバイスの上に、第1の応力を備える第1の誘電層を堆積させるステップと、
前記第1および第2のPチャネルトランジスタの上の前記第1の誘電層を除去するステップと、
前記半導体デバイスの上に、前記第1の応力よりも大きな圧縮である第2の応力を備えた第2の誘電層を堆積させるステップと、
前記第1および第2のNチャネルトランジスタの上の第2の誘電層を除去するステップであって、前記第2の誘電層の第1の部分が前記第1のPチャネルトランジスタの上に残り、前記第2の誘電層の第2の部分が前記第2のPチャネルトランジスタの上に残ることを特徴とする、ステップと、
前記第2の誘電層の前記第2の部分がより小さな圧縮となるように、前記第2の誘電層の第2の部分内に打ち込みをするステップと
を有することを特徴とする方法。
【請求項20】
半導体デバイスを製造する方法であって、
第1のタイプの第1のトランジスタおよび第1のタイプの回路に使用するための第2のタイプの第1のトランジスタを備えた第1の部分を形成するステップと、
第1のタイプの第2のトランジスタおよび第2のタイプの回路に使用するための第2のタイプの第2のトランジスタを備えた第2の部分を形成するステップと、
第1のタイプの第1の応力を備えた第1のタイプの第1のトランジスタの上に第1のILDを形成するステップと、
第1のタイプの第1の応力よりも少なくとも小さな第2の応力を備えた第1のタイプの第2のトランジスタの上に第2のILDを形成するステップと
を有すること特徴とする方法。
【請求項1】
第1のNチャネルトランジスタおよび第1のPチャネルトランジスタを包含する論理部分と、
第2のNチャネルトランジスタおよび第2のPチャネルトランジスタを包含する静的ランダムアクセスメモリ(SRAM)アレイ部分と、
圧縮応力を備えた第1のPチャネルトランジスタの上に第1のILDと、
前記第1のILDの圧縮応力よりも少なくとも小さい圧縮である応力を備えた前記第2のPチャネルトランジスタの上に第2のILDと、
を有することを特徴とする半導体デバイス。
【請求項2】
前記第1のILDおよび第2のILDが、異なる応力の窒化シリコンからなることを特徴とする請求項1に記載の半導体デバイス。
【請求項3】
前記第2のPチャネルトランジスタが、SRAMアレイにおいてプルトランジスタとして昨日することを特徴とする請求項1に記載の半導体デバイス。
【請求項4】
前記第2のILDが、前記第1および第2のNチャネルトランジスタの上にあることを特徴とする請求項1に記載の半導体デバイス。
【請求項5】
引っ張り応力を備えた前記第1および第2のNチャネルトランジスタの上に第3のILDを更に有することを特徴とする請求項1に記載の半導体デバイス。
【請求項6】
前記第2のILDの応力が、圧縮であることを特徴とする請求項1に記載の半導体デバイス。
【請求項7】
前記第2のILDの応力が、緩和されることを特徴とする請求項1に記載の半導体デバイス。
【請求項8】
前記第2のILDの応力が、引っ張りであることを特徴とする請求項1に記載の半導体デバイス。
【請求項9】
前記第2のILDよりも大きな引っ張りである引っ張り応力を備えた前記第1および第2のNチャネルトランジスタの上に第3のILDを更に有することを特徴とする請求項8に記載の半導体デバイス。
【請求項10】
第1のタイプの第1のトランジスタと、第1のタイプの回路に使用するための第2のタイプの第1のトランジスタとを有する第1の部分と、
前記第1のタイプの第2のトランジスタと、第2のタイプの回路に使用するための第2のタイプの第2のトランジスタとを有する第2の部分と、
第1のタイプの第1の応力を備えた第1のタイプの第1のトランジスタの上にある第1のILDと、
前記第1のタイプの第1の応力よりも少なくとも小さい第2の応力を備えた第1のタイプの第2のトランジスタの上にある第2のILDと
を有することを特徴とする半導体デバイス。
【請求項11】
前記第1のタイプの第1のトランジスタと第1のタイプの第2のトランジスタがPチャネルトランジスタであり、
前記第1のタイプの第1の応力が圧縮である
ことを特徴とする請求項10に記載の半導体デバイス。
【請求項12】
前記第1のタイプの回路が、論理回路であり、前記第2のタイプの回路がSRAMアレイである、ことを特徴とする請求項11に記載の半導体デバイス。
【請求項13】
前記第1のタイプの第2のトランジスタが、SRAMアレイのプルアップトランジスタであることを特徴とする請求項12に記載の半導体デバイス。
【請求項14】
引っ張り応力を備えた前記第2のタイプの第2のトランジスタおよび第1のトランジスタの上に第3のILDを更に有することを特徴とする請求項13に記載の半導体デバイス。
【請求項15】
第2のILDが、前記第2のタイプの第2のトランジスタおよび第1のトランジスタの上にあることを特徴とする請求項13に記載の半導体デバイス。
【請求項16】
半導体デバイスを製造する方法であって、
論理回路に使用される第1のNチャネルトランジスタを形成するステップと、
前記論理回路に使用される第1のPチャネルトランジスとを形成するステップと、
SRAMアレイに使用される第2のNチャネルトランジスタを形成するステップと、
前記SRAMアレイに使用される第2のPチャネルトランジスタを形成するステップと、
前記半導体デバイスの上に第1の応力を備える第1の誘電層を堆積するステップと、
前記第1のPチャネルトランジスタの上の第1の誘電層を除去するステップと、
前記半導体デバイスの上に前記第1の応力よりも大きな圧縮である第2の応力を備える第2の誘電層を堆積させるステップと、
前記第1および第2のNチャネルトランジスタおよび第2のPチャネルトランジスタの上の前記第2の誘電層を除去するステップと
を有することを特徴とする方法。
【請求項17】
前記第1の応力が引っ張りであり、
前記第1の誘電層の第1の部分をより小さな引っ張りになるように、前記第2のPチャネルトランジスタの上にある前記第1の誘電層の第1の部分内に打ち込みをするステップを更に有することを特徴とする請求項16に記載の方法。
【請求項18】
半導体デバイスを製造する方法であって、
論理回路に使用される第1のNチャネルトランジスタを形成するステップと、
前記論理回路に使用される第1のPチャネルトランジスタを形成するステップと、
SRAMアレイに使用される第2のNチャネルトランジスタを形成するステップと、
前記SRAMアレイに使用される第2のPチャネルトランジスタを形成するステップと、
前記半導体デバイスの上に第1の応力を備える第1の誘電層を堆積するステップと、
前記第1および第2のPチャネルトランジスタの上の前記誘電層を除去するステップと、
前記半導体デバイスの上に前記第1の応力よりも大きな圧縮である第2の応力を備える第2の誘電層を堆積するステップと、
前記第1および第2のNチャネルトランジスタおよび第2のPチャネルトランジスタの上の前記第2の層を除去するステップと、
前記半導体デバイスの上に、前記第1の応力と第2の応力との間である第3の応力を備える第3の誘電層を堆積するステップと、
前記第1および第2のNチャネルトランジスタおよび第1のPチャネルトランジスタの上の前記第3の誘電層を除去するステップと
を有することを特徴とする方法。
【請求項19】
半導体デバイスを製造する方法であって、
論理回路に使用される第1のNチャネルトランジスタを形成するステップと、
前記論理回路に使用される第1のPチャネルトランジスタを形成するステップと、
SRAMアレイに使用される第2のNチャネルトランジスタを形成するステップと、
前記SRAMアレイに使用される第2のPチャネルトランジスタを形成するステップと、
前記半導体デバイスの上に、第1の応力を備える第1の誘電層を堆積させるステップと、
前記第1および第2のPチャネルトランジスタの上の前記第1の誘電層を除去するステップと、
前記半導体デバイスの上に、前記第1の応力よりも大きな圧縮である第2の応力を備えた第2の誘電層を堆積させるステップと、
前記第1および第2のNチャネルトランジスタの上の第2の誘電層を除去するステップであって、前記第2の誘電層の第1の部分が前記第1のPチャネルトランジスタの上に残り、前記第2の誘電層の第2の部分が前記第2のPチャネルトランジスタの上に残ることを特徴とする、ステップと、
前記第2の誘電層の前記第2の部分がより小さな圧縮となるように、前記第2の誘電層の第2の部分内に打ち込みをするステップと
を有することを特徴とする方法。
【請求項20】
半導体デバイスを製造する方法であって、
第1のタイプの第1のトランジスタおよび第1のタイプの回路に使用するための第2のタイプの第1のトランジスタを備えた第1の部分を形成するステップと、
第1のタイプの第2のトランジスタおよび第2のタイプの回路に使用するための第2のタイプの第2のトランジスタを備えた第2の部分を形成するステップと、
第1のタイプの第1の応力を備えた第1のタイプの第1のトランジスタの上に第1のILDを形成するステップと、
第1のタイプの第1の応力よりも少なくとも小さな第2の応力を備えた第1のタイプの第2のトランジスタの上に第2のILDを形成するステップと
を有すること特徴とする方法。
【図1】
【図2】
【図3】
【図4】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公表番号】特表2008−538859(P2008−538859A)
【公表日】平成20年11月6日(2008.11.6)
【国際特許分類】
【出願番号】特願2008−505297(P2008−505297)
【出願日】平成18年2月16日(2006.2.16)
【国際出願番号】PCT/US2006/005369
【国際公開番号】WO2006/107413
【国際公開日】平成18年10月12日(2006.10.12)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
【公表日】平成20年11月6日(2008.11.6)
【国際特許分類】
【出願日】平成18年2月16日(2006.2.16)
【国際出願番号】PCT/US2006/005369
【国際公開番号】WO2006/107413
【国際公開日】平成18年10月12日(2006.10.12)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
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