【課題】ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】キャップ材料を使用した半導体装置のウェハ面内における閾値電圧Vtのバラツキを抑制することを目的とする。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。 （もっと読む）

【課題】半導体装置及びその製造方法において、ゲート電極部の幅及びゲート電極部からの突き出し長のばらつきを低減する。
【解決手段】半導体装置は、ゲート電極部及び突き出し部を有する実パターン４３１と、実パターン４３１に並んで配置されるダミーパターン４３３とを含む複数のラインパターンを備える。２つのダミーパターン４３３と、これらに挟まれ且つ実パターン４３２を含むラインパターンとにより、同一間隔を空けて並走するラインパターン並走部が構成される。ラインパターン並走部の各ラインパターンは、同一の幅を有すると共に、互いに実質的に面一なライン終端部４１４を有する。各ライン終端部４１４の延長線上に、同一の終端部間距離４０３を空けて、ライン終端部均一化ダミーパターン４２０が形成される。ライン終端部均一化ダミーパターン４２０は、ラインパターンと同一幅で且つ同一間隔に形成された複数のライン状のパターンを含む。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０にトランジスタ３６を形成する工程と、半導体基板上に、トランジスタを覆う第１のシリコン窒化膜３８を形成する工程と、第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、ＮＨ_４Ｆラジカルを供給する工程の後、第１のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程とを有している。 （もっと読む）

【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。 （もっと読む）

【課題】半導体基板の再生に適した方法、半導体基板の再生に適した方法を用いた再生半導体基板の作製方法、及び当該再生半導体基板を用いたＳＯＩ基板の作製方法の提供を目的とする。
【解決手段】損傷した半導体領域と絶縁層とを含む凸部が周縁部に存在する半導体基板に対し、絶縁層が除去されるエッチング処理と、半導体基板を構成する半導体材料を酸化する物質、酸化された半導体材料を溶解する物質、及び、半導体材料の酸化の速度及び酸化された半導体材料の溶解の速度を制御する物質、を含む混合液を用いて、未損傷の半導体領域に対して損傷半導体領域が優先的に除去されるエッチング処理と、レーザ光照射工程と、を行うことで半導体基板を再生する。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）

【課題】シリコン抵抗とメモリ回路とを混載した半導体装置において、メモリの情報の保持時間を長くして、かつ書込・読出時間を短くする。
【解決手段】容量素子４００はメモリセルを構成しており、第１トランジスタ２００は、ソース及びドレインとなる第１拡散層２２６が容量素子４００に接続している。シリコン抵抗素子３００はシリコン層からなる。第１拡散層２２６はシリサイド層を有していない。また第１ゲート電極２３０は、金属層２３２及びシリコン層２３４を積層した積層構造を有している。そして第１ゲート電極２３０は、素子分離膜５０上に位置する領域の少なくとも一部にシリサイド層２３５を有しており、かつ第１拡散層２２６に挟まれた領域にはシリサイド層を有していない。そしてコンタクト５１３は、シリサイド層２３５を介して第１ゲート電極２３０に接続している。 （もっと読む）

【課題】平坦性の高い表面を有する単結晶半導体層を備えた半導体基板の作製方法を提供することを目的の一とする。平坦性の高い単結晶半導体層を備えた半導体基板を用いて信頼性の高い半導体装置を作製することを目的の一とする。
【解決手段】半導体基板の作製工程において、単結晶半導体基板に希ガスイオン照射工程、レーザー照射工程および水素イオン照射工程を行うことで、単結晶半導体基板の所定の深さに大きな結晶欠陥を含有した薄い脆化領域を形成し、剥離加熱工程を行うことで脆化領域より表面側の単結晶半導体層をベース基板に転載する。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】逆スタガ型ＴＦＴにおいて、薄膜の応力を用いてしきい値電圧を制御する。
【解決手段】基板上に形成された電極上に設けられた第１の絶縁層の応力と膜厚の積と、前記第１の絶縁層上に設けられた引張り応力を有する結晶質半導体膜からなる活性層の応力と膜厚の積と、前記活性層上に設けられた第２の絶縁層の応力と膜厚の積を適当な大きさに設定することでしきい値電圧を制御する。 （もっと読む）

【課題】ＮＭＯＳＦＥＴにＳｉＧｅ層が成長されることを抑制し、かつＰＭＯＳＦＥＴのＳｉＧｅ層の形状不良の発生を抑止する。
【解決手段】半導体装置の製造方法は、半導体基板の第１領域に第１ゲート電極６Ａを形成し、前記半導体基板の第２領域に第２ゲート電極６Ｂを形成し、前記第１ゲート電極の側壁に第１サイドウォール１２Ａを形成し、前記第２ゲート電極の側壁に第２サイドウォール１２Ｂを形成し、前記半導体基板、前記第１ゲート電極、前記第２ゲート電極、前記第１サイドウォール及び前記第２サイドウォールを覆うように酸化膜２０を形成し、前記酸化膜上に、前記第１領域を覆うようにレジストを形成し、前記レジストをマスクとして前記酸化膜２０をエッチングすることにより、前記第２領域の前記酸化膜２０を除去し、前記レジストを除去し、前記半導体基板及び前記第１領域の前記酸化膜２０に対して、塩素を含むガスを用いてプラズマ処理を行う。 （もっと読む）

【課題】トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。 （もっと読む）

【課題】液晶装置等の電気光学装置において、ＴＦＴで発生する光リーク電流を低減させ
る。
【解決手段】電気光学装置は、表示領域（１０ａ）に設けられた複数の画素電極（９ａ）
と、画素電極に画像信号を供給するデータ線（６ａ）と、画素電極に電気的に接続された
画素電極側ソースドレイン領域（１ｅ）、データ線に電気的に接続されたデータ線側ソー
スドレイン領域（１ｄ）、並びに画素電極側ソースドレイン領域及びデータ線側ソースド
レイン領域間に位置するチャネル領域（１ａ’）を有する半導体層（１ａ）と、半導体層
のチャネル領域にゲート絶縁膜（２ａ，２ｂ）を介して対向配置されたゲート電極（３ｂ
）とを備える。半導体層は、チャネル領域の膜厚が、画素電極側ソースドレイン領域及び
データ線側ソースドレイン領域の膜厚より薄くなるように形成されている。 （もっと読む）

【課題】静電保護素子である保護トランジスタのサイズを縮小することができ、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を向上させることができる。
【解決手段】本発明に係る半導体装置は、ソース・ドレイン領域と、ソース・ドレイン領域の上方に形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォールと、ソース・ドレイン領域の上面に、サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜と、ゲート電極の上面に、サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜とを備える。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている。金属シリサイド層１１ｂは、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうち、ゲート長方向に最も近接して隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域のゲート長方向の幅Ｗ１ｃよりも、金属シリサイド層１１ｂの粒径が小さい。 （もっと読む）

【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。
【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。 （もっと読む）

【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ^＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。 （もっと読む）