【課題】基板に形成される第１の膜と第２の膜との重なり量を精度良く算出する。
【解決手段】半導体装置の製造方法は、基板の第１の領域及び第２の領域に第１の膜を形成する工程と、第２の領域の第１の膜の幅を測定する工程と、基板の第２の領域及び第３の領域に第２の膜を形成する工程と、第２の領域の第２の膜の幅及び第２の領域の第１の膜と第２の膜との距離を測定する工程と、第２の領域における第１の膜の幅の測定値、第２の膜の幅の測定値、第１の膜と第２の膜との距離の測定値及び第１の膜と第２の膜とに関する設計値に基づいて、第１の領域における第１の膜と第３の領域における第２の膜との重なり量を算出する工程と、を備える。 （もっと読む）

【課題】 側壁部及び上部の平面部を持つ立体凹凸部分を形成した三次元デバイスとしての半導体装置において側壁部及び上部の平面部へ均一に高濃度の不純物を低エネルギードーピングできる方法を提供する。
【解決手段】 シリコン基板１の表面上に加工によりシリコンFin部１１を形成した後、該シリコンFin部の側壁及び上部の平面部へドナーもしくはアクセプターとなる不純物原子を含む不純物薄膜を、堆積膜として上部の平面部には厚く、側壁には薄く堆積する工程と、前記シリコンFin部における前記堆積膜の斜め上方から斜め方向のイオン注入と反対側の斜め上方から斜め方向のイオン注入を行なうとともに、該イオン注入によって、前記不純物原子を堆積膜内部からシリコン基板の前記シリコンFin部の側壁内部及び上部の平面部内にリコイルして導入させる工程と、を含む。 （もっと読む）

【課題】メタルゲートを用いたＣＭＩＳまたはＣＭＯＳ構造の集積回路デバイスにおいて、Ｎチャネル領域およびＰチャネル領域におけるゲート絶縁膜、メタルゲート層等のつくり分けに関しては、種々の方法が提案されているが、プロセスが複雑になる等の問題があった。
【解決手段】本願発明は、ＣＭＯＳ集積回路デバイスの製造方法において、Ｎチャネル領域およびＰチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。 （もっと読む）

【課題】ＭＯＳトランジスタの新規な閾値電圧制御技術を提供する。
【解決手段】半導体装置の製造方法は、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない酸化アルミニウム膜を形成する工程と、酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、タンタル窒素含有膜上に、導電膜を形成する工程と、導電膜をパターニングして、ゲート電極を形成する工程と、ゲート電極をマスクとして、ｐ型領域にｎ型不純物を注入する工程と、タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】イオン注入により半導体基板１にエクステンション領域ＥＸを形成してから、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成し、その後、イオン注入により半導体基板１にソース・ドレイン領域ＳＤを形成する。サイドウォールスペーサＳＷを形成するには、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜６を形成してから、この絶縁膜６を異方性エッチングし、その後、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜７を形成してから、この絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるサイドウォールスペーサＳＷを形成する。絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングし、絶縁膜７のエッチング工程では、絶縁膜７をオーバーエッチングする。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】半導体装置の製造方法において工程数の削減を図ること。
【解決手段】領域HV_p、LV_n、LL_nに第１〜第３のゲート電極３６ａ〜３６ｃを形成する工程と、領域LV_nを覆い、かつ、領域HV_pと領域LL_nを露出するマスクパターン４０を形成する工程と、マスクパターン４０をマスクにしたイオン注入でp型ソースドレインエクステンション４１とp型ポケット領域４２を形成する工程と、マスクパターン４０をマスクにしたイオン注入でn型ソースドレインエクステンション４５を形成する工程と、領域HV_pと領域LL_nを覆い、かつ、第２の領域LV_nを露出するマスクパターン５２を形成する工程と、マスクパターン５２をマスクにしてインジウムをシリコン基板１にイオン注入し、p型ポケット領域５４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】非対称構造のソースおよびドレイン領域を有するＭＯＳトランジスタを容易に形成する。これにより、高性能の半導体装置を容易に製造する。
【解決手段】第１のマスク層の互いに対向する両側面上に、２つの第２のマスク層を形成する。導電層上の、第１及び第２のマスク層が形成されていない部分の上に、第３のマスク層を形成する。第２及び第３のマスク層をマスクに用いて、導電層に対して異方性エッチングを行った後、不純物を注入することによって、１つの第１不純物拡散層を形成する。第２のマスク層をマスクに用いて異方性エッチングを行い第２のマスク層の下に、２つのゲート電極を形成する。第１不純物拡散層と共にゲート電極を挟む半導体基板の２つの領域に不純物を注入することによって、２つの第２不純物拡散層を形成する。 （もっと読む）

【課題】 拡散防止膜の形成方法及び半導体装置の製造方法に関し、閾値調整元素の拡散等による閾値電圧の変動の防止と製造工程の簡素化を両立する。
【解決手段】 Ｓｉを含有しない高誘電率酸化膜に窒素を導入したのち第１加熱処理を行う工程と、前記窒素を導入したＳｉを含有しない高誘電率酸化膜の上にＳｉ含有半導体層を堆積させる工程と、第２加熱処理によって前記Ｓｉ含有半導体層中のＳｉを前記窒素を導入したＳｉを含有しない高誘電率酸化膜中に拡散する工程とを設ける。 （もっと読む）

【課題】高誘電率ゲート絶縁膜とメタルゲート電極を有するＣＭＩＳＦＥＴを備えた半導体装置において、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる技術を提供する。
【解決手段】ＣＭＩＳＦＥＴのしきい値を調整する目的で、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜５に希土類元素またはアルミニウムを導入する際に、酸素をほとんど含まないランタン膜からなるしきい値調整層８ｂおよび酸素をほとんど含まないアルミニウム膜からなるしきい値調整層８ａをｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５上にそれぞれ形成する。これにより、しきい値調整層８ａおよびしきい値調整層８ｂからＨｆ含有絶縁膜５および半導体基板１の主面に酸素が拡散することを防ぐ。 （もっと読む）

【課題】本発明では、低温での成膜処理により、良質なゲート絶縁膜が得られる半導体装置の製造方法を提供することを課題とする。
【解決手段】本発明では上記課題を解決するため、シリコン基板１０上に、６００℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜３１を形成する酸化膜形成工程と、二酸化シリコン膜３１の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法を提供する。 （もっと読む）

【課題】イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制して低コストの半導体装置を提供する。
【解決手段】半導体装置の製造方法では、導電膜上５ａ，５ｂにおいて、第１の領域１ａから第２の領域１ｂまでを覆う第１のマスク６ｂ、第２の領域の上方にスペース部７ｂ、及び第２の領域１ｂから第３の領域１ｃまでを覆う第２のマスク６ｃを有するマスクパターンを設ける。スペース部内、並びに第１及び第２のマスクの第1の側面にサイドウォール膜７ａを設ける。第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する。サイドウォール膜をマスクに用いて異方性エッチングを行うことによりゲート絶縁膜及びゲート電極を形成してＭＯＳトランジスタ。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の小型化を図ること。
【解決手段】第１の領域IにフラッシュメモリセルFLを形成する工程と、第２の領域IIにキャパシタQの第１の電極１１ａを形成する工程と、第２の絶縁膜１４として第１の酸化シリコン膜１４ａ、窒化シリコン膜１４ｂ、及び第２の酸化シリコン膜１４ｃをこの順に形成する工程と、第１の電極１１ａの一部領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃとを除去する工程と、第３の領域III_Hにおける第１の絶縁膜１０と第２の絶縁膜１４とをウエットエッチングする工程と、キャパシタQの第２の電極３０ａを形成する工程と、一部領域CRにおける第１の酸化シリコン膜１４ａをエッチングして除去する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１のトランジスタ１６０と、第２のトランジスタ１６２と、第１のトランジスタ１６０のソース領域またはドレイン領域１２０と、第２のトランジスタ１６２のチャネル形成領域１４４との間に設けられた絶縁層１２８と、を含むメモリセルを有し、第１のトランジスタ１６０と、第２のトランジスタ１６２とは、少なくとも一部が重畳して設けられる半導体装置である。また、絶縁層１２８と第２のトランジスタのゲート絶縁層１４６は、式（（ｔ_ａ／ｔ_ｂ）×（ε_ｒｂ／ε_ｒａ）＜０．１）を満たす。（但し、式中、ｔ_ａはゲート絶縁層１４６の膜厚を示し、ｔ_ｂは絶縁層１２８の膜厚を示し、ε_ｒａはゲート絶縁層１４６の誘電率を示し、ε_ｒｂは絶縁層１２８の誘電率を示す。） （もっと読む）

【課題】希土類金属を含有するHigh-ｋ膜のエッチング残渣を抑制するための半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に絶縁膜４を形成する工程と、絶縁膜４の上に希土類元素含有酸化膜７、１２を形成する工程と、フッ酸、塩酸、硫酸を含む薬液により希土類元素含有酸化膜７、１２をエッチングする工程とを有し、これにより希土類元素含有酸化膜７、１２のエッチングを良好に行う。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】容易なプロセスにより単結晶半導体層を形成したＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】半導体基板１上に、第１の絶縁膜２を介して、一部に空孔４を有する第２の絶縁膜３が設けられ、空孔４上及び第２の絶縁膜３の一部上に島状に絶縁分離された半導体層６が設けられ、半導体層６上にゲート酸化膜１２を介して、空孔４直上に空孔４の幅以下のゲート電極１３が設けられ、半導体層６には、ゲート電極１３に自己整合して低濃度のソースドレイン領域（９，１０）が、ゲート電極１３の側壁に設けられたサイドウォール１４に自己整合して高濃度のソースドレイン領域（８，１１）がそれぞれ設けられ、ゲート電極１３（配線図示せず）及び高濃度のソースドレイン領域（８，１１）にはバリアメタル１７を有する導電プラグ１８を介してバリアメタル２０を有する配線２１が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】チャネル形成領域に印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させる半導体装置を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上層にゲート電極２１が形成され、ゲート電極２１の上層にチャネル形成領域に応力を印加する第１応力導入層２２が形成されており、ゲート電極２１及び第１応力導入層２２の両側部における半導体基板１０の表層部にソースドレイン領域１３が形成されており、少なくとも第１応力導入層２２の領域を除き、ソースドレイン領域１３の上層に、チャネル形成領域に第１応力導入層２２と異なる応力を印加する第２応力導入層２６が形成されている構成とする。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）