半導体装置の製造方法
【課題】ＭＯＳトランジスタの新規な閾値電圧制御技術を提供する。
【解決手段】半導体装置の製造方法は、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない酸化アルミニウム膜を形成する工程と、酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、タンタル窒素含有膜上に、導電膜を形成する工程と、導電膜をパターニングして、ゲート電極を形成する工程と、ゲート電極をマスクとして、ｐ型領域にｎ型不純物を注入する工程と、タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する。
【解決手段】半導体装置の製造方法は、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない酸化アルミニウム膜を形成する工程と、酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、タンタル窒素含有膜上に、導電膜を形成する工程と、導電膜をパターニングして、ゲート電極を形成する工程と、ゲート電極をマスクとして、ｐ型領域にｎ型不純物を注入する工程と、タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高誘電率絶縁膜とメタルゲート電極とを用いるＭＯＳトランジスタにおいて、閾値電圧の制御が難しい。高誘電率絶縁膜とメタルゲート電極との間に、異種材料のキャップ膜を介在させることにより、閾値電圧制御を行う技術が開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２４３００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、ＭＯＳトランジスタの新規な閾値電圧制御技術を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、前記タンタル窒素含有膜上に、導電膜を形成する工程と、前記導電膜をパターニングして、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、前記タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜上に、タンタル窒素含有膜を形成し、タンタル窒素含有膜の形成後に熱処理を行うことにより、ＭＯＳトランジスタの閾値電圧をマイナスシフトできる。
【図面の簡単な説明】
【０００７】
【図１−１】図１Ａ〜図１Ｃは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１−２】図１Ｄ〜図１Ｆは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１−３】図１Ｇ及び図１Ｈは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１−４】図１Ｉ及び図１Ｊは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図２】図２Ａは、絶縁ゲート電極の概略断面図であり、図２Ｂは、キャップ膜の働きについて調べた実験の実験条件をまとめた表である。
【図３】図３は、キャップ膜による閾値電圧シフト量を示すグラフである。
【図４】図４は、窒化タンタルキャップ膜による閾値電圧シフト量と、絶縁ゲート電極のＥＯＴの増減量を示すグラフである。
【図５】図５は、絶縁ゲート電極のＥＯＴを示すグラフである。
【図６】図６は、絶縁ゲート電極におけるリーク電流とゲート長との関係を示すグラフである。
【図７−１】図７Ａ〜図７Ｃは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−２】図７Ｄ〜図７Ｆは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−３】図７Ｇ〜図７Ｉは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−４】図７Ｊ〜図７Ｌは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−５】図７Ｍ〜図７Ｏは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−６】図７Ｐ〜図７Ｒは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−７】図７Ｓ及び図７Ｔは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−８】図７Ｕは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図８】図８Ａ〜図８Ｃは、第３実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図９−１】図９Ａ〜図９Ｃは、第４実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図９−２】図９Ｄ〜図９Ｆは、第４実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１０】図１０Ａ及び図１０Ｂは、第５実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【発明を実施するための形態】
【０００８】
まず、本発明の第１実施例による半導体装置の製造方法について説明する。第１実施例では、ｎ型ＭＯＳトランジスタを作製する。図１Ａ〜図１Ｊは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【０００９】
図１Ａを参照する。ｐ型のシリコン基板１に、例えばシャロートレンチアイソレーション（ＳＴＩ）で素子分離絶縁膜２を形成し、ｎ型ＭＯＳトランジスタが形成される活性領域を画定する。
【００１０】
図１Ｂを参照する。シリコン基板１上に、例えば、ＮＯガスを用いた熱酸化窒化により酸化窒化シリコン膜を厚さ０．３ｎｍ〜１ｎｍ（例えば０．７ｎｍ）成長させて、下地絶縁膜と高誘電率絶縁膜の積層構造を持つ積層ゲート絶縁膜の下地絶縁膜３を形成する。なお、下地絶縁膜３として、酸化シリコン膜を用いることもできる。なお、酸化シリコン膜の成膜後に、Ｎ２ガスを含む雰囲気でプラズマ処理し、続いて７５０℃〜１１００℃でアニール処理して酸化窒化シリコン膜としてもよい。
【００１１】
図１Ｃを参照する。下地絶縁膜３の上に、例えば、原子層堆積（ＡＬＤ）により酸化ハフニウム膜を厚さ０．５ｎｍ〜３ｎｍ（例えば２ｎｍ）堆積して、積層ゲート絶縁膜の高誘電率絶縁膜４を形成する。ここで、高誘電率絶縁膜とは、比誘電率がＳｉＯ２に比べて高い値を示し、Ｈｆ、または、Ｚｒ、または、Ｔａと、酸素とを含む誘電体材料の絶縁膜のことを指している。酸化ハフニウム膜の成膜方法として、ＡＬＤの他に、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）を用いることもできる。
【００１２】
酸化ハフニウム膜の成膜後に、５００℃〜１０５０℃（例えば８５０℃）で熱処理（例えば５秒）を行うことにより、酸化ハフニウム膜の膜質の調整を行うことができる。なお、酸化ハフニウム膜にＺｒ、Ｔｉ、Ａｌ、Ｓｉ、Ｔａ、Ｌａ、Ｙ、Ｍｇのうちの１つ以上の元素を、閾値電圧の制御可能範囲で添加してもよい。また、窒素プラズマ処理し７５０℃〜１１００℃でアニールして窒化してもよい。
【００１３】
図１Ｄを参照する。高誘電率絶縁膜４の上に、例えば、ＡＬＤにより酸化アルミニウム膜を厚さ０．３ｎｍ〜１．０ｎｍ（例えば０．５ｎｍ）堆積して、酸化アルミニウムキャップ膜５を形成する。化学量論組成の酸化アルミニウムＡｌ２Ｏ３は、Ａｌ：Ｏが１：１．５である。第１実施例の酸化アルミニウムキャップ膜５に用いる酸化アルミニウムは、Ａｌ：Ｏを化学量論組成より低酸素組成の、例えば１：１とする。なお、酸化アルミニウム膜の成膜方法として、ＡＬＤの他に、熱ＣＶＤ、ＰＶＤを用いてもよい。なお、ＡＬＤは、組成の調整がしやすい。
【００１４】
図１Ｅを参照する。低酸素組成の酸化アルミニウムキャップ膜５の上に、例えば、ＡＬＤにより窒化タンタル膜を厚さ０．１ｎｍ〜１．０ｎｍ（例えば０．５ｎｍ）堆積して、窒化タンタルキャップ膜６を形成する。なお、窒化タンタル膜の成膜方法として、ＡＬＤの他に、熱ＣＶＤ、ＰＶＤを用いてもよい。
【００１５】
図１Ｆを参照する。窒化タンタルキャップ膜６の上に、例えば、ＰＶＤにより窒化チタン膜を厚さ２ｎｍ〜２０ｎｍ（例えば１０ｎｍ）堆積して、第１ゲート導電膜７を形成する。ＰＶＤの具体的条件としては、例えば、基板温度を−３０℃〜４００℃、ＲＦパワーを２０００Ｗ以下、ＤＣパワーを５００００Ｗ以下とし、Ｎ２のみの雰囲気、またはＡｒ及びＮ２ガスの雰囲気で成膜する。なお、窒化チタン膜の成膜方法として、ＰＶＤの他に、ＡＬＤ、ＣＶＤを用いてもよい。
【００１６】
第１ゲート導電膜７として、窒化チタン（ＴｉＮ）膜に限らず、様々な金属膜を用いることができる。例えば、Ｔｉ、Ｈｆ、Ａｌ、ＴｉＴａ、ＲｕＴａ、ＴｉＳｉ、ＷＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＮ、ＮｉＳｉ、ＮｉＳｉ２、Ｗ、ＷＳｉ２、ＴｉＮ、ＣｏＳｉ２、ＭｏＳｉ２、ＺｒＮ、ＷＳｉ、ＨｆＮ、ＰｔＲａ、Ｉｒ、ＴａＣＮ、Ｍｏ、ＭｏＮ、Ｒｕ、Ｐｔ、Ｎｉ３Ｓｉ、Ｎｉのうちいずれかもしくはその組み合わせによる積層が一般的であり、これらのどの材料を用いても構わない。
【００１７】
図１Ｇを参照する。第１ゲート導電膜７の上に、例えば、熱ＣＶＤによりポリシリコン膜を厚さ１０ｎｍ〜１００ｎｍ（例えば５０ｎｍ）堆積して、第２ゲート導電膜８を形成する。なお、第２ゲート導電膜８として、アモルファスシリコンを用いることもでき、また、ポリシリコン膜やアモルファスシリコン膜に代えて、例えばタングステン膜を用いることもできる。
【００１８】
さらに、第２ゲート導電膜８の上に、例えば、ＣＶＤにより窒化シリコン膜を厚さ５ｎｍ〜２０ｎｍ堆積して、絶縁ゲート電極を形成するパターニングに用いるハードマスク膜９を形成する。なお、ハードマスク膜９を形成せず、ハードマスクを用いずに、絶縁ゲート電極のパターニングを行ってもよい。
【００１９】
図１Ｈを参照する。ハードマスク膜９、第２ゲート導電膜８、第１ゲート導電膜７、窒化タンタルキャップ膜６、低酸素組成の酸化アルミニウムキャップ膜５、高誘電率絶縁膜４、及び下地絶縁膜３をエッチングして、絶縁ゲート電極ＩＧＥを形成する。
【００２０】
エッチングガスとして、例えば、窒化シリコンのハードマスク膜９にはＣＦ４、ＣＨ３Ｆ、Ａｒ、及びＯ２が用いられ、ポリシリコンの第２ゲート導電膜８にはＣＦ４、Ｃｌ２、及びＮ２が用いられ、窒化チタンの第１ゲート導電膜７にはＣｌ２、ＣＦ４、及びＮ２が用いられ、窒化タンタルのキャップ膜６、酸化アルミニウムのキャップ膜５、酸化ハフニウムの高誘電率絶縁膜４、及び酸化窒化シリコンの下地絶縁膜３には、ＢＣｌ３及びＡｒが用いられる。
【００２１】
図１Ｉを参照する。絶縁ゲート電極ＩＧＥをマスクとしてｎ型不純物の注入を行ない、低濃度領域１０を形成する。そして、絶縁ゲート電極ＩＧＥを覆って、シリコン基板１上に、例えば、ＣＶＤにより窒化シリコン膜を厚さ５０ｎｍ堆積し、この窒化シリコン膜を異方性エッチングして、絶縁ゲート電極ＩＧＥの側壁上に、サイドウォールスペーサ１１を残す。なお、サイドウォールスペーサ１１形成のエッチング時に、第２ゲート導電膜８上のハードマスク膜９が除去される。絶縁ゲート電極ＩＧＥ及びサイドウォールスペーサ１１をマスクとして、ｎ型不純物の注入を行ない、高濃度ソース／ドレイン領域１２を形成する。
【００２２】
低濃度領域１０や高濃度ソース／ドレイン領域１２等に注入された不純物を活性化するために、熱処理が行われる。例えば、約１０００℃を越える温度、例えば１０５０℃で、瞬時熱アニール（ＲＴＡ）が行われる。高濃度ソース／ドレイン領域１２の表面にシリサイド膜１３を形成する。
【００２３】
図１Ｊを参照する。絶縁ゲート電極ＩＧＥを覆って、シリコン基板１上に、例えば、熱ＣＶＤ、高密度プラズマＣＶＤ等により酸化シリコン膜を堆積して、層間絶縁膜１４を形成する。層間絶縁膜１４は、公知の各種低誘電率材料で形成してもよい。
【００２４】
層間絶縁膜１４に、ＭＯＳトランジスタのソース／ドレイン領域１２を露出するコンタクトホールを形成し、コンタクトホールに、Ｔｉ、ＴｉＮ等のバリアメタル膜を介してタングステンを埋め込み、コンタクトプラグ１５を形成する。
【００２５】
さらに、層間絶縁膜１４上に、例えば、公知の各種低誘電率材料で、層間絶縁膜１６を形成する。層間絶縁膜１６に、ダマシン法により、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ等のバリアメタル膜を介して銅を埋め込み、配線１７を形成する。
【００２６】
この後、さらに、公知の各種技術により、より上層の配線構造を形成して、多層配線構造を形成することができる。このようにして、第１実施例の半導体装置が作製される。
【００２７】
なお、第１実施例は、ｐ型基板にｎ型不純物を注入してｎ型ＭＯＳトランジスタを形成する例を挙げたが、任意の導電型の半導体基板にｐ型ウェルを形成しｎ型不純物を注入してｎ型ＭＯＳトランジスタを形成するようにしてもよい。
【００２８】
次に、酸化アルミニウムキャップ膜及び窒化タンタルキャップ膜の働きについて調べた実験について説明する。
【００２９】
図２Ａに、絶縁ゲート電極ＩＧＥの概略断面図を示し、図２Ｂに、実験条件をまとめる。この実験では、第１実施例と概ね同様な工程でＭＯＳトランジスタを作製し、絶縁ゲート電極ＩＧＥの高誘電率絶縁膜ＨＫと第１ゲート導電膜ＭＧとの間に介在するキャップ膜ＣＡＰ１及びＣＡＰ２を変えて、５種のサンプルを作製した。
【００３０】
下地絶縁膜ＩＬには、酸化窒化シリコン（ＳｉＯＮ）を用い、高誘電率絶縁膜ＨＫには、酸化ハフニウム（ＨｆＯ２）を用いた。酸化ハフニウム膜の成膜後に、８５０℃で５秒のアニールを行った。
【００３１】
その後、酸化アルミニウムキャップ膜ＣＡＰ１を成膜した。酸化アルミニウムキャップ膜ＣＡＰ１として、サンプル１及びサンプル２では、化学量論組成の酸化アルミニウムＡｌ２Ｏ３を用い、サンプル３及びサンプル４では、Ａｌ：Ｏを１：１とした低酸素組成の酸化アルミニウムＡｌＯを用いた。Ａｌ２Ｏ３膜及びＡｌＯ膜は、どちらも、ＡＬＤで成膜し、膜厚は０．５ｎｍとした。サンプル５では、酸化アルミニウムキャップ膜ＣＡＰ１を省略した。
【００３２】
酸化アルミニウムキャップ膜ＣＡＰ１の成膜後に、Ｎ２雰囲気中、１０５０℃で５秒、ミキシングアニールを行った。ミキシングアニールにより、酸化アルミニウムキャップ膜ＣＡＰ１中の元素を、高誘電率絶縁膜ＨＫ中に拡散させる。なお、酸化アルミニウムキャップ膜ＣＡＰ１を成膜しなかったサンプル５に対しても、酸化アルミニウムキャップ膜ＣＡＰ１を成膜したサンプル１〜４と同様な条件で、ミキシングアニールに対応する熱処理（この熱処理もミキシングアニールと呼ぶこととする）を行った。
【００３３】
ミキシングアニールの後、サンプル２、サンプル４、及びサンプル５では、窒化タンタルキャップ膜ＣＡＰ２を成膜した。窒化タンタル（ＴａＮ）膜は、ＡＬＤで成膜し、膜厚は０．５ｎｍとした。サンプル１及びサンプル３では、窒化タンタルキャップ膜ＣＡＰ２を省略した。
【００３４】
第１ゲート導電膜ＭＧには、窒化チタン（ＴｉＮ）を用い、第２ゲート導電膜ＥＬには、ポリシリコン（Ｐｏｌｙ−Ｓｉ）を用いた。第２ゲート導電膜ＥＬの形成後、絶縁ゲート電極ＩＧＥを形成するパターニング、サイドウォールスペーサ形成、不純物注入、不純物の活性化アニール等を行って、ＭＯＳトランジスタを作製した。活性化アニールは、１０５０℃で行った。
【００３５】
キャップ膜を変えたサンプル１〜５のそれぞれについて、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを作製した。第１実施例は、酸化アルミニウムキャップ膜ＣＡＰ１に低酸素組成のＡｌＯを用い、窒化タンタルキャップ膜ＣＡＰ２を形成して、ｎ型ＭＯＳトランジスタを作製したサンプル４に対応する。なお、第１実施例は、ミキシングアニールを行わない工程としている。
【００３６】
次に、キャップ膜によるＭＯＳトランジスタの閾値電圧シフトについて説明する。ｐ型ＭＯＳトランジスタは、負電圧のゲート電圧を印加するので、プラスシフトが閾値電圧の大きさを低減させる。反対に、ｎ型ＭＯＳトランジスタは、正電圧のゲート電圧を印加するので、マイナスシフトが閾値電圧の大きさを低減させる。閾値電圧の大きさを低減させるという観点からは、ｐ型ＭＯＳトランジスタに適用するにはプラスシフトが好ましく、ｎ型ＭＯＳトランジスタに適用するにはマイナスシフトが好ましいといえる。
【００３７】
図３は、各サンプルのキャップ膜による閾値電圧（Ｖｔｈ）のシフト量を示すグラフである。サンプル１をＡｌ２Ｏ３と表し、サンプル２をＴａＮ／Ａｌ２Ｏ３と表し、サンプル３をＡｌＯと表し、サンプル４をＴａＮ／ＡｌＯと表し、サンプル５をＴａＮと表す。キャップ膜を省略した構造、つまり、高誘電率絶縁膜ＨＫ上に直接第１ゲート導電膜ＭＧが形成された構造での閾値電圧を基準としてシフト量を表す。ｐ型ＭＯＳトランジスタの結果を示す。なお、ゲート長は１０００ｎｍである。
【００３８】
サンプル１（Ａｌ２Ｏ３）は、５０ｍＶ程度のプラスシフトを示した。サンプル３（ＡｌＯ）では、閾値電圧がほぼシフトしなかった。酸化アルミニウムキャップ膜ＣＡＰ１のみを形成した場合、化学量論組成の酸化アルミニウムを用いると、プラスシフトを示し、低酸素組成の酸化アルミニウムを用いると、ほぼシフトを示さないことがわかった。
【００３９】
サンプル１では、ミキシングアニールが、閾値電圧シフトに寄与していると考えられる。一方、サンプル３では、ミキシングアニールを行っても、閾値電圧がほぼシフトしないことがわかった。
【００４０】
サンプル２（ＴａＮ／Ａｌ２Ｏ３）は、２００ｍＶ程度のプラスシフトを示した。化学量論組成の酸化アルミニウムを用いたキャップ膜ＣＡＰ１では、窒化タンタルキャップ膜ＣＡＰ２を積層することにより、さらに大きなプラスシフトが得られることがわかった。
【００４１】
サンプル４（ＴａＮ／ＡｌＯ）は、１１０ｍＶ程度のマイナスシフトを示した。低酸素組成の酸化アルミニウムを用いたキャップ膜ＣＡＰ１では、窒化タンタルキャップ膜ＣＡＰ２を積層することにより、マイナスシフトが得られることがわかった。
【００４２】
サンプル２及びサンプル４の両方とも、窒化タンタルキャップ膜ＣＡＰ２の形成後に、不純物の活性化アニールが行われており、この熱処理が、後にさらに考察するように、窒化タンタルキャップ膜ＣＡＰ２による閾値電圧シフトに寄与しているものと思われる。
【００４３】
サンプル５（ＴａＮ）は、閾値電圧がほぼシフトしなかった。酸化アルミニウムキャップ膜ＣＡＰ１がなく、窒化タンタルキャップ膜ＣＡＰ２のみでは、閾値電圧のシフトがほぼ得られないことがわかった。
【００４４】
以上より、閾値電圧のマイナスシフトを得るには、サンプル４のような、低酸素組成の酸化アルミニウムを用いたキャップ膜に窒化タンタルキャップ膜を積層したキャップ膜構造が好ましいことがわかった。
【００４５】
第１実施例のｎ型ＭＯＳトランジスタの製造方法では、このようなキャップ膜構造を採用した。なお、低酸素組成の酸化アルミニウムを用いたキャップ膜は、ミキシングアニールが閾値電圧シフトにはほぼ影響しないこともわかった。この結果に基づき、第１実施例では、ミキシングアニールを省略した工程とした。
【００４６】
サンプル４（ＴａＮ／ＡｌＯ）とサンプル２（ＴａＮ／Ａｌ２Ｏ３）との比較から、酸化アルミニウムキャップ膜の酸素組成を低く設定したことが、閾値電圧のマイナスシフトに寄与したものと思われる。酸素組成の多寡の目安として、まずは、化学量論組成が挙げられよう。つまり、マイナスシフトを得るには、少なくとも、Ａｌに対するＯの比を１．５未満とすることが好ましいといえよう。さらに好ましくは、上述の実験の近傍の条件として、例えば、Ａｌに対するＯの比を０．７〜１．２とするのがよいであろう。
【００４７】
一方、閾値電圧のプラスシフトを得るには、サンプル１あるいはサンプル２のような、化学量論組成の酸化アルミニウムを用いたキャップ膜、あるいは、このキャップ膜にさらに窒化タンタルキャップ膜を積層したキャップ膜構造が好ましいことがわかった。なお、酸化アルミニウムの酸素組成は、厳密に化学量論組成でなくとも、化学量論組成の近傍の条件として、例えばＡｌに対するＯの比を１．４〜１．６とするのがよいであろう。
【００４８】
本願発明者は、さらに、窒化タンタルキャップ膜による閾値電圧シフトに伴って生じる他の物理量の変化についても調べ、窒化タンタルキャップ膜による閾値電圧シフトの理由について考察した。
【００４９】
図４は、サンプル２（ＴａＮ／Ａｌ２Ｏ３）及びサンプル４（ＴａＮ／ＡｌＯ）の、窒化タンタルキャップ膜による閾値電圧シフト量と、絶縁ゲート電極の等価酸化膜厚（ＥＯＴ）の増減量を示すグラフである。図４における閾値電圧シフト量とＥＯＴ増減量は、酸化アルミニウムキャップ膜のみの場合との差、つまり、サンプル１及びサンプル３との差である。「Ａｌ２Ｏ３上」と示された囲み中に、サンプル２の結果を示し、「ＡｌＯ上」と示された囲み中に、サンプル４の結果を示す。ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの結果を示す。
【００５０】
ｎ型及びｐ型ＭＯＳトランジスタの両方とも、サンプル２では、プラスの閾値電圧シフトが得られ、サンプル４では、マイナスの閾値電圧シフトが得られている。閾値電圧シフトの方向は、ＭＯＳトランジスタの導電型に依らないといえる。
【００５１】
また、サンプル２では、閾値電圧がプラスシフトするとともに、ＥＯＴが増加する傾向が見られる。一方、サンプル４では、閾値電圧がマイナスシフトするとともに、ＥＯＴが減少する傾向が見られる。
【００５２】
図５は、サンプル１〜サンプル４の、絶縁ゲート電極のＥＯＴを示すグラフである。ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの結果を示す。図４を参照して説明したように、化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合（サンプル１とサンプル２）は、窒化タンタルキャップ膜によりＥＯＴが増加し、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合（サンプル３とサンプル４）は、窒化タンタルキャップ膜によりＥＯＴが減少する傾向が見られる。
【００５３】
ＥＯＴの増加は、例えば、ゲート絶縁膜の膜厚増加や比誘電率低下等によるものと思われ、一方、ＥＯＴの減少は、例えば、ゲート絶縁膜の膜厚減少や比誘電率上昇等によるものと思われる。
【００５４】
図６は、絶縁ゲート電極におけるリーク電流（Ｉｇ）とゲート長（Ｌｓｅｍ）との関係を、サンプル１〜サンプル４について示すグラフである。サンプル１とサンプル２とを比較してわかるように、化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、リーク電流が減少する傾向が見られる。
【００５５】
一方、サンプル３とサンプル４とを比較してわかるように、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜を形成しても、リーク電流がほぼ変わらない傾向が見られる。
【００５６】
以上の結果をまとめると、化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、閾値電圧がさらにプラスにシフトするとともに、ＥＯＴが増加し、リーク電流が減少する傾向が見られる。
【００５７】
一方、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、閾値電圧がマイナスにシフトするとともに、ＥＯＴが減少し、リーク電流はほぼ変わらないという傾向が見られる。
【００５８】
次に、上述のような実験結果が得られた理由について考察する。なお、上述のような実験結果をすべて説明する理由は現在のところ明確でなく、以下の考察は、本願発明者の考える１つの仮説である。
【００５９】
化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、ＥＯＴが増加し、リーク電流が減少する傾向が見られた。これは、ゲート絶縁膜が厚くなっていることを示唆すると思われる。
【００６０】
しかし、窒化タンタルキャップ膜は金属膜であるので、単に窒化タンタルキャップ膜を積層しても、ゲート絶縁膜は厚くならない。なお、ここで、酸化アルミニウムキャップ膜も、ゲート絶縁膜として扱っている。
【００６１】
考えられる仮説としては、窒化タンタルキャップ膜の形成後の熱処理（本実験では不純物の活性化アニール）によって、酸化アルミニウムキャップ膜に含まれる酸素が窒化タンタルを酸化し、絶縁物である酸化窒化タンタルが生成するのではないかと思われる。これにより、ゲート絶縁膜が厚くなるものと思われる。
【００６２】
酸化窒化タンタルは、酸素空孔タイプであり、酸化窒化タンタル膜中の酸素空孔が、酸化アルミニウムキャップ膜に拡散し、酸化アルミニウムキャップ膜から酸素が、酸化窒化タンタル膜に移動するのではないかと思われる。
【００６３】
酸化アルミニウムキャップ膜には、酸素が抜けることにより、正電荷が生成するであろう。そして、Ａｌ２Ｏ３はショットキー欠陥タイプであるので、正電荷と対になる負電荷が生成されるのではないかと思われる。このようにして、酸化アルミニウムキャップ膜中に負電荷が生じることにより、閾値電圧がプラスにシフトしている可能性がある。
【００６４】
一方、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、ＥＯＴが減少したものの、リーク電流はほぼ変わらず増加はしない傾向が見られた。これは、ゲート絶縁膜が薄くなっているというよりは、ゲート絶縁膜の比誘電率が上昇していることを示唆すると思われる。
【００６５】
この場合には、酸化アルミニウムキャップ膜が低酸素組成であることにより、窒化タンタルが酸化されず、ゲート絶縁膜の膜厚増加は起こっていないと思われる。また、この場合には、窒化タンタル中の窒素が、下方のゲート絶縁膜中に放出されて、ゲート絶縁膜の窒化を促し、ゲート絶縁膜の比誘電率を上昇させているのではないかと思われる。さらに、窒化タンタルが、酸化物とはならないものの酸素を取り込んで、低酸素組成の酸化アルミニウムを還元しているのではないかと思われる。これにより、酸化アルミニウム膜厚が減少して、ゲート絶縁膜がやや薄くなっているとも思われる。
【００６６】
窒化タンタルからの窒素の放出や、低酸素組成の酸化アルミニウムの還元等は、窒化タンタルキャップ膜の形成後の熱処理（本実験では不純物の活性化アニール）によって促されているものと思われる。
【００６７】
低酸素組成の酸化アルミニウムが還元されて、酸素が抜けることにより、正電荷が生成するであろう。このようにして、酸化アルミニウムキャップ膜中に正電荷が生じることにより、閾値電圧がマイナスにシフトしている可能性がある。
【００６８】
なお、これらのメカニズムは、上述のような実験結果をすべて説明しようとして、現時点で推測された１つの仮説であり、他のメカニズムを否定するものではない。
【００６９】
本願発明者は、上述の実験結果に基づき、閾値電圧のマイナスシフトを得るために、酸化アルミニウムキャップ膜に用いる酸化アルミニウムを、少なくとも、化学量論組成よりも少ない酸素量の組成とするとともに、窒化タンタルキャップ膜の形成後に熱処理を行うことが、好ましいと考える。
【００７０】
なお、窒化タンタルキャップ膜には、ＴａＮ以外に、例えば、結合状態の異なるＴａ−Ｎ合金等を用いることもできるであろう。タンタル及び窒素を含む金属膜であれば、低酸素組成の酸化アルミニウムキャップ膜上に形成するキャップ膜として用いることができるであろう。
【００７１】
なお、タンタル及び窒素を含む金属膜のキャップ膜に対する熱処理は、例えば、８５０℃〜１１００℃の範囲が好適であろう。この熱処理は、他の熱処理、例えば、上述のように、不純物の活性化アニールで代用することもできる。
【００７２】
次に、第２実施例による半導体装置の製造方法について説明する。第２実施例では、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを作り分けて、ＣＭＯＳトランジスタを作製する。図７Ａ〜図７Ｕは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【００７３】
図７Ａを参照する。シリコン基板５１に、例えばＳＴＩで素子分離絶縁膜５２を形成し、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタがそれぞれ形成される活性領域を画定する。ｎ型ＭＯＳトランジスタが形成される活性領域にｐ型不純物を注入してｐ型ウェルｐｗを形成し、ｐ型ＭＯＳトランジスタが形成される活性領域にｎ型不純物を注入してｎ型ウェルｎｗを形成する。
【００７４】
図７Ｂを参照する。シリコン基板５１上に、第１実施例の下地絶縁膜３と同様にして、下地絶縁膜５３を形成する。
【００７５】
図７Ｃを参照する。下地絶縁膜５３の上に、第１実施例の高誘電率絶縁膜４と同様にして、高誘電率絶縁膜５４を形成する。
【００７６】
図７Ｄを参照する。高誘電率絶縁膜５４の上に、第１実施例の低酸素組成の酸化アルミニウムキャップ膜５と同様にして、例えばＡｌ：Ｏを１：１として、低酸素組成の酸化アルミニウムキャップ膜５５ａを形成する。
【００７７】
図７Ｅを参照する。低酸素組成の酸化アルミニウムキャップ膜５５ａの上に、例えばＰＶＤで厚さ３０ｎｍの窒化チタン膜を堆積して、ハードマスク膜７１を形成する。
【００７８】
図７Ｆを参照する。ハードマスク膜７１の上に、例えばＣＶＤで厚さ２０ｎｍの窒化シリコン膜を堆積して、ハードマスク膜７２を形成する。
【００７９】
図７Ｇを参照する。ハードマスク膜７２の上に、ｎ型ＭＯＳトランジスタの形成領域を覆い、ｐ型ＭＯＳトランジスタの形成領域を露出するレジストマスク７３を形成する。
【００８０】
図７Ｈを参照する。レジストマスク７３をマスクとして、例えばＣＦ４、ＣＨ３Ｆ、Ａｒ、及びＯ２を用いて、窒化シリコンのハードマスク膜７２をエッチングする。
【００８１】
図７Ｉを参照する。さらに、ハードマスク膜７２もマスクとして、例えば、過酸化水素水での処理及び水洗により、窒化チタンのハードマスク膜７１をエッチングする。レジストマスク７３が除去される。
【００８２】
図７Ｊを参照する。ハードマスク膜７２及び７１をマスクとして、例えば、硫酸と過酸化水素水の混合液（ＳＰＭ）での処理と水洗により、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａをエッチングする。
【００８３】
図７Ｋを参照する。例えば、希フッ酸処理及び水洗により、ハードマスク膜７２を除去する。
【００８４】
図７Ｌを参照する。ｐ型ＭＯＳトランジスタ側で露出した高誘電率絶縁膜５４上に、例えば、ＡＬＤにより、厚さ０．３ｎｍ〜１．０ｎｍ（例えば０．５ｎｍ）で、化学量論組成の酸化アルミニウムキャップ膜５５ｂを形成する。化学量論組成の酸化アルミニウムキャップ膜５５ｂは、ｎ型ＭＯＳトランジスタ側で、ハードマスク膜７１上に延在する。
【００８５】
図７Ｍを参照する。例えばＮ２雰囲気中、７５０℃〜１１００℃で、ミキシングアニールを行う。
【００８６】
図７Ｎを参照する。ｎ型ＭＯＳトランジスタ側の化学量論組成の酸化アルミニウムキャップ膜５５ｂ及びハードマスク膜７１を、ＳＰＭでの処理と水洗により除去する。このようにして、ｎ型ＭＯＳトランジスタ側には低酸素組成の酸化アルミニウムキャップ膜５５ａを形成し、ｐ型ＭＯＳトランジスタ側には化学量論組成の酸化アルミニウムキャップ膜５５ｂを形成する作り分けを行うことができる。
【００８７】
なお、ｐ型ＭＯＳトランジスタ側で高誘電率絶縁膜５４上に形成された部分の酸化アルミニウムキャップ膜５５ｂも、ややエッチングされる。しかし、この部分の酸化アルミニウムキャップ膜５５ｂは、ミキシングアニールで高誘電率絶縁膜５４中に拡散し、またミキシングアニールの高温で焼き固められているので、完全には除去されない。
【００８８】
図７Ｏを参照する。酸化アルミニウムキャップ膜５５ａ及び５５ｂの上に、第１実施例の窒化タンタルキャップ膜６と同様にして、窒化タンタルキャップ膜５６を形成する。
【００８９】
図７Ｐを参照する。窒化タンタルキャップ膜５６の上に、第１実施例の第１ゲート導電膜７と同様にして、第１ゲート導電膜５７を形成する。
【００９０】
図７Ｑを参照する。第１ゲート導電膜５７の上に、第１実施例の第２ゲート導電膜８と同様にして、第２ゲート導電膜５８を形成する。
【００９１】
図７Ｒを参照する。第２ゲート導電膜５８の上に、第１実施例のハードマスク膜９と同様にして、ハードマスク膜５９を形成する。
【００９２】
図７Ｓを参照する。第１実施例の絶縁ゲート電極ＩＧＥの形成工程と同様にして、ハードマスク膜５９、第２ゲート導電膜５８、第１ゲート導電膜５７、窒化タンタルキャップ膜５６、酸化アルミニウムキャップ膜５５ａ及び５５ｂ、高誘電率絶縁膜５４、及び下地絶縁膜５３をエッチングして、ｐ型ウェルｐｗ上にｎ型ＭＯＳトランジスタの絶縁ゲート電極ＩＧＥｎを形成するとともに、ｎ型ウェルｎｗ上にｐ型ＭＯＳトランジスタの絶縁ゲート電極ＩＧＥｐを形成する。
【００９３】
図７Ｔを参照する。絶縁ゲート電極ＩＧＥｎをマスクとして、ｐ型ウェルｐｗにｎ型不純物の注入を行ない、低濃度領域６０ｎを形成する。絶縁ゲート電極ＩＧＥｐをマスクとして、ｎ型ウェルｎｗにｐ型不純物の注入を行ない、低濃度領域６０ｐを形成する。
【００９４】
そして、第１実施例のサイドウォールスペーサ１１の形成工程と同様にして、絶縁ゲート電極ＩＧＥｎ及びＩＧＥｐのそれぞれの側壁上に、サイドウォールスペーサ６１を形成する。絶縁ゲート電極ＩＧＥｎ及びその側壁上のサイドウォールスペーサ６１をマスクとして、ｐ型ウェルｐｗにｎ型不純物の注入を行ない、高濃度ソース／ドレイン領域６２ｎを形成する。絶縁ゲート電極ＩＧＥｐ及びその側壁上のサイドウォールスペーサ６１をマスクとして、ｎ型ウェルｎｗにｐ型不純物の注入を行ない、高濃度ソース／ドレイン領域６２ｐを形成する。
【００９５】
低濃度領域６０ｎ及び６０ｐや、高濃度ソース／ドレイン領域６２ｎ及び６２ｐ等に注入された不純物を活性化するために、熱処理が行われる。例えば、約１０００℃を越える温度、例えば１０５０℃で、ＲＴＡが行われる。高濃度ソース／ドレイン領域６２ｎ及び６２ｐの表面にシリサイド膜６３を形成する。
【００９６】
図７Ｕを参照する。第１実施例の層間絶縁膜１４、コンタクトプラグ１５、層間絶縁膜１６、及び配線１７と同様にして、層間絶縁膜６４、コンタクトプラグ６５、層間絶縁膜６６、及び配線６７を形成する。さらに、公知の各種技術により、より上層の配線構造を形成して、多層配線構造を形成することができる。このようにして、第２実施例の半導体装置が作製される。
【００９７】
第２実施例によれば、ｎ型ＭＯＳトランジスタ側では低酸素組成の酸化アルミニウムキャップ膜を形成し、ｐ型ＭＯＳトランジスタ側では化学量論組成の酸化アルミニウムキャップ膜を形成する作り分けができる。
【００９８】
第２実施例でも、第１実施例と同様に、不純物活性化アニールを、窒化タンタルキャップ膜の形成後の熱処理と兼ねさせている。なお、窒化タンタルキャップ膜に対する熱処理を、独立に設けることもできる。
【００９９】
なお、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜を作り分ける方法は、第２実施例の方法に限らない。以下、第３実施例〜第５実施例として、さらに、酸化アルミニウムキャップ膜の他の作り分け方法について説明する。
【０１００】
第３実施例について説明する。図８Ａ〜図８Ｃは、第３実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。図８Ａ〜図８Ｃに示す以外の工程については、第２実施例に係る図を流用して、説明を進める。なお、第３実施例の説明において、第２実施例との対応が明確な部材に対しては、第２実施例の説明での参照符号を流用する（これは、第４及び第５実施例についても同様である）。まず、第２実施例の図７Ｃで示した工程までと同様にして、高誘電率絶縁膜５４までを形成する。
【０１０１】
図８Ａを参照する。第２実施例では、高誘電率絶縁膜５４の全面上に、低酸素組成の酸化アルミニウムキャップ膜５５ａを形成したが（図７Ｄ参照）、第３実施例では、高誘電率絶縁膜５４の全面上に、化学量論組成の酸化アルミニウムキャップ膜５５ｂを形成する。
【０１０２】
図８Ｂを参照する。第２実施例の図７Ｅ〜図７Ｋを参照して説明した工程と同様にして、ハードマスク膜７１等によるマスクを形成して、化学量論組成の酸化アルミニウムキャップ膜５５ｂをエッチングする。第３実施例では、ハードマスク膜７１等によるマスクがｐ型ＭＯＳトランジスタ形成領域を覆い、ｎ型ＭＯＳトランジスタ形成領域を露出して、ｎ型ＭＯＳトランジスタ側の化学量論組成の酸化アルミニウムキャップ膜５５ｂが除去される。
【０１０３】
図８Ｃを参照する。ｎ型ＭＯＳトランジスタ側で露出した高誘電率絶縁膜５４上に、低酸素組成の酸化アルミニウムキャップ膜５５ａを形成する。低酸素組成の酸化アルミニウムキャップ膜５５ａは、ｐ型ＭＯＳトランジスタ側で、ハードマスク膜７１上に延在する。さらに、ミキシングアニールを行う。
【０１０４】
そして、第２実施例の図７Ｎを参照して説明した工程と同様にして、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａ及びハードマスク膜７１を除去する。その後は、第２実施例の図７Ｏ〜図７Ｕを参照して説明した工程と同様にして、窒化タンタルキャップ膜５６の形成以後の工程を行い、ＣＭＯＳトランジスタを形成する。
【０１０５】
第３実施例でも、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜の作り分けを行うことができる。
【０１０６】
なお、図８Ｃに示すように、第３実施例では、ｎ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａが露出した状態で、ミキシングアニールが行われる。低酸素組成の酸化アルミニウムキャップ膜５５ａの成膜装置と、ミキシングアニールを行う熱処理装置とが、真空搬送で結ばれていない場合は、低酸素組成の酸化アルミニウムキャップ膜５５ａが、大気に曝露されてやや酸化する可能性がある。
【０１０７】
低酸素組成の酸化アルミニウムキャップ膜５５ａの酸化を防止するという観点からは、第２実施例のように、低酸素組成の酸化アルミニウムキャップ膜５５ａが先付けされ、（ハードマスク膜７１で）カバーされた状態でミキシングアニール工程に進む方が望ましいといえる。
【０１０８】
次に、第４実施例について説明する。図９Ａ〜図９Ｆは、第４実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。図９Ａ〜図９Ｆに示す以外の工程については、第２実施例に係る図を流用して、説明を進める。まず、第２実施例の図７Ｄで示した工程までと同様にして、低酸素組成の酸化アルミニウムキャップ膜５５ａまでを形成する。
【０１０９】
図９Ａを参照する。低酸素組成の酸化アルミニウムキャップ膜５５ａ上に、窒化タンタルキャップ膜５６を形成する。
【０１１０】
図９Ｂを参照する。第２実施例の図７Ｅ〜図７Ｉを参照して説明した工程と同様にして、窒化タンタルキャップ膜５６上に、ハードマスク膜７２及び７１によるマスクを形成する。ハードマスク膜７２及び７１によるマスクが、ｎ型ＭＯＳトランジスタ形成領域を覆い、ｐ型ＭＯＳトランジスタ形成領域の窒化タンタルキャップ膜５６が露出している。
【０１１１】
図９Ｃを参照する。ｐ型ＭＯＳトランジスタ側で露出した窒化タンタルキャップ膜５６、及びその下の低酸素組成の酸化アルミニウムキャップ膜５５ａを、酸化する。この酸化処理は、例えば、ＡｒベースでＯ２を０．１％〜１％含むガスを用いて、０．１Ｐａ〜１０Ｐａ、４００℃〜７００℃の条件で行う。なお、ｐ型ＭＯＳトランジスタ側の下地絶縁膜５３を、酸化により増膜させないように、例えばＯ２濃度０．１％、１Ｐａ、４００℃での処理が望ましいであろう。
【０１１２】
この酸化処理で、ｐ型ＭＯＳトランジスタ側の窒化タンタルキャップ膜５６を、酸化窒化タンタルキャップ膜５６ｂにするとともに、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａを、化学量論組成の酸化アルミニウムキャップ膜５５ｂとする。
【０１１３】
図９Ｄを参照する。ミキシングアニールを行う。
【０１１４】
図９Ｅを参照する。例えば窒化シリコンのハードマスク膜７２を、例えば希フッ酸処理及び水洗により除去し、例えば窒化チタンのハードマスク膜７１を、例えば過酸化水素水での処理及び水洗により除去する。
【０１１５】
図９Ｆを参照する。窒化タンタルキャップ膜５６及び酸化窒化タンタルキャップ膜５６ｂの上に、第１ゲート導電膜５７、第２ゲート導電膜５８を積層する。さらに、第２ゲート導電膜５８上にハードマスク膜５９を形成する。
【０１１６】
その後は、第２実施例の図７Ｓ〜図７Ｕを参照して説明した工程と同様にして、絶縁ゲート電極のパターニング以後の工程を行い、ＣＭＯＳトランジスタを形成する。
【０１１７】
第４実施例でも、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜の作り分けを行うことができる。
【０１１８】
第４実施例では、ｐ型ＭＯＳトランジスタ側で、窒化タンタルキャップ膜５６を酸化させた。閾値電圧のプラスシフトの一要因として、酸化窒化タンタルキャップ膜から化学量論組成の酸化アルミニウムキャップ膜への酸素空孔の移動が考えられるので、第４実施例のような方法でも、ｐ型ＭＯＳトランジスタにおける閾値電圧のプラスシフトが得られるのではないかと思われる。
【０１１９】
なお、第４実施例では、窒化タンタルキャップ膜５６及び酸化窒化タンタルキャップ膜５６ｂの形成後に、ミキシングアニールを行っている。このミキシングアニールを、窒化タンタルキャップ膜による閾値電圧シフトを促す熱処理と兼ねるようにすることもできるであろう。
【０１２０】
次に、第５実施例について説明する。図１０Ａ及び図１０Ｂは、第５実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。図１０Ａ及び図１０Ｂに示す以外の工程については、第２実施例に係る図を流用して、説明を進める。まず、第２実施例の図７Ｄで示した工程までと同様にして、低酸素組成の酸化アルミニウムキャップ膜５５ａまでを形成する。
【０１２１】
さらに、第２実施例の図７Ｅ〜図７Ｉを参照して説明した工程と同様にして、低酸素組成の酸化アルミニウムキャップ膜５５ａ上に、ハードマスク膜７２及び７１によるマスクを形成する。
【０１２２】
図１０Ａを参照する。ハードマスク膜７２及び７１によるマスクが、ｎ型ＭＯＳトランジスタ形成領域を覆い、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａが露出している。
【０１２３】
そして、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａを酸化して、化学量論組成の酸化アルミニウムキャップ膜５５ｂとする。この酸化処理は、例えば、ＡｒベースでＯ２を０．１％〜１％含むガスを用いて、０．１Ｐａ〜１０Ｐａ、４００℃〜７００℃の条件で行う。なお、ｐ型ＭＯＳトランジスタ側の下地絶縁膜５３を、酸化により増膜させないように、例えばＯ２濃度０．１％、１Ｐａ、４００℃での処理が望ましいであろう。
【０１２４】
図１０Ｂを参照する。ミキシングアニールを行う。
【０１２５】
その後は、第３実施例の図９Ｅを参照して説明した工程と同様にして、ハードマスク膜７２及びハードマスク膜７１除去し、さらに、第２実施例の図７Ｏ〜図７Ｕを参照して説明した工程と同様にして、窒化タンタルキャップ膜５６の形成以後の工程を行い、ＣＭＯＳトランジスタを形成する。
【０１２６】
第５実施例でも、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜の作り分けを行うことができる。
【０１２７】
第２実施例〜第５実施例のように、ＣＭＯＳトランジスタを形成する場合は、ｎ型ＭＯＳトランジスタ側では、化学量論組成よりも酸素量の少ない酸化アルミニウムを含む酸化アルミニウムキャップ膜が形成され、ｐ型ＭＯＳトランジスタ側では、ｎ型ＭＯＳトランジスタ側の酸化アルミニウムキャップ膜の含む酸化アルミニウムよりも、酸素量の多い組成の酸化アルミニウムを含む酸化アルミニウムキャップ膜が形成される。
【０１２８】
なお、ＣＭＯＳトランジスタを形成する場合、ｐ型ＭＯＳトランジスタ側の化学量論組成の酸化アルミニウムキャップ膜が形成された後に、ミキシングアニールが行われる。ミキシングアニールとして充分な熱量が与えられるのであれば、不純物活性化アニールを、ミキシングアニールと兼ねさせることもできよう。また、窒化タンタルキャップ膜による閾値電圧シフトを促すための熱処理と、ミキシングアニールとを兼ねさせることもできよう。
【０１２９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１３０】
以上説明した第１実施例〜第５実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
（付記２）
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上及び前記第２酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
（付記３）
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程、を含み、
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程で露出した、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成する付記２に記載の半導体装置の製造方法。
（付記４）
前記第２酸化アルミニウム膜の形成後に、前記マスクが前記第１酸化アルミニウム膜を覆った状態のまま、ミキシングアニールを行う工程をさらに有する付記３に記載の半導体装置の製造方法。
（付記５）
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上及び前記ｐ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成し、
前記ｎ型領域上を覆い前記ｐ型領域上を露出するマスクを用い、前記ｐ型領域上の前記第２アルミニウム膜をエッチングする工程、を含み、
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上の前記第２酸化アルミニウム膜をエッチングする工程で露出した、前記ｐ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成する付記２に記載の半導体装置の製造方法。
（付記６）
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記第２酸化アルミニウム膜を形成する工程は、前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜を酸化して、前記第２酸化アルミニウム膜を形成する付記２に記載の半導体装置の製造方法。
（付記７）
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記タンタル窒素含有膜及び前記第１酸化アルミニウム膜を酸化して、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成するとともに、前記第２酸化アルミニウム膜上に、酸化されたタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上及び前記酸化されたタンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜及び前記酸化されたタンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
（付記８）
前記熱処理が、ミキシングアニールを兼ねる付記７に記載の半導体装置の製造方法。
（付記９）
前記第１酸化アルミニウム膜を形成する工程は、Ａｌ：Ｏが１：０．７〜１．２の範囲の前記第１酸化アルミニウム膜を形成する付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記第２酸化アルミニウム膜を形成する工程は、Ａｌ：Ｏが１：１．４〜１．６の範囲の前記第２酸化アルミニウム膜を形成する付記２〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１１）
前記第１酸化アルミニウム膜を形成する工程は、原子層堆積で前記第１酸化アルミニウム膜を形成する付記１〜１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）
前記第２酸化アルミニウム膜を形成する工程は、原子層堆積で前記第２酸化アルミニウム含有膜を形成する付記２〜５のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記第１酸化アルミニウム膜を形成する工程は、厚さ０．３ｎｍ〜１．０ｎｍの範囲の前記第１酸化アルミニウム膜を形成する付記１〜１２のいずれか１つに記載の半導体装置の製造方法。
（付記１４）
前記第２酸化アルミニウム膜を形成する工程は、厚さ０．３ｎｍ〜１．０ｎｍの範囲の前記第２酸化アルミニウム膜を形成する付記２〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１５）
前記タンタル窒素含有膜を形成する工程は、前記タンタル窒素含有膜としてＴａＮ膜を形成する付記１〜１４のいずれか１つに記載の半導体装置の製造方法。
（付記１６）
前記タンタル窒素含有膜を形成する工程は、厚さ０．１ｎｍ〜１．０ｎｍの範囲の前記タンタル窒素含有膜を形成する付記１〜１５のいずれか１つに記載の半導体装置の製造方法。
（付記１７）
前記熱処理を行う工程は、８５０℃〜１１００℃の範囲で前記熱処理を行う付記１〜１６のいずれか１つに記載の半導体装置の製造方法。
（付記１８）
前記熱処理を行う工程は、前記ｎ型不純物を注入する工程の後に行なわれて、不純物活性化アニールを兼ねる付記１〜１７のいずれか１つに記載の半導体装置の製造方法。
（付記１９）
前記第２酸化アルミニウム膜の形成後、前記熱処理を行う工程の前に、ミキシングアニールを行なう工程をさらに有する付記２〜７のいずれか１つに記載の半導体装置の製造方法。
（付記２０）
前記ゲート絶縁膜は、比誘電率がＳｉＯ２に比べて高い値を示し、Ｈｆ、または、Ｚｒ、または、Ｔａと、酸素とを含む誘電体材料の絶縁膜を含む付記１〜１９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１３１】
１、５１ シリコン基板
２、５２ 素子分離絶縁膜
３、５３ 下地絶縁膜
４、５４ 高誘電率絶縁膜
５、５５ａ 低酸素組成の酸化アルミニウムキャップ膜
５５ｂ 化学量論組成の酸化アルミニウムキャップ膜
６、５６ 窒化タンタルキャップ膜
５６ｂ 酸化窒化タンタルキャップ膜
７、５７ 第１ゲート導電膜
８、５８ 第２ゲート導電膜
９、５９ ハードマスク膜
１０、６０ｎ、６０ｐ 低濃度領域
１１、６１ サイドウォールスペーサ
１２、６２ｎ、６２ｐ 高濃度ソース／ドレイン領域
１３、６３ シリサイド膜
７１、７２ ハードマスク膜
７３ レジストマスク
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高誘電率絶縁膜とメタルゲート電極とを用いるＭＯＳトランジスタにおいて、閾値電圧の制御が難しい。高誘電率絶縁膜とメタルゲート電極との間に、異種材料のキャップ膜を介在させることにより、閾値電圧制御を行う技術が開発されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２４３００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、ＭＯＳトランジスタの新規な閾値電圧制御技術を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、前記タンタル窒素含有膜上に、導電膜を形成する工程と、前記導電膜をパターニングして、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、前記タンタル窒素含有膜の形成後に、熱処理を行う工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜上に、タンタル窒素含有膜を形成し、タンタル窒素含有膜の形成後に熱処理を行うことにより、ＭＯＳトランジスタの閾値電圧をマイナスシフトできる。
【図面の簡単な説明】
【０００７】
【図１−１】図１Ａ〜図１Ｃは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１−２】図１Ｄ〜図１Ｆは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１−３】図１Ｇ及び図１Ｈは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１−４】図１Ｉ及び図１Ｊは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図２】図２Ａは、絶縁ゲート電極の概略断面図であり、図２Ｂは、キャップ膜の働きについて調べた実験の実験条件をまとめた表である。
【図３】図３は、キャップ膜による閾値電圧シフト量を示すグラフである。
【図４】図４は、窒化タンタルキャップ膜による閾値電圧シフト量と、絶縁ゲート電極のＥＯＴの増減量を示すグラフである。
【図５】図５は、絶縁ゲート電極のＥＯＴを示すグラフである。
【図６】図６は、絶縁ゲート電極におけるリーク電流とゲート長との関係を示すグラフである。
【図７−１】図７Ａ〜図７Ｃは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−２】図７Ｄ〜図７Ｆは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−３】図７Ｇ〜図７Ｉは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−４】図７Ｊ〜図７Ｌは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−５】図７Ｍ〜図７Ｏは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−６】図７Ｐ〜図７Ｒは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−７】図７Ｓ及び図７Ｔは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図７−８】図７Ｕは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図８】図８Ａ〜図８Ｃは、第３実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図９−１】図９Ａ〜図９Ｃは、第４実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図９−２】図９Ｄ〜図９Ｆは、第４実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図１０】図１０Ａ及び図１０Ｂは、第５実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【発明を実施するための形態】
【０００８】
まず、本発明の第１実施例による半導体装置の製造方法について説明する。第１実施例では、ｎ型ＭＯＳトランジスタを作製する。図１Ａ〜図１Ｊは、第１実施例のｎ型ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【０００９】
図１Ａを参照する。ｐ型のシリコン基板１に、例えばシャロートレンチアイソレーション（ＳＴＩ）で素子分離絶縁膜２を形成し、ｎ型ＭＯＳトランジスタが形成される活性領域を画定する。
【００１０】
図１Ｂを参照する。シリコン基板１上に、例えば、ＮＯガスを用いた熱酸化窒化により酸化窒化シリコン膜を厚さ０．３ｎｍ〜１ｎｍ（例えば０．７ｎｍ）成長させて、下地絶縁膜と高誘電率絶縁膜の積層構造を持つ積層ゲート絶縁膜の下地絶縁膜３を形成する。なお、下地絶縁膜３として、酸化シリコン膜を用いることもできる。なお、酸化シリコン膜の成膜後に、Ｎ２ガスを含む雰囲気でプラズマ処理し、続いて７５０℃〜１１００℃でアニール処理して酸化窒化シリコン膜としてもよい。
【００１１】
図１Ｃを参照する。下地絶縁膜３の上に、例えば、原子層堆積（ＡＬＤ）により酸化ハフニウム膜を厚さ０．５ｎｍ〜３ｎｍ（例えば２ｎｍ）堆積して、積層ゲート絶縁膜の高誘電率絶縁膜４を形成する。ここで、高誘電率絶縁膜とは、比誘電率がＳｉＯ２に比べて高い値を示し、Ｈｆ、または、Ｚｒ、または、Ｔａと、酸素とを含む誘電体材料の絶縁膜のことを指している。酸化ハフニウム膜の成膜方法として、ＡＬＤの他に、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）を用いることもできる。
【００１２】
酸化ハフニウム膜の成膜後に、５００℃〜１０５０℃（例えば８５０℃）で熱処理（例えば５秒）を行うことにより、酸化ハフニウム膜の膜質の調整を行うことができる。なお、酸化ハフニウム膜にＺｒ、Ｔｉ、Ａｌ、Ｓｉ、Ｔａ、Ｌａ、Ｙ、Ｍｇのうちの１つ以上の元素を、閾値電圧の制御可能範囲で添加してもよい。また、窒素プラズマ処理し７５０℃〜１１００℃でアニールして窒化してもよい。
【００１３】
図１Ｄを参照する。高誘電率絶縁膜４の上に、例えば、ＡＬＤにより酸化アルミニウム膜を厚さ０．３ｎｍ〜１．０ｎｍ（例えば０．５ｎｍ）堆積して、酸化アルミニウムキャップ膜５を形成する。化学量論組成の酸化アルミニウムＡｌ２Ｏ３は、Ａｌ：Ｏが１：１．５である。第１実施例の酸化アルミニウムキャップ膜５に用いる酸化アルミニウムは、Ａｌ：Ｏを化学量論組成より低酸素組成の、例えば１：１とする。なお、酸化アルミニウム膜の成膜方法として、ＡＬＤの他に、熱ＣＶＤ、ＰＶＤを用いてもよい。なお、ＡＬＤは、組成の調整がしやすい。
【００１４】
図１Ｅを参照する。低酸素組成の酸化アルミニウムキャップ膜５の上に、例えば、ＡＬＤにより窒化タンタル膜を厚さ０．１ｎｍ〜１．０ｎｍ（例えば０．５ｎｍ）堆積して、窒化タンタルキャップ膜６を形成する。なお、窒化タンタル膜の成膜方法として、ＡＬＤの他に、熱ＣＶＤ、ＰＶＤを用いてもよい。
【００１５】
図１Ｆを参照する。窒化タンタルキャップ膜６の上に、例えば、ＰＶＤにより窒化チタン膜を厚さ２ｎｍ〜２０ｎｍ（例えば１０ｎｍ）堆積して、第１ゲート導電膜７を形成する。ＰＶＤの具体的条件としては、例えば、基板温度を−３０℃〜４００℃、ＲＦパワーを２０００Ｗ以下、ＤＣパワーを５００００Ｗ以下とし、Ｎ２のみの雰囲気、またはＡｒ及びＮ２ガスの雰囲気で成膜する。なお、窒化チタン膜の成膜方法として、ＰＶＤの他に、ＡＬＤ、ＣＶＤを用いてもよい。
【００１６】
第１ゲート導電膜７として、窒化チタン（ＴｉＮ）膜に限らず、様々な金属膜を用いることができる。例えば、Ｔｉ、Ｈｆ、Ａｌ、ＴｉＴａ、ＲｕＴａ、ＴｉＳｉ、ＷＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＮ、ＮｉＳｉ、ＮｉＳｉ２、Ｗ、ＷＳｉ２、ＴｉＮ、ＣｏＳｉ２、ＭｏＳｉ２、ＺｒＮ、ＷＳｉ、ＨｆＮ、ＰｔＲａ、Ｉｒ、ＴａＣＮ、Ｍｏ、ＭｏＮ、Ｒｕ、Ｐｔ、Ｎｉ３Ｓｉ、Ｎｉのうちいずれかもしくはその組み合わせによる積層が一般的であり、これらのどの材料を用いても構わない。
【００１７】
図１Ｇを参照する。第１ゲート導電膜７の上に、例えば、熱ＣＶＤによりポリシリコン膜を厚さ１０ｎｍ〜１００ｎｍ（例えば５０ｎｍ）堆積して、第２ゲート導電膜８を形成する。なお、第２ゲート導電膜８として、アモルファスシリコンを用いることもでき、また、ポリシリコン膜やアモルファスシリコン膜に代えて、例えばタングステン膜を用いることもできる。
【００１８】
さらに、第２ゲート導電膜８の上に、例えば、ＣＶＤにより窒化シリコン膜を厚さ５ｎｍ〜２０ｎｍ堆積して、絶縁ゲート電極を形成するパターニングに用いるハードマスク膜９を形成する。なお、ハードマスク膜９を形成せず、ハードマスクを用いずに、絶縁ゲート電極のパターニングを行ってもよい。
【００１９】
図１Ｈを参照する。ハードマスク膜９、第２ゲート導電膜８、第１ゲート導電膜７、窒化タンタルキャップ膜６、低酸素組成の酸化アルミニウムキャップ膜５、高誘電率絶縁膜４、及び下地絶縁膜３をエッチングして、絶縁ゲート電極ＩＧＥを形成する。
【００２０】
エッチングガスとして、例えば、窒化シリコンのハードマスク膜９にはＣＦ４、ＣＨ３Ｆ、Ａｒ、及びＯ２が用いられ、ポリシリコンの第２ゲート導電膜８にはＣＦ４、Ｃｌ２、及びＮ２が用いられ、窒化チタンの第１ゲート導電膜７にはＣｌ２、ＣＦ４、及びＮ２が用いられ、窒化タンタルのキャップ膜６、酸化アルミニウムのキャップ膜５、酸化ハフニウムの高誘電率絶縁膜４、及び酸化窒化シリコンの下地絶縁膜３には、ＢＣｌ３及びＡｒが用いられる。
【００２１】
図１Ｉを参照する。絶縁ゲート電極ＩＧＥをマスクとしてｎ型不純物の注入を行ない、低濃度領域１０を形成する。そして、絶縁ゲート電極ＩＧＥを覆って、シリコン基板１上に、例えば、ＣＶＤにより窒化シリコン膜を厚さ５０ｎｍ堆積し、この窒化シリコン膜を異方性エッチングして、絶縁ゲート電極ＩＧＥの側壁上に、サイドウォールスペーサ１１を残す。なお、サイドウォールスペーサ１１形成のエッチング時に、第２ゲート導電膜８上のハードマスク膜９が除去される。絶縁ゲート電極ＩＧＥ及びサイドウォールスペーサ１１をマスクとして、ｎ型不純物の注入を行ない、高濃度ソース／ドレイン領域１２を形成する。
【００２２】
低濃度領域１０や高濃度ソース／ドレイン領域１２等に注入された不純物を活性化するために、熱処理が行われる。例えば、約１０００℃を越える温度、例えば１０５０℃で、瞬時熱アニール（ＲＴＡ）が行われる。高濃度ソース／ドレイン領域１２の表面にシリサイド膜１３を形成する。
【００２３】
図１Ｊを参照する。絶縁ゲート電極ＩＧＥを覆って、シリコン基板１上に、例えば、熱ＣＶＤ、高密度プラズマＣＶＤ等により酸化シリコン膜を堆積して、層間絶縁膜１４を形成する。層間絶縁膜１４は、公知の各種低誘電率材料で形成してもよい。
【００２４】
層間絶縁膜１４に、ＭＯＳトランジスタのソース／ドレイン領域１２を露出するコンタクトホールを形成し、コンタクトホールに、Ｔｉ、ＴｉＮ等のバリアメタル膜を介してタングステンを埋め込み、コンタクトプラグ１５を形成する。
【００２５】
さらに、層間絶縁膜１４上に、例えば、公知の各種低誘電率材料で、層間絶縁膜１６を形成する。層間絶縁膜１６に、ダマシン法により、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ等のバリアメタル膜を介して銅を埋め込み、配線１７を形成する。
【００２６】
この後、さらに、公知の各種技術により、より上層の配線構造を形成して、多層配線構造を形成することができる。このようにして、第１実施例の半導体装置が作製される。
【００２７】
なお、第１実施例は、ｐ型基板にｎ型不純物を注入してｎ型ＭＯＳトランジスタを形成する例を挙げたが、任意の導電型の半導体基板にｐ型ウェルを形成しｎ型不純物を注入してｎ型ＭＯＳトランジスタを形成するようにしてもよい。
【００２８】
次に、酸化アルミニウムキャップ膜及び窒化タンタルキャップ膜の働きについて調べた実験について説明する。
【００２９】
図２Ａに、絶縁ゲート電極ＩＧＥの概略断面図を示し、図２Ｂに、実験条件をまとめる。この実験では、第１実施例と概ね同様な工程でＭＯＳトランジスタを作製し、絶縁ゲート電極ＩＧＥの高誘電率絶縁膜ＨＫと第１ゲート導電膜ＭＧとの間に介在するキャップ膜ＣＡＰ１及びＣＡＰ２を変えて、５種のサンプルを作製した。
【００３０】
下地絶縁膜ＩＬには、酸化窒化シリコン（ＳｉＯＮ）を用い、高誘電率絶縁膜ＨＫには、酸化ハフニウム（ＨｆＯ２）を用いた。酸化ハフニウム膜の成膜後に、８５０℃で５秒のアニールを行った。
【００３１】
その後、酸化アルミニウムキャップ膜ＣＡＰ１を成膜した。酸化アルミニウムキャップ膜ＣＡＰ１として、サンプル１及びサンプル２では、化学量論組成の酸化アルミニウムＡｌ２Ｏ３を用い、サンプル３及びサンプル４では、Ａｌ：Ｏを１：１とした低酸素組成の酸化アルミニウムＡｌＯを用いた。Ａｌ２Ｏ３膜及びＡｌＯ膜は、どちらも、ＡＬＤで成膜し、膜厚は０．５ｎｍとした。サンプル５では、酸化アルミニウムキャップ膜ＣＡＰ１を省略した。
【００３２】
酸化アルミニウムキャップ膜ＣＡＰ１の成膜後に、Ｎ２雰囲気中、１０５０℃で５秒、ミキシングアニールを行った。ミキシングアニールにより、酸化アルミニウムキャップ膜ＣＡＰ１中の元素を、高誘電率絶縁膜ＨＫ中に拡散させる。なお、酸化アルミニウムキャップ膜ＣＡＰ１を成膜しなかったサンプル５に対しても、酸化アルミニウムキャップ膜ＣＡＰ１を成膜したサンプル１〜４と同様な条件で、ミキシングアニールに対応する熱処理（この熱処理もミキシングアニールと呼ぶこととする）を行った。
【００３３】
ミキシングアニールの後、サンプル２、サンプル４、及びサンプル５では、窒化タンタルキャップ膜ＣＡＰ２を成膜した。窒化タンタル（ＴａＮ）膜は、ＡＬＤで成膜し、膜厚は０．５ｎｍとした。サンプル１及びサンプル３では、窒化タンタルキャップ膜ＣＡＰ２を省略した。
【００３４】
第１ゲート導電膜ＭＧには、窒化チタン（ＴｉＮ）を用い、第２ゲート導電膜ＥＬには、ポリシリコン（Ｐｏｌｙ−Ｓｉ）を用いた。第２ゲート導電膜ＥＬの形成後、絶縁ゲート電極ＩＧＥを形成するパターニング、サイドウォールスペーサ形成、不純物注入、不純物の活性化アニール等を行って、ＭＯＳトランジスタを作製した。活性化アニールは、１０５０℃で行った。
【００３５】
キャップ膜を変えたサンプル１〜５のそれぞれについて、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを作製した。第１実施例は、酸化アルミニウムキャップ膜ＣＡＰ１に低酸素組成のＡｌＯを用い、窒化タンタルキャップ膜ＣＡＰ２を形成して、ｎ型ＭＯＳトランジスタを作製したサンプル４に対応する。なお、第１実施例は、ミキシングアニールを行わない工程としている。
【００３６】
次に、キャップ膜によるＭＯＳトランジスタの閾値電圧シフトについて説明する。ｐ型ＭＯＳトランジスタは、負電圧のゲート電圧を印加するので、プラスシフトが閾値電圧の大きさを低減させる。反対に、ｎ型ＭＯＳトランジスタは、正電圧のゲート電圧を印加するので、マイナスシフトが閾値電圧の大きさを低減させる。閾値電圧の大きさを低減させるという観点からは、ｐ型ＭＯＳトランジスタに適用するにはプラスシフトが好ましく、ｎ型ＭＯＳトランジスタに適用するにはマイナスシフトが好ましいといえる。
【００３７】
図３は、各サンプルのキャップ膜による閾値電圧（Ｖｔｈ）のシフト量を示すグラフである。サンプル１をＡｌ２Ｏ３と表し、サンプル２をＴａＮ／Ａｌ２Ｏ３と表し、サンプル３をＡｌＯと表し、サンプル４をＴａＮ／ＡｌＯと表し、サンプル５をＴａＮと表す。キャップ膜を省略した構造、つまり、高誘電率絶縁膜ＨＫ上に直接第１ゲート導電膜ＭＧが形成された構造での閾値電圧を基準としてシフト量を表す。ｐ型ＭＯＳトランジスタの結果を示す。なお、ゲート長は１０００ｎｍである。
【００３８】
サンプル１（Ａｌ２Ｏ３）は、５０ｍＶ程度のプラスシフトを示した。サンプル３（ＡｌＯ）では、閾値電圧がほぼシフトしなかった。酸化アルミニウムキャップ膜ＣＡＰ１のみを形成した場合、化学量論組成の酸化アルミニウムを用いると、プラスシフトを示し、低酸素組成の酸化アルミニウムを用いると、ほぼシフトを示さないことがわかった。
【００３９】
サンプル１では、ミキシングアニールが、閾値電圧シフトに寄与していると考えられる。一方、サンプル３では、ミキシングアニールを行っても、閾値電圧がほぼシフトしないことがわかった。
【００４０】
サンプル２（ＴａＮ／Ａｌ２Ｏ３）は、２００ｍＶ程度のプラスシフトを示した。化学量論組成の酸化アルミニウムを用いたキャップ膜ＣＡＰ１では、窒化タンタルキャップ膜ＣＡＰ２を積層することにより、さらに大きなプラスシフトが得られることがわかった。
【００４１】
サンプル４（ＴａＮ／ＡｌＯ）は、１１０ｍＶ程度のマイナスシフトを示した。低酸素組成の酸化アルミニウムを用いたキャップ膜ＣＡＰ１では、窒化タンタルキャップ膜ＣＡＰ２を積層することにより、マイナスシフトが得られることがわかった。
【００４２】
サンプル２及びサンプル４の両方とも、窒化タンタルキャップ膜ＣＡＰ２の形成後に、不純物の活性化アニールが行われており、この熱処理が、後にさらに考察するように、窒化タンタルキャップ膜ＣＡＰ２による閾値電圧シフトに寄与しているものと思われる。
【００４３】
サンプル５（ＴａＮ）は、閾値電圧がほぼシフトしなかった。酸化アルミニウムキャップ膜ＣＡＰ１がなく、窒化タンタルキャップ膜ＣＡＰ２のみでは、閾値電圧のシフトがほぼ得られないことがわかった。
【００４４】
以上より、閾値電圧のマイナスシフトを得るには、サンプル４のような、低酸素組成の酸化アルミニウムを用いたキャップ膜に窒化タンタルキャップ膜を積層したキャップ膜構造が好ましいことがわかった。
【００４５】
第１実施例のｎ型ＭＯＳトランジスタの製造方法では、このようなキャップ膜構造を採用した。なお、低酸素組成の酸化アルミニウムを用いたキャップ膜は、ミキシングアニールが閾値電圧シフトにはほぼ影響しないこともわかった。この結果に基づき、第１実施例では、ミキシングアニールを省略した工程とした。
【００４６】
サンプル４（ＴａＮ／ＡｌＯ）とサンプル２（ＴａＮ／Ａｌ２Ｏ３）との比較から、酸化アルミニウムキャップ膜の酸素組成を低く設定したことが、閾値電圧のマイナスシフトに寄与したものと思われる。酸素組成の多寡の目安として、まずは、化学量論組成が挙げられよう。つまり、マイナスシフトを得るには、少なくとも、Ａｌに対するＯの比を１．５未満とすることが好ましいといえよう。さらに好ましくは、上述の実験の近傍の条件として、例えば、Ａｌに対するＯの比を０．７〜１．２とするのがよいであろう。
【００４７】
一方、閾値電圧のプラスシフトを得るには、サンプル１あるいはサンプル２のような、化学量論組成の酸化アルミニウムを用いたキャップ膜、あるいは、このキャップ膜にさらに窒化タンタルキャップ膜を積層したキャップ膜構造が好ましいことがわかった。なお、酸化アルミニウムの酸素組成は、厳密に化学量論組成でなくとも、化学量論組成の近傍の条件として、例えばＡｌに対するＯの比を１．４〜１．６とするのがよいであろう。
【００４８】
本願発明者は、さらに、窒化タンタルキャップ膜による閾値電圧シフトに伴って生じる他の物理量の変化についても調べ、窒化タンタルキャップ膜による閾値電圧シフトの理由について考察した。
【００４９】
図４は、サンプル２（ＴａＮ／Ａｌ２Ｏ３）及びサンプル４（ＴａＮ／ＡｌＯ）の、窒化タンタルキャップ膜による閾値電圧シフト量と、絶縁ゲート電極の等価酸化膜厚（ＥＯＴ）の増減量を示すグラフである。図４における閾値電圧シフト量とＥＯＴ増減量は、酸化アルミニウムキャップ膜のみの場合との差、つまり、サンプル１及びサンプル３との差である。「Ａｌ２Ｏ３上」と示された囲み中に、サンプル２の結果を示し、「ＡｌＯ上」と示された囲み中に、サンプル４の結果を示す。ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの結果を示す。
【００５０】
ｎ型及びｐ型ＭＯＳトランジスタの両方とも、サンプル２では、プラスの閾値電圧シフトが得られ、サンプル４では、マイナスの閾値電圧シフトが得られている。閾値電圧シフトの方向は、ＭＯＳトランジスタの導電型に依らないといえる。
【００５１】
また、サンプル２では、閾値電圧がプラスシフトするとともに、ＥＯＴが増加する傾向が見られる。一方、サンプル４では、閾値電圧がマイナスシフトするとともに、ＥＯＴが減少する傾向が見られる。
【００５２】
図５は、サンプル１〜サンプル４の、絶縁ゲート電極のＥＯＴを示すグラフである。ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの結果を示す。図４を参照して説明したように、化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合（サンプル１とサンプル２）は、窒化タンタルキャップ膜によりＥＯＴが増加し、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合（サンプル３とサンプル４）は、窒化タンタルキャップ膜によりＥＯＴが減少する傾向が見られる。
【００５３】
ＥＯＴの増加は、例えば、ゲート絶縁膜の膜厚増加や比誘電率低下等によるものと思われ、一方、ＥＯＴの減少は、例えば、ゲート絶縁膜の膜厚減少や比誘電率上昇等によるものと思われる。
【００５４】
図６は、絶縁ゲート電極におけるリーク電流（Ｉｇ）とゲート長（Ｌｓｅｍ）との関係を、サンプル１〜サンプル４について示すグラフである。サンプル１とサンプル２とを比較してわかるように、化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、リーク電流が減少する傾向が見られる。
【００５５】
一方、サンプル３とサンプル４とを比較してわかるように、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜を形成しても、リーク電流がほぼ変わらない傾向が見られる。
【００５６】
以上の結果をまとめると、化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、閾値電圧がさらにプラスにシフトするとともに、ＥＯＴが増加し、リーク電流が減少する傾向が見られる。
【００５７】
一方、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、閾値電圧がマイナスにシフトするとともに、ＥＯＴが減少し、リーク電流はほぼ変わらないという傾向が見られる。
【００５８】
次に、上述のような実験結果が得られた理由について考察する。なお、上述のような実験結果をすべて説明する理由は現在のところ明確でなく、以下の考察は、本願発明者の考える１つの仮説である。
【００５９】
化学量論組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、ＥＯＴが増加し、リーク電流が減少する傾向が見られた。これは、ゲート絶縁膜が厚くなっていることを示唆すると思われる。
【００６０】
しかし、窒化タンタルキャップ膜は金属膜であるので、単に窒化タンタルキャップ膜を積層しても、ゲート絶縁膜は厚くならない。なお、ここで、酸化アルミニウムキャップ膜も、ゲート絶縁膜として扱っている。
【００６１】
考えられる仮説としては、窒化タンタルキャップ膜の形成後の熱処理（本実験では不純物の活性化アニール）によって、酸化アルミニウムキャップ膜に含まれる酸素が窒化タンタルを酸化し、絶縁物である酸化窒化タンタルが生成するのではないかと思われる。これにより、ゲート絶縁膜が厚くなるものと思われる。
【００６２】
酸化窒化タンタルは、酸素空孔タイプであり、酸化窒化タンタル膜中の酸素空孔が、酸化アルミニウムキャップ膜に拡散し、酸化アルミニウムキャップ膜から酸素が、酸化窒化タンタル膜に移動するのではないかと思われる。
【００６３】
酸化アルミニウムキャップ膜には、酸素が抜けることにより、正電荷が生成するであろう。そして、Ａｌ２Ｏ３はショットキー欠陥タイプであるので、正電荷と対になる負電荷が生成されるのではないかと思われる。このようにして、酸化アルミニウムキャップ膜中に負電荷が生じることにより、閾値電圧がプラスにシフトしている可能性がある。
【００６４】
一方、低酸素組成の酸化アルミニウムを含むキャップ膜を用いた場合は、窒化タンタルキャップ膜により、ＥＯＴが減少したものの、リーク電流はほぼ変わらず増加はしない傾向が見られた。これは、ゲート絶縁膜が薄くなっているというよりは、ゲート絶縁膜の比誘電率が上昇していることを示唆すると思われる。
【００６５】
この場合には、酸化アルミニウムキャップ膜が低酸素組成であることにより、窒化タンタルが酸化されず、ゲート絶縁膜の膜厚増加は起こっていないと思われる。また、この場合には、窒化タンタル中の窒素が、下方のゲート絶縁膜中に放出されて、ゲート絶縁膜の窒化を促し、ゲート絶縁膜の比誘電率を上昇させているのではないかと思われる。さらに、窒化タンタルが、酸化物とはならないものの酸素を取り込んで、低酸素組成の酸化アルミニウムを還元しているのではないかと思われる。これにより、酸化アルミニウム膜厚が減少して、ゲート絶縁膜がやや薄くなっているとも思われる。
【００６６】
窒化タンタルからの窒素の放出や、低酸素組成の酸化アルミニウムの還元等は、窒化タンタルキャップ膜の形成後の熱処理（本実験では不純物の活性化アニール）によって促されているものと思われる。
【００６７】
低酸素組成の酸化アルミニウムが還元されて、酸素が抜けることにより、正電荷が生成するであろう。このようにして、酸化アルミニウムキャップ膜中に正電荷が生じることにより、閾値電圧がマイナスにシフトしている可能性がある。
【００６８】
なお、これらのメカニズムは、上述のような実験結果をすべて説明しようとして、現時点で推測された１つの仮説であり、他のメカニズムを否定するものではない。
【００６９】
本願発明者は、上述の実験結果に基づき、閾値電圧のマイナスシフトを得るために、酸化アルミニウムキャップ膜に用いる酸化アルミニウムを、少なくとも、化学量論組成よりも少ない酸素量の組成とするとともに、窒化タンタルキャップ膜の形成後に熱処理を行うことが、好ましいと考える。
【００７０】
なお、窒化タンタルキャップ膜には、ＴａＮ以外に、例えば、結合状態の異なるＴａ−Ｎ合金等を用いることもできるであろう。タンタル及び窒素を含む金属膜であれば、低酸素組成の酸化アルミニウムキャップ膜上に形成するキャップ膜として用いることができるであろう。
【００７１】
なお、タンタル及び窒素を含む金属膜のキャップ膜に対する熱処理は、例えば、８５０℃〜１１００℃の範囲が好適であろう。この熱処理は、他の熱処理、例えば、上述のように、不純物の活性化アニールで代用することもできる。
【００７２】
次に、第２実施例による半導体装置の製造方法について説明する。第２実施例では、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを作り分けて、ＣＭＯＳトランジスタを作製する。図７Ａ〜図７Ｕは、第２実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【００７３】
図７Ａを参照する。シリコン基板５１に、例えばＳＴＩで素子分離絶縁膜５２を形成し、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタがそれぞれ形成される活性領域を画定する。ｎ型ＭＯＳトランジスタが形成される活性領域にｐ型不純物を注入してｐ型ウェルｐｗを形成し、ｐ型ＭＯＳトランジスタが形成される活性領域にｎ型不純物を注入してｎ型ウェルｎｗを形成する。
【００７４】
図７Ｂを参照する。シリコン基板５１上に、第１実施例の下地絶縁膜３と同様にして、下地絶縁膜５３を形成する。
【００７５】
図７Ｃを参照する。下地絶縁膜５３の上に、第１実施例の高誘電率絶縁膜４と同様にして、高誘電率絶縁膜５４を形成する。
【００７６】
図７Ｄを参照する。高誘電率絶縁膜５４の上に、第１実施例の低酸素組成の酸化アルミニウムキャップ膜５と同様にして、例えばＡｌ：Ｏを１：１として、低酸素組成の酸化アルミニウムキャップ膜５５ａを形成する。
【００７７】
図７Ｅを参照する。低酸素組成の酸化アルミニウムキャップ膜５５ａの上に、例えばＰＶＤで厚さ３０ｎｍの窒化チタン膜を堆積して、ハードマスク膜７１を形成する。
【００７８】
図７Ｆを参照する。ハードマスク膜７１の上に、例えばＣＶＤで厚さ２０ｎｍの窒化シリコン膜を堆積して、ハードマスク膜７２を形成する。
【００７９】
図７Ｇを参照する。ハードマスク膜７２の上に、ｎ型ＭＯＳトランジスタの形成領域を覆い、ｐ型ＭＯＳトランジスタの形成領域を露出するレジストマスク７３を形成する。
【００８０】
図７Ｈを参照する。レジストマスク７３をマスクとして、例えばＣＦ４、ＣＨ３Ｆ、Ａｒ、及びＯ２を用いて、窒化シリコンのハードマスク膜７２をエッチングする。
【００８１】
図７Ｉを参照する。さらに、ハードマスク膜７２もマスクとして、例えば、過酸化水素水での処理及び水洗により、窒化チタンのハードマスク膜７１をエッチングする。レジストマスク７３が除去される。
【００８２】
図７Ｊを参照する。ハードマスク膜７２及び７１をマスクとして、例えば、硫酸と過酸化水素水の混合液（ＳＰＭ）での処理と水洗により、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａをエッチングする。
【００８３】
図７Ｋを参照する。例えば、希フッ酸処理及び水洗により、ハードマスク膜７２を除去する。
【００８４】
図７Ｌを参照する。ｐ型ＭＯＳトランジスタ側で露出した高誘電率絶縁膜５４上に、例えば、ＡＬＤにより、厚さ０．３ｎｍ〜１．０ｎｍ（例えば０．５ｎｍ）で、化学量論組成の酸化アルミニウムキャップ膜５５ｂを形成する。化学量論組成の酸化アルミニウムキャップ膜５５ｂは、ｎ型ＭＯＳトランジスタ側で、ハードマスク膜７１上に延在する。
【００８５】
図７Ｍを参照する。例えばＮ２雰囲気中、７５０℃〜１１００℃で、ミキシングアニールを行う。
【００８６】
図７Ｎを参照する。ｎ型ＭＯＳトランジスタ側の化学量論組成の酸化アルミニウムキャップ膜５５ｂ及びハードマスク膜７１を、ＳＰＭでの処理と水洗により除去する。このようにして、ｎ型ＭＯＳトランジスタ側には低酸素組成の酸化アルミニウムキャップ膜５５ａを形成し、ｐ型ＭＯＳトランジスタ側には化学量論組成の酸化アルミニウムキャップ膜５５ｂを形成する作り分けを行うことができる。
【００８７】
なお、ｐ型ＭＯＳトランジスタ側で高誘電率絶縁膜５４上に形成された部分の酸化アルミニウムキャップ膜５５ｂも、ややエッチングされる。しかし、この部分の酸化アルミニウムキャップ膜５５ｂは、ミキシングアニールで高誘電率絶縁膜５４中に拡散し、またミキシングアニールの高温で焼き固められているので、完全には除去されない。
【００８８】
図７Ｏを参照する。酸化アルミニウムキャップ膜５５ａ及び５５ｂの上に、第１実施例の窒化タンタルキャップ膜６と同様にして、窒化タンタルキャップ膜５６を形成する。
【００８９】
図７Ｐを参照する。窒化タンタルキャップ膜５６の上に、第１実施例の第１ゲート導電膜７と同様にして、第１ゲート導電膜５７を形成する。
【００９０】
図７Ｑを参照する。第１ゲート導電膜５７の上に、第１実施例の第２ゲート導電膜８と同様にして、第２ゲート導電膜５８を形成する。
【００９１】
図７Ｒを参照する。第２ゲート導電膜５８の上に、第１実施例のハードマスク膜９と同様にして、ハードマスク膜５９を形成する。
【００９２】
図７Ｓを参照する。第１実施例の絶縁ゲート電極ＩＧＥの形成工程と同様にして、ハードマスク膜５９、第２ゲート導電膜５８、第１ゲート導電膜５７、窒化タンタルキャップ膜５６、酸化アルミニウムキャップ膜５５ａ及び５５ｂ、高誘電率絶縁膜５４、及び下地絶縁膜５３をエッチングして、ｐ型ウェルｐｗ上にｎ型ＭＯＳトランジスタの絶縁ゲート電極ＩＧＥｎを形成するとともに、ｎ型ウェルｎｗ上にｐ型ＭＯＳトランジスタの絶縁ゲート電極ＩＧＥｐを形成する。
【００９３】
図７Ｔを参照する。絶縁ゲート電極ＩＧＥｎをマスクとして、ｐ型ウェルｐｗにｎ型不純物の注入を行ない、低濃度領域６０ｎを形成する。絶縁ゲート電極ＩＧＥｐをマスクとして、ｎ型ウェルｎｗにｐ型不純物の注入を行ない、低濃度領域６０ｐを形成する。
【００９４】
そして、第１実施例のサイドウォールスペーサ１１の形成工程と同様にして、絶縁ゲート電極ＩＧＥｎ及びＩＧＥｐのそれぞれの側壁上に、サイドウォールスペーサ６１を形成する。絶縁ゲート電極ＩＧＥｎ及びその側壁上のサイドウォールスペーサ６１をマスクとして、ｐ型ウェルｐｗにｎ型不純物の注入を行ない、高濃度ソース／ドレイン領域６２ｎを形成する。絶縁ゲート電極ＩＧＥｐ及びその側壁上のサイドウォールスペーサ６１をマスクとして、ｎ型ウェルｎｗにｐ型不純物の注入を行ない、高濃度ソース／ドレイン領域６２ｐを形成する。
【００９５】
低濃度領域６０ｎ及び６０ｐや、高濃度ソース／ドレイン領域６２ｎ及び６２ｐ等に注入された不純物を活性化するために、熱処理が行われる。例えば、約１０００℃を越える温度、例えば１０５０℃で、ＲＴＡが行われる。高濃度ソース／ドレイン領域６２ｎ及び６２ｐの表面にシリサイド膜６３を形成する。
【００９６】
図７Ｕを参照する。第１実施例の層間絶縁膜１４、コンタクトプラグ１５、層間絶縁膜１６、及び配線１７と同様にして、層間絶縁膜６４、コンタクトプラグ６５、層間絶縁膜６６、及び配線６７を形成する。さらに、公知の各種技術により、より上層の配線構造を形成して、多層配線構造を形成することができる。このようにして、第２実施例の半導体装置が作製される。
【００９７】
第２実施例によれば、ｎ型ＭＯＳトランジスタ側では低酸素組成の酸化アルミニウムキャップ膜を形成し、ｐ型ＭＯＳトランジスタ側では化学量論組成の酸化アルミニウムキャップ膜を形成する作り分けができる。
【００９８】
第２実施例でも、第１実施例と同様に、不純物活性化アニールを、窒化タンタルキャップ膜の形成後の熱処理と兼ねさせている。なお、窒化タンタルキャップ膜に対する熱処理を、独立に設けることもできる。
【００９９】
なお、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜を作り分ける方法は、第２実施例の方法に限らない。以下、第３実施例〜第５実施例として、さらに、酸化アルミニウムキャップ膜の他の作り分け方法について説明する。
【０１００】
第３実施例について説明する。図８Ａ〜図８Ｃは、第３実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。図８Ａ〜図８Ｃに示す以外の工程については、第２実施例に係る図を流用して、説明を進める。なお、第３実施例の説明において、第２実施例との対応が明確な部材に対しては、第２実施例の説明での参照符号を流用する（これは、第４及び第５実施例についても同様である）。まず、第２実施例の図７Ｃで示した工程までと同様にして、高誘電率絶縁膜５４までを形成する。
【０１０１】
図８Ａを参照する。第２実施例では、高誘電率絶縁膜５４の全面上に、低酸素組成の酸化アルミニウムキャップ膜５５ａを形成したが（図７Ｄ参照）、第３実施例では、高誘電率絶縁膜５４の全面上に、化学量論組成の酸化アルミニウムキャップ膜５５ｂを形成する。
【０１０２】
図８Ｂを参照する。第２実施例の図７Ｅ〜図７Ｋを参照して説明した工程と同様にして、ハードマスク膜７１等によるマスクを形成して、化学量論組成の酸化アルミニウムキャップ膜５５ｂをエッチングする。第３実施例では、ハードマスク膜７１等によるマスクがｐ型ＭＯＳトランジスタ形成領域を覆い、ｎ型ＭＯＳトランジスタ形成領域を露出して、ｎ型ＭＯＳトランジスタ側の化学量論組成の酸化アルミニウムキャップ膜５５ｂが除去される。
【０１０３】
図８Ｃを参照する。ｎ型ＭＯＳトランジスタ側で露出した高誘電率絶縁膜５４上に、低酸素組成の酸化アルミニウムキャップ膜５５ａを形成する。低酸素組成の酸化アルミニウムキャップ膜５５ａは、ｐ型ＭＯＳトランジスタ側で、ハードマスク膜７１上に延在する。さらに、ミキシングアニールを行う。
【０１０４】
そして、第２実施例の図７Ｎを参照して説明した工程と同様にして、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａ及びハードマスク膜７１を除去する。その後は、第２実施例の図７Ｏ〜図７Ｕを参照して説明した工程と同様にして、窒化タンタルキャップ膜５６の形成以後の工程を行い、ＣＭＯＳトランジスタを形成する。
【０１０５】
第３実施例でも、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜の作り分けを行うことができる。
【０１０６】
なお、図８Ｃに示すように、第３実施例では、ｎ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａが露出した状態で、ミキシングアニールが行われる。低酸素組成の酸化アルミニウムキャップ膜５５ａの成膜装置と、ミキシングアニールを行う熱処理装置とが、真空搬送で結ばれていない場合は、低酸素組成の酸化アルミニウムキャップ膜５５ａが、大気に曝露されてやや酸化する可能性がある。
【０１０７】
低酸素組成の酸化アルミニウムキャップ膜５５ａの酸化を防止するという観点からは、第２実施例のように、低酸素組成の酸化アルミニウムキャップ膜５５ａが先付けされ、（ハードマスク膜７１で）カバーされた状態でミキシングアニール工程に進む方が望ましいといえる。
【０１０８】
次に、第４実施例について説明する。図９Ａ〜図９Ｆは、第４実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。図９Ａ〜図９Ｆに示す以外の工程については、第２実施例に係る図を流用して、説明を進める。まず、第２実施例の図７Ｄで示した工程までと同様にして、低酸素組成の酸化アルミニウムキャップ膜５５ａまでを形成する。
【０１０９】
図９Ａを参照する。低酸素組成の酸化アルミニウムキャップ膜５５ａ上に、窒化タンタルキャップ膜５６を形成する。
【０１１０】
図９Ｂを参照する。第２実施例の図７Ｅ〜図７Ｉを参照して説明した工程と同様にして、窒化タンタルキャップ膜５６上に、ハードマスク膜７２及び７１によるマスクを形成する。ハードマスク膜７２及び７１によるマスクが、ｎ型ＭＯＳトランジスタ形成領域を覆い、ｐ型ＭＯＳトランジスタ形成領域の窒化タンタルキャップ膜５６が露出している。
【０１１１】
図９Ｃを参照する。ｐ型ＭＯＳトランジスタ側で露出した窒化タンタルキャップ膜５６、及びその下の低酸素組成の酸化アルミニウムキャップ膜５５ａを、酸化する。この酸化処理は、例えば、ＡｒベースでＯ２を０．１％〜１％含むガスを用いて、０．１Ｐａ〜１０Ｐａ、４００℃〜７００℃の条件で行う。なお、ｐ型ＭＯＳトランジスタ側の下地絶縁膜５３を、酸化により増膜させないように、例えばＯ２濃度０．１％、１Ｐａ、４００℃での処理が望ましいであろう。
【０１１２】
この酸化処理で、ｐ型ＭＯＳトランジスタ側の窒化タンタルキャップ膜５６を、酸化窒化タンタルキャップ膜５６ｂにするとともに、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａを、化学量論組成の酸化アルミニウムキャップ膜５５ｂとする。
【０１１３】
図９Ｄを参照する。ミキシングアニールを行う。
【０１１４】
図９Ｅを参照する。例えば窒化シリコンのハードマスク膜７２を、例えば希フッ酸処理及び水洗により除去し、例えば窒化チタンのハードマスク膜７１を、例えば過酸化水素水での処理及び水洗により除去する。
【０１１５】
図９Ｆを参照する。窒化タンタルキャップ膜５６及び酸化窒化タンタルキャップ膜５６ｂの上に、第１ゲート導電膜５７、第２ゲート導電膜５８を積層する。さらに、第２ゲート導電膜５８上にハードマスク膜５９を形成する。
【０１１６】
その後は、第２実施例の図７Ｓ〜図７Ｕを参照して説明した工程と同様にして、絶縁ゲート電極のパターニング以後の工程を行い、ＣＭＯＳトランジスタを形成する。
【０１１７】
第４実施例でも、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜の作り分けを行うことができる。
【０１１８】
第４実施例では、ｐ型ＭＯＳトランジスタ側で、窒化タンタルキャップ膜５６を酸化させた。閾値電圧のプラスシフトの一要因として、酸化窒化タンタルキャップ膜から化学量論組成の酸化アルミニウムキャップ膜への酸素空孔の移動が考えられるので、第４実施例のような方法でも、ｐ型ＭＯＳトランジスタにおける閾値電圧のプラスシフトが得られるのではないかと思われる。
【０１１９】
なお、第４実施例では、窒化タンタルキャップ膜５６及び酸化窒化タンタルキャップ膜５６ｂの形成後に、ミキシングアニールを行っている。このミキシングアニールを、窒化タンタルキャップ膜による閾値電圧シフトを促す熱処理と兼ねるようにすることもできるであろう。
【０１２０】
次に、第５実施例について説明する。図１０Ａ及び図１０Ｂは、第５実施例のＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。図１０Ａ及び図１０Ｂに示す以外の工程については、第２実施例に係る図を流用して、説明を進める。まず、第２実施例の図７Ｄで示した工程までと同様にして、低酸素組成の酸化アルミニウムキャップ膜５５ａまでを形成する。
【０１２１】
さらに、第２実施例の図７Ｅ〜図７Ｉを参照して説明した工程と同様にして、低酸素組成の酸化アルミニウムキャップ膜５５ａ上に、ハードマスク膜７２及び７１によるマスクを形成する。
【０１２２】
図１０Ａを参照する。ハードマスク膜７２及び７１によるマスクが、ｎ型ＭＯＳトランジスタ形成領域を覆い、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａが露出している。
【０１２３】
そして、ｐ型ＭＯＳトランジスタ側の低酸素組成の酸化アルミニウムキャップ膜５５ａを酸化して、化学量論組成の酸化アルミニウムキャップ膜５５ｂとする。この酸化処理は、例えば、ＡｒベースでＯ２を０．１％〜１％含むガスを用いて、０．１Ｐａ〜１０Ｐａ、４００℃〜７００℃の条件で行う。なお、ｐ型ＭＯＳトランジスタ側の下地絶縁膜５３を、酸化により増膜させないように、例えばＯ２濃度０．１％、１Ｐａ、４００℃での処理が望ましいであろう。
【０１２４】
図１０Ｂを参照する。ミキシングアニールを行う。
【０１２５】
その後は、第３実施例の図９Ｅを参照して説明した工程と同様にして、ハードマスク膜７２及びハードマスク膜７１除去し、さらに、第２実施例の図７Ｏ〜図７Ｕを参照して説明した工程と同様にして、窒化タンタルキャップ膜５６の形成以後の工程を行い、ＣＭＯＳトランジスタを形成する。
【０１２６】
第５実施例でも、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで、酸化アルミニウムキャップ膜の作り分けを行うことができる。
【０１２７】
第２実施例〜第５実施例のように、ＣＭＯＳトランジスタを形成する場合は、ｎ型ＭＯＳトランジスタ側では、化学量論組成よりも酸素量の少ない酸化アルミニウムを含む酸化アルミニウムキャップ膜が形成され、ｐ型ＭＯＳトランジスタ側では、ｎ型ＭＯＳトランジスタ側の酸化アルミニウムキャップ膜の含む酸化アルミニウムよりも、酸素量の多い組成の酸化アルミニウムを含む酸化アルミニウムキャップ膜が形成される。
【０１２８】
なお、ＣＭＯＳトランジスタを形成する場合、ｐ型ＭＯＳトランジスタ側の化学量論組成の酸化アルミニウムキャップ膜が形成された後に、ミキシングアニールが行われる。ミキシングアニールとして充分な熱量が与えられるのであれば、不純物活性化アニールを、ミキシングアニールと兼ねさせることもできよう。また、窒化タンタルキャップ膜による閾値電圧シフトを促すための熱処理と、ミキシングアニールとを兼ねさせることもできよう。
【０１２９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１３０】
以上説明した第１実施例〜第５実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
（付記２）
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上及び前記第２酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
（付記３）
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程、を含み、
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程で露出した、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成する付記２に記載の半導体装置の製造方法。
（付記４）
前記第２酸化アルミニウム膜の形成後に、前記マスクが前記第１酸化アルミニウム膜を覆った状態のまま、ミキシングアニールを行う工程をさらに有する付記３に記載の半導体装置の製造方法。
（付記５）
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上及び前記ｐ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成し、
前記ｎ型領域上を覆い前記ｐ型領域上を露出するマスクを用い、前記ｐ型領域上の前記第２アルミニウム膜をエッチングする工程、を含み、
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上の前記第２酸化アルミニウム膜をエッチングする工程で露出した、前記ｐ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成する付記２に記載の半導体装置の製造方法。
（付記６）
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記第２酸化アルミニウム膜を形成する工程は、前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜を酸化して、前記第２酸化アルミニウム膜を形成する付記２に記載の半導体装置の製造方法。
（付記７）
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記タンタル窒素含有膜及び前記第１酸化アルミニウム膜を酸化して、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成するとともに、前記第２酸化アルミニウム膜上に、酸化されたタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上及び前記酸化されたタンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜及び前記酸化されたタンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
（付記８）
前記熱処理が、ミキシングアニールを兼ねる付記７に記載の半導体装置の製造方法。
（付記９）
前記第１酸化アルミニウム膜を形成する工程は、Ａｌ：Ｏが１：０．７〜１．２の範囲の前記第１酸化アルミニウム膜を形成する付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記第２酸化アルミニウム膜を形成する工程は、Ａｌ：Ｏが１：１．４〜１．６の範囲の前記第２酸化アルミニウム膜を形成する付記２〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１１）
前記第１酸化アルミニウム膜を形成する工程は、原子層堆積で前記第１酸化アルミニウム膜を形成する付記１〜１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）
前記第２酸化アルミニウム膜を形成する工程は、原子層堆積で前記第２酸化アルミニウム含有膜を形成する付記２〜５のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記第１酸化アルミニウム膜を形成する工程は、厚さ０．３ｎｍ〜１．０ｎｍの範囲の前記第１酸化アルミニウム膜を形成する付記１〜１２のいずれか１つに記載の半導体装置の製造方法。
（付記１４）
前記第２酸化アルミニウム膜を形成する工程は、厚さ０．３ｎｍ〜１．０ｎｍの範囲の前記第２酸化アルミニウム膜を形成する付記２〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１５）
前記タンタル窒素含有膜を形成する工程は、前記タンタル窒素含有膜としてＴａＮ膜を形成する付記１〜１４のいずれか１つに記載の半導体装置の製造方法。
（付記１６）
前記タンタル窒素含有膜を形成する工程は、厚さ０．１ｎｍ〜１．０ｎｍの範囲の前記タンタル窒素含有膜を形成する付記１〜１５のいずれか１つに記載の半導体装置の製造方法。
（付記１７）
前記熱処理を行う工程は、８５０℃〜１１００℃の範囲で前記熱処理を行う付記１〜１６のいずれか１つに記載の半導体装置の製造方法。
（付記１８）
前記熱処理を行う工程は、前記ｎ型不純物を注入する工程の後に行なわれて、不純物活性化アニールを兼ねる付記１〜１７のいずれか１つに記載の半導体装置の製造方法。
（付記１９）
前記第２酸化アルミニウム膜の形成後、前記熱処理を行う工程の前に、ミキシングアニールを行なう工程をさらに有する付記２〜７のいずれか１つに記載の半導体装置の製造方法。
（付記２０）
前記ゲート絶縁膜は、比誘電率がＳｉＯ２に比べて高い値を示し、Ｈｆ、または、Ｚｒ、または、Ｔａと、酸素とを含む誘電体材料の絶縁膜を含む付記１〜１９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１３１】
１、５１ シリコン基板
２、５２ 素子分離絶縁膜
３、５３ 下地絶縁膜
４、５４ 高誘電率絶縁膜
５、５５ａ 低酸素組成の酸化アルミニウムキャップ膜
５５ｂ 化学量論組成の酸化アルミニウムキャップ膜
６、５６ 窒化タンタルキャップ膜
５６ｂ 酸化窒化タンタルキャップ膜
７、５７ 第１ゲート導電膜
８、５８ 第２ゲート導電膜
９、５９ ハードマスク膜
１０、６０ｎ、６０ｐ 低濃度領域
１１、６１ サイドウォールスペーサ
１２、６２ｎ、６２ｐ 高濃度ソース／ドレイン領域
１３、６３ シリサイド膜
７１、７２ ハードマスク膜
７３ レジストマスク
【特許請求の範囲】
【請求項１】
半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項２】
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上及び前記第２酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項３】
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程、を含み、
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程で露出した、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２酸化アルミニウム膜の形成後に、前記マスクが前記第１酸化アルミニウム膜を覆った状態のまま、ミキシングアニールを行う工程をさらに有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上及び前記ｐ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成し、
前記ｎ型領域上を覆い前記ｐ型領域上を露出するマスクを用い、前記ｐ型領域上の前記第２アルミニウム膜をエッチングする工程、を含み、
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上の前記第２酸化アルミニウム膜をエッチングする工程で露出した、前記ｐ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成する請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記第２酸化アルミニウム膜を形成する工程は、前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜を酸化して、前記第２酸化アルミニウム膜を形成する請求項２に記載の半導体装置の製造方法。
【請求項７】
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記タンタル窒素含有膜及び前記第１酸化アルミニウム膜を酸化して、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成するとともに、前記第２酸化アルミニウム膜上に、酸化されたタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上及び前記酸化されたタンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜及び前記酸化されたタンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項８】
前記第１酸化アルミニウム膜を形成する工程は、Ａｌ：Ｏが１：０．７〜１．２の範囲の前記第１酸化アルミニウム膜を形成する請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１酸化アルミニウム膜を形成する工程は、原子層堆積で前記第１酸化アルミニウム膜を形成する請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記タンタル窒素含有膜を形成する工程は、前記タンタル窒素含有膜としてＴａＮ膜を形成する請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理を行う工程は、８５０℃〜１１００℃の範囲で前記熱処理を行う請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記熱処理を行う工程は、前記ｎ型不純物を注入する工程の後に行なわれて、不純物活性化アニールを兼ねる請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板のｐ型領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項２】
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上及び前記第２酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項３】
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程、を含み、
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上の前記第１酸化アルミニウム膜をエッチングする工程で露出した、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２酸化アルミニウム膜の形成後に、前記マスクが前記第１酸化アルミニウム膜を覆った状態のまま、ミキシングアニールを行う工程をさらに有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２酸化アルミニウム膜を形成する工程は、前記ｎ型領域上及び前記ｐ型領域上の前記ゲート絶縁膜上に、前記第２酸化アルミニウム膜を形成し、
前記ｎ型領域上を覆い前記ｐ型領域上を露出するマスクを用い、前記ｐ型領域上の前記第２アルミニウム膜をエッチングする工程、を含み、
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上の前記第２酸化アルミニウム膜をエッチングする工程で露出した、前記ｐ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成する請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１酸化アルミニウム膜を形成する工程は、前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜を形成し、
前記第２酸化アルミニウム膜を形成する工程は、前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記第１酸化アルミニウム膜を酸化して、前記第２酸化アルミニウム膜を形成する請求項２に記載の半導体装置の製造方法。
【請求項７】
半導体基板のｐ型領域上及びｎ型領域上に、ゲート絶縁膜を形成する工程と、
前記ｐ型領域上及び前記ｎ型領域上の前記ゲート絶縁膜上に、化学量論組成よりも酸素量の少ない第１酸化アルミニウム膜を形成する工程と、
前記第１酸化アルミニウム膜上に、タンタルと窒素とを含むタンタル窒素含有膜を形成する工程と、
前記ｐ型領域上を覆い前記ｎ型領域上を露出するマスクを用い、前記ｎ型領域上の前記タンタル窒素含有膜及び前記第１酸化アルミニウム膜を酸化して、前記ｎ型領域上の前記ゲート絶縁膜上に、前記第１酸化アルミニウム膜の酸素量よりも多い酸素量を有する第２酸化アルミニウム膜を形成するとともに、前記第２酸化アルミニウム膜上に、酸化されたタンタル窒素含有膜を形成する工程と、
前記タンタル窒素含有膜上及び前記酸化されたタンタル窒素含有膜上に、導電膜を形成する工程と、
前記導電膜をパターニングして、前記ｐ型領域上に第１ゲート電極を形成し、前記ｎ型領域上に第２ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記ｐ型領域にｎ型不純物を注入する工程と、
前記第２ゲート電極をマスクとして、前記ｎ型領域にｐ型不純物を注入する工程と、
前記タンタル窒素含有膜及び前記酸化されたタンタル窒素含有膜の形成後に、熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項８】
前記第１酸化アルミニウム膜を形成する工程は、Ａｌ：Ｏが１：０．７〜１．２の範囲の前記第１酸化アルミニウム膜を形成する請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１酸化アルミニウム膜を形成する工程は、原子層堆積で前記第１酸化アルミニウム膜を形成する請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記タンタル窒素含有膜を形成する工程は、前記タンタル窒素含有膜としてＴａＮ膜を形成する請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理を行う工程は、８５０℃〜１１００℃の範囲で前記熱処理を行う請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記熱処理を行う工程は、前記ｎ型不純物を注入する工程の後に行なわれて、不純物活性化アニールを兼ねる請求項１〜１１のいずれか１項に記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図２】
【図３】
【図５】
【図７−１】
【図７−２】
【図７−３】
【図７−４】
【図７−５】
【図７−６】
【図７−７】
【図７−８】
【図８】
【図９−１】
【図９−２】
【図１０】
【図４】
【図６】
【図１−２】
【図１−３】
【図１−４】
【図２】
【図３】
【図５】
【図７−１】
【図７−２】
【図７−３】
【図７−４】
【図７−５】
【図７−６】
【図７−７】
【図７−８】
【図８】
【図９−１】
【図９−２】
【図１０】
【図４】
【図６】
【公開番号】特開２０１２−４９１８１（Ｐ２０１２−４９１８１Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８７２４４（Ｐ２０１０−１８７２４４）
【出願日】平成２２年８月２４日（２０１０．８．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２４日（２０１０．８．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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