半導体装置およびその製造方法
【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、チャネルのひずみを利用して高速化を実現する電界効果トランジスタの構造およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスのより一層の高速化を図る手段の１つとして、ひずみシリコン（Ｓｉ）技術がある。これはシリコン層にひずみを加えることによって、キャリア移動度の向上を実現することのできる技術である。すなわち、応力を加えてチャネルのシリコン結晶格子をひずませると、等方的であったシリコン結晶のバンド構造の対称性が崩れてエネルギー準位の分裂が生じる。シリコン結晶のバンド構造が変化した結果、格子振動によるキャリア散乱の減少または有効質量の低減などにより、電子および正孔の移動度が向上する。
【０００３】
ひずみシリコン技術には、例えばシリコン（Ｓｉ）結晶格子の一部をカーボン（Ｃ）と置換したＳｉ：Ｃ層をソース／ドレインに形成する方法（以下、Ｓｉ：Ｃソース／ドレインという）、シリコン（Ｓｉ）に一定のゲルマニウム（Ｇｅ）を固溶した混合結晶によりソース／ドレインを構成する方法（以下、埋め込みＳｉＧｅソース／ドレインという）、ＳＭＴ（Stress Memorization Technique）、およびＤＳＬ（Dual Stress Liner）などがあり、一部は製品にも適用されている。
【０００４】
Ｓｉ：Ｃソース／ドレインは、ｎチャネル型電界効果トランジスタに適用されるひずみシリコン技術であり、ＣＶＤ（Chemical Vapor Deposition）法によりＳｉ：Ｃ層を形成する方法（非特許文献１）と、ソース／ドレインを構成する不純物拡散層を形成する際にカーボンをイオン注入してＳｉ：Ｃ層を形成する方法（特許文献１、非特許文献２）とがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／０２５４４６１号明細書
【非特許文献】
【０００６】
【非特許文献１】B. Yang, “High-performance nMOSFET with in-situ Phosphorus-doped embedded Si:C (ISPD eSi:C) source-drain stressor”, in IEDM Tech. Dig, 2008, pp.51-55
【非特許文献２】S. S. Chung, “Design of High-Performance and Highly Reliable nMOSFETs with Embedded Si:C S/D ExtensionStressor (Si:C S/D-E)”, in Symp. VLSI Tech. Dig., 2009, pp.158-159
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、Ｓｉ：Ｃソース／ドレインを適用した電界効果トランジスタの開発を行っている。より詳しくは、ｎチャネル型電界効果トランジスタのソース／ドレインにＳｉ：Ｃ層を形成することにより、チャネルに強い引っ張り応力を加えて電子の移動度の向上を図ることを以て、ｎチャネル型電界効果トランジスタの性能の向上を図っている。
【０００８】
まず、ＣＶＤ法により形成されたＳｉ：Ｃ層をソース／ドレインに有するｎチャネル型電界効果トランジスタから構成されるＣＭＩＳデバイスの製造方法を簡単に説明する。
【０００９】
基板の主面上に、ｎチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極と、ｐチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を形成した後、ｎチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｐ型不純物拡散層を形成する。続いて、ｎチャネル型電界効果トランジスタのゲート電極およびｐチャネル型電界効果トランジスタのゲート電極のそれぞれの側壁にサイドウォールを形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側の基板を選択エッチングした後、この選択エッチングされた領域にＣＶＤ法によりＳｉ：Ｃ層を形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側のＳｉ：Ｃ層に第２ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのサイドウォールの両側の基板に第２ｐ型不純物拡散層を形成する。その後、基板に熱処理を施すことにより、第１および第２ｎ型不純物拡散層内のｎ型不純物ならびに第１および第２ｐ型不純物拡散層内のｐ型不純物を活性化させて、第１および第２ｎ型不純物拡散層からなるｎチャネル型電界効果トランジスタの一対のソース／ドレインを形成し、第１および第２ｐ型不純物拡散層からなるｐチャネル型電界効果トランジスタの一対のソース／ドレインを形成する。
【００１０】
次に、イオン注入法により形成されたＳｉ：Ｃ層をソース／ドレインに有するｎチャネル型電界効果トランジスタから構成されるＣＭＩＳデバイスの製造方法を簡単に説明する。
【００１１】
基板の主面上に、ｎチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極と、ｐチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を形成した後、ｎチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｐ型不純物拡散層を形成する。続いて、ｎチャネル型電界効果トランジスタのゲート電極およびｐチャネル型電界効果トランジスタのゲート電極のそれぞれの側壁にサイドウォールを形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側の基板に第２ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのサイドウォールの両側の基板に第２ｐ型不純物拡散層を形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側の第２ｎ型不純物拡散層にカーボンをイオン注入する。その後、基板に熱処理を施すことにより、第１および第２ｎ型不純物拡散層内のｎ型不純物ならびに第１および第２ｐ型不純物拡散層内のｐ型不純物を活性化させて、第１および第２ｎ型不純物拡散層からなるｎチャネル型電界効果トランジスタの一対のソース／ドレインを形成し、第１および第２ｐ型不純物拡散層からなるｐチャネル型電界効果トランジスタの一対のソース／ドレインを形成する。同時に、再結晶化させて、ｎチャネル型電界効果トランジスタのソース／ドレインが形成された領域にＳｉ：Ｃ層を形成する。
【００１２】
しかしながら、Ｓｉ：Ｃソース／ドレインを適用したＣＭＩＳデバイスについては、以下に説明する種々の技術的課題が存在する。
【００１３】
ＣＶＤ法によりＳｉ：Ｃ層を形成する際には、長時間、基板の温度を５００〜７００℃程度とする必要がある。しかし、このとき、ｐチャネル型電界効果トランジスタのソース／ドレインの一部を構成する第１ｐ型不純物拡散層内のｐ型不純物（特にボロン（Ｂ））が徐々に拡散するため、ｐチャネル型電界効果トランジスタの動作特性が劣化してしまう。
【００１４】
また、浅い接合のソース／ドレインを形成するためには、１０００℃以上の高温で短時間の熱処理を基板に施して、ｎチャネル型電界効果トランジスタの第１および第２ｎ型不純物拡散層内のｎ型不純物ならびにｐチャネル型電界効果トランジスタの第１および第２ｐ型不純物拡散層内のｐ型不純物を活性化させることが望ましい。しかし、１０００℃以上の高温で短時間の熱処理を行うとＣＶＤ法により形成されたＳｉ：Ｃ層内からカーボンが抜けて、所望するカーボン濃度が得られない。そのため、ｎ型不純物およびｐ型不純物の上記活性化には、１０００℃よりも低温で長時間の熱処理が基板に施される。その結果、ｐチャネル型電界効果トランジスタにおいて、浅い接合のソース／ドレインが形成できないという問題が生じていた。
【００１５】
一方、イオン注入法によりＳｉ：Ｃ層を形成する際には、カーボンをイオン注入した後、基板に熱処理を施して再結晶化させる必要がある。この熱処理によりＳｉ：Ｃ層のひずみ量、ｎチャネル型電界効果トランジスタの第１および第２ｎ型不純物拡散層の寄生抵抗、およびｐチャネル型電界効果トランジスタの第１および第２ｐ型不純物拡散層の寄生抵抗が決まるため、熱処理条件の最適化が必要である。また、Ｓｉ：Ｃ層のひずみ量はカーボンのイオン注入における注入量および注入エネルギーにも依存するため、これら条件の最適化も必要である。しかし、ｎチャネル型電界効果トランジスタでは、第１および第２ｎ型不純物拡散層のプロファイルとひずみのプロファイルとを同時に形成するため、熱処理条件およびイオン注入条件のプロセスウインドウは狭く、最適な第１および第２ｎ型不純物拡散層の寄生抵抗と最適なＳｉ：Ｃ層のひずみ量とを両立させることは困難である。
【００１６】
また、本発明者らは、Ｓｉ：Ｃ層のひずみ量を大きくするには、高温でかつ短時間の熱処理、例えばＬＳＡ（Laser Spike Annealing）またはＦＬＡ（Flash Lamp Annealing）が効果的であることを見出した。しかし、ＬＳＡまたはＦＬＡのみでは、カーボン以外の不純物の活性化が十分に起こらずに寄生抵抗が高くなり、ＣＭＩＳデバイスの性能が劣化することが分かった。
【００１７】
本発明の目的は、ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２０】
この実施の形態は、単結晶シリコンからなる半導体基板に形成されたｐ型ウェルにｎチャネル型電界効果トランジスタを有する半導体装置であって、ｎチャネル型電界効果トランジスタのソース／ドレインは、ゲート電極の側壁の下周辺のｐ型ウェルに形成された第１ｎ型不純物拡散層と、ゲート電極の側壁から所定の距離を離れてｐ型ウェルに形成された第２ｎ型不純物拡散層とから構成され、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、第２ｎ型不純物拡散層にシリコン格子の一部をカーボンで置換したＳｉ：Ｃ層が形成されており、Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置よりも浅いものである。
【００２１】
また、この実施の形態は、単結晶シリコンからなる半導体基板の主面にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、半導体基板の主面にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の両側の半導体基板に第１ｎ型不純物をイオン注入して第１ｎ型不純物拡散層を形成する工程と、ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程と、サイドウォールの両側の半導体基板に第２ｎ型不純物をイオン注入して第２ｎ型不純物拡散層を形成する工程と、半導体基板に第１熱処理を施して、第１ｎ型不純物および第２ｎ型不純物を活性化させて、第１ｎ型不純物拡散層および第２ｎ型不純物拡散層からなる一対のソース／ドレインを形成する工程と、その後、第２ｎ型不純物拡散層にクラスターカーボンをイオン注入して、アモルファス層を形成する工程と、半導体基板に第２熱処理を施して、アモルファス層を再結晶化させてＳｉ：Ｃ層を形成する工程とを有し、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置よりも浅いものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１によるＣＭＩＳデバイスの要部断面図である。
【図２】本発明の実施の形態１によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図３】図２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図５】図４に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図６】図５に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１０】（ａ）および（ｂ）はそれぞれクラスターカーボンおよびカーボンのイオン注入を説明する半導体基板の要部断面図である。
【図１１】図９に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１２】図１１に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１３】図１２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるＣＭＩＳデバイスの要部断面図である。
【図１５】本発明の実施の形態２によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図１６】図１５に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１７】図１６に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１８】図１７に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１９】図１８に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２０】図１９に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２１】図２０に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２２】図２１に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２３】図２２に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２４】図２３に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２５】図２４に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２６】図２５に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２７】図２６に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２８】図２７に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２９】図２８に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図３０】図２９に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図３１】図３０に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図３２】図３１に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、単結晶シリコンからなるウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
本実施の形態１によるＣＭＩＳデバイスの一例を図１に示す。図１はＣＭＩＳデバイスの要部断面図である。
【００３０】
ｐＭＩＳは、単結晶シリコンからなる半導体基板１の主面に形成された素子分離２に囲まれた活性領域に形成され、活性領域にはｎ型ウェル４が形成されている。素子分離２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００３１】
ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）の主面には、例えばハフニウム（Ｈｆ）系のＨｉｇｈ−ｋ膜からなるゲート絶縁膜５が形成されている。さらにその上には、例えば金属化合物（例えば窒化チタン（ＴｉＮ）膜）６ａと多結晶シリコン膜６ｂとの積層膜からなるゲート電極６が形成されている。ゲート電極６の上面にはシリサイド膜１７が形成されている。ゲート電極６の側壁には、酸化シリコン膜９ａと窒化シリコン膜９ｂとの積層膜からなるサイドウォール９が形成されている。
【００３２】
ｐＭＩＳのゲート電極６の両側の半導体基板１（ｎ型ウェル４）には、相対的に低濃度の一対のｐ型拡張領域（第１ｐ型不純物拡散層）７および相対的に高濃度の一対のｐ型拡散領域（第２ｐ型不純物拡散層）１１が形成されており、ｐ型拡張領域７とｐ型拡散領域１１とからｐＭＩＳのソース／ドレインが構成される。
【００３３】
ｐＭＩＳのソース／ドレインの一部を構成するｐ型拡張領域７は、ｎ型ウェル４にｐ型不純物が導入されて、ゲート電極６の側壁下周辺のｎ型ウェル４に形成されている。また、ｐＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｐ型拡散領域１１は、ｎ型ウェル４にｐ型不純物が導入されて、ゲート電極６の側壁から所定の距離（ｐ型拡張領域７の幅）を離れて形成されている。ｐ型拡散領域１１の上面にはシリサイド膜１７が形成されている。
【００３４】
ｎＭＩＳは、単結晶シリコンからなる半導体基板１の主面に形成された素子分離２に囲まれた活性領域に形成され、活性領域にはｐ型ウェル３が形成されている。素子分離２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００３５】
ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）の主面には、例えばハフニウム系のＨｉｇｈ−ｋ膜からなるゲート絶縁膜５が形成されている。さらにその上には、例えば金属化合物（例えば窒化チタン膜）６ａと多結晶シリコン膜６ｂとの積層膜からなるゲート電極６が形成されている。ゲート電極６の上面にはシリサイド膜１７が形成されている。ゲート電極６の側壁には、酸化シリコン膜９ａと窒化シリコン膜９ｂとの積層膜からなるサイドウォール９が形成されている。
【００３６】
ｎＭＩＳのゲート電極６の両側の半導体基板１（ｐ型ウェル３）には、相対的に低濃度の一対のｎ型拡張領域（第１ｎ型不純物拡散層）８および相対的に高濃度の一対のｎ型拡散領域（第２ｎ型不純物拡散層）１３が形成されており、ｎ型拡張領域８とｎ型拡散領域１３とからｎＭＩＳのソース／ドレインが構成される。
【００３７】
ｎＭＩＳのソース／ドレインの一部を構成するｎ型拡張領域８は、ｐ型ウェル３にｎ型不純物が導入されて、ゲート電極６の側壁下周辺のｐ型ウェル３に形成されている。ｎ型拡張領域８の深さ（半導体基板１の主面からｎ型拡張領域８とｐ型ウェル３との接合部（第１接合部）までの半導体基板１の厚さ方向の距離）Ｌｅは、例えば１０〜２０ｎｍ程度である。
【００３８】
ｎＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｎ型拡散領域１３は、ｐ型ウェル３にｎ型不純物が導入されて、ゲート電極６の側壁から所定の距離（ｎ型拡張領域８の幅）を離れて形成されている。ｎ型拡散領域１３の深さ（半導体基板１の主面からｎ型拡散領域１３とｐ型ウェル３との接合部（第２接合部）までの半導体基板１の厚さ方向の距離）Ｌｄは、例えば５０〜８０ｎｍ程度である。また、ｎ型拡散領域１３のシート抵抗は、例えば１００〜２００Ω／ｓｑ．であり、その上面にはシリサイド膜１７が形成されている。
【００３９】
さらに、ｎ型拡散領域１３内であってシリサイド膜１７の真下には、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層１６が形成されている。シリコンと置換したカーボンの濃度は、例えば１〜２ａｔ．％程度である。Ｓｉ：Ｃ層１６の深さ（半導体基板１の主面からカーボンの濃度が最大となる位置までの半導体基板１の厚さ方向の距離）Ｌｓは、例えば４０ｎｍ程度であり、Ｓｉ：Ｃ層１６はｎ型拡散領域１３により囲まれている。
【００４０】
このように、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域１３にＳｉ：Ｃ層１６を形成してｎＭＩＳのチャネルに引っ張り応力を加えることによって、チャネルのシリコンをひずませることができる。その結果、シリコンのバンド構造が変調されて電子のサブバンド間の散乱が減少するとともにその実効質量が低減するので、電子の移動度を向上させることができる。
【００４１】
Ｓｉ：Ｃ層１６のシート抵抗は、例えば３００Ω／ｓｑ．であり、ｎ型拡散領域１３のシート抵抗よりも高くなる。しかし、Ｓｉ：Ｃ層１６はｎ型拡散領域１３により囲まれており、また、Ｓｉ：Ｃ層１６の上面にシリサイド膜１７が形成されることから、ｎＭＩＳの動作特性に及ぼすＳｉ：Ｃ層１６のシート抵抗の影響は小さいと考えられる。
【００４２】
さらに、ｐＭＩＳおよびｎＭＩＳを覆って窒化シリコン膜１８および層間絶縁膜１９が形成されている。窒化シリコン膜１８および層間絶縁膜１９の所定の箇所には接続孔２０が開口している。さらに、接続孔２０の内部にはプラグ２１が埋め込まれており、層間絶縁膜１９の上面には、プラグ２１と電気的に接続する配線２２が形成されている。
【００４３】
次に、本実施の形態１によるひずみシリコン技術を用いたＣＭＩＳデバイスの製造方法を図２〜図１３を用いて工程順に説明する。図２〜図９および図１１〜図１３はＣＭＩＳデバイスの要部断面図、図１０（ａ）および（ｂ）はそれぞれクラスターカーボンおよびカーボンのイオン注入を説明するｎＭＩＳの要部断面図である。
【００４４】
まず、図２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１の素子分離領域に、例えば深さ０．３μｍ程度の溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより素子分離２を形成する。
【００４５】
次に、半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロン（Ｂ）をイオン注入してｐ型ウェル３を形成する。同様に、半導体基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ｎ型ウェル４を形成する。
【００４６】
次に、図３に示すように、半導体基板１の主面にＨｉｇｈ−ｋ膜からなるゲート絶縁膜５を形成する。Ｈｉｇｈ−ｋ膜は、例えばハフニウムを含む酸化物（例えば酸化ハフニウム（ＨｆＯ２））である。続いてゲート絶縁膜５上にスパッタリング法により金属化合物６ａ、例えば窒化チタン膜を堆積し、さらに金属化合物６ａ上にＣＶＤ法により多結晶シリコン膜６ｂを堆積する。
【００４７】
次に、レジストパターンをマスクとして多結晶シリコン膜６ｂおよび金属化合物６ａを順次エッチングして、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６を形成する。ゲート電極６の高さは、例えば１００ｎｍ程度である。
【００４８】
次に、図４に示すように、ｎＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｐＭＩＳ形成領域にゲート電極６をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロン（ＢＦ２）をイオン注入し、ゲート電極６の両側の半導体基板１（ｎ型ウェル４）に一対のｐ型拡張領域（第１ｐ型不純物拡散層）７を形成する。
【００４９】
同様に、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｎＭＩＳ形成領域にゲート電極６をマスクとしてｎ型不純物、例えばリンまたはヒ素をイオン注入し、ゲート電極６の両側の半導体基板１（ｐ型ウェル３）に一対のｎ型拡張領域（第１ｎ型不純物拡散層）８を形成する。
【００５０】
次に、図５に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜９ａを堆積した後、さらに、酸化シリコン膜９ａ上に、例えば厚さ５０ｎｍ程度の窒化シリコン膜９ｂを堆積する。続いて、窒化シリコン膜９ｂおよび酸化シリコン膜９ａをＲＩＥ（Reactive Ion Etching）法により順次エッチングして、ゲート電極６の側壁にサイドウォール９を形成する。サイドウォール９の長さ（サイドウォール長）Ｌ１は、例えば２０〜４０ｎｍ程度である。
【００５１】
次に、図６に示すように、ｎＭＩＳ形成領域をレジストパターン１０により覆い、半導体基板１のｐＭＩＳ形成領域にゲート電極６およびサイドウォール９をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをイオン注入し、サイドウォール９の両側の半導体基板１（ｎ型ウェル４）に一対のｐ型拡散領域（第２ｐ型不純物拡散層）１１を形成する。
【００５２】
次に、図７に示すように、レジストパターン１０を除去した後、ｐＭＩＳ形成領域をレジストパターン１２により覆い、半導体基板１のｎＭＩＳ形成領域にゲート電極６およびサイドウォール９をマスクとしてｎ型不純物、例えばヒ素、またはリンをイオン注入し、サイドウォール９の両側の半導体基板１（ｐ型ウェル３）に一対のｎ型拡散領域（第２ｎ型不純物拡散層）１３を形成する。ヒ素のイオン注入における注入量および注入エネルギーはそれぞれ１０〜３０ｋｅＶおよび１〜５Ｅ１５／ｃｍ２、リンのイオン注入における注入量および注入エネルギーはそれぞれ２〜１０ｋｅＶおよび３〜５Ｅ１５／ｃｍ２である。
【００５３】
次に、レジストパターン１２を除去した後、半導体基板１に、例えば１０００〜１１００℃のスパイクアニール（第１熱処理）を施して、ｐＭＩＳ形成領域に形成されたｐ型拡張領域７およびｐ型拡散領域１１内のｐ型不純物、ならびにｎＭＩＳ形成領域に形成されたｎ型拡張領域８およびｎ型拡散領域１３内のｎ型不純物を活性化させる。
【００５４】
これにより、ｐＭＩＳ形成領域に、ｐＭＩＳのｐ型拡張領域７およびｐ型拡散領域１１からなるソース／ドレインが形成される。同様に、ｎＭＩＳ形成領域に、ｎＭＩＳのｎ型拡張領域８およびｎ型拡散領域１３からなるソース／ドレインが形成される。ｎＭＩＳ形成領域に形成されるｎ型拡張領域８の深さＬｅは、例えば１０〜２０ｎｍ程度、ｎ型拡散領域１３の深さＬｄは、例えば５０〜８０ｎｍ程度である。また、ｎ型拡散領域１３のシート抵抗は、例えば１００〜２００Ω／ｓｑ．である。
【００５５】
次に、図８に示すように、ｐＭＩＳ形成領域をレジストパターン１４により覆い、半導体基板１のｎＭＩＳ形成領域にゲート電極６およびサイドウォール９をマスクとして、カーボン（Ｃ）と水素（Ｈ）との化合物であるクラスターカーボン（例えばＣ７Ｈ７等）をイオン注入し、サイドウォール９の両側の半導体基板１（ｐ型ウェル３）をアモルファス化してアモルファス層１５を形成する。
【００５６】
この際、先に形成したｎ型拡散領域１３の濃度プロファイルを変えないようにするため、先に形成したｎ型拡散領域１３の深さＬｄよりも浅い領域にカーボンの最大濃度が位置するように、上記クラスターカーボンがイオン注入される。例えばクラスターカーボンのイオン注入における注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、また、注入量は１〜５Ｅ１５／ｃｍ２の範囲が適していると考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに３Ｅ１５／ｃｍ２を中心値とする範囲が最も好適と考えられる。
【００５７】
ｐＭＩＳ形成領域は、レジストパターン１４により覆われているので、サイドウォール９の両側の半導体基板１（ｎ型ウェル４）はアモルファス化されない。
【００５８】
次に、図９に示すように、半導体基板１に熱処理（第２熱処理）を施すことにより、アモルファス層１５を再結晶化させて、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層１６を形成する。シリコンと置換されるカーボンの濃度は、例えば１〜２ａｔ．％程度であり、また、Ｓｉ：Ｃ層１６のシート抵抗は、例えば３００Ω／ｓｑ．となる。この熱処理は、例えばＬＳＡまたはＦＬＡにより行われ、熱処理の温度は、例えば１１００〜１３５０℃の範囲が適していると考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに１２００℃を中心値とする範囲が最も好適と考えられる。また、熱処理の時間は１ｍ秒以下、例えば０．２５〜０．８ｍ秒の範囲が適していると考えられる。このように、この熱処理は、例えば１１００〜１３５０℃の高温で行われるが、例えば０．２５〜０．８ｍ秒の短時間で行われること、また、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１内のｐ型不純物はすでに活性化されていることから、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１の不純物濃度プロファイルの変化を抑えることができる。
【００５９】
クラスターカーボンのイオン注入とその後の熱処理により、ｎ型拡散領域１３内に、半導体基板１の主面から、例えば４０ｎｍ程度の位置にカーボンの最大濃度が位置するＳｉ：Ｃ層１６が形成される。すなわち、ｎ型拡張領域８の深さＬｅとｎ型拡散領域１３の深さＬｄとの間にカーボンの最大濃度が位置するようにＳｉ：Ｃ層１６が形成される。
【００６０】
Ｓｉ：Ｃ層１６のシート抵抗は、ｎ型拡散領域１３のシート抵抗よりも高くなるが、Ｓｉ：Ｃ層１６はｎ型拡散領域１３により囲まれており、また、後の工程において、Ｓｉ：Ｃ層１６の上面にシリサイド膜１７が形成されることから、ｎＭＩＳの動作特性に及ぼすＳｉ：Ｃ層１６のシート抵抗の影響は小さいと考えられる。
【００６１】
ところで、図１０（ｂ）に示すように、カーボンのみをイオン注入すると、４価のカーボンはチャネリングを起こしやすいことから、Ｓｉ：Ｃ層１６の深さが不均一となる。しかし、クラスターカーボンをイオン注入すると、チャネリングが生じにくいことから、図１０（ａ）に示すように、Ｓｉ：Ｃ層１６の深さが均一となり、所望する深さのＳｉ：Ｃ層１６を形成することができる。従って、クラスターカーボンを用いた場合は、カーボンのみを用いた場合に比べて、Ｓｉ：Ｃ層１６の深さの制御が容易であり、Ｓｉ：Ｃ層１６を形成したことによるｎＭＩＳの動作特性のばらつきを防ぐことができる。
【００６２】
また、クラスターカーボンは４価のカーボンよりも重いことから、クラスターカーボンを用いた場合は、カーボンのみを用いた場合に比べて、アモルファス層が形成されやすく、さらに、イオン注入の時間が短くなり（約１／７）、生産性が向上する。
【００６３】
次に、図１１に示すように、ｐＭＩＳのゲート電極６（多結晶シリコン膜６ｂ）とｐ型拡散領域１１の上面およびｎＭＩＳのゲート電極６（多結晶シリコン膜６ｂ）とｎ型拡散領域１３の上面にそれぞれ選択的にシリサイド膜１７を形成する。シリサイド膜１７は、例えばニッケル（Ｎｉ）シリサイド膜またはコバルト（Ｃｏ）シリサイド膜である。
【００６４】
次に、図１２に示すように、半導体基板１の主面上に窒化シリコン膜１８および層間絶縁膜１９を順次形成する。この層間絶縁膜１９は、例えばＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）膜、酸窒化シリコン膜、または酸化シリコン膜である。続いて、層間絶縁膜１９をＣＭＰ法により研磨して、その表面を平坦化する。
【００６５】
次に、図１３に示すように、レジストパターンをマスクとするドライエッチングにより、窒化シリコン膜１８および層間絶縁膜１９の所定の箇所に接続孔２０を形成する。続いて、接続孔２０の内部を含む半導体基板１の主面上にバリア金属膜（例えば窒化チタン膜）および金属膜（例えばタングステン（Ｗ）膜）を順次堆積した後、バリア金属膜および金属膜をＣＭＰ法により研磨して、接続孔２０の内部にバリア金属膜および金属膜を埋め込み、プラグ２１を形成する。バリア金属膜は金属膜が半導体基板１へ拡散するのを防ぐ機能を有する。
【００６６】
その後、半導体基板１の主面上に金属膜（例えばアルミニウム（Ａｌ）膜または銅（Ｃｕ）膜など）を堆積した後、レジストパターンをマスクとしたドライエッチングにより金属膜を加工して配線２２を形成する。以上の工程により、本実施の形態１によるＣＭＩＳデバイスが略完成する。
【００６７】
このように、本実施の形態１によれば、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域１３にＳｉ：Ｃ層１６を形成することにより、ｎＭＩＳのチャネルに引っ張り応力を加えて、チャネルのシリコンをひずませることができるので、電子の移動度を向上させることができる。
【００６８】
さらに、所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）を形成する工程と、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成する工程とをそれぞれ異なる工程で行うことにより、ｎＭＩＳのソース／ドレインの最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを両立させることができる。
【００６９】
また、ｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後に、所望するひずみ量を有するＳｉ：Ｃ層１６を形成するための高温（例えば１１００〜１３５０℃）での熱処理が行われる。しかし、この熱処理は、例えば０．２５〜０．８ｍ秒の短時間で行われること、また、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１内のｐ型不純物はすでに活性化されていることから、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１の不純物濃度プロファイルの変化を抑えることができるので、ｐＭＩＳの浅い接合のソース／ドレインを形成することができる。
【００７０】
これらにより、ＣＭＩＳデバイスにおいて、ｐＭＩＳの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎＭＩＳの動作特性を向上させることができる。
【００７１】
（実施の形態２）
本実施の形態２によるｎＭＩＳは、前述した実施の形態１によるｎＭＩＳとほぼ同じ構造であるが、本実施の形態２によるｐＭＩＳが、前述した実施の形態１によるｐＭＩＳの構造と異なる。
【００７２】
本実施の形態２によるＣＭＩＳデバイスの一例を図１４に示す。図１４はＣＭＩＳデバイスの要部断面図である。
【００７３】
ｐＭＩＳは、単結晶シリコンからなる半導体基板３１の主面に形成された素子分離３２に囲まれた活性領域に形成され、活性領域にはｎ型ウェル３４が形成されている。素子分離３２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００７４】
ｐＭＩＳ形成領域の半導体基板３１（ｎ型ウェル３４）の主面には、例えば酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜３５が形成されている。さらにその上には、例えば多結晶シリコン膜からなるゲート電極３９が形成されている。ゲート電極３９のゲート長は、例えば５０ｎｍ程度であり、その上面にはシリサイド膜５５が形成されている。ゲート電極３９の側壁には、窒化シリコン膜からなるサイドウォール５０が形成されている。
【００７５】
ｐＭＩＳのゲート電極３９の両側の半導体基板３１（ｎ型ウェル３４）には、相対的に低濃度の一対のｐ型拡張領域（第１ｐ型不純物拡散層）４９および相対的に高濃度の一対のｐ型拡散領域（第２ｐ型不純物拡散層）４５が形成されており、ｐ型拡張領域４９とｐ型拡散領域４５とからｐＭＩＳのソース／ドレインが構成される。しかし、このソース／ドレインは、半導体基板３１の初期主面よりもその主面を持ち上げた構造（Elevated Source/Drain）を有している。
【００７６】
ｐＭＩＳのソース／ドレインの一部を構成するｐ型拡張領域４９は、半導体基板３１（ｎ型ウェル３４）にｐ型不純物が導入されて、ゲート電極３９の側壁下周辺のｎ型ウェル３４に形成されている。また、ｐＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｐ型拡散領域４５は、ゲート電極３９の両側に形成されたシリコンゲルマニウム（ＳｉＧｅ）層にｐ型不純物が導入されて、ゲート電極３９の側壁から所定の距離（ｐ型拡張領域４９の幅）を離れて形成されている。ｐ型拡散領域４５の上面にはシリサイド膜５５が形成されている。
【００７７】
ｐ型拡散領域４５となるｐ型不純物が導入されたシリコンゲルマニウム層は、ゲート電極３９の側壁から所定の距離を離れた半導体基板３１の活性領域に溝４４を形成し、その後、エピタキシャル成長法により溝４４の内部および半導体基板３１の初期主面からさらに持ち上げられて選択的に形成される。シリコンゲルマニウム層の厚さは、例えば４０〜１００ｎｍ程度である。
【００７８】
このように、ｐＭＩＳのソース／ドレインを主として構成するｐ型拡散領域４５をｐ型不純物が導入されたシリコンゲルマニウム層で形成することによって、シリコンゲルマニウムの格子定数はシリコンの格子定数より大きいことから、ｐＭＩＳのチャネルに圧縮応力が加えられて、チャネルのシリコンをひずませることができる。その結果、シリコンのバンド構造が変調されて正孔のサブバンド間の散乱が減少するとともにその実効質量が低減するので、正孔の移動度を向上させることができる。
【００７９】
ｎＭＩＳは、単結晶シリコンからなる半導体基板３１の主面に形成された素子分離３２に囲まれた活性領域に形成され、活性領域にはｐ型ウェル３３が形成されている。素子分離３２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００８０】
ｎＭＩＳ形成領域の半導体基板３１（ｐ型ウェル３３）の主面には、例えば酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜３５が形成されている。さらにその上には、例えば多結晶シリコン膜からなるゲート電極３９が形成されている。ゲート電極３９のゲート長は、例えば５０ｎｍ程度であり、その上面にはシリサイド膜５５が形成されている。ゲート電極３９の側壁には、窒化シリコン膜からなるサイドウォール５０が形成されている。
【００８１】
ｎＭＩＳのゲート電極３９の両側の半導体基板３１（ｐ型ウェル３３）には、相対的に低濃度の一対のｎ型拡張領域（第１ｎ型不純物拡散層）４８および相対的に高濃度の一対のｎ型拡散領域（第２ｎ型不純物拡散層）５１が形成されており、ｎ型拡張領域４８とｎ型拡散領域５１とからｎＭＩＳのソース／ドレインが構成される。
【００８２】
ｎＭＩＳのソース／ドレインの一部を構成するｎ型拡張領域４８は、半導体基板３１（ｐ型ウェル３３）にｎ型不純物が導入されて、ゲート電極３９の側壁下周辺のｐ型ウェル３３に形成されている。ｎ型拡張領域４８の深さＬｅは、例えば１０〜２０ｎｍ程度である。
【００８３】
ｎＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｎ型拡散領域５１は、半導体基板３１（ｐ型ウェル３３）にｎ型不純物が導入されて、ゲート電極３９の側壁から所定の距離（ｎ型拡張領域４８の幅）を離れて形成されている。ｎ型拡散領域５１の深さＬｄは、例えば５０〜８０ｎｍ程度である。また、ｎ型拡散領域５１のシート抵抗は、例えば１００〜２００Ω／ｓｑ．であり、その上面にはシリサイド膜５５が形成されている。
【００８４】
さらに、ｎ型拡散領域５１内であってシリサイド膜５５の真下には、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層５４が形成されている。シリコンと置換したカーボンの濃度は、例えば１〜２ａｔ．％程度である。Ｓｉ：Ｃ層５４の深さＬｓは、例えば４０ｎｍ程度であり、Ｓｉ：Ｃ層５４はｎ型拡散領域５１により囲まれている。
【００８５】
このように、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域５１にＳｉ：Ｃ層５４を形成して、ｎＭＩＳのチャネルに引っ張り応力を加えることによって、チャネルのシリコンをひずませることができる。その結果、シリコンのバンド構造が変調されて電子のサブバンド間の散乱が減少するとともにその実効質量が低減するので、電子の移動度を向上させることができる。
【００８６】
さらに、ｐＭＩＳおよびｎＭＩＳを覆って窒化シリコン膜５６および層間絶縁膜５７が形成されている。窒化シリコン膜５６および層間絶縁膜５７の所定の箇所に接続孔５８が開口している。さらに、接続孔５８の内部にはプラグ５９が埋め込まれており、層間絶縁膜５７の上面には、プラグ５９と電気的に接続する配線６０が形成されている。
【００８７】
本実施の形態２によるひずみシリコン技術を用いたＣＭＩＳデバイスの製造方法を図１５〜図３２を用いて工程順に説明する。図１５〜図３２はＣＭＩＳデバイスの要部断面図である。
【００８８】
まず、図１５に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）３１を用意する。次に、この半導体基板３１の素子分離領域に、例えば深さ０．３μｍ程度の溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより素子分離３２を形成する。
【００８９】
次に、半導体基板３１のｎＭＩＳ形成領域にｐ型不純物、例えばボロンをイオン注入してｐ型ウェル３３を形成する。同様に、半導体基板３１のｐＭＩＳ形成領域にｎ型不純物、例えばリンまたはヒ素をイオン注入して、ｎ型ウェル３４を形成する。
【００９０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングにより半導体基板３１の表面を洗浄した後、半導体基板３１の主面にゲート絶縁膜３５を形成する。続いてゲート絶縁膜３５上にＣＶＤ法により多結晶シリコン膜３６を堆積する。多結晶シリコン膜３６の厚さは、例えば１００〜１４０ｎｍ程度である。
【００９１】
次に、図１６に示すように、多結晶シリコン膜３６上に酸化シリコン膜３７および窒化シリコン膜３８を順次堆積する。酸化シリコン膜３７の厚さは、例えば２〜８ｎｍ程度であり、窒化シリコン膜３８の厚さは、例えば１０〜６０ｎｍ程度である。
【００９２】
次に、図１７に示すように、レジストパターンをマスクとしたドライエッチングにより、窒化シリコン膜３８、酸化シリコン膜３７、および多結晶シリコン膜３６を順次エッチングして、多結晶シリコン膜３６からなる、ｐＭＩＳのゲート電極３９およびｎＭＩＳのゲート電極３９を形成する。
【００９３】
次に、図１８に示すように、半導体基板３１を熱酸化して、例えば厚さ４〜２０ｎｍ程度の酸化シリコン膜４０を半導体基板３１の露出した主面（ｐ型ウェル３３およびｎ型ウェル３４上）およびゲート電極３９の露出した表面に形成する。
【００９４】
次に、図１９に示すように、半導体基板３１の主面上に窒化シリコン膜４１を堆積する。窒化シリコン膜４１の厚さは、例えば５０ｎｍ程度である。
【００９５】
次に、図２０に示すように、ｎＭＩＳ形成領域をレジストパターン４２により覆い、窒化シリコン膜４１および酸化シリコン膜４０をＲＩＥ法によりエッチングして、ｐＭＩＳのゲート電極３９の側壁にサイドウォール４３を形成する。
【００９６】
次に、図２１に示すように、レジストパターン４２を除去した後、ウエットエッチングによりｐＭＩＳのソース／ドレインが形成される領域の半導体基板３１を加工して溝（基板リセス）４４を形成する。なお、ここでは溝４４の形成にウエットエッチングを用いたが、ドライエッチングを用いることもできる。ウエットエッチングを用いると半導体基板３１へのダメージが無いという利点を有するが、ゲート電極３９の下にまでサイドエッチングが進むため、溝４４の寸法制御が難しい。これに対して、ドライエッチングを用いると上記サイドエッチングが抑えられて溝４４の寸法制御が容易であるという利点を有するが、半導体基板３１へのダメージを有してしまう。
【００９７】
次に、図２２に示すように、エピタキシャル成長法により溝４４の内部および半導体基板３１の初期主面（溝４４を形成する前の半導体基板３１の主面）からさらに持ち上げてｐ型不純物が導入されたシリコンゲルマニウム層を選択的に形成し、さらにシリコンゲルマニウム層上にシリコン層４６を形成する。このｐ型不純物が導入されたシリコンゲルマニウム層がｐ型拡散領域（第２ｐ型不純物拡散層）４５となる。シリコンゲルマニウム層は、例えばＤＣＳ（Dichlorosilane：ＳｉＨ２Ｃｌ２）、ゲルマン（ＧｅＨ４）、塩酸（ＨＣｌ）、およびジボラン（Ｂ２Ｈ６）などのガスを用いたエピタキシャル成長法により形成される。シリコンゲルマニウム層の厚さは、例えば４０〜１００ｎｍ程度であり、シリコン層４６の厚さは、例えば５〜２０ｎｍ程度である。
【００９８】
ここではシリコンゲルマニウム層を半導体基板３１の初期主面よりも持ち上げて形成したが、これに限定されるものではなく、シリコンゲルマニウム層を半導体基板３１の初期主面とほぼ同じ高さまで（溝４４の内部が埋まるまで）形成する様態でもかまわない。
【００９９】
ｐＭＩＳのソース／ドレインにシリコンゲルマニウム層を採用することによって、ｐＭＩＳのチャネルに強い圧縮応力が加わるので、正孔の移動度が向上して、ｐＭＩＳの動作速度の向上を図ることができる。
【０１００】
次に、図２３に示すように、半導体基板３１を熱酸化して、例えば厚さ１〜４ｎｍ程度の酸化シリコン膜４７をシリコン層４６の上面に形成する。
【０１０１】
次に、図２４に示すように、窒化シリコン膜３８，４１を熱リン酸により除去する。
【０１０２】
次に、図２５に示すように、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｎＭＩＳ形成領域にゲート電極３９をマスクとしてｎ型不純物、例えばリンまたはヒ素をイオン注入し、ゲート電極３９の両側の半導体基板３１（ｐ型ウェル３３）に一対のｎ型拡張領域４８（第１ｎ型不純物拡散層）を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｐＭＩＳ形成領域にゲート電極３９をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをイオン注入し、ゲート電極３９の両側の半導体基板３１（ｎ型ウェル３４）に一対のｐ型拡張領域４９（第１ｐ型不純物拡散層）を形成する。
【０１０３】
次に、図２６に示すように、半導体基板３１の主面上に窒化シリコン膜５０ａを堆積する。
【０１０４】
次に、図２７に示すように、窒化シリコン膜５０ａをＲＩＥ法によりエッチングして、ゲート電極３９の側壁にサイドウォール５０を形成する。続いて、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｎＭＩＳ形成領域にゲート電極３９およびサイドウォール５０をマスクとしてｎ型不純物、例えばリンまたはヒ素をイオン注入し、サイドウォール５０の両側の半導体基板３１（ｐ型ウェル３３）に一対のｎ型拡散領域５１（第２ｎ型不純物拡散層）を形成する。
【０１０５】
次に、半導体基板３１に、例えば１０００〜１１００℃のスパイクアニール（第１熱処理）を施して、ｐＭＩＳ形成領域に形成されたｐ型拡張領域４９およびｐ型拡散領域４５内のｐ型不純物、ならびにｎＭＩＳ形成領域に形成されたｎ型拡張領域４８およびｎ型拡散領域５１内のｎ型不純物を活性化させる。これにより、ｐＭＩＳ形成領域にｐＭＩＳのｐ型拡張領域４９およびｐ型拡散領域４５からなるソース／ドレインが形成される。同様に、ｎＭＩＳ形成領域にｎＭＩＳのｎ型拡張領域４８およびｎ型拡散領域５１からなるソース／ドレインが形成される。
【０１０６】
次に、図２８に示すように、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｎＭＩＳ形成領域にゲート電極３９およびサイドウォール５０をマスクとして、前述した実施の形態１と同様に、カーボンと水素との化合物であるクラスターカーボン（例えばＣ７Ｈ７等）をイオン注入し、サイドウォール５０の両側の半導体基板３１（ｐ型ウェル３３）をアモルファス化してアモルファス層５３を形成する。
【０１０７】
この際、先に形成したｎ型拡散領域５１の濃度プロファイルを変えないようにするため、先に形成したｎ型拡散領域５１の深さＬｄよりも浅い領域にカーボンの最大濃度が位置するように、上記クラスターカーボンがイオン注入される。例えばカーボンのイオン注入における注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、また、注入量は１〜５Ｅ１５／ｃｍ２の範囲が適していると考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに３Ｅ１５／ｃｍ２を中心値とする範囲が最も好適と考えられる。
【０１０８】
ｐＭＩＳ形成領域は、レジストパターンにより覆われているので、サイドウォール５０の両側のｐ型拡散領域（シリコンゲルマニウム層）４５はアモルファス化されない。
【０１０９】
次に、図２９に示すように、前述した実施の形態１と同様に、半導体基板３１に熱処理（第２熱処理）を施すことにより、アモルファス層５３を再結晶化させて、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層５４を形成する。シリコンと置換されるカーボンの濃度は、例えば１〜２ａｔ．％程度であり、また、Ｓｉ：Ｃ層５４のシート抵抗は、例えば３００Ω／ｓｑ．となる。また、ｎ型拡張領域４８の深さＬｅとｎ型拡散領域５１の深さＬｄとの間にカーボンの最大濃度が位置するようにＳｉ：Ｃ層５４が形成される。
【０１１０】
次に、図３０に示すように、ｐＭＩＳのゲート電極３９とｐ型拡散領域４５の上面およびｎＭＩＳのゲート電極３９とｎ型拡散領域５１の上面にそれぞれ選択的にシリサイド膜５５を形成する。シリサイド膜５５は、例えばニッケルシリサイド膜またはコバルトシリサイド膜である。
【０１１１】
次に、図３１に示すように、半導体基板３１の主面上に窒化シリコン膜５６および層間絶縁膜５７を順次形成する。この層間絶縁膜５７は、例えばＴＥＯＳ膜、酸窒化シリコン膜、または酸化シリコン膜である。続いて、層間絶縁膜５７をＣＭＰ法により研磨して、その表面を平坦化する。
【０１１２】
次に、図３２に示すように、レジストパターンをマスクとするドライエッチングにより、窒化シリコン膜５６および層間絶縁膜５７の所定の箇所に接続孔５８を形成する。続いて、接続孔５８の内部を含む半導体基板３１の主面上にバリア金属膜（例えば窒化チタン膜）および金属膜（例えばタングステン膜）を順次堆積した後、バリア金属膜および金属膜をＣＭＰ法により研磨して、接続孔５８の内部にバリア金属膜および金属膜を埋め込み、プラグ５９を形成する。バリア金属膜は金属膜が半導体基板３１へ拡散するのを防ぐ機能を有する。
【０１１３】
その後、半導体基板３１の主面上に金属膜（例えばアルミニウム膜または銅膜など）を堆積した後、レジストパターンをマスクとしたドライエッチングによりこの金属膜を加工して配線６０を形成する。以上の工程により、本実施の形態２によるＣＭＩＳデバイスが略完成する。
【０１１４】
なお、本実施の形態２では、ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜３５を、例えば酸化シリコン膜または酸窒化シリコン膜で構成し、ゲート電極３９を、例えば多結晶シリコン膜により構成したが、前述した実施の形態１と同様に、ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜３５を、例えばＨｉｇｈ−ｋ膜で構成し、ゲート電極３９を、例えば窒化チタン膜と多結晶シリコン膜との積層膜により構成してもよい。
【０１１５】
このように、実施の形態２によれば、ｐＭＩＳのソース／ドレインを主として構成するｐ型拡散領域４５をｐ型不純物が導入されたシリコンゲルマニウム層で形成することによって、ｐＭＩＳのチャネルに圧縮応力が加えられて、チャネルのシリコンをひずませることができる。また、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域５１にＳｉ：Ｃ層５４を形成することによって、ｎＭＩＳのチャネルに引っ張り応力が加えられて、チャネルのシリコンをひずませることができる。これらにより、ｐＭＩＳでは正孔の移動度を向上させることが、ｎＭＩＳでは電子の移動度を向上させることができるので、ひずみシリコン技術を用いたＣＭＩＳデバイスの動作特性を向上させることができる。
【０１１６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１７】
本発明は、チャネルのひずみを利用して高速化を実現する電界効果トランジスタを有する半導体装置に適用することができる。
【符号の説明】
【０１１８】
１ 半導体基板
２ 素子分離
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ ゲート電極
６ａ 金属化合物
６ｂ 多結晶シリコン膜
７ ｐ型拡張領域（第１ｐ型不純物拡散層）
８ ｎ型拡張領域（第１ｎ型不純物拡散層）
９ サイドウォール
９ａ 酸化シリコン膜
９ｂ 窒化シリコン膜
１０ レジストパターン
１１ ｐ型拡散領域（第２ｐ型不純物拡散層）
１２ レジストパターン
１３ ｎ型拡散領域（第２ｎ型不純物拡散層）
１４ レジストパターン
１５ アモルファス層
１６ Ｓｉ：Ｃ層
１７ シリサイド膜
１８ 窒化シリコン膜
１９ 層間絶縁膜
２０ 接続孔
２１ プラグ
２２ 配線
３１ 半導体基板
３２ 素子分離
３３ ｐ型ウェル
３４ ｎ型ウェル
３５ ゲート絶縁膜
３６ 多結晶シリコン膜
３７ 酸化シリコン膜
３８ 窒化シリコン膜
３９ ゲート電極
４０ 酸化シリコン膜
４１ 窒化シリコン膜
４２ レジストパターン
４３ サイドウォール
４４ 溝（基板リセス）
４５ ｐ型拡散領域（第２ｐ型不純物拡散層）
４６ シリコン層
４７ 酸化シリコン膜
４８ ｎ型拡張領域（第１ｎ型不純物拡散層）
４９ ｐ型拡張領域（第１ｐ型不純物拡散層）
５０ サイドウォール
５０ａ 窒化シリコン膜
５１ ｎ型拡散領域（第２ｎ型不純物拡散層）
５３ アモルファス層
５４ Ｓｉ：Ｃ層
５５ シリサイド膜
５６ 窒化シリコン膜
５７ 層間絶縁膜
５８ 接続孔
５９ プラグ
６０ 配線
Ｌ１ サイドウォール長
Ｌｄ ｎ型拡散領域の深さ
Ｌｅ ｎ型拡張領域の深さ
Ｌｓ Ｓｉ：Ｃ層の深さ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、チャネルのひずみを利用して高速化を実現する電界効果トランジスタの構造およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスのより一層の高速化を図る手段の１つとして、ひずみシリコン（Ｓｉ）技術がある。これはシリコン層にひずみを加えることによって、キャリア移動度の向上を実現することのできる技術である。すなわち、応力を加えてチャネルのシリコン結晶格子をひずませると、等方的であったシリコン結晶のバンド構造の対称性が崩れてエネルギー準位の分裂が生じる。シリコン結晶のバンド構造が変化した結果、格子振動によるキャリア散乱の減少または有効質量の低減などにより、電子および正孔の移動度が向上する。
【０００３】
ひずみシリコン技術には、例えばシリコン（Ｓｉ）結晶格子の一部をカーボン（Ｃ）と置換したＳｉ：Ｃ層をソース／ドレインに形成する方法（以下、Ｓｉ：Ｃソース／ドレインという）、シリコン（Ｓｉ）に一定のゲルマニウム（Ｇｅ）を固溶した混合結晶によりソース／ドレインを構成する方法（以下、埋め込みＳｉＧｅソース／ドレインという）、ＳＭＴ（Stress Memorization Technique）、およびＤＳＬ（Dual Stress Liner）などがあり、一部は製品にも適用されている。
【０００４】
Ｓｉ：Ｃソース／ドレインは、ｎチャネル型電界効果トランジスタに適用されるひずみシリコン技術であり、ＣＶＤ（Chemical Vapor Deposition）法によりＳｉ：Ｃ層を形成する方法（非特許文献１）と、ソース／ドレインを構成する不純物拡散層を形成する際にカーボンをイオン注入してＳｉ：Ｃ層を形成する方法（特許文献１、非特許文献２）とがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／０２５４４６１号明細書
【非特許文献】
【０００６】
【非特許文献１】B. Yang, “High-performance nMOSFET with in-situ Phosphorus-doped embedded Si:C (ISPD eSi:C) source-drain stressor”, in IEDM Tech. Dig, 2008, pp.51-55
【非特許文献２】S. S. Chung, “Design of High-Performance and Highly Reliable nMOSFETs with Embedded Si:C S/D ExtensionStressor (Si:C S/D-E)”, in Symp. VLSI Tech. Dig., 2009, pp.158-159
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、Ｓｉ：Ｃソース／ドレインを適用した電界効果トランジスタの開発を行っている。より詳しくは、ｎチャネル型電界効果トランジスタのソース／ドレインにＳｉ：Ｃ層を形成することにより、チャネルに強い引っ張り応力を加えて電子の移動度の向上を図ることを以て、ｎチャネル型電界効果トランジスタの性能の向上を図っている。
【０００８】
まず、ＣＶＤ法により形成されたＳｉ：Ｃ層をソース／ドレインに有するｎチャネル型電界効果トランジスタから構成されるＣＭＩＳデバイスの製造方法を簡単に説明する。
【０００９】
基板の主面上に、ｎチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極と、ｐチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を形成した後、ｎチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｐ型不純物拡散層を形成する。続いて、ｎチャネル型電界効果トランジスタのゲート電極およびｐチャネル型電界効果トランジスタのゲート電極のそれぞれの側壁にサイドウォールを形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側の基板を選択エッチングした後、この選択エッチングされた領域にＣＶＤ法によりＳｉ：Ｃ層を形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側のＳｉ：Ｃ層に第２ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのサイドウォールの両側の基板に第２ｐ型不純物拡散層を形成する。その後、基板に熱処理を施すことにより、第１および第２ｎ型不純物拡散層内のｎ型不純物ならびに第１および第２ｐ型不純物拡散層内のｐ型不純物を活性化させて、第１および第２ｎ型不純物拡散層からなるｎチャネル型電界効果トランジスタの一対のソース／ドレインを形成し、第１および第２ｐ型不純物拡散層からなるｐチャネル型電界効果トランジスタの一対のソース／ドレインを形成する。
【００１０】
次に、イオン注入法により形成されたＳｉ：Ｃ層をソース／ドレインに有するｎチャネル型電界効果トランジスタから構成されるＣＭＩＳデバイスの製造方法を簡単に説明する。
【００１１】
基板の主面上に、ｎチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極と、ｐチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を形成した後、ｎチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのゲート電極の両側の基板に第１ｐ型不純物拡散層を形成する。続いて、ｎチャネル型電界効果トランジスタのゲート電極およびｐチャネル型電界効果トランジスタのゲート電極のそれぞれの側壁にサイドウォールを形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側の基板に第２ｎ型不純物拡散層を形成し、ｐチャネル型電界効果トランジスタのサイドウォールの両側の基板に第２ｐ型不純物拡散層を形成する。続いて、ｎチャネル型電界効果トランジスタのサイドウォールの両側の第２ｎ型不純物拡散層にカーボンをイオン注入する。その後、基板に熱処理を施すことにより、第１および第２ｎ型不純物拡散層内のｎ型不純物ならびに第１および第２ｐ型不純物拡散層内のｐ型不純物を活性化させて、第１および第２ｎ型不純物拡散層からなるｎチャネル型電界効果トランジスタの一対のソース／ドレインを形成し、第１および第２ｐ型不純物拡散層からなるｐチャネル型電界効果トランジスタの一対のソース／ドレインを形成する。同時に、再結晶化させて、ｎチャネル型電界効果トランジスタのソース／ドレインが形成された領域にＳｉ：Ｃ層を形成する。
【００１２】
しかしながら、Ｓｉ：Ｃソース／ドレインを適用したＣＭＩＳデバイスについては、以下に説明する種々の技術的課題が存在する。
【００１３】
ＣＶＤ法によりＳｉ：Ｃ層を形成する際には、長時間、基板の温度を５００〜７００℃程度とする必要がある。しかし、このとき、ｐチャネル型電界効果トランジスタのソース／ドレインの一部を構成する第１ｐ型不純物拡散層内のｐ型不純物（特にボロン（Ｂ））が徐々に拡散するため、ｐチャネル型電界効果トランジスタの動作特性が劣化してしまう。
【００１４】
また、浅い接合のソース／ドレインを形成するためには、１０００℃以上の高温で短時間の熱処理を基板に施して、ｎチャネル型電界効果トランジスタの第１および第２ｎ型不純物拡散層内のｎ型不純物ならびにｐチャネル型電界効果トランジスタの第１および第２ｐ型不純物拡散層内のｐ型不純物を活性化させることが望ましい。しかし、１０００℃以上の高温で短時間の熱処理を行うとＣＶＤ法により形成されたＳｉ：Ｃ層内からカーボンが抜けて、所望するカーボン濃度が得られない。そのため、ｎ型不純物およびｐ型不純物の上記活性化には、１０００℃よりも低温で長時間の熱処理が基板に施される。その結果、ｐチャネル型電界効果トランジスタにおいて、浅い接合のソース／ドレインが形成できないという問題が生じていた。
【００１５】
一方、イオン注入法によりＳｉ：Ｃ層を形成する際には、カーボンをイオン注入した後、基板に熱処理を施して再結晶化させる必要がある。この熱処理によりＳｉ：Ｃ層のひずみ量、ｎチャネル型電界効果トランジスタの第１および第２ｎ型不純物拡散層の寄生抵抗、およびｐチャネル型電界効果トランジスタの第１および第２ｐ型不純物拡散層の寄生抵抗が決まるため、熱処理条件の最適化が必要である。また、Ｓｉ：Ｃ層のひずみ量はカーボンのイオン注入における注入量および注入エネルギーにも依存するため、これら条件の最適化も必要である。しかし、ｎチャネル型電界効果トランジスタでは、第１および第２ｎ型不純物拡散層のプロファイルとひずみのプロファイルとを同時に形成するため、熱処理条件およびイオン注入条件のプロセスウインドウは狭く、最適な第１および第２ｎ型不純物拡散層の寄生抵抗と最適なＳｉ：Ｃ層のひずみ量とを両立させることは困難である。
【００１６】
また、本発明者らは、Ｓｉ：Ｃ層のひずみ量を大きくするには、高温でかつ短時間の熱処理、例えばＬＳＡ（Laser Spike Annealing）またはＦＬＡ（Flash Lamp Annealing）が効果的であることを見出した。しかし、ＬＳＡまたはＦＬＡのみでは、カーボン以外の不純物の活性化が十分に起こらずに寄生抵抗が高くなり、ＣＭＩＳデバイスの性能が劣化することが分かった。
【００１７】
本発明の目的は、ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２０】
この実施の形態は、単結晶シリコンからなる半導体基板に形成されたｐ型ウェルにｎチャネル型電界効果トランジスタを有する半導体装置であって、ｎチャネル型電界効果トランジスタのソース／ドレインは、ゲート電極の側壁の下周辺のｐ型ウェルに形成された第１ｎ型不純物拡散層と、ゲート電極の側壁から所定の距離を離れてｐ型ウェルに形成された第２ｎ型不純物拡散層とから構成され、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、第２ｎ型不純物拡散層にシリコン格子の一部をカーボンで置換したＳｉ：Ｃ層が形成されており、Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置よりも浅いものである。
【００２１】
また、この実施の形態は、単結晶シリコンからなる半導体基板の主面にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、半導体基板の主面にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の両側の半導体基板に第１ｎ型不純物をイオン注入して第１ｎ型不純物拡散層を形成する工程と、ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程と、サイドウォールの両側の半導体基板に第２ｎ型不純物をイオン注入して第２ｎ型不純物拡散層を形成する工程と、半導体基板に第１熱処理を施して、第１ｎ型不純物および第２ｎ型不純物を活性化させて、第１ｎ型不純物拡散層および第２ｎ型不純物拡散層からなる一対のソース／ドレインを形成する工程と、その後、第２ｎ型不純物拡散層にクラスターカーボンをイオン注入して、アモルファス層を形成する工程と、半導体基板に第２熱処理を施して、アモルファス層を再結晶化させてＳｉ：Ｃ層を形成する工程とを有し、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、半導体基板の厚さ方向における第１ｎ型不純物拡散層とｐ型ウェルとの第１接合部の位置よりも深く、半導体基板の厚さ方向における第２ｎ型不純物拡散層とｐ型ウェルとの第２接合部の位置よりも浅いものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１によるＣＭＩＳデバイスの要部断面図である。
【図２】本発明の実施の形態１によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図３】図２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図５】図４に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図６】図５に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１０】（ａ）および（ｂ）はそれぞれクラスターカーボンおよびカーボンのイオン注入を説明する半導体基板の要部断面図である。
【図１１】図９に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１２】図１１に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１３】図１２に続くＣＭＩＳデバイスの製造工程中の図２と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるＣＭＩＳデバイスの要部断面図である。
【図１５】本発明の実施の形態２によるＣＭＩＳデバイスの製造工程を示す要部断面図である。
【図１６】図１５に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１７】図１６に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１８】図１７に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図１９】図１８に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２０】図１９に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２１】図２０に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２２】図２１に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２３】図２２に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２４】図２３に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２５】図２４に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２６】図２５に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２７】図２６に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２８】図２７に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図２９】図２８に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図３０】図２９に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図３１】図３０に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【図３２】図３１に続くＣＭＩＳデバイスの製造工程中の図１５と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、単結晶シリコンからなるウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
本実施の形態１によるＣＭＩＳデバイスの一例を図１に示す。図１はＣＭＩＳデバイスの要部断面図である。
【００３０】
ｐＭＩＳは、単結晶シリコンからなる半導体基板１の主面に形成された素子分離２に囲まれた活性領域に形成され、活性領域にはｎ型ウェル４が形成されている。素子分離２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００３１】
ｐＭＩＳ形成領域の半導体基板１（ｎ型ウェル４）の主面には、例えばハフニウム（Ｈｆ）系のＨｉｇｈ−ｋ膜からなるゲート絶縁膜５が形成されている。さらにその上には、例えば金属化合物（例えば窒化チタン（ＴｉＮ）膜）６ａと多結晶シリコン膜６ｂとの積層膜からなるゲート電極６が形成されている。ゲート電極６の上面にはシリサイド膜１７が形成されている。ゲート電極６の側壁には、酸化シリコン膜９ａと窒化シリコン膜９ｂとの積層膜からなるサイドウォール９が形成されている。
【００３２】
ｐＭＩＳのゲート電極６の両側の半導体基板１（ｎ型ウェル４）には、相対的に低濃度の一対のｐ型拡張領域（第１ｐ型不純物拡散層）７および相対的に高濃度の一対のｐ型拡散領域（第２ｐ型不純物拡散層）１１が形成されており、ｐ型拡張領域７とｐ型拡散領域１１とからｐＭＩＳのソース／ドレインが構成される。
【００３３】
ｐＭＩＳのソース／ドレインの一部を構成するｐ型拡張領域７は、ｎ型ウェル４にｐ型不純物が導入されて、ゲート電極６の側壁下周辺のｎ型ウェル４に形成されている。また、ｐＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｐ型拡散領域１１は、ｎ型ウェル４にｐ型不純物が導入されて、ゲート電極６の側壁から所定の距離（ｐ型拡張領域７の幅）を離れて形成されている。ｐ型拡散領域１１の上面にはシリサイド膜１７が形成されている。
【００３４】
ｎＭＩＳは、単結晶シリコンからなる半導体基板１の主面に形成された素子分離２に囲まれた活性領域に形成され、活性領域にはｐ型ウェル３が形成されている。素子分離２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００３５】
ｎＭＩＳ形成領域の半導体基板１（ｐ型ウェル３）の主面には、例えばハフニウム系のＨｉｇｈ−ｋ膜からなるゲート絶縁膜５が形成されている。さらにその上には、例えば金属化合物（例えば窒化チタン膜）６ａと多結晶シリコン膜６ｂとの積層膜からなるゲート電極６が形成されている。ゲート電極６の上面にはシリサイド膜１７が形成されている。ゲート電極６の側壁には、酸化シリコン膜９ａと窒化シリコン膜９ｂとの積層膜からなるサイドウォール９が形成されている。
【００３６】
ｎＭＩＳのゲート電極６の両側の半導体基板１（ｐ型ウェル３）には、相対的に低濃度の一対のｎ型拡張領域（第１ｎ型不純物拡散層）８および相対的に高濃度の一対のｎ型拡散領域（第２ｎ型不純物拡散層）１３が形成されており、ｎ型拡張領域８とｎ型拡散領域１３とからｎＭＩＳのソース／ドレインが構成される。
【００３７】
ｎＭＩＳのソース／ドレインの一部を構成するｎ型拡張領域８は、ｐ型ウェル３にｎ型不純物が導入されて、ゲート電極６の側壁下周辺のｐ型ウェル３に形成されている。ｎ型拡張領域８の深さ（半導体基板１の主面からｎ型拡張領域８とｐ型ウェル３との接合部（第１接合部）までの半導体基板１の厚さ方向の距離）Ｌｅは、例えば１０〜２０ｎｍ程度である。
【００３８】
ｎＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｎ型拡散領域１３は、ｐ型ウェル３にｎ型不純物が導入されて、ゲート電極６の側壁から所定の距離（ｎ型拡張領域８の幅）を離れて形成されている。ｎ型拡散領域１３の深さ（半導体基板１の主面からｎ型拡散領域１３とｐ型ウェル３との接合部（第２接合部）までの半導体基板１の厚さ方向の距離）Ｌｄは、例えば５０〜８０ｎｍ程度である。また、ｎ型拡散領域１３のシート抵抗は、例えば１００〜２００Ω／ｓｑ．であり、その上面にはシリサイド膜１７が形成されている。
【００３９】
さらに、ｎ型拡散領域１３内であってシリサイド膜１７の真下には、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層１６が形成されている。シリコンと置換したカーボンの濃度は、例えば１〜２ａｔ．％程度である。Ｓｉ：Ｃ層１６の深さ（半導体基板１の主面からカーボンの濃度が最大となる位置までの半導体基板１の厚さ方向の距離）Ｌｓは、例えば４０ｎｍ程度であり、Ｓｉ：Ｃ層１６はｎ型拡散領域１３により囲まれている。
【００４０】
このように、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域１３にＳｉ：Ｃ層１６を形成してｎＭＩＳのチャネルに引っ張り応力を加えることによって、チャネルのシリコンをひずませることができる。その結果、シリコンのバンド構造が変調されて電子のサブバンド間の散乱が減少するとともにその実効質量が低減するので、電子の移動度を向上させることができる。
【００４１】
Ｓｉ：Ｃ層１６のシート抵抗は、例えば３００Ω／ｓｑ．であり、ｎ型拡散領域１３のシート抵抗よりも高くなる。しかし、Ｓｉ：Ｃ層１６はｎ型拡散領域１３により囲まれており、また、Ｓｉ：Ｃ層１６の上面にシリサイド膜１７が形成されることから、ｎＭＩＳの動作特性に及ぼすＳｉ：Ｃ層１６のシート抵抗の影響は小さいと考えられる。
【００４２】
さらに、ｐＭＩＳおよびｎＭＩＳを覆って窒化シリコン膜１８および層間絶縁膜１９が形成されている。窒化シリコン膜１８および層間絶縁膜１９の所定の箇所には接続孔２０が開口している。さらに、接続孔２０の内部にはプラグ２１が埋め込まれており、層間絶縁膜１９の上面には、プラグ２１と電気的に接続する配線２２が形成されている。
【００４３】
次に、本実施の形態１によるひずみシリコン技術を用いたＣＭＩＳデバイスの製造方法を図２〜図１３を用いて工程順に説明する。図２〜図９および図１１〜図１３はＣＭＩＳデバイスの要部断面図、図１０（ａ）および（ｂ）はそれぞれクラスターカーボンおよびカーボンのイオン注入を説明するｎＭＩＳの要部断面図である。
【００４４】
まず、図２に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。次に、この半導体基板１の素子分離領域に、例えば深さ０．３μｍ程度の溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより素子分離２を形成する。
【００４５】
次に、半導体基板１のｎＭＩＳ形成領域にｐ型不純物、例えばボロン（Ｂ）をイオン注入してｐ型ウェル３を形成する。同様に、半導体基板１のｐＭＩＳ形成領域にｎ型不純物、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して、ｎ型ウェル４を形成する。
【００４６】
次に、図３に示すように、半導体基板１の主面にＨｉｇｈ−ｋ膜からなるゲート絶縁膜５を形成する。Ｈｉｇｈ−ｋ膜は、例えばハフニウムを含む酸化物（例えば酸化ハフニウム（ＨｆＯ２））である。続いてゲート絶縁膜５上にスパッタリング法により金属化合物６ａ、例えば窒化チタン膜を堆積し、さらに金属化合物６ａ上にＣＶＤ法により多結晶シリコン膜６ｂを堆積する。
【００４７】
次に、レジストパターンをマスクとして多結晶シリコン膜６ｂおよび金属化合物６ａを順次エッチングして、ｎＭＩＳおよびｐＭＩＳのそれぞれのゲート電極６を形成する。ゲート電極６の高さは、例えば１００ｎｍ程度である。
【００４８】
次に、図４に示すように、ｎＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｐＭＩＳ形成領域にゲート電極６をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロン（ＢＦ２）をイオン注入し、ゲート電極６の両側の半導体基板１（ｎ型ウェル４）に一対のｐ型拡張領域（第１ｐ型不純物拡散層）７を形成する。
【００４９】
同様に、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板１のｎＭＩＳ形成領域にゲート電極６をマスクとしてｎ型不純物、例えばリンまたはヒ素をイオン注入し、ゲート電極６の両側の半導体基板１（ｐ型ウェル３）に一対のｎ型拡張領域（第１ｎ型不純物拡散層）８を形成する。
【００５０】
次に、図５に示すように、半導体基板１の主面上に、例えば厚さ１０ｎｍ程度の酸化シリコン膜９ａを堆積した後、さらに、酸化シリコン膜９ａ上に、例えば厚さ５０ｎｍ程度の窒化シリコン膜９ｂを堆積する。続いて、窒化シリコン膜９ｂおよび酸化シリコン膜９ａをＲＩＥ（Reactive Ion Etching）法により順次エッチングして、ゲート電極６の側壁にサイドウォール９を形成する。サイドウォール９の長さ（サイドウォール長）Ｌ１は、例えば２０〜４０ｎｍ程度である。
【００５１】
次に、図６に示すように、ｎＭＩＳ形成領域をレジストパターン１０により覆い、半導体基板１のｐＭＩＳ形成領域にゲート電極６およびサイドウォール９をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをイオン注入し、サイドウォール９の両側の半導体基板１（ｎ型ウェル４）に一対のｐ型拡散領域（第２ｐ型不純物拡散層）１１を形成する。
【００５２】
次に、図７に示すように、レジストパターン１０を除去した後、ｐＭＩＳ形成領域をレジストパターン１２により覆い、半導体基板１のｎＭＩＳ形成領域にゲート電極６およびサイドウォール９をマスクとしてｎ型不純物、例えばヒ素、またはリンをイオン注入し、サイドウォール９の両側の半導体基板１（ｐ型ウェル３）に一対のｎ型拡散領域（第２ｎ型不純物拡散層）１３を形成する。ヒ素のイオン注入における注入量および注入エネルギーはそれぞれ１０〜３０ｋｅＶおよび１〜５Ｅ１５／ｃｍ２、リンのイオン注入における注入量および注入エネルギーはそれぞれ２〜１０ｋｅＶおよび３〜５Ｅ１５／ｃｍ２である。
【００５３】
次に、レジストパターン１２を除去した後、半導体基板１に、例えば１０００〜１１００℃のスパイクアニール（第１熱処理）を施して、ｐＭＩＳ形成領域に形成されたｐ型拡張領域７およびｐ型拡散領域１１内のｐ型不純物、ならびにｎＭＩＳ形成領域に形成されたｎ型拡張領域８およびｎ型拡散領域１３内のｎ型不純物を活性化させる。
【００５４】
これにより、ｐＭＩＳ形成領域に、ｐＭＩＳのｐ型拡張領域７およびｐ型拡散領域１１からなるソース／ドレインが形成される。同様に、ｎＭＩＳ形成領域に、ｎＭＩＳのｎ型拡張領域８およびｎ型拡散領域１３からなるソース／ドレインが形成される。ｎＭＩＳ形成領域に形成されるｎ型拡張領域８の深さＬｅは、例えば１０〜２０ｎｍ程度、ｎ型拡散領域１３の深さＬｄは、例えば５０〜８０ｎｍ程度である。また、ｎ型拡散領域１３のシート抵抗は、例えば１００〜２００Ω／ｓｑ．である。
【００５５】
次に、図８に示すように、ｐＭＩＳ形成領域をレジストパターン１４により覆い、半導体基板１のｎＭＩＳ形成領域にゲート電極６およびサイドウォール９をマスクとして、カーボン（Ｃ）と水素（Ｈ）との化合物であるクラスターカーボン（例えばＣ７Ｈ７等）をイオン注入し、サイドウォール９の両側の半導体基板１（ｐ型ウェル３）をアモルファス化してアモルファス層１５を形成する。
【００５６】
この際、先に形成したｎ型拡散領域１３の濃度プロファイルを変えないようにするため、先に形成したｎ型拡散領域１３の深さＬｄよりも浅い領域にカーボンの最大濃度が位置するように、上記クラスターカーボンがイオン注入される。例えばクラスターカーボンのイオン注入における注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、また、注入量は１〜５Ｅ１５／ｃｍ２の範囲が適していると考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに３Ｅ１５／ｃｍ２を中心値とする範囲が最も好適と考えられる。
【００５７】
ｐＭＩＳ形成領域は、レジストパターン１４により覆われているので、サイドウォール９の両側の半導体基板１（ｎ型ウェル４）はアモルファス化されない。
【００５８】
次に、図９に示すように、半導体基板１に熱処理（第２熱処理）を施すことにより、アモルファス層１５を再結晶化させて、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層１６を形成する。シリコンと置換されるカーボンの濃度は、例えば１〜２ａｔ．％程度であり、また、Ｓｉ：Ｃ層１６のシート抵抗は、例えば３００Ω／ｓｑ．となる。この熱処理は、例えばＬＳＡまたはＦＬＡにより行われ、熱処理の温度は、例えば１１００〜１３５０℃の範囲が適していると考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに１２００℃を中心値とする範囲が最も好適と考えられる。また、熱処理の時間は１ｍ秒以下、例えば０．２５〜０．８ｍ秒の範囲が適していると考えられる。このように、この熱処理は、例えば１１００〜１３５０℃の高温で行われるが、例えば０．２５〜０．８ｍ秒の短時間で行われること、また、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１内のｐ型不純物はすでに活性化されていることから、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１の不純物濃度プロファイルの変化を抑えることができる。
【００５９】
クラスターカーボンのイオン注入とその後の熱処理により、ｎ型拡散領域１３内に、半導体基板１の主面から、例えば４０ｎｍ程度の位置にカーボンの最大濃度が位置するＳｉ：Ｃ層１６が形成される。すなわち、ｎ型拡張領域８の深さＬｅとｎ型拡散領域１３の深さＬｄとの間にカーボンの最大濃度が位置するようにＳｉ：Ｃ層１６が形成される。
【００６０】
Ｓｉ：Ｃ層１６のシート抵抗は、ｎ型拡散領域１３のシート抵抗よりも高くなるが、Ｓｉ：Ｃ層１６はｎ型拡散領域１３により囲まれており、また、後の工程において、Ｓｉ：Ｃ層１６の上面にシリサイド膜１７が形成されることから、ｎＭＩＳの動作特性に及ぼすＳｉ：Ｃ層１６のシート抵抗の影響は小さいと考えられる。
【００６１】
ところで、図１０（ｂ）に示すように、カーボンのみをイオン注入すると、４価のカーボンはチャネリングを起こしやすいことから、Ｓｉ：Ｃ層１６の深さが不均一となる。しかし、クラスターカーボンをイオン注入すると、チャネリングが生じにくいことから、図１０（ａ）に示すように、Ｓｉ：Ｃ層１６の深さが均一となり、所望する深さのＳｉ：Ｃ層１６を形成することができる。従って、クラスターカーボンを用いた場合は、カーボンのみを用いた場合に比べて、Ｓｉ：Ｃ層１６の深さの制御が容易であり、Ｓｉ：Ｃ層１６を形成したことによるｎＭＩＳの動作特性のばらつきを防ぐことができる。
【００６２】
また、クラスターカーボンは４価のカーボンよりも重いことから、クラスターカーボンを用いた場合は、カーボンのみを用いた場合に比べて、アモルファス層が形成されやすく、さらに、イオン注入の時間が短くなり（約１／７）、生産性が向上する。
【００６３】
次に、図１１に示すように、ｐＭＩＳのゲート電極６（多結晶シリコン膜６ｂ）とｐ型拡散領域１１の上面およびｎＭＩＳのゲート電極６（多結晶シリコン膜６ｂ）とｎ型拡散領域１３の上面にそれぞれ選択的にシリサイド膜１７を形成する。シリサイド膜１７は、例えばニッケル（Ｎｉ）シリサイド膜またはコバルト（Ｃｏ）シリサイド膜である。
【００６４】
次に、図１２に示すように、半導体基板１の主面上に窒化シリコン膜１８および層間絶縁膜１９を順次形成する。この層間絶縁膜１９は、例えばＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）膜、酸窒化シリコン膜、または酸化シリコン膜である。続いて、層間絶縁膜１９をＣＭＰ法により研磨して、その表面を平坦化する。
【００６５】
次に、図１３に示すように、レジストパターンをマスクとするドライエッチングにより、窒化シリコン膜１８および層間絶縁膜１９の所定の箇所に接続孔２０を形成する。続いて、接続孔２０の内部を含む半導体基板１の主面上にバリア金属膜（例えば窒化チタン膜）および金属膜（例えばタングステン（Ｗ）膜）を順次堆積した後、バリア金属膜および金属膜をＣＭＰ法により研磨して、接続孔２０の内部にバリア金属膜および金属膜を埋め込み、プラグ２１を形成する。バリア金属膜は金属膜が半導体基板１へ拡散するのを防ぐ機能を有する。
【００６６】
その後、半導体基板１の主面上に金属膜（例えばアルミニウム（Ａｌ）膜または銅（Ｃｕ）膜など）を堆積した後、レジストパターンをマスクとしたドライエッチングにより金属膜を加工して配線２２を形成する。以上の工程により、本実施の形態１によるＣＭＩＳデバイスが略完成する。
【００６７】
このように、本実施の形態１によれば、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域１３にＳｉ：Ｃ層１６を形成することにより、ｎＭＩＳのチャネルに引っ張り応力を加えて、チャネルのシリコンをひずませることができるので、電子の移動度を向上させることができる。
【００６８】
さらに、所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）を形成する工程と、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成する工程とをそれぞれ異なる工程で行うことにより、ｎＭＩＳのソース／ドレインの最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを両立させることができる。
【００６９】
また、ｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後に、所望するひずみ量を有するＳｉ：Ｃ層１６を形成するための高温（例えば１１００〜１３５０℃）での熱処理が行われる。しかし、この熱処理は、例えば０．２５〜０．８ｍ秒の短時間で行われること、また、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１内のｐ型不純物はすでに活性化されていることから、ｐＭＩＳのソース／ドレインを構成するｐ型拡張領域７およびｐ型拡散領域１１の不純物濃度プロファイルの変化を抑えることができるので、ｐＭＩＳの浅い接合のソース／ドレインを形成することができる。
【００７０】
これらにより、ＣＭＩＳデバイスにおいて、ｐＭＩＳの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎＭＩＳの動作特性を向上させることができる。
【００７１】
（実施の形態２）
本実施の形態２によるｎＭＩＳは、前述した実施の形態１によるｎＭＩＳとほぼ同じ構造であるが、本実施の形態２によるｐＭＩＳが、前述した実施の形態１によるｐＭＩＳの構造と異なる。
【００７２】
本実施の形態２によるＣＭＩＳデバイスの一例を図１４に示す。図１４はＣＭＩＳデバイスの要部断面図である。
【００７３】
ｐＭＩＳは、単結晶シリコンからなる半導体基板３１の主面に形成された素子分離３２に囲まれた活性領域に形成され、活性領域にはｎ型ウェル３４が形成されている。素子分離３２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００７４】
ｐＭＩＳ形成領域の半導体基板３１（ｎ型ウェル３４）の主面には、例えば酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜３５が形成されている。さらにその上には、例えば多結晶シリコン膜からなるゲート電極３９が形成されている。ゲート電極３９のゲート長は、例えば５０ｎｍ程度であり、その上面にはシリサイド膜５５が形成されている。ゲート電極３９の側壁には、窒化シリコン膜からなるサイドウォール５０が形成されている。
【００７５】
ｐＭＩＳのゲート電極３９の両側の半導体基板３１（ｎ型ウェル３４）には、相対的に低濃度の一対のｐ型拡張領域（第１ｐ型不純物拡散層）４９および相対的に高濃度の一対のｐ型拡散領域（第２ｐ型不純物拡散層）４５が形成されており、ｐ型拡張領域４９とｐ型拡散領域４５とからｐＭＩＳのソース／ドレインが構成される。しかし、このソース／ドレインは、半導体基板３１の初期主面よりもその主面を持ち上げた構造（Elevated Source/Drain）を有している。
【００７６】
ｐＭＩＳのソース／ドレインの一部を構成するｐ型拡張領域４９は、半導体基板３１（ｎ型ウェル３４）にｐ型不純物が導入されて、ゲート電極３９の側壁下周辺のｎ型ウェル３４に形成されている。また、ｐＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｐ型拡散領域４５は、ゲート電極３９の両側に形成されたシリコンゲルマニウム（ＳｉＧｅ）層にｐ型不純物が導入されて、ゲート電極３９の側壁から所定の距離（ｐ型拡張領域４９の幅）を離れて形成されている。ｐ型拡散領域４５の上面にはシリサイド膜５５が形成されている。
【００７７】
ｐ型拡散領域４５となるｐ型不純物が導入されたシリコンゲルマニウム層は、ゲート電極３９の側壁から所定の距離を離れた半導体基板３１の活性領域に溝４４を形成し、その後、エピタキシャル成長法により溝４４の内部および半導体基板３１の初期主面からさらに持ち上げられて選択的に形成される。シリコンゲルマニウム層の厚さは、例えば４０〜１００ｎｍ程度である。
【００７８】
このように、ｐＭＩＳのソース／ドレインを主として構成するｐ型拡散領域４５をｐ型不純物が導入されたシリコンゲルマニウム層で形成することによって、シリコンゲルマニウムの格子定数はシリコンの格子定数より大きいことから、ｐＭＩＳのチャネルに圧縮応力が加えられて、チャネルのシリコンをひずませることができる。その結果、シリコンのバンド構造が変調されて正孔のサブバンド間の散乱が減少するとともにその実効質量が低減するので、正孔の移動度を向上させることができる。
【００７９】
ｎＭＩＳは、単結晶シリコンからなる半導体基板３１の主面に形成された素子分離３２に囲まれた活性領域に形成され、活性領域にはｐ型ウェル３３が形成されている。素子分離３２は、例えば溝の内部に埋め込まれた絶縁膜、例えば酸化シリコン膜により構成される。
【００８０】
ｎＭＩＳ形成領域の半導体基板３１（ｐ型ウェル３３）の主面には、例えば酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜３５が形成されている。さらにその上には、例えば多結晶シリコン膜からなるゲート電極３９が形成されている。ゲート電極３９のゲート長は、例えば５０ｎｍ程度であり、その上面にはシリサイド膜５５が形成されている。ゲート電極３９の側壁には、窒化シリコン膜からなるサイドウォール５０が形成されている。
【００８１】
ｎＭＩＳのゲート電極３９の両側の半導体基板３１（ｐ型ウェル３３）には、相対的に低濃度の一対のｎ型拡張領域（第１ｎ型不純物拡散層）４８および相対的に高濃度の一対のｎ型拡散領域（第２ｎ型不純物拡散層）５１が形成されており、ｎ型拡張領域４８とｎ型拡散領域５１とからｎＭＩＳのソース／ドレインが構成される。
【００８２】
ｎＭＩＳのソース／ドレインの一部を構成するｎ型拡張領域４８は、半導体基板３１（ｐ型ウェル３３）にｎ型不純物が導入されて、ゲート電極３９の側壁下周辺のｐ型ウェル３３に形成されている。ｎ型拡張領域４８の深さＬｅは、例えば１０〜２０ｎｍ程度である。
【００８３】
ｎＭＩＳのソース／ドレインのさらに他の一部であってソース／ドレインを主として構成するｎ型拡散領域５１は、半導体基板３１（ｐ型ウェル３３）にｎ型不純物が導入されて、ゲート電極３９の側壁から所定の距離（ｎ型拡張領域４８の幅）を離れて形成されている。ｎ型拡散領域５１の深さＬｄは、例えば５０〜８０ｎｍ程度である。また、ｎ型拡散領域５１のシート抵抗は、例えば１００〜２００Ω／ｓｑ．であり、その上面にはシリサイド膜５５が形成されている。
【００８４】
さらに、ｎ型拡散領域５１内であってシリサイド膜５５の真下には、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層５４が形成されている。シリコンと置換したカーボンの濃度は、例えば１〜２ａｔ．％程度である。Ｓｉ：Ｃ層５４の深さＬｓは、例えば４０ｎｍ程度であり、Ｓｉ：Ｃ層５４はｎ型拡散領域５１により囲まれている。
【００８５】
このように、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域５１にＳｉ：Ｃ層５４を形成して、ｎＭＩＳのチャネルに引っ張り応力を加えることによって、チャネルのシリコンをひずませることができる。その結果、シリコンのバンド構造が変調されて電子のサブバンド間の散乱が減少するとともにその実効質量が低減するので、電子の移動度を向上させることができる。
【００８６】
さらに、ｐＭＩＳおよびｎＭＩＳを覆って窒化シリコン膜５６および層間絶縁膜５７が形成されている。窒化シリコン膜５６および層間絶縁膜５７の所定の箇所に接続孔５８が開口している。さらに、接続孔５８の内部にはプラグ５９が埋め込まれており、層間絶縁膜５７の上面には、プラグ５９と電気的に接続する配線６０が形成されている。
【００８７】
本実施の形態２によるひずみシリコン技術を用いたＣＭＩＳデバイスの製造方法を図１５〜図３２を用いて工程順に説明する。図１５〜図３２はＣＭＩＳデバイスの要部断面図である。
【００８８】
まず、図１５に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）３１を用意する。次に、この半導体基板３１の素子分離領域に、例えば深さ０．３μｍ程度の溝を形成し、この溝の内部に絶縁膜、例えば酸化シリコン膜を埋め込むことにより素子分離３２を形成する。
【００８９】
次に、半導体基板３１のｎＭＩＳ形成領域にｐ型不純物、例えばボロンをイオン注入してｐ型ウェル３３を形成する。同様に、半導体基板３１のｐＭＩＳ形成領域にｎ型不純物、例えばリンまたはヒ素をイオン注入して、ｎ型ウェル３４を形成する。
【００９０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングにより半導体基板３１の表面を洗浄した後、半導体基板３１の主面にゲート絶縁膜３５を形成する。続いてゲート絶縁膜３５上にＣＶＤ法により多結晶シリコン膜３６を堆積する。多結晶シリコン膜３６の厚さは、例えば１００〜１４０ｎｍ程度である。
【００９１】
次に、図１６に示すように、多結晶シリコン膜３６上に酸化シリコン膜３７および窒化シリコン膜３８を順次堆積する。酸化シリコン膜３７の厚さは、例えば２〜８ｎｍ程度であり、窒化シリコン膜３８の厚さは、例えば１０〜６０ｎｍ程度である。
【００９２】
次に、図１７に示すように、レジストパターンをマスクとしたドライエッチングにより、窒化シリコン膜３８、酸化シリコン膜３７、および多結晶シリコン膜３６を順次エッチングして、多結晶シリコン膜３６からなる、ｐＭＩＳのゲート電極３９およびｎＭＩＳのゲート電極３９を形成する。
【００９３】
次に、図１８に示すように、半導体基板３１を熱酸化して、例えば厚さ４〜２０ｎｍ程度の酸化シリコン膜４０を半導体基板３１の露出した主面（ｐ型ウェル３３およびｎ型ウェル３４上）およびゲート電極３９の露出した表面に形成する。
【００９４】
次に、図１９に示すように、半導体基板３１の主面上に窒化シリコン膜４１を堆積する。窒化シリコン膜４１の厚さは、例えば５０ｎｍ程度である。
【００９５】
次に、図２０に示すように、ｎＭＩＳ形成領域をレジストパターン４２により覆い、窒化シリコン膜４１および酸化シリコン膜４０をＲＩＥ法によりエッチングして、ｐＭＩＳのゲート電極３９の側壁にサイドウォール４３を形成する。
【００９６】
次に、図２１に示すように、レジストパターン４２を除去した後、ウエットエッチングによりｐＭＩＳのソース／ドレインが形成される領域の半導体基板３１を加工して溝（基板リセス）４４を形成する。なお、ここでは溝４４の形成にウエットエッチングを用いたが、ドライエッチングを用いることもできる。ウエットエッチングを用いると半導体基板３１へのダメージが無いという利点を有するが、ゲート電極３９の下にまでサイドエッチングが進むため、溝４４の寸法制御が難しい。これに対して、ドライエッチングを用いると上記サイドエッチングが抑えられて溝４４の寸法制御が容易であるという利点を有するが、半導体基板３１へのダメージを有してしまう。
【００９７】
次に、図２２に示すように、エピタキシャル成長法により溝４４の内部および半導体基板３１の初期主面（溝４４を形成する前の半導体基板３１の主面）からさらに持ち上げてｐ型不純物が導入されたシリコンゲルマニウム層を選択的に形成し、さらにシリコンゲルマニウム層上にシリコン層４６を形成する。このｐ型不純物が導入されたシリコンゲルマニウム層がｐ型拡散領域（第２ｐ型不純物拡散層）４５となる。シリコンゲルマニウム層は、例えばＤＣＳ（Dichlorosilane：ＳｉＨ２Ｃｌ２）、ゲルマン（ＧｅＨ４）、塩酸（ＨＣｌ）、およびジボラン（Ｂ２Ｈ６）などのガスを用いたエピタキシャル成長法により形成される。シリコンゲルマニウム層の厚さは、例えば４０〜１００ｎｍ程度であり、シリコン層４６の厚さは、例えば５〜２０ｎｍ程度である。
【００９８】
ここではシリコンゲルマニウム層を半導体基板３１の初期主面よりも持ち上げて形成したが、これに限定されるものではなく、シリコンゲルマニウム層を半導体基板３１の初期主面とほぼ同じ高さまで（溝４４の内部が埋まるまで）形成する様態でもかまわない。
【００９９】
ｐＭＩＳのソース／ドレインにシリコンゲルマニウム層を採用することによって、ｐＭＩＳのチャネルに強い圧縮応力が加わるので、正孔の移動度が向上して、ｐＭＩＳの動作速度の向上を図ることができる。
【０１００】
次に、図２３に示すように、半導体基板３１を熱酸化して、例えば厚さ１〜４ｎｍ程度の酸化シリコン膜４７をシリコン層４６の上面に形成する。
【０１０１】
次に、図２４に示すように、窒化シリコン膜３８，４１を熱リン酸により除去する。
【０１０２】
次に、図２５に示すように、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｎＭＩＳ形成領域にゲート電極３９をマスクとしてｎ型不純物、例えばリンまたはヒ素をイオン注入し、ゲート電極３９の両側の半導体基板３１（ｐ型ウェル３３）に一対のｎ型拡張領域４８（第１ｎ型不純物拡散層）を形成する。同様に、ｎＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｐＭＩＳ形成領域にゲート電極３９をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをイオン注入し、ゲート電極３９の両側の半導体基板３１（ｎ型ウェル３４）に一対のｐ型拡張領域４９（第１ｐ型不純物拡散層）を形成する。
【０１０３】
次に、図２６に示すように、半導体基板３１の主面上に窒化シリコン膜５０ａを堆積する。
【０１０４】
次に、図２７に示すように、窒化シリコン膜５０ａをＲＩＥ法によりエッチングして、ゲート電極３９の側壁にサイドウォール５０を形成する。続いて、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｎＭＩＳ形成領域にゲート電極３９およびサイドウォール５０をマスクとしてｎ型不純物、例えばリンまたはヒ素をイオン注入し、サイドウォール５０の両側の半導体基板３１（ｐ型ウェル３３）に一対のｎ型拡散領域５１（第２ｎ型不純物拡散層）を形成する。
【０１０５】
次に、半導体基板３１に、例えば１０００〜１１００℃のスパイクアニール（第１熱処理）を施して、ｐＭＩＳ形成領域に形成されたｐ型拡張領域４９およびｐ型拡散領域４５内のｐ型不純物、ならびにｎＭＩＳ形成領域に形成されたｎ型拡張領域４８およびｎ型拡散領域５１内のｎ型不純物を活性化させる。これにより、ｐＭＩＳ形成領域にｐＭＩＳのｐ型拡張領域４９およびｐ型拡散領域４５からなるソース／ドレインが形成される。同様に、ｎＭＩＳ形成領域にｎＭＩＳのｎ型拡張領域４８およびｎ型拡散領域５１からなるソース／ドレインが形成される。
【０１０６】
次に、図２８に示すように、ｐＭＩＳ形成領域をレジストパターンにより覆い、半導体基板３１のｎＭＩＳ形成領域にゲート電極３９およびサイドウォール５０をマスクとして、前述した実施の形態１と同様に、カーボンと水素との化合物であるクラスターカーボン（例えばＣ７Ｈ７等）をイオン注入し、サイドウォール５０の両側の半導体基板３１（ｐ型ウェル３３）をアモルファス化してアモルファス層５３を形成する。
【０１０７】
この際、先に形成したｎ型拡散領域５１の濃度プロファイルを変えないようにするため、先に形成したｎ型拡散領域５１の深さＬｄよりも浅い領域にカーボンの最大濃度が位置するように、上記クラスターカーボンがイオン注入される。例えばカーボンのイオン注入における注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、また、注入量は１〜５Ｅ１５／ｃｍ２の範囲が適していると考えられ（他の条件によってはこの範囲に限定されないことはもとよりである）、さらに３Ｅ１５／ｃｍ２を中心値とする範囲が最も好適と考えられる。
【０１０８】
ｐＭＩＳ形成領域は、レジストパターンにより覆われているので、サイドウォール５０の両側のｐ型拡散領域（シリコンゲルマニウム層）４５はアモルファス化されない。
【０１０９】
次に、図２９に示すように、前述した実施の形態１と同様に、半導体基板３１に熱処理（第２熱処理）を施すことにより、アモルファス層５３を再結晶化させて、シリコン格子の一部をカーボンで置換したＳｉ：Ｃ層５４を形成する。シリコンと置換されるカーボンの濃度は、例えば１〜２ａｔ．％程度であり、また、Ｓｉ：Ｃ層５４のシート抵抗は、例えば３００Ω／ｓｑ．となる。また、ｎ型拡張領域４８の深さＬｅとｎ型拡散領域５１の深さＬｄとの間にカーボンの最大濃度が位置するようにＳｉ：Ｃ層５４が形成される。
【０１１０】
次に、図３０に示すように、ｐＭＩＳのゲート電極３９とｐ型拡散領域４５の上面およびｎＭＩＳのゲート電極３９とｎ型拡散領域５１の上面にそれぞれ選択的にシリサイド膜５５を形成する。シリサイド膜５５は、例えばニッケルシリサイド膜またはコバルトシリサイド膜である。
【０１１１】
次に、図３１に示すように、半導体基板３１の主面上に窒化シリコン膜５６および層間絶縁膜５７を順次形成する。この層間絶縁膜５７は、例えばＴＥＯＳ膜、酸窒化シリコン膜、または酸化シリコン膜である。続いて、層間絶縁膜５７をＣＭＰ法により研磨して、その表面を平坦化する。
【０１１２】
次に、図３２に示すように、レジストパターンをマスクとするドライエッチングにより、窒化シリコン膜５６および層間絶縁膜５７の所定の箇所に接続孔５８を形成する。続いて、接続孔５８の内部を含む半導体基板３１の主面上にバリア金属膜（例えば窒化チタン膜）および金属膜（例えばタングステン膜）を順次堆積した後、バリア金属膜および金属膜をＣＭＰ法により研磨して、接続孔５８の内部にバリア金属膜および金属膜を埋め込み、プラグ５９を形成する。バリア金属膜は金属膜が半導体基板３１へ拡散するのを防ぐ機能を有する。
【０１１３】
その後、半導体基板３１の主面上に金属膜（例えばアルミニウム膜または銅膜など）を堆積した後、レジストパターンをマスクとしたドライエッチングによりこの金属膜を加工して配線６０を形成する。以上の工程により、本実施の形態２によるＣＭＩＳデバイスが略完成する。
【０１１４】
なお、本実施の形態２では、ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜３５を、例えば酸化シリコン膜または酸窒化シリコン膜で構成し、ゲート電極３９を、例えば多結晶シリコン膜により構成したが、前述した実施の形態１と同様に、ｎＭＩＳおよびｐＭＩＳのゲート絶縁膜３５を、例えばＨｉｇｈ−ｋ膜で構成し、ゲート電極３９を、例えば窒化チタン膜と多結晶シリコン膜との積層膜により構成してもよい。
【０１１５】
このように、実施の形態２によれば、ｐＭＩＳのソース／ドレインを主として構成するｐ型拡散領域４５をｐ型不純物が導入されたシリコンゲルマニウム層で形成することによって、ｐＭＩＳのチャネルに圧縮応力が加えられて、チャネルのシリコンをひずませることができる。また、ｎＭＩＳのソース／ドレインを主として構成するｎ型拡散領域５１にＳｉ：Ｃ層５４を形成することによって、ｎＭＩＳのチャネルに引っ張り応力が加えられて、チャネルのシリコンをひずませることができる。これらにより、ｐＭＩＳでは正孔の移動度を向上させることが、ｎＭＩＳでは電子の移動度を向上させることができるので、ひずみシリコン技術を用いたＣＭＩＳデバイスの動作特性を向上させることができる。
【０１１６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１７】
本発明は、チャネルのひずみを利用して高速化を実現する電界効果トランジスタを有する半導体装置に適用することができる。
【符号の説明】
【０１１８】
１ 半導体基板
２ 素子分離
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート絶縁膜
６ ゲート電極
６ａ 金属化合物
６ｂ 多結晶シリコン膜
７ ｐ型拡張領域（第１ｐ型不純物拡散層）
８ ｎ型拡張領域（第１ｎ型不純物拡散層）
９ サイドウォール
９ａ 酸化シリコン膜
９ｂ 窒化シリコン膜
１０ レジストパターン
１１ ｐ型拡散領域（第２ｐ型不純物拡散層）
１２ レジストパターン
１３ ｎ型拡散領域（第２ｎ型不純物拡散層）
１４ レジストパターン
１５ アモルファス層
１６ Ｓｉ：Ｃ層
１７ シリサイド膜
１８ 窒化シリコン膜
１９ 層間絶縁膜
２０ 接続孔
２１ プラグ
２２ 配線
３１ 半導体基板
３２ 素子分離
３３ ｐ型ウェル
３４ ｎ型ウェル
３５ ゲート絶縁膜
３６ 多結晶シリコン膜
３７ 酸化シリコン膜
３８ 窒化シリコン膜
３９ ゲート電極
４０ 酸化シリコン膜
４１ 窒化シリコン膜
４２ レジストパターン
４３ サイドウォール
４４ 溝（基板リセス）
４５ ｐ型拡散領域（第２ｐ型不純物拡散層）
４６ シリコン層
４７ 酸化シリコン膜
４８ ｎ型拡張領域（第１ｎ型不純物拡散層）
４９ ｐ型拡張領域（第１ｐ型不純物拡散層）
５０ サイドウォール
５０ａ 窒化シリコン膜
５１ ｎ型拡散領域（第２ｎ型不純物拡散層）
５３ アモルファス層
５４ Ｓｉ：Ｃ層
５５ シリサイド膜
５６ 窒化シリコン膜
５７ 層間絶縁膜
５８ 接続孔
５９ プラグ
６０ 配線
Ｌ１ サイドウォール長
Ｌｄ ｎ型拡散領域の深さ
Ｌｅ ｎ型拡張領域の深さ
Ｌｓ Ｓｉ：Ｃ層の深さ
【特許請求の範囲】
【請求項１】
単結晶シリコンからなり、ｐ型ウェルが形成された半導体基板の主面に形成されたｎチャネル型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル型電界効果トランジスタは、前記半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側壁に形成されたサイドウォールと、前記ゲート電極の両側の前記半導体基板に形成されたソース／ドレインとを有し、
前記ソース／ドレインは、前記ゲート電極の側壁の下周辺の前記半導体基板に形成された第１ｎ型不純物拡散層と、前記ゲート電極の側壁から所定の距離を離れて前記半導体基板に形成された第２ｎ型不純物拡散層とから構成され、
前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの第２接合部の位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの第１接合部の位置よりも深く、
前記第２ｎ型不純物拡散層にシリコン格子の一部をカーボンで置換したＳｉ：Ｃ層が形成されており、
前記Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの前記第１接合部の位置よりも深く、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの前記第２接合部の位置よりも浅いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、シリコン格子の一部と置換した前記カーボンの濃度は、１〜２ａｔ．％であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第２ｎ型不純物拡散層の上面にシリサイド膜が形成されており、前記シリサイド膜の真下に前記Ｓｉ：Ｃ層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記Ｓｉ：Ｃ層のシート抵抗が、前記第２ｎ型不純物拡散層のシート抵抗よりも高いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記ゲート絶縁膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記ゲート電極は、窒化チタン膜と、前記窒化チタン膜上に形成された多結晶シリコン膜との積層膜から構成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置において、さらに、ｎ型ウェルが形成された前記半導体基板の主面に形成されたｐチャネル型電界効果トランジスタを有しており、
前記ｐチャネル型電界効果トランジスタのソース／ドレインは、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁の下周辺の前記半導体基板に形成された第１ｐ型不純物拡散層と、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁から所定の距離を離れて前記半導体基板に形成された第２ｐ型不純物拡散層とから構成され、
前記第２ｐ型不純物拡散層には前記Ｓｉ：Ｃ層が形成されていないことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、さらに、ｎ型ウェルが形成された前記半導体基板の主面に形成されたｐチャネル型電界効果トランジスタを有しており、
前記ｐチャネル型電界効果トランジスタのソース／ドレインは、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁の下周辺の前記半導体基板に形成された第１ｐ型不純物拡散層と、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁から所定の距離を離れて前記半導体基板に形成された第２ｐ型不純物拡散層とから構成され、
前記第２ｐ型不純物拡散層は、ｐ型不純物が導入されたシリコンゲルマニウム層から構成されることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記シリコンゲルマニウム層は、前記半導体基板の初期主面よりも持ち上がっていることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記第２ｐ型不純物拡散層の上面にシリサイド膜が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、前記ｎチャネル型電界効果トランジスタのチャネルには引っ張り応力が加わり、前記ｐチャネル型電界効果トランジスタのチャネルには圧縮応力が加わることを特徴とする半導体装置。
【請求項１２】
半導体基板の主面にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）ｐ型ウェルが形成された前記半導体基板の主面にゲート絶縁膜およびゲート電極を順次形成する工程；
（ｂ）前記ゲート電極の両側の前記半導体基板に第１ｎ型不純物をイオン注入して、第１ｎ型不純物拡散層を形成する工程；
（ｃ）前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程；
（ｄ）前記サイドウォールの両側の前記半導体基板に第２ｎ型不純物をイオン注入して、第２ｎ型不純物拡散層を形成する工程；
（ｅ）前記半導体基板に第１熱処理を施して、前記第１ｎ型不純物および前記２ｎ型不純物を活性化させて、前記第１ｎ型不純物拡散層および前記第２ｎ型不純物拡散層からなるソース／ドレインを形成する工程；
（ｆ）前記（ｅ）工程の後、前記第２ｎ型不純物拡散層にクラスターカーボンをイオン注入して、アモルファス層を形成する工程；
（ｇ）前記半導体基板に第２熱処理を施して、前記アモルファス層を再結晶化させて、Ｓｉ：Ｃ層を形成する工程、
ここで、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの第２接合部の位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの第１接合部の位置よりも深く、
前記Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの前記第１接合部の位置よりも深く、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの前記第２接合部の位置よりも浅いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、前記（ｇ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｈ）前記第２ｎ型不純物拡散層の上面にシリサイド層を形成する工程。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、前記クラスターカーボンは、Ｃ７Ｈ７であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、前記（ｆ）工程では、クラスターカーボンの注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、注入量は１〜５Ｅ１５／ｃｍ２の範囲であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法において、前記（ｇ）工程の第２熱処理はＬＳＡまたはＦＬＡであり、温度は１１００〜１３５０℃、時間は１ｍ秒以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２記載の半導体装置の製造方法において、前記ゲート絶縁膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の主面にｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）ｐ型ウェルが形成された前記半導体基板の主面にｎチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を順次形成し、ｎ型ウェルが形成された前記半導体基板の主面にｐチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を順次形成する工程；
（ｂ）前記ｐチャネル型電界効果トランジスタの前記ゲート電極の側壁に絶縁膜からなる第１サイドウォールを形成する工程；
（ｃ）前記第１サイドウォールの両側の前記半導体基板に所定の深さの溝を形成する工程；
（ｄ）エピタキシャル成長法により前記溝の内部に、第２ｐ型不純物が導入されたシリコンゲルマニウム層からなる第２ｐ型不純物拡散層を形成する工程；
（ｅ）前記第１サイドウォールを除去する工程；
（ｆ）前記ｎチャネル型電界効果トランジスタの前記ゲート電極の両側の前記半導体基板に第１ｎ型不純物をイオン注入して、第１ｎ型不純物拡散層を形成する工程；
（ｇ）前記ｐチャネル型電界効果トランジスタの前記ゲート電極の両側の前記半導体基板に第１ｐ型不純物をイオン注入して、第１ｐ型不純物拡散層を形成する工程；
（ｈ）前記ｎチャネル型電界効果トランジスタの前記ゲート電極の側壁および前記ｐチャネル型電界効果トランジスタの前記ゲート電極の側壁に絶縁膜からなる第２サイドウォールを形成する工程；
（ｉ）前記ｎチャネル型電界効果トランジスタの前記第２サイドウォールの両側の前記半導体基板に第２ｎ型不純物をイオン注入して、第２ｎ型不純物拡散層を形成する工程；
（ｊ）前記半導体基板に第１熱処理を施して、前記第１ｎ型不純物および前記第２ｎ型不純物を活性化させて、前記第１ｎ型不純物拡散層および前記第２ｎ型不純物拡散層からなる前記ｎチャネル型電界効果トランジスタのソース／ドレインを形成し、前記第１ｐ型不純物および前記第２ｐ型不純物を活性化させて、前記第１ｐ型不純物拡散層および前記第２ｐ型不純物拡散層からなる前記ｐチャネル型電界効果トランジスタのソース／ドレインを形成する工程；
（ｋ）前記（ｊ）工程の後、前記ｎチャネル型電界効果トランジスタの前記第２ｎ型不純物拡散層にクラスターカーボンをイオン注入して、アモルファス層を形成する工程；
（ｌ）前記半導体基板に第２熱処理を施して、前記アモルファス層を再結晶化させて、Ｓｉ：Ｃ層を形成する工程、
ここで、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの第２接合部の位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの第１接合部の位置よりも深く、
前記Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの前記第１接合部の位置よりも深く、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの前記第２接合部の位置よりも浅いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記（ｌ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｍ）前記第２ｎ型不純物拡散層および前記第２ｐ型不純物拡散層の上面にシリサイド層を形成する工程。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、前記クラスターカーボンは、Ｃ７Ｈ７であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８記載の半導体装置の製造方法において、前記（ｋ）工程では、前記クラスターカーボンの注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、注入量は１〜５Ｅ１５／ｃｍ２の範囲であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８記載の半導体装置の製造方法において、前記（ｌ）工程の第２熱処理はＬＳＡまたはＦＬＡであり、温度は１１００〜１３５０℃、時間は１ｍ秒以下であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８記載の半導体装置の製造方法において、前記ｎチャネル型電界効果トランジスタおよび前記ｐチャネル型電界効果トランジスタの前記ゲート絶縁膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１８記載の半導体装置の製造方法において、前記第２ｐ型不純物拡散層は、前記半導体基板の初期主面よりも持ち上がっていることを特徴とする半導体装置の製造方法。
【請求項１】
単結晶シリコンからなり、ｐ型ウェルが形成された半導体基板の主面に形成されたｎチャネル型電界効果トランジスタを有する半導体装置であって、
前記ｎチャネル型電界効果トランジスタは、前記半導体基板の主面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の側壁に形成されたサイドウォールと、前記ゲート電極の両側の前記半導体基板に形成されたソース／ドレインとを有し、
前記ソース／ドレインは、前記ゲート電極の側壁の下周辺の前記半導体基板に形成された第１ｎ型不純物拡散層と、前記ゲート電極の側壁から所定の距離を離れて前記半導体基板に形成された第２ｎ型不純物拡散層とから構成され、
前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの第２接合部の位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの第１接合部の位置よりも深く、
前記第２ｎ型不純物拡散層にシリコン格子の一部をカーボンで置換したＳｉ：Ｃ層が形成されており、
前記Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの前記第１接合部の位置よりも深く、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの前記第２接合部の位置よりも浅いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、シリコン格子の一部と置換した前記カーボンの濃度は、１〜２ａｔ．％であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第２ｎ型不純物拡散層の上面にシリサイド膜が形成されており、前記シリサイド膜の真下に前記Ｓｉ：Ｃ層が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記Ｓｉ：Ｃ層のシート抵抗が、前記第２ｎ型不純物拡散層のシート抵抗よりも高いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記ゲート絶縁膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記ゲート電極は、窒化チタン膜と、前記窒化チタン膜上に形成された多結晶シリコン膜との積層膜から構成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置において、さらに、ｎ型ウェルが形成された前記半導体基板の主面に形成されたｐチャネル型電界効果トランジスタを有しており、
前記ｐチャネル型電界効果トランジスタのソース／ドレインは、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁の下周辺の前記半導体基板に形成された第１ｐ型不純物拡散層と、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁から所定の距離を離れて前記半導体基板に形成された第２ｐ型不純物拡散層とから構成され、
前記第２ｐ型不純物拡散層には前記Ｓｉ：Ｃ層が形成されていないことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、さらに、ｎ型ウェルが形成された前記半導体基板の主面に形成されたｐチャネル型電界効果トランジスタを有しており、
前記ｐチャネル型電界効果トランジスタのソース／ドレインは、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁の下周辺の前記半導体基板に形成された第１ｐ型不純物拡散層と、前記ｐチャネル型電界効果トランジスタのゲート電極の側壁から所定の距離を離れて前記半導体基板に形成された第２ｐ型不純物拡散層とから構成され、
前記第２ｐ型不純物拡散層は、ｐ型不純物が導入されたシリコンゲルマニウム層から構成されることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記シリコンゲルマニウム層は、前記半導体基板の初期主面よりも持ち上がっていることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記第２ｐ型不純物拡散層の上面にシリサイド膜が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項８記載の半導体装置において、前記ｎチャネル型電界効果トランジスタのチャネルには引っ張り応力が加わり、前記ｐチャネル型電界効果トランジスタのチャネルには圧縮応力が加わることを特徴とする半導体装置。
【請求項１２】
半導体基板の主面にｎチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）ｐ型ウェルが形成された前記半導体基板の主面にゲート絶縁膜およびゲート電極を順次形成する工程；
（ｂ）前記ゲート電極の両側の前記半導体基板に第１ｎ型不純物をイオン注入して、第１ｎ型不純物拡散層を形成する工程；
（ｃ）前記ゲート電極の側壁に絶縁膜からなるサイドウォールを形成する工程；
（ｄ）前記サイドウォールの両側の前記半導体基板に第２ｎ型不純物をイオン注入して、第２ｎ型不純物拡散層を形成する工程；
（ｅ）前記半導体基板に第１熱処理を施して、前記第１ｎ型不純物および前記２ｎ型不純物を活性化させて、前記第１ｎ型不純物拡散層および前記第２ｎ型不純物拡散層からなるソース／ドレインを形成する工程；
（ｆ）前記（ｅ）工程の後、前記第２ｎ型不純物拡散層にクラスターカーボンをイオン注入して、アモルファス層を形成する工程；
（ｇ）前記半導体基板に第２熱処理を施して、前記アモルファス層を再結晶化させて、Ｓｉ：Ｃ層を形成する工程、
ここで、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの第２接合部の位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの第１接合部の位置よりも深く、
前記Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの前記第１接合部の位置よりも深く、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの前記第２接合部の位置よりも浅いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、前記（ｇ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｈ）前記第２ｎ型不純物拡散層の上面にシリサイド層を形成する工程。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、前記クラスターカーボンは、Ｃ７Ｈ７であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、前記（ｆ）工程では、クラスターカーボンの注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、注入量は１〜５Ｅ１５／ｃｍ２の範囲であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法において、前記（ｇ）工程の第２熱処理はＬＳＡまたはＦＬＡであり、温度は１１００〜１３５０℃、時間は１ｍ秒以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２記載の半導体装置の製造方法において、前記ゲート絶縁膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の主面にｎチャネル型電界効果トランジスタおよびｐチャネル型電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）ｐ型ウェルが形成された前記半導体基板の主面にｎチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を順次形成し、ｎ型ウェルが形成された前記半導体基板の主面にｐチャネル型電界効果トランジスタのゲート絶縁膜およびゲート電極を順次形成する工程；
（ｂ）前記ｐチャネル型電界効果トランジスタの前記ゲート電極の側壁に絶縁膜からなる第１サイドウォールを形成する工程；
（ｃ）前記第１サイドウォールの両側の前記半導体基板に所定の深さの溝を形成する工程；
（ｄ）エピタキシャル成長法により前記溝の内部に、第２ｐ型不純物が導入されたシリコンゲルマニウム層からなる第２ｐ型不純物拡散層を形成する工程；
（ｅ）前記第１サイドウォールを除去する工程；
（ｆ）前記ｎチャネル型電界効果トランジスタの前記ゲート電極の両側の前記半導体基板に第１ｎ型不純物をイオン注入して、第１ｎ型不純物拡散層を形成する工程；
（ｇ）前記ｐチャネル型電界効果トランジスタの前記ゲート電極の両側の前記半導体基板に第１ｐ型不純物をイオン注入して、第１ｐ型不純物拡散層を形成する工程；
（ｈ）前記ｎチャネル型電界効果トランジスタの前記ゲート電極の側壁および前記ｐチャネル型電界効果トランジスタの前記ゲート電極の側壁に絶縁膜からなる第２サイドウォールを形成する工程；
（ｉ）前記ｎチャネル型電界効果トランジスタの前記第２サイドウォールの両側の前記半導体基板に第２ｎ型不純物をイオン注入して、第２ｎ型不純物拡散層を形成する工程；
（ｊ）前記半導体基板に第１熱処理を施して、前記第１ｎ型不純物および前記第２ｎ型不純物を活性化させて、前記第１ｎ型不純物拡散層および前記第２ｎ型不純物拡散層からなる前記ｎチャネル型電界効果トランジスタのソース／ドレインを形成し、前記第１ｐ型不純物および前記第２ｐ型不純物を活性化させて、前記第１ｐ型不純物拡散層および前記第２ｐ型不純物拡散層からなる前記ｐチャネル型電界効果トランジスタのソース／ドレインを形成する工程；
（ｋ）前記（ｊ）工程の後、前記ｎチャネル型電界効果トランジスタの前記第２ｎ型不純物拡散層にクラスターカーボンをイオン注入して、アモルファス層を形成する工程；
（ｌ）前記半導体基板に第２熱処理を施して、前記アモルファス層を再結晶化させて、Ｓｉ：Ｃ層を形成する工程、
ここで、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの第２接合部の位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの第１接合部の位置よりも深く、
前記Ｓｉ：Ｃ層に含まれるカーボンの濃度が最大となる位置が、前記半導体基板の厚さ方向における前記第１ｎ型不純物拡散層と前記ｐ型ウェルとの前記第１接合部の位置よりも深く、前記半導体基板の厚さ方向における前記第２ｎ型不純物拡散層と前記ｐ型ウェルとの前記第２接合部の位置よりも浅いことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、前記（ｌ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｍ）前記第２ｎ型不純物拡散層および前記第２ｐ型不純物拡散層の上面にシリサイド層を形成する工程。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、前記クラスターカーボンは、Ｃ７Ｈ７であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８記載の半導体装置の製造方法において、前記（ｋ）工程では、前記クラスターカーボンの注入エネルギーはカーボン１原子相当で６〜１０ｋｅＶ、注入量は１〜５Ｅ１５／ｃｍ２の範囲であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８記載の半導体装置の製造方法において、前記（ｌ）工程の第２熱処理はＬＳＡまたはＦＬＡであり、温度は１１００〜１３５０℃、時間は１ｍ秒以下であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８記載の半導体装置の製造方法において、前記ｎチャネル型電界効果トランジスタおよび前記ｐチャネル型電界効果トランジスタの前記ゲート絶縁膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１８記載の半導体装置の製造方法において、前記第２ｐ型不純物拡散層は、前記半導体基板の初期主面よりも持ち上がっていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１２−４９２４８（Ｐ２０１２−４９２４８Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８８４４３（Ｐ２０１０−１８８４４３）
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２５日（２０１０．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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