【課題】ノイズによるデータ信号への影響を抑制する半導体記憶装置を提供する。
【解決手段】記憶回路を具備し、記憶回路は、それぞれが電界効果トランジスタであり、１個目の電界効果トランジスタ１１１ａ−１のソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子１１２ａー１〜１１２ａーｎとを備える。 （もっと読む）

【課題】ＣＭＩＳデバイスにおいて、ｐチャネル型電界効果トランジスタの動作特性を劣化させることなく、ひずみシリコン技術を用いたｎチャネル型電界トランジスタの動作特性を向上させる。
【解決手段】所望する濃度プロファイルおよび抵抗を有するｎＭＩＳのソース／ドレイン（ｎ型拡張領域８およびｎ型拡散領域１３）およびｐＭＩＳのソース／ドレイン（ｐ型拡張領域７およびｐ型拡散領域１１）を形成した後、所望するひずみ量を有するＳｉ：Ｃ層１６をｎ型拡散領域１３に形成することにより、ｎＭＩＳのソース／ドレインにおいて最適な寄生抵抗と最適なＳｉ：Ｃ層１６のひずみ量とを得る。また、Ｓｉ：Ｃ層１６を形成する際の熱処理を１ｍ秒以下の短時間で行うことにより、すでに形成されているｐ型拡張領域７およびｐ型拡散領域１１のｐ型不純物の濃度プロファイルの変化を抑える。 （もっと読む）

【課題】金属元素を用いた結晶化法において、ゲッタリングのために必要な不純物元素の濃度が高く、その後のアニールによる再結晶化の妨げとなり問題となっている。
【解決手段】
本発明は半導体膜に、希ガス元素を添加した不純物領域を形成し、加熱処理およびレーザアニールにより前記不純物領域に半導体膜に含まれる金属元素を偏析させるゲッタリングを行なうことを特徴としている。そして、半導体膜が形成された基板（半導体膜基板）の上方または下方からレーザ光を照射してゲート電極を加熱し、その熱によってゲート電極の一部と重なる不純物領域を加熱する。このようにして、ゲート電極の一部と重なる不純物領域の結晶性の回復および不純物元素の活性化を行なうことを可能とする。 （もっと読む）

【課題】生産性を向上させ、かつトランジスタ特性が良好な逆スタガ構造の薄膜トランジスタ及びその製造方法を提供すること。
【解決手段】本発明にかかる逆スタガ構造の薄膜トランジスタは、ソース領域４１、ドレイン領域４２、及びチャネル領域４３を有する結晶性半導体膜４０を備える。また、薄膜トランジスタは、チャネル領域４３上に形成された絶縁膜５と、ソース領域４１及びドレイン領域４２上に形成されたシリサイド層６１とを備える。そして、チャネル領域４３は、ソース領域４１及びドレイン領域４２における結晶粒よりも小さい結晶粒により構成される。 （もっと読む）

【課題】本発明は、駆動力を向上させることができるＦｉｎ状の半導体部を有する半導体装置を提供することを目的とする。
【解決手段】本発明に係る１つの実施の形態による半導体装置は、Ｆｉｎ状の半導体部３と、ゲート電極８と、ライナー膜９とを備える。Ｆｉｎ状の半導体部３は、一方にソース領域、他方にドレイン領域が形成される。ゲート電極８は、ソース領域とドレイン領域との間で、Ｆｉｎ状の半導体部３をゲート絶縁膜を介して囲むように形成される。ライナー膜９は、ゲート電極７を被うように形成され、少なくともＦｉｎ状の半導体部３の高さ方向に応力を印加する。 （もっと読む）

【課題】膜厚バラツキを抑制し、かつドライエッチングダメージの発生を抑制できる優れた素子特性を兼ね備えた薄膜半導体装置及びその製造方法を提供すること。
【解決手段】透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜及びゲート電極、前記ゲート電極の側壁に形成された、低温酸化膜、低温窒化膜及び低温酸化膜の３層構造のサイドウォールスペーサー、及び島状半導体層及びゲート電極を覆う層間絶縁膜を具備することを特徴とする。 （もっと読む）

【課題】 優れたコンタクト特性及び優れた素子特性を持った薄膜半導体装置及びその製造方法を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて不純物を含むソース領域ドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成されたコンタクト孔内にそれぞれ埋め込まれた不純物を含む多結晶半導体層、及び前記多結晶半導体層に接続する高融点金属層を含む配線層を具備し、前記多結晶半導体層と配線層の高融点金属層との間には、高融点金属と半導体との化合物からなる薄層が形成されていることを特徴とする。 （もっと読む）

【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

【課題】高いｇｍ（高いオン電流）を発揮し、比較的簡素な構成でＳｉ−ＭＯＳＦＥＴに匹敵する特性を有する半導体装置を実現する。
【解決手段】非晶質透明基板と、前記非晶質透明基板上に形成された動作半導体薄膜と、前記非晶質透明基板上において、前記動作半導体薄膜の上下にそれぞれ絶縁膜を介して同一の金属材料から形成されてなる上部ゲート電極及び下部ゲート電極とを含み、動作半導体薄膜のチャネル領域が微結晶シリコン半導体からなり、ソース・ドレイン領域が多結晶シリコンからなる半導体装置。 （もっと読む）

【課題】良好なシリサイド／シリコン界面の形成、低抵抗のソース・ドレイン領域及びコンタクトの形成、及び急峻な不純物分布の形成を可能とする薄膜半導体素子を製造する方法を提供する。
【解決手段】透明絶縁性基板１０上に結晶化半導体膜１５を形成し、その上にゲート絶縁膜２４及びゲート電極１９を形成する。得られた構造の表面に高融点金属膜２５を形成した後、前記高融点金属膜２５を介してＳｉ又はＧｅを導入して前記結晶化半導体膜１５の表面近傍を非結晶化する。前記ゲート電極１９をマスクとして前記結晶化半導体膜１５のソース及びドレイン予定領域に不純物を導入した後、熱処理して前記結晶化半導体膜１５と前記高融点金属膜２５との界面にシリサイド膜を形成する第１の熱処理工程を具備するとともに、前記導入された不純物を活性化し、前記結晶化半導体膜１５にソース領域及びドレイン領域を形成する第２の熱処理工程を具備する。 （もっと読む）

【課題】開口率を向上させることができる半導体装置を提供すること。
【解決手段】本発明に係る半導体装置は、基板上の所望の位置に形成される遮光層４１と、遮光層４１及び基板２０上に形成される下地膜２１と、下地膜２１上に形成され、ソース領域及びドレイン領域並びにチャネル領域を有する第１の半導体領域３１及び第２の半導体領域４２と、第１の半導体領域３１及び第２の半導体領域４２上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に、第１の半導体領域３１及び第２の半導体領域４２と対向する位置にそれぞれ形成されたゲート電極を備え、第１の半導体領域４２のチャネル領域は遮光層４１と対向する位置に形成され、非晶質半導体からなり、第２の半導体領域３１のチャネル領域は多結晶半導体からなる。 （もっと読む）

【課題】 基板の歪を生ずることなく、不純物領域の不純物の活性化率を向上させ、優れた特性の薄膜半導体装置を製造することを可能とする薄膜半導体装置の製造方法を提供すること。
【解決手段】 絶縁性基板上に非単結晶半導体層を形成する工程と、前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、前記結晶化領域の所定の位置に不純物をドーピングする工程と、熱処理により前記結晶化領域の所定の位置にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】画素の開口率の向上を図った表示装置の提供。
【解決手段】基板上の画素領域に、透明酸化物層、絶縁膜、導電層が順次積層され、
前記導電層はゲート信号線に接続される薄膜トランジスタのゲート電極を有し、
前記透明酸化物層は少なくとも前記ゲート電極の直下のチャネル領域部を除いた他の領域が導電体化され、この導電体化された部分でソース信号線、このソース信号線に接続される前記薄膜トランジスタのソース領域部、画素電極、この画素電極に接続される前記薄膜トランジスタのドレイン領域部を構成している。 （もっと読む）

半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子は少なくとも１つの第１アモルファス領域を含み、前記第２トランジスタ素子は少なくとも１つの第２アモルファス領域を含む。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。第１アニールプロセスが実施される。前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合されている。前記第１アニールプロセス後に、第２アニールプロセスが実施される。前記第２アニールプロセス中は、前記応力発生層が前記基板上に残されている。
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【課題】カルコゲナイド層を有する薄膜トランジスタ及びその製造方法を提供する。
【解決手段】チャンネル層を構成する非晶質のカルコゲナイド層と、非晶質のカルコゲナイド層の両側部にそれぞれ形成されてソース及びドレイン領域を構成する結晶質のカルコゲナイド層と、結晶質のカルコゲナイド層に連結されたソース電極及びドレイン電極と、非晶質のカルコゲナイド層の上部または下部に、ゲート絶縁層を介在して形成されたゲート電極とを備える薄膜トランジスタである。これにより、カルコゲナイド層を光伝導層として利用して光薄膜トランジスタを具現したり、非晶質のカルコゲナイド層と結晶質のカルコゲナイド層とによって、ダイオード整流機能を具備する電気薄膜トランジスタを具現できる。 （もっと読む）

【課題】所望のドーパント密度プロファイルを達成することができ、アモルファス化される層の厚さが十分に限定され、または歪み緩和のレベルが十分に低く、あるいはこれらがともに達成されるイオン注入法を提供することにある。
【解決手段】本発明は、イオン注入ステップをｉｎ ｓｉｔｕまたはｅｘ ｓｉｔｕ熱処理と組み合わせて、注入誘起性のアモルファス化（超薄シリコン・オン・インシュレータ層のＦＥＴのソース／ドレイン（Ｓ／Ｄ）領域の潜在的な問題）、および歪まされたＳ／Ｄ領域の注入誘起性の塑性緩和（その下の基板層と格子不整合の状態にある埋込みＳ／Ｄ領域によってチャネル歪みが誘起される歪みチャネルＦＥＴの潜在的な問題）をともに回避し、またはともに最小化し、あるいは一方を回避し、もう一方を最小化する方法を教示する。第１の実施形態では、イオン注入を高温で実行することによって、イオン注入がｉｎ ｓｉｔｕ熱処理と組み合わされる。第２の実施形態では、熱注入を実行する能力を有する手段を必要としない「デバイデッド−ドーズ−アニール−イン−ビトウィーン」（ＤＤＡＢ）法において、イオン注入がｅｘ ｓｉｔｕ熱処理と組み合わせられる。 （もっと読む）

炭素、フッ素などの原子種（１１１Ｂ）をドレイン及びソース領域（１１５、２０６）とボディ領域（１０７、２０７）とに導入することで、ＳＯＩトランジスタ（１１０、２１０Ｍ）の接合部のリークが著しく増加し、これにより、蓄積した少数電荷キャリアに対してリークパス（１１９、２１９Ａ）が強化される。これにより、ボディポテンシャルの変動が著しく減り、その結果、最新のＳＯＩデバイス（１００）の全体のパフォーマンスが向上する。具体的な実施形態では、このメカニズムは、スタティックＲＡＭ領域（２５０Ｍ）などのしきい値電圧にセンシティブなデバイス領域に選択的に適用することができる。
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【課題】性能の優れた液晶表示装置の作成方法を提供することを課題とする。
【解決手段】ガラス基板上にゲイト電極を形成し、ゲイト電極上にゲイト絶縁膜を形成し、ゲイト絶縁膜上に微結晶の半導体膜を形成し、半導体膜上にマスクを形成し、マスクを用いて、半導体膜の選択された部分に不純物を導入し、マスクを残したまま光を照射する液晶表示装置の作製方法であって、光はガラス基板の少なくとも上方から照射されることを特徴とする。 （もっと読む）

シリコン・オン・インシュレータ装置は、埋設した絶縁層（１２）上にシリコン層（１０）を有する。ニッケル層を、ゲート（１６）上に、ゲート（１６）側面における側壁スペーサ（２２）上に、また、ゲート（１６）両側方でシリコン層（１０）上のキャビティに、堆積する。ドープしたアモルファスシリコン層により、キャビティを充填する。つぎに、アニール処理を行って、側壁スペーサ（２２）およびゲート（１６）上にポリシリコン（４０）を形成するが、ニッケルが単結晶シリコン（１０）に隣接している箇所では、ＮｉＳｉ層（４４）が、背後にドープした単結晶シリコン（４２）の表面に移行し、ソース、ドレイン、ならびにソース接点およびドレイン接点を１ステップで形成する。
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【課題】 性能が強化されたｆｉｎＦＥＴ構造体、及び、ｆｉｎＦＥＴ構造体を製造する方法を提供すること。
【解決手段】 半導体構造体及びその製造方法が、基板の上に配置された半導体フィンを含む。半導体フィンの上にゲート電極が配置される。ゲート電極は、半導体フィンのより近くに配置された第１の領域における第１の応力と、該半導体フィンからより遠くに配置された第２の領域における、第１の応力とは異なる第２の応力とを有する。基板内の台座の上に半導体フィンを位置合わせすることもできる。半導体デバイス性能を強化するために、半導体構造体が、望ましい応力条件下でアニールされる。 （もっと読む）