半導体装置及び半導体記憶装置
【課題】ノイズによるデータ信号への影響を抑制する半導体記憶装置を提供する。
【解決手段】記憶回路を具備し、記憶回路は、それぞれが電界効果トランジスタであり、１個目の電界効果トランジスタ１１１ａ−１のソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子１１２ａー１〜１１２ａーｎとを備える。
【解決手段】記憶回路を具備し、記憶回路は、それぞれが電界効果トランジスタであり、１個目の電界効果トランジスタ１１１ａ−１のソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子１１２ａー１〜１１２ａーｎとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。また、本発明の一態様は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、データの書き込み、データの読み出し、及びデータの消去が可能である記憶回路を具備する半導体装置の開発が進められている。
【０００３】
上記半導体装置としては、例えば記憶素子であるトランジスタ（メモリトランジスタともいう）又は強誘電体材料を用いた素子を備える記憶回路を具備する半導体装置などが挙げられる（例えば特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５７−１０５８８９号公報
【特許文献２】特開平０６−１９６６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１又は特許文献２に示すような従来の半導体装置は、メモリトランジスタにデータを書き込んだ後に、電荷のリークによりデータが消失してしまうといった問題があった。データの記憶が可能な半導体装置において、データの保持期間は、より長いことが望ましい。
【０００６】
また、従来の半導体装置では、１つの記憶回路に２ビット以上の複数のビット（多値ともいう）のデータを記憶させる場合、ビット線を介してアナログデータ信号を出力するため、ノイズによるアナログデータ信号への影響が大きく、データの値が不正確になる可能性があった。特に、書き込むデータのビット数が大きければ大きいほどノイズの影響は顕著になる。
【０００７】
また、従来の半導体装置において、１つの記憶回路に２ビット以上の複数のビット（多値ともいう）のデータを記憶させる場合、外部から入力される２値のデジタルデータ信号をＤＡコンバータなどによりアナログデータ信号に変換し、該アナログデータ信号をビット線に出力することにより記憶回路にデータを書き込む必要があった。この場合、ＤＡコンバータなどの信号変換回路が必要になる。
【０００８】
本発明の一態様では、記憶回路におけるデータの保持期間を長くすること、記憶回路に書き込むデータへのノイズの影響を低減すること、及びＤＡコンバータなどの信号変換回路を用いずに２ビット以上のデータを記憶回路に記憶させることの一つ又は複数を課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、複数の選択トランジスタ及び複数の容量素子を備える記憶回路を具備する。上記構成にすることにより、複数の選択トランジスタの状態を制御して２ビット以上のデジタルデータをビット毎に異なる容量素子を用いて記憶させ、ＤＡコンバータなどの信号変換回路を用いずに複数のビットのデータを記憶させる。
【００１０】
本発明の一態様は、記憶回路を具備し、記憶回路は、それぞれが電界効果トランジスタであり、１個目の電界効果トランジスタのソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、上記ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、を備える半導体装置である。
【００１１】
また、本発明の一態様は、上記トランジスタが従来のシリコンを用いたトランジスタよりオフ電流の低いトランジスタである。さらに、該トランジスタはドーパントが添加された領域を有する酸化物半導体層を含んでいてもよい。トランジスタにおける酸化物半導体層中にドーパントが添加された領域を設けることによりトランジスタの微細化を図る。
【００１２】
また、本発明の一態様では、上記トランジスタにおける酸化物半導体層を、非単結晶であって、ａｂ面（層の平面ともいう）に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向（層の厚さ方向ともいう）に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する材料（ｃ軸配向結晶、又はＣＡＡＣ：ｃ ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌともいう）である酸化物半導体層とすることができる。これにより、トランジスタの光による劣化の抑制を図る。
【発明の効果】
【００１３】
本発明の一態様により、デジタルデータ信号を記憶回路に入力して複数のビットのデータを該記憶回路に書き込むため、記憶回路に書き込むデータへのノイズの影響を低減することができる。また、ＤＡコンバータなどの信号変換回路を用いずにデジタルデータ信号のデータを記憶回路に書き込むことができる。また、オフ電流の低いトランジスタを用いることにより、データの保持期間を長くすることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置における記憶回路の例を説明するための図。
【図２】実施の形態２の半導体記憶装置におけるメモリセルアレイの例を説明するための図。
【図３】実施の形態２の半導体記憶装置におけるメモリセルアレイの例を説明するための図。
【図４】実施の形態３におけるトランジスタの構造例を説明するための断面模式図。
【図５】実施の形態３におけるトランジスタの作製方法例を説明するための断面模式図。
【図６】実施の形態４におけるメモリセルの構造例を示す断面模式図。
【図７】実施の形態５における半導体記憶装置の構成例を示すブロック図。
【図８】実施の形態５における半導体記憶装置の構成例を示す模式図。
【図９】実施の形態６における電子機器の例を示す模式図。
【図１０】携帯電話の構成例を示すブロック図。
【図１１】メモリの構成例を示すブロック図。
【図１２】電子書籍の構成例を示すブロック図。
【発明を実施するための形態】
【００１５】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１６】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１７】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００１８】
（実施の形態１）
本実施の形態では、一定期間、データを記憶することが可能な記憶回路を備えた半導体装置の例について説明する。
【００１９】
なお、記憶回路とは、一定期間、データとなる電荷を保持することが可能な回路のことをいう。
【００２０】
本実施の形態における半導体装置の一例は、記憶回路を具備する。
【００２１】
さらに、記憶回路の例について、図１を用いて説明する。
【００２２】
まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図１（Ａ）及び図１（Ｂ）を用いて説明する。図１（Ａ）及び図１（Ｂ）は、本実施の形態における記憶回路の回路構成例を示す回路図である。
【００２３】
図１（Ａ）に示す記憶回路は、ｎ個（ｎは２以上の自然数）のトランジスタ１１１ａ（トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ）と、ｎ個の容量素子１１２ａ（容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ）と、を備える。
【００２４】
なお、トランジスタは、２つの端子と、印加される電圧により該２つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、２つの電流端子を一対の電流端子ともいい、２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。
【００２５】
また、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一方であり、第２の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。
【００２６】
また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインが互いに入れ替わることがある。
【００２７】
また、容量素子は、一対の電極と、一対の電極に重畳する誘電体層と、を含む。一対の電極の間に印加される電圧に応じて容量素子に電荷が蓄積される。なお、容量素子における電極を容量電極ともいう。
【００２８】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２９】
なお、２つ以上の構成要素が電気的に接続される期間が存在するのであれば、該２つ以上の構成要素は、電気的に接続されるといえる。
【００３０】
ｎ個のトランジスタ１１１ａのうち、ｋ個目（ｋは２以上ｎ以下の自然数）のトランジスタ１１１ａ＿ｋのソース及びドレインの一方は、ｋ−１個目のトランジスタ１１１ａ＿ｋ−１のソース及びドレインの他方に電気的に接続される。
【００３１】
ｍ個目（ｍはｎ以下の自然数）の容量素子１１２ａ＿ｍの一対の電極の一方は、ｍ個目のトランジスタ１１１ａ＿ｍのソース及びドレインの他方に電気的に接続される。
【００３２】
なお、ｎ個の容量素子１１２ａのうち、少なくとも２つの容量素子の容量は、互いに異なる値であることが好ましい。また、ｎ個の容量素子１１２ａの容量は、互いに異なる値でもよい。このとき、例えば、ｋ個目の容量素子１１２ａ＿ｋの容量は、ｋ−１個目の容量素子１１２ａ＿ｋ−１の容量の２×Ｋ倍（Ｋは自然数）又は１／（２×Ｋ）倍であることが好ましい。
【００３３】
さらに、図１（Ｂ）に示す記憶回路は、ｎ個のトランジスタ１１１ｂ（トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ）と、ｎ個の容量素子１１２ｂ（容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎ）と、トランジスタ１１３と、を備える。
【００３４】
また、ｎ個のトランジスタ１１１ｂのうち、ｋ個目（ｋは２以上ｎ以下の自然数）のトランジスタ１１１ｂ＿ｋのソース及びドレインの一方は、ｋ−１個目のトランジスタ１１１ｂ＿ｋ−１のソース及びドレインの他方に電気的に接続される。
【００３５】
ｍ個目（ｍはｎ以下の自然数）の容量素子１１２ｂ＿ｍの一対の電極の一方は、ｍ個目のトランジスタ１１１ｂ＿ｍのソース及びドレインの他方に電気的に接続される。
【００３６】
なお、ｎ個の容量素子１１２ｂのうち、少なくとも２つの容量素子の容量は、互いに異なる値であることが好ましい。また、ｎ個の容量素子１１２ｂの容量は互いに異なる値でもよい。例えば、ｋ個目の容量素子１１２ｂ＿ｋの容量は、ｋ−１個目の容量素子１１２ｂ＿ｋ−１の容量の２×Ｋ倍又は１／（２×Ｋ）倍であることが好ましい。
【００３７】
トランジスタ１１３のゲートは、ｎ個目のトランジスタ１１１ｂ＿ｎのソース及びドレインの他方に電気的に接続される。
【００３８】
さらに、図１（Ａ）及び図１（Ｂ）に示す記憶回路の各構成要素について説明する。
【００３９】
ｎ個のトランジスタ１１１ａ及びｎ個のトランジスタ１１１ｂは、データを保持するか否かを選択する選択トランジスタとしての機能を有する。
【００４０】
ｎ個のトランジスタ１１１ａ及びｎ個のトランジスタ１１１ｂとしては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。
【００４１】
また、上記酸化物半導体層のバンドギャップは、シリコンより高く、例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００４２】
さらに、上記酸化物半導体層を含むトランジスタは、シリコンなどの従来の電界効果トランジスタよりオフ電流が低い。
【００４３】
また、ｎ個のトランジスタ１１１ａ及びｎ個のトランジスタ１１１ｂとしては、互いに離間し、ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることもできる。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタは、ドーパントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された一対の領域の抵抗値は、チャネルが形成される領域（チャネル形成領域ともいう）より低いことが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることにより、チャネルが形成される領域（チャネル形成領域ともいう）と、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トランジスタの面積を小さくすること（微細化ともいう）ができる。
【００４４】
また、上記酸化物半導体層としては、例えば、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する材料の層を用いることもできる。ＣＡＡＣである酸化物半導体層をトランジスタのチャネルが形成される層（チャネル形成層ともいう）として用いることにより、例えば光によるトランジスタの劣化を抑制することができる。
【００４５】
ｎ個の容量素子１１２ａ及びｎ個の容量素子１１２ｂは、データを保持する保持容量としての機能を有する。
【００４６】
トランジスタ１１３としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又は上記酸化物半導体層を含むトランジスタを用いることができる。
【００４７】
トランジスタ１１３は、出力するデータの値を設定する機能を有する。なお、トランジスタ１１３を、出力トランジスタと呼ぶこともできる。
【００４８】
なお、上記第１４族の半導体を含有する半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質半導体層でもよい。
【００４９】
次に、図１（Ａ）及び図１（Ｂ）に示す記憶回路の駆動方法例について説明する。
【００５０】
まず、図１（Ａ）に示す記憶回路の駆動方法例について、図１（Ｃ）及び図１（Ｄ）を用いて説明する。図１（Ｃ）及び図１（Ｄ）は、図１（Ａ）に示す記憶回路の駆動方法例を説明するためのタイミングチャートである。なお、ここでは一例としてｎ個のトランジスタ１１１ａのうち、１個目のトランジスタ１１１ａ＿１のソース及びドレインの一方に２値（ハイレベル及びローレベル）のデジタルデータ信号が入力されるとする。また、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれがＮチャネル型のトランジスタの場合、ｍ個目の容量素子１１２ａ＿ｍの一対の電極の他方の電圧の値を例えば基準電位以下の値とする。
【００５１】
まず、データを記憶回路に書き込む場合（Ｗｒｉｔｉｎｇともいう）、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にする。例えば、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれにおけるゲートの電圧を変化させることにより、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にする。例えば、ｍ個目（ｍはｎ以下の自然数）のトランジスタ１１１ａ＿ｍにおけるゲートの電圧を、ｍ個目のトランジスタ１１１ａ＿ｍにおけるゲートにパルス信号を入力することにより制御してもよい。
【００５２】
トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれがオン状態のとき、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれにおけるソース及びドレインを介してデジタルデータ信号（信号ＤＤＳともいう）が入力され、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００５３】
例えば、図１（Ｃ）に示すように、期間Ｔ１１において、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にすると、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｃ）では電圧Ｄ１）になる。
【００５４】
次に、トランジスタ１１１ａ＿ｎをオフ状態にする。このとき、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ−１はオン状態のままである。
【００５５】
トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ−１のそれぞれがオン状態であり、トランジスタ１１１ａ＿ｎがオフ状態のとき、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ−１のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００５６】
例えば、図１（Ｃ）に示すように、期間Ｔ１２において、トランジスタ１１１ａ＿ｎをオフ状態にすると、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｃ）では電圧Ｄ２）になる。
【００５７】
さらに、トランジスタ１１１ａ＿ｎ−２からトランジスタ１１１ａ＿１まで順にオフ状態にしていき、容量素子１１２ａ＿ｎ−２から容量素子１１２ａ＿１までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子１１２ａ＿ｎから容量素子１１２ａ＿１までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
【００５８】
例えば、図１（Ｃ）に示すように、期間Ｔ１３において、容量素子１１２ａ＿１の一対の電極の一方の電圧がデジタルデータ信号の電圧に応じた値（図１（Ｃ）では電圧Ｄｎ）になる。
【００５９】
以上により、記憶回路にデータが書き込まれる。
【００６０】
また、記憶回路からデータを読み出す場合（Ｒｅａｄｉｎｇともいう）、例えば図１（Ｄ）に示すように、トランジスタ１１１ａ＿１をオフ状態にし、トランジスタ１１１ａ＿２乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にする。
【００６１】
トランジスタ１１１ａ＿１がオフ状態であり、トランジスタ１１１ａ＿２乃至トランジスタ１１１ａ＿ｎのそれぞれがオン状態のとき、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎの容量比に応じて容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧が変化する。例えば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧がデジタルデータ信号のハイレベルの電圧と同等の値であれば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のハイレベルの電圧と同等の値のままであり、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧がデジタルデータ信号のローレベルの電圧と同等の値であれば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のローレベルの電圧と同等の値のままであり、それ以外であれば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のハイレベルの電圧及びローレベルの電圧の間の範囲の値に変化する。
【００６２】
例えば、容量素子１１２ａの数が３個（ｎ＝３）であり、各容量素子１１２ａの容量比が１：２：４である場合、容量素子１１２ａ＿１の容量値をＣとすると、容量素子１１２ａ＿２の容量値は２Ｃとなり、容量素子１１２ａ＿３の容量値は４Ｃとなる。また、容量素子１１２ａ＿１の一対の電極間に印加される電圧をＶ１１２ａ＿１とすると、容量素子１１２ａ＿１に蓄積される電荷は、Ｃ×Ｖ１１２ａ＿１となる。記憶回路からデータを読み出す場合において、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿３のそれぞれがオン状態のときの容量素子１１２ａ＿１乃至容量素子１１２ａ＿３に蓄積される電荷の合計は、Ｃ×（Ｖ１１２ａ＿３×４＋Ｖ１１２ａ＿２×２＋Ｖ１１２ａ＿１）となる。また、容量素子１１２ａ＿１乃至容量素子１１２ａ＿３の容量値の合計は、４Ｃ＋２Ｃ＋Ｃであるから、容量素子１１２ａ＿１乃至容量素子１１２ａ＿３のそれぞれに印加される電圧は、（Ｖ１１２ａ＿３×４＋Ｖ１１２ａ＿２×２＋Ｖ１１２ａ＿１）／７になる。
【００６３】
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット（多値）を表すデータとなる。
【００６４】
また、上記データをトランジスタ１１１ａ＿１をオン状態にすることにより、読み出すことができる。
【００６５】
以上が、図１（Ａ）に示す記憶回路の駆動方法例の説明である。
【００６６】
次に、図１（Ｂ）に示す記憶回路の駆動方法例について、図１（Ｅ）及び図１（Ｆ）を用いて説明する。図１（Ｅ）及び図１（Ｆ）は、図１（Ｂ）に示す記憶回路の駆動方法例を説明するためのタイミングチャートである。なお、ここでは一例としてｎ個のトランジスタ１１１ｂのうち、１個目のトランジスタ１１１ｂ＿１のソース及びドレインの一方に２値のデジタルデータ信号が入力され、トランジスタ１１３のソース及びドレインの一方の電圧を基準電位以下の値とする。
【００６７】
まず、データを記憶回路に書き込む場合、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にする。例えば、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれにおけるゲートの電圧を変化させることにより、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にする。また、このとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれがＮチャネル型のトランジスタであれば、ｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方の電圧を例えば基準電位以下の値に設定する。ｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方の電圧は、例えばｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方にパルス信号を入力することにより制御してもよい。
【００６８】
トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれがオン状態のとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００６９】
例えば、図１（Ｅ）に示すように、期間Ｔ２１において、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にすると、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｅ）では電圧Ｄ１）になる。
【００７０】
次に、トランジスタ１１１ｂ＿ｎをオフ状態にする。このとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ−１はオン状態のままである。
【００７１】
トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ−１のそれぞれがオン状態であり、トランジスタ１１１ｂ＿ｎがオフ状態のとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ−１のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００７２】
例えば、図１（Ｅ）に示すように、期間Ｔ２２において、トランジスタ１１１ｂ＿ｎをオフ状態にすると、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｅ）では電圧Ｄ２）になる。
【００７３】
さらに、トランジスタ１１１ｂ＿ｎ−２からトランジスタ１１１ｂ＿１まで順にオフ状態にしていき、容量素子１１２ｂ＿ｎ−２から容量素子１１２ｂ＿１までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子１１２ｂ＿ｎから容量素子１１２ｂ＿１までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
【００７４】
例えば、図１（Ｅ）に示すように、期間Ｔ２３において、容量素子１１２ｂ＿１の一対の電極の一方の電圧がデジタルデータ信号の電圧に応じた値（図１（Ｅ）では電圧Ｄｎ）になる。
【００７５】
以上により、記憶回路にデータが書き込まれる。
【００７６】
このとき、トランジスタ１１３のゲートは、浮遊状態になり、トランジスタ１１３のゲートの電圧は、一定期間保持される。
【００７７】
また、記憶回路からデータを読み出す場合、図１（Ｆ）に示すように、トランジスタ１１１ｂ＿１をオフ状態にし、トランジスタ１１１ｂ＿２乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にする。このとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれがＮチャネル型のトランジスタの場合、例えばｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方の電圧を例えば読み出し電圧（例えば高電源電圧など）に設定する。
【００７８】
トランジスタ１１１ｂ＿１がオフ状態であり、トランジスタ１１１ｂ＿２乃至トランジスタ１１１ｂ＿ｎのそれぞれがオン状態のとき、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎの容量比に応じて容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎのそれぞれにおける、一対の電極の一方の電圧が変化する。
【００７９】
トランジスタ１１３のソース及びドレインの間の抵抗値は、トランジスタ１１３のゲートの電圧に応じて決まる。よって、トランジスタ１１３のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から読み出すことができる。また、トランジスタ１１１ｂ＿１がオフ状態の間、トランジスタ１１３のゲートの電圧が一定期間保持されるため、トランジスタ１１３のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から複数回読み出すこともできる。
【００８０】
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット（多値）を表すデータとなる。
【００８１】
以上が、図１（Ｂ）に示す記憶回路の駆動方法例の説明である。
【００８２】
以上が、本実施の形態における半導体装置の例の説明である。
【００８３】
本実施の形態における半導体装置の一例では、電界効果トランジスタのソース及びドレインを介して電気的に接続され、互いに容量値の異なる複数の容量素子を用いて記憶回路を構成する。これにより、例えば記憶回路に書き込むデータがデジタルデータ信号であっても、複数のビットを表すデータを記憶させることができる。よって、別途ＤＡコンバータを設けなくても１つの記憶回路に複数のビットを表すデータを記憶させることができる。また、記憶回路に書き込むデータをデジタルデータ信号にすることができるため、ノイズによるデータ信号への影響を低減することができる。
【００８４】
また、本実施の形態における半導体装置の一例では、選択トランジスタとしての機能を有する第１の電界効果トランジスタのソース又はドレインにゲートが電気的に接続される、第２の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、１回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。
【００８５】
また、本実施の形態における半導体装置の一例では、選択トランジスタとしての機能を有する第１の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数を少なくすることができるため、消費電力を低減することができる。
【００８６】
（実施の形態２）
本実施の形態では、上記実施の形態における半導体装置の一例として、半導体記憶装置の例について説明する。
【００８７】
本実施の形態における半導体記憶装置の例は、ｉ行（ｉは２以上の自然数）ｊ列（ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
【００８８】
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図２を用いて説明する。
【００８９】
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図２（Ａ）を用いて説明する。
【００９０】
図２（Ａ）に示すメモリセルアレイは、ｉ行ｊ列にマトリクス状に配列された複数のメモリセル２００と、ｊ本の配線２０１（配線２０１＿１乃至配線２０１＿ｊ）と、ｉ×ｎ本の配線２０２（ｎ本の配線２０２＿１乃至ｎ本の配線２０２＿ｉ）と、ｉ本の配線２０３（配線２０３＿１乃至配線２０３＿ｉ）と、ｊ本の配線２０４（配線２０４＿１乃至配線２０４＿ｊ）と、ｉ本の配線２０５（配線２０５＿１乃至配線２０５＿ｉ）と、を具備する。なお、図２（Ａ）に示すメモリセルアレイの説明では、便宜のため、ｉを４以上の自然数とし、ｊを４以上の自然数とする。
【００９１】
メモリセル２００は、データを記憶する機能を有する。
【００９２】
配線２０１＿１乃至配線２０１＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線２０１＿１乃至配線２０１＿ｊのそれぞれを、例えばビット線又はデータ線と呼ぶこともできる。
【００９３】
ｎ×ｉ本の配線２０２のそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ｎ×ｉ本の配線２０２のそれぞれを、例えばワード線と呼ぶこともできる。
【００９４】
配線２０３＿１乃至配線２０３＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線２０３＿１乃至配線２０３＿ｉのそれぞれを、例えば容量線又は読み出し選択線と呼ぶこともできる。
【００９５】
配線２０４＿１乃至配線２０４＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線２０４＿１乃至配線２０４＿ｊのそれぞれを、例えばデータ線と呼ぶこともできる。
【００９６】
配線２０５＿１乃至配線２０５＿ｉのそれぞれには、例えば定電圧が与えられる。配線２０５＿１乃至配線２０５＿ｉのそれぞれを、例えばソース線と呼ぶこともできる。
【００９７】
さらに、Ｍ（Ｍはｉ以下の自然数）行Ｎ（Ｎはｊ以下の自然数）列目のメモリセル２００（Ｍ，Ｎ）は、ｎ個のトランジスタ２１１（Ｍ，Ｎ）（トランジスタ２１１＿１（Ｍ，Ｎ）乃至トランジスタ２１１＿ｎ（Ｍ，Ｎ））と、ｎ個の容量素子２１２（Ｍ，Ｎ）（容量素子２１２＿１（Ｍ，Ｎ）乃至容量素子２１２＿ｎ（Ｍ，Ｎ））と、トランジスタ２１３（Ｍ，Ｎ）と、を備える。
【００９８】
Ｍ行Ｎ列目のメモリセル２００（Ｍ，Ｎ）において、必ずしもトランジスタ２１３（Ｍ，Ｎ）を設けなくてもよい。このとき、配線２０４＿Ｎ及び配線２０５＿Ｍを設ける必要はない。
【００９９】
ｎ個のトランジスタ２１１（Ｍ，Ｎ）のうち、１個目のトランジスタ２１１＿１（Ｍ，Ｎ）のソース及びドレインの一方は、配線２０１＿Ｎに電気的に接続され、ｋ個目（ｋは２以上ｎ以下の自然数）のトランジスタ２１１＿ｋ（Ｍ，Ｎ）のソース及びドレインの一方は、ｋ−１個目のトランジスタ２１１＿ｋ−１（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、ｍ個目（ｍはｎ以下の自然数）のトランジスタ２１１＿ｍ（Ｍ，Ｎ）のゲートは、Ｍ×ｍ本目の配線２０２＿Ｍ（ｍ）に電気的に接続される。
【０１００】
ｎ個のトランジスタ２１１（Ｍ，Ｎ）は、データを書き込むか否かを選択する選択トランジスタとしての機能を有する。
【０１０１】
ｎ個のトランジスタ２１１（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるｎ個のトランジスタ１１１ａ又はｎ個のトランジスタ１１１ｂに適用可能なトランジスタを用いることができる。
【０１０２】
ｍ個目の容量素子２１２＿ｍ（Ｍ，Ｎ）の一対の電極の一方は、ｍ個目のトランジスタ２１１＿ｍ（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、ｍ個目の容量素子２１２＿ｍ（Ｍ，Ｎ）の一対の電極の他方は、Ｍ本目の配線２０３＿Ｍに電気的に接続される。
【０１０３】
また、ｎ個の容量素子２１２（Ｍ，Ｎ）のうち、少なくとも２つの容量素子の容量は、互いに異なる値である。また、ｎ個の容量素子２１２（Ｍ，Ｎ）の容量は、互いに異なる値でもよい。例えば、ｋ個目の容量素子２１２＿ｋ（Ｍ，Ｎ）の容量は、ｋ−１個目の容量素子２１２＿ｋ−１（Ｍ，Ｎ）の容量の２×Ｋ（Ｋは自然数）倍又は１／（２×Ｋ）倍であることが好ましい。
【０１０４】
ｎ個の容量素子２１２（Ｍ，Ｎ）は、データを保持する保持容量としての機能を有する。
【０１０５】
トランジスタ２１３（Ｍ，Ｎ）のゲートは、ｎ個目のトランジスタ２１１＿ｎ（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、トランジスタ２１３（Ｍ，Ｎ）のソース及びドレインの一方は、Ｎ本目の配線２０４＿Ｎに電気的に接続され、トランジスタ２１３（Ｍ，Ｎ）のソース及びドレインの他方は、Ｍ本目の配線２０５＿Ｍに電気的に接続される。
【０１０６】
トランジスタ２１３（Ｍ，Ｎ）は、出力するデータの値を設定する出力トランジスタとしての機能を有する。
【０１０７】
トランジスタ２１３（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトランジスタ１１３に適用可能なトランジスタを用いることができる。
【０１０８】
以上が図２（Ａ）に示すメモリセルアレイの構成例の説明である。
【０１０９】
なお、図２（Ａ）における配線２０１＿Ｎと配線２０４＿Ｎを共通の配線にしてもよい。例えば、図３に示す半導体記憶装置では、配線２０１＿Ｎと配線２０４＿Ｎの代わりに配線２０６＿Ｎが設けられ、１個目のトランジスタ２１１＿１（Ｍ，Ｎ）のソース及びドレインの一方、並びにトランジスタ２１３（Ｍ，Ｎ）のソース及びドレインの一方が配線２０６＿Ｎに電気的に接続されている。その他の構成は、図２（Ａ）と同じであるため、説明を省略する。配線２０１＿Ｎと配線２０４＿Ｎを共通の配線にすることにより、配線の数を低減することができる。
【０１１０】
さらに、図２（Ａ）に示すメモリセルアレイの駆動方法例について、図２（Ｂ）及び図２（Ｃ）を用いて説明する。図２（Ｂ）及び図２（Ｃ）は、図２（Ａ）に示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてＭ行目のメモリセル２００（メモリセル２００（Ｍ，１）乃至メモリセル２００（Ｍ，Ｎ））に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されず、メモリセル２００毎にデータの書き込み又はデータの読み出しを行うこともできる。
【０１１１】
まず、Ｍ行目のメモリセル２００にデータを書き込む場合、Ｍ行目のメモリセル２００のそれぞれにおいて、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎをオン状態にする。なお、このとき、全てのメモリセル２００における、容量素子２１２＿１乃至容量素子２１２＿ｎの一対の電極の他方の電圧を基準電位以下の値にすることが好ましい。
【０１１２】
例えば、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎがＮチャネル型トランジスタの場合、図２（Ｂ）に示すように、期間Ｔ３１において、Ｍ行目の配線２０２＿Ｍ（１）乃至Ｍ行目の配線２０２＿Ｍ（ｎ）の電圧を電圧ＶＨにすることにより、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎをオン状態にすることができる。電圧ＶＨは、例えば基準電位より大きい値の電圧（例えば高電源電圧）である。
【０１１３】
Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎがオン状態のとき、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎのそれぞれにおけるソース及びドレインを介してデジタルデータ信号（信号ＤＤＳともいう）が入力され、Ｍ行目のメモリセル２００のそれぞれにおける、ｍ個目の容量素子２１２＿ｍの一対の電極の一方の電圧は、Ｍ×ｍ本目の配線２０２＿Ｍ（ｍ）の電圧と同等の値になる。
【０１１４】
次に、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎをオフ状態にする。このとき、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ−１はオン状態のままである。
【０１１５】
Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎがオフ状態であり、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ−１がオン状態のままのとき、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ−１のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、Ｍ行目のメモリセル２００のそれぞれにおける、ｋ−１個目の容量素子２１２＿ｋ−１の一対の電極の一方の電圧は、Ｍ×ｋ−１本目の配線２０２＿Ｍ（ｋ−１）の電圧と同等の値になる。
【０１１６】
例えば、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎがＮチャネル型トランジスタの場合、図２（Ｂ）に示すように、期間Ｔ３２において、Ｍ×ｎ本目の配線２０２＿Ｍ（ｎ）の電圧を電圧ＶＬにすることにより、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎをオフ状態にすることができる。電圧ＶＬは、例えば基準電位以下の電圧である。
【０１１７】
さらに、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎ−２からトランジスタ２１１＿１まで順にオフ状態にしていき、容量素子２１２＿ｎ−２から容量素子２１２＿１までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子２１２＿ｎから容量素子２１２＿１までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
【０１１８】
以上により、記憶回路にデータが書き込まれる。
【０１１９】
このとき、トランジスタ２１３のゲートは、浮遊状態になり、トランジスタ２１３のゲートの電圧は、一定期間保持される。
【０１２０】
さらに、上記動作を各行のメモリセル２００毎に繰り返し行うことにより、全てのメモリセル２００にデータを書き込むことができる。
【０１２１】
また、Ｍ行目のメモリセル２００からデータを読み出す場合、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１をオフ状態にし、トランジスタ２１１＿２乃至トランジスタ２１１＿ｎをオン状態にする。また、Ｍ行目の配線２０３＿Ｍの電圧をデータを読み出すために必要な電圧に設定し、２０３＿１乃至配線２０３＿ｉのうち、Ｍ行目の配線２０３＿Ｍ以外の配線の電圧を、配線２０４＿１乃至配線２０４＿ｊのそれぞれの電圧と同等の値に設定することにより、Ｍ行目のメモリセル２００のみからデータを読み出すことができる。
【０１２２】
例えば、Ｍ行目のメモリセル２００における、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ、及びトランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）がＰチャネル型トランジスタの場合、図２（Ｃ）に示すように、Ｍ×１本目の配線２０２＿Ｍ（１）の電圧を電圧ＶＬにし、Ｍ×１本目の配線２０２＿Ｍ（１）乃至Ｍ×ｎ本目の配線２０２＿Ｍ（ｎ）のうち、配線２０２＿Ｍ（１）以外の配線（配線２０２＿Ｍ（ｏｔｈｅｒ）ともいう）の電圧を電圧ＶＨにし、配線２０３＿Ｍの電圧を電圧ＶＬにし、配線２０３＿１乃至配線２０３＿ｉのうち、配線２０３＿Ｍ以外の配線（配線２０３＿ｏｔｈｅｒともいう）の電圧を電圧ＶＨにする。
【０１２３】
Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１がオフ状態であり、トランジスタ２１１＿２乃至トランジスタ２１１＿ｎがオン状態のとき、Ｍ行目のメモリセル２００のそれぞれにおける、容量素子２１２＿１乃至容量素子２１２＿ｎの容量比に応じて容量素子２１２＿１乃至容量素子２１２＿ｎのそれぞれにおける、一対の電極の一方の電圧が変化する。
【０１２４】
Ｍ行目のメモリセル２００における、トランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）のそれぞれにおけるソース及びドレインの間の抵抗値は、トランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）のゲートの電圧に応じて決まる。また、トランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）のそれぞれのソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から読み出すことができる。また、トランジスタ２１１＿１がオフ状態の間、トランジスタ２１３のゲートの電圧が一定期間保持されるため、トランジスタ２１３のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から複数回読み出すこともできる。
【０１２５】
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット（多値）を表すデータとなる。
【０１２６】
さらに、上記動作を各行のメモリセル２００毎に繰り返し行うことにより、全てのメモリセル（メモリセル２００（１，１）乃至メモリセル２００（ｉ，ｊ））においてデータを読み出すことができる。以上が図２（Ａ）に示す半導体記憶装置の駆動方法例の説明である。
【０１２７】
本実施の形態における半導体記憶装置の一例では、電界効果トランジスタのソース及びドレインを介して電気的に接続され、容量値の異なる複数の容量素子を用いて複数のメモリセルを構成する。これにより、例えばメモリセルに書き込むデータがデジタルデータ信号であっても、複数のメモリセルに選択的に複数のビットを表すデータを記憶させることができる。よって、別途ＤＡコンバータを設けなくても１つの記憶回路に複数のビットを表すデータを記憶させることができる。また、記憶回路に書き込むデータをデジタルデータ信号にすることができるため、ノイズによるデータ信号への影響を低減することができる。
【０１２８】
また、本実施の形態における半導体記憶装置の一例では、ゲートが、選択トランジスタとしての機能を有するｎ個目の第１の電界効果トランジスタのソース又はドレインに電気的に接続される第２の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、１回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。
【０１２９】
また、本実施の形態における半導体記憶装置の一例では、選択トランジスタとしての機能を有するｎ個の第１の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数を少なくすることができるため、消費電力を低減することができる。
【０１３０】
（実施の形態３）
本実施の形態では、上記実施の形態の半導体装置又は半導体記憶装置に適用可能な酸化物半導体層を含むトランジスタの例について説明する。
【０１３１】
本実施の形態におけるトランジスタの構造例について、図４を用いて説明する。図４は、本実施の形態におけるトランジスタの構造例を説明するための断面模式図である。なお、図４では、実際の寸法と異なる構成要素を含む。
【０１３２】
図４（Ａ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１３３】
図４（Ａ）に示すトランジスタは、半導体層６０３＿Ａと、導電層６０５ａ＿Ａと、導電層６０５ｂ＿Ａと、絶縁層６０６＿Ａと、導電層６０７＿Ａと、を含む。
【０１３４】
半導体層６０３＿Ａは、互いに離間し、それぞれドーパントが添加された領域である領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａと、を含む。領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａの間の領域がチャネル形成領域になる。半導体層６０３＿Ａは、例えば被素子形成層６００＿Ａの上に設けられる。
【０１３５】
導電層６０５ａ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。また、導電層６０５ａ＿Ａの側面は、テーパ状であり、導電層６０５ａ＿Ａは、領域６０４ａ＿Ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿Ａを領域６０４ａ＿Ａの一部に重畳させることにより、導電層６０５ａ＿Ａ及び領域６０４ａ＿Ａの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿Ａに重畳する半導体層６０３＿Ａの領域の全てが領域６０４ａ＿Ａでもよい。
【０１３６】
導電層６０５ｂ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。また、導電層６０５ｂ＿Ａの側面は、テーパ状であり、導電層６０５ｂ＿Ａは、領域６０４ｂ＿Ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿Ａを領域６０４ｂ＿Ａの一部に重畳させることにより、導電層６０５ｂ＿Ａ及び領域６０４ｂ＿Ａの間の抵抗値を小さくすることができる。また、導電層６０５ｂ＿Ａに重畳する半導体層６０３＿Ａの領域の全てが領域６０４ｂ＿Ａでもよい。
【０１３７】
絶縁層６０６＿Ａは、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に設けられる。
【０１３８】
導電層６０７＿Ａは、絶縁層６０６＿Ａを介して半導体層６０３＿Ａに重畳する。絶縁層６０６＿Ａを介して導電層６０７＿Ａと重畳する半導体層６０３＿Ａの領域がチャネル形成領域になる。
【０１３９】
また、図４（Ｂ）に示すトランジスタは、図４（Ａ）に示す構造に加え、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを含み、さらに、半導体層６０３＿Ａは、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａの間に、互いに離間し、それぞれドーパントが添加された領域である領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａを含む。
【０１４０】
絶縁層６０９ａ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、互いに対向する一対の側面の一方に接する。
【０１４１】
絶縁層６０９ｂ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、互いに対向する一対の側面の他方に接する。
【０１４２】
領域６０８ａ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ａ＿Ａに重畳する。また、領域６０８ａ＿Ａのドーパントの濃度が、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａのドーパントの濃度より低くてもよい。このとき、領域６０８ａ＿Ａを低濃度領域ともいう。
【０１４３】
領域６０８ｂ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ｂ＿Ａに重畳する。また、領域６０８ｂ＿Ａのドーパントの濃度が、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａのドーパントの濃度より低くてもよい。このとき、領域６０８ｂ＿Ａを低濃度領域ともいう。また、このとき領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａを高濃度領域と呼んでもよい。
【０１４４】
領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの面積が小さい場合であってもトランジスタの信頼性を高くすることができる。
【０１４５】
図４（Ｃ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１４６】
図４（Ｃ）に示すトランジスタは、半導体層６０３＿Ｂと、導電層６０５ａ＿Ｂと、導電層６０５ｂ＿Ｂと、絶縁層６０６＿Ｂと、導電層６０７＿Ｂと、を含む。
【０１４７】
導電層６０５ａ＿Ｂは、被素子形成層６００＿Ｂの上に設けられる。また、導電層６０５ａ＿Ｂの側面は、テーパ状である。
【０１４８】
導電層６０５ｂ＿Ｂは、被素子形成層６００＿Ｂの上に設けられる。また、導電層６０５ｂ＿Ｂの側面は、テーパ状である。
【０１４９】
半導体層６０３＿Ｂは、互いに離間し、それぞれドーパントが添加された領域である領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂと、を含む。また、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂの間の領域がチャネル形成領域になる。半導体層６０３＿Ｂは、例えば導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ｂ、及び被素子形成層６００＿Ｂの上に設けられる。
【０１５０】
領域６０４ａ＿Ｂは、導電層６０５ａ＿Ｂに電気的に接続される。
【０１５１】
領域６０４ｂ＿Ｂは、導電層６０５ｂ＿Ｂに電気的に接続される。
【０１５２】
絶縁層６０６＿Ｂは、半導体層６０３＿Ｂの上に設けられる。
【０１５３】
導電層６０７＿Ｂは、絶縁層６０６＿Ｂを介して半導体層６０３＿Ｂに重畳する。絶縁層６０６＿Ｂを介して導電層６０７＿Ｂと重畳する半導体層６０３＿Ｂの領域がチャネル形成領域になる。
【０１５４】
また、図４（Ｄ）に示すトランジスタは、図４（Ｃ）に示す構造に加え、絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを含み、さらに、半導体層６０３＿Ｂは、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂの間に、互いに離間し、それぞれドーパントが添加された領域である領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを含む。
【０１５５】
絶縁層６０９ａ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、互いに対向する一対の側面の一方に接する。
【０１５６】
絶縁層６０９ｂ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、互いに対向する一対の側面の他方に接する。
【０１５７】
領域６０８ａ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ａ＿Ｂに重畳する。また、領域６０８ａ＿Ｂのドーパントの濃度が、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂのドーパントの濃度より低くてもよい。このとき、領域６０８ａ＿Ｂを低濃度領域ともいう。
【０１５８】
領域６０８ｂ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ｂ＿Ｂに重畳する。また、領域６０８ｂ＿Ｂのドーパントの濃度が、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂのドーパントの濃度より低くてもよい。このとき、領域６０８ｂ＿Ｂを低濃度領域ともいう。また、このとき領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂを高濃度領域と呼んでもよい。
【０１５９】
領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【０１６０】
さらに、図４（Ａ）乃至図４（Ｄ）に示す各構成要素について説明する。
【０１６１】
被素子形成層６００＿Ａ及び被素子形成層６００＿Ｂとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿Ａ及び被素子形成層６００＿Ｂとして用いることもできる。
【０１６２】
半導体層６０３＿Ａ及び半導体層６０３＿Ｂは、トランジスタのチャネル形成層としての機能を有する。半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体層を用いることができる。
【０１６３】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１６４】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１６５】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【０１６６】
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【０１６７】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。
【０１６８】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、ＩｎＬＯ３（ＺｎＯ）ｌ（ｌは０より大きい数）で表記される材料の層を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｌのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１６９】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂの少なくともチャネルが形成される領域は、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。
【０１７０】
領域６０４ａ＿Ａ及び領域６０４ａ＿Ｂは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。
【０１７１】
領域６０４ｂ＿Ａ及び領域６０４ｂ＿Ｂは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの他方としての機能を有する。
【０１７２】
領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂの抵抗値は、チャネル形成領域の抵抗値より低くてもよく、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂの抵抗値より高い。なお、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを低抵抗領域ともいう。
【０１７３】
領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂに含まれるドーパントとしては、例えば元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数が挙げられる。
【０１７４】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１９ｃｍ−３以上であることが好ましい。例えば、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂには、１×１０２０ｃｍ−３以上７原子％未満の窒素を含ませてもよい。
【０１７５】
また、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１８ｃｍ−３以上５×１０１９ｃｍ−３未満であることが好ましい。
【０１７６】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂは、チャネル形成領域より結晶性が低くてもよい。
【０１７７】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂに、ウルツ鉱構造の結晶が含まれていてもよい。
【０１７８】
また、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂに、ウルツ鉱構造の結晶が含まれていてもよい。
【０１７９】
例えば、ドーパントを添加した後に熱処理を行うことにより、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂをウルツ鉱構造の結晶を含む構造にすることもできる。
【０１８０】
上記ドーパントが添加された領域をウルツ鉱構造の結晶を含む構造にすることにより、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値を低くすることができる。
【０１８１】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１８２】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
【０１８３】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１８４】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な材料の層の積層により、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することもできる。例えばＣｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層により、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することにより、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに接する他の層との密着性を高めることができる。
【０１８５】
絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層の積層により絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成することもできる。
【０１８６】
また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。
【０１８７】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０１８８】
導電層６０７＿Ａ及び導電層６０７＿Ｂは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０１８９】
導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な材料の層の積層により、導電層６０７＿Ａ及び導電層６０７＿Ｂを構成することもできる。
【０１９０】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１９１】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０７＿Ａ及び導電層６０７＿Ｂとして好ましい。
【０１９２】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂとしては、例えば絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層を用いることができる。また、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂに適用可能な材料の層の積層により絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを構成してもよい。
【０１９３】
なお、導電層６０７＿Ａを介して絶縁層６０６＿Ａの上又は導電層６０７＿Ｂを介して絶縁層６０６＿Ｂの上にさらに、絶縁層を設けてもよい。
【０１９４】
なお、本実施の形態のトランジスタを、半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にすることにより、半導体層への光の入射を抑制することもできる。このとき、半導体層にドーパントが添加された領域を設けなくてもよい。
【０１９５】
以上が図４に示すトランジスタの構造例の説明である。
【０１９６】
さらに、本実施の形態のトランジスタの作製方法例として、図４（Ａ）に示すトランジスタの作製方法例について、図５（Ａ）乃至図５（Ｅ）を用いて説明する。図５（Ａ）乃至図５（Ｅ）は、本実施の形態におけるトランジスタの作製方法例を説明するための断面模式図である。
【０１９７】
まず、図５（Ａ）に示すように、被素子形成層６００＿Ａの上に半導体層６０３＿Ａを形成する。
【０１９８】
さらに、半導体層６０３＿Ａの一例として、ＣＡＡＣである酸化物半導体層の形成方法例について以下に説明する。
【０１９９】
ＣＡＡＣである酸化物半導体層の形成方法例は、被素子形成層６００＿Ａの上に半導体膜を形成する工程を含む。なお、半導体層６０３＿Ａの形成方法例において、１回以上の加熱処理を行う工程、及び半導体膜の一部を除去する工程の一つ又は複数を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成前までであれば特に限定されない。また、加熱処理を行う工程の順番は、半導体膜の形成後であれば特に限定されない。
【０２００】
被素子形成層６００＿Ａの上に半導体膜を形成する工程としては、例えばスパッタリング法を用いて半導体層６０３＿Ａに適用可能な材料の膜を形成することにより半導体膜を形成する。このとき、半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にする。半導体膜が形成される被素子形成層の温度を高くすることにより、上記半導体膜において、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を形成することができる。
【０２０１】
加熱処理を行う工程としては、例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理（加熱処理Ａともいう）を行う。なお、半導体膜を形成した後であれば、加熱処理Ａを行うタイミングは特に限定されない。
【０２０２】
加熱処理Ａにより、半導体層６０３＿Ａにおける結晶性を高めることができる。
【０２０３】
なお、加熱処理Ａを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０２０４】
また、加熱処理Ａを行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で加熱処理Ａを行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体膜又は半導体層６０３＿Ａに酸素が供給され、半導体膜又は半導体層６０３＿Ａ中の酸素欠乏に起因する欠陥を低減することができる。
【０２０５】
次に、図５（Ｂ）に示すように、半導体層６０３＿Ａの一部の上に第１の導電膜を形成し、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａを形成する。
【０２０６】
例えば、スパッタリング法などを用いて導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を積層させることにより第１の導電膜を形成することもできる。
【０２０７】
また、上記導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。また、光の透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
【０２０８】
次に、図５（Ｃ）に示すように、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に第１の絶縁膜を形成することにより、絶縁層６０６＿Ａを形成する。また、絶縁層６０６＿Ａに適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。
【０２０９】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、高密度プラズマＣＶＤ法（例えばマイクロ波（例えば、周波数２．４５ＧＨｚのマイクロ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することにより、絶縁層６０６＿Ａを緻密にすることができ、絶縁層６０６＿Ａの絶縁耐圧を向上させることができる。
【０２１０】
次に、図５（Ｄ）に示すように、絶縁層６０６＿Ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層６０７＿Ａを形成する。
【０２１１】
例えば、スパッタリング法を用いて導電層６０７＿Ａに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の導電膜を形成することもできる。
【０２１２】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０２１３】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理（加熱処理Ｂともいう）を行ってもよい。加熱処理Ｂを行うことにより、水素、水分などの不純物を脱離することができる。
【０２１４】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０２１５】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。
【０２１６】
さらに、絶縁層６０６＿Ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理（加熱処理Ｃともいう）を行ってもよい。このとき、例えば２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下で加熱処理Ｃを行うことができる。
【０２１７】
次に、図５（Ｅ）に示すように、導電層６０７＿Ａが形成される側から半導体層６０３＿Ａにドーパントを添加することにより、絶縁層６０６＿Ａを介して自己整合で領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａを形成する。
【０２１８】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０２１９】
添加するドーパントとしては、例えば元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。
【０２２０】
チャネル形成層としての機能を有する酸化物半導体層を含むトランジスタにおいて、ソース領域又はドレイン領域としての機能を有する領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い、酸化物半導体層のプラズマに曝された領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４−５０７， ２０１０．）。
【０２２１】
しかしながら、上記作製方法では、ゲート絶縁層としての機能を有する絶縁層を形成した後に、酸化物半導体層におけるソース領域又はドレイン領域としての機能を有する領域になる部分を露出するため、ゲート絶縁層としての機能を有する絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層としての機能を有する絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、該ソース領域又はドレイン領域としての機能を有する領域になる部分の膜厚が小さくなってしまう。その結果、該ソース領域又はドレイン領域としての機能を有する領域になる部分の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０２２２】
トランジスタの微細化を行うためには、加工精度の高いドライエッチング法を用いる必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０２２３】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは、２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域又はドレイン領域としての機能を有する領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０２２４】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁層としての機能を有する絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０２２５】
なお、半導体層６０３＿Ａにドーパントを添加した後に加熱処理を行ってもよい。
【０２２６】
以上が図４（Ａ）に示すトランジスタの作製方法例の説明である。
【０２２７】
なお、図４（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図４（Ｂ）乃至図４（Ｄ）に示す各構成要素において、名称が図４（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図４（Ａ）に示す各構成要素と同じであれば、図４（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０２２８】
例えば、図４（Ｂ）に示すトランジスタを作製する場合には、図５（Ｄ）に示す工程の後に、絶縁層６０６＿Ａ及び導電層６０７＿Ａの上に第２の絶縁膜を形成し、第２の絶縁膜の一部をエッチングすることにより、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを形成し、その後半導体層６０３＿Ａにドーパントを添加することにより、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを介して半導体層６０３＿Ａの一部にドーパントが添加され、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａが形成される。なお、複数の絶縁膜を順番に形成することにより第２の絶縁膜を形成してもよい。
【０２２９】
図４及び図５を用いて説明したように、本実施の形態におけるトランジスタの一例は、チャネルが形成される半導体層と、該半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、該半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して半導体層に重畳し、ゲートとしての機能を有する導電層と、を含む構造である。
【０２３０】
本実施の形態におけるトランジスタは、オフ電流が低いため、上記半導体装置の記憶回路又は半導体記憶装置のメモリセルにおける、選択トランジスタとしての機能を有するトランジスタに適用することにより、データの保持期間を長くすることができる。よって、リフレッシュ動作を少なくすることができるため、消費電力を低減することができる。
【０２３１】
また、本実施の形態では、チャネル形成層としての機能を有する酸化物半導体層に、チャネル形成領域より抵抗値が低く、ドーパントが添加され、ソース領域又はドレイン領域としての機能を有する領域を設けることにより、トランジスタの面積が小さい場合であっても、トランジスタのソース又はドレインと、トランジスタのチャネル形成領域との間の抵抗値を小さくすることができる。よって、半導体装置又は半導体記憶装置の回路面積を小さくすることができる。
【０２３２】
また、本実施の形態では、ゲートとしての機能を有する導電層と、ソース又はドレインとしての機能を有する導電層と、を重畳させない構造にすることにより、トランジスタのゲートと、ソース又はドレインとの寄生容量を小さくすることができるため、トランジスタの面積を小さくした場合であっても、動作速度の低下を抑制することができる。
【０２３３】
また、本実施の形態では、少なくともチャネル形成領域が、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する酸化物半導体層を含むトランジスタを用いることにより、トランジスタの光による劣化を抑制することができる。
【０２３４】
（実施の形態４）
本実施の形態では、上記実施の形態２の半導体記憶装置におけるメモリセルの構造例について、図６を用いて説明する。図６は、本実施の形態におけるメモリセルの構造例を示す断面模式図である。なお、ここでは、一例として、選択トランジスタとしての機能を有するトランジスタ及び保持容量としての機能を有するトランジスタが３つずつ（ｎ＝３）の場合におけるメモリセルの構造例について説明する。なお、図６では、実際の寸法と異なる構成要素を含む。
【０２３５】
図６に示すメモリセルは、半導体層７５０と、絶縁層７５５と、導電層７５６ａ及び導電層７５６ｂと、絶縁層７５７ａ乃至絶縁層７５７ｄと、絶縁層７５８ａ乃至絶縁層７５８ｄと、絶縁層７５９と、半導体層７６０ａ乃至半導体層７６０ｃと、導電層７６２ａ乃至導電層７６２ｅと、絶縁層７６３と、導電層７６４ａ乃至導電層７６４ｆと、を含む。
【０２３６】
半導体層７５０は、領域７５２ａ、領域７５２ｂ、領域７５４ａ、及び領域７５４ｂを有する。
【０２３７】
半導体層７５０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７５０として用いることもできる。
【０２３８】
なお、半導体層７５０において、複数のメモリセルの間の領域に絶縁分離領域を設けてもよい。
【０２３９】
領域７５２ａ及び領域７５２ｂは、互いに離間して設けられ、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。領域７５２ａ及び領域７５２ｂは、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのソース領域又はドレイン領域としての機能を有する。
【０２４０】
領域７５４ａ及び領域７５４ｂは、領域７５２ａ及び領域７５２ｂの間に、互いに離間して設けられ、領域７５４ａ及び領域７５４ｂの間の領域がチャネル形成領域となる。領域７５４ａは、領域７５２ａに接し、領域７５４ｂは、領域７５２ｂに接する。
【０２４１】
領域７５４ａ及び領域７５４ｂは、領域７５２ａ及び領域７５２ｂと同じく、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。
【０２４２】
なお、領域７５４ａ及び領域７５４ｂのドーパントの濃度が、領域７５２ａ及び領域７５２ｂのドーパントの濃度より低くてもよい。このとき、領域７５４ａ及び領域７５４ｂを低濃度領域ともいう。また、このとき領域７５２ａ及び領域７５２ｂを高濃度領域と呼んでもよい。また、領域７５４ａ及び領域７５４ｂの深さは、領域７５２ａ及び領域７５２ｂの深さより浅くてもよいが、これに限定されない。
【０２４３】
絶縁層７５５は、半導体層７５０の上に設けられる。絶縁層７５５は、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。
【０２４４】
絶縁層７５５としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の層の積層により絶縁層７５５を構成してもよい。
【０２４５】
導電層７５６ａは、絶縁層７５５を介して半導体層７５０に重畳する。導電層７５６ａに重畳する半導体層７５０の領域がメモリセルにおける出力トランジスタのチャネル形成領域になる。導電層７５６ａは、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２４６】
導電層７５６ｂは、絶縁層７５５の上に設けられ、絶縁層７５５を貫通して設けられた開口部を介して領域７５２ｂに電気的に接続される。
【０２４７】
絶縁層７５７ａは、絶縁層７５５の上に設けられ、導電層７５６ａにおける、互いに対向する一対の側面の一方に接する。
【０２４８】
絶縁層７５７ｂは、絶縁層７５５の上に設けられ、導電層７５６ａにおける、互いに対向する上記一対の側面の他方に接する。
【０２４９】
絶縁層７５７ｃは、絶縁層７５５の上に設けられ、導電層７５６ｂにおける、互いに対向する一対の側面の一方に接する。
【０２５０】
絶縁層７５７ｄは、絶縁層７５５の上に設けられ、導電層７５６ｂにおける、互いに対向する上記一対の側面の他方に接する。
【０２５１】
絶縁層７５８ａは、絶縁層７５７ａの上に設けられる。
【０２５２】
絶縁層７５８ｂは、絶縁層７５７ｂの上に設けられる。
【０２５３】
絶縁層７５８ｃは、絶縁層７５７ｃの上に設けられる。
【０２５４】
絶縁層７５８ｄは、絶縁層７５７ｄの上に設けられる。
【０２５５】
絶縁層７５９は、絶縁層７５５の上に設けられる。
【０２５６】
半導体層７６０ａは、絶縁層７５９の上に設けられる。半導体層７６０ａは、領域７６１ａ及び領域７６１ｂを有する。
【０２５７】
半導体層７６０ｂは、絶縁層７５９の上に設けられる。半導体層７６０ｂは、領域７６１ｃ及び領域７６１ｄを有する。
【０２５８】
半導体層７６０ｃは、絶縁層７５９の上に設けられる。半導体層７６０ｃは、領域７６１ｅ及び領域７６１ｆを有する。
【０２５９】
半導体層７６０ａ乃至半導体層７６０ｃとしては、例えば実施の形態３における図４（Ａ）に示すトランジスタの半導体層６０３＿Ａに適用可能な材料の層を用いることができる。半導体層７６０ａ乃至半導体層７６０ｃのそれぞれは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
【０２６０】
領域７６１ａ乃至領域７６１ｆは、Ｎ型の導電型を付与するドーパントが添加された領域である。領域７６１ａ乃至領域７６１ｆに添加するドーパントとしては、上記実施の形態３における図４（Ａ）に示すトランジスタの領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａに添加するドーパントとして適用可能なドーパントを用いることができ、また、領域７６１ａ乃至領域７６１ｆのドーパントの濃度は、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａに適用可能なドーパントの濃度の範囲に設定することができる。
【０２６１】
領域７６１ａ及び領域７６１ｂは、互いに離間して設けられ、領域７６１ａ及び領域７６１ｂの間にチャネルが形成される。
【０２６２】
領域７６１ｃ及び領域７６１ｄは、互いに離間して設けられ、領域７６１ｃ及び領域７６１ｄの間にチャネルが形成される。
【０２６３】
領域７６１ｅ及び領域７６１ｆは、互いに離間して設けられ、領域７６１ｅ及び領域７６１ｆの間にチャネルが形成される。
【０２６４】
導電層７６２ａは、半導体層７６０ａに電気的に接続される。また、導電層７６２ａの一部は、領域７６１ａに重畳する。導電層７６２ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレインとしての機能を有する。
【０２６５】
導電層７６２ｂは、半導体層７６０ａ及び半導体層７６０ｂに電気的に接続される。また、導電層７６２ｂの一部は、領域７６１ｂ及び領域７６１ｃに重畳する。導電層７６２ｂは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
【０２６６】
導電層７６２ｃは、半導体層７６０ｂ及び半導体層７６０ｃに電気的に接続される。また、導電層７６２ｃの一部は、領域７６１ｄ及び領域７６１ｅに重畳する。導電層７６２ｃは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
【０２６７】
導電層７６２ｄは、導電層７５６ａ及び半導体層７６０ｃに電気的に接続される。本実施の形態では、図６に示すように、導電層７６２ｄが導電層７５６ａに接することにより導電層７６２ｄ及び導電層７５６ａの接触抵抗を小さくすることができる。また、導電層７６２ｄの一部は、領域７６１ｆに重畳する。導電層７６２ｄは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
【０２６８】
導電層７６２ｅは、導電層７５６ｂに電気的に接続される。本実施の形態では、図６に示すように、導電層７６２ｅが導電層７５６ｂに接することにより導電層７６２ｅ及び導電層７５６ｂの接触抵抗を小さくすることができる。導電層７６２ｄは、読み出し選択線としての機能を有する。
【０２６９】
導電層７６２ａ乃至導電層７６２ｅとしては、例えば実施の形態３における図４（Ａ）に示すトランジスタの導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の層を用いることができる。
【０２７０】
絶縁層７６３は、半導体層７６０ａ乃至半導体層７６０ｃの上に設けられる。絶縁層７６３は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲート絶縁層及びメモリセルにおける保持容量としての機能を有する容量素子の誘電体層としての機能を有する。
【０２７１】
絶縁層７６３としては、例えば実施の形態３における図４（Ａ）に示すトランジスタの絶縁層６０６＿Ａに適用可能な材料の層を用いることができる。
【０２７２】
導電層７６４ａは、絶縁層７６３を介して半導体層７６０ａに重畳する。導電層７６４ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２７３】
導電層７６４ｂは、絶縁層７６３を介して導電層７６２ｂに重畳する。導電層７６４ｂは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
【０２７４】
導電層７６４ｃは、絶縁層７６３を介して半導体層７６０ｂに重畳する。導電層７６４ｃは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２７５】
導電層７６４ｄは、絶縁層７６３を介して導電層７６２ｃに重畳する。導電層７６４ｄは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
【０２７６】
導電層７６４ｅは、絶縁層７６３を介して半導体層７６０ｃに重畳する。導電層７６４ｅは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２７７】
導電層７６４ｆは、絶縁層７６３を介して導電層７６２ｄに重畳する。導電層７６４ｆは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
【０２７８】
なお、導電層７６４ｆの面積は、導電層７６４ｄの面積より大きく、導電層７６４ｄの面積は、導電層７６４ｂの面積より大きい。これにより、各容量素子における容量値を異ならせることができる。ただし、これに限定されない。
【０２７９】
導電層７６４ａ乃至導電層７６４ｆとしては、例えば実施の形態３における図４（Ａ）に示すトランジスタの導電層６０７＿Ａに適用可能な材料の層を用いることができる。
【０２８０】
以上が図６に示すメモリセルの構造例の説明である。
【０２８１】
本実施の形態では、互いに積層した複数のトランジスタを有することにより、メモリセルの面積を小さくすることができる。また、図６では、異なる材料を用いた複数のトランジスタを積層させた構造であるが、これに限定されず、さらに同じ材料を用いた複数のトランジスタ（酸化物半導体層を用いたトランジスタ）を積層させた構造にしてもよい。これにより、さらにメモリセルの面積を小さくすることができる。
【０２８２】
また、本実施の形態では、メモリセルにおける出力トランジスタとしての機能を有するトランジスタを、高い電流供給能力を有する第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタとし、メモリセルにおける選択トランジスタとしての機能を有するトランジスタを、酸化物半導体層を含み、オフ電流の低いトランジスタとすることにより、トランジスタによるリーク電流を抑制し、データの保持期間を長くすることができる。
【０２８３】
また、本実施の形態では、選択トランジスタとしての機能を有するトランジスタを、ドーパントが添加された領域を含む酸化物半導体層を含むトランジスタにすることにより、メモリセルの面積が小さい場合であっても、チャネル形成領域と、ソース又はドレインとの間の抵抗値を小さくすることができる。よって、半導体装置又は半導体記憶装置の面積を小さくすることができる。
【０２８４】
（実施の形態５）
本実施の形態では、半導体記憶装置の構成例について説明する。
【０２８５】
本実施の形態の半導体記憶装置の構成例について、図７を用いて説明する。図７は、本実施の形態における半導体記憶装置の構成例を示すブロック図である。
【０２８６】
図７に示す半導体記憶装置は、駆動制御回路（ＭＣＴＬともいう）８１１と、駆動回路８１２ａ（ＩＤＲＶともいう）と、駆動回路８１２ｂ（ＪＤＲＶともいう）と、複数のメモリセル（ＭＣともいう）８１３と、を具備する。
【０２８７】
駆動制御回路８１１には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路８１１は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、駆動制御回路８１１は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信号を出力する機能を有する。
【０２８８】
駆動回路８１２ａには、行アドレス信号が入力される。駆動回路８１２ａは、入力された行アドレス信号に従って行方向に配列された配線（例えばワード線を含む）を選択し、選択した配線の電圧を設定する機能を有する。駆動回路８１２ａは、例えば第１のデコーダを備える。第１のデコーダは、入力された行アドレス信号に従って行方向に配列された配線を選択する機能を有する。
【０２８９】
駆動回路８１２ｂには、データ信号及び列アドレス信号が入力される。駆動回路８１２ｂは、列方向に配列された配線（例えばデータ線を含む）の電圧を設定する機能を有する。駆動回路８１２ｂは、例えば第２のデコーダ及び複数のアナログスイッチを備える。第２のデコーダは、列方向に配列された配線を選択する機能を有し、複数のアナログスイッチは、第２のデコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、駆動回路８１２ｂに読み出し信号出力回路及び読み出し回路を設けてもよい。読み出し信号出力回路は、読み出し選択線としての機能を有する配線に読み出し信号を出力する機能を有し、読み出し回路は、読み出し信号により選択した配線に電気的に接続されたメモリセル８１３に記憶されたデータを読み出す機能を有する。
【０２９０】
メモリセル８１３は、メモリセルアレイ８１４に設けられる。メモリセル８１３としては、上記実施の形態におけるメモリセルを用いることができる。メモリセル８１３は、駆動回路８１２ａ及び駆動回路８１２ｂにより選択され、選択されたメモリセル８１３では、データの書き込み又はデータの読み出しが行われる。
【０２９１】
図７に示す半導体記憶装置は、駆動制御回路に入力される信号に従って駆動回路によりメモリセルを選択し、書き込み動作又は読み出し動作を行う。
【０２９２】
さらに、本実施の形態における半導体記憶装置の例について図８を用いて説明する。図８は、本実施の形態における半導体記憶装置の例を示す模式図である。
【０２９３】
図８（Ａ）に示す半導体記憶装置は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリともいう。図８（Ａ）に示す半導体記憶装置は、筐体９０１ａと、コネクタ部９０２ａと、を備える。
【０２９４】
筐体９０１ａには、例えば図７に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
【０２９５】
コネクタ部９０２ａは、駆動制御回路に電気的に接続される。コネクタ部９０２ａは、他の電子機器におけるＵＳＢポートに接続可能な端子部である。
【０２９６】
図８（Ａ）に示す半導体記憶装置は、コネクタ部９０２ａを他の電子機器のＵＳＢポートに挿入して半導体記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から半導体記憶装置へのデータの書き込み、又は半導体記憶装置から該電子機器へのデータの読み出しを行うことができる。
【０２９７】
図８（Ｂ）に示す半導体記憶装置は、カード型の半導体記憶装置である。図８（Ｂ）に示す半導体記憶装置は、筐体９０１ｂと、コネクタ部９０２ｂと、を備える。
【０２９８】
筐体９０１ｂには、例えば図７に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
【０２９９】
コネクタ部９０２ｂは、駆動制御回路に電気的に接続される。コネクタ部９０２ｂは、他の電子機器におけるカードスロット部に接続可能な端子部である。
【０３００】
図８（Ｂ）に示す半導体記憶装置は、コネクタ部９０２ｂを他の電子機器のカードスロット部に挿入して半導体記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から半導体記憶装置へのデータの書き込み、又は半導体記憶装置から該電子機器へのデータの読み出しを行うことができる。
【０３０１】
上記実施の形態２に示すメモリセルアレイの構成を図８を用いて説明した半導体記憶装置のメモリセルアレイの構成にすることにより、ノイズによるデータ信号への影響の少ない半導体記憶装置を構成することができる。
【０３０２】
（実施の形態６）
本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例について説明する。
【０３０３】
本実施の形態の電子機器の構成例について、図９（Ａ）乃至図９（Ｄ）を用いて説明する。
【０３０４】
図９（Ａ）に示す電子機器は、携帯型情報端末の例である。図９（Ａ）に示す携帯型情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０３０５】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図９（Ａ）に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３０６】
図９（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０３０７】
図９（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３０８】
図９（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図９（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０３０９】
また、図９（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０３１０】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図９（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３１１】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０３１２】
図９（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図９（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３１３】
図９（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３１４】
図９（Ｃ）に示す電子機器は、設置型情報端末の例である。図９（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０３１５】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０３１６】
また、図９（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図９（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３１７】
さらに、図９（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０３１８】
図９（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０３１９】
図９（Ｄ）は、設置型情報端末の例である。図９（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０３２０】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図９（Ｄ）に示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３２１】
また、図９（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備えてもよい。なお、図９（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３２２】
図９（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０３２３】
上記実施の形態の半導体記憶装置は、例えば電子機器の記憶装置の一つとして用いられ、例えば図９（Ａ）乃至図９（Ｄ）に示す電子機器の記憶装置の一つとして用いられる。なお、これに限定されず、例えば図９（Ａ）乃至図９（Ｄ）に示す電子機器に記憶装置接続部を設け、該記憶装置接続部に例えば図８（Ａ）又は図８（Ｂ）に示す記憶装置を接続させることにより、該記憶装置とのデータの読み書きを行ってもよい。
【０３２４】
図９を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態における半導体記憶装置が用いられた記憶装置を具備する構成である。
【０３２５】
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。
【０３２６】
さらに、上記実施の形態における半導体記憶装置を、携帯電話、スマートフォン、電子書籍など携帯機器（携帯型情報端末など）に応用した場合の具体例を以下に示す。
【０３２７】
図１０は、携帯機器の例のブロック図である。図１０に示す携帯機器は、アンテナ回路１２０１と、アナログベースバンド回路１２０２と、デジタルベースバンド回路１２０３と、バッテリー１２０４と、電源回路１２０５と、アプリケーションプロセッサ１２０６と、フラッシュメモリであるメモリ１２１０と、ディスプレイコントローラ１２１１と、メモリ１２１２と、ディスプレイ１２１３と、タッチセンサ１２１９と、音声回路（スピーカ及びマイクなど）１２１７と、入力手段であるキーボード１２１８と、を備える。
【０３２８】
アンテナ回路１２０１は、例えばデータを含む電波を受信する機能を有する。
【０３２９】
ディスプレイ１２１３は、表示部１２１４、ソースドライバ１２１５、及びゲートドライバ１２１６によって構成される。表示部１２１４は、ソースドライバ１２１５及びゲートドライバ１２１６により動作が制御される。
【０３３０】
アプリケーションプロセッサ１２０６は、ＣＰＵ１２０７、デジタルシグナルプロセッサ（ＤＳＰともいう）１２０８、及びインターフェース（ＩＦともいう）１２０９を備える。
【０３３１】
また、メモリ１２１２としては、上記実施の形態の半導体記憶装置を用いることができる。
【０３３２】
タッチセンサ１２１９を設けることにより、ディスプレイ１２１３における表示部１２１４を操作することができる。
【０３３３】
さらに、図１１は、上記実施の形態における半導体記憶装置を適用したメモリ１２１２の構成例を示す図である。
【０３３４】
図１１に示すメモリは、上記実施の形態における半導体記憶装置を適用した記憶装置１３０２及び記憶装置１３０３、スイッチ１３０４、スイッチ１３０５、並びにメモリコントローラ１３０１により構成される。
【０３３５】
さらに、図１０に示す携帯機器の動作例について説明する。なお、ここでは、メモリ１２１２の構成が図１１に示す構成であるとして説明する。
【０３３６】
まず、データを含む電波の受信又はアプリケーションプロセッサ１２０６により画像が形成される。形成された画像は、スイッチ１３０４を介して記憶装置１３０２にデータとして記憶される。そしてスイッチ１３０５を介して、記憶装置１３０２に記憶されているデータを、ディスプレイコントローラ１２１１を介してディスプレイ１２１３に出力し、ディスプレイ１２１３により入力された画像データに応じた画像を表示する。そのまま、画像に変更が無ければ通常６０Ｈｚ以上１３０Ｈｚ以下の周期で記憶装置１３０２からデータが読み出され、読み出されたデータは、スイッチ１３０５を介して、ディスプレイコントローラ１２１１に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサ１２０６により新たな画像を形成し、その画像を、スイッチ１３０４を介して記憶装置１３０３に記憶する。この間も定期的に記憶装置１３０２からスイッチ１３０５を介して画像データを読み出す。記憶装置１３０３に新たな画像データを記憶し終わると、ディスプレイ１２１３における次のフレーム期間において、記憶装置１３０３に記憶されたデータを読み出し、読み出したデータを、スイッチ１３０５及びディスプレイコントローラ１２１１を介して、ディスプレイ１２１３に出力する。データが入力されたディスプレイ１２１３は、入力された画像データに応じた画像を表示する。上記読み出し動作は、さらに次のデータが記憶装置１３０２に記憶されるまで継続される。このように、記憶装置１３０２及び記憶装置１３０３に交互にデータを書き込み、読み出すことによって、ディスプレイ１２１３により表示動作を行う。
【０３３７】
なお、記憶装置１３０２及び記憶装置１３０３は、それぞれ別のメモリチップに限定されず、１つのメモリチップを分割して記憶装置１３０２及び記憶装置１３０３として用いてもよい。
【０３３８】
上記のように、記憶装置１３０２及び記憶装置１３０３に上記実施の形態における半導体記憶装置を用いることにより、メモリ単価を低減することができ、また、消費電力を低減することができる。
【０３３９】
また、図１２は、電子書籍の例のブロック図である。図１２は、例えばバッテリー１４０１、電源回路１４０２、マイクロプロセッサ１４０３、フラッシュメモリであるメモリ１４０４、音声回路１４０５、キーボード１４０６、メモリ１４０７、タッチパネル１４０８、ディスプレイ１４０９、及びディスプレイコントローラ１４１０などにより構成される。
【０３４０】
マイクロプロセッサ１４０３は、例えばＣＰＵ１４１１、ＤＳＰ１４１２、及びＩＦ１４１３を備える。
【０３４１】
例えば、メモリ１４０７に上記実施の形態における半導体記憶装置を用いることができる。メモリ１４０７は、書籍の内容をデータとして一時的に保持する機能を持つ。
【０３４２】
メモリ１４０７が有する機能の応用例としては、ユーザーがハイライト機能を使用する場合などがある。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはメモリ１４０４にコピーしてもよい。
【０３４３】
以上のように、上記実施の形態における半導体記憶装置を電子機器に用いることができる。
【符号の説明】
【０３４４】
１１１ａ トランジスタ
１１１ｂ トランジスタ
１１２ａ 容量素子
１１２ｂ 容量素子
１１３ トランジスタ
２００ メモリセル
２０１ 配線
２０２ 配線
２０３ 配線
２０４ 配線
２０５ 配線
２０６ 配線
２１１ トランジスタ
２１２ 容量素子
２１３ トランジスタ
６００ 被素子形成層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０８ａ 領域
６０８ｂ 領域
６０９ａ 絶縁層
６０９ｂ 絶縁層
６０６ 絶縁層
６０７ 導電層
７５０ 半導体層
７５２ａ 領域
７５２ｂ 領域
７５４ａ 領域
７５４ｂ 領域
７５５ 絶縁層
７５６ａ 導電層
７５６ｂ 導電層
７５７ａ 絶縁層
７５７ｂ 絶縁層
７５７ｃ 絶縁層
７５７ｄ 絶縁層
７５８ａ 絶縁層
７５８ｂ 絶縁層
７５８ｃ 絶縁層
７５８ｄ 絶縁層
７５９ 絶縁層
７６０ａ 半導体層
７６０ｂ 半導体層
７６０ｃ 半導体層
７６１ａ 領域
７６１ｂ 領域
７６１ｃ 領域
７６１ｄ 領域
７６１ｅ 領域
７６１ｆ 領域
７６２ａ 導電層
７６２ｂ 導電層
７６２ｃ 導電層
７６２ｄ 導電層
７６２ｅ 導電層
７６４ａ 導電層
７６４ｂ 導電層
７６４ｃ 導電層
７６４ｄ 導電層
７６４ｅ 導電層
７６４ｆ 導電層
７６３ 絶縁層
８１１ 駆動制御回路
８１２ａ 駆動回路
８１２ｂ 駆動回路
８１３ メモリセル
８１４ メモリセルアレイ
９０１ａ 筐体
９０１ｂ 筐体
９０２ａ コネクタ部
９０２ｂ コネクタ部
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
１２０１ アンテナ回路
１２０２ アナログベースバンド回路
１２０３ デジタルベースバンド回路
１２０４ バッテリー
１２０５ 電源回路
１２０６ アプリケーションプロセッサ
１２０７ ＣＰＵ
１２０８ デジタルシグナルプロセッサ
１２０９ インターフェース
１２１０ メモリ
１２１１ ディスプレイコントローラ
１２１２ メモリ
１２１３ ディスプレイ
１２１４ 表示部
１２１５ ソースドライバ
１２１６ ゲートドライバ
１２１７ 音声回路
１２１８ キーボード
１２１９ タッチセンサ
１３０１ メモリコントローラ
１３０２ 記憶装置
１３０３ 記憶装置
１３０４ スイッチ
１３０５ スイッチ
１４０１ バッテリー
１４０２ 電源回路
１４０３ マイクロプロセッサ
１４０４ メモリ
１４０５ 音声回路
１４０６ キーボード
１４０７ メモリ
１４０８ タッチパネル
１４０９ ディスプレイ
１４１０ ディスプレイコントローラ
１４１１ ＣＰＵ
１４１２ ＤＳＰ
１４１３ ＩＦ
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。また、本発明の一態様は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、データの書き込み、データの読み出し、及びデータの消去が可能である記憶回路を具備する半導体装置の開発が進められている。
【０００３】
上記半導体装置としては、例えば記憶素子であるトランジスタ（メモリトランジスタともいう）又は強誘電体材料を用いた素子を備える記憶回路を具備する半導体装置などが挙げられる（例えば特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５７−１０５８８９号公報
【特許文献２】特開平０６−１９６６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１又は特許文献２に示すような従来の半導体装置は、メモリトランジスタにデータを書き込んだ後に、電荷のリークによりデータが消失してしまうといった問題があった。データの記憶が可能な半導体装置において、データの保持期間は、より長いことが望ましい。
【０００６】
また、従来の半導体装置では、１つの記憶回路に２ビット以上の複数のビット（多値ともいう）のデータを記憶させる場合、ビット線を介してアナログデータ信号を出力するため、ノイズによるアナログデータ信号への影響が大きく、データの値が不正確になる可能性があった。特に、書き込むデータのビット数が大きければ大きいほどノイズの影響は顕著になる。
【０００７】
また、従来の半導体装置において、１つの記憶回路に２ビット以上の複数のビット（多値ともいう）のデータを記憶させる場合、外部から入力される２値のデジタルデータ信号をＤＡコンバータなどによりアナログデータ信号に変換し、該アナログデータ信号をビット線に出力することにより記憶回路にデータを書き込む必要があった。この場合、ＤＡコンバータなどの信号変換回路が必要になる。
【０００８】
本発明の一態様では、記憶回路におけるデータの保持期間を長くすること、記憶回路に書き込むデータへのノイズの影響を低減すること、及びＤＡコンバータなどの信号変換回路を用いずに２ビット以上のデータを記憶回路に記憶させることの一つ又は複数を課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、複数の選択トランジスタ及び複数の容量素子を備える記憶回路を具備する。上記構成にすることにより、複数の選択トランジスタの状態を制御して２ビット以上のデジタルデータをビット毎に異なる容量素子を用いて記憶させ、ＤＡコンバータなどの信号変換回路を用いずに複数のビットのデータを記憶させる。
【００１０】
本発明の一態様は、記憶回路を具備し、記憶回路は、それぞれが電界効果トランジスタであり、１個目の電界効果トランジスタのソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、上記ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、を備える半導体装置である。
【００１１】
また、本発明の一態様は、上記トランジスタが従来のシリコンを用いたトランジスタよりオフ電流の低いトランジスタである。さらに、該トランジスタはドーパントが添加された領域を有する酸化物半導体層を含んでいてもよい。トランジスタにおける酸化物半導体層中にドーパントが添加された領域を設けることによりトランジスタの微細化を図る。
【００１２】
また、本発明の一態様では、上記トランジスタにおける酸化物半導体層を、非単結晶であって、ａｂ面（層の平面ともいう）に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向（層の厚さ方向ともいう）に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する材料（ｃ軸配向結晶、又はＣＡＡＣ：ｃ ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌともいう）である酸化物半導体層とすることができる。これにより、トランジスタの光による劣化の抑制を図る。
【発明の効果】
【００１３】
本発明の一態様により、デジタルデータ信号を記憶回路に入力して複数のビットのデータを該記憶回路に書き込むため、記憶回路に書き込むデータへのノイズの影響を低減することができる。また、ＤＡコンバータなどの信号変換回路を用いずにデジタルデータ信号のデータを記憶回路に書き込むことができる。また、オフ電流の低いトランジスタを用いることにより、データの保持期間を長くすることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置における記憶回路の例を説明するための図。
【図２】実施の形態２の半導体記憶装置におけるメモリセルアレイの例を説明するための図。
【図３】実施の形態２の半導体記憶装置におけるメモリセルアレイの例を説明するための図。
【図４】実施の形態３におけるトランジスタの構造例を説明するための断面模式図。
【図５】実施の形態３におけるトランジスタの作製方法例を説明するための断面模式図。
【図６】実施の形態４におけるメモリセルの構造例を示す断面模式図。
【図７】実施の形態５における半導体記憶装置の構成例を示すブロック図。
【図８】実施の形態５における半導体記憶装置の構成例を示す模式図。
【図９】実施の形態６における電子機器の例を示す模式図。
【図１０】携帯電話の構成例を示すブロック図。
【図１１】メモリの構成例を示すブロック図。
【図１２】電子書籍の構成例を示すブロック図。
【発明を実施するための形態】
【００１５】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１６】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１７】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００１８】
（実施の形態１）
本実施の形態では、一定期間、データを記憶することが可能な記憶回路を備えた半導体装置の例について説明する。
【００１９】
なお、記憶回路とは、一定期間、データとなる電荷を保持することが可能な回路のことをいう。
【００２０】
本実施の形態における半導体装置の一例は、記憶回路を具備する。
【００２１】
さらに、記憶回路の例について、図１を用いて説明する。
【００２２】
まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図１（Ａ）及び図１（Ｂ）を用いて説明する。図１（Ａ）及び図１（Ｂ）は、本実施の形態における記憶回路の回路構成例を示す回路図である。
【００２３】
図１（Ａ）に示す記憶回路は、ｎ個（ｎは２以上の自然数）のトランジスタ１１１ａ（トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ）と、ｎ個の容量素子１１２ａ（容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ）と、を備える。
【００２４】
なお、トランジスタは、２つの端子と、印加される電圧により該２つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、２つの電流端子を一対の電流端子ともいい、２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。
【００２５】
また、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一方であり、第２の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。
【００２６】
また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインが互いに入れ替わることがある。
【００２７】
また、容量素子は、一対の電極と、一対の電極に重畳する誘電体層と、を含む。一対の電極の間に印加される電圧に応じて容量素子に電荷が蓄積される。なお、容量素子における電極を容量電極ともいう。
【００２８】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２９】
なお、２つ以上の構成要素が電気的に接続される期間が存在するのであれば、該２つ以上の構成要素は、電気的に接続されるといえる。
【００３０】
ｎ個のトランジスタ１１１ａのうち、ｋ個目（ｋは２以上ｎ以下の自然数）のトランジスタ１１１ａ＿ｋのソース及びドレインの一方は、ｋ−１個目のトランジスタ１１１ａ＿ｋ−１のソース及びドレインの他方に電気的に接続される。
【００３１】
ｍ個目（ｍはｎ以下の自然数）の容量素子１１２ａ＿ｍの一対の電極の一方は、ｍ個目のトランジスタ１１１ａ＿ｍのソース及びドレインの他方に電気的に接続される。
【００３２】
なお、ｎ個の容量素子１１２ａのうち、少なくとも２つの容量素子の容量は、互いに異なる値であることが好ましい。また、ｎ個の容量素子１１２ａの容量は、互いに異なる値でもよい。このとき、例えば、ｋ個目の容量素子１１２ａ＿ｋの容量は、ｋ−１個目の容量素子１１２ａ＿ｋ−１の容量の２×Ｋ倍（Ｋは自然数）又は１／（２×Ｋ）倍であることが好ましい。
【００３３】
さらに、図１（Ｂ）に示す記憶回路は、ｎ個のトランジスタ１１１ｂ（トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ）と、ｎ個の容量素子１１２ｂ（容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎ）と、トランジスタ１１３と、を備える。
【００３４】
また、ｎ個のトランジスタ１１１ｂのうち、ｋ個目（ｋは２以上ｎ以下の自然数）のトランジスタ１１１ｂ＿ｋのソース及びドレインの一方は、ｋ−１個目のトランジスタ１１１ｂ＿ｋ−１のソース及びドレインの他方に電気的に接続される。
【００３５】
ｍ個目（ｍはｎ以下の自然数）の容量素子１１２ｂ＿ｍの一対の電極の一方は、ｍ個目のトランジスタ１１１ｂ＿ｍのソース及びドレインの他方に電気的に接続される。
【００３６】
なお、ｎ個の容量素子１１２ｂのうち、少なくとも２つの容量素子の容量は、互いに異なる値であることが好ましい。また、ｎ個の容量素子１１２ｂの容量は互いに異なる値でもよい。例えば、ｋ個目の容量素子１１２ｂ＿ｋの容量は、ｋ−１個目の容量素子１１２ｂ＿ｋ−１の容量の２×Ｋ倍又は１／（２×Ｋ）倍であることが好ましい。
【００３７】
トランジスタ１１３のゲートは、ｎ個目のトランジスタ１１１ｂ＿ｎのソース及びドレインの他方に電気的に接続される。
【００３８】
さらに、図１（Ａ）及び図１（Ｂ）に示す記憶回路の各構成要素について説明する。
【００３９】
ｎ個のトランジスタ１１１ａ及びｎ個のトランジスタ１１１ｂは、データを保持するか否かを選択する選択トランジスタとしての機能を有する。
【００４０】
ｎ個のトランジスタ１１１ａ及びｎ個のトランジスタ１１１ｂとしては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。
【００４１】
また、上記酸化物半導体層のバンドギャップは、シリコンより高く、例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００４２】
さらに、上記酸化物半導体層を含むトランジスタは、シリコンなどの従来の電界効果トランジスタよりオフ電流が低い。
【００４３】
また、ｎ個のトランジスタ１１１ａ及びｎ個のトランジスタ１１１ｂとしては、互いに離間し、ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることもできる。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタは、ドーパントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された一対の領域の抵抗値は、チャネルが形成される領域（チャネル形成領域ともいう）より低いことが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることにより、チャネルが形成される領域（チャネル形成領域ともいう）と、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トランジスタの面積を小さくすること（微細化ともいう）ができる。
【００４４】
また、上記酸化物半導体層としては、例えば、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する材料の層を用いることもできる。ＣＡＡＣである酸化物半導体層をトランジスタのチャネルが形成される層（チャネル形成層ともいう）として用いることにより、例えば光によるトランジスタの劣化を抑制することができる。
【００４５】
ｎ個の容量素子１１２ａ及びｎ個の容量素子１１２ｂは、データを保持する保持容量としての機能を有する。
【００４６】
トランジスタ１１３としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層又は上記酸化物半導体層を含むトランジスタを用いることができる。
【００４７】
トランジスタ１１３は、出力するデータの値を設定する機能を有する。なお、トランジスタ１１３を、出力トランジスタと呼ぶこともできる。
【００４８】
なお、上記第１４族の半導体を含有する半導体層は、単結晶半導体層、多結晶半導体層、微結晶半導体層、又は非晶質半導体層でもよい。
【００４９】
次に、図１（Ａ）及び図１（Ｂ）に示す記憶回路の駆動方法例について説明する。
【００５０】
まず、図１（Ａ）に示す記憶回路の駆動方法例について、図１（Ｃ）及び図１（Ｄ）を用いて説明する。図１（Ｃ）及び図１（Ｄ）は、図１（Ａ）に示す記憶回路の駆動方法例を説明するためのタイミングチャートである。なお、ここでは一例としてｎ個のトランジスタ１１１ａのうち、１個目のトランジスタ１１１ａ＿１のソース及びドレインの一方に２値（ハイレベル及びローレベル）のデジタルデータ信号が入力されるとする。また、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれがＮチャネル型のトランジスタの場合、ｍ個目の容量素子１１２ａ＿ｍの一対の電極の他方の電圧の値を例えば基準電位以下の値とする。
【００５１】
まず、データを記憶回路に書き込む場合（Ｗｒｉｔｉｎｇともいう）、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にする。例えば、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれにおけるゲートの電圧を変化させることにより、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にする。例えば、ｍ個目（ｍはｎ以下の自然数）のトランジスタ１１１ａ＿ｍにおけるゲートの電圧を、ｍ個目のトランジスタ１１１ａ＿ｍにおけるゲートにパルス信号を入力することにより制御してもよい。
【００５２】
トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれがオン状態のとき、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれにおけるソース及びドレインを介してデジタルデータ信号（信号ＤＤＳともいう）が入力され、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００５３】
例えば、図１（Ｃ）に示すように、期間Ｔ１１において、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にすると、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｃ）では電圧Ｄ１）になる。
【００５４】
次に、トランジスタ１１１ａ＿ｎをオフ状態にする。このとき、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ−１はオン状態のままである。
【００５５】
トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ−１のそれぞれがオン状態であり、トランジスタ１１１ａ＿ｎがオフ状態のとき、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿ｎ−１のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００５６】
例えば、図１（Ｃ）に示すように、期間Ｔ１２において、トランジスタ１１１ａ＿ｎをオフ状態にすると、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｃ）では電圧Ｄ２）になる。
【００５７】
さらに、トランジスタ１１１ａ＿ｎ−２からトランジスタ１１１ａ＿１まで順にオフ状態にしていき、容量素子１１２ａ＿ｎ−２から容量素子１１２ａ＿１までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子１１２ａ＿ｎから容量素子１１２ａ＿１までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
【００５８】
例えば、図１（Ｃ）に示すように、期間Ｔ１３において、容量素子１１２ａ＿１の一対の電極の一方の電圧がデジタルデータ信号の電圧に応じた値（図１（Ｃ）では電圧Ｄｎ）になる。
【００５９】
以上により、記憶回路にデータが書き込まれる。
【００６０】
また、記憶回路からデータを読み出す場合（Ｒｅａｄｉｎｇともいう）、例えば図１（Ｄ）に示すように、トランジスタ１１１ａ＿１をオフ状態にし、トランジスタ１１１ａ＿２乃至トランジスタ１１１ａ＿ｎのそれぞれをオン状態にする。
【００６１】
トランジスタ１１１ａ＿１がオフ状態であり、トランジスタ１１１ａ＿２乃至トランジスタ１１１ａ＿ｎのそれぞれがオン状態のとき、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎの容量比に応じて容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧が変化する。例えば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧がデジタルデータ信号のハイレベルの電圧と同等の値であれば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のハイレベルの電圧と同等の値のままであり、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧がデジタルデータ信号のローレベルの電圧と同等の値であれば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のローレベルの電圧と同等の値のままであり、それ以外であれば、容量素子１１２ａ＿１乃至容量素子１１２ａ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、デジタルデータ信号のハイレベルの電圧及びローレベルの電圧の間の範囲の値に変化する。
【００６２】
例えば、容量素子１１２ａの数が３個（ｎ＝３）であり、各容量素子１１２ａの容量比が１：２：４である場合、容量素子１１２ａ＿１の容量値をＣとすると、容量素子１１２ａ＿２の容量値は２Ｃとなり、容量素子１１２ａ＿３の容量値は４Ｃとなる。また、容量素子１１２ａ＿１の一対の電極間に印加される電圧をＶ１１２ａ＿１とすると、容量素子１１２ａ＿１に蓄積される電荷は、Ｃ×Ｖ１１２ａ＿１となる。記憶回路からデータを読み出す場合において、トランジスタ１１１ａ＿１乃至トランジスタ１１１ａ＿３のそれぞれがオン状態のときの容量素子１１２ａ＿１乃至容量素子１１２ａ＿３に蓄積される電荷の合計は、Ｃ×（Ｖ１１２ａ＿３×４＋Ｖ１１２ａ＿２×２＋Ｖ１１２ａ＿１）となる。また、容量素子１１２ａ＿１乃至容量素子１１２ａ＿３の容量値の合計は、４Ｃ＋２Ｃ＋Ｃであるから、容量素子１１２ａ＿１乃至容量素子１１２ａ＿３のそれぞれに印加される電圧は、（Ｖ１１２ａ＿３×４＋Ｖ１１２ａ＿２×２＋Ｖ１１２ａ＿１）／７になる。
【００６３】
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット（多値）を表すデータとなる。
【００６４】
また、上記データをトランジスタ１１１ａ＿１をオン状態にすることにより、読み出すことができる。
【００６５】
以上が、図１（Ａ）に示す記憶回路の駆動方法例の説明である。
【００６６】
次に、図１（Ｂ）に示す記憶回路の駆動方法例について、図１（Ｅ）及び図１（Ｆ）を用いて説明する。図１（Ｅ）及び図１（Ｆ）は、図１（Ｂ）に示す記憶回路の駆動方法例を説明するためのタイミングチャートである。なお、ここでは一例としてｎ個のトランジスタ１１１ｂのうち、１個目のトランジスタ１１１ｂ＿１のソース及びドレインの一方に２値のデジタルデータ信号が入力され、トランジスタ１１３のソース及びドレインの一方の電圧を基準電位以下の値とする。
【００６７】
まず、データを記憶回路に書き込む場合、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にする。例えば、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれにおけるゲートの電圧を変化させることにより、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にする。また、このとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれがＮチャネル型のトランジスタであれば、ｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方の電圧を例えば基準電位以下の値に設定する。ｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方の電圧は、例えばｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方にパルス信号を入力することにより制御してもよい。
【００６８】
トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれがオン状態のとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００６９】
例えば、図１（Ｅ）に示すように、期間Ｔ２１において、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にすると、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎのそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｅ）では電圧Ｄ１）になる。
【００７０】
次に、トランジスタ１１１ｂ＿ｎをオフ状態にする。このとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ−１はオン状態のままである。
【００７１】
トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ−１のそれぞれがオン状態であり、トランジスタ１１１ｂ＿ｎがオフ状態のとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎ−１のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値になる。
【００７２】
例えば、図１（Ｅ）に示すように、期間Ｔ２２において、トランジスタ１１１ｂ＿ｎをオフ状態にすると、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎ−１のそれぞれにおける、一対の電極の一方の電圧は、入力されたデジタルデータ信号の電圧に応じた値（図１（Ｅ）では電圧Ｄ２）になる。
【００７３】
さらに、トランジスタ１１１ｂ＿ｎ−２からトランジスタ１１１ｂ＿１まで順にオフ状態にしていき、容量素子１１２ｂ＿ｎ−２から容量素子１１２ｂ＿１までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子１１２ｂ＿ｎから容量素子１１２ｂ＿１までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
【００７４】
例えば、図１（Ｅ）に示すように、期間Ｔ２３において、容量素子１１２ｂ＿１の一対の電極の一方の電圧がデジタルデータ信号の電圧に応じた値（図１（Ｅ）では電圧Ｄｎ）になる。
【００７５】
以上により、記憶回路にデータが書き込まれる。
【００７６】
このとき、トランジスタ１１３のゲートは、浮遊状態になり、トランジスタ１１３のゲートの電圧は、一定期間保持される。
【００７７】
また、記憶回路からデータを読み出す場合、図１（Ｆ）に示すように、トランジスタ１１１ｂ＿１をオフ状態にし、トランジスタ１１１ｂ＿２乃至トランジスタ１１１ｂ＿ｎのそれぞれをオン状態にする。このとき、トランジスタ１１１ｂ＿１乃至トランジスタ１１１ｂ＿ｎのそれぞれがＮチャネル型のトランジスタの場合、例えばｍ個目の容量素子１１２ｂ＿ｍの一対の電極の他方の電圧を例えば読み出し電圧（例えば高電源電圧など）に設定する。
【００７８】
トランジスタ１１１ｂ＿１がオフ状態であり、トランジスタ１１１ｂ＿２乃至トランジスタ１１１ｂ＿ｎのそれぞれがオン状態のとき、容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎの容量比に応じて容量素子１１２ｂ＿１乃至容量素子１１２ｂ＿ｎのそれぞれにおける、一対の電極の一方の電圧が変化する。
【００７９】
トランジスタ１１３のソース及びドレインの間の抵抗値は、トランジスタ１１３のゲートの電圧に応じて決まる。よって、トランジスタ１１３のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から読み出すことができる。また、トランジスタ１１１ｂ＿１がオフ状態の間、トランジスタ１１３のゲートの電圧が一定期間保持されるため、トランジスタ１１３のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から複数回読み出すこともできる。
【００８０】
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット（多値）を表すデータとなる。
【００８１】
以上が、図１（Ｂ）に示す記憶回路の駆動方法例の説明である。
【００８２】
以上が、本実施の形態における半導体装置の例の説明である。
【００８３】
本実施の形態における半導体装置の一例では、電界効果トランジスタのソース及びドレインを介して電気的に接続され、互いに容量値の異なる複数の容量素子を用いて記憶回路を構成する。これにより、例えば記憶回路に書き込むデータがデジタルデータ信号であっても、複数のビットを表すデータを記憶させることができる。よって、別途ＤＡコンバータを設けなくても１つの記憶回路に複数のビットを表すデータを記憶させることができる。また、記憶回路に書き込むデータをデジタルデータ信号にすることができるため、ノイズによるデータ信号への影響を低減することができる。
【００８４】
また、本実施の形態における半導体装置の一例では、選択トランジスタとしての機能を有する第１の電界効果トランジスタのソース又はドレインにゲートが電気的に接続される、第２の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、１回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。
【００８５】
また、本実施の形態における半導体装置の一例では、選択トランジスタとしての機能を有する第１の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数を少なくすることができるため、消費電力を低減することができる。
【００８６】
（実施の形態２）
本実施の形態では、上記実施の形態における半導体装置の一例として、半導体記憶装置の例について説明する。
【００８７】
本実施の形態における半導体記憶装置の例は、ｉ行（ｉは２以上の自然数）ｊ列（ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
【００８８】
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図２を用いて説明する。
【００８９】
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図２（Ａ）を用いて説明する。
【００９０】
図２（Ａ）に示すメモリセルアレイは、ｉ行ｊ列にマトリクス状に配列された複数のメモリセル２００と、ｊ本の配線２０１（配線２０１＿１乃至配線２０１＿ｊ）と、ｉ×ｎ本の配線２０２（ｎ本の配線２０２＿１乃至ｎ本の配線２０２＿ｉ）と、ｉ本の配線２０３（配線２０３＿１乃至配線２０３＿ｉ）と、ｊ本の配線２０４（配線２０４＿１乃至配線２０４＿ｊ）と、ｉ本の配線２０５（配線２０５＿１乃至配線２０５＿ｉ）と、を具備する。なお、図２（Ａ）に示すメモリセルアレイの説明では、便宜のため、ｉを４以上の自然数とし、ｊを４以上の自然数とする。
【００９１】
メモリセル２００は、データを記憶する機能を有する。
【００９２】
配線２０１＿１乃至配線２０１＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線２０１＿１乃至配線２０１＿ｊのそれぞれを、例えばビット線又はデータ線と呼ぶこともできる。
【００９３】
ｎ×ｉ本の配線２０２のそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。ｎ×ｉ本の配線２０２のそれぞれを、例えばワード線と呼ぶこともできる。
【００９４】
配線２０３＿１乃至配線２０３＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線２０３＿１乃至配線２０３＿ｉのそれぞれを、例えば容量線又は読み出し選択線と呼ぶこともできる。
【００９５】
配線２０４＿１乃至配線２０４＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。配線２０４＿１乃至配線２０４＿ｊのそれぞれを、例えばデータ線と呼ぶこともできる。
【００９６】
配線２０５＿１乃至配線２０５＿ｉのそれぞれには、例えば定電圧が与えられる。配線２０５＿１乃至配線２０５＿ｉのそれぞれを、例えばソース線と呼ぶこともできる。
【００９７】
さらに、Ｍ（Ｍはｉ以下の自然数）行Ｎ（Ｎはｊ以下の自然数）列目のメモリセル２００（Ｍ，Ｎ）は、ｎ個のトランジスタ２１１（Ｍ，Ｎ）（トランジスタ２１１＿１（Ｍ，Ｎ）乃至トランジスタ２１１＿ｎ（Ｍ，Ｎ））と、ｎ個の容量素子２１２（Ｍ，Ｎ）（容量素子２１２＿１（Ｍ，Ｎ）乃至容量素子２１２＿ｎ（Ｍ，Ｎ））と、トランジスタ２１３（Ｍ，Ｎ）と、を備える。
【００９８】
Ｍ行Ｎ列目のメモリセル２００（Ｍ，Ｎ）において、必ずしもトランジスタ２１３（Ｍ，Ｎ）を設けなくてもよい。このとき、配線２０４＿Ｎ及び配線２０５＿Ｍを設ける必要はない。
【００９９】
ｎ個のトランジスタ２１１（Ｍ，Ｎ）のうち、１個目のトランジスタ２１１＿１（Ｍ，Ｎ）のソース及びドレインの一方は、配線２０１＿Ｎに電気的に接続され、ｋ個目（ｋは２以上ｎ以下の自然数）のトランジスタ２１１＿ｋ（Ｍ，Ｎ）のソース及びドレインの一方は、ｋ−１個目のトランジスタ２１１＿ｋ−１（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、ｍ個目（ｍはｎ以下の自然数）のトランジスタ２１１＿ｍ（Ｍ，Ｎ）のゲートは、Ｍ×ｍ本目の配線２０２＿Ｍ（ｍ）に電気的に接続される。
【０１００】
ｎ個のトランジスタ２１１（Ｍ，Ｎ）は、データを書き込むか否かを選択する選択トランジスタとしての機能を有する。
【０１０１】
ｎ個のトランジスタ２１１（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるｎ個のトランジスタ１１１ａ又はｎ個のトランジスタ１１１ｂに適用可能なトランジスタを用いることができる。
【０１０２】
ｍ個目の容量素子２１２＿ｍ（Ｍ，Ｎ）の一対の電極の一方は、ｍ個目のトランジスタ２１１＿ｍ（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、ｍ個目の容量素子２１２＿ｍ（Ｍ，Ｎ）の一対の電極の他方は、Ｍ本目の配線２０３＿Ｍに電気的に接続される。
【０１０３】
また、ｎ個の容量素子２１２（Ｍ，Ｎ）のうち、少なくとも２つの容量素子の容量は、互いに異なる値である。また、ｎ個の容量素子２１２（Ｍ，Ｎ）の容量は、互いに異なる値でもよい。例えば、ｋ個目の容量素子２１２＿ｋ（Ｍ，Ｎ）の容量は、ｋ−１個目の容量素子２１２＿ｋ−１（Ｍ，Ｎ）の容量の２×Ｋ（Ｋは自然数）倍又は１／（２×Ｋ）倍であることが好ましい。
【０１０４】
ｎ個の容量素子２１２（Ｍ，Ｎ）は、データを保持する保持容量としての機能を有する。
【０１０５】
トランジスタ２１３（Ｍ，Ｎ）のゲートは、ｎ個目のトランジスタ２１１＿ｎ（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、トランジスタ２１３（Ｍ，Ｎ）のソース及びドレインの一方は、Ｎ本目の配線２０４＿Ｎに電気的に接続され、トランジスタ２１３（Ｍ，Ｎ）のソース及びドレインの他方は、Ｍ本目の配線２０５＿Ｍに電気的に接続される。
【０１０６】
トランジスタ２１３（Ｍ，Ｎ）は、出力するデータの値を設定する出力トランジスタとしての機能を有する。
【０１０７】
トランジスタ２１３（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトランジスタ１１３に適用可能なトランジスタを用いることができる。
【０１０８】
以上が図２（Ａ）に示すメモリセルアレイの構成例の説明である。
【０１０９】
なお、図２（Ａ）における配線２０１＿Ｎと配線２０４＿Ｎを共通の配線にしてもよい。例えば、図３に示す半導体記憶装置では、配線２０１＿Ｎと配線２０４＿Ｎの代わりに配線２０６＿Ｎが設けられ、１個目のトランジスタ２１１＿１（Ｍ，Ｎ）のソース及びドレインの一方、並びにトランジスタ２１３（Ｍ，Ｎ）のソース及びドレインの一方が配線２０６＿Ｎに電気的に接続されている。その他の構成は、図２（Ａ）と同じであるため、説明を省略する。配線２０１＿Ｎと配線２０４＿Ｎを共通の配線にすることにより、配線の数を低減することができる。
【０１１０】
さらに、図２（Ａ）に示すメモリセルアレイの駆動方法例について、図２（Ｂ）及び図２（Ｃ）を用いて説明する。図２（Ｂ）及び図２（Ｃ）は、図２（Ａ）に示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてＭ行目のメモリセル２００（メモリセル２００（Ｍ，１）乃至メモリセル２００（Ｍ，Ｎ））に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されず、メモリセル２００毎にデータの書き込み又はデータの読み出しを行うこともできる。
【０１１１】
まず、Ｍ行目のメモリセル２００にデータを書き込む場合、Ｍ行目のメモリセル２００のそれぞれにおいて、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎをオン状態にする。なお、このとき、全てのメモリセル２００における、容量素子２１２＿１乃至容量素子２１２＿ｎの一対の電極の他方の電圧を基準電位以下の値にすることが好ましい。
【０１１２】
例えば、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎがＮチャネル型トランジスタの場合、図２（Ｂ）に示すように、期間Ｔ３１において、Ｍ行目の配線２０２＿Ｍ（１）乃至Ｍ行目の配線２０２＿Ｍ（ｎ）の電圧を電圧ＶＨにすることにより、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎをオン状態にすることができる。電圧ＶＨは、例えば基準電位より大きい値の電圧（例えば高電源電圧）である。
【０１１３】
Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎがオン状態のとき、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎのそれぞれにおけるソース及びドレインを介してデジタルデータ信号（信号ＤＤＳともいう）が入力され、Ｍ行目のメモリセル２００のそれぞれにおける、ｍ個目の容量素子２１２＿ｍの一対の電極の一方の電圧は、Ｍ×ｍ本目の配線２０２＿Ｍ（ｍ）の電圧と同等の値になる。
【０１１４】
次に、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎをオフ状態にする。このとき、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ−１はオン状態のままである。
【０１１５】
Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎがオフ状態であり、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ−１がオン状態のままのとき、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ−１のそれぞれにおけるソース及びドレインを介してデジタルデータ信号が入力され、Ｍ行目のメモリセル２００のそれぞれにおける、ｋ−１個目の容量素子２１２＿ｋ−１の一対の電極の一方の電圧は、Ｍ×ｋ−１本目の配線２０２＿Ｍ（ｋ−１）の電圧と同等の値になる。
【０１１６】
例えば、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎがＮチャネル型トランジスタの場合、図２（Ｂ）に示すように、期間Ｔ３２において、Ｍ×ｎ本目の配線２０２＿Ｍ（ｎ）の電圧を電圧ＶＬにすることにより、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎをオフ状態にすることができる。電圧ＶＬは、例えば基準電位以下の電圧である。
【０１１７】
さらに、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿ｎ−２からトランジスタ２１１＿１まで順にオフ状態にしていき、容量素子２１２＿ｎ−２から容量素子２１２＿１までの一対の電極の一方の電圧を順にデジタルデータ信号の電圧に応じた値に設定していく。例えば、容量素子２１２＿ｎから容量素子２１２＿１までの一対の電極の一方の電圧を、上位ビットのデータの電圧に応じた値から下位ビットのデータの電圧に応じた値まで又は下位ビットのデータの電圧に応じた値から上位ビットのデータの電圧に応じた値まで順に設定することもできる。
【０１１８】
以上により、記憶回路にデータが書き込まれる。
【０１１９】
このとき、トランジスタ２１３のゲートは、浮遊状態になり、トランジスタ２１３のゲートの電圧は、一定期間保持される。
【０１２０】
さらに、上記動作を各行のメモリセル２００毎に繰り返し行うことにより、全てのメモリセル２００にデータを書き込むことができる。
【０１２１】
また、Ｍ行目のメモリセル２００からデータを読み出す場合、Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１をオフ状態にし、トランジスタ２１１＿２乃至トランジスタ２１１＿ｎをオン状態にする。また、Ｍ行目の配線２０３＿Ｍの電圧をデータを読み出すために必要な電圧に設定し、２０３＿１乃至配線２０３＿ｉのうち、Ｍ行目の配線２０３＿Ｍ以外の配線の電圧を、配線２０４＿１乃至配線２０４＿ｊのそれぞれの電圧と同等の値に設定することにより、Ｍ行目のメモリセル２００のみからデータを読み出すことができる。
【０１２２】
例えば、Ｍ行目のメモリセル２００における、トランジスタ２１１＿１乃至トランジスタ２１１＿ｎ、及びトランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）がＰチャネル型トランジスタの場合、図２（Ｃ）に示すように、Ｍ×１本目の配線２０２＿Ｍ（１）の電圧を電圧ＶＬにし、Ｍ×１本目の配線２０２＿Ｍ（１）乃至Ｍ×ｎ本目の配線２０２＿Ｍ（ｎ）のうち、配線２０２＿Ｍ（１）以外の配線（配線２０２＿Ｍ（ｏｔｈｅｒ）ともいう）の電圧を電圧ＶＨにし、配線２０３＿Ｍの電圧を電圧ＶＬにし、配線２０３＿１乃至配線２０３＿ｉのうち、配線２０３＿Ｍ以外の配線（配線２０３＿ｏｔｈｅｒともいう）の電圧を電圧ＶＨにする。
【０１２３】
Ｍ行目のメモリセル２００のそれぞれにおける、トランジスタ２１１＿１がオフ状態であり、トランジスタ２１１＿２乃至トランジスタ２１１＿ｎがオン状態のとき、Ｍ行目のメモリセル２００のそれぞれにおける、容量素子２１２＿１乃至容量素子２１２＿ｎの容量比に応じて容量素子２１２＿１乃至容量素子２１２＿ｎのそれぞれにおける、一対の電極の一方の電圧が変化する。
【０１２４】
Ｍ行目のメモリセル２００における、トランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）のそれぞれにおけるソース及びドレインの間の抵抗値は、トランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）のゲートの電圧に応じて決まる。また、トランジスタ２１３（Ｍ，１）乃至トランジスタ２１３（Ｍ，ｊ）のそれぞれのソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から読み出すことができる。また、トランジスタ２１１＿１がオフ状態の間、トランジスタ２１３のゲートの電圧が一定期間保持されるため、トランジスタ２１３のソース及びドレインの間に流れる電流に応じた値の電圧をデータとして記憶回路から複数回読み出すこともできる。
【０１２５】
よって、記憶回路から読み出されるデータは、アナログ値となり、複数のビット（多値）を表すデータとなる。
【０１２６】
さらに、上記動作を各行のメモリセル２００毎に繰り返し行うことにより、全てのメモリセル（メモリセル２００（１，１）乃至メモリセル２００（ｉ，ｊ））においてデータを読み出すことができる。以上が図２（Ａ）に示す半導体記憶装置の駆動方法例の説明である。
【０１２７】
本実施の形態における半導体記憶装置の一例では、電界効果トランジスタのソース及びドレインを介して電気的に接続され、容量値の異なる複数の容量素子を用いて複数のメモリセルを構成する。これにより、例えばメモリセルに書き込むデータがデジタルデータ信号であっても、複数のメモリセルに選択的に複数のビットを表すデータを記憶させることができる。よって、別途ＤＡコンバータを設けなくても１つの記憶回路に複数のビットを表すデータを記憶させることができる。また、記憶回路に書き込むデータをデジタルデータ信号にすることができるため、ノイズによるデータ信号への影響を低減することができる。
【０１２８】
また、本実施の形態における半導体記憶装置の一例では、ゲートが、選択トランジスタとしての機能を有するｎ個目の第１の電界効果トランジスタのソース又はドレインに電気的に接続される第２の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値に設定することにより、１回のデータの書き込みに対する書き込んだデータの読み出し可能回数を増やすことができる。
【０１２９】
また、本実施の形態における半導体記憶装置の一例では、選択トランジスタとしての機能を有するｎ個の第１の電界効果トランジスタとしてオフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くすることができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数を少なくすることができるため、消費電力を低減することができる。
【０１３０】
（実施の形態３）
本実施の形態では、上記実施の形態の半導体装置又は半導体記憶装置に適用可能な酸化物半導体層を含むトランジスタの例について説明する。
【０１３１】
本実施の形態におけるトランジスタの構造例について、図４を用いて説明する。図４は、本実施の形態におけるトランジスタの構造例を説明するための断面模式図である。なお、図４では、実際の寸法と異なる構成要素を含む。
【０１３２】
図４（Ａ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１３３】
図４（Ａ）に示すトランジスタは、半導体層６０３＿Ａと、導電層６０５ａ＿Ａと、導電層６０５ｂ＿Ａと、絶縁層６０６＿Ａと、導電層６０７＿Ａと、を含む。
【０１３４】
半導体層６０３＿Ａは、互いに離間し、それぞれドーパントが添加された領域である領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａと、を含む。領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａの間の領域がチャネル形成領域になる。半導体層６０３＿Ａは、例えば被素子形成層６００＿Ａの上に設けられる。
【０１３５】
導電層６０５ａ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。また、導電層６０５ａ＿Ａの側面は、テーパ状であり、導電層６０５ａ＿Ａは、領域６０４ａ＿Ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿Ａを領域６０４ａ＿Ａの一部に重畳させることにより、導電層６０５ａ＿Ａ及び領域６０４ａ＿Ａの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿Ａに重畳する半導体層６０３＿Ａの領域の全てが領域６０４ａ＿Ａでもよい。
【０１３６】
導電層６０５ｂ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。また、導電層６０５ｂ＿Ａの側面は、テーパ状であり、導電層６０５ｂ＿Ａは、領域６０４ｂ＿Ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿Ａを領域６０４ｂ＿Ａの一部に重畳させることにより、導電層６０５ｂ＿Ａ及び領域６０４ｂ＿Ａの間の抵抗値を小さくすることができる。また、導電層６０５ｂ＿Ａに重畳する半導体層６０３＿Ａの領域の全てが領域６０４ｂ＿Ａでもよい。
【０１３７】
絶縁層６０６＿Ａは、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に設けられる。
【０１３８】
導電層６０７＿Ａは、絶縁層６０６＿Ａを介して半導体層６０３＿Ａに重畳する。絶縁層６０６＿Ａを介して導電層６０７＿Ａと重畳する半導体層６０３＿Ａの領域がチャネル形成領域になる。
【０１３９】
また、図４（Ｂ）に示すトランジスタは、図４（Ａ）に示す構造に加え、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを含み、さらに、半導体層６０３＿Ａは、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａの間に、互いに離間し、それぞれドーパントが添加された領域である領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａを含む。
【０１４０】
絶縁層６０９ａ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、互いに対向する一対の側面の一方に接する。
【０１４１】
絶縁層６０９ｂ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、互いに対向する一対の側面の他方に接する。
【０１４２】
領域６０８ａ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ａ＿Ａに重畳する。また、領域６０８ａ＿Ａのドーパントの濃度が、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａのドーパントの濃度より低くてもよい。このとき、領域６０８ａ＿Ａを低濃度領域ともいう。
【０１４３】
領域６０８ｂ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ｂ＿Ａに重畳する。また、領域６０８ｂ＿Ａのドーパントの濃度が、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａのドーパントの濃度より低くてもよい。このとき、領域６０８ｂ＿Ａを低濃度領域ともいう。また、このとき領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａを高濃度領域と呼んでもよい。
【０１４４】
領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの面積が小さい場合であってもトランジスタの信頼性を高くすることができる。
【０１４５】
図４（Ｃ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１４６】
図４（Ｃ）に示すトランジスタは、半導体層６０３＿Ｂと、導電層６０５ａ＿Ｂと、導電層６０５ｂ＿Ｂと、絶縁層６０６＿Ｂと、導電層６０７＿Ｂと、を含む。
【０１４７】
導電層６０５ａ＿Ｂは、被素子形成層６００＿Ｂの上に設けられる。また、導電層６０５ａ＿Ｂの側面は、テーパ状である。
【０１４８】
導電層６０５ｂ＿Ｂは、被素子形成層６００＿Ｂの上に設けられる。また、導電層６０５ｂ＿Ｂの側面は、テーパ状である。
【０１４９】
半導体層６０３＿Ｂは、互いに離間し、それぞれドーパントが添加された領域である領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂと、を含む。また、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂの間の領域がチャネル形成領域になる。半導体層６０３＿Ｂは、例えば導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ｂ、及び被素子形成層６００＿Ｂの上に設けられる。
【０１５０】
領域６０４ａ＿Ｂは、導電層６０５ａ＿Ｂに電気的に接続される。
【０１５１】
領域６０４ｂ＿Ｂは、導電層６０５ｂ＿Ｂに電気的に接続される。
【０１５２】
絶縁層６０６＿Ｂは、半導体層６０３＿Ｂの上に設けられる。
【０１５３】
導電層６０７＿Ｂは、絶縁層６０６＿Ｂを介して半導体層６０３＿Ｂに重畳する。絶縁層６０６＿Ｂを介して導電層６０７＿Ｂと重畳する半導体層６０３＿Ｂの領域がチャネル形成領域になる。
【０１５４】
また、図４（Ｄ）に示すトランジスタは、図４（Ｃ）に示す構造に加え、絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを含み、さらに、半導体層６０３＿Ｂは、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂの間に、互いに離間し、それぞれドーパントが添加された領域である領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを含む。
【０１５５】
絶縁層６０９ａ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、互いに対向する一対の側面の一方に接する。
【０１５６】
絶縁層６０９ｂ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、互いに対向する一対の側面の他方に接する。
【０１５７】
領域６０８ａ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ａ＿Ｂに重畳する。また、領域６０８ａ＿Ｂのドーパントの濃度が、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂのドーパントの濃度より低くてもよい。このとき、領域６０８ａ＿Ｂを低濃度領域ともいう。
【０１５８】
領域６０８ｂ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ｂ＿Ｂに重畳する。また、領域６０８ｂ＿Ｂのドーパントの濃度が、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂのドーパントの濃度より低くてもよい。このとき、領域６０８ｂ＿Ｂを低濃度領域ともいう。また、このとき領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂを高濃度領域と呼んでもよい。
【０１５９】
領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを設けることにより、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【０１６０】
さらに、図４（Ａ）乃至図４（Ｄ）に示す各構成要素について説明する。
【０１６１】
被素子形成層６００＿Ａ及び被素子形成層６００＿Ｂとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿Ａ及び被素子形成層６００＿Ｂとして用いることもできる。
【０１６２】
半導体層６０３＿Ａ及び半導体層６０３＿Ｂは、トランジスタのチャネル形成層としての機能を有する。半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体層を用いることができる。
【０１６３】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１６４】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１６５】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【０１６６】
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【０１６７】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。
【０１６８】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、ＩｎＬＯ３（ＺｎＯ）ｌ（ｌは０より大きい数）で表記される材料の層を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｌのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１６９】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂの少なくともチャネルが形成される領域は、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有してもよい。
【０１７０】
領域６０４ａ＿Ａ及び領域６０４ａ＿Ｂは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。
【０１７１】
領域６０４ｂ＿Ａ及び領域６０４ｂ＿Ｂは、一導電型を付与するドーパントが添加され、トランジスタのソース及びドレインの他方としての機能を有する。
【０１７２】
領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂの抵抗値は、チャネル形成領域の抵抗値より低くてもよく、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂの抵抗値より高い。なお、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを低抵抗領域ともいう。
【０１７３】
領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂに含まれるドーパントとしては、例えば元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数が挙げられる。
【０１７４】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１９ｃｍ−３以上であることが好ましい。例えば、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂには、１×１０２０ｃｍ−３以上７原子％未満の窒素を含ませてもよい。
【０１７５】
また、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１８ｃｍ−３以上５×１０１９ｃｍ−３未満であることが好ましい。
【０１７６】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂは、チャネル形成領域より結晶性が低くてもよい。
【０１７７】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂに、ウルツ鉱構造の結晶が含まれていてもよい。
【０１７８】
また、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂに、ウルツ鉱構造の結晶が含まれていてもよい。
【０１７９】
例えば、ドーパントを添加した後に熱処理を行うことにより、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂをウルツ鉱構造の結晶を含む構造にすることもできる。
【０１８０】
上記ドーパントが添加された領域をウルツ鉱構造の結晶を含む構造にすることにより、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値を低くすることができる。
【０１８１】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１８２】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
【０１８３】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１８４】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な材料の層の積層により、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することもできる。例えばＣｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層により、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することにより、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに接する他の層との密着性を高めることができる。
【０１８５】
絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層の積層により絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成することもできる。
【０１８６】
また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。
【０１８７】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０１８８】
導電層６０７＿Ａ及び導電層６０７＿Ｂは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０１８９】
導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な材料の層の積層により、導電層６０７＿Ａ及び導電層６０７＿Ｂを構成することもできる。
【０１９０】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１９１】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０７＿Ａ及び導電層６０７＿Ｂとして好ましい。
【０１９２】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂとしては、例えば絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層を用いることができる。また、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂに適用可能な材料の層の積層により絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを構成してもよい。
【０１９３】
なお、導電層６０７＿Ａを介して絶縁層６０６＿Ａの上又は導電層６０７＿Ｂを介して絶縁層６０６＿Ｂの上にさらに、絶縁層を設けてもよい。
【０１９４】
なお、本実施の形態のトランジスタを、半導体層の全てがゲート電極としての機能を有する導電層に重畳する構造にすることにより、半導体層への光の入射を抑制することもできる。このとき、半導体層にドーパントが添加された領域を設けなくてもよい。
【０１９５】
以上が図４に示すトランジスタの構造例の説明である。
【０１９６】
さらに、本実施の形態のトランジスタの作製方法例として、図４（Ａ）に示すトランジスタの作製方法例について、図５（Ａ）乃至図５（Ｅ）を用いて説明する。図５（Ａ）乃至図５（Ｅ）は、本実施の形態におけるトランジスタの作製方法例を説明するための断面模式図である。
【０１９７】
まず、図５（Ａ）に示すように、被素子形成層６００＿Ａの上に半導体層６０３＿Ａを形成する。
【０１９８】
さらに、半導体層６０３＿Ａの一例として、ＣＡＡＣである酸化物半導体層の形成方法例について以下に説明する。
【０１９９】
ＣＡＡＣである酸化物半導体層の形成方法例は、被素子形成層６００＿Ａの上に半導体膜を形成する工程を含む。なお、半導体層６０３＿Ａの形成方法例において、１回以上の加熱処理を行う工程、及び半導体膜の一部を除去する工程の一つ又は複数を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成前までであれば特に限定されない。また、加熱処理を行う工程の順番は、半導体膜の形成後であれば特に限定されない。
【０２００】
被素子形成層６００＿Ａの上に半導体膜を形成する工程としては、例えばスパッタリング法を用いて半導体層６０３＿Ａに適用可能な材料の膜を形成することにより半導体膜を形成する。このとき、半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にする。半導体膜が形成される被素子形成層の温度を高くすることにより、上記半導体膜において、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を形成することができる。
【０２０１】
加熱処理を行う工程としては、例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理（加熱処理Ａともいう）を行う。なお、半導体膜を形成した後であれば、加熱処理Ａを行うタイミングは特に限定されない。
【０２０２】
加熱処理Ａにより、半導体層６０３＿Ａにおける結晶性を高めることができる。
【０２０３】
なお、加熱処理Ａを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０２０４】
また、加熱処理Ａを行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で加熱処理Ａを行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体膜又は半導体層６０３＿Ａに酸素が供給され、半導体膜又は半導体層６０３＿Ａ中の酸素欠乏に起因する欠陥を低減することができる。
【０２０５】
次に、図５（Ｂ）に示すように、半導体層６０３＿Ａの一部の上に第１の導電膜を形成し、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａを形成する。
【０２０６】
例えば、スパッタリング法などを用いて導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を積層させることにより第１の導電膜を形成することもできる。
【０２０７】
また、上記導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。また、光の透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
【０２０８】
次に、図５（Ｃ）に示すように、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に第１の絶縁膜を形成することにより、絶縁層６０６＿Ａを形成する。また、絶縁層６０６＿Ａに適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。
【０２０９】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、高密度プラズマＣＶＤ法（例えばマイクロ波（例えば、周波数２．４５ＧＨｚのマイクロ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することにより、絶縁層６０６＿Ａを緻密にすることができ、絶縁層６０６＿Ａの絶縁耐圧を向上させることができる。
【０２１０】
次に、図５（Ｄ）に示すように、絶縁層６０６＿Ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層６０７＿Ａを形成する。
【０２１１】
例えば、スパッタリング法を用いて導電層６０７＿Ａに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の導電膜を形成することもできる。
【０２１２】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０２１３】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室にて加熱処理（加熱処理Ｂともいう）を行ってもよい。加熱処理Ｂを行うことにより、水素、水分などの不純物を脱離することができる。
【０２１４】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０２１５】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。
【０２１６】
さらに、絶縁層６０６＿Ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理（加熱処理Ｃともいう）を行ってもよい。このとき、例えば２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下で加熱処理Ｃを行うことができる。
【０２１７】
次に、図５（Ｅ）に示すように、導電層６０７＿Ａが形成される側から半導体層６０３＿Ａにドーパントを添加することにより、絶縁層６０６＿Ａを介して自己整合で領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａを形成する。
【０２１８】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０２１９】
添加するドーパントとしては、例えば元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。
【０２２０】
チャネル形成層としての機能を有する酸化物半導体層を含むトランジスタにおいて、ソース領域又はドレイン領域としての機能を有する領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い、酸化物半導体層のプラズマに曝された領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４−５０７， ２０１０．）。
【０２２１】
しかしながら、上記作製方法では、ゲート絶縁層としての機能を有する絶縁層を形成した後に、酸化物半導体層におけるソース領域又はドレイン領域としての機能を有する領域になる部分を露出するため、ゲート絶縁層としての機能を有する絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層としての機能を有する絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、該ソース領域又はドレイン領域としての機能を有する領域になる部分の膜厚が小さくなってしまう。その結果、該ソース領域又はドレイン領域としての機能を有する領域になる部分の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０２２２】
トランジスタの微細化を行うためには、加工精度の高いドライエッチング法を用いる必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０２２３】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは、２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域又はドレイン領域としての機能を有する領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０２２４】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁層としての機能を有する絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁層としての機能を有する絶縁層の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０２２５】
なお、半導体層６０３＿Ａにドーパントを添加した後に加熱処理を行ってもよい。
【０２２６】
以上が図４（Ａ）に示すトランジスタの作製方法例の説明である。
【０２２７】
なお、図４（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図４（Ｂ）乃至図４（Ｄ）に示す各構成要素において、名称が図４（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図４（Ａ）に示す各構成要素と同じであれば、図４（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０２２８】
例えば、図４（Ｂ）に示すトランジスタを作製する場合には、図５（Ｄ）に示す工程の後に、絶縁層６０６＿Ａ及び導電層６０７＿Ａの上に第２の絶縁膜を形成し、第２の絶縁膜の一部をエッチングすることにより、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを形成し、その後半導体層６０３＿Ａにドーパントを添加することにより、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを介して半導体層６０３＿Ａの一部にドーパントが添加され、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａが形成される。なお、複数の絶縁膜を順番に形成することにより第２の絶縁膜を形成してもよい。
【０２２９】
図４及び図５を用いて説明したように、本実施の形態におけるトランジスタの一例は、チャネルが形成される半導体層と、該半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、該半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、絶縁層を介して半導体層に重畳し、ゲートとしての機能を有する導電層と、を含む構造である。
【０２３０】
本実施の形態におけるトランジスタは、オフ電流が低いため、上記半導体装置の記憶回路又は半導体記憶装置のメモリセルにおける、選択トランジスタとしての機能を有するトランジスタに適用することにより、データの保持期間を長くすることができる。よって、リフレッシュ動作を少なくすることができるため、消費電力を低減することができる。
【０２３１】
また、本実施の形態では、チャネル形成層としての機能を有する酸化物半導体層に、チャネル形成領域より抵抗値が低く、ドーパントが添加され、ソース領域又はドレイン領域としての機能を有する領域を設けることにより、トランジスタの面積が小さい場合であっても、トランジスタのソース又はドレインと、トランジスタのチャネル形成領域との間の抵抗値を小さくすることができる。よって、半導体装置又は半導体記憶装置の回路面積を小さくすることができる。
【０２３２】
また、本実施の形態では、ゲートとしての機能を有する導電層と、ソース又はドレインとしての機能を有する導電層と、を重畳させない構造にすることにより、トランジスタのゲートと、ソース又はドレインとの寄生容量を小さくすることができるため、トランジスタの面積を小さくした場合であっても、動作速度の低下を抑制することができる。
【０２３３】
また、本実施の形態では、少なくともチャネル形成領域が、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、または、六角形、または正三角形、正六角形の原子配列を有し、且つ、ｃ軸方向に、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を有する酸化物半導体層を含むトランジスタを用いることにより、トランジスタの光による劣化を抑制することができる。
【０２３４】
（実施の形態４）
本実施の形態では、上記実施の形態２の半導体記憶装置におけるメモリセルの構造例について、図６を用いて説明する。図６は、本実施の形態におけるメモリセルの構造例を示す断面模式図である。なお、ここでは、一例として、選択トランジスタとしての機能を有するトランジスタ及び保持容量としての機能を有するトランジスタが３つずつ（ｎ＝３）の場合におけるメモリセルの構造例について説明する。なお、図６では、実際の寸法と異なる構成要素を含む。
【０２３５】
図６に示すメモリセルは、半導体層７５０と、絶縁層７５５と、導電層７５６ａ及び導電層７５６ｂと、絶縁層７５７ａ乃至絶縁層７５７ｄと、絶縁層７５８ａ乃至絶縁層７５８ｄと、絶縁層７５９と、半導体層７６０ａ乃至半導体層７６０ｃと、導電層７６２ａ乃至導電層７６２ｅと、絶縁層７６３と、導電層７６４ａ乃至導電層７６４ｆと、を含む。
【０２３６】
半導体層７５０は、領域７５２ａ、領域７５２ｂ、領域７５４ａ、及び領域７５４ｂを有する。
【０２３７】
半導体層７５０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７５０として用いることもできる。
【０２３８】
なお、半導体層７５０において、複数のメモリセルの間の領域に絶縁分離領域を設けてもよい。
【０２３９】
領域７５２ａ及び領域７５２ｂは、互いに離間して設けられ、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。領域７５２ａ及び領域７５２ｂは、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのソース領域又はドレイン領域としての機能を有する。
【０２４０】
領域７５４ａ及び領域７５４ｂは、領域７５２ａ及び領域７５２ｂの間に、互いに離間して設けられ、領域７５４ａ及び領域７５４ｂの間の領域がチャネル形成領域となる。領域７５４ａは、領域７５２ａに接し、領域７５４ｂは、領域７５２ｂに接する。
【０２４１】
領域７５４ａ及び領域７５４ｂは、領域７５２ａ及び領域７５２ｂと同じく、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。
【０２４２】
なお、領域７５４ａ及び領域７５４ｂのドーパントの濃度が、領域７５２ａ及び領域７５２ｂのドーパントの濃度より低くてもよい。このとき、領域７５４ａ及び領域７５４ｂを低濃度領域ともいう。また、このとき領域７５２ａ及び領域７５２ｂを高濃度領域と呼んでもよい。また、領域７５４ａ及び領域７５４ｂの深さは、領域７５２ａ及び領域７５２ｂの深さより浅くてもよいが、これに限定されない。
【０２４３】
絶縁層７５５は、半導体層７５０の上に設けられる。絶縁層７５５は、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。
【０２４４】
絶縁層７５５としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の層の積層により絶縁層７５５を構成してもよい。
【０２４５】
導電層７５６ａは、絶縁層７５５を介して半導体層７５０に重畳する。導電層７５６ａに重畳する半導体層７５０の領域がメモリセルにおける出力トランジスタのチャネル形成領域になる。導電層７５６ａは、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２４６】
導電層７５６ｂは、絶縁層７５５の上に設けられ、絶縁層７５５を貫通して設けられた開口部を介して領域７５２ｂに電気的に接続される。
【０２４７】
絶縁層７５７ａは、絶縁層７５５の上に設けられ、導電層７５６ａにおける、互いに対向する一対の側面の一方に接する。
【０２４８】
絶縁層７５７ｂは、絶縁層７５５の上に設けられ、導電層７５６ａにおける、互いに対向する上記一対の側面の他方に接する。
【０２４９】
絶縁層７５７ｃは、絶縁層７５５の上に設けられ、導電層７５６ｂにおける、互いに対向する一対の側面の一方に接する。
【０２５０】
絶縁層７５７ｄは、絶縁層７５５の上に設けられ、導電層７５６ｂにおける、互いに対向する上記一対の側面の他方に接する。
【０２５１】
絶縁層７５８ａは、絶縁層７５７ａの上に設けられる。
【０２５２】
絶縁層７５８ｂは、絶縁層７５７ｂの上に設けられる。
【０２５３】
絶縁層７５８ｃは、絶縁層７５７ｃの上に設けられる。
【０２５４】
絶縁層７５８ｄは、絶縁層７５７ｄの上に設けられる。
【０２５５】
絶縁層７５９は、絶縁層７５５の上に設けられる。
【０２５６】
半導体層７６０ａは、絶縁層７５９の上に設けられる。半導体層７６０ａは、領域７６１ａ及び領域７６１ｂを有する。
【０２５７】
半導体層７６０ｂは、絶縁層７５９の上に設けられる。半導体層７６０ｂは、領域７６１ｃ及び領域７６１ｄを有する。
【０２５８】
半導体層７６０ｃは、絶縁層７５９の上に設けられる。半導体層７６０ｃは、領域７６１ｅ及び領域７６１ｆを有する。
【０２５９】
半導体層７６０ａ乃至半導体層７６０ｃとしては、例えば実施の形態３における図４（Ａ）に示すトランジスタの半導体層６０３＿Ａに適用可能な材料の層を用いることができる。半導体層７６０ａ乃至半導体層７６０ｃのそれぞれは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
【０２６０】
領域７６１ａ乃至領域７６１ｆは、Ｎ型の導電型を付与するドーパントが添加された領域である。領域７６１ａ乃至領域７６１ｆに添加するドーパントとしては、上記実施の形態３における図４（Ａ）に示すトランジスタの領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａに添加するドーパントとして適用可能なドーパントを用いることができ、また、領域７６１ａ乃至領域７６１ｆのドーパントの濃度は、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａに適用可能なドーパントの濃度の範囲に設定することができる。
【０２６１】
領域７６１ａ及び領域７６１ｂは、互いに離間して設けられ、領域７６１ａ及び領域７６１ｂの間にチャネルが形成される。
【０２６２】
領域７６１ｃ及び領域７６１ｄは、互いに離間して設けられ、領域７６１ｃ及び領域７６１ｄの間にチャネルが形成される。
【０２６３】
領域７６１ｅ及び領域７６１ｆは、互いに離間して設けられ、領域７６１ｅ及び領域７６１ｆの間にチャネルが形成される。
【０２６４】
導電層７６２ａは、半導体層７６０ａに電気的に接続される。また、導電層７６２ａの一部は、領域７６１ａに重畳する。導電層７６２ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレインとしての機能を有する。
【０２６５】
導電層７６２ｂは、半導体層７６０ａ及び半導体層７６０ｂに電気的に接続される。また、導電層７６２ｂの一部は、領域７６１ｂ及び領域７６１ｃに重畳する。導電層７６２ｂは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
【０２６６】
導電層７６２ｃは、半導体層７６０ｂ及び半導体層７６０ｃに電気的に接続される。また、導電層７６２ｃの一部は、領域７６１ｄ及び領域７６１ｅに重畳する。導電層７６２ｃは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
【０２６７】
導電層７６２ｄは、導電層７５６ａ及び半導体層７６０ｃに電気的に接続される。本実施の形態では、図６に示すように、導電層７６２ｄが導電層７５６ａに接することにより導電層７６２ｄ及び導電層７５６ａの接触抵抗を小さくすることができる。また、導電層７６２ｄの一部は、領域７６１ｆに重畳する。導電層７６２ｄは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース又はドレイン、並びにメモリセルにおける保持容量としての機能を有する容量素子の一対の電極の一方としての機能を有する。
【０２６８】
導電層７６２ｅは、導電層７５６ｂに電気的に接続される。本実施の形態では、図６に示すように、導電層７６２ｅが導電層７５６ｂに接することにより導電層７６２ｅ及び導電層７５６ｂの接触抵抗を小さくすることができる。導電層７６２ｄは、読み出し選択線としての機能を有する。
【０２６９】
導電層７６２ａ乃至導電層７６２ｅとしては、例えば実施の形態３における図４（Ａ）に示すトランジスタの導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の層を用いることができる。
【０２７０】
絶縁層７６３は、半導体層７６０ａ乃至半導体層７６０ｃの上に設けられる。絶縁層７６３は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲート絶縁層及びメモリセルにおける保持容量としての機能を有する容量素子の誘電体層としての機能を有する。
【０２７１】
絶縁層７６３としては、例えば実施の形態３における図４（Ａ）に示すトランジスタの絶縁層６０６＿Ａに適用可能な材料の層を用いることができる。
【０２７２】
導電層７６４ａは、絶縁層７６３を介して半導体層７６０ａに重畳する。導電層７６４ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２７３】
導電層７６４ｂは、絶縁層７６３を介して導電層７６２ｂに重畳する。導電層７６４ｂは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
【０２７４】
導電層７６４ｃは、絶縁層７６３を介して半導体層７６０ｂに重畳する。導電層７６４ｃは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２７５】
導電層７６４ｄは、絶縁層７６３を介して導電層７６２ｃに重畳する。導電層７６４ｄは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
【０２７６】
導電層７６４ｅは、絶縁層７６３を介して半導体層７６０ｃに重畳する。導電層７６４ｅは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
【０２７７】
導電層７６４ｆは、絶縁層７６３を介して導電層７６２ｄに重畳する。導電層７６４ｆは、メモリセルにおける保持容量としての機能を有する容量素子の一対の電極の他方としての機能を有する。
【０２７８】
なお、導電層７６４ｆの面積は、導電層７６４ｄの面積より大きく、導電層７６４ｄの面積は、導電層７６４ｂの面積より大きい。これにより、各容量素子における容量値を異ならせることができる。ただし、これに限定されない。
【０２７９】
導電層７６４ａ乃至導電層７６４ｆとしては、例えば実施の形態３における図４（Ａ）に示すトランジスタの導電層６０７＿Ａに適用可能な材料の層を用いることができる。
【０２８０】
以上が図６に示すメモリセルの構造例の説明である。
【０２８１】
本実施の形態では、互いに積層した複数のトランジスタを有することにより、メモリセルの面積を小さくすることができる。また、図６では、異なる材料を用いた複数のトランジスタを積層させた構造であるが、これに限定されず、さらに同じ材料を用いた複数のトランジスタ（酸化物半導体層を用いたトランジスタ）を積層させた構造にしてもよい。これにより、さらにメモリセルの面積を小さくすることができる。
【０２８２】
また、本実施の形態では、メモリセルにおける出力トランジスタとしての機能を有するトランジスタを、高い電流供給能力を有する第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタとし、メモリセルにおける選択トランジスタとしての機能を有するトランジスタを、酸化物半導体層を含み、オフ電流の低いトランジスタとすることにより、トランジスタによるリーク電流を抑制し、データの保持期間を長くすることができる。
【０２８３】
また、本実施の形態では、選択トランジスタとしての機能を有するトランジスタを、ドーパントが添加された領域を含む酸化物半導体層を含むトランジスタにすることにより、メモリセルの面積が小さい場合であっても、チャネル形成領域と、ソース又はドレインとの間の抵抗値を小さくすることができる。よって、半導体装置又は半導体記憶装置の面積を小さくすることができる。
【０２８４】
（実施の形態５）
本実施の形態では、半導体記憶装置の構成例について説明する。
【０２８５】
本実施の形態の半導体記憶装置の構成例について、図７を用いて説明する。図７は、本実施の形態における半導体記憶装置の構成例を示すブロック図である。
【０２８６】
図７に示す半導体記憶装置は、駆動制御回路（ＭＣＴＬともいう）８１１と、駆動回路８１２ａ（ＩＤＲＶともいう）と、駆動回路８１２ｂ（ＪＤＲＶともいう）と、複数のメモリセル（ＭＣともいう）８１３と、を具備する。
【０２８７】
駆動制御回路８１１には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路８１１は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、駆動制御回路８１１は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信号を出力する機能を有する。
【０２８８】
駆動回路８１２ａには、行アドレス信号が入力される。駆動回路８１２ａは、入力された行アドレス信号に従って行方向に配列された配線（例えばワード線を含む）を選択し、選択した配線の電圧を設定する機能を有する。駆動回路８１２ａは、例えば第１のデコーダを備える。第１のデコーダは、入力された行アドレス信号に従って行方向に配列された配線を選択する機能を有する。
【０２８９】
駆動回路８１２ｂには、データ信号及び列アドレス信号が入力される。駆動回路８１２ｂは、列方向に配列された配線（例えばデータ線を含む）の電圧を設定する機能を有する。駆動回路８１２ｂは、例えば第２のデコーダ及び複数のアナログスイッチを備える。第２のデコーダは、列方向に配列された配線を選択する機能を有し、複数のアナログスイッチは、第２のデコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、駆動回路８１２ｂに読み出し信号出力回路及び読み出し回路を設けてもよい。読み出し信号出力回路は、読み出し選択線としての機能を有する配線に読み出し信号を出力する機能を有し、読み出し回路は、読み出し信号により選択した配線に電気的に接続されたメモリセル８１３に記憶されたデータを読み出す機能を有する。
【０２９０】
メモリセル８１３は、メモリセルアレイ８１４に設けられる。メモリセル８１３としては、上記実施の形態におけるメモリセルを用いることができる。メモリセル８１３は、駆動回路８１２ａ及び駆動回路８１２ｂにより選択され、選択されたメモリセル８１３では、データの書き込み又はデータの読み出しが行われる。
【０２９１】
図７に示す半導体記憶装置は、駆動制御回路に入力される信号に従って駆動回路によりメモリセルを選択し、書き込み動作又は読み出し動作を行う。
【０２９２】
さらに、本実施の形態における半導体記憶装置の例について図８を用いて説明する。図８は、本実施の形態における半導体記憶装置の例を示す模式図である。
【０２９３】
図８（Ａ）に示す半導体記憶装置は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリともいう。図８（Ａ）に示す半導体記憶装置は、筐体９０１ａと、コネクタ部９０２ａと、を備える。
【０２９４】
筐体９０１ａには、例えば図７に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
【０２９５】
コネクタ部９０２ａは、駆動制御回路に電気的に接続される。コネクタ部９０２ａは、他の電子機器におけるＵＳＢポートに接続可能な端子部である。
【０２９６】
図８（Ａ）に示す半導体記憶装置は、コネクタ部９０２ａを他の電子機器のＵＳＢポートに挿入して半導体記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から半導体記憶装置へのデータの書き込み、又は半導体記憶装置から該電子機器へのデータの読み出しを行うことができる。
【０２９７】
図８（Ｂ）に示す半導体記憶装置は、カード型の半導体記憶装置である。図８（Ｂ）に示す半導体記憶装置は、筐体９０１ｂと、コネクタ部９０２ｂと、を備える。
【０２９８】
筐体９０１ｂには、例えば図７に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
【０２９９】
コネクタ部９０２ｂは、駆動制御回路に電気的に接続される。コネクタ部９０２ｂは、他の電子機器におけるカードスロット部に接続可能な端子部である。
【０３００】
図８（Ｂ）に示す半導体記憶装置は、コネクタ部９０２ｂを他の電子機器のカードスロット部に挿入して半導体記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から半導体記憶装置へのデータの書き込み、又は半導体記憶装置から該電子機器へのデータの読み出しを行うことができる。
【０３０１】
上記実施の形態２に示すメモリセルアレイの構成を図８を用いて説明した半導体記憶装置のメモリセルアレイの構成にすることにより、ノイズによるデータ信号への影響の少ない半導体記憶装置を構成することができる。
【０３０２】
（実施の形態６）
本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例について説明する。
【０３０３】
本実施の形態の電子機器の構成例について、図９（Ａ）乃至図９（Ｄ）を用いて説明する。
【０３０４】
図９（Ａ）に示す電子機器は、携帯型情報端末の例である。図９（Ａ）に示す携帯型情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０３０５】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図９（Ａ）に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３０６】
図９（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０３０７】
図９（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３０８】
図９（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図９（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０３０９】
また、図９（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０３１０】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図９（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３１１】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０３１２】
図９（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図９（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３１３】
図９（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３１４】
図９（Ｃ）に示す電子機器は、設置型情報端末の例である。図９（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０３１５】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０３１６】
また、図９（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図９（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３１７】
さらに、図９（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０３１８】
図９（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０３１９】
図９（Ｄ）は、設置型情報端末の例である。図９（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０３２０】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図９（Ｄ）に示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３２１】
また、図９（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備えてもよい。なお、図９（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３２２】
図９（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０３２３】
上記実施の形態の半導体記憶装置は、例えば電子機器の記憶装置の一つとして用いられ、例えば図９（Ａ）乃至図９（Ｄ）に示す電子機器の記憶装置の一つとして用いられる。なお、これに限定されず、例えば図９（Ａ）乃至図９（Ｄ）に示す電子機器に記憶装置接続部を設け、該記憶装置接続部に例えば図８（Ａ）又は図８（Ｂ）に示す記憶装置を接続させることにより、該記憶装置とのデータの読み書きを行ってもよい。
【０３２４】
図９を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態における半導体記憶装置が用いられた記憶装置を具備する構成である。
【０３２５】
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。
【０３２６】
さらに、上記実施の形態における半導体記憶装置を、携帯電話、スマートフォン、電子書籍など携帯機器（携帯型情報端末など）に応用した場合の具体例を以下に示す。
【０３２７】
図１０は、携帯機器の例のブロック図である。図１０に示す携帯機器は、アンテナ回路１２０１と、アナログベースバンド回路１２０２と、デジタルベースバンド回路１２０３と、バッテリー１２０４と、電源回路１２０５と、アプリケーションプロセッサ１２０６と、フラッシュメモリであるメモリ１２１０と、ディスプレイコントローラ１２１１と、メモリ１２１２と、ディスプレイ１２１３と、タッチセンサ１２１９と、音声回路（スピーカ及びマイクなど）１２１７と、入力手段であるキーボード１２１８と、を備える。
【０３２８】
アンテナ回路１２０１は、例えばデータを含む電波を受信する機能を有する。
【０３２９】
ディスプレイ１２１３は、表示部１２１４、ソースドライバ１２１５、及びゲートドライバ１２１６によって構成される。表示部１２１４は、ソースドライバ１２１５及びゲートドライバ１２１６により動作が制御される。
【０３３０】
アプリケーションプロセッサ１２０６は、ＣＰＵ１２０７、デジタルシグナルプロセッサ（ＤＳＰともいう）１２０８、及びインターフェース（ＩＦともいう）１２０９を備える。
【０３３１】
また、メモリ１２１２としては、上記実施の形態の半導体記憶装置を用いることができる。
【０３３２】
タッチセンサ１２１９を設けることにより、ディスプレイ１２１３における表示部１２１４を操作することができる。
【０３３３】
さらに、図１１は、上記実施の形態における半導体記憶装置を適用したメモリ１２１２の構成例を示す図である。
【０３３４】
図１１に示すメモリは、上記実施の形態における半導体記憶装置を適用した記憶装置１３０２及び記憶装置１３０３、スイッチ１３０４、スイッチ１３０５、並びにメモリコントローラ１３０１により構成される。
【０３３５】
さらに、図１０に示す携帯機器の動作例について説明する。なお、ここでは、メモリ１２１２の構成が図１１に示す構成であるとして説明する。
【０３３６】
まず、データを含む電波の受信又はアプリケーションプロセッサ１２０６により画像が形成される。形成された画像は、スイッチ１３０４を介して記憶装置１３０２にデータとして記憶される。そしてスイッチ１３０５を介して、記憶装置１３０２に記憶されているデータを、ディスプレイコントローラ１２１１を介してディスプレイ１２１３に出力し、ディスプレイ１２１３により入力された画像データに応じた画像を表示する。そのまま、画像に変更が無ければ通常６０Ｈｚ以上１３０Ｈｚ以下の周期で記憶装置１３０２からデータが読み出され、読み出されたデータは、スイッチ１３０５を介して、ディスプレイコントローラ１２１１に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサ１２０６により新たな画像を形成し、その画像を、スイッチ１３０４を介して記憶装置１３０３に記憶する。この間も定期的に記憶装置１３０２からスイッチ１３０５を介して画像データを読み出す。記憶装置１３０３に新たな画像データを記憶し終わると、ディスプレイ１２１３における次のフレーム期間において、記憶装置１３０３に記憶されたデータを読み出し、読み出したデータを、スイッチ１３０５及びディスプレイコントローラ１２１１を介して、ディスプレイ１２１３に出力する。データが入力されたディスプレイ１２１３は、入力された画像データに応じた画像を表示する。上記読み出し動作は、さらに次のデータが記憶装置１３０２に記憶されるまで継続される。このように、記憶装置１３０２及び記憶装置１３０３に交互にデータを書き込み、読み出すことによって、ディスプレイ１２１３により表示動作を行う。
【０３３７】
なお、記憶装置１３０２及び記憶装置１３０３は、それぞれ別のメモリチップに限定されず、１つのメモリチップを分割して記憶装置１３０２及び記憶装置１３０３として用いてもよい。
【０３３８】
上記のように、記憶装置１３０２及び記憶装置１３０３に上記実施の形態における半導体記憶装置を用いることにより、メモリ単価を低減することができ、また、消費電力を低減することができる。
【０３３９】
また、図１２は、電子書籍の例のブロック図である。図１２は、例えばバッテリー１４０１、電源回路１４０２、マイクロプロセッサ１４０３、フラッシュメモリであるメモリ１４０４、音声回路１４０５、キーボード１４０６、メモリ１４０７、タッチパネル１４０８、ディスプレイ１４０９、及びディスプレイコントローラ１４１０などにより構成される。
【０３４０】
マイクロプロセッサ１４０３は、例えばＣＰＵ１４１１、ＤＳＰ１４１２、及びＩＦ１４１３を備える。
【０３４１】
例えば、メモリ１４０７に上記実施の形態における半導体記憶装置を用いることができる。メモリ１４０７は、書籍の内容をデータとして一時的に保持する機能を持つ。
【０３４２】
メモリ１４０７が有する機能の応用例としては、ユーザーがハイライト機能を使用する場合などがある。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはメモリ１４０４にコピーしてもよい。
【０３４３】
以上のように、上記実施の形態における半導体記憶装置を電子機器に用いることができる。
【符号の説明】
【０３４４】
１１１ａ トランジスタ
１１１ｂ トランジスタ
１１２ａ 容量素子
１１２ｂ 容量素子
１１３ トランジスタ
２００ メモリセル
２０１ 配線
２０２ 配線
２０３ 配線
２０４ 配線
２０５ 配線
２０６ 配線
２１１ トランジスタ
２１２ 容量素子
２１３ トランジスタ
６００ 被素子形成層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０８ａ 領域
６０８ｂ 領域
６０９ａ 絶縁層
６０９ｂ 絶縁層
６０６ 絶縁層
６０７ 導電層
７５０ 半導体層
７５２ａ 領域
７５２ｂ 領域
７５４ａ 領域
７５４ｂ 領域
７５５ 絶縁層
７５６ａ 導電層
７５６ｂ 導電層
７５７ａ 絶縁層
７５７ｂ 絶縁層
７５７ｃ 絶縁層
７５７ｄ 絶縁層
７５８ａ 絶縁層
７５８ｂ 絶縁層
７５８ｃ 絶縁層
７５８ｄ 絶縁層
７５９ 絶縁層
７６０ａ 半導体層
７６０ｂ 半導体層
７６０ｃ 半導体層
７６１ａ 領域
７６１ｂ 領域
７６１ｃ 領域
７６１ｄ 領域
７６１ｅ 領域
７６１ｆ 領域
７６２ａ 導電層
７６２ｂ 導電層
７６２ｃ 導電層
７６２ｄ 導電層
７６２ｅ 導電層
７６４ａ 導電層
７６４ｂ 導電層
７６４ｃ 導電層
７６４ｄ 導電層
７６４ｅ 導電層
７６４ｆ 導電層
７６３ 絶縁層
８１１ 駆動制御回路
８１２ａ 駆動回路
８１２ｂ 駆動回路
８１３ メモリセル
８１４ メモリセルアレイ
９０１ａ 筐体
９０１ｂ 筐体
９０２ａ コネクタ部
９０２ｂ コネクタ部
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
１２０１ アンテナ回路
１２０２ アナログベースバンド回路
１２０３ デジタルベースバンド回路
１２０４ バッテリー
１２０５ 電源回路
１２０６ アプリケーションプロセッサ
１２０７ ＣＰＵ
１２０８ デジタルシグナルプロセッサ
１２０９ インターフェース
１２１０ メモリ
１２１１ ディスプレイコントローラ
１２１２ メモリ
１２１３ ディスプレイ
１２１４ 表示部
１２１５ ソースドライバ
１２１６ ゲートドライバ
１２１７ 音声回路
１２１８ キーボード
１２１９ タッチセンサ
１３０１ メモリコントローラ
１３０２ 記憶装置
１３０３ 記憶装置
１３０４ スイッチ
１３０５ スイッチ
１４０１ バッテリー
１４０２ 電源回路
１４０３ マイクロプロセッサ
１４０４ メモリ
１４０５ 音声回路
１４０６ キーボード
１４０７ メモリ
１４０８ タッチパネル
１４０９ ディスプレイ
１４１０ ディスプレイコントローラ
１４１１ ＣＰＵ
１４１２ ＤＳＰ
１４１３ ＩＦ
【特許請求の範囲】
【請求項１】
記憶回路を具備し、
前記記憶回路は、
それぞれが電界効果トランジスタであり、１個目の前記電界効果トランジスタのソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の前記電界効果トランジスタのソース及びドレインの一方がｋ−１個目の前記電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、
それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、前記ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎ個の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含む半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記酸化物半導体層は、互いに離間し、ドーパントが添加された一対の領域を有し、前記一対の領域の間に前記チャネルが形成される半導体装置。
【請求項４】
請求項２又は請求項３に記載の半導体装置において、
前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、
非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する半導体装置。
【請求項５】
記憶回路を具備し、
前記記憶回路は、
それぞれが第１の電界効果トランジスタであり、１個目の前記第１の電界効果トランジスタのソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の前記第１の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の第１の電界効果トランジスタと、
それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、前記ｎ個の第１の電界効果トランジスタのうち、ｍ個目の第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、
ゲートがｎ個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、を備える半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ｎ個の第１の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含む半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記酸化物半導体層は、互いに離間し、ドーパントが添加された一対の領域を有し、前記一対の領域の間に前記チャネルが形成される半導体装置。
【請求項８】
請求項６又は請求項７に記載の半導体装置において、
前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、
非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する半導体装置。
【請求項９】
ｉ行（ｉは２以上の自然数）ｊ列（ｊは自然数）に配列された複数のメモリセルと、
ｊ本の第１の配線と、
ｎ（ｎは２以上の自然数）×ｉ本の第２の配線と、
ｉ本の第３の配線と、
ｊ本の第４の配線と、
ｉ本の第５の配線と、を具備し、
Ｍ（Ｍはｉ以下の自然数）行Ｎ（Ｎはｊ以下の自然数）列目のメモリセルは、
それぞれが第１の電界効果トランジスタであり、１個目の前記第１の電界効果トランジスタのソース及びドレインの一方がＮ本目の前記第１の配線に電気的に接続され、ｍ個目（ｍはｎ以下の自然数）の前記第１の電界効果トランジスタのゲートがＭ×ｍ本目の前記第２の配線に電気的に接続され、ｋ個目（ｋは２以上ｎ以下の自然数）の前記第１の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の第１の電界効果トランジスタと、
それぞれ一対の電極を有し、ｍ個目の容量素子の一対の電極の一方が、前記ｎ個の第１の電界効果トランジスタのうち、ｍ個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、ｍ個目の容量素子の一対の電極の他方がＭ本目の前記第３の配線に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、
ソース及びドレインの一方がＮ本目の前記第４の配線に電気的に接続され、ソース及びドレインの他方がＭ本目の前記第５の配線に電気的に接続され、ゲートがｎ個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、を備える半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記ｎ個の第１の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含む半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
前記酸化物半導体層は、互いに離間し、ドーパントが添加された一対の領域を有し、
前記一対の領域の間に前記チャネルが形成される半導体記憶装置。
【請求項１２】
請求項１０又は請求項１１に記載の半導体記憶装置において、
前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、
非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する半導体記憶装置。
【請求項１】
記憶回路を具備し、
前記記憶回路は、
それぞれが電界効果トランジスタであり、１個目の前記電界効果トランジスタのソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の前記電界効果トランジスタのソース及びドレインの一方がｋ−１個目の前記電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、
それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、前記ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎ個の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含む半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記酸化物半導体層は、互いに離間し、ドーパントが添加された一対の領域を有し、前記一対の領域の間に前記チャネルが形成される半導体装置。
【請求項４】
請求項２又は請求項３に記載の半導体装置において、
前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、
非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する半導体装置。
【請求項５】
記憶回路を具備し、
前記記憶回路は、
それぞれが第１の電界効果トランジスタであり、１個目の前記第１の電界効果トランジスタのソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の前記第１の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の第１の電界効果トランジスタと、
それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、前記ｎ個の第１の電界効果トランジスタのうち、ｍ個目の第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、
ゲートがｎ個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、を備える半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ｎ個の第１の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含む半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記酸化物半導体層は、互いに離間し、ドーパントが添加された一対の領域を有し、前記一対の領域の間に前記チャネルが形成される半導体装置。
【請求項８】
請求項６又は請求項７に記載の半導体装置において、
前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、
非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する半導体装置。
【請求項９】
ｉ行（ｉは２以上の自然数）ｊ列（ｊは自然数）に配列された複数のメモリセルと、
ｊ本の第１の配線と、
ｎ（ｎは２以上の自然数）×ｉ本の第２の配線と、
ｉ本の第３の配線と、
ｊ本の第４の配線と、
ｉ本の第５の配線と、を具備し、
Ｍ（Ｍはｉ以下の自然数）行Ｎ（Ｎはｊ以下の自然数）列目のメモリセルは、
それぞれが第１の電界効果トランジスタであり、１個目の前記第１の電界効果トランジスタのソース及びドレインの一方がＮ本目の前記第１の配線に電気的に接続され、ｍ個目（ｍはｎ以下の自然数）の前記第１の電界効果トランジスタのゲートがＭ×ｍ本目の前記第２の配線に電気的に接続され、ｋ個目（ｋは２以上ｎ以下の自然数）の前記第１の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の第１の電界効果トランジスタと、
それぞれ一対の電極を有し、ｍ個目の容量素子の一対の電極の一方が、前記ｎ個の第１の電界効果トランジスタのうち、ｍ個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、ｍ個目の容量素子の一対の電極の他方がＭ本目の前記第３の配線に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子と、
ソース及びドレインの一方がＮ本目の前記第４の配線に電気的に接続され、ソース及びドレインの他方がＭ本目の前記第５の配線に電気的に接続され、ゲートがｎ個目の前記第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、を備える半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記ｎ個の第１の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含む半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
前記酸化物半導体層は、互いに離間し、ドーパントが添加された一対の領域を有し、
前記一対の領域の間に前記チャネルが形成される半導体記憶装置。
【請求項１２】
請求項１０又は請求項１１に記載の半導体記憶装置において、
前記酸化物半導体層における少なくとも前記チャネルが形成される領域は、
非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に金属原子が層状に配列した相、又はｃ軸方向に金属原子と酸素原子が層状に配列した相を有する半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１６０７１２（Ｐ２０１２−１６０７１２Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１２−１７２２（Ｐ２０１２−１７２２）
【出願日】平成２４年１月９日（２０１２．１．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２４年１月９日（２０１２．１．９）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]