応力印加チャネル領域を有する電界効果トランジスタを備えた半導体構造の形成方法
半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子は少なくとも１つの第１アモルファス領域を含み、前記第２トランジスタ素子は少なくとも１つの第２アモルファス領域を含む。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。第１アニールプロセスが実施される。前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合されている。前記第１アニールプロセス後に、第２アニールプロセスが実施される。前記第２アニールプロセス中は、前記応力発生層が前記基板上に残されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、集積回路の形成に関し、より詳細には、応力印加（stressed）チャネル領域を有する電界効果トランジスタを備えた半導体構造の形成に関する。
【背景技術】
【０００２】
集積回路は、例えばトランジスタ、コンデンサ、抵抗器などの個々の回路素子を数多く有する。これらの素子は、内部的に接続され、メモリデバイス、論理デバイスおよびマイクロプロセッサなどの複雑な回路を形成している。集積回路は、その機能の向上を図るために回路当たりの機能素子の数を増やすこと、および／または回路素子の動作速度を上げることによって、性能の向上を図ることができる。特徴のサイズを微細化すれば、同じ領域に対して多くの回路素子を形成できるようになり、このため、回路の機能の拡張と、信号の伝搬遅延の低減が可能となり、これにより回路素子の動作速度の向上が可能となる。
【０００３】
電界効果トランジスタは、集積回路内でスイッチング素子として使用される。電界効果トランジスタは、ソース領域とドレイン領域の間に存在するチャネル領域を通る電流を制御する手段を提供する。ソース領域とドレイン領域は、不純物が高濃度でドープされている（highly doped）。Ｎ型トランジスタでは、ソース領域とドレイン領域がＮ型ドーパントでドープされる。逆に、Ｐ型トランジスタでは、ソース領域とドレイン領域がＰ型ドーパントでドープされる。チャネル領域のドーピングは、ソース領域とドレイン領域のドープとは逆極性で行われる。チャネル領域の導電性は、チャネル領域の上に形成され、薄い絶縁層によってチャネル領域から分離されているゲート電極に印加されるゲート電圧によって制御される。チャネル領域は、ゲート電圧に応じて、導電状態の「オン」状態と実質的に非導電状態の「オフ状態」とが切り換えられる。
【０００４】
電界効果トランジスタを微細化する際には、「オン」状態でチャネル領域の導電性を高い状態に保つことが重要である。「オン」状態でのチャネル領域の導電性は、チャネル領域内のドーパント濃度、電荷キャリアの移動度、トランジスタの幅方向のチャネル領域の拡張部（extension）、およびソース領域とドレイン領域の間の距離（一般に「チャネル長」と呼ばれる）によって決まる。チャネル領域の幅を短くすると、チャネルの導電性が下がる一方、チャネル長を短くすると、チャネルの導電性が上がる。電荷キャリア移動度を上げると、チャネルの導電性が上がる。
【０００５】
特徴のサイズが微細化するにつれ、幅方向のチャネル領域の拡張部も短くなっている。チャネル長を縮小するには、これと関連する複数の課題が必要となる。第一に、チャネル長の短いトランジスタを確実かつ再現性の高い方法で形成するために、高度なフォトリソグラフィおよびエッチングの技術を提供する必要がある。更に、所望のチャネル制御性と共に、低シート抵抗と低コンタクト抵抗を実現するためにソース領域とドレイン領域内で、横方向のほか垂直方向のドーパントプロファイルを極めて正確に制御することが求められている。
【０００６】
チャネル長の更なる短縮に関連する課題に鑑みて、チャネル領域内の電荷キャリア移動度を上げることによって電界効果トランジスタの性能を改善することも提案されている。電荷キャリア移動度を上げるために、原理上は少なくとも２つのアプローチを用いることができる。
【０００７】
第一に、チャネル領域内のドーパント濃度を下げることがある。これにより、チャネル領域内での電荷キャリアの散乱の発生確率が低下し、この結果、チャネル領域の導電性が上がる。しかし、チャネル領域内のドーパント濃度を下げることは、トランジスタデバイスのスレッショルド電圧に多大な影響がある。このため、ドーパント濃度を下げることはあまり有望ではない（less attractive）アプローチである。
【０００８】
第二に、チャネル領域内の格子構造を、引張応力または圧縮応力を発生させて変えることがある。これにより、電子とホールの移動度がそれぞれ変化する。圧縮応力により、応力の大きさに応じて、シリコン層内のホールの移動度を大幅に上げることができる。引張応力を有するシリコン層を提供することで、電子の移動度を上げることができる。
【０００９】
応力印加シリコン内にチャネル領域が形成されている電界効果トランジスタの形成方法について、図１ａ〜１ｂを参照して以下に説明する。図１ａは、従来技術（state of the art）による製造プロセスの最初の段階における半導体構造１００の模式断面図を示す。半導体構造１００は、基板１０１を有する。基板１０１は、第１トランジスタ素子１０２と第２トランジスタ素子１０３を有する。第１トランジスタ素子１０２は、基板１０１内に形成された能動領域１０５を有する。基板１０１の上に、ゲート電極１１０が形成されており、ゲート絶縁層１２１によって基板１０１から分離されている。ゲート電極１１０の側面には、内側壁スペーサ１０９，１１１と外側壁スペーサ１０８，１１２が設けられている。基板１０１内に、ゲート電極１０１に隣接してソース領域１０７とドレイン領域１１３が形成されている。
【００１０】
同様に、第２トランジスタ素子１０３は、能動領域１０６、ゲート電極１１７、ゲート絶縁層１２２、内側壁スペーサ１１６，１１８、外側壁スペーサ１１５，１１９、ソース領域１１４およびドレイン領域１２０を有する。トレンチ分離構造１０４が、第１トランジスタ素子１０２と第２トランジスタ素子１０３の間を電気的に絶縁している。また、トレンチ分離構造１０４は、半導体構造１００のトランジスタ素子１０２，１０３とほかの電気要素との間も電気的に分離しうる。
【００１１】
第１トランジスタ素子１０２と第２トランジスタ素子１０３のほか、トレンチ分離構造１０４は、公知のフォトリソグラフィ法、エッチング法、堆積法、イオン注入法および酸化法によって形成されうる。より詳細には、能動領域１０５，１０６、ソース領域１０７，１１４、およびドレイン領域１１３，１２０は、半導体構造１００にドーパント物質のイオンを注入することによって形成されうる。
【００１２】
従来技術による半導体構造の形成方法の一例では、第１トランジスタ素子１０２はＮ型トランジスタであり、第２トランジスタ素子１０３はＰ型トランジスタであってもよい。このような方法では、能動領域１０５にはＰ型ドーパントが含まれ、能動領域１０６にはＮ型ドーパントが含まれうる。ソース領域１０７とドレイン領域１１３にはＮ型ドーパントが含まれる。ソース領域１１４とドレイン領域１２０にはＰ型ドーパントが含まれる。イオン注入プロセスでは、電界効果トランジスタ素子１０２，１０３の一方が、例えばフォトレジストを含むマスクで覆われ、電界効果トランジスタ素子１０２，１０３のもう一方にイオンが照射される。このようにして、トランジスタ素子１０２，１０３の導電型と一致しないドーパントが不必要に導入されるのを防ぐことができる。
【００１３】
ソース領域１０７，１１４とドレイン領域１１３，１２０の形成時には、トランジスタ素子１０２，１０３のそれぞれに対して複数の注入プロセスが実施されうる。まず、内側壁スペーサ１０９，１１１，１１６，１１８と外側壁スペーサ１０８，１１２，１１５，１１９の形成前に、イオン注入プロセスが実施されうる。その後、材料層の等方性堆積と異方性エッチングプロセスを含む公知の方法によって、内側壁スペーサ１０９，１１１，１１６，１１８が形成されうる。
【００１４】
内側壁スペーサ１０９，１１１，１１６，１１８の形成後、第２イオン注入プロセスが実施されうる。第２イオン注入プロセスでは、内側壁スペーサ１０９，１１１，１１６，１１８が、ゲート電極１１０，１１７の近くに当たったイオンを吸収する。このため、第２イオン注入プロセスでは、ドーパントがゲート電極１１０，１１７の近くに実質的に導入されなくなる。このため、ドーパントが、内側壁スペーサ１０９，１１１，１１６，１１８の厚さよりも大きい所定の距離だけゲート電極１１０，１１７から離れた、ソース領域１０７，１１７とドレイン領域１１３，１２０の部分に選択的に導入されうる。
【００１５】
その後、外側壁スペーサ１０８，１１２，１１５，１１９が形成され、第３イオン注入プロセスが実施される。第３イオン注入プロセスでは、内側壁スペーサ１０９，１１１，１１６，１１８と外側壁スペーサ１０８，１１２，１１５，１１９が、半導体構造１００に当たったイオンを吸収する。このため、ドーパントが、内側壁スペーサ１０９，１１１，１１６，１１８の厚さと外側壁スペーサ１０８，１１２，１１５，１１９の厚さの合計よりも大きい所定の距離だけゲート電極１１０，１１７から離れた、ソース領域１０７，１１４とドレイン領域１１３，１２０の部分に選択的に導入されうる。
【００１６】
このため、内側壁スペーサ１０９，１１１，１１６，１１８の厚さ、外側壁スペーサ１０８，１１２，１１５，１１９の厚さ、ならびに第１、第２および第３イオン注入プロセスで使用されるイオンのドーズ量を変えることによって、ソース領域１０７，１１３とドレイン領域１１４，１２０におけるドーパントプロファイルを制御することができる。このため、第１トランジスタ素子１０２と第２トランジスタ素子１０３に非常に複雑なドーパントプロファイルを形成することができる。
【００１７】
ソース領域１０７，１１４とドレイン領域１１３，１２０の形成時に実施されるイオン注入プロセス中に、基板１０１の原子が、基板２０１の材料の結晶格子内のサイトから押し出されうる。半導体構造の最近の製造方法においては、ソース領域１０７，１１４とドレイン領域１１３，１２０の形成時に使用されるイオンのドーズ量は、材料２０１の結晶秩序を破壊するのに十分高く、この結果、ソース領域１０７，１１４とドレイン領域１１３，１２０がアモルファス材料に変換される。
【００１８】
図１ｂは、従来技術による製造プロセスの後の段階における半導体構造１００の模式断面図を示す。第１トランジスタ素子１０２と第２トランジスタ素子１０３の上に、ライナー層１２５と応力生成層１２６が形成される。応力発生層１２６には窒化シリコンなどの比較的硬い材料が含まれ、ライナー層１２５には二酸化シリコンが含まれうる。ライナー層１２５と応力発生層１２６の形成では、化学気相成長法および／またはプラズマ化学気相成長法などの当業者に公知の堆積法が使用されうる。
【００１９】
応力発生層１２６のうち、第２トランジスタ素子１０３を覆っている部分が除去されうる。このために、フォトレジストを含み、第１トランジスタ素子１０２を覆うマスクが形成されうる。その後、応力発生層１２６の材料を選択的に除去するために適合されたエッチングプロセスが実施されうる。エッチングプロセスに使用されるエッチャントは、エッチングプロセスによってライナー層１２５が実質的に影響を受けないように適合されうる。このため、応力発生層１２６が除去されるとすぐにエッチングプロセスが終了されうる。応力発生層１２６の、第１トランジスタ素子１０２の上の部分は、マスクによってエッチングされずに保護され、半導体構造１００の表面に残される。エッチングプロセス後に、公知のレジスト剥離プロセスによってマスクが除去されうる。
【００２０】
アニールプロセスが実施される。アニールプロセスでは、半導体構造１００が、所定時間、高温に曝される。アニールプロセスでは、ソース領域１０７，１１４とドレイン領域１１３，１２０のアモルファス材料が再結晶化する。再結晶化プロセスでは、ソース領域１０７，１１４とドレイン領域１１３，１２０内の原子が、基板１０１のソース領域１０７，１１４とドレイン領域１１３，１２０の下の部分の結晶秩序に倣う。このようにして、ソース領域１０７，１１４とドレイン領域１１３，１２０で結晶性物質が得られうる。
【００２１】
アモルファス半導体材料は、結晶性半導体材料よりも密度が低いことがある。より詳細には、アモルファスシリコンの密度は結晶性シリコンの密度よりも低い。このため、ソース領域１０７，１１４とドレイン領域１１３，１２０の材料は、再結晶化プロセス中に体積が減少する傾向を示す。
【００２２】
第１トランジスタ素子１０２では、上で説明したように、応力発生層１２６は、窒化シリコンなどの比較的硬い材料を含んでおり、ソース領域１０７とドレイン領域１１３の材料が応力発生層１２６に付着し、応力発生層１２６の硬さにより、応力発生層１２６の変形が阻止されうるため、ソース領域１０７とドレイン領域１１３の材料の体積が減少するのを阻止することができる。
【００２３】
このため、ソース領域１０７とドレイン領域１１３では、原子が、基板１０１の材料のバルクの格子定数よりも広い間隔で配列されうる。このため、第１トランジスタ素子１０２のソース領域１０７、ドレイン領域１１３およびチャネル領域１２１において内部引張応力を発生させることができる。
【００２４】
第２トランジスタ素子１０３では、ソース領域１１４とドレイン領域１２０の材料の体積がアニールプロセス中に変化しうる。このため、第２トランジスタ素子１０３のソース領域１１４とドレイン領域１２０のほか、チャネル領域１２２には応力が実質的に印加されない。
【００２５】
また、アニールプロセスは、ソース領域１０７，１１４とドレイン領域１１３，１２０のドーパント物質をドナーまたはアクセプタとして機能するように活性化させるためにも使用されうる。
【００２６】
アニールプロセス後に、応力発生層１２６とライナー層１２５がエッチングプロセスによって除去されうる。しかし、第１トランジスタ素子１０２のソース領域１０７、ドレイン領域１１３およびチャネル領域１２３の内部応力は、応力発生層１２６の除去後も保持されうる。この現象は「ストレスメモライゼーション」として当業者に知られている。
【発明の概要】
【発明が解決しようとする課題】
【００２７】
上記の半導体構造の形成方法には、アニールプロセス中に、ソース領域１０７，１１４とドレイン領域１１３，１２０内のドーパント物質が拡散しうるという問題がある。このため、第１〜第３イオン注入プロセスによって形成された複雑なドーパントプロファイルが崩れかねない。
【００２８】
本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減させることができる方法を対象としている。
【課題を解決するための手段】
【００２９】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、後述する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
【００３０】
本明細書に開示の例示的な一実施形態によれば、半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子は少なくとも１つの第１アモルファス領域を含み、前記第２トランジスタ素子は少なくとも１つの第２アモルファス領域を含む。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。第１アニールプロセスが実施される。前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合されている。前記第１アニールプロセス後に、第２アニールプロセスが実施される。前記第２アニールプロセス中は、前記応力発生層が前記基板上に残されている。
【００３１】
本明細書に開示の別の例示的な実施形態によれば、半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。アニールプロセスが実施される。前記アニールプロセスはレーザ放射による前記半導体基板の照射を含む。前記アニールプロセス中は、前記応力発生層が前記基板上に残されている。
【図面の簡単な説明】
【００３２】
【図１ａ】従来技術による方法の諸段階における半導体構造の概略断面図。
【図１ｂ】従来技術による方法の諸段階における半導体構造の概略断面図。
【図２ａ】本明細書に開示の例示的な実施形態による方法の諸段階における半導体構造の概略断面図。
【図２ｂ】本明細書に開示の例示的な実施形態による方法の諸段階における半導体構造の概略断面図。
【発明を実施するための形態】
【００３３】
添付の図面と併せて下記の説明を読めば、本開示が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００３４】
本明細書に記載の主題は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含むことを理解すべきである。
【００３５】
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
【００３６】
次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、本開示の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００３７】
一部の実施形態では、半導体基板内に設けられた第１トランジスタ素子の上に応力発生層が形成される。半導体基板に設けられた第２トランジスタ素子はこの材料層で覆われない。第１アニールプロセスと第２アニールプロセスが実施され、この両方のアニールプロセス中はこの材料層が半導体基板上に存在している。
【００３８】
第１アニールプロセスは、第１トランジスタ素子と第２トランジスタ素子のアモルファス領域の固相エピタキシャル再成長を誘起するように適合され、第２アニールプロセスは、トランジスタ素子のドーパント物質を活性化するように適合されうる。一部の実施形態では、第２アニールプロセスでは、レーザ放射により半導体基板が照射されうる。このため、基板の近くの半導体基板の部分が、比較的短時間、比較的高温に曝されうる。このため、ドーパントが活性化される一方で、第２アニールプロセスの時間が短いことにより、ドーパント原子の拡散が実質的に阻止されるか少なくとも低減されうる。第２アニールプロセス中に半導体基板上に材料層が存在しているため、第２アニールプロセス中の、第１トランジスタ素子のチャネル領域での内部応力の緩和が低減される。
【００３９】
図２ａは、本明細書に開示の例示的な実施形態による製造プロセスの最初の段階における半導体構造２００の模式断面図を示す。半導体構造２００は、基板２０１を有する。基板２０１には、シリコンなどの半導体材料が含まれうる。本発明の一部の実施形態では、基板２０１はバルクのシリコン基板であるが、別の実施形態では、基板２０１は、シリコンオンインシュレータ（ＳＯＩ）基板であってもよい。
【００４０】
基板２０１内およびその上に、第１トランジスタ素子２０２と第２トランジスタ素子２０３が形成されている。トレンチ分離構造２０４が、第１トランジスタ素子２０２と第２トランジスタ素子２０３を相互に電気的に分離し、またこれらを半導体構造２００の他の回路素子から電気的に分離している。
【００４１】
第１トランジスタ素子２０２は、能動領域２０５とゲート電極２１０を有する。ゲート絶縁層２２１は、ゲート電極２１０を、ゲート電極２１０の下の基板２０１に存在するチャネル領域２２３から分離している。ゲート電極２１０の側面には、内側壁スペーサ２０９，２１１と外側壁スペーサ２０８，２１２が設けられている。基板２０１内に、ゲート電極２１０に隣接してソース領域２０７とドレイン領域２１３が形成されている。
【００４２】
第１トランジスタ素子２０２と同様に、第２トランジスタ素子２０３は、能動領域２０６、ゲート電極２１７、ゲート絶縁層２２２、チャネル領域２２４、内側壁スペーサ２１６，２１８、外側壁スペーサ２１５，２１９、ソース領域２１４およびドレイン領域２２０を有する。
【００４３】
第１トランジスタ素子２０２と第２トランジスタ素子２０３は、公知のフォトリソグラフィ法、エッチング法、堆積法、酸化法およびイオン注入法によって形成されうる。より詳細には、ソース領域２０７，２１４とドレイン領域２１３，２２０の非常に複雑なドーパントプロファイルを提供するために、図１ａ〜１ｂを参照して上で説明した従来技術による半導体構造の製造法に使用されるものと同じような、公知の高度なイオン注入法が使用されうる。一部の実施形態では、第１トランジスタ素子２０２はＮ型トランジスタであり、第２トランジスタ素子２０３はＰ型トランジスタであってもよい。別の実施形態では、第１トランジスタ素子２０２はＰ型トランジスタであり、第２トランジスタ素子２０３はＮ型トランジスタであってもよい。
【００４４】
第１トランジスタ素子２０２は、更に、ソース側アモルファス領域２３０とドレイン側アモルファス領域２３１も有する。同様に、第２トランジスタ素子２０３は、ソース側アモルファス領域２３２とドレイン側アモルファス領域２３３を有する。一部の実施形態では、アモルファス領域２３０，２３１，２３２，２３３は、ソース領域２０７，２１４とドレイン領域２１３，２２０の形成の前に形成されうる。
【００４５】
このために、基板２０１にイオンビーム（図示せず）が照射されうる。イオンビームには、非ドープ元素のイオンが含まれており、そのイオンは、結晶格子に組み込まれても、基板２０１材料内の電荷キャリアの個数を変えることがない。非ドープ元素は、アルゴン（Ａｒ）、キセノン（Ｘｅ）またはクリプトン（Ｋｒ）などの希ガスなどである。上記の非ドープ元素の代表的な注入エネルギーおよびドーズ量は、約３０〜６００ｋｅＶおよび約５×１０１４〜１０１７イオン／ｃｍ２の範囲にある。
【００４６】
別の実施形態では、非ドープ元素は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）など、元素周期表の第四族元素でもよく、これらはシリコン基板と電子価が等しい。イオンにより、基板２０１内の原子が、結晶格子内のサイトから追い出される。イオンビームのイオンエネルギーおよびイオンフラックス、基板２０１に対するイオンビームの露出時間は、結晶格子の長距離秩序のほか、ほとんどの場合、短距離秩序も失われて、材料がアモルファス化するように適合されている。
【００４７】
別の実施形態では、アモルファス領域２３０，２３１，２３２，２３３は、ソース領域２０７，２１４とドレイン領域２１３，２２０の形成時に形成されうる。このような実施形態では、ソース領域２０７，２１４とドレイン領域２１３，２２０の形成に使用される注入エネルギーとドーズ量は、ソース領域２０７，２１４とドレイン領域２１３における基板２０１の材料の長距離秩序のほか、ほとんどの場合、短距離秩序も失われて、材料がアモルファス化するように適合されうる。
【００４８】
アモルファス材料は、結晶性材料よりも密度が低いことがある。例えば、アモルファスシリコンは、結晶性シリコンよりも密度が低いことがある。このため、アモルファス領域２３０，２３１，２３２，２３３が形成される半導体基板２０１の部分の体積が、アモルファス化プロセス中に増加しうる。
【００４９】
基板２０１の上にライナー層２２５と応力発生層２２６が形成される。一部の実施形態では、ライナー層２２５には二酸化シリコンが含まれ、応力発生層２２６には窒化シリコンが含まれうる。別の実施形態では、ライナー層２２５には窒化シリコンが含まれ、応力発生層２２６には二酸化シリコンが含まれうる。更に別の実施形態では、ライナー層２２５および応力発生層２２６の少なくとも一方に酸窒化シリコンが含まれてもよい。一部の実施形態では、応力発生層２２６は、応力が実質的に印加されていないが、別の実施形態では、応力発生層２２６は、引張または圧縮の内部応力を有しうる。
【００５０】
ライナー層２２５と応力発生層２２６はいずれも、プラズマ化学気相成長法によって形成されうる。当業者であれば周知のように、プラズマ化学気相成長法では、半導体構造２００が反応容器に導入される。反応容器に反応ガスが供給される。反応ガスには、化学反応することができる化合物が含まれうる。化学反応中に、堆積される材料が生成される。反応容器に設けられた第１の電極と、半導体構造２００、または半導体構造２００の近くの第２の電極との間に、高周波交流電圧のほか、任意選択で直流または低周波交流バイアス電圧が印加される。高周波交流電圧およびバイアス電圧により、反応ガスにグロー放電が発生する。グロー放電内では、反応ガスから、イオン、原子またはラジカルなどの反応性の化学種が生成される。このため、中程度の温度でも比較的高い反応速度を得ることができ、これにより、半導体構造２００のサーマルバジェット（thermal budget）を低減させることができる。
【００５１】
プラズマ化学気相成長法プロセスのパラメータ（反応ガスの温度および圧力のほか、高周波交流電圧およびバイアス電圧のパワーと周波数など）を変えることにより、応力発生層２２６の特性、特にその内部応力を制御することができる。実質的に内部応力のない応力発生層２２６、あるいは引張内部応力または圧縮内部応力を有する応力発生層を得ることができるパラメータ値は、当業者に公知であるか、または日常的な実験によって決定することができる。
【００５２】
応力発生層２２６の第２トランジスタ素子２０３の上の部分が除去される。このために、第１トランジスタ素子２０２の上に、公知のフォトリソグラフィ法によってフォトレジストを含むマスク（図示せず）が形成されうる。その後、ドライエッチングプロセスなどのエッチングプロセスが実施されうる。エッチングプロセスに使用されるエッチャントは、応力発生層２２６の材料はエッチングするが、ライナー層２２５の材料を実質的に完全に残すように適合されうる。このため、ライナー層２２５はエッチストップ層として機能し、第２トランジスタ素子２０３がエッチャントの影響を受けないよう保護しうる。エッチングプロセスの後にマスクが除去されうる。エッチングプロセス後は、応力発生層２２６は第１トランジスタ素子２０２を覆っているが、第２トランジスタ素子２０３は覆っていない。
【００５３】
第１アニールプロセスが実施されうる。第１アニールプロセスは、アモルファス領域２３０，２３１，２３２，２３３の材料の再結晶化を誘起するように適合されうる。一部の実施形態では、第１アニールプロセスは、高速熱アニールプロセスなどである。高速熱アニールでは、半導体構造が、比較的短時間、高温に曝される。一部の実施形態では、高速熱アニールプロセスの時間は約３０秒以下であってもよい。一部の実施形態では、高速熱アニールプロセスの時間は約１秒以下であってもよい。当業者が周知のように、半導体構造２００が高温に曝される時間が約１秒未満である高速熱アニールプロセスは、時として「スパイクアニール」と呼ばれる。高速熱アニールは、例えば、１つ以上のランプによって生成される光を含む電磁放射を半導体構造２００に照射することによって実施されうる。
【００５４】
別の実施形態では、第１アニールプロセスにおいて、半導体構造２００が高温に加熱された炉（oven）に導入されてもよい。アニールプロセスにおいて半導体構造２００が加熱される温度は、アモルファス領域２３０，２３１，２３２，２３３の材料を再結晶化させるように適合されうる。第１アニールプロセスに使用される温度は、アモルファス領域２３０，２３１，２３２，２３３の材料が、中間の液相をとらずに結晶状態に入るように、アモルファス領域２３０，２３１，２３２，２３３の材料の固相エピタキシャル再成長を誘起するように適合されうる。基板２０１にシリコンが含まれる実施形態では、第１アニールプロセスは、約５００℃以上で実施されうる。
【００５５】
アモルファス領域２３０，２３１，２３２，２３３での材料の再結晶化は、ソース領域２０７，２１４，２１３，２２０に導入されたドーパントの活性化に必要な温度よりも低い温度で起こりうる。例えば、基板２０１にシリコンが含まれる実施形態では、ドーパントの完全な活性化は、約８００〜１０００℃またはこれ以上の温度で起こる一方、固相エピタキシャル再成長は、約５００℃以上の温度で起こりうる。一部の実施形態では、第１アニールプロセスは、約８００℃未満の温度、約７００℃未満の温度または約６００℃未満の温度で実施されてもよい。より詳細には、第１アニールプロセスは、約５００〜８００℃の範囲の温度、約５００〜７００℃の範囲の温度、または約５００〜６００℃の範囲の温度で実施されうる。第１アニールプロセスを比較的低温で実施することで、ソース領域２０７，２１４とドレイン領域２１３，２２０におけるドーパント原子の拡散を低減することができ、有利である。このため、イオン注入によってソース領域２０７，２１４とドレイン領域２１３，２２０に形成されたドーパントプロファイルを実質的にそのまま残すことができる。
【００５６】
別の実施形態では、第１アニールプロセスが、ソース領域２０７，２１４とドレイン領域２１３，２２０内のドーパントが活性化される温度で実施されてもよい。
【００５７】
第１の（fist）アニールプロセスでは、アモルファス領域２３０，２３１，２３２，２３３の材料の密度が増加しうる。第２トランジスタ素子２０３では、アモルファス領域２３２，２３３中の材料が、再結晶化プロセス中に制限されずに（without restraint）実質的に収縮しうる。このため、アモルファス領域２３２，２３３の材料は、応力が実質的に印加されない状態となる。
【００５８】
第１トランジスタ素子２０２では、応力発生層２２６の存在が、アモルファス領域２３０，２３１の材料の収縮に影響しうる。より詳細には、図１ａ〜１ｂを参照して上で説明した半導体構造の形成方法と同様に、アモルファス領域２３０，２３１の材料が応力発生層２２６に付着し、応力発生層２２６の硬さにより、応力発生層２２６の変形が阻止されうるため、応力発生層２２６は、アモルファス領域２３０，２３１の材料の体積の減少を阻止するかまたは低減させることができる。
【００５９】
このため、基板２０１の材料の原子が、バルク結晶中の基板２０１の材料の格子定数よりも広い間隔で配列されうる。このため、ソース領域２０７とドレイン領域２１３内で内部引張応力が生成されうる。ソース領域２０７とドレイン領域２１３の内部引張応力は、基板２０１の、ソース領域２０７とドレイン領域２１３の近くの部分、特にチャネル領域２２３に影響しうる。このため、チャネル領域２２３内で引張応力が生成されうる。引張応力は、チャネル領域２２３内の電子の移動度を上げるために使用することができる。電子移動度の改善は、特に第１トランジスタ素子２０２がＮ型トランジスタである実施形態では、第１トランジスタ素子２０２の性能向上に寄与することができる。
【００６０】
ソース領域２０７とドレイン領域２１３内で生成される内部応力と、第１トランジスタ素子２０２のチャネル領域２２３内で生成される応力とは、応力発生層２２６の内部応力によって影響されうる。上で詳細に説明したように、応力発生層２２６の内部の引張応力または圧縮応力は、応力発生層２２６の形成に使用される堆積プロセスのパラメータを変更することによって制御することができる。応力発生層２２６に引張応力を与えると、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３に生成される引張応力を上げることができる。一方、応力発生層２２６に圧縮応力を与えると、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３に生成される引張応力を低減させることができ、これらの領域に圧縮応力を生成させることさえも可能である。チャネル領域２２３に圧縮応力を与えると、ホールの移動度を改善することができる。ホールの移動度の改善は、特に第１トランジスタ素子２０２がＰ型トランジスタを有する実施形態では、第１トランジスタ素子２０２の性能向上に寄与しうる。
【００６１】
図２ｂは、製造プロセスの後の段階における半導体構造２００の模式断面図を示す。第１アニールプロセス後に、第２アニールプロセスが実施される。第２アニールプロセス中は、応力発生層２２６が基板２０１に残されうる。第２アニールプロセスでは、図２ｂの矢印２２７で示すように、半導体構造２００にレーザ放射が照射されうる。
【００６２】
一部の実施形態では、第２アニールプロセスの前に、半導体構造２００の上に吸収層２２８が形成されうる。吸収層２２８の材料とレーザ放射２２７の波長は、レーザ放射２２７が吸収層２２８に多く吸収されるように適合されている。一部の実施形態では、吸収層２２８にはシリコンが含まれうる。当業者が周知のように、シリコンは紫外域の波長の光に対して吸収係数が比較的高い。別の実施形態では、吸収層２２８には、例えば可視域または紫外域の波長の光に対して吸収係数が比較的高いダイヤモンド状炭素の形の炭素が含まれてもよい。ほかの材料も使用することができる。
【００６３】
レーザ放射２２７は、吸収層２２８に実質的に吸収されうる。このため、吸収層２２８は、比較的高温に加熱されうる。吸収層２２８の熱は、応力発生層２２６およびライナー層２２５を伝わる熱伝導によって、基板２０１、特にソース領域２０７，２１４とドレイン領域２１３，２２０に伝達される。窒化シリコンは、熱伝導度が比較的高い。このため、応力発生層２２６に窒化シリコンが含まれる実施形態では、吸収層２２８の第１トランジスタ素子２０２の上の部分で発生した熱が、ソース領域２０７とドレイン領域２１３に効率的に伝達されうる。このため、応力発生層２２６の存在により発生しかねない半導体構造２００の加熱のばらつきを、実質的に防ぐか、少なくとも低減することができる。
【００６４】
別の実施形態では、吸収層２２８が省略されてもよい。このような実施形態では、応力発生層２２６の特性とレーザ放射２２７の波長が、比較的多くのレーザ放射２２７が応力発生層２２６を通って伝達されるように適合されうる。応力発生層２２６を通るレーザ放射２２７の伝達は、応力発生層２２６におけるレーザ放射２２７の吸収と、応力発生層２２６によるレーザ放射２２７の反射とによって影響されうる。
【００６５】
応力発生層２２６におけるレーザ放射２２７の吸収は、レーザ放射の波長と応力発生層２２６の材料組成を適合させることで制御することができる。例えば、応力発生層２２６は、二酸化シリコンおよび／または酸窒化シリコンを含む場合には、可視および近紫外波長帯の放射に対する吸収係数が低いことがある。
【００６６】
応力発生層２２６による光の反射は、応力発生層２２６の表面で反射されるレーザ放射２２７と、応力発生層２２６とライナー層２２５間の界面で反射されるレーザ放射２２７との間に所定の位相差が生じるように、応力発生層２２６の膜厚を適合させることによって制御することができる。これにより、応力発生層２２６の表面で反射されるレーザ放射２２７と、応力発生層２２６とライナー層２２５間の界面で反射されるレーザ放射２２７との間に干渉が発生する。一部の実施形態では、応力発生層２２６の膜厚が、破壊的干渉が得られるように適合されうる。これにより、レーザ放射２２７の反射を大幅に低減させることができる。
【００６７】
また、レーザ放射の反射は、第２トランジスタ素子２０３の上の露出されたライナー層２２５の部分でも発生しうる。一部の実施形態では、第１トランジスタ素子２０２の上に形成された応力発生層２２６の反射率が、ライナー層２２５の第２トランジスタ素子２０３の上に形成された部分の反射率と実質的に等しくなるように、応力発生層２２６の膜厚が適合されうる。これにより、レーザ放射２２７によって第１トランジスタ素子２０２に導入されるエネルギー量が、第２トランジスタ素子２０３に導入されるエネルギー量と実質的に等しくなる。
【００６８】
第２アニールプロセスで与えられるレーザ放射２２７の強度は、基板２０１の表面における基板２０１の一部、特にソース領域２０７，２１４とドレイン領域２１３，２２０が所定の温度に加熱されるように適合されうる。一部の実施形態では、第２アニールプロセスは、ソース領域２０７，２１４とドレイン領域２１３，２２０のドーパントの活性化に十分な温度が得られるように適合されうる。例えば、第２アニールプロセスは、約８００℃超、特に約１０００℃超の温度が得られるように適合されうる。第２アニールプロセスの時間は、ソース領域２０７，２１４とドレイン領域２１３，２２０のドーパントの拡散が実質的に阻止されるように適合されうる。例えば、時間は約１ｍｓ未満などである。
【００６９】
別の実施形態では、第２アニールプロセスにおいて、レーザ放射２２７による半導体構造２００の照射の代わりに、あるいはこれに加えて、高速熱アニールが実施されてもよい。
【００７０】
第１トランジスタ素子２０２上に応力発生層２２６が存在しているため、第１アニールプロセス中に、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３の内部応力が緩和されるのを実質的に防ぐことができる。一部の実施形態では、第２アニールプロセスにより、ソース領域２０７とドレイン領域２１３内の格子欠陥が修復されるため、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３の内部応力を第２アニールプロセスで増加させることさえできる。格子欠陥の存在が内部応力の低下につながることがあるため、このような格子欠陥の修復により内部応力を上げることができる。
【００７１】
第２アニールプロセス後に、吸収層２２８、応力発生層２２６およびライナー層２２５が除去されうる。このために、当業者に公知のエッチングプロセスが使用されうる。例えば、公知のウェットエッチングプロセスが使用されうる。ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３内に生成された内部応力は、応力発生層２２６の除去後も少なくとも一部保たれうる。
【００７２】
その後、例えば、コバルトシリサイドおよび／またはニッケルシリサイドなどを含むシリサイド領域がソース領域２０７，２１４とドレイン領域２１３，２２０に形成されうる。このために、当業者が周知のように、コバルトおよび／またはニッケルなどの高融点金属が半導体構造２００の上に堆積されうる。その後、高融点金属と、ソース領域２０７，２１４およびドレイン領域２１３，２２０のシリコンとの化学反応を開始させるために、第３アニールプロセスが実施されうる。第３アニールプロセスは、約８００℃未満の温度で実施されうる。これにより、第３アニールプロセス中に、第１トランジスタ素子２０２のソース領域２０７、ドレイン領域２１３およびチャネル領域２２３における内部応力の緩和を防ぐことができる。
【００７３】
本明細書に開示の主題は、第１アニールプロセスと第２アニールプロセスが実施される実施形態に限定されない。別の実施形態では、第１アニールプロセスが省略されてもよい。このような実施形態では、図２ｂを参照して上で説明した第２アニールプロセスと同様の、半導体構造２００にレーザ放射を照射する１回のアニールプロセスが実施されうる。このアニールプロセスは、アモルファス領域２３０，２３１の材料の再結晶化を誘起すると共に、ソース領域２０７，２１４とドレイン領域２１３，２２０内のドーパントを活性化するように適合されうる。
【００７４】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
【技術分野】
【０００１】
本開示は、一般に、集積回路の形成に関し、より詳細には、応力印加（stressed）チャネル領域を有する電界効果トランジスタを備えた半導体構造の形成に関する。
【背景技術】
【０００２】
集積回路は、例えばトランジスタ、コンデンサ、抵抗器などの個々の回路素子を数多く有する。これらの素子は、内部的に接続され、メモリデバイス、論理デバイスおよびマイクロプロセッサなどの複雑な回路を形成している。集積回路は、その機能の向上を図るために回路当たりの機能素子の数を増やすこと、および／または回路素子の動作速度を上げることによって、性能の向上を図ることができる。特徴のサイズを微細化すれば、同じ領域に対して多くの回路素子を形成できるようになり、このため、回路の機能の拡張と、信号の伝搬遅延の低減が可能となり、これにより回路素子の動作速度の向上が可能となる。
【０００３】
電界効果トランジスタは、集積回路内でスイッチング素子として使用される。電界効果トランジスタは、ソース領域とドレイン領域の間に存在するチャネル領域を通る電流を制御する手段を提供する。ソース領域とドレイン領域は、不純物が高濃度でドープされている（highly doped）。Ｎ型トランジスタでは、ソース領域とドレイン領域がＮ型ドーパントでドープされる。逆に、Ｐ型トランジスタでは、ソース領域とドレイン領域がＰ型ドーパントでドープされる。チャネル領域のドーピングは、ソース領域とドレイン領域のドープとは逆極性で行われる。チャネル領域の導電性は、チャネル領域の上に形成され、薄い絶縁層によってチャネル領域から分離されているゲート電極に印加されるゲート電圧によって制御される。チャネル領域は、ゲート電圧に応じて、導電状態の「オン」状態と実質的に非導電状態の「オフ状態」とが切り換えられる。
【０００４】
電界効果トランジスタを微細化する際には、「オン」状態でチャネル領域の導電性を高い状態に保つことが重要である。「オン」状態でのチャネル領域の導電性は、チャネル領域内のドーパント濃度、電荷キャリアの移動度、トランジスタの幅方向のチャネル領域の拡張部（extension）、およびソース領域とドレイン領域の間の距離（一般に「チャネル長」と呼ばれる）によって決まる。チャネル領域の幅を短くすると、チャネルの導電性が下がる一方、チャネル長を短くすると、チャネルの導電性が上がる。電荷キャリア移動度を上げると、チャネルの導電性が上がる。
【０００５】
特徴のサイズが微細化するにつれ、幅方向のチャネル領域の拡張部も短くなっている。チャネル長を縮小するには、これと関連する複数の課題が必要となる。第一に、チャネル長の短いトランジスタを確実かつ再現性の高い方法で形成するために、高度なフォトリソグラフィおよびエッチングの技術を提供する必要がある。更に、所望のチャネル制御性と共に、低シート抵抗と低コンタクト抵抗を実現するためにソース領域とドレイン領域内で、横方向のほか垂直方向のドーパントプロファイルを極めて正確に制御することが求められている。
【０００６】
チャネル長の更なる短縮に関連する課題に鑑みて、チャネル領域内の電荷キャリア移動度を上げることによって電界効果トランジスタの性能を改善することも提案されている。電荷キャリア移動度を上げるために、原理上は少なくとも２つのアプローチを用いることができる。
【０００７】
第一に、チャネル領域内のドーパント濃度を下げることがある。これにより、チャネル領域内での電荷キャリアの散乱の発生確率が低下し、この結果、チャネル領域の導電性が上がる。しかし、チャネル領域内のドーパント濃度を下げることは、トランジスタデバイスのスレッショルド電圧に多大な影響がある。このため、ドーパント濃度を下げることはあまり有望ではない（less attractive）アプローチである。
【０００８】
第二に、チャネル領域内の格子構造を、引張応力または圧縮応力を発生させて変えることがある。これにより、電子とホールの移動度がそれぞれ変化する。圧縮応力により、応力の大きさに応じて、シリコン層内のホールの移動度を大幅に上げることができる。引張応力を有するシリコン層を提供することで、電子の移動度を上げることができる。
【０００９】
応力印加シリコン内にチャネル領域が形成されている電界効果トランジスタの形成方法について、図１ａ〜１ｂを参照して以下に説明する。図１ａは、従来技術（state of the art）による製造プロセスの最初の段階における半導体構造１００の模式断面図を示す。半導体構造１００は、基板１０１を有する。基板１０１は、第１トランジスタ素子１０２と第２トランジスタ素子１０３を有する。第１トランジスタ素子１０２は、基板１０１内に形成された能動領域１０５を有する。基板１０１の上に、ゲート電極１１０が形成されており、ゲート絶縁層１２１によって基板１０１から分離されている。ゲート電極１１０の側面には、内側壁スペーサ１０９，１１１と外側壁スペーサ１０８，１１２が設けられている。基板１０１内に、ゲート電極１０１に隣接してソース領域１０７とドレイン領域１１３が形成されている。
【００１０】
同様に、第２トランジスタ素子１０３は、能動領域１０６、ゲート電極１１７、ゲート絶縁層１２２、内側壁スペーサ１１６，１１８、外側壁スペーサ１１５，１１９、ソース領域１１４およびドレイン領域１２０を有する。トレンチ分離構造１０４が、第１トランジスタ素子１０２と第２トランジスタ素子１０３の間を電気的に絶縁している。また、トレンチ分離構造１０４は、半導体構造１００のトランジスタ素子１０２，１０３とほかの電気要素との間も電気的に分離しうる。
【００１１】
第１トランジスタ素子１０２と第２トランジスタ素子１０３のほか、トレンチ分離構造１０４は、公知のフォトリソグラフィ法、エッチング法、堆積法、イオン注入法および酸化法によって形成されうる。より詳細には、能動領域１０５，１０６、ソース領域１０７，１１４、およびドレイン領域１１３，１２０は、半導体構造１００にドーパント物質のイオンを注入することによって形成されうる。
【００１２】
従来技術による半導体構造の形成方法の一例では、第１トランジスタ素子１０２はＮ型トランジスタであり、第２トランジスタ素子１０３はＰ型トランジスタであってもよい。このような方法では、能動領域１０５にはＰ型ドーパントが含まれ、能動領域１０６にはＮ型ドーパントが含まれうる。ソース領域１０７とドレイン領域１１３にはＮ型ドーパントが含まれる。ソース領域１１４とドレイン領域１２０にはＰ型ドーパントが含まれる。イオン注入プロセスでは、電界効果トランジスタ素子１０２，１０３の一方が、例えばフォトレジストを含むマスクで覆われ、電界効果トランジスタ素子１０２，１０３のもう一方にイオンが照射される。このようにして、トランジスタ素子１０２，１０３の導電型と一致しないドーパントが不必要に導入されるのを防ぐことができる。
【００１３】
ソース領域１０７，１１４とドレイン領域１１３，１２０の形成時には、トランジスタ素子１０２，１０３のそれぞれに対して複数の注入プロセスが実施されうる。まず、内側壁スペーサ１０９，１１１，１１６，１１８と外側壁スペーサ１０８，１１２，１１５，１１９の形成前に、イオン注入プロセスが実施されうる。その後、材料層の等方性堆積と異方性エッチングプロセスを含む公知の方法によって、内側壁スペーサ１０９，１１１，１１６，１１８が形成されうる。
【００１４】
内側壁スペーサ１０９，１１１，１１６，１１８の形成後、第２イオン注入プロセスが実施されうる。第２イオン注入プロセスでは、内側壁スペーサ１０９，１１１，１１６，１１８が、ゲート電極１１０，１１７の近くに当たったイオンを吸収する。このため、第２イオン注入プロセスでは、ドーパントがゲート電極１１０，１１７の近くに実質的に導入されなくなる。このため、ドーパントが、内側壁スペーサ１０９，１１１，１１６，１１８の厚さよりも大きい所定の距離だけゲート電極１１０，１１７から離れた、ソース領域１０７，１１７とドレイン領域１１３，１２０の部分に選択的に導入されうる。
【００１５】
その後、外側壁スペーサ１０８，１１２，１１５，１１９が形成され、第３イオン注入プロセスが実施される。第３イオン注入プロセスでは、内側壁スペーサ１０９，１１１，１１６，１１８と外側壁スペーサ１０８，１１２，１１５，１１９が、半導体構造１００に当たったイオンを吸収する。このため、ドーパントが、内側壁スペーサ１０９，１１１，１１６，１１８の厚さと外側壁スペーサ１０８，１１２，１１５，１１９の厚さの合計よりも大きい所定の距離だけゲート電極１１０，１１７から離れた、ソース領域１０７，１１４とドレイン領域１１３，１２０の部分に選択的に導入されうる。
【００１６】
このため、内側壁スペーサ１０９，１１１，１１６，１１８の厚さ、外側壁スペーサ１０８，１１２，１１５，１１９の厚さ、ならびに第１、第２および第３イオン注入プロセスで使用されるイオンのドーズ量を変えることによって、ソース領域１０７，１１３とドレイン領域１１４，１２０におけるドーパントプロファイルを制御することができる。このため、第１トランジスタ素子１０２と第２トランジスタ素子１０３に非常に複雑なドーパントプロファイルを形成することができる。
【００１７】
ソース領域１０７，１１４とドレイン領域１１３，１２０の形成時に実施されるイオン注入プロセス中に、基板１０１の原子が、基板２０１の材料の結晶格子内のサイトから押し出されうる。半導体構造の最近の製造方法においては、ソース領域１０７，１１４とドレイン領域１１３，１２０の形成時に使用されるイオンのドーズ量は、材料２０１の結晶秩序を破壊するのに十分高く、この結果、ソース領域１０７，１１４とドレイン領域１１３，１２０がアモルファス材料に変換される。
【００１８】
図１ｂは、従来技術による製造プロセスの後の段階における半導体構造１００の模式断面図を示す。第１トランジスタ素子１０２と第２トランジスタ素子１０３の上に、ライナー層１２５と応力生成層１２６が形成される。応力発生層１２６には窒化シリコンなどの比較的硬い材料が含まれ、ライナー層１２５には二酸化シリコンが含まれうる。ライナー層１２５と応力発生層１２６の形成では、化学気相成長法および／またはプラズマ化学気相成長法などの当業者に公知の堆積法が使用されうる。
【００１９】
応力発生層１２６のうち、第２トランジスタ素子１０３を覆っている部分が除去されうる。このために、フォトレジストを含み、第１トランジスタ素子１０２を覆うマスクが形成されうる。その後、応力発生層１２６の材料を選択的に除去するために適合されたエッチングプロセスが実施されうる。エッチングプロセスに使用されるエッチャントは、エッチングプロセスによってライナー層１２５が実質的に影響を受けないように適合されうる。このため、応力発生層１２６が除去されるとすぐにエッチングプロセスが終了されうる。応力発生層１２６の、第１トランジスタ素子１０２の上の部分は、マスクによってエッチングされずに保護され、半導体構造１００の表面に残される。エッチングプロセス後に、公知のレジスト剥離プロセスによってマスクが除去されうる。
【００２０】
アニールプロセスが実施される。アニールプロセスでは、半導体構造１００が、所定時間、高温に曝される。アニールプロセスでは、ソース領域１０７，１１４とドレイン領域１１３，１２０のアモルファス材料が再結晶化する。再結晶化プロセスでは、ソース領域１０７，１１４とドレイン領域１１３，１２０内の原子が、基板１０１のソース領域１０７，１１４とドレイン領域１１３，１２０の下の部分の結晶秩序に倣う。このようにして、ソース領域１０７，１１４とドレイン領域１１３，１２０で結晶性物質が得られうる。
【００２１】
アモルファス半導体材料は、結晶性半導体材料よりも密度が低いことがある。より詳細には、アモルファスシリコンの密度は結晶性シリコンの密度よりも低い。このため、ソース領域１０７，１１４とドレイン領域１１３，１２０の材料は、再結晶化プロセス中に体積が減少する傾向を示す。
【００２２】
第１トランジスタ素子１０２では、上で説明したように、応力発生層１２６は、窒化シリコンなどの比較的硬い材料を含んでおり、ソース領域１０７とドレイン領域１１３の材料が応力発生層１２６に付着し、応力発生層１２６の硬さにより、応力発生層１２６の変形が阻止されうるため、ソース領域１０７とドレイン領域１１３の材料の体積が減少するのを阻止することができる。
【００２３】
このため、ソース領域１０７とドレイン領域１１３では、原子が、基板１０１の材料のバルクの格子定数よりも広い間隔で配列されうる。このため、第１トランジスタ素子１０２のソース領域１０７、ドレイン領域１１３およびチャネル領域１２１において内部引張応力を発生させることができる。
【００２４】
第２トランジスタ素子１０３では、ソース領域１１４とドレイン領域１２０の材料の体積がアニールプロセス中に変化しうる。このため、第２トランジスタ素子１０３のソース領域１１４とドレイン領域１２０のほか、チャネル領域１２２には応力が実質的に印加されない。
【００２５】
また、アニールプロセスは、ソース領域１０７，１１４とドレイン領域１１３，１２０のドーパント物質をドナーまたはアクセプタとして機能するように活性化させるためにも使用されうる。
【００２６】
アニールプロセス後に、応力発生層１２６とライナー層１２５がエッチングプロセスによって除去されうる。しかし、第１トランジスタ素子１０２のソース領域１０７、ドレイン領域１１３およびチャネル領域１２３の内部応力は、応力発生層１２６の除去後も保持されうる。この現象は「ストレスメモライゼーション」として当業者に知られている。
【発明の概要】
【発明が解決しようとする課題】
【００２７】
上記の半導体構造の形成方法には、アニールプロセス中に、ソース領域１０７，１１４とドレイン領域１１３，１２０内のドーパント物質が拡散しうるという問題がある。このため、第１〜第３イオン注入プロセスによって形成された複雑なドーパントプロファイルが崩れかねない。
【００２８】
本開示は、上に記載した問題の影響の１つ以上を回避することができるか、少なくとも低減させることができる方法を対象としている。
【課題を解決するための手段】
【００２９】
以下では、本発明の一部の態様の基本を理解できるように、発明の概要を説明する。この概要は、本発明の全てを概観するものではない。本発明の主要または重要な要素を特定したり、本発明の範囲を詳細に記載することを意図するものでもない。その唯一の目的は、後述する詳細な説明に先だって、概念の一部を簡潔に示すことにある。
【００３０】
本明細書に開示の例示的な一実施形態によれば、半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子は少なくとも１つの第１アモルファス領域を含み、前記第２トランジスタ素子は少なくとも１つの第２アモルファス領域を含む。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。第１アニールプロセスが実施される。前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合されている。前記第１アニールプロセス後に、第２アニールプロセスが実施される。前記第２アニールプロセス中は、前記応力発生層が前記基板上に残されている。
【００３１】
本明細書に開示の別の例示的な実施形態によれば、半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。アニールプロセスが実施される。前記アニールプロセスはレーザ放射による前記半導体基板の照射を含む。前記アニールプロセス中は、前記応力発生層が前記基板上に残されている。
【図面の簡単な説明】
【００３２】
【図１ａ】従来技術による方法の諸段階における半導体構造の概略断面図。
【図１ｂ】従来技術による方法の諸段階における半導体構造の概略断面図。
【図２ａ】本明細書に開示の例示的な実施形態による方法の諸段階における半導体構造の概略断面図。
【図２ｂ】本明細書に開示の例示的な実施形態による方法の諸段階における半導体構造の概略断面図。
【発明を実施するための形態】
【００３３】
添付の図面と併せて下記の説明を読めば、本開示が理解されるであろう。添付の図面においては、同一の参照符号は同じ要素を参照している。
【００３４】
本明細書に記載の主題は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、この特定の実施形態の詳細な説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれる全ての変形例、均等物および代替例を含むことを理解すべきである。
【００３５】
本発明の各種の例示的な実施形態を下記に記載する。簡潔を期すために、実際の実装の特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達成するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解される。更に、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということを理解されたい。
【００３６】
次に、添付の図面を参照して本主題を説明する。説明のみを目的として、当業者に知られている細かい点を説明して本開示をわかりにくくすることのないように、さまざまな構造、システムおよびデバイスが、図面で模式的に示されている。しかし、本開示の例示的な例を記載および説明するために、添付の図面を添付する。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が矛盾なく用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義は本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
【００３７】
一部の実施形態では、半導体基板内に設けられた第１トランジスタ素子の上に応力発生層が形成される。半導体基板に設けられた第２トランジスタ素子はこの材料層で覆われない。第１アニールプロセスと第２アニールプロセスが実施され、この両方のアニールプロセス中はこの材料層が半導体基板上に存在している。
【００３８】
第１アニールプロセスは、第１トランジスタ素子と第２トランジスタ素子のアモルファス領域の固相エピタキシャル再成長を誘起するように適合され、第２アニールプロセスは、トランジスタ素子のドーパント物質を活性化するように適合されうる。一部の実施形態では、第２アニールプロセスでは、レーザ放射により半導体基板が照射されうる。このため、基板の近くの半導体基板の部分が、比較的短時間、比較的高温に曝されうる。このため、ドーパントが活性化される一方で、第２アニールプロセスの時間が短いことにより、ドーパント原子の拡散が実質的に阻止されるか少なくとも低減されうる。第２アニールプロセス中に半導体基板上に材料層が存在しているため、第２アニールプロセス中の、第１トランジスタ素子のチャネル領域での内部応力の緩和が低減される。
【００３９】
図２ａは、本明細書に開示の例示的な実施形態による製造プロセスの最初の段階における半導体構造２００の模式断面図を示す。半導体構造２００は、基板２０１を有する。基板２０１には、シリコンなどの半導体材料が含まれうる。本発明の一部の実施形態では、基板２０１はバルクのシリコン基板であるが、別の実施形態では、基板２０１は、シリコンオンインシュレータ（ＳＯＩ）基板であってもよい。
【００４０】
基板２０１内およびその上に、第１トランジスタ素子２０２と第２トランジスタ素子２０３が形成されている。トレンチ分離構造２０４が、第１トランジスタ素子２０２と第２トランジスタ素子２０３を相互に電気的に分離し、またこれらを半導体構造２００の他の回路素子から電気的に分離している。
【００４１】
第１トランジスタ素子２０２は、能動領域２０５とゲート電極２１０を有する。ゲート絶縁層２２１は、ゲート電極２１０を、ゲート電極２１０の下の基板２０１に存在するチャネル領域２２３から分離している。ゲート電極２１０の側面には、内側壁スペーサ２０９，２１１と外側壁スペーサ２０８，２１２が設けられている。基板２０１内に、ゲート電極２１０に隣接してソース領域２０７とドレイン領域２１３が形成されている。
【００４２】
第１トランジスタ素子２０２と同様に、第２トランジスタ素子２０３は、能動領域２０６、ゲート電極２１７、ゲート絶縁層２２２、チャネル領域２２４、内側壁スペーサ２１６，２１８、外側壁スペーサ２１５，２１９、ソース領域２１４およびドレイン領域２２０を有する。
【００４３】
第１トランジスタ素子２０２と第２トランジスタ素子２０３は、公知のフォトリソグラフィ法、エッチング法、堆積法、酸化法およびイオン注入法によって形成されうる。より詳細には、ソース領域２０７，２１４とドレイン領域２１３，２２０の非常に複雑なドーパントプロファイルを提供するために、図１ａ〜１ｂを参照して上で説明した従来技術による半導体構造の製造法に使用されるものと同じような、公知の高度なイオン注入法が使用されうる。一部の実施形態では、第１トランジスタ素子２０２はＮ型トランジスタであり、第２トランジスタ素子２０３はＰ型トランジスタであってもよい。別の実施形態では、第１トランジスタ素子２０２はＰ型トランジスタであり、第２トランジスタ素子２０３はＮ型トランジスタであってもよい。
【００４４】
第１トランジスタ素子２０２は、更に、ソース側アモルファス領域２３０とドレイン側アモルファス領域２３１も有する。同様に、第２トランジスタ素子２０３は、ソース側アモルファス領域２３２とドレイン側アモルファス領域２３３を有する。一部の実施形態では、アモルファス領域２３０，２３１，２３２，２３３は、ソース領域２０７，２１４とドレイン領域２１３，２２０の形成の前に形成されうる。
【００４５】
このために、基板２０１にイオンビーム（図示せず）が照射されうる。イオンビームには、非ドープ元素のイオンが含まれており、そのイオンは、結晶格子に組み込まれても、基板２０１材料内の電荷キャリアの個数を変えることがない。非ドープ元素は、アルゴン（Ａｒ）、キセノン（Ｘｅ）またはクリプトン（Ｋｒ）などの希ガスなどである。上記の非ドープ元素の代表的な注入エネルギーおよびドーズ量は、約３０〜６００ｋｅＶおよび約５×１０１４〜１０１７イオン／ｃｍ２の範囲にある。
【００４６】
別の実施形態では、非ドープ元素は、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）など、元素周期表の第四族元素でもよく、これらはシリコン基板と電子価が等しい。イオンにより、基板２０１内の原子が、結晶格子内のサイトから追い出される。イオンビームのイオンエネルギーおよびイオンフラックス、基板２０１に対するイオンビームの露出時間は、結晶格子の長距離秩序のほか、ほとんどの場合、短距離秩序も失われて、材料がアモルファス化するように適合されている。
【００４７】
別の実施形態では、アモルファス領域２３０，２３１，２３２，２３３は、ソース領域２０７，２１４とドレイン領域２１３，２２０の形成時に形成されうる。このような実施形態では、ソース領域２０７，２１４とドレイン領域２１３，２２０の形成に使用される注入エネルギーとドーズ量は、ソース領域２０７，２１４とドレイン領域２１３における基板２０１の材料の長距離秩序のほか、ほとんどの場合、短距離秩序も失われて、材料がアモルファス化するように適合されうる。
【００４８】
アモルファス材料は、結晶性材料よりも密度が低いことがある。例えば、アモルファスシリコンは、結晶性シリコンよりも密度が低いことがある。このため、アモルファス領域２３０，２３１，２３２，２３３が形成される半導体基板２０１の部分の体積が、アモルファス化プロセス中に増加しうる。
【００４９】
基板２０１の上にライナー層２２５と応力発生層２２６が形成される。一部の実施形態では、ライナー層２２５には二酸化シリコンが含まれ、応力発生層２２６には窒化シリコンが含まれうる。別の実施形態では、ライナー層２２５には窒化シリコンが含まれ、応力発生層２２６には二酸化シリコンが含まれうる。更に別の実施形態では、ライナー層２２５および応力発生層２２６の少なくとも一方に酸窒化シリコンが含まれてもよい。一部の実施形態では、応力発生層２２６は、応力が実質的に印加されていないが、別の実施形態では、応力発生層２２６は、引張または圧縮の内部応力を有しうる。
【００５０】
ライナー層２２５と応力発生層２２６はいずれも、プラズマ化学気相成長法によって形成されうる。当業者であれば周知のように、プラズマ化学気相成長法では、半導体構造２００が反応容器に導入される。反応容器に反応ガスが供給される。反応ガスには、化学反応することができる化合物が含まれうる。化学反応中に、堆積される材料が生成される。反応容器に設けられた第１の電極と、半導体構造２００、または半導体構造２００の近くの第２の電極との間に、高周波交流電圧のほか、任意選択で直流または低周波交流バイアス電圧が印加される。高周波交流電圧およびバイアス電圧により、反応ガスにグロー放電が発生する。グロー放電内では、反応ガスから、イオン、原子またはラジカルなどの反応性の化学種が生成される。このため、中程度の温度でも比較的高い反応速度を得ることができ、これにより、半導体構造２００のサーマルバジェット（thermal budget）を低減させることができる。
【００５１】
プラズマ化学気相成長法プロセスのパラメータ（反応ガスの温度および圧力のほか、高周波交流電圧およびバイアス電圧のパワーと周波数など）を変えることにより、応力発生層２２６の特性、特にその内部応力を制御することができる。実質的に内部応力のない応力発生層２２６、あるいは引張内部応力または圧縮内部応力を有する応力発生層を得ることができるパラメータ値は、当業者に公知であるか、または日常的な実験によって決定することができる。
【００５２】
応力発生層２２６の第２トランジスタ素子２０３の上の部分が除去される。このために、第１トランジスタ素子２０２の上に、公知のフォトリソグラフィ法によってフォトレジストを含むマスク（図示せず）が形成されうる。その後、ドライエッチングプロセスなどのエッチングプロセスが実施されうる。エッチングプロセスに使用されるエッチャントは、応力発生層２２６の材料はエッチングするが、ライナー層２２５の材料を実質的に完全に残すように適合されうる。このため、ライナー層２２５はエッチストップ層として機能し、第２トランジスタ素子２０３がエッチャントの影響を受けないよう保護しうる。エッチングプロセスの後にマスクが除去されうる。エッチングプロセス後は、応力発生層２２６は第１トランジスタ素子２０２を覆っているが、第２トランジスタ素子２０３は覆っていない。
【００５３】
第１アニールプロセスが実施されうる。第１アニールプロセスは、アモルファス領域２３０，２３１，２３２，２３３の材料の再結晶化を誘起するように適合されうる。一部の実施形態では、第１アニールプロセスは、高速熱アニールプロセスなどである。高速熱アニールでは、半導体構造が、比較的短時間、高温に曝される。一部の実施形態では、高速熱アニールプロセスの時間は約３０秒以下であってもよい。一部の実施形態では、高速熱アニールプロセスの時間は約１秒以下であってもよい。当業者が周知のように、半導体構造２００が高温に曝される時間が約１秒未満である高速熱アニールプロセスは、時として「スパイクアニール」と呼ばれる。高速熱アニールは、例えば、１つ以上のランプによって生成される光を含む電磁放射を半導体構造２００に照射することによって実施されうる。
【００５４】
別の実施形態では、第１アニールプロセスにおいて、半導体構造２００が高温に加熱された炉（oven）に導入されてもよい。アニールプロセスにおいて半導体構造２００が加熱される温度は、アモルファス領域２３０，２３１，２３２，２３３の材料を再結晶化させるように適合されうる。第１アニールプロセスに使用される温度は、アモルファス領域２３０，２３１，２３２，２３３の材料が、中間の液相をとらずに結晶状態に入るように、アモルファス領域２３０，２３１，２３２，２３３の材料の固相エピタキシャル再成長を誘起するように適合されうる。基板２０１にシリコンが含まれる実施形態では、第１アニールプロセスは、約５００℃以上で実施されうる。
【００５５】
アモルファス領域２３０，２３１，２３２，２３３での材料の再結晶化は、ソース領域２０７，２１４，２１３，２２０に導入されたドーパントの活性化に必要な温度よりも低い温度で起こりうる。例えば、基板２０１にシリコンが含まれる実施形態では、ドーパントの完全な活性化は、約８００〜１０００℃またはこれ以上の温度で起こる一方、固相エピタキシャル再成長は、約５００℃以上の温度で起こりうる。一部の実施形態では、第１アニールプロセスは、約８００℃未満の温度、約７００℃未満の温度または約６００℃未満の温度で実施されてもよい。より詳細には、第１アニールプロセスは、約５００〜８００℃の範囲の温度、約５００〜７００℃の範囲の温度、または約５００〜６００℃の範囲の温度で実施されうる。第１アニールプロセスを比較的低温で実施することで、ソース領域２０７，２１４とドレイン領域２１３，２２０におけるドーパント原子の拡散を低減することができ、有利である。このため、イオン注入によってソース領域２０７，２１４とドレイン領域２１３，２２０に形成されたドーパントプロファイルを実質的にそのまま残すことができる。
【００５６】
別の実施形態では、第１アニールプロセスが、ソース領域２０７，２１４とドレイン領域２１３，２２０内のドーパントが活性化される温度で実施されてもよい。
【００５７】
第１の（fist）アニールプロセスでは、アモルファス領域２３０，２３１，２３２，２３３の材料の密度が増加しうる。第２トランジスタ素子２０３では、アモルファス領域２３２，２３３中の材料が、再結晶化プロセス中に制限されずに（without restraint）実質的に収縮しうる。このため、アモルファス領域２３２，２３３の材料は、応力が実質的に印加されない状態となる。
【００５８】
第１トランジスタ素子２０２では、応力発生層２２６の存在が、アモルファス領域２３０，２３１の材料の収縮に影響しうる。より詳細には、図１ａ〜１ｂを参照して上で説明した半導体構造の形成方法と同様に、アモルファス領域２３０，２３１の材料が応力発生層２２６に付着し、応力発生層２２６の硬さにより、応力発生層２２６の変形が阻止されうるため、応力発生層２２６は、アモルファス領域２３０，２３１の材料の体積の減少を阻止するかまたは低減させることができる。
【００５９】
このため、基板２０１の材料の原子が、バルク結晶中の基板２０１の材料の格子定数よりも広い間隔で配列されうる。このため、ソース領域２０７とドレイン領域２１３内で内部引張応力が生成されうる。ソース領域２０７とドレイン領域２１３の内部引張応力は、基板２０１の、ソース領域２０７とドレイン領域２１３の近くの部分、特にチャネル領域２２３に影響しうる。このため、チャネル領域２２３内で引張応力が生成されうる。引張応力は、チャネル領域２２３内の電子の移動度を上げるために使用することができる。電子移動度の改善は、特に第１トランジスタ素子２０２がＮ型トランジスタである実施形態では、第１トランジスタ素子２０２の性能向上に寄与することができる。
【００６０】
ソース領域２０７とドレイン領域２１３内で生成される内部応力と、第１トランジスタ素子２０２のチャネル領域２２３内で生成される応力とは、応力発生層２２６の内部応力によって影響されうる。上で詳細に説明したように、応力発生層２２６の内部の引張応力または圧縮応力は、応力発生層２２６の形成に使用される堆積プロセスのパラメータを変更することによって制御することができる。応力発生層２２６に引張応力を与えると、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３に生成される引張応力を上げることができる。一方、応力発生層２２６に圧縮応力を与えると、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３に生成される引張応力を低減させることができ、これらの領域に圧縮応力を生成させることさえも可能である。チャネル領域２２３に圧縮応力を与えると、ホールの移動度を改善することができる。ホールの移動度の改善は、特に第１トランジスタ素子２０２がＰ型トランジスタを有する実施形態では、第１トランジスタ素子２０２の性能向上に寄与しうる。
【００６１】
図２ｂは、製造プロセスの後の段階における半導体構造２００の模式断面図を示す。第１アニールプロセス後に、第２アニールプロセスが実施される。第２アニールプロセス中は、応力発生層２２６が基板２０１に残されうる。第２アニールプロセスでは、図２ｂの矢印２２７で示すように、半導体構造２００にレーザ放射が照射されうる。
【００６２】
一部の実施形態では、第２アニールプロセスの前に、半導体構造２００の上に吸収層２２８が形成されうる。吸収層２２８の材料とレーザ放射２２７の波長は、レーザ放射２２７が吸収層２２８に多く吸収されるように適合されている。一部の実施形態では、吸収層２２８にはシリコンが含まれうる。当業者が周知のように、シリコンは紫外域の波長の光に対して吸収係数が比較的高い。別の実施形態では、吸収層２２８には、例えば可視域または紫外域の波長の光に対して吸収係数が比較的高いダイヤモンド状炭素の形の炭素が含まれてもよい。ほかの材料も使用することができる。
【００６３】
レーザ放射２２７は、吸収層２２８に実質的に吸収されうる。このため、吸収層２２８は、比較的高温に加熱されうる。吸収層２２８の熱は、応力発生層２２６およびライナー層２２５を伝わる熱伝導によって、基板２０１、特にソース領域２０７，２１４とドレイン領域２１３，２２０に伝達される。窒化シリコンは、熱伝導度が比較的高い。このため、応力発生層２２６に窒化シリコンが含まれる実施形態では、吸収層２２８の第１トランジスタ素子２０２の上の部分で発生した熱が、ソース領域２０７とドレイン領域２１３に効率的に伝達されうる。このため、応力発生層２２６の存在により発生しかねない半導体構造２００の加熱のばらつきを、実質的に防ぐか、少なくとも低減することができる。
【００６４】
別の実施形態では、吸収層２２８が省略されてもよい。このような実施形態では、応力発生層２２６の特性とレーザ放射２２７の波長が、比較的多くのレーザ放射２２７が応力発生層２２６を通って伝達されるように適合されうる。応力発生層２２６を通るレーザ放射２２７の伝達は、応力発生層２２６におけるレーザ放射２２７の吸収と、応力発生層２２６によるレーザ放射２２７の反射とによって影響されうる。
【００６５】
応力発生層２２６におけるレーザ放射２２７の吸収は、レーザ放射の波長と応力発生層２２６の材料組成を適合させることで制御することができる。例えば、応力発生層２２６は、二酸化シリコンおよび／または酸窒化シリコンを含む場合には、可視および近紫外波長帯の放射に対する吸収係数が低いことがある。
【００６６】
応力発生層２２６による光の反射は、応力発生層２２６の表面で反射されるレーザ放射２２７と、応力発生層２２６とライナー層２２５間の界面で反射されるレーザ放射２２７との間に所定の位相差が生じるように、応力発生層２２６の膜厚を適合させることによって制御することができる。これにより、応力発生層２２６の表面で反射されるレーザ放射２２７と、応力発生層２２６とライナー層２２５間の界面で反射されるレーザ放射２２７との間に干渉が発生する。一部の実施形態では、応力発生層２２６の膜厚が、破壊的干渉が得られるように適合されうる。これにより、レーザ放射２２７の反射を大幅に低減させることができる。
【００６７】
また、レーザ放射の反射は、第２トランジスタ素子２０３の上の露出されたライナー層２２５の部分でも発生しうる。一部の実施形態では、第１トランジスタ素子２０２の上に形成された応力発生層２２６の反射率が、ライナー層２２５の第２トランジスタ素子２０３の上に形成された部分の反射率と実質的に等しくなるように、応力発生層２２６の膜厚が適合されうる。これにより、レーザ放射２２７によって第１トランジスタ素子２０２に導入されるエネルギー量が、第２トランジスタ素子２０３に導入されるエネルギー量と実質的に等しくなる。
【００６８】
第２アニールプロセスで与えられるレーザ放射２２７の強度は、基板２０１の表面における基板２０１の一部、特にソース領域２０７，２１４とドレイン領域２１３，２２０が所定の温度に加熱されるように適合されうる。一部の実施形態では、第２アニールプロセスは、ソース領域２０７，２１４とドレイン領域２１３，２２０のドーパントの活性化に十分な温度が得られるように適合されうる。例えば、第２アニールプロセスは、約８００℃超、特に約１０００℃超の温度が得られるように適合されうる。第２アニールプロセスの時間は、ソース領域２０７，２１４とドレイン領域２１３，２２０のドーパントの拡散が実質的に阻止されるように適合されうる。例えば、時間は約１ｍｓ未満などである。
【００６９】
別の実施形態では、第２アニールプロセスにおいて、レーザ放射２２７による半導体構造２００の照射の代わりに、あるいはこれに加えて、高速熱アニールが実施されてもよい。
【００７０】
第１トランジスタ素子２０２上に応力発生層２２６が存在しているため、第１アニールプロセス中に、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３の内部応力が緩和されるのを実質的に防ぐことができる。一部の実施形態では、第２アニールプロセスにより、ソース領域２０７とドレイン領域２１３内の格子欠陥が修復されるため、ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３の内部応力を第２アニールプロセスで増加させることさえできる。格子欠陥の存在が内部応力の低下につながることがあるため、このような格子欠陥の修復により内部応力を上げることができる。
【００７１】
第２アニールプロセス後に、吸収層２２８、応力発生層２２６およびライナー層２２５が除去されうる。このために、当業者に公知のエッチングプロセスが使用されうる。例えば、公知のウェットエッチングプロセスが使用されうる。ソース領域２０７、ドレイン領域２１３およびチャネル領域２２３内に生成された内部応力は、応力発生層２２６の除去後も少なくとも一部保たれうる。
【００７２】
その後、例えば、コバルトシリサイドおよび／またはニッケルシリサイドなどを含むシリサイド領域がソース領域２０７，２１４とドレイン領域２１３，２２０に形成されうる。このために、当業者が周知のように、コバルトおよび／またはニッケルなどの高融点金属が半導体構造２００の上に堆積されうる。その後、高融点金属と、ソース領域２０７，２１４およびドレイン領域２１３，２２０のシリコンとの化学反応を開始させるために、第３アニールプロセスが実施されうる。第３アニールプロセスは、約８００℃未満の温度で実施されうる。これにより、第３アニールプロセス中に、第１トランジスタ素子２０２のソース領域２０７、ドレイン領域２１３およびチャネル領域２２３における内部応力の緩和を防ぐことができる。
【００７３】
本明細書に開示の主題は、第１アニールプロセスと第２アニールプロセスが実施される実施形態に限定されない。別の実施形態では、第１アニールプロセスが省略されてもよい。このような実施形態では、図２ｂを参照して上で説明した第２アニールプロセスと同様の、半導体構造２００にレーザ放射を照射する１回のアニールプロセスが実施されうる。このアニールプロセスは、アモルファス領域２３０，２３１の材料の再結晶化を誘起すると共に、ソース領域２０７，２１４とドレイン領域２１３，２２０内のドーパントを活性化するように適合されうる。
【００７４】
上記に記載した特定の実施形態は例に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって自明の、異なるが均等の別法によって変更および実施されてもよい。例えば、上記のプロセス工程を記載した順序とは異なる順序で実行してもよい。更に、ここに記載した構成または設計の詳細が、添付の特許請求の範囲以外によって限定されることない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。したがって、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
【特許請求の範囲】
【請求項１】
少なくとも１つの第１アモルファス領域を含む第１トランジスタ素子、および少なくとも１つの第２アモルファス領域を含む第２トランジスタ素子を有する半導体基板を提供するステップと、
前記第２トランジスタ素子は覆わずに、前記第１トランジスタ素子の上に応力発生層を形成するステップと、
前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合された第１アニールプロセスを実施するステップと、
前記第１アニールプロセスの実施後に、前記第１トランジスタ素子の上に前記応力発生層を残したまま第２アニールプロセスを実施するステップとを含む、半導体構造の製造方法。
【請求項２】
前記応力発生層は窒化シリコンを含む請求項１に記載の方法。
【請求項３】
前記応力発生層は内部応力を有する請求項１に記載の方法。
【請求項４】
前記応力発生層を除去するステップを更に含む、請求項３に記載の方法。
【請求項５】
前記応力発生層の形成前に、前記第１トランジスタ素子および前記第２トランジスタ素子の上にライナー層を形成するステップを更に含む、請求項１に記載の方法。
【請求項６】
前記ライナー層は二酸化シリコンを含む請求項５に記載の方法。
【請求項７】
前記第１アニールプロセスは、高速アニールプロセスまたは炉アニールプロセスのうちの少なくとも一方を含む請求項１に記載の方法。
【請求項８】
前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域の固相エピタキシャル再成長を誘起するために適合されている請求項１に記載の方法。
【請求項９】
前記第１アニールプロセスは約８００℃以下の温度で実施される請求項８に記載の方法。
【請求項１０】
前記半導体基板を提供するステップは、前記第１トランジスタ素子および前記第２トランジスタ素子の少なくとも一方にドーパント物質を導入するためにイオン注入プロセスを実施するステップを含み、前記第２アニールプロセスは前記ドーパント物質を活性化するために適合されている、請求項１に記載の方法。
【請求項１１】
前記第２アニールプロセスはレーザ放射による前記半導体基板の照射を含む、請求項１に記載の方法。
【請求項１２】
前記応力発生層および前記第２トランジスタ素子の上に前記レーザ放射を吸収するために適合された吸収層を堆積させるステップを更に含む、請求項１１に記載の方法。
【請求項１３】
第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップと、
前記第２トランジスタ素子は覆わずに、前記第１トランジスタ素子の上に応力発生層を形成するステップと、
前記第１トランジスタ素子の上に前記応力発生層を残したまま、レーザ放射による前記半導体基板の照射が含まれるアニールプロセスを実施するステップと、を含む半導体構造の製造方法。
【請求項１４】
前記応力発生層を除去するステップを更に含む、請求項１３に記載の方法。
【請求項１５】
前記応力発生層は内部応力を有する、請求項１３に記載の方法。
【請求項１６】
前記応力発生層の形成前に、前記第１トランジスタ素子および前記第２トランジスタ素子の上にライナー層を形成するステップを更に含む、請求項１３に記載の方法。
【請求項１７】
前記ライナー層は二酸化シリコンを含む、請求項１６に記載の方法。
【請求項１８】
前記半導体基板を提供するステップは、前記第１トランジスタ素子および前記第２トランジスタ素子の少なくとも一方にドーパント物質を導入するためにイオン注入プロセスを実施するステップを含む、前記アニールプロセスは前記ドーパント物質を活性化するために適合されている、請求項１３に記載の方法。
【請求項１９】
前記応力発生層および前記第２トランジスタ素子の上に前記レーザ放射を吸収するために適合された吸収層を堆積させるステップを更に含む、請求項１３に記載の方法。
【請求項２０】
前記応力発生層の膜厚は前記応力発生層からの前記レーザ放射の反射が最小化されるように適合されている、請求項１３に記載の方法。
【請求項１】
少なくとも１つの第１アモルファス領域を含む第１トランジスタ素子、および少なくとも１つの第２アモルファス領域を含む第２トランジスタ素子を有する半導体基板を提供するステップと、
前記第２トランジスタ素子は覆わずに、前記第１トランジスタ素子の上に応力発生層を形成するステップと、
前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合された第１アニールプロセスを実施するステップと、
前記第１アニールプロセスの実施後に、前記第１トランジスタ素子の上に前記応力発生層を残したまま第２アニールプロセスを実施するステップとを含む、半導体構造の製造方法。
【請求項２】
前記応力発生層は窒化シリコンを含む請求項１に記載の方法。
【請求項３】
前記応力発生層は内部応力を有する請求項１に記載の方法。
【請求項４】
前記応力発生層を除去するステップを更に含む、請求項３に記載の方法。
【請求項５】
前記応力発生層の形成前に、前記第１トランジスタ素子および前記第２トランジスタ素子の上にライナー層を形成するステップを更に含む、請求項１に記載の方法。
【請求項６】
前記ライナー層は二酸化シリコンを含む請求項５に記載の方法。
【請求項７】
前記第１アニールプロセスは、高速アニールプロセスまたは炉アニールプロセスのうちの少なくとも一方を含む請求項１に記載の方法。
【請求項８】
前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域の固相エピタキシャル再成長を誘起するために適合されている請求項１に記載の方法。
【請求項９】
前記第１アニールプロセスは約８００℃以下の温度で実施される請求項８に記載の方法。
【請求項１０】
前記半導体基板を提供するステップは、前記第１トランジスタ素子および前記第２トランジスタ素子の少なくとも一方にドーパント物質を導入するためにイオン注入プロセスを実施するステップを含み、前記第２アニールプロセスは前記ドーパント物質を活性化するために適合されている、請求項１に記載の方法。
【請求項１１】
前記第２アニールプロセスはレーザ放射による前記半導体基板の照射を含む、請求項１に記載の方法。
【請求項１２】
前記応力発生層および前記第２トランジスタ素子の上に前記レーザ放射を吸収するために適合された吸収層を堆積させるステップを更に含む、請求項１１に記載の方法。
【請求項１３】
第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップと、
前記第２トランジスタ素子は覆わずに、前記第１トランジスタ素子の上に応力発生層を形成するステップと、
前記第１トランジスタ素子の上に前記応力発生層を残したまま、レーザ放射による前記半導体基板の照射が含まれるアニールプロセスを実施するステップと、を含む半導体構造の製造方法。
【請求項１４】
前記応力発生層を除去するステップを更に含む、請求項１３に記載の方法。
【請求項１５】
前記応力発生層は内部応力を有する、請求項１３に記載の方法。
【請求項１６】
前記応力発生層の形成前に、前記第１トランジスタ素子および前記第２トランジスタ素子の上にライナー層を形成するステップを更に含む、請求項１３に記載の方法。
【請求項１７】
前記ライナー層は二酸化シリコンを含む、請求項１６に記載の方法。
【請求項１８】
前記半導体基板を提供するステップは、前記第１トランジスタ素子および前記第２トランジスタ素子の少なくとも一方にドーパント物質を導入するためにイオン注入プロセスを実施するステップを含む、前記アニールプロセスは前記ドーパント物質を活性化するために適合されている、請求項１３に記載の方法。
【請求項１９】
前記応力発生層および前記第２トランジスタ素子の上に前記レーザ放射を吸収するために適合された吸収層を堆積させるステップを更に含む、請求項１３に記載の方法。
【請求項２０】
前記応力発生層の膜厚は前記応力発生層からの前記レーザ放射の反射が最小化されるように適合されている、請求項１３に記載の方法。
【図１ａ】
【図１ｂ】
【図２ａ】
【図２ｂ】
【図１ｂ】
【図２ａ】
【図２ｂ】
【公表番号】特表２０１０−５０８６７２（Ｐ２０１０−５０８６７２Ａ）
【公表日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願番号】特願２００９−５３５２７９（Ｐ２００９−５３５２７９）
【出願日】平成１９年１０月２６日（２００７．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０２２６８２
【国際公開番号】ＷＯ２００８／０５４６７９
【国際公開日】平成２０年５月８日（２００８．５．８）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２２年３月１８日（２０１０．３．１８）
【国際特許分類】
【出願日】平成１９年１０月２６日（２００７．１０．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０２２６８２
【国際公開番号】ＷＯ２００８／０５４６７９
【国際公開日】平成２０年５月８日（２００８．５．８）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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