ボディポテンシャルが低減したＳＯＩトランジスタとその製造法
炭素、フッ素などの原子種（１１１Ｂ）をドレイン及びソース領域（１１５、２０６）とボディ領域（１０７、２０７）とに導入することで、ＳＯＩトランジスタ（１１０、２１０Ｍ）の接合部のリークが著しく増加し、これにより、蓄積した少数電荷キャリアに対してリークパス（１１９、２１９Ａ）が強化される。これにより、ボディポテンシャルの変動が著しく減り、その結果、最新のＳＯＩデバイス（１００）の全体のパフォーマンスが向上する。具体的な実施形態では、このメカニズムは、スタティックＲＡＭ領域（２５０Ｍ）などのしきい値電圧にセンシティブなデバイス領域に選択的に適用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は集積回路の形成に関し、より詳細には、ＳＯＩアーキテクチャに従って形成されるメモリ領域などの、あまり速度クリティカルでない挙動を有する高速ロジック回路及び機能ブロックを含む、複合回路における電界効果トランジスタに関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに従って所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、現在のところ、複数のプロセス技術が実行されており、マイクロプロセッサ、ストレージチップ、ＡＳＩＣ（特定用途向け集積回路）などの複合回路に対しては、動作速度および／あるいは電力消費量および／あるいは費用効果の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。
ＣＭＯＳ技術を用いた複合集積回路の製造においては、ｎチャネルトランジスタおよびｐチャネルトランジスタなどの何百万もの相補形トランジスタが結晶性半導体層を含む基板に形成される。
【０００３】
ｎチャネルトランジスタであるか、ｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタはいわゆるｐｎ接合を備えている。このｐｎ接合は、高濃度にドープされたドレイン領域とソース領域の境界に形成され、ドレイン領域及びソース領域の間には逆に、または弱くドープされたチャネル領域が形成される。
チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域の上方に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。従って、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。従って、後者の特徴によってチャネル長が縮小され、これに伴いチャネルの抵抗率が下がり、集積回路の動作速度を上げるための主要な設計基準とされる。
【０００５】
前者の特徴から言えば、他の利点に加えて、ＳＯＩアーキテクチャは、ＰＮ接合の寄生容量が低下し、その結果、バルクトランジスタよりもスイッチング速度を高めることができるという特徴のために、ＭＯＳトランジスタの製造において重要性を増し続けている。ＳＯＩトランジスタにおいて、ドレイン及びソース領域に加えて、チャネル領域が設けられる半導体領域（ボディとも呼ばれる）は、誘電的にカプセル化される。このような構造は、著しい利点を与えるものの、複数の問題点をもたらす。基板に電気的に接続され、特定の電位を与えているバルクデバイスのボディとは違って、基板はバルクトランジスタのボディを特定の電位において維持し、ＳＯＩトランジスタのボディは特定の参照電位に接続されておらず、したがって、このボディの電位は通常は、少数電荷キャリアの蓄積により浮遊し、その結果、ヒステリシスとも呼ばれる「スイッチング履歴」に応じて、トランジスタのしきい値電圧（Ｖｔ）が変動する。
【０００６】
特に、スタティックメモリセルに対しては、しきい値の変動が動作に依存することから、セルが非常に不安定になる。このことは、メモリセルのデータインテグリティの点では許容することができない。この結果、メモリブロックを含む従来のＳＯＩデバイスでは、メモリブロック中のＳＯＩトランジスタに十分に高い駆動電流領域を提供するように、しきい値電圧の変動に対応づけられる駆動電流の変動が適切な設計手段により考慮される。したがって、メモリブロック中のそれぞれのＳＯＩトランジスタは、所要の駆動電流マージンを設けるように典型的には十分に広い幅で形成されるので、適度に広いチップ領域が必要とされる。同様に、例えば、いわゆるボディタイなどのフローティングボディポテンシャルによって生じるしきい値の変動をなくすための他の設計法は非常に場所を取る解決法であり、延びたＲＡＭ領域を含む非常にスケーリングされた複雑な半導体デバイスには望ましくない。
【０００７】
従って、他のＳＯＩ製造プロセスでは、蓄積された電荷キャリアを少なくともある程度放出できるようにドレイン及びソース接合部のリークを増加させることで電荷の蓄積が減らされる。ＰＮ接合のリークは、ドレイン／ソースボディダイオードのダイオード電流を増加させて、十分な電荷キャリアを放出し、ボディポテンシャルと、よって、しきい値電圧とを所定の許容交差内に維持するように接合部を特別に設計することで増加させることができる。このために、ドレイン及びソース領域を実質的にアモルファス化し、さらに、このドレイン及びソース領域を再結晶化するように、多くの場合でいわゆるプレアモルファス化注入が用いられる。これにより、ボディ領域とドレイン及びソース領域に転位欠陥が生じ、その結果、電荷キャリアに対するリークパスが形成される。
【０００８】
この種の接合技術により、ボディタイなどのその他の技術に頼ることなく、ＳＯＩトランジスタのボディポテンシャル変動を減らすことができるものの、側方向と垂直方向のドーパントプロファイルに対するある一定の影響により高速トランジスタのパフォーマンスがある程度低下する。さらに、メモリセル中のＳＯＩトランジスタに対しては、しきい値電圧の著しい変動が依然として見られ、これにより、書込み安定性が低下し、よって信頼性と歩留まりとが低下するおそれがある。
【０００９】
本発明は、上述した問題の一部、または全てを解決するか、少なくとも低減できる様々な方法およびシステムに関する。
【課題を解決するための手段】
【００１０】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１１】
概して、本発明は最新のＳＯＩトランジスタにおいてヒステリシス効果を減らす技術に関するものであって、既存の技術との高度な互換性を維持しながらも、ＳＯＩトランジスタのボディ領域から、不要な電荷キャリアを放出する実効的なメカニズムがさらに提供される。このために、ドレイン及びソース領域と、ボディ領域の一部に適切な原子種を導入し、それぞれのＰＮ接合のリーク電流を増やしながら、垂直及び側方向のドーパントプロファイル全体への影響を低レベルに維持するようにする。本発明を以下の説明に限定することを意図せずに、適切な、ノンドープ原子種を導入することで、実効的な電荷キャリアトラップを対応の半導体材料のバンドギャップに実装することができ、および／または、ドレイン及びソース領域中の標準ドーパントの拡散挙動が影響を受け、この結果、接合部のリークが著しく増加し、これにより不要な電荷キャリアを放出する実効的なメカニズムがもたらされる。
【００１２】
従って、ボディポテンシャルの変動が著しく減り、その結果、電圧および温度依存性に関して、ＳＯＩトランジスタのパフォーマンス特性が拡張される。さらに、他の例示的実施形態では、それぞれの接合部のリーク増加をメモリセルに有利に利用することができる。メモリセルは、ヒステリシスと、従って、ボディポテンシャルのシフトにより、動作に依存したしきい値電圧の変動が生じ、その結果、それぞれのメモリセルのプログラミングにおいて著しい不安定性をもたらす場合があるものである。接合部の漏れが著しく増加することで、しきい値の変動が著しく低減し、この結果、それぞれのメモリセルの書込み能力が向上し、さらに安定する。その結果、ＳＯＩアーキテクチャはスタティックＲＡＭ領域に対して実効的に用いられ、その際に、それぞれのトランジスタ領域のサイズは縮小される。その理由は、上述のように、対応するプロセスの、トランジスタ幅のマージンが著しく減るからである。
【００１３】
本発明の１つの例示的実施形態によれば、方法は、基板上方に形成される第１ＳＯＩトランジスタのドレイン及びソースエリアと、ボディ領域の少なくとも一部にノンドープ原子種を供給するステップを含む。上記方法はさらに、１以上のドーパント種を導入することで、ドレイン及びソースエリアにドレイン及びソース領域を形成するステップをさらに含む。最後に、ドレイン及びソース領域は、注入により生じた、ドレイン及びソース領域中の結晶損傷を再結晶化するようにアニールされる。その際に、ノンドープ原子種により、ボディ領域からドレイン及びソース領域へのリークパスが増加する。
【００１４】
本発明の他の例示的実施形態によると、方法は、炭素およびフッ素の少なくとも一方を第１ＳＯＩトランジスタのボディ領域の一部とドレイン及びソース領域に注入するステップを含む。さらに、ドレイン及びソース領域中のドーパントを活性化させるように、アニーリングプロセスが実行される。
【００１５】
本発明のさらに他の例示的実施形態によると、半導体デバイスは第１ＳＯＩ領域を含む基板を含む。第１トランジスタは第１ＳＯＩ領域中に形成され、第１トランジスタはドレイン領域、ソース領域、ボディ領域およびリーク領域を含む。各リーク領域は、炭素およびフッ素の少なくとも一方を含み、ドレイン領域およびソース領域の一方からボディ領域へと拡張する。
【発明を実施するための最良の形態】
【００１６】
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。
【００１７】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。
しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【００１８】
本発明の実施例を以下に記載する。
簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００１９】
以下、本発明を添付の図面を参照しながら説明する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２０】
概して、本発明は、フローティングボディ効果とこれに伴うしきい値の変動などの対応のマイナス効果を低減するように、ボディ領域から不要な電荷キャリアを除去するためのメカニズムが強化されたＳＯＩトランジスタの形成技術に関するものであって、しきい値電圧の著しい変動により、それぞれのメモリセルにビットを書込む際に各々が不安定になるおそれがあるので、上記のようなマイナス効果は最新の半導体デバイスのＲＡＭエリア中の最小のトランジスタ寸法を著しく制限するおそれがある。すでに説明したように、高度なＳＯＩトランジスタでは、ボディ領域、つまり、ドレインとソース領域との間に形成される領域は、埋め込み絶縁層によって垂直方向に電気的に絶縁されており、従って、衝撃イオン化などで発生しうる対応の少数電荷キャリアがボディ領域に蓄積し、これにより、対応のしきい値電圧、つまり、導電性チャネルがボディ領域で生じる電圧が著しく変化する。
【００２１】
従って、付加的な、いわゆるボディタイ(body tie)が設けられない限り、蓄積された電荷キャリアはそれぞれのドレイン及びソース領域を通じて放出され、従って、従来の方法では、それぞれのリーク電流を増加するように、つまり、蓄積した少数電荷キャリアを少なくともある程度放出できるようにするリバースダイオード電流を増加するように、それぞれの転移欠陥がＰＮ接合の近くに生成される。このメカニズムは、とりわけ、集積回路中のロジックブロックに対して非常に実効的であるが、ヒステリシス効果をより実効的に低減するためは、ボディ領域から電荷キャリアを放出するためのメカニズムを強化することが望ましい。例えば、マイクロプロセッサのスタティックＲＡＭ領域や延長されたメモリ領域を有するいずれの他の集積回路では、適度に安定したしきい値電圧（Ｖｔ）は、それぞれのＲＡＭビットセルの動作を安定させるための重要な要因である。
【００２２】
その結果、ある従来のアプローチ法では、しきい値電圧の著しい変動に対応するために、しきい値電圧の変動を受け入れるための駆動電流容量のマージンが十分になるよう、トランジスタの幅がそれぞれ寸法決定される。本発明によれば、フローティングボディ効果即ちしきい値電圧の変動は、炭素やホウ素などの軽い原子種を適切に供給することで、実質的に負の影響を及ぼすことなく実質的に低減することができる。このような原子種はドーピング特性を著しく変えるものではなく、また、ノンドープ種とも呼ばれる。このような原子種を供給することで、接合部のリークを効率的に変え、つまり、接合部のリークを著しく減らし、しきい値電圧の安定性を高めることができる。
【００２３】
これにより、その他のトランジスタパラメータが同じであれば、電圧および温度依存性に関して著しく向上させることができる。その理由は、多くの最新のＳＯＩデバイスは、フローティングボディ効果の電圧及び温度依存性に起因して特定の動作条件に対して特別に設計されているからである。その他の場合では、ＳＲＡＭ領域などの特定のデバイス領域は、しきい値電圧の安定性を強化するように、リーク挙動が向上したＳＯＩトランジスタを受け入れる。その結果、トランジスタの全体的な寸法を著しく縮小することができ、その一方で、ロジックブロックなどの他のデバイス領域は、従来の技術に基づいて形成され、これにより、これらのエリア中のスタティックリーク電流を過度に増加させないようにする。
【００２４】
図１ａ〜１ｅと図２ａ〜２ｄに関して、本発明のさらなる例示的実施形態をより詳細に説明する。図１ａに、ＳＯＩトランジスタ１１０を含む半導体デバイス１００の、早期の製造段階における断面図を概略的に示す。この製造段階では、ＳＯＩトランジスタ１１０は、ゲート絶縁層１０５上に形成されるゲート電極１０４を含む。該絶縁層１０５は半導体層１０３上に形成される。半導体層１０３は、任意の半導体材料から構成される。例示的実施形態では、層１０３は、大半の複合集積回路が現在のところ、さらに近い将来において、シリコンに基づいて形成されるという理由から、実質的にシリコンから構成される。
【００２５】
半導体層１０３は、必要に応じて、特定の濃度プロファイルに従って、一定量のドーパントを含んでもよいことが分かる。さらに、半導体層１０３の厚みは、所望のデバイス特徴を与えるように、適切に選択される。例えば、ＳＯＩトランジスタ１１０は、一部空乏型トランジスタとして設計されてもよく、その場合に、半導体層１０３の厚みは１０〜１０分の数ナノメータの範囲の値をとる。さらに、半導体層１０３は、結晶方向、歪みなどに関するデバイス固有の特徴を有する。例えば、トランジスタ１１０がシリコンベースのトランジスタであれば、層１０３は、電荷キャリア移動度を高めるように歪みのあるシリコン層として供給されてもよい。層１０３は、典型的なＳＯＩ構造に従って、二酸化シリコン、窒化シリコンなどの任意の適切な材料から構成されうる、それぞれの埋め込み絶縁層１０２上に形成されてもよい。さらに、層１０２および１０３を支持するために、シリコン基板や任意の他の適切なキャリア材料などの基板１０１が提供されてもよい。
【００２６】
この製造段階では、ゲート電極１０４に隣接して、それぞれのドレイン及びソースエリア１０６が、それぞれの絶縁構造（図示せず）とゲート電極１０４とによって画定され、その際に、ドレイン及びソース領域がそれぞれのエリア１０６に形成されることになる。さらに、ゲート電極１０４の下方に実質的に位置決めされるボディ領域１０７は、層１０３中に画定される。その際に、ドレイン及びソースエリア１０６とボディ領域１０７の大きさは、後述しているように、現実のドレイン及びソース領域がそれぞれの注入プロセス及びアニールサイクルに基づいて形成される場合に、後続の製造プロセスにより画定される。従って、ボディ領域１０７は、これから形成され、それぞれのＰＮ接合を画定するドレイン及びソース領域の間に位置決めされる層１０３中の半導体領域を表す。従って、ボディ領域は、ドレイン及びソース領域に対して逆ドープされ、一方で、トランジスタ１００の動作において、ゲート電極１０４に適切な制御電圧を印加すると、導電性チャネルがボディ領域に形成されうる。
【００２７】
さらに、１つの例示的実施形態では、ゲート電極１０４の上には、イオン注入プロセス１０９に対して所要のオフセットを与えるように、例えば二酸化シリコンから構成されるオフセットスペーサ素子１０８が形成されている。このイオン注入プロセスは、すでに説明したように、それぞれのＰＮ接合の実効的なリークパスを生成するように、後続の再結晶化プロセスにおいて、それぞれの結晶欠陥をボディ領域とこれから形成されるドレイン及びソース領域とに生成するように、ドレイン及びソースエリア１０６を実質的にアモルファス化するように設計されうる。典型的には、注入プロセス１０９は、プレアモルファス化注入プロセスとも呼ばれ、適度な注入量で実質的な結晶損傷を生成するように、典型的には重イオン種が用いられる。例えば、ドレイン及びソースエリア１０６を実質的にアモルファス化するように、十分に確立された注入レシピに基づいて、キセノン、ゲルマニウムなどが用いられる。他の例示的実施形態では、プレアモルファス化注入１０９は、図２ａ〜２ｄに関して後述しているように、後の段階で実施してもよいことが分かる。
【００２８】
図１ａに示す半導体デバイス１００は、以下のプロセスに従って形成されうる。埋め込み絶縁層１０２と半導体層１０３とが形成された基板１０１を供給後に、シャロートレンチアイソレーションなどの適切な絶縁構造が十分に確立された技術に基づいて形成され、複数の電気的に絶縁したＳＯＩ領域が設けられる。その後、またはアイソレーショントレンチの形成前に、必要であれば注入プロセスを行い、半導体層１０３内にそれぞれの垂直方向のドーパントプロファイルを確立するようにしてもよい。次に、ゲート絶縁層１０５の絶縁材料が、例えば酸化および／または蒸着により形成され、続いて、ドープ済みかアンドープのポリシリコンなどの適切なゲート電極材料を十分に確立された低圧化学蒸着プロセスに基づいて蒸着してもよい。
【００２９】
その後、フォトリソグラフィ及び高度なエッチ技術に基づいて材料層がパターニングされ、ゲート電極１０４とゲート絶縁層１０５とが形成される。次に、オフセットスペーサ１０８が、二酸化シリコン、窒化シリコンなどの適切な材料をコンフォーマルに蒸着することで形成される。必要であれば、材料の水平部分を異方性エッチ技術によって除去し、図示しているようなスペーサ１０８を形成するようにしてもよい。ある例示的実施形態では、オフセットスペーサ１０８の幅は、ドレイン及びソース拡張領域を形成する注入プロセスにより要求される要件に従って選択され、対応の注入プロセスは、プレアモルファス化プロセス１０９の前かプロセス１０９の後に行ってもよい。
【００３０】
ゲート電極１０４に対してオフセットを増加させる必要があるときは、これから形成されるドレイン及びソース領域を横方向に形成するために用いられる他のサイドウォールスペーサに基づいて、プレアモルファス化注入プロセス１０９を後の段階で実行してもよいことが分かる。図示している実施形態では、プレアモルファス化注入プロセス１０９は、ドレイン及びソースエリア１０６を、埋め込み絶縁層１０２にまで及ぶ深さにまで実質的にアモルファス化するように、スペーサ１０８に基づいて実行される。この場合、アモルファス化した部位１０６を再成長させる次のプロセスが、ボディ領域１０７によって提供される結晶テンプレートに基づいて行われる。
【００３１】
図１ｂに、さらなる注入プロセス１１１における半導体デバイス１００を概略的に示す。このプロセスにおいては、炭素、フッ素などの軽原子種１１１Ｂが適切な濃度で、特定の深度１１１Ａに至るまで層１０３に導入される。このようにすることで、これから形成されるドレイン及びソース領域とボディ領域１０７中に軽原子種が確実に含まれるようにする。例えば、特定のプロセスパラメータに基づいて炭素を注入してもよく、その際に、それぞれの注入量とエネルギー値とは、特定の深度１１１Ａにおいて所望の濃度となるようにシミュレーション計算に基づいて定められる。
【００３２】
例えば、深度１１１Ａを中心とした炭素原子濃度は、約１×１０１９−１×１０２０原子／ｃｍ３である。同様の値がフッ素に対しても有効である。他の例示的実施形態では、適度に低い濃度である、約１−５×１０１９原子／ｃｍ３が適切であると考えられるときに、早期の製造段階で、例えば、ゲート電極１０４の形成前に注入プロセス１１１を実行してもよく、これにより、炭素およびフッ素などの軽原子種がボディ領域１０７全体にわたって供給される。例えば、半導体層１０３に所要の垂直方向のドーパントプロファイルを形成するときに、所望の炭素またはフッ素濃度を与えるように、それぞれの注入サイクルに注入プロセス１１１を組み込んでもよい。その他の例示的実施形態では、層１０３またはその一部がエピタキシャル成長技術に基づいて形成されるときに、それぞれの軽原子種をエピタキシャル成長プロセスの間に導入してもよく、対応量の炭素、フッ素などがエピタキシャル成長プロセスの特定の段階で導入される。
【００３３】
図１ｃに、さらに次の製造段階における半導体デバイス１００を概略的に例示する。従って、デバイス１００は、それぞれのドレイン及びソース拡張領域を含む。該領域は、トランジスタ１１０が表すトランジスタ型に応じて、ｎ型ドーパントまたはｐ型ドーパントがデバイス要件に従って特定の深度にまで導入される、適切な高ドーパント濃度によって画定されうる。
【００３４】
すでに説明したように、他の例示的実施形態では、ドレイン及びソース拡張領域１１２は、プレアモルファス化注入１０９の前に形成され、さらにある実施形態では、軽原子種１１１Ｂを導入するための注入プロセス１１１の前に形成されてもよい。ゲート電極１０４に対して、つまり、ゲート絶縁層１０５の真下に設けられたチャネル領域に対して、実質的にアモルファス化した領域１０６のオフセットを増加する必要がある場合に、対応のプロセスフローが有利となりうる。他方、プレアモルファス化領域１０６に基づいて拡張領域１１２を形成することで、領域１１２を形成するための対応の注入プロセスにおいて、いずれのチャネル効果も低減し、その結果、領域１１２をより正確に位置決めすることができる。
【００３５】
さらに、ある例示的実施形態では、いわゆるハロ領域１１３が対応の注入プロセスに基づいて形成されてもよい。このハロ領域１１３のドーパント濃度は、残りのボディ領域１１７（１０７）の導電型と同じであり、濃度は残りのボディ領域１０７よりも高い。このようにすることで、ボディ領域１０７とハロ領域１１３、さらに、これから形成される深いドレイン及びソース領域に対して逆ドープされる拡張領域１１２間に形成されるＰＮ接合のドーパント傾斜がより実効的に傾斜付けられる。このハロ領域１１３は、十分に確立された注入レシピに基づき形成することができ、これには、ゲート電極１０４の下方部のドーパント濃度を増加させるための傾斜注入も含まれる。
【００３６】
ある実施形態では、軽原子種１１１Ｂを注入するための注入プロセス１１１は、ハロ領域１１３と拡張領域１１２とを画定するためのそれぞれの注入プロセス後に実行してもよい。例えば、注入プロセス１１１は、様々なサイドウォールスペーサ素子に基づいたハロ注入後に実行してもよく、それにより、軽原子種１１１Ｂの濃度の横方向のプロファイルを設計する際のフレキシビリティを高めることができる。例えば、ボディ領域１０７とのオーバーラップを減らしたければ、厚みを増加させた、対応のスペーサ素子を注入１１１の前に設けてもよく、それにより、ゲート電極１０４に対するオフセットを増加することができる。軽い原子種１１１Ｂは、ノンドープ種とも呼ばれる。その理由は、これらに対応する原子は、標準のドーパント種がそれぞれのバンドギャップ内でフェルミレベルにシフトすることもある帯域アクセプタやドネータとして機能するのに対し、電荷キャリアトラップおよび／または拡散モディファイアとして機能するからである。
【００３７】
図１ｄに、さらに次の製造段階においての半導体デバイス１００を概略的に示す。トランジスタ１００は、この製造段階ではゲート電極１０４のサイドウォールに形成されたサイドウォールスペーサ構造１１４を含む。このスペーサ構造１１４は、スペーサ１１４Ａ、１１４Ｂ、場合によってはさらなるエッチストップライナを含む、１つ以上の個々のスペーサ素子を含み、スペーサ構造１１４の幅は、注入プロセス１１６に基づいて形成されうる深いドレイン及びソース領域１１５の側方向のプロファイルに関する設計基準に基づいて画定される。プロセス１１６は複数の注入ステップを含みうる。ここでは、第１スペーサ素子１１４Ａが形成されて、続いて、第１注入ステップが行われ、その後、第２スペーサ素子１１４Ｂが形成され、第２注入ステップへと続く。他の例示的実施形態では、さらなるスペーサ素子または単一のスペーサ素子は、深いドレイン及びソース領域１１５に対して、それぞれの側方向及び垂直方向のドーパント濃度を生成するのに適切である。
【００３８】
スペーサ構造１１４は、窒化シリコン、二酸化シリコンなどの適切なスペーサ材料の蒸着を含む十分に確立されたレシピに基づいて形成されてもよく、必要であれば、スペーサ材料の前にそれぞれのライナ材料が形成され、続いて、構造１１４の個々のスペーサ素子を得るように、異方性エッチプロセスを実行してもよい。それぞれのプロセスシーケンスにおいて、蒸着及びエッチパラメータは、所要のスペーサ幅と、従ってプロセス１１６の１以上の注入ステップにおいてマスキング効果とを得ることができるように、適切に選択されうる。注入プロセス１１６の完了後に、拡張領域１１２と深いドレイン及びソース領域１１５、さらにハロ領域１１３と軽原子種１１１Ｂとを画定するドーパント種を活性化させるように、適切なアニールプロセスを行ってもよい。
【００３９】
さらに、それぞれのアニールプロセスにおいて、実質的にアモルファス化したエリア１０６が実質的に再結晶化され、一方で、この再結晶化プロセスにおいては、結晶領域と、実質的にアモルファス化した領域との境界の近傍において、それぞれの転移欠陥が生成されうる。さらに、アニール処理の特徴に応じて、ドーパントと、ノンドープ原子種１１１Ｂがある程度拡散する。その場合に、種１１１Ｂが存在することで、ドーパントの拡散率がある程度変更され、その結果、ドーパントの外方拡散が減り、これによりＰＮ接合においてドーパントの傾斜がより顕著になる。ある例示的実施形態では、フラッシュアニール技術やレーザーアニール技術などの高度先進アニール技術を用いることができる。このような技術では、エネルギー放射の短時間のパルスを露出した表面部位に向けて、非常に局所的に対応の表面を熱するようにし、これにより、ドーパントが効率的に活性化するようになる。その際に、それぞれの放射パルスが短時間であることから、拡散の程度は実質的に低減する。他方、約６００〜８００℃の範囲の温度で、熱処理に基づいて、実効的な再結晶化が行われる。このような範囲の温度では、ドーパントの拡散が著しく低減する一方で、結晶構造は実質的に再構成される。
【００４０】
図１ｅに、さらに次の製造段階においての半導体デバイス１００を概略的に例示する。上述のアニールプロセス完了後、デバイス１００は転移欠陥が増加したそれぞれの領域１１９を含む。この領域は側方向のプロファイルに応じて、ボディ領域１０７から拡張領域１１２および／または深いドレイン及びソース領域１１５に延びており、これにより、すでに説明したように、ボディ領域１０７中に蓄積する電荷キャリアのリークパスが増加する。さらに、少なくとも領域１１９の一部はノンドープの軽原子種１１１Ｂを含むので、すでに議論したように、接合部のリークが増える。
【００４１】
さらに、図１ｄに関してすでに説明したように、従来のアニールプロセスが用いられた場合には、それぞれのＰＮ接合１１５Ｐは、ノンドープの軽原子種１１１Ｂの存在により拡散挙動が変わることから、濃度プロファイルはさらに顕著になる、つまり、はっきりとしたものとなる。その結果、トランジスタ１１０の動作において、ノンドープの軽原子種１１１Ｂを含む領域１１９により、リークが加速することから、ボディ領域１０７に蓄積する少数電荷キャリア、つまりｎチャネルトランジスタの正孔とｐチャネルトランジスタの電子量は実質的に低減する。
【００４２】
さらに、デバイス１００は、ドレイン及びソース領域１１５と、ゲート電極１１４とに形成される金属シリサイド領域１１７をそれぞれ含み、これらの領域の接触抵抗とシート抵抗とを下げるようにしてもよい。例えば、領域１１７は、ニッケル、白金、コバルト、またはこれらの組合せをそれぞれの金属シリサイドの形態で含んでもよい。さらに、半導体デバイス１００は、窒化シリコンなどの任意の適切な材料から構成されるそれぞれの応力誘電層１１８を上に形成することができ、該層は、圧縮応力または引張応力が約２．０ＧＰａ（ギガパスカル）の範囲の、高固有応力を備えて供給されてもよく、その結果、ボディ領域１０７に対して多くの歪みが伝わり、これにより、圧縮応力および引張応力をそれぞれ供給するときに、正孔および電子の電荷キャリア移動度を増加させることができる。
【００４３】
応力誘電層１１８は、半導体デバイス１００に形成される異なる型のトランジスタ１００に対して、異なる固有応力が与えられることが分かる。例えば、ｐチャネルトランジスタの場合、層１１８には高圧縮応力が与えられ、一方、トランジスタ１１０がｎチャネルトランジスタの場合は、高引張応力が与えられる。トランジスタの型に関係なく、接合部のリークを増加させるように、上述したように、ノンドープの軽原子種１１１Ｂが供給され、これにより、両トランジスタ型に対して、フローティングボディ効果を著しく減らすことができる。
【００４４】
図２ａ〜２ｄに関して、本発明のさらなる例示的実施形態をさらに詳細に記載しており、ノンドープの軽原子種を供給することで接合部のリークが増加したＳＯＩトランジスタが局所的に選択可能なように提供されており、このようにすることで、半導体デバイスのデバイスパフォーマンスを全体的に実質的に強化することができる。
【００４５】
図２ａに、第１デバイス領域２５０Ｌと第２デバイス領域２５０Ｍとを含む半導体デバイス２００を概略的に示しており、両領域２５０Ｌ及び２５０ＭはそれぞれＳＯＩアーキテクチャを有する領域を表す。つまり、半導体デバイス２００は、シリコン基板などの基板２０１と、二酸化シリコン層などの埋め込み絶縁層２０２が形成された任意の他の適切なキャリア材料を含む。この上には、半導体層２０３が供給されている。両デバイス領域２５０Ｌ、２５０Ｍにおいて、複数のＳＯＩ領域がそれぞれの絶縁構造２３０に基づいて画定されうる。それぞれのＳＯＩ領域は、第１デバイス領域２５０Ｌ中のトランジスタ素子２１０Ｌと２２０Ｌとに対応し、第１トランジスタ２１０Ｍと第２トランジスタ２２０Ｍとは第２デバイス領域２５０Ｍ中に設けられる。
【００４６】
例えば、トランジスタ２１０Ｌ、２１０Ｍは、ｎチャネルトランジスタを表し、トランジスタ２２０Ｌ、２２０Ｍはｐチャネルトランジスタを表してもよい。しかし、第１デバイス領域２５０Ｌ中のトランジスタ２１０Ｌ、２２０Ｍは、いずれの型のトランジスタであってもよく、ＰＮ接合技術や任意の他のトランジスタ固有の特徴に対して、種類の異なる処理を受けることができる。同じことが、第２デバイス領域２５０Ｍのトランジスタ２１０Ｍ、２２０Ｍにも当てはまる。以下、マイクロプロセッサなどのスタティックＲＡＭ領域などのメモリ領域を表しうる第２デバイス領域２５０Ｍは、フローティングボディポテンシャルの変動を著しく減らし、よって、しきい値電圧の変動を低減するように、リークが増加したＰＮ接合を受け入れることができる。他方、デバイス領域２５０Ｌは、ロジック機能ブロックなどのデバイス領域を表す。このような領域では、しきい値電圧の安定性に対する要件がそれほど顕著でない。一方で、第１デバイス領域２５０Ｌにおいて、適度に低いレベルで静的に電力を消費し続けることができることから、接合部のリークが低減することでデバイス２００のパフォーマンスが全体的に向上する。
【００４７】
第１および第２デバイス領域２５０Ｌ、２５０Ｍ中のトランジスタ２１０Ｌ、２２０Ｌ、２１０Ｍ、２２０Ｍは、図１ａ〜１ｅに関して説明したようにトランジスタ１１０と実質的に同じ構造を有する。例示的実施形態では、トランジスタ２１０、２２０は、この製造段階において、ゲート電極２０４と、その上に形成されるサイドウォールスペーサ構造２１４とを有する。さらに、それぞれのドレイン及びソースエリア２０６において、拡張領域（図示せず）が、図１ａ〜１ｃに関しても説明したように、それぞれのオフセットスペーサ構造（図示せず）に基づいて形成されていてもよい。さらに、それぞれのドレイン及びソースエリア２０６の間にボディ領域２０７を設けてもよい。
【００４８】
さらに、デバイス２００をプレアモルファス化注入プロセス２０９にさらしてもよく、その際に、図２ａ〜２ｄに図示した例示的実施形態では、それぞれの注入プロセス２０９は、トランジスタ２１０Ｌおよび２１０Ｍなどの特定のトランジスタ型に選択的に実行され、一方、トランジスタ２２０Ｌおよび２２０Ｍなどの他のトランジスタは対応のレジストマスク２３１によって覆われる。領域２０６中のそれぞれのドレインおよびソース領域のプロファイリングを、例えば、使用されるドーパントの種類が異なることにより、様々な型のトランジスタに対して別々に実行する必要がある場合に、対応のプロセスストラテジーが有利である。例えば、ｐチャネルトランジスタに対するｐ型ドーパントとしてホウ素が用いられることが多く、これは、砒素などのＮ型ドーパントとは拡散挙動が著しく異なるものであって、これにより、異なる注入およびアモルファス化ストラテジーが求められる場合がある。
【００４９】
他の例示的実施形態によれば、プレアモルファス化注入２０９は、第１デバイス領域２５０Ｌ内の全てのトランジスタに対して共通に実行してもよいし、第２デバイス領域２５０Ｍ中の全てのトランジスタ素子に対して共通に実行してもよいし、デバイス２００の全てのトランジスタ素子に対して共通して実行してもよい。すでに説明したように、プレアモルファス化注入２０９は、例えば図１ａ〜１ｅに関して議論したように、スペーサ構造２１４の形成前に実行してもよく、一方で、本実施形態では、対応のゲート電極２０４からアモルファス領域のオフセットを増加することができる。その結果、対応の、トランジスタの転移欠陥は、それぞれのチャネル領域からオフセットされる。例えば、注入２０９は、キセノン、ゲルマニウムまたは他の重イオンに基づいて実行され、その際に、所望の深度にまで至る所要のアモルファス化効果を達成するためのそれぞれの注入パラメータは、シミュレーション計算および／またはそれぞれの実験に基づいて容易に定めることができる。その結果、トランジスタ２１０Ｌ、２１０Ｍ中のドレイン及びソースエリア２０６内で所望する程度のアモルファス化を得ることができる。
【００５０】
図２ｂに、第１領域２５０中にさらなる注入マスク２３２を備え、一方で、第２領域の少なくとも一部、つまり、トランジスタ２５０Ｍを露出している半導体デバイス２００を概略的に例示する。さらに、デバイス２００は軽原子種を導入するための注入プロセス２１１にさらされ、その際に、１つの例示的実施形態では、軽原子種として炭素が用いられ、それぞれのＰＮ接合の形成において、これに対応して接合部のリークを変えるようにする。注入プロセス２１１の基準については、プロセス１１１に関してすでに説明したものと同じ基準が適用される。つまり、ドーズ量およびエネルギーなどの適切な注入パラメータは、シミュレーションおよび／または実験によってデバイス固有の要件に基づいて容易に定めることができる。この結果、炭素などの対応の軽原子種は、すでに説明したように、それぞれのＰＮ接合に対してリーク電流を所望の程度増加させるように、特定の深度に至るまで所要の濃度で導入される。例えば、プロセス２１１は、例えば、図１ｂに関して図示し、議論したように、半導体層２０３の全体の深度においてそれぞれの原子種を位置決めするように設計されるか、所要の深度において最大濃度を位置決めするように設計されうる。
【００５１】
図２ｃに、トランジスタ２１０Ｌ、２１０Ｍを露出し、一方ではトランジスタ２２０Ｌ、２２０Ｍを覆う、適切なレジストマスク２３３に基づく更なる注入プロセス２１６におけるデバイス２００を概略的に例示する。注入２１６において、深いドレイン及びソース領域に対するそれぞれのドーパント種は、十分に確立されたレシピに基づいて領域２０６に注入されうる。図２ａ〜２ｃに図示しているように、対応のプロセスシーケンスは、それぞれのプロセスをそれぞれのトランジスタ型に対して個別に適用する必要がある場合に、トランジスタ２２０Ｌ、２２０Ｍに対してすでに実行されていてもよい。さらに他の実施形態では、すでに議論したように、図２ａ〜２ｂに図示したそれぞれのプロセスを、それぞれのデバイス領域２５０Ｌ、２５０Ｍ中の各トランジスタ型に対して同時に実行してもよい。つまり、領域２５０Ｌ中のトランジスタ２１０Ｌ、２２０Ｌはレジストマスク２３２で覆われ、一方で全てのトランジスタ２１０Ｍ、２２０Ｍは注入プロセス２１１にさらされて、対応の注入パラメータが両トランジスタ型に適切である場合に、それぞれの軽原子種が共通して供給される。同様のことがアモルファス化注入２０９にも当てはめることができる。これにより、ドレイン及びソース注入２１６がマスク２３３に基づいて実行され、それぞれのトランジスタ型に対して適切なドーパント種を供給するようにする。
【００５２】
他の例示的実施形態では、プロセス２１６の完了後に、すでに説明したようなシーケンスをトランジスタ２２０Ｌ、２２０Ｍに対して繰り返し行うことができ、その際に、それぞれのトランジスタ２１０Ｌ、２１０Ｍはそれぞれの注入マスクにより覆われる。用いられるプロセスストラテジーに関係なく、全てのトランジスタ２１０Ｌ、２２０Ｌ、２１０Ｍ、２２０Ｍ中にそれぞれのドレイン及びソース領域を形成後、トランジスタ中のアモルファス化した部位を再結晶化し、それぞれのドーパントを活性化するように、適切なアニールプロセスを実行することができる。
【００５３】
図２ｄに、それぞれのアニールプロセス完了後のデバイス２００を概略的に示す。ここでは、便宜上、プレアモルファス化注入２０９から生じるそれぞれの転移欠陥２１９はトランジスタ２１０Ｌ、２１０Ｍだけに示す。さらに、炭素などの軽原子種を付加的に導入することで、付加的な原子種を少なくとも部分的に含むトランジスタ２１０Ｍ中のそれぞれの欠陥領域２１９Ａは、トランジスタ２１０Ｌ中のそれぞれの欠陥領域２１９に比べて接合部のリークが著しく高くなりうる。その結果、それぞれのトランジスタ２１０Ｍのしきい値のばらつきは著しく低減する。これにより、高度なしきい値電圧のマッチングが求められるスタティックＲＡＭ領域にとって、これらのトランジスタが適切なものになる。従って、最新の半導体デバイスに対して、従来のＳＯＩストラテジーとの高度な互換性を維持することができ、一方で、それでも、領域２５０Ｍなどのセンシティブなデバイス領域中のフローティングボディ効果が低減するために、生産の歩留まりを著しく向上することができる。
【００５４】
さらに、領域２５０内のトランジスタの寸法、つまり、それぞれのトランジスタの幅方向においての寸法は、実質的に同じパフォーマンスを提供する従来のデバイスよりも縮小する。その理由は、デバイス領域２５０Ｍ中のトランジスタ２１０Ｍのヒステリシス効果が減ることで、駆動電流マージンが縮小するからである。図２ｄには図示していないが、リーク電流を増加させるための対応の技術をトランジスタ２２０Ｍに適用することができることが分かる。さらに、軽原子種を導入することで、図１ａ〜１ｅに関してすでに説明したように、同様のプロセスストラテジーに基づいてリーク電流を選択的に増加させることができる。つまり、軽原子種は、図２ａ〜２ｄに図示したものとは異なる段階で導入することができる。例えば、早い製造段階で、場合によってはゲート電極２０４の形成前に軽原子種を半導体層２０３に導入することができる。従って、注入技術、エピタキシャル成長技術などを用いることができる。他の場合では、図１ａ〜１ｅに関しても説明しているように、サイドウォールスペーサ構造２１４の形成前にプロセス２１１によって軽原子種を導入してもよい。
【００５５】
その結果、本発明は、最新のＳＯＩトランジスタにおいてフローティングボディ効果を減らすための向上した技術を提供する。この技術では、付加的な軽原子種がドレイン及びソース領域の一部とボディ領域とに導入されて、対応の接合部のリークを増加させるようにする。例示的実施形態では炭素やフッ素を含む軽原子種は、それぞれの注入プロセスによって、またはエピタキシャル成長などの任意の他の技術によって、任意の適切な製造段階で導入され、その際に、それぞれのプロセスパラメータは接合部のリークを所要の程度増加させるように制御されうる。ある例示的実施形態では、半導体デバイスにおいて、接合部のリークを対応して増加させることができ、例えば、しきい値電圧の変動に対して非常にセンシティブなデバイス領域においては、ボディポテンシャルの変動を著しく減らすことができ、一方で、他の、それほどセンシティブでないデバイス領域では、適度に低い静的なリーク電流を維持することができる。このようにして、全体のパフォーマンスに加え、生産の歩留まりを著しく向上させることができる一方で、従来の技術に対する高度な互換性を維持することができる。さらに、フローティングボディ効果が著しく低減することにより、最新のＳＯＩデバイスの現在既存のデバイス設計において、異なる電圧および／または温度条件のもとで、その応用性に関してのパフォーマンスが高められる。
【００５６】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５７】
【図１ａ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｂ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｃ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｄ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｅ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図２ａ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【図２ｂ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【図２ｃ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【図２ｄ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【技術分野】
【０００１】
概して、本発明は集積回路の形成に関し、より詳細には、ＳＯＩアーキテクチャに従って形成されるメモリ領域などの、あまり速度クリティカルでない挙動を有する高速ロジック回路及び機能ブロックを含む、複合回路における電界効果トランジスタに関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに従って所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、現在のところ、複数のプロセス技術が実行されており、マイクロプロセッサ、ストレージチップ、ＡＳＩＣ（特定用途向け集積回路）などの複合回路に対しては、動作速度および／あるいは電力消費量および／あるいは費用効果の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。
ＣＭＯＳ技術を用いた複合集積回路の製造においては、ｎチャネルトランジスタおよびｐチャネルトランジスタなどの何百万もの相補形トランジスタが結晶性半導体層を含む基板に形成される。
【０００３】
ｎチャネルトランジスタであるか、ｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタはいわゆるｐｎ接合を備えている。このｐｎ接合は、高濃度にドープされたドレイン領域とソース領域の境界に形成され、ドレイン領域及びソース領域の間には逆に、または弱くドープされたチャネル領域が形成される。
チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域の上方に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。従って、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。従って、後者の特徴によってチャネル長が縮小され、これに伴いチャネルの抵抗率が下がり、集積回路の動作速度を上げるための主要な設計基準とされる。
【０００５】
前者の特徴から言えば、他の利点に加えて、ＳＯＩアーキテクチャは、ＰＮ接合の寄生容量が低下し、その結果、バルクトランジスタよりもスイッチング速度を高めることができるという特徴のために、ＭＯＳトランジスタの製造において重要性を増し続けている。ＳＯＩトランジスタにおいて、ドレイン及びソース領域に加えて、チャネル領域が設けられる半導体領域（ボディとも呼ばれる）は、誘電的にカプセル化される。このような構造は、著しい利点を与えるものの、複数の問題点をもたらす。基板に電気的に接続され、特定の電位を与えているバルクデバイスのボディとは違って、基板はバルクトランジスタのボディを特定の電位において維持し、ＳＯＩトランジスタのボディは特定の参照電位に接続されておらず、したがって、このボディの電位は通常は、少数電荷キャリアの蓄積により浮遊し、その結果、ヒステリシスとも呼ばれる「スイッチング履歴」に応じて、トランジスタのしきい値電圧（Ｖｔ）が変動する。
【０００６】
特に、スタティックメモリセルに対しては、しきい値の変動が動作に依存することから、セルが非常に不安定になる。このことは、メモリセルのデータインテグリティの点では許容することができない。この結果、メモリブロックを含む従来のＳＯＩデバイスでは、メモリブロック中のＳＯＩトランジスタに十分に高い駆動電流領域を提供するように、しきい値電圧の変動に対応づけられる駆動電流の変動が適切な設計手段により考慮される。したがって、メモリブロック中のそれぞれのＳＯＩトランジスタは、所要の駆動電流マージンを設けるように典型的には十分に広い幅で形成されるので、適度に広いチップ領域が必要とされる。同様に、例えば、いわゆるボディタイなどのフローティングボディポテンシャルによって生じるしきい値の変動をなくすための他の設計法は非常に場所を取る解決法であり、延びたＲＡＭ領域を含む非常にスケーリングされた複雑な半導体デバイスには望ましくない。
【０００７】
従って、他のＳＯＩ製造プロセスでは、蓄積された電荷キャリアを少なくともある程度放出できるようにドレイン及びソース接合部のリークを増加させることで電荷の蓄積が減らされる。ＰＮ接合のリークは、ドレイン／ソースボディダイオードのダイオード電流を増加させて、十分な電荷キャリアを放出し、ボディポテンシャルと、よって、しきい値電圧とを所定の許容交差内に維持するように接合部を特別に設計することで増加させることができる。このために、ドレイン及びソース領域を実質的にアモルファス化し、さらに、このドレイン及びソース領域を再結晶化するように、多くの場合でいわゆるプレアモルファス化注入が用いられる。これにより、ボディ領域とドレイン及びソース領域に転位欠陥が生じ、その結果、電荷キャリアに対するリークパスが形成される。
【０００８】
この種の接合技術により、ボディタイなどのその他の技術に頼ることなく、ＳＯＩトランジスタのボディポテンシャル変動を減らすことができるものの、側方向と垂直方向のドーパントプロファイルに対するある一定の影響により高速トランジスタのパフォーマンスがある程度低下する。さらに、メモリセル中のＳＯＩトランジスタに対しては、しきい値電圧の著しい変動が依然として見られ、これにより、書込み安定性が低下し、よって信頼性と歩留まりとが低下するおそれがある。
【０００９】
本発明は、上述した問題の一部、または全てを解決するか、少なくとも低減できる様々な方法およびシステムに関する。
【課題を解決するための手段】
【００１０】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１１】
概して、本発明は最新のＳＯＩトランジスタにおいてヒステリシス効果を減らす技術に関するものであって、既存の技術との高度な互換性を維持しながらも、ＳＯＩトランジスタのボディ領域から、不要な電荷キャリアを放出する実効的なメカニズムがさらに提供される。このために、ドレイン及びソース領域と、ボディ領域の一部に適切な原子種を導入し、それぞれのＰＮ接合のリーク電流を増やしながら、垂直及び側方向のドーパントプロファイル全体への影響を低レベルに維持するようにする。本発明を以下の説明に限定することを意図せずに、適切な、ノンドープ原子種を導入することで、実効的な電荷キャリアトラップを対応の半導体材料のバンドギャップに実装することができ、および／または、ドレイン及びソース領域中の標準ドーパントの拡散挙動が影響を受け、この結果、接合部のリークが著しく増加し、これにより不要な電荷キャリアを放出する実効的なメカニズムがもたらされる。
【００１２】
従って、ボディポテンシャルの変動が著しく減り、その結果、電圧および温度依存性に関して、ＳＯＩトランジスタのパフォーマンス特性が拡張される。さらに、他の例示的実施形態では、それぞれの接合部のリーク増加をメモリセルに有利に利用することができる。メモリセルは、ヒステリシスと、従って、ボディポテンシャルのシフトにより、動作に依存したしきい値電圧の変動が生じ、その結果、それぞれのメモリセルのプログラミングにおいて著しい不安定性をもたらす場合があるものである。接合部の漏れが著しく増加することで、しきい値の変動が著しく低減し、この結果、それぞれのメモリセルの書込み能力が向上し、さらに安定する。その結果、ＳＯＩアーキテクチャはスタティックＲＡＭ領域に対して実効的に用いられ、その際に、それぞれのトランジスタ領域のサイズは縮小される。その理由は、上述のように、対応するプロセスの、トランジスタ幅のマージンが著しく減るからである。
【００１３】
本発明の１つの例示的実施形態によれば、方法は、基板上方に形成される第１ＳＯＩトランジスタのドレイン及びソースエリアと、ボディ領域の少なくとも一部にノンドープ原子種を供給するステップを含む。上記方法はさらに、１以上のドーパント種を導入することで、ドレイン及びソースエリアにドレイン及びソース領域を形成するステップをさらに含む。最後に、ドレイン及びソース領域は、注入により生じた、ドレイン及びソース領域中の結晶損傷を再結晶化するようにアニールされる。その際に、ノンドープ原子種により、ボディ領域からドレイン及びソース領域へのリークパスが増加する。
【００１４】
本発明の他の例示的実施形態によると、方法は、炭素およびフッ素の少なくとも一方を第１ＳＯＩトランジスタのボディ領域の一部とドレイン及びソース領域に注入するステップを含む。さらに、ドレイン及びソース領域中のドーパントを活性化させるように、アニーリングプロセスが実行される。
【００１５】
本発明のさらに他の例示的実施形態によると、半導体デバイスは第１ＳＯＩ領域を含む基板を含む。第１トランジスタは第１ＳＯＩ領域中に形成され、第１トランジスタはドレイン領域、ソース領域、ボディ領域およびリーク領域を含む。各リーク領域は、炭素およびフッ素の少なくとも一方を含み、ドレイン領域およびソース領域の一方からボディ領域へと拡張する。
【発明を実施するための最良の形態】
【００１６】
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。
【００１７】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。
しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【００１８】
本発明の実施例を以下に記載する。
簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００１９】
以下、本発明を添付の図面を参照しながら説明する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２０】
概して、本発明は、フローティングボディ効果とこれに伴うしきい値の変動などの対応のマイナス効果を低減するように、ボディ領域から不要な電荷キャリアを除去するためのメカニズムが強化されたＳＯＩトランジスタの形成技術に関するものであって、しきい値電圧の著しい変動により、それぞれのメモリセルにビットを書込む際に各々が不安定になるおそれがあるので、上記のようなマイナス効果は最新の半導体デバイスのＲＡＭエリア中の最小のトランジスタ寸法を著しく制限するおそれがある。すでに説明したように、高度なＳＯＩトランジスタでは、ボディ領域、つまり、ドレインとソース領域との間に形成される領域は、埋め込み絶縁層によって垂直方向に電気的に絶縁されており、従って、衝撃イオン化などで発生しうる対応の少数電荷キャリアがボディ領域に蓄積し、これにより、対応のしきい値電圧、つまり、導電性チャネルがボディ領域で生じる電圧が著しく変化する。
【００２１】
従って、付加的な、いわゆるボディタイ(body tie)が設けられない限り、蓄積された電荷キャリアはそれぞれのドレイン及びソース領域を通じて放出され、従って、従来の方法では、それぞれのリーク電流を増加するように、つまり、蓄積した少数電荷キャリアを少なくともある程度放出できるようにするリバースダイオード電流を増加するように、それぞれの転移欠陥がＰＮ接合の近くに生成される。このメカニズムは、とりわけ、集積回路中のロジックブロックに対して非常に実効的であるが、ヒステリシス効果をより実効的に低減するためは、ボディ領域から電荷キャリアを放出するためのメカニズムを強化することが望ましい。例えば、マイクロプロセッサのスタティックＲＡＭ領域や延長されたメモリ領域を有するいずれの他の集積回路では、適度に安定したしきい値電圧（Ｖｔ）は、それぞれのＲＡＭビットセルの動作を安定させるための重要な要因である。
【００２２】
その結果、ある従来のアプローチ法では、しきい値電圧の著しい変動に対応するために、しきい値電圧の変動を受け入れるための駆動電流容量のマージンが十分になるよう、トランジスタの幅がそれぞれ寸法決定される。本発明によれば、フローティングボディ効果即ちしきい値電圧の変動は、炭素やホウ素などの軽い原子種を適切に供給することで、実質的に負の影響を及ぼすことなく実質的に低減することができる。このような原子種はドーピング特性を著しく変えるものではなく、また、ノンドープ種とも呼ばれる。このような原子種を供給することで、接合部のリークを効率的に変え、つまり、接合部のリークを著しく減らし、しきい値電圧の安定性を高めることができる。
【００２３】
これにより、その他のトランジスタパラメータが同じであれば、電圧および温度依存性に関して著しく向上させることができる。その理由は、多くの最新のＳＯＩデバイスは、フローティングボディ効果の電圧及び温度依存性に起因して特定の動作条件に対して特別に設計されているからである。その他の場合では、ＳＲＡＭ領域などの特定のデバイス領域は、しきい値電圧の安定性を強化するように、リーク挙動が向上したＳＯＩトランジスタを受け入れる。その結果、トランジスタの全体的な寸法を著しく縮小することができ、その一方で、ロジックブロックなどの他のデバイス領域は、従来の技術に基づいて形成され、これにより、これらのエリア中のスタティックリーク電流を過度に増加させないようにする。
【００２４】
図１ａ〜１ｅと図２ａ〜２ｄに関して、本発明のさらなる例示的実施形態をより詳細に説明する。図１ａに、ＳＯＩトランジスタ１１０を含む半導体デバイス１００の、早期の製造段階における断面図を概略的に示す。この製造段階では、ＳＯＩトランジスタ１１０は、ゲート絶縁層１０５上に形成されるゲート電極１０４を含む。該絶縁層１０５は半導体層１０３上に形成される。半導体層１０３は、任意の半導体材料から構成される。例示的実施形態では、層１０３は、大半の複合集積回路が現在のところ、さらに近い将来において、シリコンに基づいて形成されるという理由から、実質的にシリコンから構成される。
【００２５】
半導体層１０３は、必要に応じて、特定の濃度プロファイルに従って、一定量のドーパントを含んでもよいことが分かる。さらに、半導体層１０３の厚みは、所望のデバイス特徴を与えるように、適切に選択される。例えば、ＳＯＩトランジスタ１１０は、一部空乏型トランジスタとして設計されてもよく、その場合に、半導体層１０３の厚みは１０〜１０分の数ナノメータの範囲の値をとる。さらに、半導体層１０３は、結晶方向、歪みなどに関するデバイス固有の特徴を有する。例えば、トランジスタ１１０がシリコンベースのトランジスタであれば、層１０３は、電荷キャリア移動度を高めるように歪みのあるシリコン層として供給されてもよい。層１０３は、典型的なＳＯＩ構造に従って、二酸化シリコン、窒化シリコンなどの任意の適切な材料から構成されうる、それぞれの埋め込み絶縁層１０２上に形成されてもよい。さらに、層１０２および１０３を支持するために、シリコン基板や任意の他の適切なキャリア材料などの基板１０１が提供されてもよい。
【００２６】
この製造段階では、ゲート電極１０４に隣接して、それぞれのドレイン及びソースエリア１０６が、それぞれの絶縁構造（図示せず）とゲート電極１０４とによって画定され、その際に、ドレイン及びソース領域がそれぞれのエリア１０６に形成されることになる。さらに、ゲート電極１０４の下方に実質的に位置決めされるボディ領域１０７は、層１０３中に画定される。その際に、ドレイン及びソースエリア１０６とボディ領域１０７の大きさは、後述しているように、現実のドレイン及びソース領域がそれぞれの注入プロセス及びアニールサイクルに基づいて形成される場合に、後続の製造プロセスにより画定される。従って、ボディ領域１０７は、これから形成され、それぞれのＰＮ接合を画定するドレイン及びソース領域の間に位置決めされる層１０３中の半導体領域を表す。従って、ボディ領域は、ドレイン及びソース領域に対して逆ドープされ、一方で、トランジスタ１００の動作において、ゲート電極１０４に適切な制御電圧を印加すると、導電性チャネルがボディ領域に形成されうる。
【００２７】
さらに、１つの例示的実施形態では、ゲート電極１０４の上には、イオン注入プロセス１０９に対して所要のオフセットを与えるように、例えば二酸化シリコンから構成されるオフセットスペーサ素子１０８が形成されている。このイオン注入プロセスは、すでに説明したように、それぞれのＰＮ接合の実効的なリークパスを生成するように、後続の再結晶化プロセスにおいて、それぞれの結晶欠陥をボディ領域とこれから形成されるドレイン及びソース領域とに生成するように、ドレイン及びソースエリア１０６を実質的にアモルファス化するように設計されうる。典型的には、注入プロセス１０９は、プレアモルファス化注入プロセスとも呼ばれ、適度な注入量で実質的な結晶損傷を生成するように、典型的には重イオン種が用いられる。例えば、ドレイン及びソースエリア１０６を実質的にアモルファス化するように、十分に確立された注入レシピに基づいて、キセノン、ゲルマニウムなどが用いられる。他の例示的実施形態では、プレアモルファス化注入１０９は、図２ａ〜２ｄに関して後述しているように、後の段階で実施してもよいことが分かる。
【００２８】
図１ａに示す半導体デバイス１００は、以下のプロセスに従って形成されうる。埋め込み絶縁層１０２と半導体層１０３とが形成された基板１０１を供給後に、シャロートレンチアイソレーションなどの適切な絶縁構造が十分に確立された技術に基づいて形成され、複数の電気的に絶縁したＳＯＩ領域が設けられる。その後、またはアイソレーショントレンチの形成前に、必要であれば注入プロセスを行い、半導体層１０３内にそれぞれの垂直方向のドーパントプロファイルを確立するようにしてもよい。次に、ゲート絶縁層１０５の絶縁材料が、例えば酸化および／または蒸着により形成され、続いて、ドープ済みかアンドープのポリシリコンなどの適切なゲート電極材料を十分に確立された低圧化学蒸着プロセスに基づいて蒸着してもよい。
【００２９】
その後、フォトリソグラフィ及び高度なエッチ技術に基づいて材料層がパターニングされ、ゲート電極１０４とゲート絶縁層１０５とが形成される。次に、オフセットスペーサ１０８が、二酸化シリコン、窒化シリコンなどの適切な材料をコンフォーマルに蒸着することで形成される。必要であれば、材料の水平部分を異方性エッチ技術によって除去し、図示しているようなスペーサ１０８を形成するようにしてもよい。ある例示的実施形態では、オフセットスペーサ１０８の幅は、ドレイン及びソース拡張領域を形成する注入プロセスにより要求される要件に従って選択され、対応の注入プロセスは、プレアモルファス化プロセス１０９の前かプロセス１０９の後に行ってもよい。
【００３０】
ゲート電極１０４に対してオフセットを増加させる必要があるときは、これから形成されるドレイン及びソース領域を横方向に形成するために用いられる他のサイドウォールスペーサに基づいて、プレアモルファス化注入プロセス１０９を後の段階で実行してもよいことが分かる。図示している実施形態では、プレアモルファス化注入プロセス１０９は、ドレイン及びソースエリア１０６を、埋め込み絶縁層１０２にまで及ぶ深さにまで実質的にアモルファス化するように、スペーサ１０８に基づいて実行される。この場合、アモルファス化した部位１０６を再成長させる次のプロセスが、ボディ領域１０７によって提供される結晶テンプレートに基づいて行われる。
【００３１】
図１ｂに、さらなる注入プロセス１１１における半導体デバイス１００を概略的に示す。このプロセスにおいては、炭素、フッ素などの軽原子種１１１Ｂが適切な濃度で、特定の深度１１１Ａに至るまで層１０３に導入される。このようにすることで、これから形成されるドレイン及びソース領域とボディ領域１０７中に軽原子種が確実に含まれるようにする。例えば、特定のプロセスパラメータに基づいて炭素を注入してもよく、その際に、それぞれの注入量とエネルギー値とは、特定の深度１１１Ａにおいて所望の濃度となるようにシミュレーション計算に基づいて定められる。
【００３２】
例えば、深度１１１Ａを中心とした炭素原子濃度は、約１×１０１９−１×１０２０原子／ｃｍ３である。同様の値がフッ素に対しても有効である。他の例示的実施形態では、適度に低い濃度である、約１−５×１０１９原子／ｃｍ３が適切であると考えられるときに、早期の製造段階で、例えば、ゲート電極１０４の形成前に注入プロセス１１１を実行してもよく、これにより、炭素およびフッ素などの軽原子種がボディ領域１０７全体にわたって供給される。例えば、半導体層１０３に所要の垂直方向のドーパントプロファイルを形成するときに、所望の炭素またはフッ素濃度を与えるように、それぞれの注入サイクルに注入プロセス１１１を組み込んでもよい。その他の例示的実施形態では、層１０３またはその一部がエピタキシャル成長技術に基づいて形成されるときに、それぞれの軽原子種をエピタキシャル成長プロセスの間に導入してもよく、対応量の炭素、フッ素などがエピタキシャル成長プロセスの特定の段階で導入される。
【００３３】
図１ｃに、さらに次の製造段階における半導体デバイス１００を概略的に例示する。従って、デバイス１００は、それぞれのドレイン及びソース拡張領域を含む。該領域は、トランジスタ１１０が表すトランジスタ型に応じて、ｎ型ドーパントまたはｐ型ドーパントがデバイス要件に従って特定の深度にまで導入される、適切な高ドーパント濃度によって画定されうる。
【００３４】
すでに説明したように、他の例示的実施形態では、ドレイン及びソース拡張領域１１２は、プレアモルファス化注入１０９の前に形成され、さらにある実施形態では、軽原子種１１１Ｂを導入するための注入プロセス１１１の前に形成されてもよい。ゲート電極１０４に対して、つまり、ゲート絶縁層１０５の真下に設けられたチャネル領域に対して、実質的にアモルファス化した領域１０６のオフセットを増加する必要がある場合に、対応のプロセスフローが有利となりうる。他方、プレアモルファス化領域１０６に基づいて拡張領域１１２を形成することで、領域１１２を形成するための対応の注入プロセスにおいて、いずれのチャネル効果も低減し、その結果、領域１１２をより正確に位置決めすることができる。
【００３５】
さらに、ある例示的実施形態では、いわゆるハロ領域１１３が対応の注入プロセスに基づいて形成されてもよい。このハロ領域１１３のドーパント濃度は、残りのボディ領域１１７（１０７）の導電型と同じであり、濃度は残りのボディ領域１０７よりも高い。このようにすることで、ボディ領域１０７とハロ領域１１３、さらに、これから形成される深いドレイン及びソース領域に対して逆ドープされる拡張領域１１２間に形成されるＰＮ接合のドーパント傾斜がより実効的に傾斜付けられる。このハロ領域１１３は、十分に確立された注入レシピに基づき形成することができ、これには、ゲート電極１０４の下方部のドーパント濃度を増加させるための傾斜注入も含まれる。
【００３６】
ある実施形態では、軽原子種１１１Ｂを注入するための注入プロセス１１１は、ハロ領域１１３と拡張領域１１２とを画定するためのそれぞれの注入プロセス後に実行してもよい。例えば、注入プロセス１１１は、様々なサイドウォールスペーサ素子に基づいたハロ注入後に実行してもよく、それにより、軽原子種１１１Ｂの濃度の横方向のプロファイルを設計する際のフレキシビリティを高めることができる。例えば、ボディ領域１０７とのオーバーラップを減らしたければ、厚みを増加させた、対応のスペーサ素子を注入１１１の前に設けてもよく、それにより、ゲート電極１０４に対するオフセットを増加することができる。軽い原子種１１１Ｂは、ノンドープ種とも呼ばれる。その理由は、これらに対応する原子は、標準のドーパント種がそれぞれのバンドギャップ内でフェルミレベルにシフトすることもある帯域アクセプタやドネータとして機能するのに対し、電荷キャリアトラップおよび／または拡散モディファイアとして機能するからである。
【００３７】
図１ｄに、さらに次の製造段階においての半導体デバイス１００を概略的に示す。トランジスタ１００は、この製造段階ではゲート電極１０４のサイドウォールに形成されたサイドウォールスペーサ構造１１４を含む。このスペーサ構造１１４は、スペーサ１１４Ａ、１１４Ｂ、場合によってはさらなるエッチストップライナを含む、１つ以上の個々のスペーサ素子を含み、スペーサ構造１１４の幅は、注入プロセス１１６に基づいて形成されうる深いドレイン及びソース領域１１５の側方向のプロファイルに関する設計基準に基づいて画定される。プロセス１１６は複数の注入ステップを含みうる。ここでは、第１スペーサ素子１１４Ａが形成されて、続いて、第１注入ステップが行われ、その後、第２スペーサ素子１１４Ｂが形成され、第２注入ステップへと続く。他の例示的実施形態では、さらなるスペーサ素子または単一のスペーサ素子は、深いドレイン及びソース領域１１５に対して、それぞれの側方向及び垂直方向のドーパント濃度を生成するのに適切である。
【００３８】
スペーサ構造１１４は、窒化シリコン、二酸化シリコンなどの適切なスペーサ材料の蒸着を含む十分に確立されたレシピに基づいて形成されてもよく、必要であれば、スペーサ材料の前にそれぞれのライナ材料が形成され、続いて、構造１１４の個々のスペーサ素子を得るように、異方性エッチプロセスを実行してもよい。それぞれのプロセスシーケンスにおいて、蒸着及びエッチパラメータは、所要のスペーサ幅と、従ってプロセス１１６の１以上の注入ステップにおいてマスキング効果とを得ることができるように、適切に選択されうる。注入プロセス１１６の完了後に、拡張領域１１２と深いドレイン及びソース領域１１５、さらにハロ領域１１３と軽原子種１１１Ｂとを画定するドーパント種を活性化させるように、適切なアニールプロセスを行ってもよい。
【００３９】
さらに、それぞれのアニールプロセスにおいて、実質的にアモルファス化したエリア１０６が実質的に再結晶化され、一方で、この再結晶化プロセスにおいては、結晶領域と、実質的にアモルファス化した領域との境界の近傍において、それぞれの転移欠陥が生成されうる。さらに、アニール処理の特徴に応じて、ドーパントと、ノンドープ原子種１１１Ｂがある程度拡散する。その場合に、種１１１Ｂが存在することで、ドーパントの拡散率がある程度変更され、その結果、ドーパントの外方拡散が減り、これによりＰＮ接合においてドーパントの傾斜がより顕著になる。ある例示的実施形態では、フラッシュアニール技術やレーザーアニール技術などの高度先進アニール技術を用いることができる。このような技術では、エネルギー放射の短時間のパルスを露出した表面部位に向けて、非常に局所的に対応の表面を熱するようにし、これにより、ドーパントが効率的に活性化するようになる。その際に、それぞれの放射パルスが短時間であることから、拡散の程度は実質的に低減する。他方、約６００〜８００℃の範囲の温度で、熱処理に基づいて、実効的な再結晶化が行われる。このような範囲の温度では、ドーパントの拡散が著しく低減する一方で、結晶構造は実質的に再構成される。
【００４０】
図１ｅに、さらに次の製造段階においての半導体デバイス１００を概略的に例示する。上述のアニールプロセス完了後、デバイス１００は転移欠陥が増加したそれぞれの領域１１９を含む。この領域は側方向のプロファイルに応じて、ボディ領域１０７から拡張領域１１２および／または深いドレイン及びソース領域１１５に延びており、これにより、すでに説明したように、ボディ領域１０７中に蓄積する電荷キャリアのリークパスが増加する。さらに、少なくとも領域１１９の一部はノンドープの軽原子種１１１Ｂを含むので、すでに議論したように、接合部のリークが増える。
【００４１】
さらに、図１ｄに関してすでに説明したように、従来のアニールプロセスが用いられた場合には、それぞれのＰＮ接合１１５Ｐは、ノンドープの軽原子種１１１Ｂの存在により拡散挙動が変わることから、濃度プロファイルはさらに顕著になる、つまり、はっきりとしたものとなる。その結果、トランジスタ１１０の動作において、ノンドープの軽原子種１１１Ｂを含む領域１１９により、リークが加速することから、ボディ領域１０７に蓄積する少数電荷キャリア、つまりｎチャネルトランジスタの正孔とｐチャネルトランジスタの電子量は実質的に低減する。
【００４２】
さらに、デバイス１００は、ドレイン及びソース領域１１５と、ゲート電極１１４とに形成される金属シリサイド領域１１７をそれぞれ含み、これらの領域の接触抵抗とシート抵抗とを下げるようにしてもよい。例えば、領域１１７は、ニッケル、白金、コバルト、またはこれらの組合せをそれぞれの金属シリサイドの形態で含んでもよい。さらに、半導体デバイス１００は、窒化シリコンなどの任意の適切な材料から構成されるそれぞれの応力誘電層１１８を上に形成することができ、該層は、圧縮応力または引張応力が約２．０ＧＰａ（ギガパスカル）の範囲の、高固有応力を備えて供給されてもよく、その結果、ボディ領域１０７に対して多くの歪みが伝わり、これにより、圧縮応力および引張応力をそれぞれ供給するときに、正孔および電子の電荷キャリア移動度を増加させることができる。
【００４３】
応力誘電層１１８は、半導体デバイス１００に形成される異なる型のトランジスタ１００に対して、異なる固有応力が与えられることが分かる。例えば、ｐチャネルトランジスタの場合、層１１８には高圧縮応力が与えられ、一方、トランジスタ１１０がｎチャネルトランジスタの場合は、高引張応力が与えられる。トランジスタの型に関係なく、接合部のリークを増加させるように、上述したように、ノンドープの軽原子種１１１Ｂが供給され、これにより、両トランジスタ型に対して、フローティングボディ効果を著しく減らすことができる。
【００４４】
図２ａ〜２ｄに関して、本発明のさらなる例示的実施形態をさらに詳細に記載しており、ノンドープの軽原子種を供給することで接合部のリークが増加したＳＯＩトランジスタが局所的に選択可能なように提供されており、このようにすることで、半導体デバイスのデバイスパフォーマンスを全体的に実質的に強化することができる。
【００４５】
図２ａに、第１デバイス領域２５０Ｌと第２デバイス領域２５０Ｍとを含む半導体デバイス２００を概略的に示しており、両領域２５０Ｌ及び２５０ＭはそれぞれＳＯＩアーキテクチャを有する領域を表す。つまり、半導体デバイス２００は、シリコン基板などの基板２０１と、二酸化シリコン層などの埋め込み絶縁層２０２が形成された任意の他の適切なキャリア材料を含む。この上には、半導体層２０３が供給されている。両デバイス領域２５０Ｌ、２５０Ｍにおいて、複数のＳＯＩ領域がそれぞれの絶縁構造２３０に基づいて画定されうる。それぞれのＳＯＩ領域は、第１デバイス領域２５０Ｌ中のトランジスタ素子２１０Ｌと２２０Ｌとに対応し、第１トランジスタ２１０Ｍと第２トランジスタ２２０Ｍとは第２デバイス領域２５０Ｍ中に設けられる。
【００４６】
例えば、トランジスタ２１０Ｌ、２１０Ｍは、ｎチャネルトランジスタを表し、トランジスタ２２０Ｌ、２２０Ｍはｐチャネルトランジスタを表してもよい。しかし、第１デバイス領域２５０Ｌ中のトランジスタ２１０Ｌ、２２０Ｍは、いずれの型のトランジスタであってもよく、ＰＮ接合技術や任意の他のトランジスタ固有の特徴に対して、種類の異なる処理を受けることができる。同じことが、第２デバイス領域２５０Ｍのトランジスタ２１０Ｍ、２２０Ｍにも当てはまる。以下、マイクロプロセッサなどのスタティックＲＡＭ領域などのメモリ領域を表しうる第２デバイス領域２５０Ｍは、フローティングボディポテンシャルの変動を著しく減らし、よって、しきい値電圧の変動を低減するように、リークが増加したＰＮ接合を受け入れることができる。他方、デバイス領域２５０Ｌは、ロジック機能ブロックなどのデバイス領域を表す。このような領域では、しきい値電圧の安定性に対する要件がそれほど顕著でない。一方で、第１デバイス領域２５０Ｌにおいて、適度に低いレベルで静的に電力を消費し続けることができることから、接合部のリークが低減することでデバイス２００のパフォーマンスが全体的に向上する。
【００４７】
第１および第２デバイス領域２５０Ｌ、２５０Ｍ中のトランジスタ２１０Ｌ、２２０Ｌ、２１０Ｍ、２２０Ｍは、図１ａ〜１ｅに関して説明したようにトランジスタ１１０と実質的に同じ構造を有する。例示的実施形態では、トランジスタ２１０、２２０は、この製造段階において、ゲート電極２０４と、その上に形成されるサイドウォールスペーサ構造２１４とを有する。さらに、それぞれのドレイン及びソースエリア２０６において、拡張領域（図示せず）が、図１ａ〜１ｃに関しても説明したように、それぞれのオフセットスペーサ構造（図示せず）に基づいて形成されていてもよい。さらに、それぞれのドレイン及びソースエリア２０６の間にボディ領域２０７を設けてもよい。
【００４８】
さらに、デバイス２００をプレアモルファス化注入プロセス２０９にさらしてもよく、その際に、図２ａ〜２ｄに図示した例示的実施形態では、それぞれの注入プロセス２０９は、トランジスタ２１０Ｌおよび２１０Ｍなどの特定のトランジスタ型に選択的に実行され、一方、トランジスタ２２０Ｌおよび２２０Ｍなどの他のトランジスタは対応のレジストマスク２３１によって覆われる。領域２０６中のそれぞれのドレインおよびソース領域のプロファイリングを、例えば、使用されるドーパントの種類が異なることにより、様々な型のトランジスタに対して別々に実行する必要がある場合に、対応のプロセスストラテジーが有利である。例えば、ｐチャネルトランジスタに対するｐ型ドーパントとしてホウ素が用いられることが多く、これは、砒素などのＮ型ドーパントとは拡散挙動が著しく異なるものであって、これにより、異なる注入およびアモルファス化ストラテジーが求められる場合がある。
【００４９】
他の例示的実施形態によれば、プレアモルファス化注入２０９は、第１デバイス領域２５０Ｌ内の全てのトランジスタに対して共通に実行してもよいし、第２デバイス領域２５０Ｍ中の全てのトランジスタ素子に対して共通に実行してもよいし、デバイス２００の全てのトランジスタ素子に対して共通して実行してもよい。すでに説明したように、プレアモルファス化注入２０９は、例えば図１ａ〜１ｅに関して議論したように、スペーサ構造２１４の形成前に実行してもよく、一方で、本実施形態では、対応のゲート電極２０４からアモルファス領域のオフセットを増加することができる。その結果、対応の、トランジスタの転移欠陥は、それぞれのチャネル領域からオフセットされる。例えば、注入２０９は、キセノン、ゲルマニウムまたは他の重イオンに基づいて実行され、その際に、所望の深度にまで至る所要のアモルファス化効果を達成するためのそれぞれの注入パラメータは、シミュレーション計算および／またはそれぞれの実験に基づいて容易に定めることができる。その結果、トランジスタ２１０Ｌ、２１０Ｍ中のドレイン及びソースエリア２０６内で所望する程度のアモルファス化を得ることができる。
【００５０】
図２ｂに、第１領域２５０中にさらなる注入マスク２３２を備え、一方で、第２領域の少なくとも一部、つまり、トランジスタ２５０Ｍを露出している半導体デバイス２００を概略的に例示する。さらに、デバイス２００は軽原子種を導入するための注入プロセス２１１にさらされ、その際に、１つの例示的実施形態では、軽原子種として炭素が用いられ、それぞれのＰＮ接合の形成において、これに対応して接合部のリークを変えるようにする。注入プロセス２１１の基準については、プロセス１１１に関してすでに説明したものと同じ基準が適用される。つまり、ドーズ量およびエネルギーなどの適切な注入パラメータは、シミュレーションおよび／または実験によってデバイス固有の要件に基づいて容易に定めることができる。この結果、炭素などの対応の軽原子種は、すでに説明したように、それぞれのＰＮ接合に対してリーク電流を所望の程度増加させるように、特定の深度に至るまで所要の濃度で導入される。例えば、プロセス２１１は、例えば、図１ｂに関して図示し、議論したように、半導体層２０３の全体の深度においてそれぞれの原子種を位置決めするように設計されるか、所要の深度において最大濃度を位置決めするように設計されうる。
【００５１】
図２ｃに、トランジスタ２１０Ｌ、２１０Ｍを露出し、一方ではトランジスタ２２０Ｌ、２２０Ｍを覆う、適切なレジストマスク２３３に基づく更なる注入プロセス２１６におけるデバイス２００を概略的に例示する。注入２１６において、深いドレイン及びソース領域に対するそれぞれのドーパント種は、十分に確立されたレシピに基づいて領域２０６に注入されうる。図２ａ〜２ｃに図示しているように、対応のプロセスシーケンスは、それぞれのプロセスをそれぞれのトランジスタ型に対して個別に適用する必要がある場合に、トランジスタ２２０Ｌ、２２０Ｍに対してすでに実行されていてもよい。さらに他の実施形態では、すでに議論したように、図２ａ〜２ｂに図示したそれぞれのプロセスを、それぞれのデバイス領域２５０Ｌ、２５０Ｍ中の各トランジスタ型に対して同時に実行してもよい。つまり、領域２５０Ｌ中のトランジスタ２１０Ｌ、２２０Ｌはレジストマスク２３２で覆われ、一方で全てのトランジスタ２１０Ｍ、２２０Ｍは注入プロセス２１１にさらされて、対応の注入パラメータが両トランジスタ型に適切である場合に、それぞれの軽原子種が共通して供給される。同様のことがアモルファス化注入２０９にも当てはめることができる。これにより、ドレイン及びソース注入２１６がマスク２３３に基づいて実行され、それぞれのトランジスタ型に対して適切なドーパント種を供給するようにする。
【００５２】
他の例示的実施形態では、プロセス２１６の完了後に、すでに説明したようなシーケンスをトランジスタ２２０Ｌ、２２０Ｍに対して繰り返し行うことができ、その際に、それぞれのトランジスタ２１０Ｌ、２１０Ｍはそれぞれの注入マスクにより覆われる。用いられるプロセスストラテジーに関係なく、全てのトランジスタ２１０Ｌ、２２０Ｌ、２１０Ｍ、２２０Ｍ中にそれぞれのドレイン及びソース領域を形成後、トランジスタ中のアモルファス化した部位を再結晶化し、それぞれのドーパントを活性化するように、適切なアニールプロセスを実行することができる。
【００５３】
図２ｄに、それぞれのアニールプロセス完了後のデバイス２００を概略的に示す。ここでは、便宜上、プレアモルファス化注入２０９から生じるそれぞれの転移欠陥２１９はトランジスタ２１０Ｌ、２１０Ｍだけに示す。さらに、炭素などの軽原子種を付加的に導入することで、付加的な原子種を少なくとも部分的に含むトランジスタ２１０Ｍ中のそれぞれの欠陥領域２１９Ａは、トランジスタ２１０Ｌ中のそれぞれの欠陥領域２１９に比べて接合部のリークが著しく高くなりうる。その結果、それぞれのトランジスタ２１０Ｍのしきい値のばらつきは著しく低減する。これにより、高度なしきい値電圧のマッチングが求められるスタティックＲＡＭ領域にとって、これらのトランジスタが適切なものになる。従って、最新の半導体デバイスに対して、従来のＳＯＩストラテジーとの高度な互換性を維持することができ、一方で、それでも、領域２５０Ｍなどのセンシティブなデバイス領域中のフローティングボディ効果が低減するために、生産の歩留まりを著しく向上することができる。
【００５４】
さらに、領域２５０内のトランジスタの寸法、つまり、それぞれのトランジスタの幅方向においての寸法は、実質的に同じパフォーマンスを提供する従来のデバイスよりも縮小する。その理由は、デバイス領域２５０Ｍ中のトランジスタ２１０Ｍのヒステリシス効果が減ることで、駆動電流マージンが縮小するからである。図２ｄには図示していないが、リーク電流を増加させるための対応の技術をトランジスタ２２０Ｍに適用することができることが分かる。さらに、軽原子種を導入することで、図１ａ〜１ｅに関してすでに説明したように、同様のプロセスストラテジーに基づいてリーク電流を選択的に増加させることができる。つまり、軽原子種は、図２ａ〜２ｄに図示したものとは異なる段階で導入することができる。例えば、早い製造段階で、場合によってはゲート電極２０４の形成前に軽原子種を半導体層２０３に導入することができる。従って、注入技術、エピタキシャル成長技術などを用いることができる。他の場合では、図１ａ〜１ｅに関しても説明しているように、サイドウォールスペーサ構造２１４の形成前にプロセス２１１によって軽原子種を導入してもよい。
【００５５】
その結果、本発明は、最新のＳＯＩトランジスタにおいてフローティングボディ効果を減らすための向上した技術を提供する。この技術では、付加的な軽原子種がドレイン及びソース領域の一部とボディ領域とに導入されて、対応の接合部のリークを増加させるようにする。例示的実施形態では炭素やフッ素を含む軽原子種は、それぞれの注入プロセスによって、またはエピタキシャル成長などの任意の他の技術によって、任意の適切な製造段階で導入され、その際に、それぞれのプロセスパラメータは接合部のリークを所要の程度増加させるように制御されうる。ある例示的実施形態では、半導体デバイスにおいて、接合部のリークを対応して増加させることができ、例えば、しきい値電圧の変動に対して非常にセンシティブなデバイス領域においては、ボディポテンシャルの変動を著しく減らすことができ、一方で、他の、それほどセンシティブでないデバイス領域では、適度に低い静的なリーク電流を維持することができる。このようにして、全体のパフォーマンスに加え、生産の歩留まりを著しく向上させることができる一方で、従来の技術に対する高度な互換性を維持することができる。さらに、フローティングボディ効果が著しく低減することにより、最新のＳＯＩデバイスの現在既存のデバイス設計において、異なる電圧および／または温度条件のもとで、その応用性に関してのパフォーマンスが高められる。
【００５６】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５７】
【図１ａ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｂ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｃ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｄ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図１ｅ】本発明のある例示的実施形態に係るバンドギャップおよび／または拡散挙動を変更するための付加的な軽原子種を有するＳＯＩトランジスタを含む半導体デバイスの概略的断面図。
【図２ａ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【図２ｂ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【図２ｃ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【図２ｄ】本発明の例示的実施形態に係る、ロジック領域およびスタティックＲＡＭエリアなどの異なるデバイス領域にリーク特徴の異なるＳＯＩトランジスタがロジック領域およびスタティックＲＡＭエリアなどの様々なデバイス領域に形成される各種の製造段階における半導体デバイスの概略的断面図。
【特許請求の範囲】
【請求項１】
基板（１０１）上方に形成される第１ＳＯＩトランジスタ（１１０）のドレイン及びソースエリア（１０６）と、少なくもボディ領域（１０７）の一部と、にノンドープ原子種（１１１Ｂ）を供給するステップと、
前記ドレイン及びソースエリア（１０６）に、１以上のドーパント種を注入することでドレイン及びソース領域（１１２、１１５）を形成するステップと、
注入により生じた、前記ドレイン及びソース領域（１１２、１１５）中の結晶損傷を実質的に再結晶化するように、前記ドレイン及びソース領域（１１２、１１５）をアニーリングするステップと、を含み、
前記ノンドープ原子種（１１１Ｂ）は、前記ボディ領域（１０７）から前記ドレイン及びソース領域（１１２、１１５）へのリークパスを増加させるものである、方法。
【請求項２】
前記ノンドープ原子種（１１１Ｂ）は、炭素およびフッ素の少なくとも一方を含む、請求項１記載の方法。
【請求項３】
前記ドレイン及びソース領域（１１２、１１５）を形成するステップは、前記１以上のドーパント種（１１１Ｂ）を注入する前に、少なくともドレイン及びソースエリア（１０６）を実質的にアモルファス化するためのプレアモルファス化注入プロセス（１０９）を実行するステップを含む、請求項１記載の方法。
【請求項４】
前記ノンドープ原子種（１１１Ｂ）は、前記プレアモルファス化プロセス（１０９）後に供給される、請求項３記載の方法。
【請求項５】
前記ドレイン及びソース領域（１１２、１１５）を形成するステップは、前記プレアモルファス化注入プロセス（１０９）を実行後にハロ注入プロセス（１１３）を実行するステップをさらに含み、前記ノンドープ原子種（１１１Ｂ）は、前記ハロ注入プロセス（１１３）の前に供給される、請求項４記載の方法。
【請求項６】
前記ノンドープ原子種（１１１Ｂ，２１１）が前記第２ＳＯＩトランジスタ（２１０Ｌ）に実質的に導入されないように、前記第１ＳＯＩトランジスタ（２１０Ｍ）に前記ノンドープ原子種（１１１Ｂ、２１１）を供給する前に、前記基板（２０１）上方に形成される第２ＳＯＩトランジスタ（２１０Ｌ）をマスキングするステップをさらに含み、前記第２ＳＯＩトランジスタ（２１０）は、ロジック回路（２５０Ｌ）の一部であり、前記第１ＳＯＩトランジスタ（２１０Ｍ）はメモリ回路（２５０Ｍ）の一部である、請求項１記載の方法。
【請求項７】
前記ノンドープ原子種（１１１Ｂ）の注入深度（１１１Ａ）は、前記ドレイン及びソース領域（１１２、１１５）の注入深度よりも低い、請求項１記載の方法。
【請求項８】
第１ＳＯＩ領域（２５０Ｍ）を含む基板（１０１）と、
前記第１ＳＯＩ領域（２５０Ｍ）中に形成された第１トランジスタ（１１０、２１０Ｍ）とを有し、
前記第１トランジスタ（１１０、２１０Ｍ）は、ドレイン領域（１１２、１１５、２０６）、ソース領域（１１２、１１５、２０６）、ボディ領域（１０７、２０７）、およびリーク領域（１１９、２１９Ａ）を含み、各リーク領域（１１９、２１９Ａ）は、ドレイン領域（１１２、１１５、２０６）およびソース領域（１１２、１１５、２０６）の一方から前記ボディ領域（１０７、２０７）にまで延び、前記ボディ領域（１０７、２０７）から前記ドレイン及びソース領域（１１２、１１５、２０６）へのリークパスを増加させるノンドープ原子種（１１１Ｂ）を含む、半導体デバイス（１００）。
【請求項９】
前記ノンドープ原子種（１１１Ｂ）は、炭素およびフッ素の少なくとも一方を含む、請求項８記載の半導体デバイス（１００）。
【請求項１０】
前記ドレイン及びソース領域（１１２、１１５）の深度は前記リーク領域（１１９）の深度（１１１Ａ）よりも高い、請求項８記載の半導体デバイス（１００）。
【請求項１１】
第２トランジスタ（２１０Ｌ）を含む第２ＳＯＩ領域（２５０Ｌ）をさらに含み、前記第２トランジスタ（２１０Ｌ）は、前記ノンドープ原子種（１１１Ｂ）が実質的にないリーク領域（２１９）を含み、前記第１トランジスタ（２２０Ｍ）は、スタティックメモリセル（２５０Ｍ）の一部であって、前記第２トランジスタ（２２０Ｌ）は速度クリティカルな機能回路ブロック（２５０Ｌ）の一部である、請求項９記載の半導体デバイス（１００）。
【請求項１】
基板（１０１）上方に形成される第１ＳＯＩトランジスタ（１１０）のドレイン及びソースエリア（１０６）と、少なくもボディ領域（１０７）の一部と、にノンドープ原子種（１１１Ｂ）を供給するステップと、
前記ドレイン及びソースエリア（１０６）に、１以上のドーパント種を注入することでドレイン及びソース領域（１１２、１１５）を形成するステップと、
注入により生じた、前記ドレイン及びソース領域（１１２、１１５）中の結晶損傷を実質的に再結晶化するように、前記ドレイン及びソース領域（１１２、１１５）をアニーリングするステップと、を含み、
前記ノンドープ原子種（１１１Ｂ）は、前記ボディ領域（１０７）から前記ドレイン及びソース領域（１１２、１１５）へのリークパスを増加させるものである、方法。
【請求項２】
前記ノンドープ原子種（１１１Ｂ）は、炭素およびフッ素の少なくとも一方を含む、請求項１記載の方法。
【請求項３】
前記ドレイン及びソース領域（１１２、１１５）を形成するステップは、前記１以上のドーパント種（１１１Ｂ）を注入する前に、少なくともドレイン及びソースエリア（１０６）を実質的にアモルファス化するためのプレアモルファス化注入プロセス（１０９）を実行するステップを含む、請求項１記載の方法。
【請求項４】
前記ノンドープ原子種（１１１Ｂ）は、前記プレアモルファス化プロセス（１０９）後に供給される、請求項３記載の方法。
【請求項５】
前記ドレイン及びソース領域（１１２、１１５）を形成するステップは、前記プレアモルファス化注入プロセス（１０９）を実行後にハロ注入プロセス（１１３）を実行するステップをさらに含み、前記ノンドープ原子種（１１１Ｂ）は、前記ハロ注入プロセス（１１３）の前に供給される、請求項４記載の方法。
【請求項６】
前記ノンドープ原子種（１１１Ｂ，２１１）が前記第２ＳＯＩトランジスタ（２１０Ｌ）に実質的に導入されないように、前記第１ＳＯＩトランジスタ（２１０Ｍ）に前記ノンドープ原子種（１１１Ｂ、２１１）を供給する前に、前記基板（２０１）上方に形成される第２ＳＯＩトランジスタ（２１０Ｌ）をマスキングするステップをさらに含み、前記第２ＳＯＩトランジスタ（２１０）は、ロジック回路（２５０Ｌ）の一部であり、前記第１ＳＯＩトランジスタ（２１０Ｍ）はメモリ回路（２５０Ｍ）の一部である、請求項１記載の方法。
【請求項７】
前記ノンドープ原子種（１１１Ｂ）の注入深度（１１１Ａ）は、前記ドレイン及びソース領域（１１２、１１５）の注入深度よりも低い、請求項１記載の方法。
【請求項８】
第１ＳＯＩ領域（２５０Ｍ）を含む基板（１０１）と、
前記第１ＳＯＩ領域（２５０Ｍ）中に形成された第１トランジスタ（１１０、２１０Ｍ）とを有し、
前記第１トランジスタ（１１０、２１０Ｍ）は、ドレイン領域（１１２、１１５、２０６）、ソース領域（１１２、１１５、２０６）、ボディ領域（１０７、２０７）、およびリーク領域（１１９、２１９Ａ）を含み、各リーク領域（１１９、２１９Ａ）は、ドレイン領域（１１２、１１５、２０６）およびソース領域（１１２、１１５、２０６）の一方から前記ボディ領域（１０７、２０７）にまで延び、前記ボディ領域（１０７、２０７）から前記ドレイン及びソース領域（１１２、１１５、２０６）へのリークパスを増加させるノンドープ原子種（１１１Ｂ）を含む、半導体デバイス（１００）。
【請求項９】
前記ノンドープ原子種（１１１Ｂ）は、炭素およびフッ素の少なくとも一方を含む、請求項８記載の半導体デバイス（１００）。
【請求項１０】
前記ドレイン及びソース領域（１１２、１１５）の深度は前記リーク領域（１１９）の深度（１１１Ａ）よりも高い、請求項８記載の半導体デバイス（１００）。
【請求項１１】
第２トランジスタ（２１０Ｌ）を含む第２ＳＯＩ領域（２５０Ｌ）をさらに含み、前記第２トランジスタ（２１０Ｌ）は、前記ノンドープ原子種（１１１Ｂ）が実質的にないリーク領域（２１９）を含み、前記第１トランジスタ（２２０Ｍ）は、スタティックメモリセル（２５０Ｍ）の一部であって、前記第２トランジスタ（２２０Ｌ）は速度クリティカルな機能回路ブロック（２５０Ｌ）の一部である、請求項９記載の半導体デバイス（１００）。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【公表番号】特表２００９−５３５８０７（Ｐ２００９−５３５８０７Ａ）
【公表日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願番号】特願２００９−５０７６８８（Ｐ２００９−５０７６８８）
【出願日】平成１９年３月２９日（２００７．３．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００７／００７５５９
【国際公開番号】ＷＯ２００７／１２６８０７
【国際公開日】平成１９年１１月８日（２００７．１１．８）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２１年１０月１日（２００９．１０．１）
【国際特許分類】
【出願日】平成１９年３月２９日（２００７．３．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００７／００７５５９
【国際公開番号】ＷＯ２００７／１２６８０７
【国際公開日】平成１９年１１月８日（２００７．１１．８）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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