薄膜半導体装置およびその製造方法
【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第1導電型の不純物を含むソース領域及び第1導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第1及び第2のコンタクト孔内にそれぞれ埋め込まれた第1導電型の不純物を含む凸型ソース多結晶半導体層並びに第1導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第1導電型の不純物を含むソース領域及び第1導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第1及び第2のコンタクト孔内にそれぞれ埋め込まれた第1導電型の不純物を含む凸型ソース多結晶半導体層並びに第1導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体層技術は、薄膜トランジスタ(TFT: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはMOS(MIS)構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている(例えば、非特許文献1〜3を参照)。
【0003】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【0004】
このような薄膜トランジスタの活性層(キャリア移動層)は、例えばシリコン半導体層からなる。シリコン半導体層は、非晶質シリコン(アモルファスシリコン:a−Si)と結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)とに分類される。多結晶質シリコンは、主に多結晶シリコン(Poly−Si)であるが、微結晶シリコン(μc−Si)も多結晶質シリコンに含まれる。シリコン以外の半導体層材料としては、例えばSiGe、SiO、CdSe、Te、CdS等が挙げられる。
【0005】
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の10倍から100倍程度大きい。この特性は、スイッチング素子の半導体層材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびCMOSトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は、液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、EPROM、EEPROM、CCD、およびRAM等を構成する場合に必要となる。
【0006】
ここで、多結晶質シリコンの半導体層を形成する従来の代表的プロセスについて説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、この上に、アンダーコート層(またはバッファ層)として例えばシリコン酸化膜(SiO2)が形成され、さらにこのアンダーコート層上に、半導体層としてアモルファスシリコン膜(a−Si)が約50nm〜100nm程度の厚さで形成される。その後、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、アモルファスシリコンを多結晶質シリコンに変換する。
【0007】
このようにして、ガラス基板上に形成された薄膜半導体層にIC(LSI)分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
【0008】
現在では、以上のように多結晶質シリコンの半導体層がnチャネル型またはpチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度(電界効果による電子または正孔の移動度)がnチャネル型で100〜150cm2/Vsec程度となり、pチャネル型で100cm2/Vsec程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【0009】
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、デバイスの微細化の進展に伴い、物理限界とも思える種々の問題が顕在化しているが、とりわけコンタクトに関する問題は深刻である。0.5μmTFTにけるコンタクト径は0.5〜0.6μmが想定され、いわゆるアスペクト比(深さ/径)は確実に1を超えると思われる。このような小さく深いコンタクトに配線を形成する技術は、避けることができない重要な課題である。
【0010】
次に、コンタクトに付随する問題点、及び微細化に伴うコンタクト抵抗率低減の必要性について説明する。良く知られているようにコンタクト抵抗:RCは、RC≒A−1・exp(2√(εSm*)/h・φB/√N)で与えられる。ここでAはコンタクト面積、εSは半導体の誘電率、m*はキャリアの有効質量、hはプランク定数、φBはショットキー障壁高さ、Nは不純物濃度である。
【0011】
この式により単純にコンタクト径を1.0μmから0.5μmに縮小すると、コンタクト抵抗RCは4倍に増加することがわかる。低いRCを実現するためにはショットキー障壁高さφBを小さくNを大きくすることが必要である。φBに関しては、n型およびp型に対する値の和が半導体のバンドギャップに等しいため、CMOSデバイスにおいては両者ともに低くすることはできない。また、Nに関しても、その値は不純物の固溶度によりほぼ決定され、熱平衡状態では現状の値がほぼ限界である。従って、RCの増大を抑制することは、物理的に極めて困難な状況になってきていると考えられる。
【0012】
加えて、配線金属とSiとの界面の問題が存在する。例としては、Al/Si系におけるスパイク現象(もしくはアロイ・ピット)や、Al−Si/Si系におけるSi析出の問題などをあげることができ、これらはそれぞれ接合破壊、コンタクト抵抗の増大という不良をもたらす。
【0013】
また、このような微細なコンタクト孔内を洗浄することも困難であり、数nm程度のごく薄い絶縁膜(自然酸化膜)が存在してもコンタクト不良に結びつく。
【0014】
その他にコンタクトを製造する上で大きな障害となるのが表面段差の問題である。層間絶縁膜の膜厚は歩留りや耐圧の維持、および浮遊容量の増加を防止するために薄くすることは困難であり、一方、コンタクト径は微細化に伴い縮小されることによりコンタクトのアスペクト比(コンタクト深さ/コンタクト寸法)は前にも述べたように大きくなることは避けられない。
【0015】
このような下地形状に対して、従来のスパッタリング法による配線形成ではもはや断線不良や信頼性不良が避けられない状況となっている。これらの不良を回避するために従来のプロセスでは、コンタクト孔の形成時にレジストの形状をテーパー形状となるように形成し、続くコンタクトエッチング時に前記レジストの形状が転写されるようにエッチングすることにより対応してきた。しかしながら、サブミクロン領域のデバイス作製においては、もはや前記レジストのテーパー転写という方法はデザインルール的に適用が困難である。
【0016】
微細素子の先輩格であるLSI素子では、タングステン(W)の選択成長技術やブランケットCVD技術による微細コンタクトの埋め込み技術により問題の解決を図っている。しかし、これらのCVDを行うためには500℃以上股は600℃以上のプロセス温度が必要となり、ガラスを基板材料とするTFTには適用が困難である。ガラス基板上では、耐熱性の観点からその処理温度を600℃以下にしなければならず、低温プロセスでも埋め込みが可能な代替技術の開発が望まれている。
【先行技術文献】
【非特許文献】
【0017】
【非特許文献1】P.G. LeComber, W.E. Spear and A. Ghaith,“Amorphous-Silicon Field-Effect Device and Possible Application”, Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979
【非特許文献2】フラットパネルディスプレイ1998,pp.206−222
【非特許文献3】フラットパネルディスプレイ2003,pp.164−184
【非特許文献4】T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda,“10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing”, Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398
【発明の概要】
【発明が解決しようとする課題】
【0018】
上述したガラス基板の耐熱性を考慮すると、高性能薄膜トランジスタの製造プロセスに、600℃以上の熱処理温度のプロセスを適用することは困難であり、加えて低コストの基板を適用するためには更なるプロセスの低温化が求められている。
【0019】
また、熱処理時間に関しても、長時間を伴うような熱処理方法では実用的な解決策とはなり得ない。更に、大型基板の採用と共にバッチ処理(一度に複数枚の処理を行うことにより一枚あたりの処理時間を短縮する方式)の適用が難しくなってきており、枚葉処理化の流れに伴って、製造タクトおよび装置コストの観点より、低コストプロセスでの解決策が望まれている。
【0020】
先ず、低温プロセスという視点からメッキを用いたプロセスが候補として挙げられる。しかしながら、メッキによるコンタクトの埋め込みプロセスについては、選択・非選択を問わず、プロセスの制御が非常に困難であるばかりか、プロセスで消費する薬液および薬液の回収および処理のために必要となる付帯設備など、高コストプロセスとなることが避けられない。加えて、現状適用できる可能性がある材料が銅(Cu)に限定され、Cuを適用するためにはその拡散を防止するバリアメタルの形成技術の開発も必要となる。
【0021】
本発明は、以上のような事情を考慮してなされ、その目的は、微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供することにある。
【0022】
本発明の他の目的は、低温プロセスにより微細かつ低抵抗のコンタクトの埋め込みを可能とした、信頼性の高い素子特性を有する薄膜半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0023】
上記課題を解決するため、本発明の第1の態様は、透明絶縁性基板上に形成され、所定の間隔を隔てて第1導電型の不純物を含むソース領域及び第1導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第1及び第2のコンタクト孔内にそれぞれ埋め込まれた第1導電型の不純物を含む凸型ソース多結晶半導体層並びに第1導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする薄膜半導体装置を提供する。
【0024】
この薄膜半導体装置は、前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することが出来る。
【0025】
本発明の第2の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入し、ソース領域及びドレイン領域を形成する工程、得られた構造の表面に層間絶縁膜を形成する工程、前記層間絶縁膜に、前記ソース領域及びドレイン領域にそれぞれ接続する第1及び第2のコンタクト孔を形成する工程、前記第1及び第2のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、前記非晶質半導体膜に不純物を導入する工程、前記非晶質半導体膜に第1の熱処理を施して、前記非晶質半導体膜内の不純物を活性化するとともに、前記ソース拡散領域及びドレイン拡散領域に接する前記第1及び第2のコンタクト孔内に埋め込まれた非晶質半導体を結晶回復させ、多結晶半導体とする工程、及び選択エッチングにより前記非晶質半導体膜を除去して、前記第1及び第2のコンタクト孔内の多結晶半導体のみを残すことにより、自己整合的に第1のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ソース拡散層、及び自己整合的に第2のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ドレイン拡散層をそれぞれ形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【0026】
この薄膜半導体装置の製造方法は、前記選択エッチング工程の後に、不純物を導入し、前記第1及び第2のコンタクト孔内の多結晶半導体の不純物濃度を高めると共に、その表面を非晶質化する工程を更に具備することが出来る。
【0027】
また、前記選択エッチング工程の後、不純物を導入する工程の前に、Si又はGeのドーピングを行い、前記第1及び第2のコンタクト孔内の多結晶半導体の表面をアモルファス化する工程を更に具備することが出来る。
【0028】
また、選択エッチング工程の後に、全面に高融点金属膜を形成する工程、第2の熱処理を施して、前記高融点金属と前記第1及び第2のコンタクト孔内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる薄膜を形成する工程、及び前記高融点金属膜を選択エッチングし、自己整合的に前記第1及び第2のコンタクト孔内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる薄膜を残す工程を更に具備することが出来る。
【0029】
この場合、前記高融点金属としてTi、Co、Mo、及びWからなる群から選ばれた1種を用いることが出来る。
【0030】
以上の薄膜半導体装置の製造方法において、前記第1及び第2の熱処理として、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法を用いることが出来る。
【0031】
本発明の第3の態様は、上述した薄膜半導体装置を備えることを特徴とする表示装置を提供する。
【発明の効果】
【0032】
本発明の第1の態様によると、凸型ソース・ドレイン構造を有することにより、微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置が提供される。
【0033】
本発明の第2の態様によると、600℃以下の温度での固相成長を用いることにより、微細かつ低抵抗のコンタクトの埋め込みを可能とした、信頼性の高い素子特性を有する薄膜半導体装置の製造方法が提供される。
【図面の簡単な説明】
【0034】
【図1】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図2】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図3】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図4】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図5】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図6】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図7】実施例2に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図8】実施例3に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図9】図1〜図8に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図10】液晶表示装置の概略的な断面構造を示す図である。
【図11】図10に示す表示画素周辺の等価回路を示す図である。
【発明を実施するための形態】
【0035】
以下、本発明の実施形態について説明する。
【0036】
本発明の第1の実施形態では、微細化に伴うコンタクト抵抗の増加を防止するため、600℃以下の温度での固相成長によりコンタクト孔内に多結晶半導体を埋め込むことにより、凸型ソース・ドレイン構造を形成し、課題の解決を図った。また、このような微細な埋め込みコンタクトにより、続くメタライゼーション工程における被覆性の不良の低減を図った。
【0037】
本発明の第2の実施形態では、600℃以下の温度での固相成長によりコンタクト孔内に埋め込まれた多結晶半導体の表面をシリサイド化することにより、更にコンタクト抵抗の低減を図った。また、コンタクト孔内に埋め込まれた多結晶半導体の表面をシリサイド化することにより、多結晶半導体と配線金属との界面におけるスパイク現象やSi析出を防止し、信頼性の向上を図った。
【0038】
以下、本発明の第1及び第2の実施形態の様々な実施例に係る薄膜半導体装置である、ポリシリコン薄膜トランジスタ(TFT)の製造プロセスについて、添付図面を参照して説明する。このポリシリコンTFTは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはDA変換器等を構成するために用いられる。
【0039】
なお、以下の実施例1及び実施例2は発明の第1の実施形態に係る例、実施例3は発明の第2の実施形態に係る例である。
【0040】
実施例1
本実施例に係るポリシリコンTFTを製造するために順次行われる製造工程をTFT素子部の断面模式図を図1〜図6によって示す。
【0041】
まず、図1(a)に示すように、フラットパネルディスプレイ用として使われている石英または無アルカリガラス等からなる透明絶縁性基板10が用意される。基板10に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
【0042】
次に、図1(b)に示すように、アンダーコート層11,12が透明絶縁性基板10上に形成される。このアンダーコート層11,12は、例えばプラズマCVD法によって透明絶縁性基板10上に堆積される、それぞれ厚さ50nmおよび100nmの窒化膜系絶縁膜およびシリコン酸化膜(Si02)である。
【0043】
次いで、図1(c)に示すように、非晶質半導体層13がアンダーコート層11、12上に形成される。この半導体層13は例えばLP−CVD(Low Pressure CVD)法によりアンダーコート層12のシリコン酸化膜上に堆積される例えば厚さ100nmのアモルファスシリコン膜(a−Si)である。LP−CVDは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃、堆積時間35分という条件で行われる。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。この後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理が行なわれることもある。
【0044】
また、半導体層13の上に光透過性絶縁膜(図示せず)が結晶化用犠牲膜として半導体層13上に形成される場合もある。この光透過性絶縁膜は入射光に対して透過性を示し、例えばLP−CVD法により堆積される厚さ10nmのシリコン酸化膜である。レーザーアニール方法によっては、この光透過性絶縁膜を形成しない場合もある。
【0045】
そして、図1(d)に示すように、半導体層13を構成するアモルファスシリコンを結晶化するために、例えばXeClやKrFエキシマレーザをエネルギー光として用いて、レーザアニール処理14が行われる。KrFエキシマレーザが光透過性絶縁膜(図示せず)を介して半導体層13に照射され、これにより半導体層13を加熱する。KrFエキシマレーザのエネルギー密度はおよそ350mJ/cm2である。こうして加熱された状態にある半導体層13内では、アモルファスシリコンが多結晶シリコンとして結晶化する。
【0046】
図2(a)に示す工程では、レーザーアニール処理が施された後に光透過性絶縁膜(図示せず)を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体層15を露出させる。
【0047】
次に、図2(b)にように、レジスト材を半導体層15に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンTFT用マスク領域を残してレジスト材を除去することにより、レジストパターン(図示せず)を形成する。その後、レジストパターン(図示せず)をマスクとして用いたドライエッチング処理により半導体層15をパターニングする。このドライエッチング処理では、例えばCF4およびO2が半導体層15のエッチングガスとして用いられる。ドライエッチング後、レジストパターン(図示せず)を有機剥離液浸漬処理により半導体層15上から除去し、島状半導体層16が形成される。
【0048】
次いで、図2(c)に示すように、島状半導体層16を含む基板全面に、ゲート絶縁膜17を形成する。このゲート絶縁膜17は、例えばプラズマCVD法により島状半導体層16上に堆積される厚さ30nmのシリコン酸化膜である。プラズマCVDは反応ガスとして、正珪酸四エチル:Si(OC2H5)4[略してTEOS(テトラエトキシシラン)]を用い、基板温度350℃という条件で行われる。その後、島状半導体層16のn型MOSおよびp型MOSとなる領域に対して、極低濃度の不純物を注入することもある。n型MOSトランジスタの閾値制御のためには、p型の不純物ドーピングが実施される。これは、例えばCMOSインバータのような論理回路は、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの組み合わせにより構成されるため、n型ならびにp型のTFTの閾値電圧Vthを精密に制御することを目的として実施される。n型TFTの形成用として、閾値電圧Vthを精密に制御するためには、ドーピング条件は、例えば、49BF2+,50keV,5×1012/cm−2で実施される。この場合、p型MOSトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化(マスク枚数の削減)のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるp型MOSトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図ることもある。本工程では、イオン注入によりn型MOSトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも検討されている。
【0049】
次に、p型MOSトランジスタの閾値制御のためn型の不純物ドーピング用のフォトマスク(図示せず)を形成した後、n型の不純物ドーピングが実施される。このときのドーピング条件は、31P+,50keV,5×1012/cm−2で実施される。これら閾値電圧制御のための不純物導入工程は、閾値電圧Vthが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、n型のみもしくはp型のみあるいは両方の工程が省略されることがある。
【0050】
以上により、n型およびp型MOSが形成される領域に所望の濃度の不純物ドーピングが完了され、フォトレジスト(図示せず)が有機剥離液浸漬処理により除去される。その後、Si中に注入されたイオンを活性化させるための活性化熱処理が必要であるが、一般的には、後の熱処理工程において一括して実施される。
【0051】
その後、図2(d)に示すように、ゲート絶縁膜17上にゲート電極18を形成する。このゲート電極18は、例えばスパッタリングによりゲート絶縁膜17のシリコン酸化膜上に厚さ200nmの高融点金属例えばMoW膜を堆積し、パターニングすることにより形成される。この高融点金属膜は、例えば基板温度100℃、Ar圧力4mTorr、供給電力2kW、放電時間60秒という条件で、DCスパッタリングにより製膜される。その後、レジスト材を電極層上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン(図示せず)を形成し、このレジストパターン(図示せず)をマスクとして用いたドライエッチング処理により高融点金属膜がパターニングされ、ゲート電極18が形成される。
【0052】
このドライエッチング処理では、例えばCl2およびO2をエッチングガスとして、圧力25mTorr、マイクロ波パワー1kW、下部電極用高周波パワー25Wの高密度プラズマエッチングにより微細加工が実施される。その後、レジストパターン(図示せず)がゲート電極18上でO2プラズマを用いたアッシング処理20分および有機剥離液浸漬処理により除去される。
【0053】
なお、高融点金属膜上に酸化膜を連続して成膜し、これら2層構造を一括してエッチングすることにより酸化膜19をゲート電極18の保護膜として形成する場合もある。この酸化膜19は、イオン注入時の保護層としても重要な役割を果たす。
【0054】
続いて、半導体層16へのSiのイオン注入(もしくはドーピング)が、n型MOSおよびp型MOS両者に対して一括して行われる。本工程は、後にn型およびp型MOS形成用の低濃度の不純物注入(n−およびp−注入)と高濃度の不純物注入(n+およびp+注入)時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するために行うものであり、結晶回復を容易にするために実施するものである。
【0055】
このようなSiのイオン注入は、注入エネルギーによって強制的にSi結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Siプリアモルファス化(PAI:Pre−amorphization Implants)とも呼ばれている。このPAIの条件は、Si+,35keV,2×1015/cm−2で実施される。
【0056】
その後、図3(a)に示す工程において、フォトリソグラフィーによりn型およびp型の低濃度不純物導入のためのレジストパターン(図示せず)を形成した後、n型およびp型の低濃度不純物20がゲート電極18およびレジストパターン(図示せず)をマスクとして用いてアモルファス化された半導体層16に添加される。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体層16にイオン注入(ドーピング)され、ポリシリコンTFTをpチャネル型にする場合には、ボロンが半導体層16にイオン注入(ドーピング)される。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTの半導体層16を覆った状態で行われる。
【0057】
その後、n型もしくはp型の低濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の低濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、低濃度不純物20がゲート電極18およびレジストパターン(図示せず)をマスクとして用いてアモルファス化された半導体層16に添加される。尚、n型およびp型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,5×1013/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,5×1013/cm−2である。pチャネル型ポリシリコンTFTに対するイオン注入後、レジストパターン(図示せず)が除去される。尚、pチャネル型ポリシリコンTFTに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。図3(b)は、低濃度の不純物が導入された状態を示したもので、低濃度不純物層21が形成されている。
【0058】
次に、図3(c)に示すように、プラズマCVD法を用いて、サイドウォールスペーサーを形成するための絶縁膜22(サイドウォールスペーサー用犠牲膜SiO2)を形成する。このときの条件は、例えば、反応ガスとしてSiH4ガスとO2ガスを用いて、成膜温度350℃の条件で実施される。
【0059】
次いで、図3(d)に示すように、サイドウォールスペーサー形成のための絶縁膜22のドライエッチングが実施される。この場合、絶縁膜22を膜厚分だけ均一にエッチ戻し(エッチバック)する。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてCHF3ガスを用いたRIE(リアクティブイオンエッチング)により実施される。本工程のサイドウォールスペーサー形成においては、所望のサイドウォール幅Wを得るために、前記絶縁膜22の膜厚が調整される。本実施例では、サイドウォール幅Wは絶縁膜22の膜厚を調整することにより、0.2μmが採用された。図3(d)に示す断面図は、サイドウォールスペーサー23が形成された状態を示したものである。
【0060】
図4(a)に示す工程では、先ずフォトリソグラフィーによりn型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を形成した後、n型もしくはp型の高濃度不純物24をレジストパターン(図示せず)をマスクとして用いて前記半導体層16に添加する。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体層16にイオン注入(ドーピング)され、ポリシリコンTFTをpチャネル型にする場合には、ボロンが半導体層16にイオン注入(ドーピング)される。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTの半導体層16を覆った状態で行われる。
【0061】
その後、n型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、高濃度不純物24がレジストパターン(図示せず)をマスクとして用いて半導体層16に添加される。図4(a)に示す断面図は、高濃度の不純物24が導入された状態を示したもので、ソース領域26およびドレイン領域27が形成される。尚、n型およびp型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
【0062】
nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,2×1015/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,2×1015/cm−2である。pチャネル型もしくは、nチャネル型ポリシリコンTFTに対するイオン注入の後、レジストパターン(図示せず)が除去される。
【0063】
次いで、図4(b)に示すように、ゲート電極18並びにソース領域26およびドレイン領域27上に層間絶縁膜28を形成する。この層間絶縁膜28は、例えばプラズマCVD法によって高融点金属のゲート電極18並びにソース領域26およびドレイン領域27の上に堆積される厚さ500nmのシリコン酸化膜である。このプラズマCVDは、基板温度350℃という条件で行われる。
【0064】
更に、図4(c)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、レジストパターンをマスクとして用いたドライエッチング処理により層間絶縁膜28を開口し、これによりゲート電極18、ソース領域26およびドレイン領域27をそれぞれ部分的に露出させ、コンタクト孔29および30を形成する。このドライエッチング処理では、例えばCHF3がエッチングガスとして用いられる。図4(c)は、レジストパターンが層間絶縁膜28上で除去された状態を示したものである。レジストの剥離条件としては、O2プラズマを用いたアッシング処理20分および有機剥離液浸漬処理により除去される。
【0065】
その後、図5(a)に示すように、非晶質半導体膜31を、コンタクト孔29および30が開口された層間絶縁膜28上に形成する。この半導体膜31は、前述の半導体層15の形成時と同様の方式、例えばLP−CVD(Low Pressure CVD)法により堆積された、少なくとも厚さ300nm以上(埋め込みを実施するコンタクト孔径の半分の値以上の厚さで実施)の、例えばアモルファスシリコンシリコン膜(a−Si)である。a−SiのLP−CVDは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃という条件で行われる。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。
【0066】
図5(b)に示す工程では、イオン注入が行われる。本工程では、先ずフォトリソグラフィーによりn型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を形成した後、n型もしくはp型の高濃度不純物をレジストパターン(図示せず)をマスクとして用いて前記半導体膜31に添加する。ポリシリコンTFTをnチャネル型にする場合には、リンを前記半導体膜31にイオン注入(ドーピング)し、ポリシリコンTFTをpチャネル型にする場合には、ボロンを前記半導体膜31にイオン注入(ドーピング)する。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTの半導体膜31を覆った状態で行われる。
【0067】
その後、n型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、高濃度不純物をレジストパターン(図示せず)をマスクとして用いて半導体膜31に添加する。尚、n型およびp型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,2×1015/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,2×1015/cm−2である。pチャネル型もしくは、nチャネル型ポリシリコンTFTに対するイオン注入後、レジストパターン(図示せず)が除去される。
【0068】
図6(a)に示す工程では、前記非晶質半導体(Si)層の結晶化領域上のみを活性化並びに結晶回復させる第1の熱処理(600℃以下の温度での固相成長)工程が施される状態を示したものである。本工程では、熱処理の方法として、例えばファーネス(500℃、2時間)処理が実施された。フラッシュランプアニール方式やレーザーアニール方式のような局所加熱方式の場合には、膜を溶融再結晶化するようなパワーを適用するのではなく、あくまでも600℃以下の温度で固層成長の生じるような低パワー(照射エネルギー密度、照射フルエンス)条件を適用することがポイントであり、ファーネスアニール方式のような加熱方式が理想的である。このようにして熱処理を行うことにより、コンタクト孔底面に存在する再結晶化半導体層26および27をシード(種結晶)として、非晶質半導体膜31は、表面方向にエピタキシャル成長ライクに結晶回復する。同時に、前記非晶質半導体膜31に導入された不純物が活性化される。この時、コンタクト孔領域以外の領域では、下地が絶縁膜であるので結晶成長のシードが存在しないため、結晶回復することがなく、アモルファス状態のままである。このようにして、所望のコンタクト孔領域のみに自己整合的に結晶回復がなされ、単結晶・多結晶状態の領域33とアモルファス状態の領域が区別されて形成される。
【0069】
次に、図6(b)に示すように、非晶質半導体膜のみを溶解する選択エッチャントを用いてエッチングすることにより、コンタクト孔内の多結晶半導体層33、例えば多結晶Si層を自己整合的に残留させ、コンタクト孔を多結晶Si層33で埋め込む。ここで用いた選択エッチャントは、酢酸:CH3COOH、硝酸:HNO3並びにフッ酸:HFを混合したものである。
【0070】
次いで、層間絶縁膜28及びコンタクト孔29,30内に埋め込まれた多結晶Si層33上に、金属電極膜(図示せず)を形成する。この金属電極膜は、例えばDCスパッタリングにより厚さ400nmおよび100nmのアルミニウムおよびTiから成る積層膜である。これらのスパッタリング条件は、先ずTi:100nm成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー2kWの条件下で行なわれる。アルミニウムの成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー10kWの条件下で行なわれる。
【0071】
続いて、レジスト材を金属電極膜上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターンを形成する。その後、レジストパターンをマスクとして用いてドライエッチング処理により金属電極膜をパターニングし、図6(c)に示すように、ソース電極34、およびドレイン電極35を形成する。なお、このドライエッチング処理では、例えばBCl3およびCl2がエッチングガスとして用いられ、BCl3の流量30SCCM、Cl2の流量20SCCM、圧力15mTorr、RFパワー30Wの条件下で、アルミニウムおよびTiの積層膜を一括してエッチングした後、レジストパターンをソース電極34、およびドレイン電極35上から除去する。
【0072】
以上のようにして、ソース領域26及びドレイン領域27にそれぞれ接続する、層間絶縁膜28に形成されたコンタクト孔内にそれぞれ埋め込まれた多結晶Si層からなる、凸型ソース多結晶半導体(Si)層33及び凸型ドレイン多結晶半導体(Si)層33を備える、図6(c)に示すようなポリシリコンTFTが完成する。
【0073】
本実施例では、600℃以下の温度での固相成長を用いて微細なコンタクト孔内を多結晶Siで埋め込むことにより、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンTFTを得ることが出来た。
【0074】
実施例2
本実施例では、実施例1の図6(b)までの工程が実施例1と同一であるため、この部分の詳細な説明は省略する。実施例1と異なる点は、引き続く金属配線形成工程において、良好な金属−シリコンオーミックコンタクトを得るために、不純物をイオン注入して、コンタクト孔内に埋め込まれたn+、p+多結晶半導体(Si)層表面をアモルファス化する点である。これにより、コンタクト抵抗の低減や、金属又はシリコンの異常拡散の抑制が可能である。
【0075】
即ち、先ずフォトリソグラフィーによりn型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を形成した後、このレジストパターンをマスクとして用いて、図7(a)に示すように、n型もしくはp型の高濃度不純物をn+もしくはp+多結晶半導体(Si)層33に注入し、表面をアモルファス化して、アモルファスSi層37を形成する。ポリシリコンTFTをnチャネル型にする場合には、リンをイオン注入(ドーピング)し、ポリシリコンTFTをpチャネル型にする場合には、ボロンをイオン注入(ドーピング)する。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTのn+もしくはp+多結晶半導体(Si)層33を覆った状態で行われる。
【0076】
その後、n型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、このレジストパターン(図示せず)をマスクとして用いて高濃度不純物をn+もしくはp+多結晶半導体(Si)層33に注入する。尚、n型およびp型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
【0077】
nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,2×1015/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,2×1015/cm−2である。pチャネル型もしくは、nチャネル型ポリシリコンTFTに対するイオン注入後、レジストパターン(図示せず)を除去する。
【0078】
その後、図7(b)に示すように、実施例1の図6(c)と同様の金属配線の形成工程が実施されるが、ここではその詳細は省略する。このような工程を経て、ポリシリコンTFTが完成する。
【0079】
本実施例では、n+、p+多結晶シリコンプラグ表面をアモルファス化することにより、更なるコンタクト抵抗の低減や、金属又はシリコンの異常拡散の抑制が可能となり、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンTFTを得ることが出来た。
【0080】
実施例3
本実施例でも、実施例1の図6(b)までが実施例1と同じであるため、この部分の詳細な説明は省略する。本実施例が実施例1および2と異なる点は、n+、p+多結晶半導体(Si)層33表面に高融点金属膜を形成し、高融点金属と半導体との化合物を形成し、例えばシリサイド化して高融点金属シリサイド膜を形成し、コンタクト抵抗の低減を図る点であり、これによりコンタクト部における寄生抵抗の低減が図られ、優れた素子特性が得られる。
【0081】
即ち、まず、図8(a)に示すように、高融点金属シリサイド膜を形成するための前段階として、従来の方法で、高融点金属薄膜38を形成する。この高融点金属薄膜38は、通常、高真空状態まで排気した後、DCマグネトロンスパッタリング方式により形成される。本実施例では、RFパワーと真空度を調整することにより、膜厚50nmの高融点金属を形成した。形成された高融点金属層38は(111)配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造さまざまな状態を形成することができるが、いずれも多結晶状態には変わりがなかった。
【0082】
その後、シリサイド化熱処理として、高融点金属薄膜38に対してランプアニール光等が全面照射される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらは、デバイスのデザインルールに併せて選択される。本実施例では、シリサイド層の界面に沿って不純物が偏析しながら移動するので、シリサイド/Si界面は極めて平坦でかつ高い不純物濃度が維持された状態を保つことができる。本実施例では、熱処理は、タングステンのハロゲンランプを用いたRTA(ラピッドサーマルアニーリング)装置を用いて、500℃以下の温度で実施した。
【0083】
次に、図8(b)に示すように、未反応の高融点金属材料を溶解し、高融点金属シリサイド材料は溶解しない溶液に浸漬し、自己整合的にコンタクトプラグ33上のみに高融点金属シリサイド39を形成する。この選択エッチング処理では、例えば、H2SO4+H2O2水溶液もしくはNH4OH+H2O2水溶液が用いられる。
【0084】
その後、図8(c)に示すように、実施例1の図6(c)ならびに実施例2の図7(b)と同様の金属配線の形成工程を実施するが、ここではその詳細は省略する。このような工程を経て、ポリシリコンTFTが完成する。
【0085】
本実施例では、n+、p+多結晶シリコンプラグ表面をシリサイド化することにより、更なるコンタクト抵抗の低減や、コンタクト部における寄生抵抗の低減が図られ、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンTFTを得ることが出来た。
【0086】
ここで、本発明者は、本発明の核心部分のひとつである図5(a)以降の非晶質半導体(Si)膜31を多結晶半導体(Si)膜33に変換するための600℃以下の温度での固相成長および活性化の検討を行った。
【0087】
非晶質半導体(Si)膜31のソース・ドレイン部の結晶化領域上のみ、すなわち、コンタクト孔内部のみを活性化並びに結晶回復させるために、ファーネス(500℃、2時間)処理が実施された。フラッシュランプアニール方式やレーザーアニール方式のような局所加熱方式の場合には、膜を溶融再結晶化するようなパワーを適用するのではなく、あくまでも600℃以下の温度で固層成長の生じるような低パワー(照射エネルギー密度、照射フルエンス)条件を適用することがポイントであり、ファーネスアニール方式のような加熱方式が好ましい。
【0088】
このようにして熱処理することにより、非晶質の半導体膜31は、その下にある再結晶化半導体層26および27をシード(種結晶)として、表面方向にエピタキシャル成長ライクに結晶回復が進行することを確認した。同時に、導入された不純物が活性化されることも確認した。この時、ソース・ドレイン領域以外の領域では、下地が絶縁膜であるので結晶成長のシードが存在しないため、結晶回復することなくアモルファス状態のままであることも確認した。
【0089】
続いて、コンタクトプラグを完成させるためには、アモルファスSi層のみを溶かす選択エッチャントを用いて、コンタクト内のみに多結晶Siを残留させることができた。ここで用いた選択エッチャントは、酢酸:CH3COOH、硝酸:HNO3並びにフッ酸:HFを混合したものである。このようにして、所望のn+およびp+多結晶半導体(Si)層33部のみを自己整合的に結晶回復させ、単結晶・多結晶状態を作り上げることに成功した。
【0090】
また、本発明者は、図8に示す多結晶Si膜をシリサイド化する試験を行った。採用した方法は、図8(a)に示すような高融点金属膜38と下地のSi膜を接触させてシリサイド化反応させる方法である。この方法では、先ず石英基板上に成膜したSi膜厚100nmのLPCVDポリシリコンを用い、DHF+水素水により洗浄した後、Niを50nmスパッタにより堆積し、前駆体とした。熱処理はRTA装置を用い、N2雰囲気中にて一般的な処理シーケンスにて実施した。
【0091】
一連の試験を通して、200℃での予備加熱を40秒実施し、昇温速度は10℃/sec、降温速度は非制御としている。処理に当たっては、Siのサセプターを使用した間接加熱で行い、温度の制御はサセプター温度をパイロメータでモニタリングして行っている。アニール処理終了後は、H2SO4+H2O2溶液(比率2:1)で、100℃にて5分間のウエットエッチング処理を行い、未反応Niを除去した。生成膜の評価は、電気抵抗を四探針抵抗測定により、生成NixSiy相の同定をXRD(X−ray Diffraction)により、表面モフォロジーおよび生成膜厚の観察をSEM(Scanning Electron Microscopy)により実施した。
【0092】
得られたNixSiy薄膜のシート抵抗を測定したところ、処理温度400℃にてシート抵抗100Ω/□を下回る31.4Ω/□が得られており、さらに処理温度を500℃に上昇した場合には、4.0Ω/□と非常に低抵抗の膜が得られている。これは、先立って検討を行ったTixSiyに比べて、400℃の場合でおよそ半分、500℃の場合であれば1/20のシート抵抗であり、ガラス上へのサブミクロンTFT形成を考えた場合、低温で低抵抗ソース・ドレインを形成する技術として非常に有望であることを確認した。尚、熱処理前のTi膜やNi膜は(111)配向を優先配向とした多結晶構造となっていること、Zr、TiおよびCoを用いても同様に(111)配向を優先配向とした多結晶構造となっていることが別途確認されている。Ni膜のRTA後の結晶状態は、モノシリサイド構造であった。
【0093】
次に、上述の実施形態で得られたポリシリコンTFTを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。
【0094】
図9はこの液晶表示装置の概略的な回路構成を示し、図10はこの液晶表示装置の概略的な断面構造を示し、図11は表示画素周辺の等価回路を示す。
【0095】
液晶表示装置は、図9に示すように、液晶表示パネル100およびこの液晶表示パネル100を制御する液晶コントローラ102を備える。液晶表示パネル100は、例えば液晶層LQがアレイ基板ARおよび対向基板CT間に保持される構造を有し、液晶コントローラ102は液晶表示パネル100から独立した駆動回路基板上に配置される。
【0096】
アレイ基板ARは、ガラス基板上の表示領域DSにおいてマトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って形成される複数の走査線Y(Y1〜Ym)、複数の画素電極PEの列に沿って形成される複数の信号線X(X1〜Xn)、信号線X1〜Xnおよび走査線Y1〜Ymの交差位置にそれぞれ隣接して配置され各々対応走査線Yからの走査信号に応答して対応信号線Xからの映像信号Vpixを取り込み対応画素電極PEに印加する画素スイッチング素子111、走査線Y1〜Ymを駆動する走査線駆動回路103、並びに信号線X1〜Xnを駆動する信号線駆動回路104を備える。各画素スイッチング素子111は上述の実施例のようにして形成される、例えばNチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路103および信号線駆動回路104は、画素スイッチング素子111の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板AR上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板CTは、複数の画素電極PEに対向して配置され、コモン電位Vcomに設定される単一の対向電極CEおよび図示しないカラーフィルタ等を含む。
【0097】
液晶コントローラ102は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Vpix、垂直走査制御信号YCTおよび水平走査制御信号XCTを発生する。垂直走査制御信号YCTは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ENAB等を含み、走査線駆動回路103に供給される。水平走査制御信号XCTは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Vpixと共に信号線駆動回路104に供給される。
【0098】
走査線駆動回路103はシフトレジスタを含み、画素スイッチング素子111を導通させる走査信号を1垂直走査(フレーム)期間毎に走査線Y1〜Ymに順次供給するよう垂直走査制御信号YCTによって制御される。シフトレジスタは1垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Y1〜Ymのうちの1本を選択し、出力イネーブル信号ENABを参照して選択走査線に走査信号を出力する。出力イネーブル信号ENABは垂直走査(フレーム)期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【0099】
信号線駆動回路104はシフトレジスタおよびサンプリング出力回路を有し、各走査線Yが走査信号により駆動される1水平走査期間(1H)において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Vpixを信号線X1〜Xnにそれぞれ供給するように水平走査制御信号XCTによって制御される。
【0100】
尚、対向電極CEは、図11に示すようにコモン電位Vcomに設定される。コモン電位Vcomは通常表示モードにおいて1水平走査期間(H)毎に0Vおよび5Vの一方から他方にレベル反転され、静止画表示モードにおいて1フレーム期間(F)毎に0Vおよび5Vの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように1水平走査期間(H)毎にコモン電位Vcomをレベル反転させる代わりに、例えば2H毎、あるいは1フレーム期間(F)毎にコモン電位Vcomをレベル反転させてもかまわない。
【0101】
極性反転信号は、このコモン電位Vcomのレベル反転に同期して信号線駆動回路104に供給される。そして、信号線駆動回路104は、通常表示モードにおいては0Vから5Vの振幅を持つ映像信号Vpixをコモン電位Vcomに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【0102】
この液晶表示パネル100の液晶層LQは、例えば対向電極CEに設定される0Vのコモン電位Vcomに対して5Vの映像信号Vpixを画素電極PEに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Vpixおよびコモン電位Vcomの電位関係が1水平走査期間(H)毎に交互に反転されるHコモン反転駆動が採用され、静止画表示モードでは1フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
【0103】
表示画面は複数の表示画素PXにより構成される。各表示画素PXは画素電極PEおよび対向電極CE、並びにこれらの間に挟持された液晶層LQの液晶材料を含む。さらに、複数のスタティックメモリ部113および複数の接続制御部114が複数の表示画素PXに対してそれぞれ設けられる。
【0104】
図11に示すように、画素電極PEはこの信号線X上の映像信号Vpixを選択的に取り込む画素スイッチング素子111に接続され、さらに例えば対向電極CEのコモン電位Vcomに等しい電位Vcsに設定される補助容量線に容量結合する。画素電極PEおよび対向電極CEは液晶材料を介して液晶容量を構成し、画素電極PEおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量112を構成する。
【0105】
画素スイッチング素子111は走査線Yからの走査信号によって駆動されたときに信号線X上の映像信号Vpixを表示画素PXに印加する。補助容量112は液晶容量に比べて十分大きな容量値を有し、表示画素PXに印加された映像信号Vpixにより充放電される。補助容量112がこの充放電により映像信号Vpixを保持すると、この映像信号Vpixは画素スイッチング素子111が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極PEおよび対向電極CE間の電位差が維持される。
【0106】
さらに、各スタティックメモリ部113は上述の実施例のようにして形成されるPチャネルポリシリコン薄膜トランジスタQ1,Q3,Q5およびNチャネルポリシリコン薄膜トランジスタQ2,Q4を有し、画素スイッチング素子111から表示画素PXに印加された映像信号VSigを保持する。各接続制御部114はNチャネルポリシリコン薄膜トランジスタQ6およびQ7を有し、表示画素PXおよびスタティックメモリ部113間の電気的な接続を制御するだけでなくスタティックメモリ部113に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
【0107】
薄膜トランジスタQ1,Q2は電源端子Vdd(=5V)および電源端子Vss(=0V)間の電源電圧で動作する第1インバータ回路INV1を構成し、薄膜トランジスタQ3,Q4は電源端子Vdd,Vss間の電源電圧で動作する第2インバータINV2を構成する。インバータ回路INV1の出力端は走査線Yを介して制御される薄膜トランジスタQ5を介してインバータ回路INV2の入力端に接続され、インバータ回路INV2の出力端はインバータ回路INV1の入力端に接続される。薄膜トランジスタQ5は、画素スイッチング素子111が走査線Yからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子111が映像信号Vpixを取り込むまで、薄膜トランジスタQ5は非導通状態に維持される。
【0108】
薄膜トランジスタQ6およびQ7は静止画表示モードにおいて例えば1フレーム毎に交互に高レベルに設定される極性制御信号POL1およびPOL2によりそれぞれ制御される。薄膜トランジスタQ6は画素電極PEとインバータ回路INV2の入力端並びに薄膜トランジスタQ5を介してインバータ回路INV1の出力端との間に接続され、薄膜トランジスタQ7は画素電極PEとインバータ回路INV1の入力端並びにインバータ回路INV2の出力端との間に接続される。
【0109】
この液晶表示装置では、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114を画素スイッチング素子111と同一のアレイ基板AR上に配置した駆動回路一体型となっている。ここで、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部113を設けたことにより、表示画素PXに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部113から表示画素PXに供給されることから、この状態で走査線駆動回路103および信号線駆動回路104をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【符号の説明】
【0110】
10…透明絶縁性基板(ガラス基板)、11…アンダーコート膜(SiN膜)、12…アンダーコート膜(SiO2膜)、13…非晶質(アモルファス)半導体(Si)層、14…レーザー照射光、15…多結晶半導体(Si)層、16…島状半導体層、17…ゲート絶縁膜、18…ゲート電極パターン、19…ゲート電極保護膜、20…イオン注入(ドーピング)〔n−およびp−低濃度不純物注入〕、21…n−およびp−低濃度不純物注入層、22…サイドウォール形成用絶縁膜、23…サイドウォールスペーサ、24…イオン注入(ドーピング)〔n+およびp+高濃度不純物注入〕、26…ソース領域、27…ドレイン領域、28…層間絶縁膜、29、30…コンタクト孔、31…非晶質半導体(Si)層、32、36…イオン注入(ドーピング)〔n+およびp+高濃度不純物注入〕、33…多結晶Si層(ソースおよびドレイン凸型多結晶半導体(Si)層)、34…ソース電極、35…ドレイン電極、37…アモルファスSi層、38…高融点金属膜、39…高融点金属シリサイド膜、100…液晶表示パネル、102…液晶コントローラ、103…走査線駆動回路、104…信号線駆動回路、111…画素スイッチング素子、112…補助容量、113…スタティックメモリ部、114…接続制御部。
【技術分野】
【0001】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体層技術は、薄膜トランジスタ(TFT: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはMOS(MIS)構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている(例えば、非特許文献1〜3を参照)。
【0003】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【0004】
このような薄膜トランジスタの活性層(キャリア移動層)は、例えばシリコン半導体層からなる。シリコン半導体層は、非晶質シリコン(アモルファスシリコン:a−Si)と結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)とに分類される。多結晶質シリコンは、主に多結晶シリコン(Poly−Si)であるが、微結晶シリコン(μc−Si)も多結晶質シリコンに含まれる。シリコン以外の半導体層材料としては、例えばSiGe、SiO、CdSe、Te、CdS等が挙げられる。
【0005】
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の10倍から100倍程度大きい。この特性は、スイッチング素子の半導体層材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびCMOSトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は、液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、EPROM、EEPROM、CCD、およびRAM等を構成する場合に必要となる。
【0006】
ここで、多結晶質シリコンの半導体層を形成する従来の代表的プロセスについて説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、この上に、アンダーコート層(またはバッファ層)として例えばシリコン酸化膜(SiO2)が形成され、さらにこのアンダーコート層上に、半導体層としてアモルファスシリコン膜(a−Si)が約50nm〜100nm程度の厚さで形成される。その後、アモルファスシリコン膜中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン膜に照射し、アモルファスシリコンを多結晶質シリコンに変換する。
【0007】
このようにして、ガラス基板上に形成された薄膜半導体層にIC(LSI)分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
【0008】
現在では、以上のように多結晶質シリコンの半導体層がnチャネル型またはpチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度(電界効果による電子または正孔の移動度)がnチャネル型で100〜150cm2/Vsec程度となり、pチャネル型で100cm2/Vsec程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【0009】
以上のように、薄膜半導体装置の微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、デバイスの微細化の進展に伴い、物理限界とも思える種々の問題が顕在化しているが、とりわけコンタクトに関する問題は深刻である。0.5μmTFTにけるコンタクト径は0.5〜0.6μmが想定され、いわゆるアスペクト比(深さ/径)は確実に1を超えると思われる。このような小さく深いコンタクトに配線を形成する技術は、避けることができない重要な課題である。
【0010】
次に、コンタクトに付随する問題点、及び微細化に伴うコンタクト抵抗率低減の必要性について説明する。良く知られているようにコンタクト抵抗:RCは、RC≒A−1・exp(2√(εSm*)/h・φB/√N)で与えられる。ここでAはコンタクト面積、εSは半導体の誘電率、m*はキャリアの有効質量、hはプランク定数、φBはショットキー障壁高さ、Nは不純物濃度である。
【0011】
この式により単純にコンタクト径を1.0μmから0.5μmに縮小すると、コンタクト抵抗RCは4倍に増加することがわかる。低いRCを実現するためにはショットキー障壁高さφBを小さくNを大きくすることが必要である。φBに関しては、n型およびp型に対する値の和が半導体のバンドギャップに等しいため、CMOSデバイスにおいては両者ともに低くすることはできない。また、Nに関しても、その値は不純物の固溶度によりほぼ決定され、熱平衡状態では現状の値がほぼ限界である。従って、RCの増大を抑制することは、物理的に極めて困難な状況になってきていると考えられる。
【0012】
加えて、配線金属とSiとの界面の問題が存在する。例としては、Al/Si系におけるスパイク現象(もしくはアロイ・ピット)や、Al−Si/Si系におけるSi析出の問題などをあげることができ、これらはそれぞれ接合破壊、コンタクト抵抗の増大という不良をもたらす。
【0013】
また、このような微細なコンタクト孔内を洗浄することも困難であり、数nm程度のごく薄い絶縁膜(自然酸化膜)が存在してもコンタクト不良に結びつく。
【0014】
その他にコンタクトを製造する上で大きな障害となるのが表面段差の問題である。層間絶縁膜の膜厚は歩留りや耐圧の維持、および浮遊容量の増加を防止するために薄くすることは困難であり、一方、コンタクト径は微細化に伴い縮小されることによりコンタクトのアスペクト比(コンタクト深さ/コンタクト寸法)は前にも述べたように大きくなることは避けられない。
【0015】
このような下地形状に対して、従来のスパッタリング法による配線形成ではもはや断線不良や信頼性不良が避けられない状況となっている。これらの不良を回避するために従来のプロセスでは、コンタクト孔の形成時にレジストの形状をテーパー形状となるように形成し、続くコンタクトエッチング時に前記レジストの形状が転写されるようにエッチングすることにより対応してきた。しかしながら、サブミクロン領域のデバイス作製においては、もはや前記レジストのテーパー転写という方法はデザインルール的に適用が困難である。
【0016】
微細素子の先輩格であるLSI素子では、タングステン(W)の選択成長技術やブランケットCVD技術による微細コンタクトの埋め込み技術により問題の解決を図っている。しかし、これらのCVDを行うためには500℃以上股は600℃以上のプロセス温度が必要となり、ガラスを基板材料とするTFTには適用が困難である。ガラス基板上では、耐熱性の観点からその処理温度を600℃以下にしなければならず、低温プロセスでも埋め込みが可能な代替技術の開発が望まれている。
【先行技術文献】
【非特許文献】
【0017】
【非特許文献1】P.G. LeComber, W.E. Spear and A. Ghaith,“Amorphous-Silicon Field-Effect Device and Possible Application”, Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979
【非特許文献2】フラットパネルディスプレイ1998,pp.206−222
【非特許文献3】フラットパネルディスプレイ2003,pp.164−184
【非特許文献4】T. Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda,“10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing”, Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398
【発明の概要】
【発明が解決しようとする課題】
【0018】
上述したガラス基板の耐熱性を考慮すると、高性能薄膜トランジスタの製造プロセスに、600℃以上の熱処理温度のプロセスを適用することは困難であり、加えて低コストの基板を適用するためには更なるプロセスの低温化が求められている。
【0019】
また、熱処理時間に関しても、長時間を伴うような熱処理方法では実用的な解決策とはなり得ない。更に、大型基板の採用と共にバッチ処理(一度に複数枚の処理を行うことにより一枚あたりの処理時間を短縮する方式)の適用が難しくなってきており、枚葉処理化の流れに伴って、製造タクトおよび装置コストの観点より、低コストプロセスでの解決策が望まれている。
【0020】
先ず、低温プロセスという視点からメッキを用いたプロセスが候補として挙げられる。しかしながら、メッキによるコンタクトの埋め込みプロセスについては、選択・非選択を問わず、プロセスの制御が非常に困難であるばかりか、プロセスで消費する薬液および薬液の回収および処理のために必要となる付帯設備など、高コストプロセスとなることが避けられない。加えて、現状適用できる可能性がある材料が銅(Cu)に限定され、Cuを適用するためにはその拡散を防止するバリアメタルの形成技術の開発も必要となる。
【0021】
本発明は、以上のような事情を考慮してなされ、その目的は、微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供することにある。
【0022】
本発明の他の目的は、低温プロセスにより微細かつ低抵抗のコンタクトの埋め込みを可能とした、信頼性の高い素子特性を有する薄膜半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0023】
上記課題を解決するため、本発明の第1の態様は、透明絶縁性基板上に形成され、所定の間隔を隔てて第1導電型の不純物を含むソース領域及び第1導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第1及び第2のコンタクト孔内にそれぞれ埋め込まれた第1導電型の不純物を含む凸型ソース多結晶半導体層並びに第1導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする薄膜半導体装置を提供する。
【0024】
この薄膜半導体装置は、前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することが出来る。
【0025】
本発明の第2の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程、前記非晶質半導体層に結晶化領域を形成する工程、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、前記ゲート電極をマスクとして用いて、前記結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入し、ソース領域及びドレイン領域を形成する工程、得られた構造の表面に層間絶縁膜を形成する工程、前記層間絶縁膜に、前記ソース領域及びドレイン領域にそれぞれ接続する第1及び第2のコンタクト孔を形成する工程、前記第1及び第2のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、前記非晶質半導体膜に不純物を導入する工程、前記非晶質半導体膜に第1の熱処理を施して、前記非晶質半導体膜内の不純物を活性化するとともに、前記ソース拡散領域及びドレイン拡散領域に接する前記第1及び第2のコンタクト孔内に埋め込まれた非晶質半導体を結晶回復させ、多結晶半導体とする工程、及び選択エッチングにより前記非晶質半導体膜を除去して、前記第1及び第2のコンタクト孔内の多結晶半導体のみを残すことにより、自己整合的に第1のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ソース拡散層、及び自己整合的に第2のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ドレイン拡散層をそれぞれ形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【0026】
この薄膜半導体装置の製造方法は、前記選択エッチング工程の後に、不純物を導入し、前記第1及び第2のコンタクト孔内の多結晶半導体の不純物濃度を高めると共に、その表面を非晶質化する工程を更に具備することが出来る。
【0027】
また、前記選択エッチング工程の後、不純物を導入する工程の前に、Si又はGeのドーピングを行い、前記第1及び第2のコンタクト孔内の多結晶半導体の表面をアモルファス化する工程を更に具備することが出来る。
【0028】
また、選択エッチング工程の後に、全面に高融点金属膜を形成する工程、第2の熱処理を施して、前記高融点金属と前記第1及び第2のコンタクト孔内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる薄膜を形成する工程、及び前記高融点金属膜を選択エッチングし、自己整合的に前記第1及び第2のコンタクト孔内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる薄膜を残す工程を更に具備することが出来る。
【0029】
この場合、前記高融点金属としてTi、Co、Mo、及びWからなる群から選ばれた1種を用いることが出来る。
【0030】
以上の薄膜半導体装置の製造方法において、前記第1及び第2の熱処理として、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法を用いることが出来る。
【0031】
本発明の第3の態様は、上述した薄膜半導体装置を備えることを特徴とする表示装置を提供する。
【発明の効果】
【0032】
本発明の第1の態様によると、凸型ソース・ドレイン構造を有することにより、微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置が提供される。
【0033】
本発明の第2の態様によると、600℃以下の温度での固相成長を用いることにより、微細かつ低抵抗のコンタクトの埋め込みを可能とした、信頼性の高い素子特性を有する薄膜半導体装置の製造方法が提供される。
【図面の簡単な説明】
【0034】
【図1】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図2】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図3】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図4】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図5】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図6】実施例1に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図7】実施例2に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図8】実施例3に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。
【図9】図1〜図8に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図10】液晶表示装置の概略的な断面構造を示す図である。
【図11】図10に示す表示画素周辺の等価回路を示す図である。
【発明を実施するための形態】
【0035】
以下、本発明の実施形態について説明する。
【0036】
本発明の第1の実施形態では、微細化に伴うコンタクト抵抗の増加を防止するため、600℃以下の温度での固相成長によりコンタクト孔内に多結晶半導体を埋め込むことにより、凸型ソース・ドレイン構造を形成し、課題の解決を図った。また、このような微細な埋め込みコンタクトにより、続くメタライゼーション工程における被覆性の不良の低減を図った。
【0037】
本発明の第2の実施形態では、600℃以下の温度での固相成長によりコンタクト孔内に埋め込まれた多結晶半導体の表面をシリサイド化することにより、更にコンタクト抵抗の低減を図った。また、コンタクト孔内に埋め込まれた多結晶半導体の表面をシリサイド化することにより、多結晶半導体と配線金属との界面におけるスパイク現象やSi析出を防止し、信頼性の向上を図った。
【0038】
以下、本発明の第1及び第2の実施形態の様々な実施例に係る薄膜半導体装置である、ポリシリコン薄膜トランジスタ(TFT)の製造プロセスについて、添付図面を参照して説明する。このポリシリコンTFTは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはDA変換器等を構成するために用いられる。
【0039】
なお、以下の実施例1及び実施例2は発明の第1の実施形態に係る例、実施例3は発明の第2の実施形態に係る例である。
【0040】
実施例1
本実施例に係るポリシリコンTFTを製造するために順次行われる製造工程をTFT素子部の断面模式図を図1〜図6によって示す。
【0041】
まず、図1(a)に示すように、フラットパネルディスプレイ用として使われている石英または無アルカリガラス等からなる透明絶縁性基板10が用意される。基板10に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。
【0042】
次に、図1(b)に示すように、アンダーコート層11,12が透明絶縁性基板10上に形成される。このアンダーコート層11,12は、例えばプラズマCVD法によって透明絶縁性基板10上に堆積される、それぞれ厚さ50nmおよび100nmの窒化膜系絶縁膜およびシリコン酸化膜(Si02)である。
【0043】
次いで、図1(c)に示すように、非晶質半導体層13がアンダーコート層11、12上に形成される。この半導体層13は例えばLP−CVD(Low Pressure CVD)法によりアンダーコート層12のシリコン酸化膜上に堆積される例えば厚さ100nmのアモルファスシリコン膜(a−Si)である。LP−CVDは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃、堆積時間35分という条件で行われる。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。この後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理が行なわれることもある。
【0044】
また、半導体層13の上に光透過性絶縁膜(図示せず)が結晶化用犠牲膜として半導体層13上に形成される場合もある。この光透過性絶縁膜は入射光に対して透過性を示し、例えばLP−CVD法により堆積される厚さ10nmのシリコン酸化膜である。レーザーアニール方法によっては、この光透過性絶縁膜を形成しない場合もある。
【0045】
そして、図1(d)に示すように、半導体層13を構成するアモルファスシリコンを結晶化するために、例えばXeClやKrFエキシマレーザをエネルギー光として用いて、レーザアニール処理14が行われる。KrFエキシマレーザが光透過性絶縁膜(図示せず)を介して半導体層13に照射され、これにより半導体層13を加熱する。KrFエキシマレーザのエネルギー密度はおよそ350mJ/cm2である。こうして加熱された状態にある半導体層13内では、アモルファスシリコンが多結晶シリコンとして結晶化する。
【0046】
図2(a)に示す工程では、レーザーアニール処理が施された後に光透過性絶縁膜(図示せず)を希フッ酸もしくはバッファードフッ酸などの溶液にて除去し、多結晶シリコンとして結晶化された半導体層15を露出させる。
【0047】
次に、図2(b)にように、レジスト材を半導体層15に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンTFT用マスク領域を残してレジスト材を除去することにより、レジストパターン(図示せず)を形成する。その後、レジストパターン(図示せず)をマスクとして用いたドライエッチング処理により半導体層15をパターニングする。このドライエッチング処理では、例えばCF4およびO2が半導体層15のエッチングガスとして用いられる。ドライエッチング後、レジストパターン(図示せず)を有機剥離液浸漬処理により半導体層15上から除去し、島状半導体層16が形成される。
【0048】
次いで、図2(c)に示すように、島状半導体層16を含む基板全面に、ゲート絶縁膜17を形成する。このゲート絶縁膜17は、例えばプラズマCVD法により島状半導体層16上に堆積される厚さ30nmのシリコン酸化膜である。プラズマCVDは反応ガスとして、正珪酸四エチル:Si(OC2H5)4[略してTEOS(テトラエトキシシラン)]を用い、基板温度350℃という条件で行われる。その後、島状半導体層16のn型MOSおよびp型MOSとなる領域に対して、極低濃度の不純物を注入することもある。n型MOSトランジスタの閾値制御のためには、p型の不純物ドーピングが実施される。これは、例えばCMOSインバータのような論理回路は、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの組み合わせにより構成されるため、n型ならびにp型のTFTの閾値電圧Vthを精密に制御することを目的として実施される。n型TFTの形成用として、閾値電圧Vthを精密に制御するためには、ドーピング条件は、例えば、49BF2+,50keV,5×1012/cm−2で実施される。この場合、p型MOSトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化(マスク枚数の削減)のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるp型MOSトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図ることもある。本工程では、イオン注入によりn型MOSトランジスタのドーピング量の調整を図っているが、半導体膜形成用のアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも検討されている。
【0049】
次に、p型MOSトランジスタの閾値制御のためn型の不純物ドーピング用のフォトマスク(図示せず)を形成した後、n型の不純物ドーピングが実施される。このときのドーピング条件は、31P+,50keV,5×1012/cm−2で実施される。これら閾値電圧制御のための不純物導入工程は、閾値電圧Vthが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、n型のみもしくはp型のみあるいは両方の工程が省略されることがある。
【0050】
以上により、n型およびp型MOSが形成される領域に所望の濃度の不純物ドーピングが完了され、フォトレジスト(図示せず)が有機剥離液浸漬処理により除去される。その後、Si中に注入されたイオンを活性化させるための活性化熱処理が必要であるが、一般的には、後の熱処理工程において一括して実施される。
【0051】
その後、図2(d)に示すように、ゲート絶縁膜17上にゲート電極18を形成する。このゲート電極18は、例えばスパッタリングによりゲート絶縁膜17のシリコン酸化膜上に厚さ200nmの高融点金属例えばMoW膜を堆積し、パターニングすることにより形成される。この高融点金属膜は、例えば基板温度100℃、Ar圧力4mTorr、供給電力2kW、放電時間60秒という条件で、DCスパッタリングにより製膜される。その後、レジスト材を電極層上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン(図示せず)を形成し、このレジストパターン(図示せず)をマスクとして用いたドライエッチング処理により高融点金属膜がパターニングされ、ゲート電極18が形成される。
【0052】
このドライエッチング処理では、例えばCl2およびO2をエッチングガスとして、圧力25mTorr、マイクロ波パワー1kW、下部電極用高周波パワー25Wの高密度プラズマエッチングにより微細加工が実施される。その後、レジストパターン(図示せず)がゲート電極18上でO2プラズマを用いたアッシング処理20分および有機剥離液浸漬処理により除去される。
【0053】
なお、高融点金属膜上に酸化膜を連続して成膜し、これら2層構造を一括してエッチングすることにより酸化膜19をゲート電極18の保護膜として形成する場合もある。この酸化膜19は、イオン注入時の保護層としても重要な役割を果たす。
【0054】
続いて、半導体層16へのSiのイオン注入(もしくはドーピング)が、n型MOSおよびp型MOS両者に対して一括して行われる。本工程は、後にn型およびp型MOS形成用の低濃度の不純物注入(n−およびp−注入)と高濃度の不純物注入(n+およびp+注入)時に欠陥が発生し、引き続くアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するために行うものであり、結晶回復を容易にするために実施するものである。
【0055】
このようなSiのイオン注入は、注入エネルギーによって強制的にSi結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Siプリアモルファス化(PAI:Pre−amorphization Implants)とも呼ばれている。このPAIの条件は、Si+,35keV,2×1015/cm−2で実施される。
【0056】
その後、図3(a)に示す工程において、フォトリソグラフィーによりn型およびp型の低濃度不純物導入のためのレジストパターン(図示せず)を形成した後、n型およびp型の低濃度不純物20がゲート電極18およびレジストパターン(図示せず)をマスクとして用いてアモルファス化された半導体層16に添加される。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体層16にイオン注入(ドーピング)され、ポリシリコンTFTをpチャネル型にする場合には、ボロンが半導体層16にイオン注入(ドーピング)される。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTの半導体層16を覆った状態で行われる。
【0057】
その後、n型もしくはp型の低濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の低濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、低濃度不純物20がゲート電極18およびレジストパターン(図示せず)をマスクとして用いてアモルファス化された半導体層16に添加される。尚、n型およびp型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,5×1013/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,5×1013/cm−2である。pチャネル型ポリシリコンTFTに対するイオン注入後、レジストパターン(図示せず)が除去される。尚、pチャネル型ポリシリコンTFTに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。図3(b)は、低濃度の不純物が導入された状態を示したもので、低濃度不純物層21が形成されている。
【0058】
次に、図3(c)に示すように、プラズマCVD法を用いて、サイドウォールスペーサーを形成するための絶縁膜22(サイドウォールスペーサー用犠牲膜SiO2)を形成する。このときの条件は、例えば、反応ガスとしてSiH4ガスとO2ガスを用いて、成膜温度350℃の条件で実施される。
【0059】
次いで、図3(d)に示すように、サイドウォールスペーサー形成のための絶縁膜22のドライエッチングが実施される。この場合、絶縁膜22を膜厚分だけ均一にエッチ戻し(エッチバック)する。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、エッチングガスとしてCHF3ガスを用いたRIE(リアクティブイオンエッチング)により実施される。本工程のサイドウォールスペーサー形成においては、所望のサイドウォール幅Wを得るために、前記絶縁膜22の膜厚が調整される。本実施例では、サイドウォール幅Wは絶縁膜22の膜厚を調整することにより、0.2μmが採用された。図3(d)に示す断面図は、サイドウォールスペーサー23が形成された状態を示したものである。
【0060】
図4(a)に示す工程では、先ずフォトリソグラフィーによりn型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を形成した後、n型もしくはp型の高濃度不純物24をレジストパターン(図示せず)をマスクとして用いて前記半導体層16に添加する。ポリシリコンTFTをnチャネル型にする場合には、リンが半導体層16にイオン注入(ドーピング)され、ポリシリコンTFTをpチャネル型にする場合には、ボロンが半導体層16にイオン注入(ドーピング)される。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTの半導体層16を覆った状態で行われる。
【0061】
その後、n型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、高濃度不純物24がレジストパターン(図示せず)をマスクとして用いて半導体層16に添加される。図4(a)に示す断面図は、高濃度の不純物24が導入された状態を示したもので、ソース領域26およびドレイン領域27が形成される。尚、n型およびp型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
【0062】
nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,2×1015/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,2×1015/cm−2である。pチャネル型もしくは、nチャネル型ポリシリコンTFTに対するイオン注入の後、レジストパターン(図示せず)が除去される。
【0063】
次いで、図4(b)に示すように、ゲート電極18並びにソース領域26およびドレイン領域27上に層間絶縁膜28を形成する。この層間絶縁膜28は、例えばプラズマCVD法によって高融点金属のゲート電極18並びにソース領域26およびドレイン領域27の上に堆積される厚さ500nmのシリコン酸化膜である。このプラズマCVDは、基板温度350℃という条件で行われる。
【0064】
更に、図4(c)に示すように、フォトリソグラフィーによりレジストパターンを形成した後、レジストパターンをマスクとして用いたドライエッチング処理により層間絶縁膜28を開口し、これによりゲート電極18、ソース領域26およびドレイン領域27をそれぞれ部分的に露出させ、コンタクト孔29および30を形成する。このドライエッチング処理では、例えばCHF3がエッチングガスとして用いられる。図4(c)は、レジストパターンが層間絶縁膜28上で除去された状態を示したものである。レジストの剥離条件としては、O2プラズマを用いたアッシング処理20分および有機剥離液浸漬処理により除去される。
【0065】
その後、図5(a)に示すように、非晶質半導体膜31を、コンタクト孔29および30が開口された層間絶縁膜28上に形成する。この半導体膜31は、前述の半導体層15の形成時と同様の方式、例えばLP−CVD(Low Pressure CVD)法により堆積された、少なくとも厚さ300nm以上(埋め込みを実施するコンタクト孔径の半分の値以上の厚さで実施)の、例えばアモルファスシリコンシリコン膜(a−Si)である。a−SiのLP−CVDは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃という条件で行われる。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。
【0066】
図5(b)に示す工程では、イオン注入が行われる。本工程では、先ずフォトリソグラフィーによりn型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を形成した後、n型もしくはp型の高濃度不純物をレジストパターン(図示せず)をマスクとして用いて前記半導体膜31に添加する。ポリシリコンTFTをnチャネル型にする場合には、リンを前記半導体膜31にイオン注入(ドーピング)し、ポリシリコンTFTをpチャネル型にする場合には、ボロンを前記半導体膜31にイオン注入(ドーピング)する。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTの半導体膜31を覆った状態で行われる。
【0067】
その後、n型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、高濃度不純物をレジストパターン(図示せず)をマスクとして用いて半導体膜31に添加する。尚、n型およびp型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,2×1015/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,2×1015/cm−2である。pチャネル型もしくは、nチャネル型ポリシリコンTFTに対するイオン注入後、レジストパターン(図示せず)が除去される。
【0068】
図6(a)に示す工程では、前記非晶質半導体(Si)層の結晶化領域上のみを活性化並びに結晶回復させる第1の熱処理(600℃以下の温度での固相成長)工程が施される状態を示したものである。本工程では、熱処理の方法として、例えばファーネス(500℃、2時間)処理が実施された。フラッシュランプアニール方式やレーザーアニール方式のような局所加熱方式の場合には、膜を溶融再結晶化するようなパワーを適用するのではなく、あくまでも600℃以下の温度で固層成長の生じるような低パワー(照射エネルギー密度、照射フルエンス)条件を適用することがポイントであり、ファーネスアニール方式のような加熱方式が理想的である。このようにして熱処理を行うことにより、コンタクト孔底面に存在する再結晶化半導体層26および27をシード(種結晶)として、非晶質半導体膜31は、表面方向にエピタキシャル成長ライクに結晶回復する。同時に、前記非晶質半導体膜31に導入された不純物が活性化される。この時、コンタクト孔領域以外の領域では、下地が絶縁膜であるので結晶成長のシードが存在しないため、結晶回復することがなく、アモルファス状態のままである。このようにして、所望のコンタクト孔領域のみに自己整合的に結晶回復がなされ、単結晶・多結晶状態の領域33とアモルファス状態の領域が区別されて形成される。
【0069】
次に、図6(b)に示すように、非晶質半導体膜のみを溶解する選択エッチャントを用いてエッチングすることにより、コンタクト孔内の多結晶半導体層33、例えば多結晶Si層を自己整合的に残留させ、コンタクト孔を多結晶Si層33で埋め込む。ここで用いた選択エッチャントは、酢酸:CH3COOH、硝酸:HNO3並びにフッ酸:HFを混合したものである。
【0070】
次いで、層間絶縁膜28及びコンタクト孔29,30内に埋め込まれた多結晶Si層33上に、金属電極膜(図示せず)を形成する。この金属電極膜は、例えばDCスパッタリングにより厚さ400nmおよび100nmのアルミニウムおよびTiから成る積層膜である。これらのスパッタリング条件は、先ずTi:100nm成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー2kWの条件下で行なわれる。アルミニウムの成膜は、基板温度100℃、Ar圧力が4mTorr、RFパワー10kWの条件下で行なわれる。
【0071】
続いて、レジスト材を金属電極膜上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターンを形成する。その後、レジストパターンをマスクとして用いてドライエッチング処理により金属電極膜をパターニングし、図6(c)に示すように、ソース電極34、およびドレイン電極35を形成する。なお、このドライエッチング処理では、例えばBCl3およびCl2がエッチングガスとして用いられ、BCl3の流量30SCCM、Cl2の流量20SCCM、圧力15mTorr、RFパワー30Wの条件下で、アルミニウムおよびTiの積層膜を一括してエッチングした後、レジストパターンをソース電極34、およびドレイン電極35上から除去する。
【0072】
以上のようにして、ソース領域26及びドレイン領域27にそれぞれ接続する、層間絶縁膜28に形成されたコンタクト孔内にそれぞれ埋め込まれた多結晶Si層からなる、凸型ソース多結晶半導体(Si)層33及び凸型ドレイン多結晶半導体(Si)層33を備える、図6(c)に示すようなポリシリコンTFTが完成する。
【0073】
本実施例では、600℃以下の温度での固相成長を用いて微細なコンタクト孔内を多結晶Siで埋め込むことにより、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンTFTを得ることが出来た。
【0074】
実施例2
本実施例では、実施例1の図6(b)までの工程が実施例1と同一であるため、この部分の詳細な説明は省略する。実施例1と異なる点は、引き続く金属配線形成工程において、良好な金属−シリコンオーミックコンタクトを得るために、不純物をイオン注入して、コンタクト孔内に埋め込まれたn+、p+多結晶半導体(Si)層表面をアモルファス化する点である。これにより、コンタクト抵抗の低減や、金属又はシリコンの異常拡散の抑制が可能である。
【0075】
即ち、先ずフォトリソグラフィーによりn型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を形成した後、このレジストパターンをマスクとして用いて、図7(a)に示すように、n型もしくはp型の高濃度不純物をn+もしくはp+多結晶半導体(Si)層33に注入し、表面をアモルファス化して、アモルファスSi層37を形成する。ポリシリコンTFTをnチャネル型にする場合には、リンをイオン注入(ドーピング)し、ポリシリコンTFTをpチャネル型にする場合には、ボロンをイオン注入(ドーピング)する。この際、nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスク(図示せず)により他方のポリシリコンTFTのn+もしくはp+多結晶半導体(Si)層33を覆った状態で行われる。
【0076】
その後、n型もしくはp型の高濃度不純物導入のためのレジストパターン(図示せず)を除去し、もう一方のp型もしくはn型の高濃度不純物導入のためのフォトリソグラフィーによりレジストパターン(図示せず)を形成した後、このレジストパターン(図示せず)をマスクとして用いて高濃度不純物をn+もしくはp+多結晶半導体(Si)層33に注入する。尚、n型およびp型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。
【0077】
nチャネル型ポリシリコンTFTおよびpチャネル型ポリシリコンTFTの各々に対するイオン注入条件は、例えばnチャネル型ポリシリコンTFTに対して、31P+,35keV,2×1015/cm−2、pチャネル型ポリシリコンTFTに対して、49BF2+,35keV,2×1015/cm−2である。pチャネル型もしくは、nチャネル型ポリシリコンTFTに対するイオン注入後、レジストパターン(図示せず)を除去する。
【0078】
その後、図7(b)に示すように、実施例1の図6(c)と同様の金属配線の形成工程が実施されるが、ここではその詳細は省略する。このような工程を経て、ポリシリコンTFTが完成する。
【0079】
本実施例では、n+、p+多結晶シリコンプラグ表面をアモルファス化することにより、更なるコンタクト抵抗の低減や、金属又はシリコンの異常拡散の抑制が可能となり、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンTFTを得ることが出来た。
【0080】
実施例3
本実施例でも、実施例1の図6(b)までが実施例1と同じであるため、この部分の詳細な説明は省略する。本実施例が実施例1および2と異なる点は、n+、p+多結晶半導体(Si)層33表面に高融点金属膜を形成し、高融点金属と半導体との化合物を形成し、例えばシリサイド化して高融点金属シリサイド膜を形成し、コンタクト抵抗の低減を図る点であり、これによりコンタクト部における寄生抵抗の低減が図られ、優れた素子特性が得られる。
【0081】
即ち、まず、図8(a)に示すように、高融点金属シリサイド膜を形成するための前段階として、従来の方法で、高融点金属薄膜38を形成する。この高融点金属薄膜38は、通常、高真空状態まで排気した後、DCマグネトロンスパッタリング方式により形成される。本実施例では、RFパワーと真空度を調整することにより、膜厚50nmの高融点金属を形成した。形成された高融点金属層38は(111)配向の強い多結晶層であった。この結晶状態は、成膜条件により結晶粒径や粒状構造および柱状構造さまざまな状態を形成することができるが、いずれも多結晶状態には変わりがなかった。
【0082】
その後、シリサイド化熱処理として、高融点金属薄膜38に対してランプアニール光等が全面照射される。ここでは、熱処理として、レーザーアニール、フラッシュランプアニール、ハロゲンランプアニールならびに熱処理炉のいずれかが適用される。これらは、デバイスのデザインルールに併せて選択される。本実施例では、シリサイド層の界面に沿って不純物が偏析しながら移動するので、シリサイド/Si界面は極めて平坦でかつ高い不純物濃度が維持された状態を保つことができる。本実施例では、熱処理は、タングステンのハロゲンランプを用いたRTA(ラピッドサーマルアニーリング)装置を用いて、500℃以下の温度で実施した。
【0083】
次に、図8(b)に示すように、未反応の高融点金属材料を溶解し、高融点金属シリサイド材料は溶解しない溶液に浸漬し、自己整合的にコンタクトプラグ33上のみに高融点金属シリサイド39を形成する。この選択エッチング処理では、例えば、H2SO4+H2O2水溶液もしくはNH4OH+H2O2水溶液が用いられる。
【0084】
その後、図8(c)に示すように、実施例1の図6(c)ならびに実施例2の図7(b)と同様の金属配線の形成工程を実施するが、ここではその詳細は省略する。このような工程を経て、ポリシリコンTFTが完成する。
【0085】
本実施例では、n+、p+多結晶シリコンプラグ表面をシリサイド化することにより、更なるコンタクト抵抗の低減や、コンタクト部における寄生抵抗の低減が図られ、凸型ソース・ドレイン構造の、優れた素子特性を有するポリシリコンTFTを得ることが出来た。
【0086】
ここで、本発明者は、本発明の核心部分のひとつである図5(a)以降の非晶質半導体(Si)膜31を多結晶半導体(Si)膜33に変換するための600℃以下の温度での固相成長および活性化の検討を行った。
【0087】
非晶質半導体(Si)膜31のソース・ドレイン部の結晶化領域上のみ、すなわち、コンタクト孔内部のみを活性化並びに結晶回復させるために、ファーネス(500℃、2時間)処理が実施された。フラッシュランプアニール方式やレーザーアニール方式のような局所加熱方式の場合には、膜を溶融再結晶化するようなパワーを適用するのではなく、あくまでも600℃以下の温度で固層成長の生じるような低パワー(照射エネルギー密度、照射フルエンス)条件を適用することがポイントであり、ファーネスアニール方式のような加熱方式が好ましい。
【0088】
このようにして熱処理することにより、非晶質の半導体膜31は、その下にある再結晶化半導体層26および27をシード(種結晶)として、表面方向にエピタキシャル成長ライクに結晶回復が進行することを確認した。同時に、導入された不純物が活性化されることも確認した。この時、ソース・ドレイン領域以外の領域では、下地が絶縁膜であるので結晶成長のシードが存在しないため、結晶回復することなくアモルファス状態のままであることも確認した。
【0089】
続いて、コンタクトプラグを完成させるためには、アモルファスSi層のみを溶かす選択エッチャントを用いて、コンタクト内のみに多結晶Siを残留させることができた。ここで用いた選択エッチャントは、酢酸:CH3COOH、硝酸:HNO3並びにフッ酸:HFを混合したものである。このようにして、所望のn+およびp+多結晶半導体(Si)層33部のみを自己整合的に結晶回復させ、単結晶・多結晶状態を作り上げることに成功した。
【0090】
また、本発明者は、図8に示す多結晶Si膜をシリサイド化する試験を行った。採用した方法は、図8(a)に示すような高融点金属膜38と下地のSi膜を接触させてシリサイド化反応させる方法である。この方法では、先ず石英基板上に成膜したSi膜厚100nmのLPCVDポリシリコンを用い、DHF+水素水により洗浄した後、Niを50nmスパッタにより堆積し、前駆体とした。熱処理はRTA装置を用い、N2雰囲気中にて一般的な処理シーケンスにて実施した。
【0091】
一連の試験を通して、200℃での予備加熱を40秒実施し、昇温速度は10℃/sec、降温速度は非制御としている。処理に当たっては、Siのサセプターを使用した間接加熱で行い、温度の制御はサセプター温度をパイロメータでモニタリングして行っている。アニール処理終了後は、H2SO4+H2O2溶液(比率2:1)で、100℃にて5分間のウエットエッチング処理を行い、未反応Niを除去した。生成膜の評価は、電気抵抗を四探針抵抗測定により、生成NixSiy相の同定をXRD(X−ray Diffraction)により、表面モフォロジーおよび生成膜厚の観察をSEM(Scanning Electron Microscopy)により実施した。
【0092】
得られたNixSiy薄膜のシート抵抗を測定したところ、処理温度400℃にてシート抵抗100Ω/□を下回る31.4Ω/□が得られており、さらに処理温度を500℃に上昇した場合には、4.0Ω/□と非常に低抵抗の膜が得られている。これは、先立って検討を行ったTixSiyに比べて、400℃の場合でおよそ半分、500℃の場合であれば1/20のシート抵抗であり、ガラス上へのサブミクロンTFT形成を考えた場合、低温で低抵抗ソース・ドレインを形成する技術として非常に有望であることを確認した。尚、熱処理前のTi膜やNi膜は(111)配向を優先配向とした多結晶構造となっていること、Zr、TiおよびCoを用いても同様に(111)配向を優先配向とした多結晶構造となっていることが別途確認されている。Ni膜のRTA後の結晶状態は、モノシリサイド構造であった。
【0093】
次に、上述の実施形態で得られたポリシリコンTFTを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。
【0094】
図9はこの液晶表示装置の概略的な回路構成を示し、図10はこの液晶表示装置の概略的な断面構造を示し、図11は表示画素周辺の等価回路を示す。
【0095】
液晶表示装置は、図9に示すように、液晶表示パネル100およびこの液晶表示パネル100を制御する液晶コントローラ102を備える。液晶表示パネル100は、例えば液晶層LQがアレイ基板ARおよび対向基板CT間に保持される構造を有し、液晶コントローラ102は液晶表示パネル100から独立した駆動回路基板上に配置される。
【0096】
アレイ基板ARは、ガラス基板上の表示領域DSにおいてマトリクス状に配置される複数の画素電極PE、複数の画素電極PEの行に沿って形成される複数の走査線Y(Y1〜Ym)、複数の画素電極PEの列に沿って形成される複数の信号線X(X1〜Xn)、信号線X1〜Xnおよび走査線Y1〜Ymの交差位置にそれぞれ隣接して配置され各々対応走査線Yからの走査信号に応答して対応信号線Xからの映像信号Vpixを取り込み対応画素電極PEに印加する画素スイッチング素子111、走査線Y1〜Ymを駆動する走査線駆動回路103、並びに信号線X1〜Xnを駆動する信号線駆動回路104を備える。各画素スイッチング素子111は上述の実施例のようにして形成される、例えばNチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路103および信号線駆動回路104は、画素スイッチング素子111の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板AR上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板CTは、複数の画素電極PEに対向して配置され、コモン電位Vcomに設定される単一の対向電極CEおよび図示しないカラーフィルタ等を含む。
【0097】
液晶コントローラ102は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Vpix、垂直走査制御信号YCTおよび水平走査制御信号XCTを発生する。垂直走査制御信号YCTは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ENAB等を含み、走査線駆動回路103に供給される。水平走査制御信号XCTは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Vpixと共に信号線駆動回路104に供給される。
【0098】
走査線駆動回路103はシフトレジスタを含み、画素スイッチング素子111を導通させる走査信号を1垂直走査(フレーム)期間毎に走査線Y1〜Ymに順次供給するよう垂直走査制御信号YCTによって制御される。シフトレジスタは1垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Y1〜Ymのうちの1本を選択し、出力イネーブル信号ENABを参照して選択走査線に走査信号を出力する。出力イネーブル信号ENABは垂直走査(フレーム)期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【0099】
信号線駆動回路104はシフトレジスタおよびサンプリング出力回路を有し、各走査線Yが走査信号により駆動される1水平走査期間(1H)において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Vpixを信号線X1〜Xnにそれぞれ供給するように水平走査制御信号XCTによって制御される。
【0100】
尚、対向電極CEは、図11に示すようにコモン電位Vcomに設定される。コモン電位Vcomは通常表示モードにおいて1水平走査期間(H)毎に0Vおよび5Vの一方から他方にレベル反転され、静止画表示モードにおいて1フレーム期間(F)毎に0Vおよび5Vの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように1水平走査期間(H)毎にコモン電位Vcomをレベル反転させる代わりに、例えば2H毎、あるいは1フレーム期間(F)毎にコモン電位Vcomをレベル反転させてもかまわない。
【0101】
極性反転信号は、このコモン電位Vcomのレベル反転に同期して信号線駆動回路104に供給される。そして、信号線駆動回路104は、通常表示モードにおいては0Vから5Vの振幅を持つ映像信号Vpixをコモン電位Vcomに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【0102】
この液晶表示パネル100の液晶層LQは、例えば対向電極CEに設定される0Vのコモン電位Vcomに対して5Vの映像信号Vpixを画素電極PEに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Vpixおよびコモン電位Vcomの電位関係が1水平走査期間(H)毎に交互に反転されるHコモン反転駆動が採用され、静止画表示モードでは1フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
【0103】
表示画面は複数の表示画素PXにより構成される。各表示画素PXは画素電極PEおよび対向電極CE、並びにこれらの間に挟持された液晶層LQの液晶材料を含む。さらに、複数のスタティックメモリ部113および複数の接続制御部114が複数の表示画素PXに対してそれぞれ設けられる。
【0104】
図11に示すように、画素電極PEはこの信号線X上の映像信号Vpixを選択的に取り込む画素スイッチング素子111に接続され、さらに例えば対向電極CEのコモン電位Vcomに等しい電位Vcsに設定される補助容量線に容量結合する。画素電極PEおよび対向電極CEは液晶材料を介して液晶容量を構成し、画素電極PEおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量112を構成する。
【0105】
画素スイッチング素子111は走査線Yからの走査信号によって駆動されたときに信号線X上の映像信号Vpixを表示画素PXに印加する。補助容量112は液晶容量に比べて十分大きな容量値を有し、表示画素PXに印加された映像信号Vpixにより充放電される。補助容量112がこの充放電により映像信号Vpixを保持すると、この映像信号Vpixは画素スイッチング素子111が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極PEおよび対向電極CE間の電位差が維持される。
【0106】
さらに、各スタティックメモリ部113は上述の実施例のようにして形成されるPチャネルポリシリコン薄膜トランジスタQ1,Q3,Q5およびNチャネルポリシリコン薄膜トランジスタQ2,Q4を有し、画素スイッチング素子111から表示画素PXに印加された映像信号VSigを保持する。各接続制御部114はNチャネルポリシリコン薄膜トランジスタQ6およびQ7を有し、表示画素PXおよびスタティックメモリ部113間の電気的な接続を制御するだけでなくスタティックメモリ部113に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
【0107】
薄膜トランジスタQ1,Q2は電源端子Vdd(=5V)および電源端子Vss(=0V)間の電源電圧で動作する第1インバータ回路INV1を構成し、薄膜トランジスタQ3,Q4は電源端子Vdd,Vss間の電源電圧で動作する第2インバータINV2を構成する。インバータ回路INV1の出力端は走査線Yを介して制御される薄膜トランジスタQ5を介してインバータ回路INV2の入力端に接続され、インバータ回路INV2の出力端はインバータ回路INV1の入力端に接続される。薄膜トランジスタQ5は、画素スイッチング素子111が走査線Yからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子111が映像信号Vpixを取り込むまで、薄膜トランジスタQ5は非導通状態に維持される。
【0108】
薄膜トランジスタQ6およびQ7は静止画表示モードにおいて例えば1フレーム毎に交互に高レベルに設定される極性制御信号POL1およびPOL2によりそれぞれ制御される。薄膜トランジスタQ6は画素電極PEとインバータ回路INV2の入力端並びに薄膜トランジスタQ5を介してインバータ回路INV1の出力端との間に接続され、薄膜トランジスタQ7は画素電極PEとインバータ回路INV1の入力端並びにインバータ回路INV2の出力端との間に接続される。
【0109】
この液晶表示装置では、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114を画素スイッチング素子111と同一のアレイ基板AR上に配置した駆動回路一体型となっている。ここで、走査線駆動回路103、信号線駆動回路104、スタティックメモリ部113、および接続制御部114は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部113を設けたことにより、表示画素PXに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部113から表示画素PXに供給されることから、この状態で走査線駆動回路103および信号線駆動回路104をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【符号の説明】
【0110】
10…透明絶縁性基板(ガラス基板)、11…アンダーコート膜(SiN膜)、12…アンダーコート膜(SiO2膜)、13…非晶質(アモルファス)半導体(Si)層、14…レーザー照射光、15…多結晶半導体(Si)層、16…島状半導体層、17…ゲート絶縁膜、18…ゲート電極パターン、19…ゲート電極保護膜、20…イオン注入(ドーピング)〔n−およびp−低濃度不純物注入〕、21…n−およびp−低濃度不純物注入層、22…サイドウォール形成用絶縁膜、23…サイドウォールスペーサ、24…イオン注入(ドーピング)〔n+およびp+高濃度不純物注入〕、26…ソース領域、27…ドレイン領域、28…層間絶縁膜、29、30…コンタクト孔、31…非晶質半導体(Si)層、32、36…イオン注入(ドーピング)〔n+およびp+高濃度不純物注入〕、33…多結晶Si層(ソースおよびドレイン凸型多結晶半導体(Si)層)、34…ソース電極、35…ドレイン電極、37…アモルファスSi層、38…高融点金属膜、39…高融点金属シリサイド膜、100…液晶表示パネル、102…液晶コントローラ、103…走査線駆動回路、104…信号線駆動回路、111…画素スイッチング素子、112…補助容量、113…スタティックメモリ部、114…接続制御部。
【特許請求の範囲】
【請求項1】
透明絶縁性基板上に形成され、所定の間隔を隔てて第1導電型の不純物を含むソース領域及び第1導電型の不純物を含むドレイン領域を有する島状半導体層、
前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、
前記ゲート絶縁膜上に形成されたゲート電極、
前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び
前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第1及び第2のコンタクト孔内にそれぞれ埋め込まれた第1導電型の不純物を含む凸型ソース多結晶半導体層並びに第1導電型の不純物を含む凸型ドレイン多結晶半導体層
を具備することを特徴とする薄膜半導体装置。
【請求項2】
前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することを特徴とする請求項1に記載の薄膜半導体装置。
【請求項3】
透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
前記ゲート電極をマスクとして用いて、前記結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入し、ソース領域及びドレイン領域を形成する工程、
得られた構造の表面に層間絶縁膜を形成する工程、
前記層間絶縁膜に、前記ソース領域及びドレイン領域にそれぞれ接続する第1及び第2のコンタクト孔を形成する工程、
前記第1及び第2のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、
前記非晶質半導体膜に不純物を導入する工程、
前記非晶質半導体膜に第1の熱処理を施して、前記非晶質半導体膜内の不純物を活性化するとともに、前記ソース拡散領域及びドレイン拡散領域に接する前記第1及び第2のコンタクト孔内に埋め込まれた非晶質半導体を結晶回復させ、多結晶半導体とする工程、及び
選択エッチングにより前記非晶質半導体膜を除去して、前記第1及び第2のコンタクト孔内の多結晶半導体のみを残すことにより、自己整合的に第1のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ソース拡散層、及び自己整合的に第2のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ドレイン拡散層をそれぞれ形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項4】
前記選択エッチング工程の後に、不純物を導入し、前記第1及び第2のコンタクト孔内の多結晶半導体の不純物濃度を高めると共に、その表面をアモルファス化する工程を更に具備することを特徴とする請求項3に記載の薄膜半導体装置の製造方法。
【請求項5】
前記選択エッチング工程の後、不純物を導入する工程の前に、Si又はGeのドーピングを行い、前記第1及び第2のコンタクト孔内の多結晶半導体の表面をアモルファス化する工程を更に具備することを特徴とする請求項4に記載の薄膜半導体装置の製造方法。
【請求項6】
前記選択エッチング工程の後に、全面に高融点金属膜を形成する工程、第2の熱処理を施して、前記高融点金属と前記第1及び第2のコンタクト孔内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる薄膜を形成する工程、及び前記高融点金属膜を選択エッチングし、自己整合的に前記第1及び第2のコンタクト孔内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる薄膜を残す工程を更に具備することを特徴とする請求項3に記載の薄膜半導体装置の製造方法。
【請求項7】
前記高融点金属は、Ni,Ti、Co、Mo、及びWからなる群から選ばれた1種であることを特徴とする請求項6に記載の薄膜半導体装置の製造方法。
【請求項8】
前記第1及び第2の熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行われることを特徴とする請求項1〜7のいずれかに記載の薄膜半導体装置の製造方法。
【請求項9】
請求項1又は2に記載の薄膜半導体装置を備えることを特徴とする表示装置。
【請求項1】
透明絶縁性基板上に形成され、所定の間隔を隔てて第1導電型の不純物を含むソース領域及び第1導電型の不純物を含むドレイン領域を有する島状半導体層、
前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、
前記ゲート絶縁膜上に形成されたゲート電極、
前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び
前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第1及び第2のコンタクト孔内にそれぞれ埋め込まれた第1導電型の不純物を含む凸型ソース多結晶半導体層並びに第1導電型の不純物を含む凸型ドレイン多結晶半導体層
を具備することを特徴とする薄膜半導体装置。
【請求項2】
前記凸型ソース多結晶半導体層並びに凸型ドレイン多結晶半導体層上にそれぞれ形成された、前記半導体と高融点金属との化合物からなる薄膜を更に具備することを特徴とする請求項1に記載の薄膜半導体装置。
【請求項3】
透明絶縁性基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層に結晶化領域を形成する工程、
前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程、
前記ゲート電極をマスクとして用いて、前記結晶化領域のソース予定領域及びドレイン予定領域に不純物を導入し、ソース領域及びドレイン領域を形成する工程、
得られた構造の表面に層間絶縁膜を形成する工程、
前記層間絶縁膜に、前記ソース領域及びドレイン領域にそれぞれ接続する第1及び第2のコンタクト孔を形成する工程、
前記第1及び第2のコンタクト孔内を埋めるように、前記層間絶縁膜上に非晶質半導体膜を形成する工程、
前記非晶質半導体膜に不純物を導入する工程、
前記非晶質半導体膜に第1の熱処理を施して、前記非晶質半導体膜内の不純物を活性化するとともに、前記ソース拡散領域及びドレイン拡散領域に接する前記第1及び第2のコンタクト孔内に埋め込まれた非晶質半導体を結晶回復させ、多結晶半導体とする工程、及び
選択エッチングにより前記非晶質半導体膜を除去して、前記第1及び第2のコンタクト孔内の多結晶半導体のみを残すことにより、自己整合的に第1のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ソース拡散層、及び自己整合的に第2のコンタクト孔内に埋め込まれた多結晶半導体からなる凸型ドレイン拡散層をそれぞれ形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項4】
前記選択エッチング工程の後に、不純物を導入し、前記第1及び第2のコンタクト孔内の多結晶半導体の不純物濃度を高めると共に、その表面をアモルファス化する工程を更に具備することを特徴とする請求項3に記載の薄膜半導体装置の製造方法。
【請求項5】
前記選択エッチング工程の後、不純物を導入する工程の前に、Si又はGeのドーピングを行い、前記第1及び第2のコンタクト孔内の多結晶半導体の表面をアモルファス化する工程を更に具備することを特徴とする請求項4に記載の薄膜半導体装置の製造方法。
【請求項6】
前記選択エッチング工程の後に、全面に高融点金属膜を形成する工程、第2の熱処理を施して、前記高融点金属と前記第1及び第2のコンタクト孔内の多結晶半導体とを反応させ、その界面に高融点金属と半導体との化合物からなる薄膜を形成する工程、及び前記高融点金属膜を選択エッチングし、自己整合的に前記第1及び第2のコンタクト孔内の多結晶半導体の表面のみに高融点金属と半導体との化合物からなる薄膜を残す工程を更に具備することを特徴とする請求項3に記載の薄膜半導体装置の製造方法。
【請求項7】
前記高融点金属は、Ni,Ti、Co、Mo、及びWからなる群から選ばれた1種であることを特徴とする請求項6に記載の薄膜半導体装置の製造方法。
【請求項8】
前記第1及び第2の熱処理は、ファーネスアニール、ラピッドサーマルアニール、フラッシュランプアニール、及びレーザアニールからなる群から選ばれた方法により行われることを特徴とする請求項1〜7のいずれかに記載の薄膜半導体装置の製造方法。
【請求項9】
請求項1又は2に記載の薄膜半導体装置を備えることを特徴とする表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−260326(P2009−260326A)
【公開日】平成21年11月5日(2009.11.5)
【国際特許分類】
【出願番号】特願2009−75471(P2009−75471)
【出願日】平成21年3月26日(2009.3.26)
【出願人】(501286657)株式会社 液晶先端技術開発センター (161)
【Fターム(参考)】
【公開日】平成21年11月5日(2009.11.5)
【国際特許分類】
【出願日】平成21年3月26日(2009.3.26)
【出願人】(501286657)株式会社 液晶先端技術開発センター (161)
【Fターム(参考)】
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