【課題】オフ電流および漏れ電流が抑制された薄膜トランジスタ、および前記薄膜トランジスタを歩留り良く製造することのできる薄膜トランジスタの製造方法を提供する。
【解決手段】ゲート電極１２上にゲート絶縁膜１２を介して順次形成されるＳｉ（ｉ）膜１３およびＳｉ（ｎ）膜１４上に金属膜を形成し、フォトレジストパターン２２をマスクとしてエッチングし、ソース電極１５およびドレイン電極１６を形成する。酸素を含むプラズマで処理して、フォトレジストパターン２２の側面を後退させるとともに、ソース電極１５およびドレイン電極１６の側面および露出した上面にＡｌ酸化皮膜１７を形成する。残存するフォトレジストパターン２２およびＡｌ酸化皮膜１７をマスクとして、チャネル部１８のＳｉ（ｎ）膜１４およびＳｉ（ｉ）膜１３の表面の一部をエッチングする。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＧｅ：０．３原子％〜１．２原子％、Ｃｏ：０．０５原子％〜２．０原子％、Ｌａおよび／またはＮｄ：０．１原子％〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】表面電極にはんだ接合層を有する半導体装置において、その製造工程でウェハの反りやはんだ接合層のクラックが発生することを抑制する。
【解決手段】表面電極は、半導体基板に接する第１層として２５０℃以下の基板温度でスパッタ法によってＡｌ−Ｓｉ層またはＡｌ−Ｓｉ−Ｃｕ層を形成し、その表面に積層する第２層として４００℃以上の基板温度でスパッタ法によってＡｌ層またはＡｌ−Ｃｕ層を形成し、その表面側に、はんだ接合層、はんだ層を形成することによって、製造する。
２５０℃以下の基板温度で第１層を形成するため、シリコンノジュールの発生を防止することができ、第２層を４００℃以上の基板温度で形成するため、第２層の平坦性を確保でき、ウェハの反りやはんだ接合層のクラック発生を防止することができる。 （もっと読む）

【課題】高温環境下での絶縁膜の腐食を抑制して、絶縁不良を回避した半導体装置及びその製造方法を提供することことを課題とする。
【解決手段】半導体基板１１上にエピタキシャル成長により第１絶縁膜１２が積層形成され、この第１絶縁膜１２上には、耐熱性の電極１３が選択的に形成され、この電極１３の上部には、シリカガラスを主成分とする層間絶縁膜１４が形成され、この層間絶縁膜１４の表面には絶縁バリア膜１５が形成され、この絶縁バリア膜１５の上には、Ａｌの配線１６が形成され、絶縁バリア膜１５は、絶縁性の窒化物、炭化物、窒化炭化物の単層膜、多層膜、または混合膜で構成されている。 （もっと読む）

【課題】Ａｌ合金膜とＴＦＴの半導体層との間のバリアメタル層を省略可能な新規のＳｉダイレクトコンタクト技術を提供する。詳細には、Ａｌ合金膜をＴＦＴの半導体層と直接接続しても、ＡｌとＳｉの相互拡散を防止でき、良好なＴＦＴ特性が得られると共に、ＴＦＴの製造工程でＡｌ合金膜に約１００〜３００℃の熱履歴が加わった場合でも、低い電気抵抗と優れた耐熱性が得られる新規なＳｉダイレクトコンタクト技術を提供する。
【解決手段】本発明の表示装置用Ａｌ合金膜は、表示装置の基板上で、薄膜トランジスタの半導体層と直接接続されるＡｌ合金膜であって、上記Ａｌ合金膜は、Ｇｅを０．１〜４原子％；Ｌａ、ＧｄおよびＮｄよりなる群から選ばれる少なくとも１種を０．１〜１原子％；並びにＴａ、Ｎｂ、Ｒｅ、ＺｒおよびＴｉよりなる群から選ばれる少なくとも１種を含有する。 （もっと読む）

低誘電率及び優れた電気特性等の改良されたバリア誘電体特性を有する、ケイ素、炭素、酸素及び水素を有する前駆体を含む誘電体バリアフィルムを堆積させるための方法を与える。この方法は、相互接続構造のためのダマシン又は二重ダマシン集積で、又は他の誘電体バリア用途で用いられるバリア層に関して重要となるであろう。この例では、バリア性能を改良する特定の構造特性が注目される。
（もっと読む）

【課題】 微細化に伴うコンタクト抵抗の増加を防止した、信頼性の高い素子特性を有する薄膜半導体装置を提供すること。
【解決手段】 透明絶縁性基板上に形成され、所定の間隔を隔てて第１導電型の不純物を含むソース領域及び第１導電型の不純物を含むドレイン領域を有する島状半導体層、前記ソース領域及びドレイン領域の間の島状半導体層上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記島状半導体層及びゲート電極を覆う層間絶縁膜、及び前記ソース領域及びドレイン領域にそれぞれ接続する、前記層間絶縁膜に形成された第１及び第２のコンタクト孔内にそれぞれ埋め込まれた第１導電型の不純物を含む凸型ソース多結晶半導体層並びに第１導電型の不純物を含む凸型ドレイン多結晶半導体層を具備することを特徴とする。 （もっと読む）

【課題】ソース電極とドレイン電極のドライエッチングレートの低下や、エッチング残さを引き起こすことがなく、半導体層と、ソース電極やドレイン電極といった配線金属の間からバリアメタルを省略することができる薄膜トランジスタ基板および表示デバイスを提供する課題とする。
【解決手段】半導体層１、ソース電極２、ドレイン電極３、透明導電膜４を有する薄膜トランジスタ基板において、ソース電極２とドレイン電極３は、ドライエッチング法によるパターニングで形成されたＳｉおよび／またはＧｅ：０．１〜１．５ 原子％、Ｎｉおよび／またはＣｏ：０．１〜３．０原子％、Ｌａおよび／またはＮｄ：０．１〜０．５ 原子％を含有するＡｌ合金薄膜より成り、半導体層１と直接接続している。 （もっと読む）

【課題】Ｗを材料とする接続部の下地膜の形成工程として、形成容易なプロセスを選択することができ、下層のＣｕ配線である第１の配線のＣｕの浸食を抑制することにより、第１の配線と接続部との間における接触抵抗を低く抑えるとともにその均一性を高め、信頼性の高い半導体装置を実現する。
【解決手段】熱ＣＶＤ法によりＷＦ₆、Ｈ₂及びＢ₂Ｈ₆を含有し、シラン系ガスを含有しない第１の供給ガスを用いてＷ膜１８ａを形成した後、ＷＦ₆及びＨ₂を含有する第２の供給ガスを用いてＷ膜１８ｂを形成し、ＣＭＰを経て、ビア孔１６をＷ膜１８で充填するＷプラグ１９を形成する。 （もっと読む）

【課題】ＩＴＯやＳｉとの界面拡散を防止するとともに、低温プロセスが要求される各種電子デバイスに適用可能な低抵抗の電極膜用Ａｌ合金膜を提供すること。
【解決手段】本発明の一態様に係るＡｌ合金膜は、Ｎｉからなる第１の添加元素と、元素周期表の周期２又は３に属する２ａ族のアルカリ土類金属、３ｂ、４ｂ族の半金属から選ばれる少なくとも１種類以上の第２の添加元素とを含む。また、第１の添加元素の組成比は０．５〜５ａｔ％であり、第２の添加元素の組成比は０．１〜３ａｔ％である。 （もっと読む）

【課題】薄膜トランジスターを提供する。
【解決手段】ガラス基板１の上にゲート電極膜２を形成し、前記ガラス基板１およびゲート電極膜２の上に窒化珪素膜３を形成し、前記窒化珪素膜３の上にアモルファスＳｉ膜４を形成し、前記アモルファスＳｉ膜４の上にバリア膜を介していずれもＣｕ−Ｏ−ＡＥＭ（アルカリ土類金属）銅合金膜１５の下地層を有するＣｕ−ＡＥＭ（アルカリ土類金属）銅合金からなるドレイン電極膜５およびソース電極膜６を形成し、前記アモルファスＳｉ膜４、ドレイン電極膜５およびソース電極膜６の上に窒化珪素膜３´を被覆形成してなる薄膜トランジスターにおいて、前記バリア膜は、Ｃｕ−Ｓｉ−Ｏ−ＡＥＭ（アルカリ土類金属）銅合金膜１９で構成されていることを特徴とする。 （もっと読む）

【課題】薄膜トランジスターを提供する。
【解決手段】ガラス基板１の上にゲート電極膜２を形成し、前記ガラス基板１およびゲート電極膜２の上に窒化珪素膜３を形成し、前記窒化珪素膜３の上にアモルファスＳｉ膜４を形成し、前記アモルファスＳｉ膜４の上にバリア膜を介していずれもＣｕ−Ｏ−Ｚｎ銅合金膜１５の下地層を有するＣｕ−Ｚｎ銅合金からなるドレイン電極膜５およびソース電極膜６を形成し、前記アモルファスＳｉ膜４、ドレイン電極膜５およびソース電極膜６の上に窒化珪素膜３´を被覆形成してなる薄膜トランジスターにおいて、前記バリア膜は、Ｃｕ−Ｓｉ−Ｏ−Ｚｎ銅合金膜１９で構成されていることを特徴とする。 （もっと読む）

【課題】薄膜トランジスターを提供する。
【解決手段】ガラス基板１の上にゲート電極膜２を形成し、前記ガラス基板１およびゲート電極膜２の上に窒化珪素膜３を形成し、前記窒化珪素膜３の上にアモルファスＳｉ膜４を形成し、前記アモルファスＳｉ膜４の上にバリア膜を介して純銅からなるドレイン電極膜５およびソース電極膜６を形成し、前記アモルファスＳｉ膜４、ドレイン電極膜５およびソース電極膜６の上に窒化珪素膜３´を被覆形成してなる薄膜トランジスターにおいて、前記バリア膜は、炭化ケイ素膜１２で構成されており、微量炭素含有銅膜１５は有ることが好ましいが無くてもよい。 （もっと読む）

【課題】薄膜トランジスターを提供する。
【解決手段】ガラス基板１の上にゲート電極膜２を形成し、前記ガラス基板１およびゲート電極膜２の上に窒化珪素膜３を形成し、前記窒化珪素膜３の上にアモルファスＳｉ膜４を形成し、前記アモルファスＳｉ膜４の上にバリア膜を介していずれも酸素含有銅膜１５の下地層を有する純銅からなるドレイン電極膜５およびソース電極膜６を形成し、前記アモルファスＳｉ膜４、ドレイン電極膜５およびソース電極膜６の上に窒化珪素膜３´を被覆形成してなる薄膜トランジスターにおいて、
前記バリア膜は、銅、シリコンおよび酸素からなる酸素含有銅合金膜１９で構成されていることを特徴とする。 （もっと読む）

【課題】バリアメタル層を省略しても優れたＴＦＴ特性を発揮し得、ソース−ドレイン配線をＴＦＴの半導体層に直接かつ確実に接続することができる技術を提供する。
【解決手段】薄膜トランジスタの半導体層３３と、ソース−ドレイン電極２８，２９とを有する薄膜トランジスタ基板において、ソース−ドレイン電極２８，２９は、窒素を含有する窒素含有層、または窒素及び酸素を含有する酸素窒素含有層２８ａ、２９ａと、純Ｃｕ又はＣｕ合金の薄膜２８ｂ、２９ｂとからなっている。窒素含有層を構成する窒素の一部若しくは全部、または、酸素窒素含有層を構成する窒素または酸素の一部若しくは全部は、薄膜トランジスタの半導体層３３のＳｉと結合している。また、純ＣｕまたはＣｕ合金の薄膜２８ｂ、２９ｂは、窒素含有層または酸素窒素含有層２８ａ、２９ａを介して薄膜トランジスタの半導体層３３と接続している。 （もっと読む）

【課題】バリアメタル層を省略しても優れたＴＦＴ特性を発揮し得、ソース−ドレイン配線をＴＦＴの半導体層に直接かつ確実に接続することができる技術を提供する。
【解決手段】薄膜トランジスタの半導体層３３と、ソース−ドレイン電極２８，２９とを有する薄膜トランジスタ基板において、ソース−ドレイン電極２８，２９は、窒素を含有する窒素含有層、または窒素及び酸素を含有する酸素窒素含有層２８ａ、２９ａと、純Ｃｕ又はＣｕ合金の薄膜２８ｂ、２９ｂとからなっている。窒素含有層を構成する窒素の一部若しくは全部、または、酸素窒素含有層を構成する窒素または酸素の一部若しくは全部は、薄膜トランジスタの半導体層３３のＳｉと結合している。また、純ＣｕまたはＣｕ合金の薄膜２８ｂ、２９ｂは、窒素含有層または酸素窒素含有層２８ａ、２９ａを介して薄膜トランジスタの半導体層３３と接続している。 （もっと読む）

【課題】 薄膜トランジスタや透明電極層を備える表示デバイスにおいて、ＩＴＯやＩＺＯなどの透明電極層との直接接合が可能であるとともに、ｎ^＋−Ｓｉなどの半導体層とも直接接合が可能なＡｌ系合金配線材料を提供する。
【解決手段】 Ａｌ−Ｎｉ−Ｂ合金配線材料において、ニッケル含有量をニッケルの原子百分率Ｘａｔ％、ボロンの含有量を原子百分率Ｙａｔ％とした場合、式０．５≦Ｘ≦１０．０、０．０５≦Ｙ≦１１．０、Ｙ＋０．２５Ｘ≧１．０、Ｙ＋１．１５Ｘ≦１１．５の各式を満足する領域の範囲内にあり、残部がアルミニウムであるＡｌ−Ｎｉ−Ｂ合金配線材料とした。 （もっと読む）

【課題】 層厚の厚い電極部および信頼性の高い保護膜を形成することができる半導体装置の製造方法を提供する。
【解決手段】 半導体層２１の積層方向Ｚの一表面上に電極部３４を形成する。次に半導体層２１および電極部３４とを予め定める第１の温度Ｔ１のＮ_２雰囲気下でシンタ処理し、半導体層２１と電極部３４とのオーミック性を向上させる。次にＰＳＧ膜３５がアニーリングされかつ堆積される予め定める第２の温度Ｔ２において、酸化膜２２の表面と電極部３４の表面とにＰＳＧ膜３５を堆積して形成する。次にＰＳＧ膜３５の一部をエッチングすることによって、電極部３４の一部が露出するように第２貫通孔３７を形成する。 （もっと読む）

【課題】下地との界面がより平坦（フラット）で均一なＴｉシリサイド膜を形成することができ，これにより一層低抵抗なコンタクトを形成することがきる。
【解決手段】基板処理装置１００は，処理室１０４Ａ〜１０４Ｄに共通に連結される第１共通搬送室１０２と，処理室１０４Ｅ，１０４Ｆに共通に連結される第２共通搬送室１２０とを備える。各処理室１０４Ｅ，１０４Ｆ，１０４Ａ，１０４Ｃ，１０４Ｂはそれぞれ，Ｓｉウエハ上の自然酸化膜を含む異物とガス成分とを化学反応させて生成物を生成するＣＯＲ処理室，Ｓｉウエハ上に生成された生成物を熱処理により除去するＰＨＴ処理室，ＳｉウエハのＳｉ表面上にＴｉ膜を成膜するＴｉ膜成膜処理室，Ｔｉ膜と下地との間で珪化反応を起させてＴｉシリサイド膜を形成するシリサイド形成処理室，Ｔｉシリサイド膜上にＴｉＮ膜を成膜するＴｉＮ膜成膜処理室として構成した。 （もっと読む）

【課題】 貫通電極を有した半導体装置の製造方法において、工程を簡略化して製造コストを極力低く抑えると共に、歩留まりの向上を図る。
【解決手段】 半導体基板１０の表面に第１の絶縁膜１１を形成し、その一部をエッチングして、半導体基板１０の一部を露出する開口部１１ａを形成する。次に、開口部１１ａ内から第１の絶縁膜１１上に延びるパッド電極１２を形成する。半導体基板１０の裏面上には第２の絶縁膜１５を形成する。次に、開口部１１ａよりも大きい開口径を有したビアホール１６を形成する。そして、ビアホール１６内から第２の絶縁膜１５上に延びる第３の絶縁膜１７を形成し、ビアホール１６の底部の第３の絶縁膜１７をエッチングしてパッド電極１２を露出する。その後、ビアホール１６内に貫通電極１９及び配線層２０を形成する。最後に、半導体基板１０を複数の半導体チップ１０Ａに切断分離する。 （もっと読む）