半導体装置の製造方法
【課題】イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制して低コストの半導体装置を提供する。
【解決手段】半導体装置の製造方法では、導電膜上５ａ，５ｂにおいて、第１の領域１ａから第２の領域１ｂまでを覆う第１のマスク６ｂ、第２の領域の上方にスペース部７ｂ、及び第２の領域１ｂから第３の領域１ｃまでを覆う第２のマスク６ｃを有するマスクパターンを設ける。スペース部内、並びに第１及び第２のマスクの第1の側面にサイドウォール膜７ａを設ける。第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する。サイドウォール膜をマスクに用いて異方性エッチングを行うことによりゲート絶縁膜及びゲート電極を形成してＭＯＳトランジスタ。
【解決手段】半導体装置の製造方法では、導電膜上５ａ，５ｂにおいて、第１の領域１ａから第２の領域１ｂまでを覆う第１のマスク６ｂ、第２の領域の上方にスペース部７ｂ、及び第２の領域１ｂから第３の領域１ｃまでを覆う第２のマスク６ｃを有するマスクパターンを設ける。スペース部内、並びに第１及び第２のマスクの第1の側面にサイドウォール膜７ａを設ける。第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する。サイドウォール膜をマスクに用いて異方性エッチングを行うことによりゲート絶縁膜及びゲート電極を形成してＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化のため、半導体装置に用いられる回路を構成するＭＯＳトランジスタに対して、ゲート電極の仕事関数を制御する技術が知られている（特許文献１）。
【０００３】
また、微細化したゲート電極等の配線層を精度よくパターニングするために、サイドウォール状に形成したマスク層を用いて配線層のエッチングを行う技術が知られている（特許文献２）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１３３９号公報
【特許文献２】特開２００９−９４１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＯＳトランジスタのゲート電極の仕事関数を制御するには、特許文献１に記載されているようにゲート電極に窒素をイオン注入する方法がある。１つの半導体基板上に２種類の仕事関数を有するゲート電極を形成するには、フォトレジスト膜等を用いてゲート電極の所定の領域をマスクすることで、イオン注入を行わない領域を形成する必要があった。このため、イオン注入打ち分け用のマスク形成に伴う、製造工程が増加することとなっていた。
【０００６】
このように、上述のサイドウォール状のマスク層を用いてゲート電極のパターニングを行うような微細化の進んだＭＯＳトランジスタにおいて、さらにゲート電極の仕事関数の異なるＭＯＳトランジスタも形成しようとすると、製造工程が複雑なものとなり、製造コストが大きく増加してしまうと言う問題があった。
【課題を解決するための手段】
【０００７】
一実施形態は、
第１の方向に配列された第１の領域、第２の領域及び第３の領域を有する半導体基板を準備する工程と、
前記半導体基板の第１の領域、第２の領域及び第３の領域上に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に向かって順に、前記第１の領域の一部から第２の領域の一部までを覆う第１のマスク、第２の領域の上方にスペース部、及び前記第２の領域の一部から第３の領域の一部までを覆う第２のマスクを有するマスクパターンを設ける工程と、
前記スペース部内にサイドウォール膜を埋め込むと共に、前記第１及び第３の領域の上方に位置して前記第１及び第２のマスクの前記第１の方向に垂直な第1の側面に接するようにサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記第１、第２及び第３の領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記第１、第２及び第３の領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、３つのＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。
【０００８】
他の実施形態は、
第１の方向に配列された３以上の領域を有する半導体基板を準備する工程と、
前記半導体基板上の全面に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に関して、隣り合う２つの領域のうち一方の領域の一部から他方の領域の一部までを覆う複数のマスク、及び隣り合うマスクの間に１以上のスペース部を有するマスクパターンを設ける工程と、
（ａ）前記スペース部内にサイドウォール膜を埋め込むと共に、
（ｂ）前記第１の方向に関して最も端に位置する２つのマスクのうち少なくとも一方のマスクにおける、前記第１の方向に垂直で、かつ、前記第１の方向に関して最も端に位置する第1の側面上にサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面上に設けたサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、２以上のＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００９】
イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制できる。これにより、低コストで半導体装置を製造できる。
【図面の簡単な説明】
【００１０】
【図１】第１実施例の一工程を説明する図である。
【図２】第１実施例の一工程を説明する図である。
【図３】第１実施例の一工程を説明する図である。
【図４】第１実施例の一工程を説明する図である。
【図５】第１実施例の一工程を説明する図である。
【図６】第１実施例の一工程を説明する図である。
【図７】第１実施例の一工程を説明する図である。
【図８】第１実施例の一工程を説明する図である。
【図９】第１実施例の一工程を説明する図である。
【図１０】第１実施例の一工程を説明する図である。
【図１１】第１実施例の一工程を説明する図である。
【図１２】図１１の構造を表す上面図である。
【図１３】第２実施例の一工程を説明する図である。
【図１４】第２実施例の一工程を説明する図である。
【図１５】第２実施例の一工程を説明する図である。
【図１６】第２実施例の一工程を説明する図である。
【図１７】第２実施例の一工程を説明する図である。
【図１８】第２実施例の一工程を説明する図である。
【図１９】第２実施例の一工程を説明する図である。
【図２０】第２実施例の一工程を説明する図である。
【発明を実施するための形態】
【００１１】
（第１実施例）
図１〜１１は、第１実施例の半導体装置の製造方法の一例を説明するための断面模式図、図１２は図１１の上面図である。本実施例では、異なる仕事関数のゲート電極を有するＮチャネル型のＭＯＳトランジスタを形成する場合について説明する。
【００１２】
図１に示すように、Ｐ型シリコンからなる半導体基板１に、ＳＴＩ法等で酸化シリコン（ＳｉＯ2）等の絶縁膜を埋め込んで、素子分離領域２を形成する。図１及び１２中の、素子分離領域２で外周を区画された３つの領域が、各ＭＯＳトランジスタの活性領域となる。該３つの領域は第１の方向８に向かって、第１の領域１ａ、第２の領域１ｂ、及び第３の領域１ｃの順に配列されている。
【００１３】
本実施例では、領域Ａに、第１の仕事関数を有するゲート電極を備えたＭＯＳトランジスタが配置される。また領域Ｂに、第２の仕事関数を有するゲート電極を備えたＭＯＳトランジスタが配置される。
【００１４】
図２に示すように、半導体基板１の上面に、ゲート絶縁膜用の絶縁膜４を形成する。絶縁膜としては、ＨｆＯ2（酸化ハフニウム）、ＨｆＳｉＯ（ハフニウムシリケート）、ＨｆＡｌＯＮ（窒化ハフニウムアルミネート）等のＨｉｇｈ−Ｋ膜（高誘電体膜）やＳｉＯ2（酸化シリコン）、ＳｉＯＮ（酸窒化シリコン）等が使用できる。
【００１５】
絶縁膜４上に、ゲート電極用の導電膜５を形成する。導電膜５としては、高融点金属膜を用いることができ、具体的には、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等を例示できる。導電膜５上に、ＣＶＤ法で形成した酸化シリコンを用いて、犠牲絶縁膜６を形成する。
【００１６】
図３に示すように、フォトレジスト膜で形成したマスク（図示せず）を用いて異方性ドライエッチングを行い、サイドウォール形成のためのダミーパターンとなるように犠牲絶縁膜６をパターニングする。これにより、第１の方向８に順に、第１のマスク６ｂ、スペース部６ａ、第２のマスク６ｃを有するマスクパターンが形成される。第１のマスク６ｂは、導電膜上において、第１の方向８に関して第１の領域１ａの一部から第２の領域１ｂの一部を覆うように形成される。第２のマスク６ｃは、導電膜上において、第１の方向８に関して第２の領域１ｂの一部から第３の領域１ｃの一部を覆うように形成される。また、スペース部６ａは、導電膜５上の第１のマスク６ｂと第２のマスク６ｃの間で、第２の領域１ｂの上方に設けられる。
【００１７】
図４に示すように、ＣＶＤ法にて窒化シリコン膜７を形成する。この際に、第１のマスク６ｂと第２のマスク６ｃ間のスペース部６ａの部分が窒化シリコン膜７で完全に充填されるような膜厚に設定する。スペース部６ａは、図１の領域Ａに配置されるＭＯＳトランジスタのゲート電極が形成される場所に対応する。窒化シリコン膜７は、後の工程で、ゲート電極のエッチングの際のハードマスクとして使用される。
【００１８】
図５に示すように、窒化シリコン膜のエッチバックを行い、第1のマスク６ｂ及び第２のマスク６ｃの第１の方向８に関して最も端に位置すると共に第１及び第３の領域の上方に位置し、かつ第1の方向８に垂直な側面上に窒化シリコン膜を残存させて、サイドウォール膜７ａを形成する。これと同時に、第１のマスク６ｂと第２のマスク６ｃ間のスペース部６ａにおいては、隙間部分が完全に充填されたサイドウォール膜７ｂが残存する。
【００１９】
図６に示すように、斜めイオン注入法を用いて、導電膜５内に窒素（Ｎ）をイオン注入する。イオン注入のドーズ量は、例えば１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2の範囲で設定される。ここで注入する窒素のドーズ量によって、ゲート電極の仕事関数が最適となるように調整することができる。斜めイオン注入法を用いることにより、図６の左右両端に位置するサイドウォール膜７ａの下方に位置する導電膜の領域内にも窒素が導入される。これにより、導電膜５には、窒素を含有しない領域５ａと、窒素を含有する領域５ｂが形成される。
【００２０】
このように、マスクパターン６は窒素のイオン注入を行う際のマスクとしても機能するため、窒素の導入を行わないゲート電極領域（５ａ）が完全に形成されるような配置とする。すなわち、図６の中央のサイドウォール膜７ｂを形成するには、第１及び第２のマスクの何れか一方の側面があればよいが、サイドウォール膜７ａとマスクの間に隙間ができると、イオン注入のマスクとして機能しないため、そのような配置は避ける。
【００２１】
図７に示すように、希釈したフッ酸（ＨＦ）を薬液として用いた湿式エッチングによって、マスクパターン６を除去する。この際、サイドウォール膜７ａ及び７ｂは窒化シリコンで形成されているため、エッチングされずに残存する。
【００２２】
図８に示すように、サイドウォール膜７ａ及び７ｂをマスクとして導電膜５及び絶縁膜４の異方性エッチングを行う。領域Ａには、窒素を含有しない導電膜（５ａ）によって、第１の仕事関数を有する第１のゲート電極が形成される。領域Ｂには、窒素を含有する導電膜（５ｂ）によって、第２の仕事関数を有する第２のゲート電極が形成される。第１および第２のゲート電極は、含有されている窒素の濃度が異なるため、異なる仕事関数を有している。また、第１及び第２のゲート電極の下には、絶縁膜からなるゲート絶縁膜４が形成される。
【００２３】
図９に示すように、加熱したリン酸（Ｈ3ＰＯ4）を薬液として用いた湿式エッチングによって、サイドウォール膜７ａ及び７ｂを除去する。この後に、低濃度のＮ型不純物としてリン（Ｐ）を活性領域にイオン注入し、ＬＤＤ領域１０を形成する。
【００２４】
図１０に示すように、酸化シリコンまたは窒化シリコン等の絶縁膜を用いて、ゲート電極（５ａ、５ｂ）の側面にゲートサイドウォール１１を形成する。この後に、高濃度のＮ型不純物としてヒ素（Ａｓ）を活性領域にイオン注入し、ＳＤ領域１２を形成する。ＬＤＤ領域１０およびＳＤ領域１２は各ＭＯＳトランジスタのソース及びドレイン領域として機能する。なお、ＬＤＤ領域１０やＳＤ領域１２を形成する際に、トランジスタの短チャネル効果の防止や高性能化を目的とした不純物領域（例えば、ポケット注入領域や、ハロー注入領域等）を形成してもよい。
【００２５】
図１１に示すように、酸化シリコンを用いて層間絶縁膜１３を形成し、表面をＣＭＰ法で平坦化する。ＳＤ領域１２に接続するコンタクトプラグ１４をタングステン等で形成する。コンタクトプラグ１４に接続する金属配線１５をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。また、図示していないが、ゲート電極（５ａ、５ｂ）に接続するコンタクトプラグと引き出し用の金属配線も同様に形成する。必要に応じて、さらに上層の配線層や表面保護膜等を形成すれば半導体装置が完成する。
【００２６】
本実施例では、図６に示したように、ゲート電極のパターニングのために形成したマスク層及びマスクパターン（６、７）をマスクとして用いて、斜めイオン注入を行うことにより、窒素濃度の異なるゲート電極領域を形成することができる。このため、従来、必要だったイオン注入の打ち分けのためのマスク層を別に形成する必要が無い。従って、仕事関数の異なるゲート電極を有したＭＯＳトランジスタを低コストで形成することができる。
【００２７】
なお、ゲート電極の一方（領域Ａに形成されるゲート電極）に窒素がまったく導入されていない状態のみに限定する必要は無く、領域ＡとＢに形成されるゲート電極の両方に窒素を注入して、窒素濃度が異なるゲート電極を形成する場合にも本実施例は適用できる。すなわち、図２でゲート電極用の導電膜５を形成した状態で低濃度の窒素を導電膜全体にあらかじめ導入しておき、図６の工程では、高濃度の窒素濃度とする領域のみに追加の窒素導入を行えばよい。さらに、窒素以外の元素を一部のゲート電極にイオン注入で導入して、ゲート電極の仕事関数の制御を行う場合にも、本実施例は適用可能である。
【００２８】
ゲート電極用の導電膜としては、多結晶シリコン膜や、多結晶シリコン膜上に高融点金属膜を堆積した積層膜も使用可能である。多結晶シリコン膜を用いる場合には、本実施例を用いてＮ型の不純物元素（リン等）またはＰ型の不純物元素（ホウ素等）をイオン注入することで、ゲート電極の仕事関数を制御することも可能である。
【００２９】
（第２実施例）
本実施例は、第１実施例の変形例に関するものであり、第２のマスクの第１の側面上にサイドウォール膜を形成しない点が第１実施例とは異なる。以下、図３〜２０参照して、第２実施例の半導体装置の製造方法の一例を説明する。なお、第１実施例と共通する工程の説明は省略する。
【００３０】
図１〜４の工程までは第１実施例と同様にして、窒化シリコン膜７までを形成する。
【００３１】
図１３に示すように、窒化シリコン膜７上にフォトレジスト膜等を用いてマスク（図示せず）を設けた後、このマスクパターンを用いて、窒化シリコン膜７の一部を除去して、第２のマスク６ｃの、第1の方向８に関して最も端に位置すると共に第３の領域１ｃの上方に位置し、かつ第1の方向に垂直な第1の側面９を露出させる。次に、マスクを除去する。
【００３２】
図１４に示すように、窒化シリコン膜のエッチバックを行い、第１のマスク６ｂの、第1の方向８に関して最も端に位置すると共に第１の領域１ａの上方に位置し、かつ第1の方向に垂直な第1の側面上に窒化シリコン膜を残存させてサイドウォール膜７ａを形成する。また、これと同時にスペース部６ａ内にサイドウォール膜７ｂを残存させる。この際、第２のマスクの第１の側面９上の窒化シリコン膜は予め除去しているため、第１のマスクの第１の側面上及びスペース部内にのみサイドウォール膜７ａ及び７ｂが残存する。
【００３３】
図１５に示すように、斜めイオン注入法を用いて、導電膜５内に窒素（Ｎ）をイオン注入する。これにより、導電膜５には、窒素を含有しない領域５ａと、窒素を含有する領域５ｂが形成される。
【００３４】
図１６に示すように、マスクパターン６を除去して、２つのサイドウォール膜７ａ及び７ｂを残存させる。
【００３５】
図１７に示すように、サイドウォール膜７ａ及び７ｂをマスクとして導電膜５の異方性エッチングを行う。領域Ａには第１の仕事関数を有する第１のゲート電極、領域Ｂには第２の仕事関数を有する第２のゲート電極、第１及び第２のゲート電極の下にゲート絶縁膜４を形成する。
【００３６】
図１８に示すように、湿式エッチングによって、サイドウォール膜７ａ及び７ｂを除去した後、ＬＤＤ領域１０を形成する。
【００３７】
図１９に示すように、ゲート電極（５ａ、５ｂ）の側面にゲートサイドウォール１１を形成した後、ＳＤ領域１２を形成する。
【００３８】
図２０に示すように、層間絶縁膜１３、コンタクトプラグ１４、金属配線１５、引き出し用の金属配線も同様に形成する。
【００３９】
本実施例では、第１実施例と同様に、斜めイオン注入を行うことにより、窒素濃度の異なるゲート電極領域を形成することができる。このため、マスク層を別に形成する必要が無く、仕事関数の異なるゲート電極を有したＭＯＳトランジスタを低コストで形成することができる。
【００４０】
また、斜めイオン注入を行う際には、予め第２のマスクの第１の側面上のサイドウォール膜を除去しているため、第３の領域上にはゲート電極は形成されない。そして、最終的に第１及び第２の領域にゲート電極が形成され、これらのゲート電極を含む２つのＭＯＳトランジスタが形成される。なお、本実施例では第３の領域は半導体領域として示したが、第３の領域はＭＯＳトランジスタとして機能しないため、素子分離領域２を配置した領域となっていても良い。
【００４１】
また、図１８、図１９の工程において、第３の領域を覆うマスクをフォトレジスト膜等で形成して、第１および第２の領域にのみ、ＬＤＤ領域１０およびＳＤ領域１２を形成することで、第３の領域を半導体基板１の電位を固定するための給電用のコンタクトプラグを配置する領域として使用することも可能である。第１〜第３の領域が含まれるように、半導体基板１と反対導電型のウェルをあらかじめ設けてある場合には、ウェルの電位固定のための給電用コンタクトプラグを配置する領域として使用することも可能である。
【００４２】
（各実施例の変形例）
以上の各実施例ではＮチャネル型のＭＯＳトランジスタの場合について説明したが、ソース及びドレイン領域用のイオン注入で導入する不純物の導電型を変更することで、Ｐチャネル型のＭＯＳトランジスタも同様にして形成できる。具体的には、ＬＤＤ領域とＳＤ領域をＰ型の不純物で形成すればよい。Ｐ型の半導体基板を用いる場合には、Ｐチャネル型のＭＯＳトランジスタを形成する領域には、あらかじめＮ型ウェルを形成しておく。
【００４３】
また、同様にして、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタの２種類のＭＯＳトランジスタも形成できる。
【００４４】
Ｐチャネル型のＭＯＳトランジスタ、又はＮチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタを形成する場合にも、先に説明した方法と同様にＭＯＳトランジスタを形成することで、製造工程の増加を抑制できる。これにより、低コストで半導体装置を製造できる。
【００４５】
また、上記各実施例では、２つ又は３つのＭＯＳトランジスタを設ける場合を説明したが、４つ以上のＭＯＳトランジスタを設けても良い。この場合、半導体基板内に４つ以上の領域を設け、導電膜上において第１の方向に順に設けるマスクの数を３以上とし、第１の方向に関して隣り合うマスクの間にスペース部を設ければ良い。
【符号の説明】
【００４６】
１ 半導体基板
１ａ 第１の領域
１ｂ 第２の領域
１ｃ 第３の領域
２ 素子分離領域
４ ゲート絶縁膜
５ 導電膜
５ａ、５ｂ ゲート電極
６ 犠牲絶縁膜
６ａ スペース部
６ｂ 第１のマスク
６ｃ 第２のマスク
７ 窒化シリコン膜
７ａ、７ｂ サイドウォール膜
８ 第１の方向
９ 第１の側面
１０ ＬＤＤ領域
１１ ゲートサイドウォール
１２ ＳＤ領域
１３ 層間絶縁膜
１４ コンタクトプラグ
１５ 金属配線
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化のため、半導体装置に用いられる回路を構成するＭＯＳトランジスタに対して、ゲート電極の仕事関数を制御する技術が知られている（特許文献１）。
【０００３】
また、微細化したゲート電極等の配線層を精度よくパターニングするために、サイドウォール状に形成したマスク層を用いて配線層のエッチングを行う技術が知られている（特許文献２）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４１３３９号公報
【特許文献２】特開２００９−９４１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＯＳトランジスタのゲート電極の仕事関数を制御するには、特許文献１に記載されているようにゲート電極に窒素をイオン注入する方法がある。１つの半導体基板上に２種類の仕事関数を有するゲート電極を形成するには、フォトレジスト膜等を用いてゲート電極の所定の領域をマスクすることで、イオン注入を行わない領域を形成する必要があった。このため、イオン注入打ち分け用のマスク形成に伴う、製造工程が増加することとなっていた。
【０００６】
このように、上述のサイドウォール状のマスク層を用いてゲート電極のパターニングを行うような微細化の進んだＭＯＳトランジスタにおいて、さらにゲート電極の仕事関数の異なるＭＯＳトランジスタも形成しようとすると、製造工程が複雑なものとなり、製造コストが大きく増加してしまうと言う問題があった。
【課題を解決するための手段】
【０００７】
一実施形態は、
第１の方向に配列された第１の領域、第２の領域及び第３の領域を有する半導体基板を準備する工程と、
前記半導体基板の第１の領域、第２の領域及び第３の領域上に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に向かって順に、前記第１の領域の一部から第２の領域の一部までを覆う第１のマスク、第２の領域の上方にスペース部、及び前記第２の領域の一部から第３の領域の一部までを覆う第２のマスクを有するマスクパターンを設ける工程と、
前記スペース部内にサイドウォール膜を埋め込むと共に、前記第１及び第３の領域の上方に位置して前記第１及び第２のマスクの前記第１の方向に垂直な第1の側面に接するようにサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記第１、第２及び第３の領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記第１、第２及び第３の領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、３つのＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。
【０００８】
他の実施形態は、
第１の方向に配列された３以上の領域を有する半導体基板を準備する工程と、
前記半導体基板上の全面に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に関して、隣り合う２つの領域のうち一方の領域の一部から他方の領域の一部までを覆う複数のマスク、及び隣り合うマスクの間に１以上のスペース部を有するマスクパターンを設ける工程と、
（ａ）前記スペース部内にサイドウォール膜を埋め込むと共に、
（ｂ）前記第１の方向に関して最も端に位置する２つのマスクのうち少なくとも一方のマスクにおける、前記第１の方向に垂直で、かつ、前記第１の方向に関して最も端に位置する第1の側面上にサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面上に設けたサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、２以上のＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００９】
イオン注入で所定の元素をゲート電極に導入して、異なる仕事関数を有するゲート電極のＭＯＳトランジスタを形成する際に、製造工程の増加を抑制できる。これにより、低コストで半導体装置を製造できる。
【図面の簡単な説明】
【００１０】
【図１】第１実施例の一工程を説明する図である。
【図２】第１実施例の一工程を説明する図である。
【図３】第１実施例の一工程を説明する図である。
【図４】第１実施例の一工程を説明する図である。
【図５】第１実施例の一工程を説明する図である。
【図６】第１実施例の一工程を説明する図である。
【図７】第１実施例の一工程を説明する図である。
【図８】第１実施例の一工程を説明する図である。
【図９】第１実施例の一工程を説明する図である。
【図１０】第１実施例の一工程を説明する図である。
【図１１】第１実施例の一工程を説明する図である。
【図１２】図１１の構造を表す上面図である。
【図１３】第２実施例の一工程を説明する図である。
【図１４】第２実施例の一工程を説明する図である。
【図１５】第２実施例の一工程を説明する図である。
【図１６】第２実施例の一工程を説明する図である。
【図１７】第２実施例の一工程を説明する図である。
【図１８】第２実施例の一工程を説明する図である。
【図１９】第２実施例の一工程を説明する図である。
【図２０】第２実施例の一工程を説明する図である。
【発明を実施するための形態】
【００１１】
（第１実施例）
図１〜１１は、第１実施例の半導体装置の製造方法の一例を説明するための断面模式図、図１２は図１１の上面図である。本実施例では、異なる仕事関数のゲート電極を有するＮチャネル型のＭＯＳトランジスタを形成する場合について説明する。
【００１２】
図１に示すように、Ｐ型シリコンからなる半導体基板１に、ＳＴＩ法等で酸化シリコン（ＳｉＯ2）等の絶縁膜を埋め込んで、素子分離領域２を形成する。図１及び１２中の、素子分離領域２で外周を区画された３つの領域が、各ＭＯＳトランジスタの活性領域となる。該３つの領域は第１の方向８に向かって、第１の領域１ａ、第２の領域１ｂ、及び第３の領域１ｃの順に配列されている。
【００１３】
本実施例では、領域Ａに、第１の仕事関数を有するゲート電極を備えたＭＯＳトランジスタが配置される。また領域Ｂに、第２の仕事関数を有するゲート電極を備えたＭＯＳトランジスタが配置される。
【００１４】
図２に示すように、半導体基板１の上面に、ゲート絶縁膜用の絶縁膜４を形成する。絶縁膜としては、ＨｆＯ2（酸化ハフニウム）、ＨｆＳｉＯ（ハフニウムシリケート）、ＨｆＡｌＯＮ（窒化ハフニウムアルミネート）等のＨｉｇｈ−Ｋ膜（高誘電体膜）やＳｉＯ2（酸化シリコン）、ＳｉＯＮ（酸窒化シリコン）等が使用できる。
【００１５】
絶縁膜４上に、ゲート電極用の導電膜５を形成する。導電膜５としては、高融点金属膜を用いることができ、具体的には、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）等を例示できる。導電膜５上に、ＣＶＤ法で形成した酸化シリコンを用いて、犠牲絶縁膜６を形成する。
【００１６】
図３に示すように、フォトレジスト膜で形成したマスク（図示せず）を用いて異方性ドライエッチングを行い、サイドウォール形成のためのダミーパターンとなるように犠牲絶縁膜６をパターニングする。これにより、第１の方向８に順に、第１のマスク６ｂ、スペース部６ａ、第２のマスク６ｃを有するマスクパターンが形成される。第１のマスク６ｂは、導電膜上において、第１の方向８に関して第１の領域１ａの一部から第２の領域１ｂの一部を覆うように形成される。第２のマスク６ｃは、導電膜上において、第１の方向８に関して第２の領域１ｂの一部から第３の領域１ｃの一部を覆うように形成される。また、スペース部６ａは、導電膜５上の第１のマスク６ｂと第２のマスク６ｃの間で、第２の領域１ｂの上方に設けられる。
【００１７】
図４に示すように、ＣＶＤ法にて窒化シリコン膜７を形成する。この際に、第１のマスク６ｂと第２のマスク６ｃ間のスペース部６ａの部分が窒化シリコン膜７で完全に充填されるような膜厚に設定する。スペース部６ａは、図１の領域Ａに配置されるＭＯＳトランジスタのゲート電極が形成される場所に対応する。窒化シリコン膜７は、後の工程で、ゲート電極のエッチングの際のハードマスクとして使用される。
【００１８】
図５に示すように、窒化シリコン膜のエッチバックを行い、第1のマスク６ｂ及び第２のマスク６ｃの第１の方向８に関して最も端に位置すると共に第１及び第３の領域の上方に位置し、かつ第1の方向８に垂直な側面上に窒化シリコン膜を残存させて、サイドウォール膜７ａを形成する。これと同時に、第１のマスク６ｂと第２のマスク６ｃ間のスペース部６ａにおいては、隙間部分が完全に充填されたサイドウォール膜７ｂが残存する。
【００１９】
図６に示すように、斜めイオン注入法を用いて、導電膜５内に窒素（Ｎ）をイオン注入する。イオン注入のドーズ量は、例えば１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2の範囲で設定される。ここで注入する窒素のドーズ量によって、ゲート電極の仕事関数が最適となるように調整することができる。斜めイオン注入法を用いることにより、図６の左右両端に位置するサイドウォール膜７ａの下方に位置する導電膜の領域内にも窒素が導入される。これにより、導電膜５には、窒素を含有しない領域５ａと、窒素を含有する領域５ｂが形成される。
【００２０】
このように、マスクパターン６は窒素のイオン注入を行う際のマスクとしても機能するため、窒素の導入を行わないゲート電極領域（５ａ）が完全に形成されるような配置とする。すなわち、図６の中央のサイドウォール膜７ｂを形成するには、第１及び第２のマスクの何れか一方の側面があればよいが、サイドウォール膜７ａとマスクの間に隙間ができると、イオン注入のマスクとして機能しないため、そのような配置は避ける。
【００２１】
図７に示すように、希釈したフッ酸（ＨＦ）を薬液として用いた湿式エッチングによって、マスクパターン６を除去する。この際、サイドウォール膜７ａ及び７ｂは窒化シリコンで形成されているため、エッチングされずに残存する。
【００２２】
図８に示すように、サイドウォール膜７ａ及び７ｂをマスクとして導電膜５及び絶縁膜４の異方性エッチングを行う。領域Ａには、窒素を含有しない導電膜（５ａ）によって、第１の仕事関数を有する第１のゲート電極が形成される。領域Ｂには、窒素を含有する導電膜（５ｂ）によって、第２の仕事関数を有する第２のゲート電極が形成される。第１および第２のゲート電極は、含有されている窒素の濃度が異なるため、異なる仕事関数を有している。また、第１及び第２のゲート電極の下には、絶縁膜からなるゲート絶縁膜４が形成される。
【００２３】
図９に示すように、加熱したリン酸（Ｈ3ＰＯ4）を薬液として用いた湿式エッチングによって、サイドウォール膜７ａ及び７ｂを除去する。この後に、低濃度のＮ型不純物としてリン（Ｐ）を活性領域にイオン注入し、ＬＤＤ領域１０を形成する。
【００２４】
図１０に示すように、酸化シリコンまたは窒化シリコン等の絶縁膜を用いて、ゲート電極（５ａ、５ｂ）の側面にゲートサイドウォール１１を形成する。この後に、高濃度のＮ型不純物としてヒ素（Ａｓ）を活性領域にイオン注入し、ＳＤ領域１２を形成する。ＬＤＤ領域１０およびＳＤ領域１２は各ＭＯＳトランジスタのソース及びドレイン領域として機能する。なお、ＬＤＤ領域１０やＳＤ領域１２を形成する際に、トランジスタの短チャネル効果の防止や高性能化を目的とした不純物領域（例えば、ポケット注入領域や、ハロー注入領域等）を形成してもよい。
【００２５】
図１１に示すように、酸化シリコンを用いて層間絶縁膜１３を形成し、表面をＣＭＰ法で平坦化する。ＳＤ領域１２に接続するコンタクトプラグ１４をタングステン等で形成する。コンタクトプラグ１４に接続する金属配線１５をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。また、図示していないが、ゲート電極（５ａ、５ｂ）に接続するコンタクトプラグと引き出し用の金属配線も同様に形成する。必要に応じて、さらに上層の配線層や表面保護膜等を形成すれば半導体装置が完成する。
【００２６】
本実施例では、図６に示したように、ゲート電極のパターニングのために形成したマスク層及びマスクパターン（６、７）をマスクとして用いて、斜めイオン注入を行うことにより、窒素濃度の異なるゲート電極領域を形成することができる。このため、従来、必要だったイオン注入の打ち分けのためのマスク層を別に形成する必要が無い。従って、仕事関数の異なるゲート電極を有したＭＯＳトランジスタを低コストで形成することができる。
【００２７】
なお、ゲート電極の一方（領域Ａに形成されるゲート電極）に窒素がまったく導入されていない状態のみに限定する必要は無く、領域ＡとＢに形成されるゲート電極の両方に窒素を注入して、窒素濃度が異なるゲート電極を形成する場合にも本実施例は適用できる。すなわち、図２でゲート電極用の導電膜５を形成した状態で低濃度の窒素を導電膜全体にあらかじめ導入しておき、図６の工程では、高濃度の窒素濃度とする領域のみに追加の窒素導入を行えばよい。さらに、窒素以外の元素を一部のゲート電極にイオン注入で導入して、ゲート電極の仕事関数の制御を行う場合にも、本実施例は適用可能である。
【００２８】
ゲート電極用の導電膜としては、多結晶シリコン膜や、多結晶シリコン膜上に高融点金属膜を堆積した積層膜も使用可能である。多結晶シリコン膜を用いる場合には、本実施例を用いてＮ型の不純物元素（リン等）またはＰ型の不純物元素（ホウ素等）をイオン注入することで、ゲート電極の仕事関数を制御することも可能である。
【００２９】
（第２実施例）
本実施例は、第１実施例の変形例に関するものであり、第２のマスクの第１の側面上にサイドウォール膜を形成しない点が第１実施例とは異なる。以下、図３〜２０参照して、第２実施例の半導体装置の製造方法の一例を説明する。なお、第１実施例と共通する工程の説明は省略する。
【００３０】
図１〜４の工程までは第１実施例と同様にして、窒化シリコン膜７までを形成する。
【００３１】
図１３に示すように、窒化シリコン膜７上にフォトレジスト膜等を用いてマスク（図示せず）を設けた後、このマスクパターンを用いて、窒化シリコン膜７の一部を除去して、第２のマスク６ｃの、第1の方向８に関して最も端に位置すると共に第３の領域１ｃの上方に位置し、かつ第1の方向に垂直な第1の側面９を露出させる。次に、マスクを除去する。
【００３２】
図１４に示すように、窒化シリコン膜のエッチバックを行い、第１のマスク６ｂの、第1の方向８に関して最も端に位置すると共に第１の領域１ａの上方に位置し、かつ第1の方向に垂直な第1の側面上に窒化シリコン膜を残存させてサイドウォール膜７ａを形成する。また、これと同時にスペース部６ａ内にサイドウォール膜７ｂを残存させる。この際、第２のマスクの第１の側面９上の窒化シリコン膜は予め除去しているため、第１のマスクの第１の側面上及びスペース部内にのみサイドウォール膜７ａ及び７ｂが残存する。
【００３３】
図１５に示すように、斜めイオン注入法を用いて、導電膜５内に窒素（Ｎ）をイオン注入する。これにより、導電膜５には、窒素を含有しない領域５ａと、窒素を含有する領域５ｂが形成される。
【００３４】
図１６に示すように、マスクパターン６を除去して、２つのサイドウォール膜７ａ及び７ｂを残存させる。
【００３５】
図１７に示すように、サイドウォール膜７ａ及び７ｂをマスクとして導電膜５の異方性エッチングを行う。領域Ａには第１の仕事関数を有する第１のゲート電極、領域Ｂには第２の仕事関数を有する第２のゲート電極、第１及び第２のゲート電極の下にゲート絶縁膜４を形成する。
【００３６】
図１８に示すように、湿式エッチングによって、サイドウォール膜７ａ及び７ｂを除去した後、ＬＤＤ領域１０を形成する。
【００３７】
図１９に示すように、ゲート電極（５ａ、５ｂ）の側面にゲートサイドウォール１１を形成した後、ＳＤ領域１２を形成する。
【００３８】
図２０に示すように、層間絶縁膜１３、コンタクトプラグ１４、金属配線１５、引き出し用の金属配線も同様に形成する。
【００３９】
本実施例では、第１実施例と同様に、斜めイオン注入を行うことにより、窒素濃度の異なるゲート電極領域を形成することができる。このため、マスク層を別に形成する必要が無く、仕事関数の異なるゲート電極を有したＭＯＳトランジスタを低コストで形成することができる。
【００４０】
また、斜めイオン注入を行う際には、予め第２のマスクの第１の側面上のサイドウォール膜を除去しているため、第３の領域上にはゲート電極は形成されない。そして、最終的に第１及び第２の領域にゲート電極が形成され、これらのゲート電極を含む２つのＭＯＳトランジスタが形成される。なお、本実施例では第３の領域は半導体領域として示したが、第３の領域はＭＯＳトランジスタとして機能しないため、素子分離領域２を配置した領域となっていても良い。
【００４１】
また、図１８、図１９の工程において、第３の領域を覆うマスクをフォトレジスト膜等で形成して、第１および第２の領域にのみ、ＬＤＤ領域１０およびＳＤ領域１２を形成することで、第３の領域を半導体基板１の電位を固定するための給電用のコンタクトプラグを配置する領域として使用することも可能である。第１〜第３の領域が含まれるように、半導体基板１と反対導電型のウェルをあらかじめ設けてある場合には、ウェルの電位固定のための給電用コンタクトプラグを配置する領域として使用することも可能である。
【００４２】
（各実施例の変形例）
以上の各実施例ではＮチャネル型のＭＯＳトランジスタの場合について説明したが、ソース及びドレイン領域用のイオン注入で導入する不純物の導電型を変更することで、Ｐチャネル型のＭＯＳトランジスタも同様にして形成できる。具体的には、ＬＤＤ領域とＳＤ領域をＰ型の不純物で形成すればよい。Ｐ型の半導体基板を用いる場合には、Ｐチャネル型のＭＯＳトランジスタを形成する領域には、あらかじめＮ型ウェルを形成しておく。
【００４３】
また、同様にして、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタの２種類のＭＯＳトランジスタも形成できる。
【００４４】
Ｐチャネル型のＭＯＳトランジスタ、又はＮチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタを形成する場合にも、先に説明した方法と同様にＭＯＳトランジスタを形成することで、製造工程の増加を抑制できる。これにより、低コストで半導体装置を製造できる。
【００４５】
また、上記各実施例では、２つ又は３つのＭＯＳトランジスタを設ける場合を説明したが、４つ以上のＭＯＳトランジスタを設けても良い。この場合、半導体基板内に４つ以上の領域を設け、導電膜上において第１の方向に順に設けるマスクの数を３以上とし、第１の方向に関して隣り合うマスクの間にスペース部を設ければ良い。
【符号の説明】
【００４６】
１ 半導体基板
１ａ 第１の領域
１ｂ 第２の領域
１ｃ 第３の領域
２ 素子分離領域
４ ゲート絶縁膜
５ 導電膜
５ａ、５ｂ ゲート電極
６ 犠牲絶縁膜
６ａ スペース部
６ｂ 第１のマスク
６ｃ 第２のマスク
７ 窒化シリコン膜
７ａ、７ｂ サイドウォール膜
８ 第１の方向
９ 第１の側面
１０ ＬＤＤ領域
１１ ゲートサイドウォール
１２ ＳＤ領域
１３ 層間絶縁膜
１４ コンタクトプラグ
１５ 金属配線
【特許請求の範囲】
【請求項１】
第１の方向に配列された第１の領域、第２の領域及び第３の領域を有する半導体基板を準備する工程と、
前記半導体基板の第１の領域、第２の領域及び第３の領域上に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に向かって順に、前記第１の領域の一部から第２の領域の一部までを覆う第１のマスク、第２の領域の上方にスペース部、及び前記第２の領域の一部から第３の領域の一部までを覆う第２のマスクを有するマスクパターンを設ける工程と、
前記スペース部内にサイドウォール膜を埋め込むと共に、前記第１及び第３の領域の上方に位置して前記第１及び第２のマスクの前記第１の方向に垂直な第1の側面に接するようにサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記第１、第２及び第３の領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記第１、第２及び第３の領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、３つのＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第1、第２及び第３の領域はＰウェルであり、
前記ソース及びドレイン領域はＮ型のソース及びドレイン領域であり、
前記ＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタである、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第1、第２及び第３の領域はＮウェルであり、
前記ソース及びドレイン領域はＰ型のソース及びドレイン領域であり、
前記ＭＯＳトランジスタはＰチャネル型のＭＯＳトランジスタである、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第1、第２及び第３の領域のうち一部の領域はＮウェル、残りの領域はＰウェルであり、
前記ソース及びドレイン領域は、前記Ｎウェル内に設けられたＰ型のソース及びドレイン領域、及び前記Ｐウェル内に設けられたＮ型のソース及びドレイン領域であり、
前記ＭＯＳトランジスタは、前記Ｐ型のソース及びドレイン領域を有するＰチャネル型のＭＯＳトランジスタと、前記Ｎ型のソース及びドレイン領域を有するＮチャネル型のＭＯＳトランジスタである、請求項１に記載の半導体装置の製造方法。
【請求項５】
第１の方向に配列された３以上の領域を有する半導体基板を準備する工程と、
前記半導体基板上の全面に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に関して、隣り合う２つの領域のうち一方の領域の一部から他方の領域の一部までを覆う複数のマスク、及び隣り合うマスクの間に１以上のスペース部を有するマスクパターンを設ける工程と、
（ａ）前記スペース部内にサイドウォール膜を埋め込むと共に、
（ｂ）前記第１の方向に関して最も端に位置する２つのマスクのうち少なくとも一方のマスクにおける、前記第１の方向に垂直で、かつ、前記第１の方向に関して最も端に位置する第1の側面上にサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面上に設けたサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、２以上のＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法。
【請求項６】
前記導電膜の領域内に不純物を注入する工程において、
斜めイオン注入により不純物を注入する、請求項１〜５の何れか1項に記載の半導体装置の製造方法。
【請求項７】
前記導電膜の領域内に不純物を注入する工程において、
前記不純物として窒素を注入する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記導電膜の領域内に不純物を注入する工程において、
前記導電膜内に、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2の窒素を注入する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記導電膜は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、及びニオブ（Ｎｂ）からなる群から選択された少なくとも一種の高融点金属を含有する、請求項１〜８の何れか1項に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜及び導電膜を形成する工程と、前記マスクパターンを設ける工程の間に、
前記導電膜全体に、不純物として窒素を注入する工程を有する、請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜及び導電膜を形成する工程において、
多結晶シリコン膜を含む前記導電膜を形成し、
前記導電膜の領域内に不純物を注入する工程において、
前記多結晶シリコン膜に、前記不純物としてＮ型不純物元素またはＰ型不純物元素を注入する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項１】
第１の方向に配列された第１の領域、第２の領域及び第３の領域を有する半導体基板を準備する工程と、
前記半導体基板の第１の領域、第２の領域及び第３の領域上に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に向かって順に、前記第１の領域の一部から第２の領域の一部までを覆う第１のマスク、第２の領域の上方にスペース部、及び前記第２の領域の一部から第３の領域の一部までを覆う第２のマスクを有するマスクパターンを設ける工程と、
前記スペース部内にサイドウォール膜を埋め込むと共に、前記第１及び第３の領域の上方に位置して前記第１及び第２のマスクの前記第１の方向に垂直な第1の側面に接するようにサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面に接するサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記第１、第２及び第３の領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記第１、第２及び第３の領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、３つのＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第1、第２及び第３の領域はＰウェルであり、
前記ソース及びドレイン領域はＮ型のソース及びドレイン領域であり、
前記ＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタである、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第1、第２及び第３の領域はＮウェルであり、
前記ソース及びドレイン領域はＰ型のソース及びドレイン領域であり、
前記ＭＯＳトランジスタはＰチャネル型のＭＯＳトランジスタである、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第1、第２及び第３の領域のうち一部の領域はＮウェル、残りの領域はＰウェルであり、
前記ソース及びドレイン領域は、前記Ｎウェル内に設けられたＰ型のソース及びドレイン領域、及び前記Ｐウェル内に設けられたＮ型のソース及びドレイン領域であり、
前記ＭＯＳトランジスタは、前記Ｐ型のソース及びドレイン領域を有するＰチャネル型のＭＯＳトランジスタと、前記Ｎ型のソース及びドレイン領域を有するＮチャネル型のＭＯＳトランジスタである、請求項１に記載の半導体装置の製造方法。
【請求項５】
第１の方向に配列された３以上の領域を有する半導体基板を準備する工程と、
前記半導体基板上の全面に順に、絶縁膜及び導電膜を形成する工程と、
前記導電膜上において、前記第１の方向に関して、隣り合う２つの領域のうち一方の領域の一部から他方の領域の一部までを覆う複数のマスク、及び隣り合うマスクの間に１以上のスペース部を有するマスクパターンを設ける工程と、
（ａ）前記スペース部内にサイドウォール膜を埋め込むと共に、
（ｂ）前記第１の方向に関して最も端に位置する２つのマスクのうち少なくとも一方のマスクにおける、前記第１の方向に垂直で、かつ、前記第１の方向に関して最も端に位置する第1の側面上にサイドウォール膜を設ける工程と、
前記マスクパターン及びサイドウォール膜をマスクに用いて、前記第１の側面上に設けたサイドウォール膜の下に位置する導電膜の領域内に不純物を注入する工程と、
前記マスクパターンを除去する工程と、
前記サイドウォール膜をマスクに用いて、前記導電膜及び絶縁膜に異方性エッチングを行うことにより、前記領域上にそれぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記領域内の、前記ゲート電極を挟んだ両側にそれぞれ、ソース及びドレイン領域を形成することにより、２以上のＭＯＳトランジスタを得る工程と、
を有する半導体装置の製造方法。
【請求項６】
前記導電膜の領域内に不純物を注入する工程において、
斜めイオン注入により不純物を注入する、請求項１〜５の何れか1項に記載の半導体装置の製造方法。
【請求項７】
前記導電膜の領域内に不純物を注入する工程において、
前記不純物として窒素を注入する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記導電膜の領域内に不純物を注入する工程において、
前記導電膜内に、ドーズ量１×１０14〜１×１０16ａｔｏｍｓ／ｃｍ2の窒素を注入する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記導電膜は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、及びニオブ（Ｎｂ）からなる群から選択された少なくとも一種の高融点金属を含有する、請求項１〜８の何れか1項に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜及び導電膜を形成する工程と、前記マスクパターンを設ける工程の間に、
前記導電膜全体に、不純物として窒素を注入する工程を有する、請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜及び導電膜を形成する工程において、
多結晶シリコン膜を含む前記導電膜を形成し、
前記導電膜の領域内に不純物を注入する工程において、
前記多結晶シリコン膜に、前記不純物としてＮ型不純物元素またはＰ型不純物元素を注入する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−４３８２９（Ｐ２０１２−４３８２９Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８０９０５（Ｐ２０１０−１８０９０５）
【出願日】平成２２年８月１２日（２０１０．８．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１２日（２０１０．８．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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