【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】容易なプロセスにより単結晶半導体層を形成したＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】半導体基板１上に、第１の絶縁膜２を介して、一部に空孔４を有する第２の絶縁膜３が設けられ、空孔４上及び第２の絶縁膜３の一部上に島状に絶縁分離された半導体層６が設けられ、半導体層６上にゲート酸化膜１２を介して、空孔４直上に空孔４の幅以下のゲート電極１３が設けられ、半導体層６には、ゲート電極１３に自己整合して低濃度のソースドレイン領域（９，１０）が、ゲート電極１３の側壁に設けられたサイドウォール１４に自己整合して高濃度のソースドレイン領域（８，１１）がそれぞれ設けられ、ゲート電極１３（配線図示せず）及び高濃度のソースドレイン領域（８，１１）にはバリアメタル１７を有する導電プラグ１８を介してバリアメタル２０を有する配線２１が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】チャネル形成領域に印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させる半導体装置を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上層にゲート電極２１が形成され、ゲート電極２１の上層にチャネル形成領域に応力を印加する第１応力導入層２２が形成されており、ゲート電極２１及び第１応力導入層２２の両側部における半導体基板１０の表層部にソースドレイン領域１３が形成されており、少なくとも第１応力導入層２２の領域を除き、ソースドレイン領域１３の上層に、チャネル形成領域に第１応力導入層２２と異なる応力を印加する第２応力導入層２６が形成されている構成とする。 （もっと読む）

【課題】ＣＭＯＳ回路の閾値を簡易なプロセスで効率よく制御して、信頼性の高い半導体装置を作製する。
【解決手段】下地ゲート絶縁膜を形成し、下地ゲート絶縁膜上に選択的にマスク膜を形成し、下地ゲート絶縁膜、及び、マスク膜上に第１の金属元素を含む第１のキャップ膜を形成し、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜に第１の金属元素を拡散させ、マスク膜、及び、第１のキャップ膜を選択的に除去し、第１の金属元素が拡散したｎＭＯＳトランジスタ領域の下地ゲート絶縁膜、及び、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成し、下地ゲート絶縁膜に第２の金属元素を拡散させる。 （もっと読む）

【課題】信頼性に優れた半導体装置が得られる製造方法を提供する。
【解決手段】半導体装置の製造方法は、ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタを備える半導体装置の製造方法であって、基板上に、界面絶縁層および高誘電率層をこの順で形成する工程と、高誘電率層上に、犠牲層のパターンを形成する工程と、犠牲層が形成されている第１の領域の高誘電率層上および犠牲層が形成されていない第２の領域の高誘電率層上に、金属元素を含む金属含有膜を形成する工程と、熱処理を行うことにより、第２の領域における界面絶縁層と高誘電率層との界面に金属元素を導入する工程と、犠牲層をウエットエッチングにより除去する工程と、を含み、除去する工程において、犠牲層は、高誘電率層よりもエッチングされやすい。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】プロセスばらつきに起因する電気的特性のばらつきが小さい半導体装置を提供する。
【解決手段】半導体基板の上面に形成された第１及び第２のトランジスタ１１，１２と、を備える。第１及び第２のトランジスタは、それぞれ、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極１７と、半導体基板と前記ゲート電極との間に設けられた、半導体基板の上層部分におけるゲート電極の直下域を挟む領域に設けられた第２導電形のソース領域２１及びドレイン領域２２と、上層部分におけるゲート電極の直下域のうち、ソース領域側の領域に形成され、第１導電形であり、実効的な不純物濃度が上層部分の実効的な不純物濃度よりも高い高濃度チャネル領域を有し、第１と第２トランジスタのソース領域からドレイン領域に向かう方向が同じ向きである。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。 （もっと読む）

【課題】High-kゲート絶縁膜を用いたＭＯＳＦＥＴにおいて、信頼性劣化、チャネル移動度低下及びＥＯＴの増加を抑制する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０１上に、シリコン酸化物を含む第１絶縁層１０４を形成する工程（ａ）と、第１絶縁層１０４上に第１金属層１０５を形成する工程（ｂ）と、第１金属層１０５上にゲート電極１０８を形成する工程（ｃ）とを備える。第１絶縁層１０４及び第１金属層１０５からゲート絶縁膜を形成する。 （もっと読む）

【課題】ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止する。
【解決手段】半導体基板１００上にゲート絶縁膜１０８ａ、１０８ｂを介してゲート電極１０９ａ、１０９ｂが形成されている。ゲート電極１０９ａ、１０９ｂの側面上に導電性酸化物からなるサイドウォールスペーサ１１１ａ、１１１ｂが形成されている。 （もっと読む）

【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。 （もっと読む）

【課題】ＬＳＩ中の高耐圧ＭＯＳＦＥＴを含む高耐圧回路は、純粋な内部回路と異なり、外部との関係で動作電圧が高い状態で固定されているため、通常のように、低電圧化による微細化が適用できない。このため、内部回路部の低電圧化に伴って、ますます、チップ内の占有面積を肥大化させる結果となっている。この問題について、本願発明者等が、各種の対策について評価したところによると、ＣＭＯＳＦＥＴ回路構成およびデバイス構成との適合性等の問題がネックとなっていることが明らかとなった。
【解決手段】本願発明は、各チャネル表面に波状起伏が設けられたＮチャネル型およびＰチャネル型ＭＩＳＦＥＴを有する半導体集積回路装置において、Ｐチャネル型ＭＩＳＦＥＴのチャネル表面に設けられた波状起伏に比べて、Ｎチャネル型ＭＩＳＦＥＴのチャネル表面に設けられた波状起伏のピッチを狭くしたものである。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた半導体装置において、電流駆動能力の向上とリーク電流の低下と図れるようにする。
【解決手段】半導体装置は、シリコンからなる半導体基板１０に形成され、周囲を素子分離領域１１により囲まれてなる第２の活性領域１０ｂと、該第２の活性領域１０ｂ及び素子分離領域１１の上に、ゲート絶縁膜１３を介在させて形成されたゲート電極１４とを有している。第２の活性領域１０ｂには、ゲート電極１４の両側方の領域が掘り込まれてなるリセス領域１９ｃにｐ型シリコン混晶層２１が形成されており、該ｐ型シリコン混晶層２１における素子分離領域１１と接触する接触位置の上端２１ｂは、第２の活性領域１０ｂの上面におけるゲート絶縁膜１３の下側部分よりも低い。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタ上に設けられた第２のトランジスタと容量素子とを有し、第１のトランジスタのゲート電極と、該ゲート電極に接する第２のトランジスタのソース電極とは、エッチングの選択比がとれる材料を用いて形成される半導体装置を提供する。第１のトランジスタのゲート電極と、第２のトランジスタのソース電極とをエッチングの選択比がとれる材料を用いて形成することで、レイアウトのマージンを低減させることができるため半導体装置の集積度を向上させることができる。 （もっと読む）

【課題】プロセス負荷を軽減するとともに、ＥＯＴを十分に低減するための絶縁膜の薄膜化と、バンドエッジ近傍の仕事関数を有するゲート構造とを実現した半導体装置を提供する。
【解決手段】基板１０１の異なる領域に形成されたｐ型トランジスタ１００ａ及びｎ型トランジスタ１００ｂを備える半導体装置１００であって、ｐ型トランジスタ１００ａは、基板１０１上方に形成された、第１高誘電率材料からなる第１高誘電率膜１０６ａと、第１高誘電率膜１０６ａ上方に形成された、全体が金属によりシリサイド化された第１フルシリサイド電極１０７ａとを備え、ｎ型トランジスタ１００ｂは、基板１０１上方に形成された、第２高誘電率材料が添加された第１高誘電率材料からなる第２高誘電率膜１０６ｂと、第２高誘電率膜１０６ｂ上方に形成された、全体が金属によりシリサイド化された第２フルシリサイド電極１０７ｂとを備える。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に、基板上に形成した応力膜からより効率的に応力を印加する半導体装置の構造及びその製造方法を提供する。
【解決手段】ＭＯＳトランジスタは、ｎ型またはｐ型のソース・ドレイン領域２１ｅ〜ｈと、素子分離領域２１Ｉからチャネル領域に向かって延在し、ソース・ドレイン領域２１ｅ〜ｈを覆って形成された、引張応力、圧縮応力のいずれかである応力膜２７Ａ、２７Ｂを備える。応力膜２７Ａ，２７Ｂは、ゲート電極２３Ａ，２３Ｂの側壁面に沿って、ただし側壁面からは隙間３２Ａ〜Ｄを介して形成される。ソース・ドレイン領域２１ｅ〜ｈがｎ型である場合、応力膜の応力は引張応力であり、ソース・ドレイン領域２１ｅ〜ｈがｐ型である場合、応力膜の応力は圧縮応力である。 （もっと読む）

【課題】占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができるＥＳＤ保護素子を提供する。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板１０と、半導体基板１０において電源ライン（Ｖｄｄ）及び接地ライン（Ｖｓｓ）間に設けられ、サイリスタＳＣＲ及びサイリスタを駆動するトリガーダイオードＴＤを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板１０に形成されたアノード拡散層２２と、アノード拡散層２２から離間して半導体基板１０に形成されたカソード拡散層２１と、アノード拡散層２２及びカソード拡散層２１間において半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１７とを有し、外部電源に接続された外部端子（パッド電極２７）がゲート電極１７に電気的に接続されている構成とする。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。 （もっと読む）