半導体装置の製造方法
【課題】半導体装置の性能を向上させる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。
【解決手段】規則的に配列した複数の微細な開口部ＯＰを有するフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することにより、チャネルドープイオン注入を行なう。この際、フィルタＦＬには、イオンビーム２２と同じ極性の電圧を印加する。フィルタＦＬの開口部ＯＰの中央部に向かって入射した不純物イオンは、そのまま直進して開口部ＯＰを通過することができるが、フィルタＦＬの開口部ＯＰの中央部以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場によって進行方向が曲げられて、開口部ＯＰを通過することができない。このため、半導体ウエハ１Ｗに注入された不純物イオンは、規則的な配列を有したものとなり、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴなどの半導体素子を半導体基板に形成し、更に半導体基板上に多層配線構造を形成して半導体素子間を結線することで、半導体装置が製造される。
【０００３】
特許文献１〜４および非特許文献１，２には、ＭＩＳＦＥＴのしきい値電圧のばらつきに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２４０１１号公報
【特許文献２】特開平８−１８０４７号公報
【特許文献３】特開２００９−１７０４９４号公報
【特許文献４】特開２００３−３１６８２号公報
【非特許文献】
【０００５】
【非特許文献１】ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２４，ＮＯ．５，ＯＣＴＯＢＥＲ１９８９
【非特許文献２】２００８Symposium on VLSI Technology Digest of Technical Papers 156
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
ＭＩＳＦＥＴを有する半導体装置は、次のようにして製造することができる。すなわち、半導体基板に素子分離領域を形成し、素子分離領域で規定された活性領域に、ＭＩＳＦＥＴのしきい値を調整するためのチャネルドープイオン注入を行なってから、ゲート絶縁膜およびゲート電極を形成する。それから、ゲート電極をマスクにしてイオン注入によりＬＤＤ用のエクステンション領域と、ハロー領域を形成してから、ゲート電極の側壁上に側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマスクにしてイオン注入により、エクステンション領域よりも高不純物濃度のソース・ドレイン領域を形成する。その後、ソース・ドレイン領域の上部にサリサイドプロセスにより金属シリサイド層を形成する。
【０００８】
半導体基板にチャネルドープイオン注入を行なうことで、ＭＩＳＦＥＴのチャネル領域に不純物が導入される。このチャネル不純物（チャネル領域に導入されている不純物）によって、ＭＩＳＦＥＴのしきい値電圧を制御することができる。半導体基板には複数のＭＩＳＦＥＴが形成されるが、チャネル領域同士を比べたときの不純物分布や不純物数の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数と他のＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数の差）が大きいと、ＭＩＳＦＥＴのしきい値電圧のばらつきが大きくなってしまう。すなわち、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布や不純物数が異なってしまうと、しきい値電圧も異なる値になってしまうため、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動すると、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまう。半導体装置の性能を向上させるためには、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することが望まれる。
【０００９】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置の製造方法は、規則的に配列した複数の開口部を有するフィルタにイオンビームと同じ極性の電圧を印加し、このフィルタを通過したイオンビームを収束して半導体基板に照射することにより、チャネルドープイオン注入を行うものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
代表的な実施の形態によれば、半導体装置の性能を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製造工程におけるチャネルドープイオン注入に用いられるイオン注入装置の概略構成を示す説明図である。
【図１６】イオンビームがフィルタを通過し、レンズで収束して半導体ウエハに照射される様子を模式的に示す説明図である。
【図１７】図１６において、イオンビームを照射していない状態を模式的に示す説明図である。
【図１８】フィルタの部分拡大断面図である。
【図１９】電圧を印加したフィルタの開口部をイオンビームが通過する様子を示す説明図である。
【図２０】電圧を印加していない状態のフィルタの開口部をイオンビームが通過する様子を示す説明図である。
【図２１】フィルタの部分拡大平面図である。
【図２２】フィルタに電圧を印加した状態でチャネルドープイオン注入を行なった場合の、チャネル不純物の配列状態を示す説明図である。
【図２３】フィルタを用いることなくチャネルドープイオン注入を行なった場合の、チャネル不純物の配列状態を示す説明図である。
【図２４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】本発明の他の実施の形態である半導体装置の平面図である。
【図４２】図４１の半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】本発明の他の実施の形態である半導体装置の平面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１４は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２０】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）に埋め込まれた絶縁膜により、素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００２１】
次に、表面の汚染防止のための薄い絶縁膜（スルー膜）３を半導体基板１の表面（主面）に形成してから、図２に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ１ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＰＲ１ａでは覆われずに露出される。このフォトレジスト膜ＰＲ１ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。
【００２２】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の上層部分に、後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ａを行なう。なお、図２では、チャネルドープイオン注入ＩＭ１ａを矢印で模式的に示してある。
【００２３】
ＭＩＦＥＴのしきい値調整用のイオン注入は、チャネルドープイオン注入と呼ぶこともでき、このチャネルドープイオン注入（しきい値調整用のイオン注入）によって、ＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）される。すなわち、チャネルドープイオン注入では、ＭＩＳＦＥＴのチャネル領域を含む領域に、不純物（不純物イオン）が導入（ドープ）される。なお、ここでいう「ＭＩＳＦＥＴのチャネル領域」とは、チャネルドープイオン注入の段階ではＭＩＳＦＥＴは形成されていなくとも、その後ＭＩＳＦＥＴが形成されると、ＭＩＳＦＥＴのチャネル領域となる領域に対応する。このことは、本実施の形態１および以下の実施の形態２〜６で述べるチャネルドープイオン注入（しきい値調整用のイオン注入）に共通である。
【００２４】
しきい値調整用のイオン注入ＩＭ１ａ、すなわちチャネルドープイオン注入ＩＭ１ａでは、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ａが形成される。このチャネルドープ層４ａは、後でｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域となる領域を含んでいる。チャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａに導入される不純物は、例えばホウ素（Ｂ）などのｐ型の不純物を用いることができる。このチャネルドープイオン注入ＩＭ１ａでは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＰＲ１ａは、イオン注入阻止マスクとして機能するので、ｐＭＩＳ形成領域１Ｂの半導体基板１には、イオン注入されない。
【００２５】
本実施の形態で行うチャネルドープイオン注入ＩＭ１ａの手法については、後でより詳細に説明する。
【００２６】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する。ｐ型ウエルＰＷは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＰＲ１ａをイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。なお、チャネルドープ層４ａは、半導体基板１の上層部分に浅く形成され、ｐ型ウエルＰＷは、半導体基板１において、チャネルドープ層４ａよりも深くまで形成されている。また、他の形態として、先にｐ型ウエルＰＷをイオン注入で形成してから、チャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａを形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００２７】
次に、図３に示されるように、アッシングなどによりフォトレジスト膜ＰＲ１ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ１ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＰＲ１ｂでは覆われずに露出される。このフォトレジスト膜ＰＲ１ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。
【００２８】
次に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の上層部分に、後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ｂを行なう。なお、図３では、チャネルドープイオン注入ＩＭ１ｂを矢印で模式的に示してある。
【００２９】
しきい値調整用のイオン注入ＩＭ１ｂ、すなわちチャネルドープイオン注入ＩＭ１ｂでは、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ｂが形成される。このチャネルドープ層４ｂは、後でｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域となる領域を含んでいる。チャネルドープイオン注入によってチャネルドープ層４ｂに導入される不純物は、例えばリン（Ｐ）などのｎ型の不純物を用いることができる。このチャネルドープイオン注入ＩＭ１ｂでは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＰＲ１ｂは、イオン注入阻止マスクとして機能するので、ｎＭＩＳ形成領域１Ａの半導体基板１には、イオン注入されない。
【００３０】
次に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＰＲ１ｂをイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成することができる。なお、チャネルドープ層４ｂは、半導体基板１の上層部分に浅く形成され、ｎ型ウエルＮＷは、半導体基板１において、チャネルドープ層４ｂよりも深くまで形成されている。また、他の形態として、先にｎ型ウエルＮＷをイオン注入で形成してから、チャネルドープイオン注入ＩＭ１ｂによってチャネルドープ層４ｂを形成することもでき、これは以下の実施の形態２〜４でも同様である。更に他の形態として、先にｐＭＩＳ形成領域１Ｂにチャネルドープ層４ｂおよびｎ型ウエルＮＷを形成した後で、ｎＭＩＳ形成領域１Ａにチャネルドープ層４ａおよびｐ型ウエルＰＷを形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００３１】
本実施の形態で行うチャネルドープイオン注入ＩＭ１ｂの手法については、後でより詳細に説明する。
【００３２】
次に、図４に示されるように、アッシングなどによりフォトレジスト膜ＰＲ１ｂを除去してから、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより上記絶縁膜３を除去して半導体基板１の表面を清浄化（洗浄）した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（主面、ここではｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成する。この絶縁膜５は、後でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜となる。絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３３】
また、上記チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂ、ｐ型ウエルＰＷを形成するためのイオン注入、およびｎ型ウエルＮＷを形成するためのイオン注入は、絶縁膜５を形成する前に行うため、これらのイオン注入で絶縁膜５がダメージを受けるのを防止することができる。
【００３４】
次に、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜５上を含む）に、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜６を形成する。シリコン膜６のうちのｎＭＩＳ形成領域１Ａ（後述するゲート電極ＧＥ１となる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６のうちのｐＭＩＳ形成領域１Ｂ（後述するゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３５】
次に、図５に示されるように、シリコン膜６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。
【００３６】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷ（の上部のチャネルドープ層４ａ）上に絶縁膜５を介して形成される。ゲート電極ＧＥ１の下に残存する絶縁膜５が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜５ａとなる。すなわち、ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａの絶縁膜５（すなわちゲート絶縁膜５ａ）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷ（の上部のチャネルドープ層４ｂ）上に絶縁膜５を介して形成される。ゲート電極ＧＥ２の下に残存する絶縁膜５が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜５ｂとなる。すなわち、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂの絶縁膜５（すなわちゲート絶縁膜５ｂ）上に形成される。
【００３７】
次に、図６に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ２ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＰＲ２ａでは覆われずに露出される。このフォトレジスト膜ＰＲ２ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ２ａ，ＩＭ３ａでは、フォトレジスト膜ＰＲ２ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。
【００３８】
次に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｎ−型半導体領域）ＥＸ１を形成する。
【００３９】
エクステンション領域ＥＸ１はｎ型の半導体領域であり、後で形成するｎ＋型半導体領域ＳＤ１よりも不純物濃度が低い。なお、図６では、エクステンション領域ＥＸ１を形成するためのイオン注入ＩＭ２ａを矢印で模式的に示してある。このイオン注入ＩＭ２ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１（の側壁）に整合して形成され、ゲート電極ＧＥ１の直下には、不純物は導入（イオン注入）されない。エクステンション領域ＥＸ１の深さ（接合深さ）は、後で形成されるｎ＋型半導体領域ＳＤ１の深さ（接合深さ）よりも浅い。また、エクステンション領域ＥＸ１形成のためのイオン注入ＩＭ２ａは、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００４０】
次に、図７に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物のイオン注入（ハローイオン注入）ＩＭ３ａを行ってハロー領域（ｐ型半導体領域）ＨＡ１を形成する。なお、図７では、ハロー領域ＨＡ１を形成するためのイオン注入（ハローイオン注入）ＩＭ３ａを矢印で模式的に示してある。
【００４１】
ハロー領域ＨＡ１は、エクステンション領域ＥＸ１とは逆の導電型で、かつｐ型ウエルＰＷとは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡ１は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができる。ハロー領域ＨＡ１は、エクステンション領域ＥＸ１を包み込む（覆う）ように形成され、ｐ型ウエルＰＷよりも不純物濃度（ｐ型不純物濃度）が高い。ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ１を包み込む（覆う）ようにハロー領域ＨＡ１を的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【００４２】
次に、図８に示されるように、アッシングなどによりフォトレジスト膜ＰＲ２ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ２ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＰＲ２ｂでは覆われずに露出される。このフォトレジスト膜ＰＲ２ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ２ｂ，ＩＭ３ｂでは、フォトレジスト膜ＰＲ２ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【００４３】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｐ−型半導体領域）ＥＸ２を形成する。エクステンション領域ＥＸ２はｐ型の半導体領域であり、後で形成するｐ＋型半導体領域ＳＤ２よりも不純物濃度が低い。なお、エクステンション領域ＥＸ２を形成するためのイオン注入ＩＭ２ｂと、後述するハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂとは、それぞれ別々のイオン注入工程として行なわれるが、図８では、まとめて矢印で模式的に示してある。
【００４４】
エクステンション領域ＥＸ２を形成するためのイオン注入ＩＭ２ｂでは、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２（の側壁）に整合して形成され、ゲート電極ＧＥ２の直下には、不純物は導入（イオン注入）されない。エクステンション領域ＥＸ２の深さ（接合深さ）は、後で形成されるｐ＋型半導体領域ＳＤ２の深さ（接合深さ）よりも浅い。また、エクステンション領域ＥＸ２形成のためのイオン注入ＩＭ２ｂは、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００４５】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｎ型不純物のイオン注入（ハローイオン注入）ＩＭ３ｂを行ってハロー領域（ｎ型半導体領域）ＨＡ２を形成する。ハロー領域ＨＡ２は、エクステンション領域ＥＸ２とは逆の導電型で、かつｎ型ウエルＮＷとは同じ導電型であり、ここではｎ型（ｎ型の半導体領域）である。ハロー領域ＨＡ２は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂの際、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができる。ハロー領域ＨＡ２は、エクステンション領域ＥＸ２を包み込む（覆う）ように形成され、ｎ型ウエルＮＷよりも不純物濃度（ｎ型不純物濃度）が高い。ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＡ２を的確に形成することができる。
【００４６】
また、他の形態として、先にｐＭＩＳ形成領域１Ｂにエクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成してから、ｎＭＩＳ形成領域１Ａにエクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００４７】
また、ハロー領域ＨＡ１，ＨＡ２は、短チャネル特性抑制のために形成することが好ましいが、不要であればその形成を省略することもでき、これは以下の実施の形態２〜６でも同様である。
【００４８】
また、エクステンション領域ＥＸ１およびハロー領域ＨＡ１は、必ずしもこの順序で形成しなくともよいが、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する各イオン注入ＩＭ２ａ，ＩＭ３ａは、少なくとも、ゲート電極ＧＥ１形成後で、かつ、ゲート電極ＧＥ１の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。同様に、エクステンション領域ＥＸ２およびハロー領域ＨＡ２は、必ずしもこの順序で形成しなくともよいが、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する各イオン注入ＩＭ２ｂ，ＩＭ３ｂは、少なくとも、ゲート電極ＧＥ２形成後で、かつ、ゲート電極ＧＥ２の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。
【００４９】
次に、図９に示されるように、アッシングなどによりフォトレジスト膜ＰＲ２ｂを除去してから、ゲート電極ＧＥ１，ＧＥ２の側壁上に、絶縁膜（側壁絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。サイドウォールＳＷは、例えば、半導体基板１（の主面全面）上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチングすることによって形成することができる。
【００５０】
次に、図１０に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ３ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＰＲ３ａでは覆われずに露出される。このフォトレジスト膜ＰＲ３ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ４ａでは、フォトレジスト膜ＰＲ３ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。
【００５１】
次に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォールＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。なお、図１０では、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入ＩＭ４ａを矢印で模式的に示してある。このイオン注入ＩＭ４ａの際、ゲート電極ＧＥ１およびその側壁上のサイドウォールＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォールＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ１およびサイドウォールＳＷの直下には、不純物は導入（イオン注入）されない。ｎ＋型半導体領域ＳＤ１の深さ（接合深さ）は、エクステンション領域ＥＸ１の深さ（接合深さ）よりも深い。
【００５２】
ｎ＋型半導体領域（第２半導体領域）ＳＤ１とエクステンション領域（第１半導体領域）ＥＸ１とは同じ導電型であるが、ｎ＋型半導体領域ＳＤ１は、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）ＳＤ１およびエクステンション領域（ｎ−型半導体領域）ＥＸ１により形成される。換言すれば、エクステンション領域ＥＸ１と、それよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域として機能する。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。上述のように、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールＳＷに対して自己整合的に形成される。
【００５３】
次に、図１１に示されるように、アッシングなどによりフォトレジスト膜ＰＲ３ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ３ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＰＲ３ｂでは覆われずに露出される。このフォトレジスト膜ＰＲ３ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ４ｂでは、フォトレジスト膜ＰＲ３ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【００５４】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォールＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。なお、図１１では、ｐ＋型半導体領域ＳＤ２を形成するためのイオン注入ＩＭ４ｂを矢印で模式的に示してある。このイオン注入ＩＭ４ｂの際、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ｐ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォールＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ２およびサイドウォールＳＷの直下には、不純物は導入（イオン注入）されない。ｐ＋型半導体領域ＳＤ２の深さ（接合深さ）は、エクステンション領域ＥＸ２の深さ（接合深さ）よりも深い。
【００５５】
ｐ＋型半導体領域（第２半導体領域）ＳＤ２とエクステンション領域（第１半導体領域）ＥＸ２とは同じ導電型であるが、ｐ＋型半導体領域ＳＤ２は、エクステンション領域ＥＸ２よりも、不純物濃度（ｐ型不純物濃度）が高い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）ＳＤ２およびエクステンション領域（ｐ−型半導体領域）ＥＸ２により形成される。換言すれば、エクステンション領域ＥＸ２と、それよりも高不純物濃度のｐ＋型半導体領域ＳＤ２とは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域として機能する。従って、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。上述のように、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールＳＷに対して自己整合的に形成される。
【００５６】
また、他の形態として、先にｐＭＩＳ形成領域１Ｂにｐ＋型半導体領域ＳＤ２を形成してから、ｎＭＩＳ形成領域１Ａにｎ＋型半導体領域ＳＤ１を形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００５７】
次に、アッシングなどによりフォトレジスト膜ＰＲ３ｂを除去する。それから、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このアニール処理は、例えば１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００５８】
このようにして、ｎＭＩＳ形成領域１Ａ（のｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｐＭＩＳ形成領域１Ｂ（のｎ型ウエルＮＷ）に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図１２の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。
【００５９】
次に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面を露出させ、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）のような金属膜を堆積して熱処理することによって、図１３に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面に、それぞれ金属シリサイド層１１を形成する。これにより、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。その後、未反応の金属膜は除去する。
【００６０】
次に、半導体基板１の主面上に絶縁膜（層間絶縁膜）１２を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように、金属シリサイド層１１上を含む半導体基板１上に絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜１２の表面（上面）をＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法により研磨するなどして、絶縁膜１２の上面を平坦化する。下地段差に起因して絶縁膜１２の表面に凹凸形状が形成されていても、絶縁膜１２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００６１】
次に、絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（貫通孔、孔）１３を形成する。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１１の一部や、ゲート電極ＧＥ１，ＧＥ２の表面上の金属シリサイド層１１の一部などが露出される。
【００６２】
次に、コンタクトホール１３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）１４を形成する。プラグ１４を形成するには、例えば、コンタクトホール１３の内部（底部および側壁上）を含む絶縁膜１２上に、プラズマＣＶＤ法によりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ１４を形成することができる。図面の簡略化のために、プラグ１４は、主導体膜とバリア導体膜を一体化して示してある。プラグ１４は、その底部で、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１１と接して、電気的に接続される。
【００６３】
次に、図１４に示されるように、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成する。絶縁膜１５は、複数の絶縁膜の積層膜で形成することもできる。
【００６４】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１５の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１５上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリアメタル膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００６５】
配線Ｍ１は、プラグ１４を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２やゲート電極ＧＥ１，ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００６６】
以上のようにして、本実施の形態の半導体装置が製造される。
【００６７】
次に、本実施の形態におけるチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂについて、より詳細に説明する。
【００６８】
本実施の形態では、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行ったときに、半導体基板１において、イオン注入した不純物を規則的な配列で分布させることを主要な特徴の一つとしている。これを実現するために、以下に説明するようなイオン注入法を用いる。なお、以下で「実施の形態１のイオン注入法」と呼ぶ場合は、ここで説明するイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入法）を指すものとする。
【００６９】
図１５は、本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂに用いられるイオン注入装置（半導体製造装置）２１の概略構成を示す説明図である。
【００７０】
図１５に示されるように、イオン注入装置２１は、イオンを発生するイオンソース（イオン源）２３と、イオンソース２３で発生したイオンを加速してイオンビーム２２を生成する加速管（加速器）２４と、イオンビーム２２の進行方向を曲げることができる質量分析マグネット２５と、イオンビーム２２を収束（集束）させることができるレンズ２６と、半導体ウエハ１Ｗにイオン注入を行なう処理室（注入室）２７とを有している。半導体ウエハ１Ｗは、上記半導体基板１に対応しており、レンズ２６で収束されたイオンビーム２２は、エンドステーションの処理室２７内に配置されている半導体ウエハ１Ｗに照射される。レンズ２６は、電磁レンズであり、電場によりイオンビーム２２を収束させることができる。質量分析マグネット２５は、イオンを選別する機能も有している。
【００７１】
イオン注入装置２１を用いてイオン注入を行う際には、イオン注入処理を行うべき半導体ウエハ１Ｗを、処理室２７内に配置する。そして、イオンソース２３で発生させたイオンを加速管２４で加速させてイオンビーム２２を生成し、このイオンビーム２２の進行方向を質量分析マグネット２５で曲げ、質量分析マグネット２５を通過したイオンビーム２２をレンズ２６で収束させて、処理室２７内の半導体ウエハ１Ｗに照射する。これにより、半導体ウエハ１Ｗに、イオンビーム２２を構成する不純物イオンが注入（導入）される。所定のイオン注入処理が終了した半導体ウエハ１Ｗは、処理室２７からウエハ交換室２８に移動（搬送）され、次の半導体ウエハ１Ｗ（イオン注入処理を行うべき半導体ウエハ１Ｗ）が処理室２７内に移動（搬送）され、この処理室２７内の半導体ウエハ１Ｗに対して、イオン注入処理が行われる。
【００７２】
本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂは、図１５に示されるように、レンズ２６の手前にフィルタＦＬを配置し、このフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することを、主要な特徴の一つとしている。従って、イオン注入装置２１は、レンズ２６の手前（図１５の場合は質量分析マグネット２５とレンズ２６との間）に配置されたフィルタＦＬを更に有している。
【００７３】
図１６は、イオンビーム２２がフィルタＦＬを通過し、レンズ２６で収束して半導体ウエハ１Ｗに照射される様子を模式的に示す説明図である。図１７は、図１６において、イオンビーム２２を照射していない状態を模式的に示す説明図である。従って、図１６からイオンビーム２２の図示を省略した図が、図１７に対応する。図１８は、フィルタＦＬの部分拡大断面図（要部断面図）であり、フィルタＦＬの厚み方向に平行な断面が示されている。
【００７４】
図１６および図１７に示されるように、フィルタＦＬは、レンズ２６の手前でかつイオンビーム２２の通過位置に配置されている。フィルタＦＬは、導電体で形成されており、好ましくは金属材料により形成されている。例えばタングステン（Ｗ）、タンタル（Ｔａ）または白金（Ｐｔ）などによりフィルタＦＬを形成することができる。
【００７５】
また、図１６〜図１８に示されるように、フィルタＦＬは、規則正しく配列した複数の開口部（孔、貫通孔）ＯＰを有している。各開口部ＯＰの大きさおよび形状は、開口部ＯＰ同士で同じとされている。開口部ＯＰの平面形状は、好ましくは四角形であるが、正方形であれば、より好ましい。フィルタＦＬにおいて、複数の開口部ＯＰは規則的に配列しているが、好ましくは格子（アレイ）状に配列している。従って、フィルタＦＬは、好ましくは、正方形の開口部ＯＰが格子状に配列したグリッド状フィルタである。
【００７６】
開口部ＯＰの寸法（辺の長さ）Ｗ１は、例えば、５〜２０μｍ程度とすることができ、また、隣り合う開口部ＯＰの間の間隔Ｗ２は、例えば、５〜２０μｍ程度とすることができ、また、フィルタＦＬの厚みＷ３は、例えば、１０〜５０μｍ程度とすることができるが、これらの寸法（Ｗ１，Ｗ２，Ｗ３）は、必要に応じて変更可能である（Ｗ１，Ｗ２，Ｗ３は図１８に示されている）。
【００７７】
フィルタＦＬは、平板状の外形を有しており、互いに平行でかつ反対側に位置する２つの主面（表面および裏面）を有するが、イオンビーム２２が入射する側の主面をフィルタ２２の表面と呼び、それとは反対側の主面をフィルタＦＬの裏面と呼ぶこととする。開口部ＯＰは、フィルタＦＬを貫通する貫通孔であり、フィルタＦＬの表面から裏面まで到達しており、開口部ＯＰの側壁（内壁）は、フィルタＦＬの表面および裏面に対して垂直である。フィルタＦＬは、イオンビーム２２がフィルタＦＬの表面に対して垂直に入射するように配置される。ここで、フィルタＦＬに到達する前のイオンビーム２２をイオンビーム２２ａと称し、フィルタＦＬの開口部ＯＰを通過したイオンビーム２２をイオンビーム２２ｂと称し、フィルタＦＬの開口部ＯＰを通過した後にレンズ２６で収束されて半導体ウエハ１Ｗに入射するイオンビーム２２をイオンビーム２２ｃと称することとする。半導体ウエハ１Ｗには、このイオンビーム２２ｃが照射される。
【００７８】
本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行う際には、フィルタＦＬに電圧を印加した状態とし、電圧が印加されたフィルタＦＬの開口部ＯＰを通過したイオンビーム２２（すなわちイオンビーム２２ｂ）をレンズ２６で収束させ、収束したイオンビーム２２（すなわちイオンビーム２２ｃ）を半導体ウエハ１Ｗに照射する。
【００７９】
フィルタＦＬに印加する電圧の極性は、イオン注入する不純物イオンの極性（すなわちイオンビーム２２の極性）と同じである。具体的には、イオンビーム２２（２２ａ）を構成する不純物イオン（この不純物イオンが半導体ウエハ１Ｗに注入される）が正イオンの場合には、フィルタＦＬには正電圧を印加し、一方、イオンビーム２２（２２ａ）を構成する不純物イオン（この不純物イオンが半導体ウエハ１Ｗに注入される）が負イオンの場合には、フィルタＦＬには負電圧を印加する。つまり、イオンビーム２２（２２ａ）が正イオンビームのときは、フィルタＦＬには正電圧を印加し、イオンビーム２２（２２ａ）が負イオンビームのときは、フィルタＦＬには負電圧を印加する。フィルタＦＬに印加する電圧は、イオンビーム２２の加速エネルギーやフィルタＦＬの開口部ＯＰの寸法などにもよるが、例えば絶対値が０〜１００Ｖ程度の正または負の連続電圧、あるいはパルス状の電圧とすることができる。
【００８０】
図１９は、電圧（イオンビーム２２と同じ極性の電圧）を印加したフィルタＦＬの開口部ＯＰをイオンビーム２２が通過する様子を示す説明図であり、図１８に対応する断面が示されている。図２０は、本実施の形態とは異なり、フィルタＦＬに電圧を印加せず、電圧を印加していない状態のフィルタＦＬの開口部ＯＰをイオンビーム２２が通過する様子を示す説明図である。なお、図１９および図２０では、イオンビーム２２を構成する個々の不純物イオンの軌跡を矢印で模式的に示してある。
【００８１】
チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行う際に、イオンビーム２２ａは、フィルタＦＬの表面に対して垂直に入射しようとする。この際、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの非開口部分（フィルタＦＬを構成する金属材料からなる部分）に向かって進行していた不純物イオンは、フィルタＦＬに電圧を印加しているかどうかに関わらず、図１９および図２０に示されるように、その非開口部分で遮蔽されることにより、開口部ＯＰを通過する（通り抜ける）ことはできない。
【００８２】
また、本実施の形態とは異なり、フィルタＦＬに電圧を印加していない場合には、図２０に示されるように、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの開口部ＯＰに向かって進行していた不純物イオンは、遮蔽物が無いため、全てが開口部ＯＰを通過することができる。このため、フィルタＦＬに電圧を印加していない場合には、各開口部ＯＰにおいて、開口部ＯＰの平面積に応じた量の不純物イオンが開口部ＯＰ全体を通り抜けることになる。
【００８３】
それに対して、本実施の形態では、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの開口部ＯＰの中央（中心）に向かって進行していた不純物イオン（図１９で符号２２ｄを付して示す不純物イオン）は、図１９に示されるように、開口部ＯＰの中央（中心）を通過する（通り抜ける）ことができる。これは、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加していても、開口部ＯＰの中央（中心）は電場が丁度つりあった（バランスが取れた）状態にあるため、開口部ＯＰの中央（中心）に向かって入射する不純物イオン２２ｄは、フィルタＦＬが生じる電場（電界）によって曲げられずに、そのまま直進して、開口部ＯＰの中央（中心）を通過する（通り抜ける）ことができるからである。
【００８４】
しかしながら、本実施の形態では、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの開口部ＯＰの中央（中心）からずれた位置に向かって進行していた不純物イオン（図１９において不純物イオン２２ｄ以外の矢印で示される不純物イオンがこれに対応）は、図１９に示されるように、開口部ＯＰを通過する（通り抜ける）ことはできない。これは、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加しているため、開口部ＯＰの中央（中心）からずれた位置に向かって入射する不純物イオンは、フィルタＦＬが生じる電場（電界）によって進行方向が曲げられてしまい、開口部ＯＰを直線的に通過する（通り抜ける）ことができないからである。
【００８５】
図２１は、フィルタＦＬの部分拡大平面図（要部平面図）である。図２１は、平面図であるが、理解を簡単にするために、フィルタＦＬにハッチングを付してある。図２１には、開口部ＯＰが１つ示されているが、実際のフィルタＦＬには、多数の開口部ＯＰが格子状に配列している。
【００８６】
本実施の形態とは異なり、フィルタＦＬに電圧を印加していない場合には、上記図２０を参照して説明したように、イオンビーム２２ａを構成する不純物イオンは、図２１に示される開口部ＯＰ全体を直進して通過する（通り抜ける）。それに対して、本実施の形態では、フィルタＦＬに電圧を印加しているため、図２１に示される開口部ＯＰの中央部（中心部）ＣＴに向かって入射した不純物イオン（図１９の不純物イオン２２ｄに対応）は、そのまま直進して開口部ＯＰを通過することができるが、中央部ＣＴ以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場（電界）によって進行方向を曲げられ（散乱され）、開口部ＯＰを通過することができない。すなわち、本実施の形態では、イオンビーム２２ａを構成する不純物イオンのうち、開口部ＯＰの中央（中央部ＣＴ）に入射した不純物イオンが開口部ＯＰを通過して半導体ウエハ１Ｗ（半導体基板１）に注入され、開口部ＯＰの周辺部（中心部ＣＴ以外の領域）に入射した不純物イオンは、フィルタＦＬによる電場で散乱され、半導体ウエハ１Ｗ（半導体基板１）に注入されないのである。
【００８７】
つまり、フィルタＦＬに電圧を印加しない場合には、開口部ＯＰ全体が不純物イオン（イオンビーム）を通過させる開口として機能するが、本実施の形態のようにフィルタＦＬに電圧を印加することで、開口部ＯＰの中央部ＣＴのみが不純物イオンを通過させる実効的な開口として機能し、開口部ＯＰであっても、中央部ＣＴ以外の領域（周辺領域）は、不純物イオンを通過させない（遮蔽する）実効的なマスク領域として機能し得る。なお、図２１において中央部ＣＴを示す線は、不純物イオンが通過できる領域を示す仮想線であり、特に物体が存在するわけではない。このようにフィルタＦＬに電圧を印加することで、フィルタＦＬの実効的な開口（不純物イオンが通過可能な中央部ＣＴ）の寸法を、開口部ＯＰの寸法Ｗ１よりも十分に小さくすることができ、開口部ＯＰの微細化の加工限界を超えた微小寸法とすることができる。フィルタＦＬの実効的な開口（不純物イオンが通過可能な中央部ＣＴ）の寸法は、イオンビーム２２のエネルギー（加速エネルギー）や開口部の寸法Ｗ１などに応じてフィルタＦＬに印加する電圧を調整することにより、制御することができる。
【００８８】
本実施の形態において、フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄが、イオンビーム２２ｂを構成する。このため、イオンビーム２２ｂは、イオンビーム２２ａに比べて、不純物イオンの密度がかなり小さい。フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄ同士は、フィルタＦＬにおける開口部ＯＰの配列を反映した配列を有したものとなるが、フィルタＦＬにおいて開口部ＯＰは規則的に配列しているため、フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄ同士は、フィルタＦＬにおける開口部ＯＰの配列を反映した規則的な配列を有したものとなる。このため、フィルタＦＬを通過した規則的な配列の不純物イオン２２ｄにより、イオンビーム２２ｂが構成されることになる。イオンビーム２２ｂはレンズ２６で収束され、収束したイオンビーム２２ｃが半導体ウエハ１Ｗに照射されることで、不純物イオンが半導体ウエハ１Ｗ（すなわち半導体基板１）に注入される。フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄ同士が規則的な配列を有していたため、半導体ウエハ１Ｗ（すなわち半導体基板１）に注入された不純物イオン同士も規則的な配列を有したものとなる。
【００８９】
図２２は、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加した状態でチャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）を行なった場合の、チャネル不純物３０の配列状態を示す説明図（斜視図）である。ここで、チャネル不純物３０は、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）によってチャネル領域に導入された不純物に対応している。図２３は、本実施の形態とは異なり、フィルタＦＬを用いることなくチャネルドープイオン注入を行なった場合の、チャネル不純物３０の配列状態を示す説明図（斜視図）である。なお、図２２および図２３では、チャネル領域におけるチャネル不純物３０の配列状態を見やすくするために、ゲート絶縁膜５ａ，５ｂ、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを上に持ち上げて（移動させて）示してある。
【００９０】
イオンビーム２２においては、不純物イオンは完全に規則的には配列していない。このため、本実施の形態とは異なり、フィルタＦＬを用いることなくチャネルドープイオン注入を行なった場合、図２３に示されるように、チャネル不純物３０は、規則正しくは配列しない。
【００９１】
それに対して、本実施の形態では、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加した状態でチャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）を行なっている。上述のように、フィルタＦＬの各開口部ＯＰの中央部ＣＴのみを通過した不純物イオン２２ｄで構成されたイオンビーム２２ｂをレンズ２６で収束して半導体ウエハ１Ｗ（半導体基板１）に照射しており、フィルタＦＬにおいて開口部ＯＰが規則的に配列していることにより、半導体ウエハ１Ｗ（すなわち半導体基板１）に注入された不純物イオン同士も規則的な配列を有したものとなる。このため、図２２に示されるように、チャネル不純物３０は規則的に配列した状態とすることができる。すなわち、フィルタＦＬに入射する前のイオンビーム２２ａにおいて不純物イオンが規則的に配列していなかったとしても、半導体ウエハ１Ｗ（半導体基板１）に照射されるイオンビーム２２ｃでは不純物イオンが規則的に配列しているため、図２２に示されるように、チャネル領域において、チャネル不純物３０が規則的に配列した状態を実現できる。
【００９２】
図２２において、チャネル不純物３０の配列間隔（平面方向に隣接するチャネル不純物３０の間隔）Ｗ４は、フィルタＦＬにおける開口部ＯＰの配列ピッチＰ１（配列ピッチＰ１は上記図１８に示されており、Ｐ１＝Ｗ１＋Ｗ２と表すことができる）と、レンズ２６による収束率により、制御することができる。例えば、半導体ウエハ１Ｗに照射されるイオンビーム２２ｃの面積（イオンビーム２２ｃが半導体ウエハ１Ｗの表面に達したときの面積）が、レンズ２６で収束される前のイオンビーム２２ｂの面積の１／ｎ２倍となるように、レンズ２６でイオンビーム２２ｂを収束させた場合には、チャネル不純物３０の配列間隔Ｗ４は、ほぼＷ４＝Ｐ１／ｎとなる。すなわち、フィルタＦＬにおいて、開口部ＯＰが配列ピッチＰ１で規則的に配列していたことを反映して、チャネル不純物３０は、ほぼ配列間隔Ｗ４（＝Ｐ１／ｎ）で規則的に配列した状態となる。ここで、ｎをレンズ２６による収束率と呼ぶこととする。
【００９３】
本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂでは、開口部ＯＰの配列ピッチＰ１にもよるが、フィルタＦＬを用いないイオン注入に比べて、レンズ２６による収束率ｎを大きくする必要がある。開口部ＯＰの配列ピッチＰ１をできるだけ小さくし、更にレンズ２６による収束率ｎを大きくすれば、チャネル不純物３０の配列間隔Ｗ４を小さくすることができる。このチャネル不純物３０により、ＭＩＳＦＥＴのしきい値電圧を制御することができる。
【００９４】
また、フィルタＦＬの加工限界にもよるが、開口部ＯＰの寸法Ｗ１および配列ピッチＰ１はできるだけ小さくした方が、レンズ２６の収束率ｎを大きくしなくともすむようになるので、より好ましい。このため、開口部ＯＰの寸法Ｗ１および配列ピッチＰ１はフィルタＦＬの加工限界に近い微小寸法とすることが、より好ましい。この観点から、開口部ＯＰの寸法Ｗ１は２０μｍ以下とし、配列ピッチＰ１は２０μｍ以下とすることが好ましい。
【００９５】
また、本実施の形態とは異なり、フィルタＦＬに電圧を印加しなかった場合には、上記図２０に示されるように、各開口部ＯＰは、全体が不純物イオンを通過させてしまうため、開口部ＯＰを通過したイオンビームが半導体ウエハ１Ｗに照射されると、不純物が高濃度に導入された領域が斑模様の如く形成されることになる。このため、フィルタＦＬに電圧を印加しなかった場合には、チャネル不純物３０の規則的な配列状態を得ることはできない。
【００９６】
チャネル不純物３０の規則的な配列状態を得るためには、フィルタＦＬに多数の微細な開口部ＯＰを規則的な配列で設け、このフィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加することが重要である。これにより、微細な開口部ＯＰの更に中央部ＣＴのみしか不純物イオンが通過することができなくなるため、開口部ＯＰを通過したイオンビーム２２ｂがレンズ２６で収束されて半導体ウエハ１Ｗに照射されると、半導体ウエハ１Ｗ（半導体基板１）において、不純物イオン同士は平面的に固まって存在することなく、イオンビーム２２ｃが照射された領域全体に散らばって規則的に配列することになる。このため、半導体ウエハ１Ｗ（半導体基板１）において、不純物が高濃度に導入された領域が斑模様の如く形成されることがない。
【００９７】
また、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂでは、半導体ウエハ１Ｗにイオンビーム２２を連続的に照射しながらイオンビーム２２の照射位置を走査するのではなく、半導体ウエハ１Ｗの主面を複数のショット領域に分け、各ショット領域毎に（照射領域を固定して）イオンビーム２２ｃを照射することが好ましい。これにより、チャネル不純物３０の規則的な配列状態を得やすくなる。上記図１６で半導体ウエハ１Ｗの主面を点線の仮想線で分けているが、分けられた各領域がこのショット領域に対応する。各ショット領域の面積は、半導体ウエハ１Ｗに照射されるイオンビーム２２ｃの面積（イオンビーム２２ｃが半導体ウエハ１Ｗの表面に達したときの面積）と同じにしておく。そして、半導体ウエハ１Ｗのあるショット領域にイオンビーム２２ｃを照射することで、そのショット領域へのイオン注入を行なってから、イオンビーム２２の照射を一旦停止し、それから次のショット領域にイオンビーム２２ｃを照射することで、そのショット領域へのイオン注入を行ない、これを繰り返すことで、半導体ウエハ１Ｗ全体（全ショット領域）に対するイオン注入を完了する。ショット領域から次のショット領域への移動は、レンズ２６にイオンビーム２２を走査する機能を設けるなどして、半導体ウエハ１Ｗを固定してイオンビーム２２ｃの照射位置を移動させる場合と、半導体ウエハ１Ｗを配置しているステージ２９を、半導体ウエハ１ＷをＸＹ方向に移動可能なＸＹステージとすることで、イオンビーム２２ｃの照射位置を固定して半導体ウエハ１Ｗを移動させる場合と、両者の組み合わせの場合とがあり得る。各ショット領域の半導体ウエハ１Ｗ（半導体基板１）に注入される不純物イオンのドーズ量は、同じショット領域に対して照射されたイオンビーム２２の照射時間によって制御することもできる。また、各ショット領域において、イオンビーム２２をパルス状に発生してイオンビーム２２ｃを照射することもでき、この場合、各ショット領域の半導体ウエハ１Ｗ（半導体基板１）に注入される不純物イオンのドーズ量は、同じショット領域に対して照射するイオンビーム２２のパルス数によって制御することもできる。
【００９８】
また、１つの半導体チップに対して、一部の領域（後述の実施の形態５，６の場合はメモリ領域ＭＲＹ）にのみ、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を適用する場合には、半導体ウエハ１Ｗにおける各チップ領域（そこから１つの半導体チップが得られる領域）において、対象となる領域にのみ、イオンビーム２２ｃを照射すればよい。この場合、半導体ウエハ１Ｗの各チップ領域において、ＭＩＳＦＥＴのしきい値電圧の変動を特に抑制したい領域にのみ、上述したような実施の形態１のイオン注入法を用いたチャネルドープイオン注入を行い、他の領域は、フィルタＦＬを使用しない一般的なイオン注入によりチャネルドープイオン注入を行うことができる。これにより、ＭＩＳＦＥＴのしきい値電圧の変動を特に抑制したい領域において、しきい値電圧の変動を的確に抑制または防止できるとともに、半導体装置の製造時間が長くなるのを抑制することができる。
【００９９】
本実施の形態では、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）によりチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行うことで、チャネル領域において、チャネル不純物３０を規則的に配列させることができる。チャネル不純物３０を規則的に配列させるのは、以下のような理由による。
【０１００】
半導体基板にチャネルドープイオン注入を行なうことで、ＭＩＳＦＥＴのチャネル領域に不純物が導入される。このチャネル不純物（チャネル領域に導入されている不純物）によって、ＭＩＳＦＥＴのしきい値電圧を制御することができる。半導体基板には複数のＭＩＳＦＥＴが形成されるが、チャネル領域同士を比べたときの不純物分布や不純物数の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数と他のＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数の差）が大きいと、ＭＩＳＦＥＴのしきい値電圧のばらつきが大きくなってしまう。すなわち、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布や不純物数が異なってしまうと、しきい値電圧も異なる値になってしまうため、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動すると、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうのである。半導体装置の性能を向上させるためには、ＭＩＳＦＥＴ毎のしきい値電圧のばらつき（変動）を抑制することが望まれ、そのためには、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布を同じにすることが望まれる。
【０１０１】
そこで、本実施の形態では、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）によりチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行うことで、チャネル領域において、チャネル不純物３０を規則的に配列させることができる。これにより、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動するのを抑制または防止できるため、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうのを抑制または防止することができる。すなわち、チャネル不純物を規則的に配列させることにより、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布や不純物数が相違するのを抑制または防止することができ、各ＭＩＳＦＥＴのしきい値電圧を所望の値にばらつきなく制御することができる。従って、半導体装置の性能を向上させることができる。
【０１０２】
また、本実施の形態では、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入法）によりチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行うが、チャネルドープイオン注入以外のイオン注入は、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、フィルタＦＬを使用せずにイオン注入を行なう。例えば、ｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成するための各イオン注入、エクステンション領域ＥＸ１，ＥＸ２を形成するための各イオン注入ＩＭ２ａ，ＩＭ２ｂ、ハロー領域ＨＡ１，ＨＡ２を形成するための各イオン注入ＩＭ３ａ，ＩＭ３ｂ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成するための各イオン注入ＩＭ４ａ，ＩＭ４ｂは、フィルタＦＬを使用せずにイオン注入を行なう。これは次のような理由である。
【０１０３】
上述したような実施の形態１のイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入）では、イオンビーム２２ａを構成する不純物イオンのうち、ほとんどの不純物イオンは電圧を印加したフィルタＦＬによって遮蔽されてしまう。そして、開口部ＯＰの中央部ＣＴに入射（フィルタＦＬの表面に対して垂直な方向から入射）した不純物イオン２２ｄ（イオンビーム２２ａ全体から見たらごく一部の不純物イオン）のみが、フィルタＦＬの開口部ＯＰを直線的に通過してイオンビーム２２ｂとなる。このため、上述したような実施の形態１のイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入）では、半導体基板１に導入された不純物イオンが規則的に配列させることはできるが、ドーズ量を多くするには不利である。ドーズ量を多くすると、イオン注入工程に要する時間が長くなってしまい、半導体装置のスループットが低下してしまう。
【０１０４】
しかしながら、上述したような実施の形態１のイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入）を適用するのは、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）である。チャネルドープイオン注入は、それ以外のイオン注入工程に比べて不純物のドーズ量が少ないため、上述したような実施の形態１のイオン注入法を用いたことによる不利益（イオン注入工程に要する時間が長くなってしまい、半導体装置のスループットが低下してしまうこと）を抑制できる。しかも、チャネルドープイオン注入でチャネル領域に導入されたチャネル不純物の配列状態が、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）に大きく影響する。このため、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）に上述したような実施の形態１のイオン注入法を適用したことで、チャネル不純物を規則的に配列させることができるため、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）を抑制できるという顕著な効果を得ることができる。
【０１０５】
一方、チャネルドープイオン注入以外のイオン注入工程は、チャネルドープイオン注入に比べて不純物のドーズ量が多い。ここで、チャネルドープイオン注入以外のイオン注入工程には、ウエル領域（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）を形成するための各イオン注入工程、エクステンション領域（ＥＸ１，ＥＸ２）を形成するための各イオン注入工程、ハロー領域（ＨＡ１，ＨＡ２）を形成するための各イオン注入工程、ソース・ドレイン領域（ＳＤ１，ＳＤ２）を形成するための各イオン注入工程がある。チャネルドープイオン注入以外のイオン注入工程は、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、フィルタＦＬを使用せずにイオン注入を行なうことで、ドーズ量が多くとも、イオン注入工程に要する時間を短縮することができ、半導体装置のスループットを向上することができる。しかも、チャネルドープイオン注入以外のイオン注入工程で導入された不純物の配列状態は、チャネルドープイオン注入でチャネル領域に導入されたチャネル不純物の配列状態に比べて、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）に与える影響が小さい。このため、チャネルドープイオン注入以外のイオン注入工程に上述したような実施の形態１のイオン注入法を適用せず、導入された不純物イオンの配列の規則性が乱れていたとしても、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）にはほとんど影響を与えない。
【０１０６】
従って、上述したような実施の形態１のイオン注入法によりチャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）を行い、チャネルドープイオン注入以外のイオン注入工程は、上述したような実施の形態１のイオン注入法は適用せず、フィルタＦＬを使用せずにイオン注入を行なうことで、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できると共に、半導体装置の製造時間を短縮して、半導体装置のスループットを向上することができる。
【０１０７】
また、本実施の形態で使用するフィルタＦＬは、イオンビームを成形するためのアパーチャとは、本質的に相違している。フィルタＦＬは、多数の（少なくとも１００００個以上の）微細な（２０μｍ以下の）開口部ＯＰが規則的に（好ましくは格子状に）配列して設けられている。しかも、イオン注入時にフィルタＦＬに電圧（イオンビームと同じ極性の電圧）を印加することで、開口部ＯＰの中央部ＣＴに入射する不純物イオン（イオンビーム全体から見たらごく一部の不純物イオン）のみが、フィルタＦＬの開口部ＯＰを直線的に通過して、半導体ウエハ照射用のイオンビーム（２２ｂ）となる。開口部ＯＰの中央部ＣＴ以外の領域（開口部ＯＰの周辺部を含む）に入射する不純物イオン（イオンビーム全体から見たらほとんどの不純物イオン）は、フィルタＦＬによって遮蔽または散乱され、開口部ＯＰを直線的に通過できないため、イオンビーム２２ｂとはならない。このように、フィルタＦＬは、イオンビームを成形するためのアパーチャとは、全く相違する技術的思想により、使用するものである。
【０１０８】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。図２４〜図３０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１０９】
まず、上記実施の形態１と同様にして上記図１の構造を得た後、本実施の形態では、図２４に示されるように、半導体基板１に対して第１元素のイオン注入ＩＭ５を行って、第１元素が導入された半導体層（半導体領域、拡散防止領域）１７を形成する。なお、図２４では、イオン注入ＩＭ５を矢印で模式的に示してある。半導体層１７は、半導体基板１の上層部分に、半導体基板１の表面から所定の深さにわたって形成される。半導体層１７を形成するためのイオン注入ＩＭ５で半導体基板１に注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。従って、半導体層１７は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体領域であり、半導体基板１が単結晶シリコンの場合は、半導体層１７は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入（ドープ）された単結晶シリコン（Ｓｉ）で構成される。半導体層１７における第１元素の濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３程度とすることができる。半導体層１７は、後で形成されるチャネルドープ層４ａ，４ｂが半導体層１７内に含まれ得るような厚さで形成される。なお、半導体基板１に形成された半導体層１７のうち、ｎＭＩＳ形成領域１Ａに形成された半導体層１７を半導体層（半導体領域、拡散防止領域）１７ａと称し、ｐＭＩＳ形成領域１Ｂに形成された半導体層１７を半導体層（半導体領域、拡散防止領域）１７ｂと称することとする。
【０１１０】
なお、イオン注入ＩＭ５には、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、上記フィルタＦＬを用いずにイオン注入ＩＭ５を行う。
【０１１１】
他の形態として、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７を、半導体基板１上にエピタキシャル成長させることで形成することもできる。半導体層１７をイオン注入で形成した場合に比べて、半導体層１７をエピタキシャル成長で形成した場合には、半導体層１７の厚みが厚くなりやすいため、半導体層１７の厚さは、後で形成されるｐ型ウエルＰＷおよびｎ型ウエルＮＷが半導体層１７内に含まれ得るような厚さとすることもできる。イオン注入およびエピタキシャル成長のいずれで半導体層１７を形成する場合にも、半導体層１７の厚さは、後で形成されるチャネルドープ層４ａ，４ｂが半導体層１７内に含まれ得るような厚さとされる。
【０１１２】
ここまでの工程により、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）が導入された半導体層１７（１７ａ，１７ｂ）を上部に有する半導体基板１が準備されることになる。
【０１１３】
次に、図２５に示されるように、上記実施の形態１と同様のフォトレジスト膜ＰＲ１ａ（ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＰＲ１ａ）を形成する。それから、ｎＭＩＳ形成領域１Ａにおいて、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａと同様のチャネルドープイオン注入（後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入）ＩＭ１ａを行なって、半導体基板１の上層部分にチャネルドープ層４ａを形成する。それから、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１にｐ型ウエルＰＷをイオン注入によって形成する。
【０１１４】
本実施の形態では、半導体基板１に形成されたチャネルドープ層４ａは、半導体層１７（具体的には半導体層１７ａ）内に含まれるように形成される。すなわち、チャネルドープ層４ａが半導体層１７に内包されるように、イオン注入ＩＭ５で半導体層１７を形成しておくのである。
【０１１５】
次に、図２６に示されるように、フォトレジスト膜ＰＲ１ａを除去してから、上記実施の形態１と同様のフォトレジスト膜ＰＲ１ｂ（ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＰＲ１ｂ）を形成する。それから、ｐＭＩＳ形成領域１Ｂにおいて、上記実施の形態１のチャネルドープイオン注入ＩＭ１ｂと同様のチャネルドープイオン注入（後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入）ＩＭ１ｂを行なって、半導体基板１の上層部分にチャネルドープ層４ｂを形成する。それから、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１にｎ型ウエルＮＷをイオン注入によって形成する。
【０１１６】
本実施の形態では、半導体基板１に形成されたチャネルドープ層４ａ，４ｂは、半導体層１７内に含まれるように形成される。すなわち、チャネルドープ層４ａは半導体層１７ａ内に含まれ、チャネルドープ層４ｂは半導体層１７ｂ内に含まれるように形成される。つまり、チャネルドープ層４ａ，４ｂが半導体層１７（半導体層１７ａ，１７ｂ）に内包されるように、イオン注入ＩＭ５で半導体層１７（半導体層１７ａ，１７ｂ）を形成しておくのである。
【０１１７】
上記実施の形態１では、半導体基板１にチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成していた。それに対して、本実施の形態では、半導体基板１の半導体層１７にチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成しているが、それ以外は、本実施の形態でのチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂおよびチャネルドープ層４ａ，４ｂの構成については、上記実施の形態１と同様である。従って、本実施の形態においても、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂは、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）で行われる。
【０１１８】
また、本実施の形態では、図２４に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全体に対してイオン注入ＩＭ５を行って、半導体層１７を一括して形成していた。すなわち、ｎＭＩＳ形成領域１Ａの半導体層１７ａとｐＭＩＳ形成領域１Ｂの半導体層１７ｂとを、同じイオン注入ＩＭ５で形成していた。他の形態として、ｎＭＩＳ形成領域１Ａの半導体層１７ａとｐＭＩＳ形成領域１Ｂの半導体層１７ｂとを、別々のイオン注入により形成することもでき、この場合、フォトレジスト膜ＰＲ１ａを形成した状態で上記第１元素のイオン注入を行ってｎＭＩＳ形成領域１Ａの半導体層１７ａを形成し、上記フォトレジスト膜ＰＲ１ｂを形成した状態で第１元素のイオン注入を行ってｐＭＩＳ形成領域１Ｂの半導体層１７ｂを形成すればよい。この場合、チャネルドープ層４ａを形成する前に半導体層１７ａを形成し、チャネルドープ層４ｂを形成する前に半導体層１７ｂを形成することが好ましい。
【０１１９】
以降の工程は、上記実施の形態１と同様である。
【０１２０】
すなわち、図２７に示されるように、フォトレジスト膜ＰＲ１ｂを除去してから、上記絶縁膜３を除去して半導体基板１の表面を清浄化した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（ｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成し、絶縁膜５上にゲート電極ＧＥ１，ＧＥ２を形成する。それから、図２８に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する。本実施の形態での絶縁膜５、ゲート電極ＧＥ１，ＧＥ２、エクステンション領域ＥＸ１，ＥＸ２およびハロー領域ＨＡ１，ＨＡ２の形成法と構成については、上記実施の形態１と同様である。
【０１２１】
次に、図２９に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成してから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域ＳＤ２を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０１２２】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１２３】
その後、図３０に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０１２４】
本実施の形態では、上記実施の形態１で得られる効果に加えて、以下のような効果も得ることができる。
【０１２５】
本実施の形態においても、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）は、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）で行われるため、チャネル領域に注入された不純物イオンは、注入直後の段階では、規則的に配列した状態となっている。しかしながら、その後の種々の加熱工程でチャネル不純物が拡散（移動）すると、注入直後に比べて、チャネル不純物の配列状態の規則性が低下してしまう可能性がある。このため、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）で半導体基板１に注入したチャネル不純物の規則的な配列状態を、半導体装置の製造後の段階まで維持できるような工夫を施せば、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）を更に防止することができ、それによって、半導体装置の性能を更に向上させることができる。
【０１２６】
また、半導体基板１にイオン注入を行なうと、半導体基板１の不純物イオンがドープされた領域に点欠陥も生成されてしまうが、点欠陥は拡散しやすい。このため、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、その後の種々の加熱工程でＭＩＳＦＥＴのチャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）にまで拡散してしまう可能性がある。特に、エクステンション領域ＥＸ１，ＥＸ２およびハロー領域ＨＡ１，ＨＡ２は、チャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）に近いため、イオン注入でエクステンション領域ＥＸ１，ＥＸ２およびハロー領域ＨＡ１，ＨＡ２に生成された点欠陥が、チャネル領域にまで拡散しやすい。点欠陥がチャネル領域に拡散すると、チャネル領域における点欠陥の密度が大きくなるが、点欠陥の密度が大きいほど、チャネルドープイオン注入でチャネル領域に導入された不純物が移動（拡散）しやすくなる。これは、点欠陥が多いと、点欠陥を介して不純物が移動（拡散）しやすくなるためである。
【０１２７】
このため、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで注入したチャネル不純物の規則的な配列状態を、半導体装置の製造後の段階まで維持するには、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２を形成する各イオン注入で生成された点欠陥がチャネル領域にまで拡散してしまうのを防止し、チャネル領域における点欠陥の密度を抑制することが有効である。
【０１２８】
本発明者の検討によれば、単結晶シリコンからなる基板領域（半導体基板１）に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域（本実施の形態の半導体層１７ａ，１７ｂおよび後述の実施の形態３の拡散防止領域１８ａ，１８ｂに対応）は、点欠陥が拡散（移動）しにくく、点欠陥の拡散（移動）を防止する機能を有していることが分かった。
【０１２９】
そこで、本実施の形態では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７（１７ａ，１７ｂ）を上部に有する半導体基板１を準備し、この半導体層１７にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネルドープ層４ａ，４ｂを形成している。すなわち、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルドープ層４ａは、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７ａに形成され、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネルドープ層４ｂは、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７ｂに形成されている。
【０１３０】
このため、本実施の形態では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７ａ，１７ｂ全体に渡って、点欠陥が拡散（移動）しにくい。従って、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）にまで拡散するのを防止でき、チャネル領域における点欠陥の密度を抑制することできる。これにより、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、注入直後のチャネル不純物の規則的な配列を維持することができる。従って、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを更に的確に抑制することができ、半導体装置の性能を更に向上させることができる。
【０１３１】
また、半導体層１７には、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入されているが、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうち、点欠陥の拡散防止に最も有効なのは炭素（Ｃ）である。このため、半導体層１７には、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうち少なくとも炭素（Ｃ）を導入していればより好ましい。
【０１３２】
また、本実施の形態では、半導体層１７ａ内にチャネルドープ層４ａが形成され、半導体層１７ｂ内にチャネルドープ層４ｂが形成されている。他の形態として、半導体層１７ａ，１７ｂの厚みを厚くして、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１を半導体層１７ａ内に形成することもでき、また、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２を半導体層１７ｂ内に形成することもできる。
【０１３３】
（実施の形態３）
本実施の形態３の半導体装置の製造工程を図面を参照して説明する。図３１〜図３６は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１３４】
まず、上記実施の形態１と同様にして上記図５の構造を得た後、図３１に示されるように、上記実施の形態１と同様のフォトレジスト膜ＰＲ２ａ（ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＰＲ２ａ）を形成する。それから、本実施の形態では、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に第１元素のイオン注入ＩＭ６ａを行って拡散防止領域１８ａを形成する。なお、図３１では、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａを矢印で模式的に示してある。このイオン注入ＩＭ６ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができる。拡散防止領域１８ａは、第１元素が導入（ドープ）された領域（半導体領域）である。拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａで半導体基板１に注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。
【０１３５】
なお、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａおよび後述の拡散防止領域１８ｂを形成するための後述のイオン注入ＩＭ６ｂには、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、上記フィルタＦＬを用いずにイオン注入ＩＭ６ａ，ＩＭ６ｂを行う。
【０１３６】
次に、図３２に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、イオン注入ＩＭ２ａによりエクステンション領域ＥＸ１を形成し、また、イオン注入ＩＭ３ａによりハロー領域ＨＡ１を形成する。
【０１３７】
エクステンション領域ＥＸ１およびハロー領域ＨＡ１の形成法（イオン注入ＩＭ２ａ，ＩＭ３ａ）は、上記実施の形態１と同様であるが、本実施の形態では、エクステンション領域ＥＸ１およびハロー領域ＨＡ１は、拡散防止領域１８ａ内に形成される。すなわち、上記イオン注入ＩＭ６ａによって第１元素が導入（ドープ）された領域（ここでは拡散防止領域１８ａ）内に、エクステンション領域ＥＸ１およびハロー領域ＨＡ１が形成される。なお、エクステンション領域ＥＸ１とハロー領域ＨＡ１との関係については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
【０１３８】
拡散防止領域１８ａは、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に拡散するのを防止する機能を有している。このため、拡散防止領域１８ａは、その少なくとも一部が、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１と、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置する必要がある。従って、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１が形成された段階で、拡散防止領域１８ａがハロー領域ＨＡ１を包み込む（覆う）ような状態になっていることが好ましい。
【０１３９】
このため、拡散防止領域１８ａ形成のためのイオン注入ＩＭ６ａでは、ハロー領域ＨＡ１よりも深い位置にまで上記第１元素をイオン注入することが好ましい。また、拡散防止領域１８ａ形成のためのイオン注入ＩＭ６ａは、斜めイオン注入（傾斜イオン注入）とすることが好ましい。これにより、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａを的確に位置させることができるようになる。
【０１４０】
また、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａの傾斜角を、ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａの傾斜角よりも大きくすれば、更に好ましい。これにより、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａを更に的確に位置させることができるようになる。ここで、イオン注入の傾斜角とは、イオン注入方向の半導体基板１の主面に垂直な方向からの傾斜角に対応し、半導体基板１の主面に垂直な方向に不純物イオンを打ち込む場合は、傾斜角は０°である。
【０１４１】
次に、図３３に示されるように、アッシングなどによりフォトレジスト膜ＰＲ２ａを除去してから、上記実施の形態１と同様のフォトレジスト膜ＰＲ２ｂ（ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＰＲ２ｂ）を形成する。それから、本実施の形態では、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に第１元素のイオン注入ＩＭ６ｂを行って拡散防止領域１８ｂを形成する。なお、図３３では、拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ａを矢印で模式的に示してある。このイオン注入ＩＭ６ｂの際、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができる。拡散防止領域１８ｂは、第１元素が導入（ドープ）された領域（半導体領域）である。拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ｂで半導体基板１に注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。
【０１４２】
次に、図３４に示されるように、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、イオン注入ＩＭ２ｂによりエクステンション領域ＥＸ２を形成し、また、イオン注入ＩＭ３ｂによりハロー領域ＨＡ２を形成する。
【０１４３】
エクステンション領域ＥＸ２およびハロー領域ＨＡ２の形成法（イオン注入ＩＭ２ｂ，ＩＭ３ｂ）は、上記実施の形態１と同様であるが、本実施の形態では、エクステンション領域ＥＸ２およびハロー領域ＨＡ２は、拡散防止領域１８ｂ内に形成される。すなわち、上記イオン注入ＩＭ６ｂによって第１元素が導入（ドープ）された領域（ここでは拡散防止領域１８ｂ）内に、エクステンション領域ＥＸ２およびハロー領域ＨＡ２が形成される。なお、エクステンション領域ＥＸ２とハロー領域ＨＡ２との関係については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
【０１４４】
拡散防止領域１８ｂは、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止する機能を有している。このため、拡散防止領域１８ｂは、その少なくとも一部が、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２と、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置する必要がある。従って、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２が形成された段階で、拡散防止領域１８ｂがハロー領域ＨＡ２を包み込む（覆う）ような状態になっていることが好ましい。
【０１４５】
このため、拡散防止領域１８ｂ形成のためのイオン注入ＩＭ６ｂでは、ハロー領域ＨＡ２よりも深い位置にまで上記第１元素をイオン注入することが好ましい。また、拡散防止領域１８ｂ形成のためのイオン注入ＩＭ６ｂは、斜めイオン注入（傾斜イオン注入）とすることが好ましい。これにより、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂを的確に位置させることができるようになる。
【０１４６】
また、拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ｂの傾斜角を、ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂの傾斜角よりも大きくすれば、更に好ましい。これにより、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂを更に的確に位置させることができるようになる。ここで、イオン注入の傾斜角とは、イオン注入方向の半導体基板１の主面に垂直な方向からの傾斜角に対応し、半導体基板１の主面に垂直な方向に不純物イオンを打ち込む場合は、傾斜角は０°である。
【０１４７】
イオン注入ＩＭ６ａ，ＩＭ２ａ，ＩＭ３ａ（図３１および図３２）では、フォトレジスト膜ＰＲ２ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。また、イオン注入ＩＭ６ｂ，ＩＭ２ｂ，ＩＭ３ｂ（図３３および図３４）では、フォトレジスト膜ＰＲ２ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【０１４８】
また、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１は、必ずしもこの順序で形成しなくともよいが、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する各イオン注入ＩＭ６ａ，ＩＭ２ａ，ＩＭ３ａは、少なくとも、ゲート電極ＧＥ１形成後で、かつ、ゲート電極ＧＥ１の側壁上にサイドウォールＳＷを形成する前に行う必要がある。同様に、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２は、必ずしもこの順序で形成しなくともよいが、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する各イオン注入ＩＭ６ｂ，ＩＭ２ｂ，ＩＭ３ｂは、少なくとも、ゲート電極ＧＥ２形成後で、かつ、ゲート電極ＧＥ２の側壁上にサイドウォールＳＷを形成する前に行う必要がある。
【０１４９】
以降の工程は、上記実施の形態１と同様である。
【０１５０】
すなわち、図３５に示されるように、フォトレジスト膜ＰＲ２ｂを除去してから、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。それから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域ＳＤ２を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０１５１】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１５２】
その後、図３６に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０１５３】
本実施の形態では、上記実施の形態１で得られる効果に加えて、以下のような効果も得ることができる。
【０１５４】
上述のように、単結晶シリコンからなる基板領域（半導体基板１）に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域（本実施の形態の拡散防止領域１８ａ，１８ｂに対応）は、点欠陥が拡散（移動）しにくく、点欠陥の拡散（移動）を防止する機能を有している。
【０１５５】
そこで、本実施の形態では、上述のように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）をイオン注入して拡散防止領域１８ａを形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（第１元素）をイオン注入して拡散防止領域１８ｂを形成している。
【０１５６】
炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域である拡散防止領域１８ａは、エクステンション領域ＥＸ１、ハロー領域ＨＡ１、およびｎ＋型半導体領域ＳＤ１を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域（ゲート電極ＧＥ１の直下の領域）にまで拡散するのを防止する機能を有している。また、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域である拡散防止領域１８ｂは、エクステンション領域ＥＸ２、ハロー領域ＨＡ２、およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ２の直下の領域）にまでに拡散するのを防止する機能を有している。
【０１５７】
上述の機能を拡散防止領域１８ａが有するためには、拡散防止領域１８ａの少なくとも一部が、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１と、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域（ゲート電極ＧＥ１の直下の領域）との間に位置する必要がある。エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１のうち、ハロー領域ＨＡ１が最もｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に近いため、ハロー領域ＨＡ１を形成した場合は、拡散防止領域１８ａの少なくとも一部が、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置すればよい。このようにするためには、ハロー領域ＨＡ１を包み込む（覆う）ように拡散防止領域１８ａを形成することが好ましい。ハロー領域ＨＡ１の形成を省略した場合は、エクステンション領域ＥＸ１がチャネル領域に近いので、拡散防止領域１８ａの少なくとも一部が、エクステンション領域ＥＸ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置すればよく、このようにするためには、エクステンション領域ＥＸ１を包み込む（覆う）ように拡散防止領域１８ａを形成することが好ましい。
【０１５８】
なお、拡散防止領域１８ａの少なくとも一部が、ハロー領域ＨＡとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置する場合には、必然的に、エクステンション領域ＥＸ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａの少なくとも一部が位置することになる。このため、ハロー領域ＨＡ１を形成するか否かにかかわらず、エクステンション領域ＥＸ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａの少なくとも一部を位置させ、ハロー領域ＨＡ１を形成した場合には、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａの少なくとも一部が位置するようにすればよい。
【０１５９】
また、上述の機能を拡散防止領域１８ｂが有するためには、拡散防止領域１８ｂの少なくとも一部が、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２と、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ２の直下の領域）との間に位置する必要がある。エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２のうち、ハロー領域ＨＡ２が最もｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に近いため、ハロー領域ＨＡ２を形成した場合は、拡散防止領域１８ｂの少なくとも一部が、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置すればよい。このようにするためには、ハロー領域ＨＡ２を包み込む（覆う）ように拡散防止領域１８ｂを形成することが好ましい。ハロー領域ＨＡ２の形成を省略した場合は、エクステンション領域ＥＸ２がチャネル領域に近いので、拡散防止領域１８ｂの少なくとも一部が、エクステンション領域ＥＸ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置すればよく、このようにするためには、エクステンション領域ＥＸ２を包み込む（覆う）ように拡散防止領域１８ｂを形成することが好ましい。
【０１６０】
なお、拡散防止領域１８ｂの少なくとも一部が、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置する場合には、必然的に、エクステンション領域ＥＸ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂの少なくとも一部が位置することになる。このため、ハロー領域ＨＡ２を形成するか否かにかかわらず、エクステンション領域ＥＸ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂの少なくとも一部を位置させ、ハロー領域ＨＡ２を形成した場合には、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂの少なくとも一部が位置するようにすればよい。
【０１６１】
本実施の形態では、拡散防止領域１８ａ，１８ｂを形成したことで、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止でき、チャネル領域における点欠陥の密度を抑制することできる。これにより、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、注入直後のチャネル不純物の規則的な配列を維持することができる。従って、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを更に的確に抑制することができ、半導体装置の性能を更に向上させることができる。
【０１６２】
また、拡散防止領域１８ａ，１８ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入されているが、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうち、点欠陥の拡散防止に最も有効なのは炭素（Ｃ）である。このため、拡散防止領域１８ａ，１８ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうち少なくとも炭素（Ｃ）を導入していればより好ましい。これにより、拡散防止領域１８ａ，１８ｂを設けたことによる上述の効果を、より的確に得ることができる。
【０１６３】
また、本実施の形態では、半導体基板において、必要な領域のみに炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入して拡散防止領域１８ａ，１８ｂを形成することができる。このため、不要な領域に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）が導入されることを防止でき、不要な領域に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）が導入されることによる悪影響を排除できる。
【０１６４】
また、チャネルドープイオン注入で導入した不純物の再配置（拡散）に起因したＭＩＳＦＥＴ毎のしきい値電圧のばらつきは、ｐチャネル型ＭＩＳＦＥＴに比べて、ｎチャネル型ＭＩＳＦＥＴの方が大きい。これは、一般に、ｎチャネル型ＭＩＳＦＥＴには、チャネルドープイオン注入でｐ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴには、チャネルドープイオン注入でｎ型不純物を注入するが、リン（Ｐ）などのｎ型不純物に比べて、ホウ素（Ｂ）などのｐ型不純物の方が、熱拡散しやすいためである。このため、本実施の形態（拡散防止領域１８ａ，１８ｂに相当するものを形成すること）は、ＣＭＩＳＦＥＴを有する半導体装置だけでなく、ｐチャネル型ＭＩＳＦＥＴまたはｎチャネル型ＭＩＳＦＥＴの一方だけを有する半導体装置に対しても適用できるが、少なくともｎチャネル型ＭＩＳＦＥＴを有する半導体装置に適用すれば、効果が大きい。
【０１６５】
（実施の形態４）
本実施の形態４の半導体装置の製造工程を図面を参照して説明する。図３７〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。本実施の形態は、上記実施の形態２と上記実施の形態３とを組み合わせたものに対応している。
【０１６６】
まず、上記実施の形態２と同様にして上記図２７の構造を得る。従って、本実施の形態においても、上記実施の形態２と同様に、ｎＭＩＳ形成領域１Ａの半導体基板１に半導体層１７ａ、チャネルドープ層４ａおよびｐ型ウエルＰＷが形成され、ｐＭＩＳ形成領域１Ｂの半導体基板１に半導体層１７ｂ、チャネルドープ層４ｂおよびｎ型ウエルＮＷが形成されている。
【０１６７】
それから、図３７に示されるように、上記実施の形態３と同様のフォトレジスト膜ＰＲ２ａ（ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＰＲ２ａ）を形成してから、上記実施の形態３と同様にして、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する。なお、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａとエクステンション領域ＥＸ１を形成するためのイオン注入ＩＭ２ａと、ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａとは、それぞれ別々のイオン注入工程として行なわれるが、図３７では、まとめて矢印で模式的に示してある。また、拡散防止領域１８ａとエクステンション領域ＥＸ１とハロー領域ＨＡ１との関係については、上記実施の形態３で説明したので、ここではその繰り返しの説明は省略する。
【０１６８】
次に、図３８に示されるように、フォトレジスト膜ＰＲ２ａを除去してから、上記実施の形態３と同様のフォトレジスト膜ＰＲ２ｂ（ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＰＲ２ｂ）を形成してから、上記実施の形態３と同様にして、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する。なお、拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ｂとエクステンション領域ＥＸ２を形成するためのイオン注入ＩＭ２ｂと、ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂとは、それぞれ別々のイオン注入工程として行なわれるが、図３８では、まとめて矢印で模式的に示してある。また、拡散防止領域１８ｂとエクステンション領域ＥＸ２とハロー領域ＨＡ２との関係については、上記実施の形態３で説明したので、ここではその繰り返しの説明は省略する。
【０１６９】
以降の工程は、上記実施の形態１〜３と同様である。
【０１７０】
すなわち、図３９に示されるように、フォトレジスト膜ＰＲ２ｂを除去してから、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。それから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域ＳＤ２を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０１７１】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１７２】
その後、図４０に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０１７３】
本実施の形態では、半導体層１７ａ，１７ｂおよび拡散防止領域１８ａ，１８ｂを形成したことで、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎ及びｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止する効果を、上記実施の形態２，３よりも高めることができる。これにより、チャネル領域における点欠陥の密度を、上記実施の形態２，３よりも更に抑制することできる。このため、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのをより的確に抑制または防止することができるので、注入直後のチャネル不純物の規則的な配列をより的確に維持することができる。従って、ＭＩＳＦＥＴのしきい値電圧のばらつきの抑制効果を更に高めることができ、半導体装置の性能を更に的確に向上させることができる。
【０１７４】
（実施の形態５）
図４１は、上記実施の形態１〜４の製造工程により製造された半導体装置（半導体チップ）ＣＰ１の一例を示す平面図である。
【０１７５】
図４１に示される本実施の形態の半導体装置（半導体チップ）ＣＰ１は、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイが形成されたメモリ領域（メモリ回路領域、メモリセルアレイ領域、ＳＲＡＭ領域）ＭＲＹと、メモリ以外の回路（周辺回路）が形成された周辺回路領域ＰＣＲとを有している。周辺回路領域ＰＣＲは、例えば、アナログ回路が形成されたアナログ回路領域や、制御回路（論理回路）が形成されたＣＰＵ領域などを含んでいる。メモリ領域ＭＲＹと周辺回路領域ＰＣＲとの間や、周辺回路領域ＰＣＲ同士の間は、半導体装置ＣＰ１の内部配線層を介して必要に応じて電気的に接続されている。また、半導体装置ＣＰ１の主面（表面）の周辺部には、半導体装置ＣＰ１の主面の四辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＣＰ１の内部配線層を介してメモリ領域ＭＲＹや周辺回路領域ＰＣＲなどに電気的に接続されている。
【０１７６】
本実施の形態では、半導体装置ＣＰ１を製造するにあたって、上記実施の形態１〜４の製造技術を適用することができるが、半導体装置ＣＰ１における全ての領域（メモリ領域ＭＲＹおよび周辺回路領域ＰＣＲの全て）に対して適用するのではなく、メモリ領域ＭＲＹについて適用するが、周辺回路領域ＰＣＲについては適用しない。すなわち、半導体装置ＣＰ１を製造するにあたって、メモリ領域ＭＲＹでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を用い、一方、周辺回路領域ＰＣＲでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法を用いずに、フィルタＦＬを使用しない一般的なチャネルドープイオン注入を行なう。なお、図４１は、平面図であるが、理解を簡単にするために、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でチャネルドープイオン注入を行なう領域にハッチングを付して示してある。
【０１７７】
半導体装置ＣＰ１の製造工程について、以下で図４２〜図４８を参照して具体的に説明する。図４２〜図４８は、本実施の形態の半導体装置ＣＰ１の製造工程中の要部断面図である。
【０１７８】
本実施の形態では、上記実施の形態１と同様に、まず、半導体基板（半導体ウエハ）１を準備する。図４２には、半導体基板１のうち、メモリ領域ＭＲＹの一部と周辺回路領域ＰＣＲの一部とが示されている。
【０１７９】
メモリ領域ＭＲＹのうち、図４２には、メモリ（メモリセル）を構成するｎチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｎＭＩＳ形成領域１Ｃと、メモリ（メモリセル）を構成するｐチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｐＭＩＳ形成領域１Ｄとが示されている。
【０１８０】
また、周辺回路領域ＰＣＲには、耐圧が異なるＭＩＳＦＥＴが形成される。このため、図４２には、周辺回路領域ＰＣＲにおいて低耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である低耐圧ｎＭＩＳ形成領域１Ｌと、周辺回路領域ＰＣＲにおいて高耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である高耐圧ｎＭＩＳ形成領域１Ｈとが示されている。
【０１８１】
それから、半導体基板１の主面に素子分離領域２を形成する。
【０１８２】
次に、上記実施の形態１と同様の絶縁膜３を半導体基板１の表面に形成してから、図４３に示されるように、メモリｎＭＩＳ形成領域１Ｃにｐ型ウエルＰＷ１を、メモリｐＭＩＳ形成領域１Ｄにｎ型ウエルＮＷ１を、低耐圧ｎＭＩＳ形成領域１Ｌにｐ型ウエルＰＷ２を、高耐圧ｎＭＩＳ形成領域１Ｈにｐ型ウエルＰＷ３を、それぞれ形成する。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３およびｎ型ウエルＮＷ１は、それぞれフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いたイオン注入によって形成することができる。ｐ型ウエルＰＷ１を形成するためのイオン注入とｐ型ウエルＰＷ２を形成するためのイオン注入とｐ型ウエルＰＷ３を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。
【０１８３】
次に、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈに、それぞれチャネルドープイオン注入（そこに形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入）ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆを行う。なお、図４３では、チャネルドープイオン注入ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆを矢印で模式的に示してある。
【０１８４】
チャネルドープイオン注入ＩＭ１ｃによって、メモリｎＭＩＳ形成領域１Ｃの半導体基板１（ｐ型ウエルＰＷ１）の上層部分にチャネルドープ層４ｃが形成される。また、チャネルドープイオン注入ＩＭ１ｄによって、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）の上層部分にチャネルドープ層４ｄが形成される。また、チャネルドープイオン注入ＩＭ１ｅによって、低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１（ｐ型ウエルＰＷ２）の上層部分にチャネルドープ層４ｅが形成される。また、チャネルドープイオン注入ＩＭ１ｆによって、高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１（ｐ型ウエルＰＷ３）の上層部分にチャネルドープ層４ｆが形成される。チャネルドープ層４ｃ，４ｄ，４ｅ，４ｆは、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈに形成される各ＭＩＳＦＥＴのチャネル領域となる領域を含んでいる。
【０１８５】
本実施の形態では、メモリｎＭＩＳ形成領域１Ｃへのチャネルドープイオン注入ＩＭ１ｃは、上記実施の形態１においてｎＭＩＳ形成領域１Ａに対して行ったチャネルドープイオン注入ＩＭ１ａと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でイオン注入を行う。また、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄは、上記実施の形態１においてｐＭＩＳ形成領域１Ｂに対して行ったチャネルドープイオン注入ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でイオン注入を行う。一方、低耐圧ｎＭＩＳ形成領域１Ｌへのチャネルドープイオン注入ＩＭ１ｅおよび高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｆは、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで用いた実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、一般的なイオン注入法（すなわちフィルタＦＬを使用しないイオン注入）を用いる。
【０１８６】
なお、メモリｎＭＩＳ形成領域１Ｃへのチャネルドープイオン注入ＩＭ１ｃを行なう際には、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄを行なう際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、低耐圧ｎＭＩＳ形成領域１Ｌへのチャネルドープイオン注入ＩＭ１ｅを行う際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｆを行う際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０１８７】
また、低耐圧ｎＭＩＳ形成領域１Ｌにおけるチャネルドープイオン注入ＩＭ１ｅのドープ量（ドーズ量）と高耐圧ｎＭＩＳ形成領域１Ｈにおけるチャネルドープイオン注入ＩＭ１ｆのドープ量（ドーズ量）が同じでよい場合は、低耐圧ｎＭＩＳ形成領域１Ｌのチャネルドープイオン注入ＩＭ１ｅと高耐圧ｎＭＩＳ形成領域１Ｈのチャネルドープイオン注入ＩＭ１ｆとを、同じイオン注入工程で行なうこともできる。
【０１８８】
次に、絶縁膜３を除去して半導体基板１の表面を清浄化した後、図４４に示されるように、メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄの半導体基板１上にメモリ用のゲート絶縁膜５ｃを、低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１上に低耐圧用のゲート絶縁膜５ｄを、高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１上に高耐圧用のゲート絶縁膜５ｅを、それぞれ形成する。高耐圧用のゲート絶縁膜５ｅは、メモリ用のゲート絶縁膜５ｃおよび低耐圧用のゲート絶縁膜５ｄよりも厚く、耐圧が高い。
【０１８９】
膜厚の異なるゲート絶縁膜５ｃ，５ｄ，５ｅは、例えば次のようにして形成することができる。
【０１９０】
すなわち、半導体基板１の主面全体にゲート絶縁膜５ｅ用の絶縁膜を熱酸化およびＣＶＤなどで形成してから、エッチングによりメモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌで、この絶縁膜を除去し、高耐圧ｎＭＩＳ形成領域１Ｈにこの絶縁膜を残す。それから、熱酸化により半導体基板の主面に酸化シリコン膜を形成する。これにより、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１上に薄い酸化シリコン膜（熱酸化膜）からなるゲート絶縁膜５ｃ，５ｄが形成されるとともに、高耐圧ｎＭＩＳ形成領域１Ｈでゲート絶縁膜５ｅ用の絶縁膜の厚みが厚くなって、厚いゲート絶縁膜５ｅとなる。ゲート絶縁膜５ｃをゲート絶縁膜５ｄよりも薄くする必要がある場合は、メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄの半導体基板１の表面の酸化シリコン膜をエッチングにより除去してから、再度熱酸化により半導体基板の主面に酸化シリコン膜を形成すればよい。
【０１９１】
高耐圧用のゲート絶縁膜５ｅは、メモリ用のゲート絶縁膜５ｃおよび低耐圧用のゲート絶縁膜５ｄよりも厚いので、高耐圧ｎＭＩＳ形成領域１Ｈに形成されるＭＩＳＦＥＴの耐圧は、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌに形成されるＭＩＳＦＥＴの耐圧よりも高くなる。
【０１９２】
次に、半導体基板１の主面全面上に、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜を形成し、このシリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図４５に示されるように、ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６を形成する。ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６は、パターニングされたシリコン膜により形成される。なお、図４５および後述の図４６〜図４８においては、図面を見やすくするために、チャネルドープ層４ｃ，４ｄ，４ｅ，４ｆの図示を省略している。
【０１９３】
ゲート電極ＧＥ３は、メモリｎＭＩＳ形成領域１Ｃにおいて、ｐ型ウエルＰＷ１上にゲート絶縁膜５ｃを介して形成される。また、ゲート電極ＧＥ４は、メモリｐＭＩＳ形成領域１Ｄにおいて、ｎ型ウエルＮＷ１上にゲート絶縁膜５ｃを介して形成される。また、ゲート電極ＧＥ５は、低耐圧ｎＭＩＳ形成領域１Ｌにおいて、ｐ型ウエルＰＷ２上にゲート絶縁膜５ｄを介して形成される。また、ゲート電極ＧＥ６は、高耐圧ｎＭＩＳ形成領域１Ｈにおいて、ｐ型ウエルＰＷ３上にゲート絶縁膜５ｅを介して形成される。
【０１９４】
次に、図４６に示されるように、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に、上記実施の形態１と同様に、イオン注入によりエクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態１と同様に、イオン注入によりエクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する。なお、図面の簡略化のために、図４６においては、ハロー領域ＨＡ１，ＨＡ２の図示を省略している。
【０１９５】
本実施の形態では、上記ゲート電極ＧＥ１がゲート電極ＧＥ３，ＧＥ５となり、上記ｐ型ウエルＰＷがｐ型ウエルＰＷ１，ＰＷ２となっていること以外は、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌにおけるエクステンション領域ＥＸ１およびハロー領域ＨＡ１の形成法と構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。また、本実施の形態では、上記ゲート電極ＧＥ２がゲート電極ＧＥ４となり、上記ｎ型ウエルＮＷがｎ型ウエルＮＷ１となっていること以外は、メモリｐＭＩＳ形成領域１Ｄにおけるエクステンション領域ＥＸ２およびハロー領域ＨＡ２の形成法と構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１９６】
なお、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌにエクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する際には、メモリｐＭＩＳ形成領域１Ｄおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄにエクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０１９７】
また、高耐圧ｎＭＩＳ形成領域１Ｈには、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１ＬのＭＩＳＦＥＴに比べて高耐圧のＭＩＳＦＥＴを形成するため、高耐圧ｎＭＩＳ形成領域１ＨのＭＩＳＦＥＴにはエクステンション領域およびハロー領域を形成しないが、必要ならエクステンション領域およびハロー領域を形成することもできる。
【０１９８】
次に、図４７に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。
【０１９９】
次に、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）に、上記実施の形態１と同様にイオン注入によりｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態１と同様にイオン注入によりｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。本実施の形態でのｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０２００】
なお、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈにｎ＋型半導体領域ＳＤ１を形成する際には、メモリｐＭＩＳ形成領域１Ｄを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄにｐ＋型半導体領域ＳＤ２を形成する際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０２０１】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０２０２】
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図４８に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ３〜ＧＥ６、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ３〜ＧＥ６およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０２０３】
また、上記実施の形態２，３，４を本実施の形態に適用することもできる。上記実施の形態２，４を本実施の形態に適用する場合には、メモリ領域ＭＲＹ（メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄ）に上記半導体層１７（１７ａ，１７ｂ）を形成し、一方、周辺回路領域ＰＣＲ（低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈ）には、上記半導体層１７（１７ａ，１７ｂ）は形成しない。また、上記実施の形態３，４を本実施の形態に適用する場合には、メモリ領域ＭＲＹ（メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄ）に上記拡散防止領域１８ａ，１８ｂを形成し、一方、周辺回路領域ＰＣＲ（低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈ）には、上記拡散防止領域１８ａ，１８ｂは形成しない。
【０２０４】
炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上がイオン注入された基板領域に比べて、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）が導入されていない基板領域の方が、ｎ型不純物（例えばリンなど）またはｐ型不純物（例えばホウ素など）の活性化率を高めることができる。このため、本実施の形態では、上記実施の形態２，３，４を本実施の形態に適用する場合に、周辺回路領域ＰＣＲにおいては、上記半導体層１７ａ，１７ｂや上記拡散防止領域１８ａ，１８ｂを形成しないことにより、周辺回路領域ＰＣＲに導入したｎ型不純物（例えばリンなど）またはｐ型不純物（例えばホウ素など）の活性化率を高めることができ、ＭＩＳＦＥＴの抵抗成分を下げやすい。これにより、メモリ領域ＭＲＹにおいて、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができるとともに、周辺回路領域ＰＣＲにおいては、イオン注入した不純物の活性化率を高めることができる。
【０２０５】
本実施の形態では、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を、メモリ領域ＭＲＹのＭＩＳＦＥＴに対するチャネルドープイオン注入に適用し、一方、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には適用しない。これにより、以下のような効果を得ることができる。
【０２０６】
メモリ領域ＭＲＹは、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうと、メモリの正確な動作が行えなくなるため、しきい値電圧の変動を可能な限り抑制することが望まれる。また、メモリセルを構成するＭＩＳＦＥＴ（特にＳＲＡＭを構成するＭＩＳＦＥＴ）は、メモリ以外の回路を構成するＭＩＳＦＥＴに比べて微細化されている。ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動した場合、微細化されているＭＩＳＦＥＴ（ゲート面積の小さなＭＩＳＦＥＴ）ほど、しきい値電圧の変動が大きくなる。このため、メモリ領域ＭＲＹのＭＩＳＦＥＴは、周辺回路領域ＰＣＲのＭＩＳＦＥＴに比べて、チャネル領域における不純物の配置状態や不純物数の変動に起因したしきい値電圧の変動が発生しやすい。
【０２０７】
それに対して、本実施の形態では、メモリ領域ＭＲＹのＭＩＳＦＥＴに対するチャネルドープイオン注入には、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を適用する。これにより、メモリ領域ＭＲＹのＭＩＳＦＥＴのチャネル領域では、不純物（チャネル不純物）が規則的に配列した状態となるため、メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動（ばらつき）を防止できる。メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動（ばらつき）を防止できることで、メモリ領域ＭＲＹに形成されているメモリの信頼性や性能を向上させることができるとともに、メモリ領域ＭＲＹに形成されているメモリセルの書き込みや読み出しのマージンが設計基準よりも良くなり、製品不良の発生率を大幅に低減することができる。
【０２０８】
また、メモリ領域ＭＲＹには、ＳＲＡＭ以外にも、フラッシュメモリなど、他の種類のメモリセルアレイを形成することもできる。但し、ＳＲＡＭの場合は、特に素子が微細化され、しきい値電圧の変動の許容量も少ないため、メモリ領域ＭＲＹに形成されるメモリがＳＲＡＭの場合は、特に効果が大きい。
【０２０９】
上述のように、メモリ領域ＭＲＹのＭＩＳＦＥＴは、チャネル領域における不純物の配置状態や不純物数の変動に起因したしきい値電圧の変動（ばらつき）が発生しやすい素子であり、また、しきい値電圧の変動を可能な限り抑制することが望まれる素子である。一方、メモリ領域ＭＲＹに比べて、周辺回路領域ＰＣＲは、ＭＩＳＦＥＴのしきい値電圧の変動（ばらつき）を許容できる。また、メモリ領域ＭＲＹのＭＩＳＦＥＴの方が、周辺回路領域ＰＣＲのＭＩＳＦＥＴよりも微細化されているため、メモリ領域ＭＲＹに比べて、周辺回路領域ＰＣＲの方が、チャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）の変動に起因したしきい値電圧の変動が生じにくい。
【０２１０】
このため、本実施の形態では、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、フィルタＦＬを使用しない一般的なチャネルドープイオン注入を行う。上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は、フィルタＦＬを使用しない一般的なイオン注入に比べて、イオン注入工程に要する時間が長くなる。本実施の形態では、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用しないことで、半導体装置の製造時間を短縮することができ、スループットを向上することができる。また、周辺回路領域ＰＣＲでは、メモリ領域ＭＲＹのようなチャネル不純物の規則的な配列は得られないが、周辺回路領域ＰＣＲは、メモリ領域ＭＲＹに比べて、ＭＩＳＦＥＴのしきい値電圧の変動が生じにくいか、あるいはしきい値電圧の変動を許容できるため、周辺回路領域ＰＣＲの性能が低下するのを抑制または防止できる。
【０２１１】
従って、本実施の形態では、メモリ領域ＭＲＹおよび周辺回路領域ＰＣＲを有する半導体装置ＣＰ１の性能を向上させることができるとともに、半導体装置の製造時間を短縮できる。このため、スループットを向上し、半導体装置の製造コストを低減できる。
【０２１２】
（実施の形態６）
図４９は、上記実施の形態１〜４の製造工程により製造された半導体装置（半導体チップ）ＣＰ２の一例を示す平面図である。
【０２１３】
図４９に示される本実施の形態の半導体装置（半導体チップ）ＣＰ２は、ＳＲＡＭなどのメモリセルアレイが形成されたメモリ領域ＭＲＹと、メモリ以外の回路（周辺回路）が形成された周辺回路領域ＰＣＲとを有している。半導体装置（半導体チップ）ＣＰ２には、メモリ領域ＭＲＹが主として形成されており、半導体装置ＣＰ２は、いわゆるメモリチップであり、上記実施の形態５の半導体装置ＣＰ１のようにアナログ回路領域やＣＰＵ領域は有していない。メモリ領域ＭＲＹと周辺回路領域ＰＣＲとの間は、半導体装置ＣＰ２の内部配線層を介して必要に応じて電気的に接続されている。また、半導体装置ＣＰ２の主面（表面）の周辺部には、半導体装置ＣＰ２の主面の二辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＣＰ２の内部配線層を介してメモリ領域ＭＲＹや周辺回路領域ＰＣＲなどに電気的に接続されている。
【０２１４】
上記実施の形態５と同様に、本実施の形態でも、半導体装置ＣＰ２を製造するにあたって、上記実施の形態１〜４の製造技術を適用することができるが、半導体装置ＣＰ２における全ての領域（メモリ領域ＭＲＹおよび周辺回路領域ＰＣＲの全て）に対して適用するのではなく、メモリ領域ＭＲＹについて適用するが、周辺回路領域ＰＣＲについては適用しない。すなわち、半導体装置ＣＰ２を製造するにあたって、メモリ領域ＭＲＹでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を用いる。一方、周辺回路領域ＰＣＲでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を用いず、フィルタＦＬを使用しない一般的なチャネルドープイオン注入を行なう。なお、図４９は、平面図であるが、理解を簡単にするために、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でチャネルドープイオン注入を行なう領域にハッチングを付して示してある。
【０２１５】
半導体装置ＣＰ２の製造工程は、上記実施の形態５で上記図４２〜図４８を参照して説明した工程とほぼ同様であるため、ここではその繰り返しの説明は省略する。
【０２１６】
本実施の形態においても、上記実施の形態５と同様に、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を、メモリ領域ＭＲＹのＭＩＳＦＥＴに対するチャネルドープイオン注入に適用し、一方、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には適用しないことにより、上記実施の形態５と同様の効果を得ることができる。
【０２１７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２１９】
１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
１Ｃ メモリｎＭＩＳ形成領域
１Ｄ メモリｐＭＩＳ形成領域
１Ｈ 高耐圧ｎＭＩＳ形成領域
１Ｌ 低耐圧ｎＭＩＳ形成領域
１Ｗ 半導体ウエハ
２ 素子分離領域
３ 絶縁膜
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ チャネルドープ層
５ 絶縁膜
５ａ，５ｂ，５ｃ，５ｄ，５ｅ ゲート絶縁膜
６ シリコン膜
１１ 金属シリサイド層
１２ 絶縁膜
１３ コンタクトホール
１４ プラグ
１５ 絶縁膜
１７，１７ａ，１７ｂ 半導体層
１８ａ，１８ｂ 拡散防止領域
２１ イオン注入装置
２２，２２ａ，２２ｂ，２２ｃ イオンビーム
２２ｄ 不純物イオン
２３ イオンソース
２４ 加速管
２５ 質量分析マグネット
２６ レンズ
２７ 処理室
２８ ウエハ交換室
２９ ステージ
３０ チャネル不純物
ＣＰ１，ＣＰ２ 半導体装置
ＣＴ 中央部
ＥＸ１，ＥＸ２ エクステンション領域
ＦＬ フィルタ
ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６ ゲート電極
ＨＡ１，ＨＡ２ ハロー領域
ＩＭ１ａ，ＩＭ１ｂ，ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆ チャネルドープイオン注入（しきい値調整用のイオン注入）
ＩＭ２ａ，ＩＭ２ｂ，ＩＭ３ａ，ＩＭ３ｂ，ＩＭ４ａ，ＩＭ４ｂ，ＩＭ５，ＩＭ６ａ，ＩＭ６ｂ イオン注入
Ｍ１ 配線
ＭＲＹ メモリ領域
ＮＷ，ＮＷ１ ｎ型ウエル
ＯＰ 開口部
Ｐ１ 配列ピッチ
ＰＣＲ 周辺回路領域
ＰＤ パッド電極
ＰＲ１ａ，ＰＲ１ｂ，ＰＲ２ａ，ＰＲ２ｂ，ＰＲ３ａ，ＰＲ３ｂ フォトレジストパターン
ＰＷ，ＰＷ１，ＰＷ２，ＰＷ３ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＷ サイドウォール
Ｗ１ 寸法
Ｗ２ 間隔
Ｗ３ 厚み
Ｗ４ 配列間隔
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴなどの半導体素子を半導体基板に形成し、更に半導体基板上に多層配線構造を形成して半導体素子間を結線することで、半導体装置が製造される。
【０００３】
特許文献１〜４および非特許文献１，２には、ＭＩＳＦＥＴのしきい値電圧のばらつきに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１２４０１１号公報
【特許文献２】特開平８−１８０４７号公報
【特許文献３】特開２００９−１７０４９４号公報
【特許文献４】特開２００３−３１６８２号公報
【非特許文献】
【０００５】
【非特許文献１】ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．２４，ＮＯ．５，ＯＣＴＯＢＥＲ１９８９
【非特許文献２】２００８Symposium on VLSI Technology Digest of Technical Papers 156
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。
【０００７】
ＭＩＳＦＥＴを有する半導体装置は、次のようにして製造することができる。すなわち、半導体基板に素子分離領域を形成し、素子分離領域で規定された活性領域に、ＭＩＳＦＥＴのしきい値を調整するためのチャネルドープイオン注入を行なってから、ゲート絶縁膜およびゲート電極を形成する。それから、ゲート電極をマスクにしてイオン注入によりＬＤＤ用のエクステンション領域と、ハロー領域を形成してから、ゲート電極の側壁上に側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマスクにしてイオン注入により、エクステンション領域よりも高不純物濃度のソース・ドレイン領域を形成する。その後、ソース・ドレイン領域の上部にサリサイドプロセスにより金属シリサイド層を形成する。
【０００８】
半導体基板にチャネルドープイオン注入を行なうことで、ＭＩＳＦＥＴのチャネル領域に不純物が導入される。このチャネル不純物（チャネル領域に導入されている不純物）によって、ＭＩＳＦＥＴのしきい値電圧を制御することができる。半導体基板には複数のＭＩＳＦＥＴが形成されるが、チャネル領域同士を比べたときの不純物分布や不純物数の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数と他のＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数の差）が大きいと、ＭＩＳＦＥＴのしきい値電圧のばらつきが大きくなってしまう。すなわち、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布や不純物数が異なってしまうと、しきい値電圧も異なる値になってしまうため、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動すると、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまう。半導体装置の性能を向上させるためには、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することが望まれる。
【０００９】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置の製造方法は、規則的に配列した複数の開口部を有するフィルタにイオンビームと同じ極性の電圧を印加し、このフィルタを通過したイオンビームを収束して半導体基板に照射することにより、チャネルドープイオン注入を行うものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
代表的な実施の形態によれば、半導体装置の性能を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製造工程におけるチャネルドープイオン注入に用いられるイオン注入装置の概略構成を示す説明図である。
【図１６】イオンビームがフィルタを通過し、レンズで収束して半導体ウエハに照射される様子を模式的に示す説明図である。
【図１７】図１６において、イオンビームを照射していない状態を模式的に示す説明図である。
【図１８】フィルタの部分拡大断面図である。
【図１９】電圧を印加したフィルタの開口部をイオンビームが通過する様子を示す説明図である。
【図２０】電圧を印加していない状態のフィルタの開口部をイオンビームが通過する様子を示す説明図である。
【図２１】フィルタの部分拡大平面図である。
【図２２】フィルタに電圧を印加した状態でチャネルドープイオン注入を行なった場合の、チャネル不純物の配列状態を示す説明図である。
【図２３】フィルタを用いることなくチャネルドープイオン注入を行なった場合の、チャネル不純物の配列状態を示す説明図である。
【図２４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】本発明の他の実施の形態である半導体装置の平面図である。
【図４２】図４１の半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】本発明の他の実施の形態である半導体装置の平面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１４は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２０】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）に埋め込まれた絶縁膜により、素子分離領域２を形成することができる。素子分離領域２によって、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎが形成される領域（活性領域）であるｎＭＩＳ形成領域１Ａと、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される領域（活性領域）であるｐＭＩＳ形成領域１Ｂとが規定される。
【００２１】
次に、表面の汚染防止のための薄い絶縁膜（スルー膜）３を半導体基板１の表面（主面）に形成してから、図２に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ１ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＰＲ１ａでは覆われずに露出される。このフォトレジスト膜ＰＲ１ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。
【００２２】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の上層部分に、後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ａを行なう。なお、図２では、チャネルドープイオン注入ＩＭ１ａを矢印で模式的に示してある。
【００２３】
ＭＩＦＥＴのしきい値調整用のイオン注入は、チャネルドープイオン注入と呼ぶこともでき、このチャネルドープイオン注入（しきい値調整用のイオン注入）によって、ＭＩＳＦＥＴのチャネル領域に不純物が導入（ドープ）される。すなわち、チャネルドープイオン注入では、ＭＩＳＦＥＴのチャネル領域を含む領域に、不純物（不純物イオン）が導入（ドープ）される。なお、ここでいう「ＭＩＳＦＥＴのチャネル領域」とは、チャネルドープイオン注入の段階ではＭＩＳＦＥＴは形成されていなくとも、その後ＭＩＳＦＥＴが形成されると、ＭＩＳＦＥＴのチャネル領域となる領域に対応する。このことは、本実施の形態１および以下の実施の形態２〜６で述べるチャネルドープイオン注入（しきい値調整用のイオン注入）に共通である。
【００２４】
しきい値調整用のイオン注入ＩＭ１ａ、すなわちチャネルドープイオン注入ＩＭ１ａでは、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ａが形成される。このチャネルドープ層４ａは、後でｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域となる領域を含んでいる。チャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａに導入される不純物は、例えばホウ素（Ｂ）などのｐ型の不純物を用いることができる。このチャネルドープイオン注入ＩＭ１ａでは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＰＲ１ａは、イオン注入阻止マスクとして機能するので、ｐＭＩＳ形成領域１Ｂの半導体基板１には、イオン注入されない。
【００２５】
本実施の形態で行うチャネルドープイオン注入ＩＭ１ａの手法については、後でより詳細に説明する。
【００２６】
次に、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１の主面から所定の深さに渡ってｐ型ウエル（ｐ型半導体領域）ＰＷを形成する。ｐ型ウエルＰＷは、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜ＰＲ１ａをイオン注入阻止マスクとして、ｎＭＩＳ形成領域１Ａの半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。なお、チャネルドープ層４ａは、半導体基板１の上層部分に浅く形成され、ｐ型ウエルＰＷは、半導体基板１において、チャネルドープ層４ａよりも深くまで形成されている。また、他の形態として、先にｐ型ウエルＰＷをイオン注入で形成してから、チャネルドープイオン注入ＩＭ１ａによってチャネルドープ層４ａを形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００２７】
次に、図３に示されるように、アッシングなどによりフォトレジスト膜ＰＲ１ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ１ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＰＲ１ｂでは覆われずに露出される。このフォトレジスト膜ＰＲ１ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。
【００２８】
次に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の上層部分に、後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入（すなわちチャネルドープイオン注入）ＩＭ１ｂを行なう。なお、図３では、チャネルドープイオン注入ＩＭ１ｂを矢印で模式的に示してある。
【００２９】
しきい値調整用のイオン注入ＩＭ１ｂ、すなわちチャネルドープイオン注入ＩＭ１ｂでは、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域を含む領域に、不純物（不純物イオン）が導入（イオン注入）されて、チャネルドープ層４ｂが形成される。このチャネルドープ層４ｂは、後でｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域となる領域を含んでいる。チャネルドープイオン注入によってチャネルドープ層４ｂに導入される不純物は、例えばリン（Ｐ）などのｎ型の不純物を用いることができる。このチャネルドープイオン注入ＩＭ１ｂでは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＰＲ１ｂは、イオン注入阻止マスクとして機能するので、ｎＭＩＳ形成領域１Ａの半導体基板１には、イオン注入されない。
【００３０】
次に、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１の主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷを形成する。ｎ型ウエルＮＷは、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜ＰＲ１ｂをイオン注入阻止マスクとして、ｐＭＩＳ形成領域１Ｂの半導体基板１に例えばリン（Ｐ）などのｎ型の不純物をイオン注入することなどによって形成することができる。なお、チャネルドープ層４ｂは、半導体基板１の上層部分に浅く形成され、ｎ型ウエルＮＷは、半導体基板１において、チャネルドープ層４ｂよりも深くまで形成されている。また、他の形態として、先にｎ型ウエルＮＷをイオン注入で形成してから、チャネルドープイオン注入ＩＭ１ｂによってチャネルドープ層４ｂを形成することもでき、これは以下の実施の形態２〜４でも同様である。更に他の形態として、先にｐＭＩＳ形成領域１Ｂにチャネルドープ層４ｂおよびｎ型ウエルＮＷを形成した後で、ｎＭＩＳ形成領域１Ａにチャネルドープ層４ａおよびｐ型ウエルＰＷを形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００３１】
本実施の形態で行うチャネルドープイオン注入ＩＭ１ｂの手法については、後でより詳細に説明する。
【００３２】
次に、図４に示されるように、アッシングなどによりフォトレジスト膜ＰＲ１ｂを除去してから、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより上記絶縁膜３を除去して半導体基板１の表面を清浄化（洗浄）した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（主面、ここではｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成する。この絶縁膜５は、後でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜となる。絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３３】
また、上記チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂ、ｐ型ウエルＰＷを形成するためのイオン注入、およびｎ型ウエルＮＷを形成するためのイオン注入は、絶縁膜５を形成する前に行うため、これらのイオン注入で絶縁膜５がダメージを受けるのを防止することができる。
【００３４】
次に、半導体基板１の主面全面上（すなわちｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの絶縁膜５上を含む）に、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜６を形成する。シリコン膜６のうちのｎＭＩＳ形成領域１Ａ（後述するゲート電極ＧＥ１となる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６のうちのｐＭＩＳ形成領域１Ｂ（後述するゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜６は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３５】
次に、図５に示されるように、シリコン膜６をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。
【００３６】
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｎＭＩＳ形成領域１Ａのｐ型ウエルＰＷ（の上部のチャネルドープ層４ａ）上に絶縁膜５を介して形成される。ゲート電極ＧＥ１の下に残存する絶縁膜５が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜５ａとなる。すなわち、ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ａの絶縁膜５（すなわちゲート絶縁膜５ａ）上に形成される。また、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｐＭＩＳ形成領域１Ｂのｎ型ウエルＮＷ（の上部のチャネルドープ層４ｂ）上に絶縁膜５を介して形成される。ゲート電極ＧＥ２の下に残存する絶縁膜５が、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜５ｂとなる。すなわち、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ｂの絶縁膜５（すなわちゲート絶縁膜５ｂ）上に形成される。
【００３７】
次に、図６に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ２ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＰＲ２ａでは覆われずに露出される。このフォトレジスト膜ＰＲ２ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ２ａ，ＩＭ３ａでは、フォトレジスト膜ＰＲ２ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。
【００３８】
次に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｎ−型半導体領域）ＥＸ１を形成する。
【００３９】
エクステンション領域ＥＸ１はｎ型の半導体領域であり、後で形成するｎ＋型半導体領域ＳＤ１よりも不純物濃度が低い。なお、図６では、エクステンション領域ＥＸ１を形成するためのイオン注入ＩＭ２ａを矢印で模式的に示してある。このイオン注入ＩＭ２ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１（の側壁）に整合して形成され、ゲート電極ＧＥ１の直下には、不純物は導入（イオン注入）されない。エクステンション領域ＥＸ１の深さ（接合深さ）は、後で形成されるｎ＋型半導体領域ＳＤ１の深さ（接合深さ）よりも浅い。また、エクステンション領域ＥＸ１形成のためのイオン注入ＩＭ２ａは、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００４０】
次に、図７に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物のイオン注入（ハローイオン注入）ＩＭ３ａを行ってハロー領域（ｐ型半導体領域）ＨＡ１を形成する。なお、図７では、ハロー領域ＨＡ１を形成するためのイオン注入（ハローイオン注入）ＩＭ３ａを矢印で模式的に示してある。
【００４１】
ハロー領域ＨＡ１は、エクステンション領域ＥＸ１とは逆の導電型で、かつｐ型ウエルＰＷとは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡ１は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができる。ハロー領域ＨＡ１は、エクステンション領域ＥＸ１を包み込む（覆う）ように形成され、ｐ型ウエルＰＷよりも不純物濃度（ｐ型不純物濃度）が高い。ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ１を包み込む（覆う）ようにハロー領域ＨＡ１を的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【００４２】
次に、図８に示されるように、アッシングなどによりフォトレジスト膜ＰＲ２ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ２ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＰＲ２ｂでは覆われずに露出される。このフォトレジスト膜ＰＲ２ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ２ｂ，ＩＭ３ｂでは、フォトレジスト膜ＰＲ２ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【００４３】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）エクステンション領域（第１半導体領域、ソース・ドレインエクステンション領域、ｐ−型半導体領域）ＥＸ２を形成する。エクステンション領域ＥＸ２はｐ型の半導体領域であり、後で形成するｐ＋型半導体領域ＳＤ２よりも不純物濃度が低い。なお、エクステンション領域ＥＸ２を形成するためのイオン注入ＩＭ２ｂと、後述するハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂとは、それぞれ別々のイオン注入工程として行なわれるが、図８では、まとめて矢印で模式的に示してある。
【００４４】
エクステンション領域ＥＸ２を形成するためのイオン注入ＩＭ２ｂでは、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２（の側壁）に整合して形成され、ゲート電極ＧＥ２の直下には、不純物は導入（イオン注入）されない。エクステンション領域ＥＸ２の深さ（接合深さ）は、後で形成されるｐ＋型半導体領域ＳＤ２の深さ（接合深さ）よりも浅い。また、エクステンション領域ＥＸ２形成のためのイオン注入ＩＭ２ｂは、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００４５】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｎ型不純物のイオン注入（ハローイオン注入）ＩＭ３ｂを行ってハロー領域（ｎ型半導体領域）ＨＡ２を形成する。ハロー領域ＨＡ２は、エクステンション領域ＥＸ２とは逆の導電型で、かつｎ型ウエルＮＷとは同じ導電型であり、ここではｎ型（ｎ型の半導体領域）である。ハロー領域ＨＡ２は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂの際、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができる。ハロー領域ＨＡ２は、エクステンション領域ＥＸ２を包み込む（覆う）ように形成され、ｎ型ウエルＮＷよりも不純物濃度（ｎ型不純物濃度）が高い。ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂは、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸ２を包み込む（覆う）ようにハロー領域ＨＡ２を的確に形成することができる。
【００４６】
また、他の形態として、先にｐＭＩＳ形成領域１Ｂにエクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成してから、ｎＭＩＳ形成領域１Ａにエクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００４７】
また、ハロー領域ＨＡ１，ＨＡ２は、短チャネル特性抑制のために形成することが好ましいが、不要であればその形成を省略することもでき、これは以下の実施の形態２〜６でも同様である。
【００４８】
また、エクステンション領域ＥＸ１およびハロー領域ＨＡ１は、必ずしもこの順序で形成しなくともよいが、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する各イオン注入ＩＭ２ａ，ＩＭ３ａは、少なくとも、ゲート電極ＧＥ１形成後で、かつ、ゲート電極ＧＥ１の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。同様に、エクステンション領域ＥＸ２およびハロー領域ＨＡ２は、必ずしもこの順序で形成しなくともよいが、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する各イオン注入ＩＭ２ｂ，ＩＭ３ｂは、少なくとも、ゲート電極ＧＥ２形成後で、かつ、ゲート電極ＧＥ２の側壁上に後述のサイドウォールＳＷを形成する前に行う必要がある。
【００４９】
次に、図９に示されるように、アッシングなどによりフォトレジスト膜ＰＲ２ｂを除去してから、ゲート電極ＧＥ１，ＧＥ２の側壁上に、絶縁膜（側壁絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷを形成する。サイドウォールＳＷは、例えば、半導体基板１（の主面全面）上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチングすることによって形成することができる。
【００５０】
次に、図１０に示されるように、ｐＭＩＳ形成領域１Ｂを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ３ａを、フォトリソグラフィ技術を用いて形成する。ｎＭＩＳ形成領域１Ａは、このフォトレジスト膜ＰＲ３ａでは覆われずに露出される。このフォトレジスト膜ＰＲ３ａは、ｐＭＩＳ形成領域１Ｂへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ４ａでは、フォトレジスト膜ＰＲ３ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。
【００５１】
次に、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥ１およびサイドウォールＳＷの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。なお、図１０では、ｎ＋型半導体領域ＳＤ１を形成するためのイオン注入ＩＭ４ａを矢印で模式的に示してある。このイオン注入ＩＭ４ａの際、ゲート電極ＧＥ１およびその側壁上のサイドウォールＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォールＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ１およびサイドウォールＳＷの直下には、不純物は導入（イオン注入）されない。ｎ＋型半導体領域ＳＤ１の深さ（接合深さ）は、エクステンション領域ＥＸ１の深さ（接合深さ）よりも深い。
【００５２】
ｎ＋型半導体領域（第２半導体領域）ＳＤ１とエクステンション領域（第１半導体領域）ＥＸ１とは同じ導電型であるが、ｎ＋型半導体領域ＳＤ１は、エクステンション領域ＥＸ１よりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）ＳＤ１およびエクステンション領域（ｎ−型半導体領域）ＥＸ１により形成される。換言すれば、エクステンション領域ＥＸ１と、それよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域として機能する。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。上述のように、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールＳＷに対して自己整合的に形成される。
【００５３】
次に、図１１に示されるように、アッシングなどによりフォトレジスト膜ＰＲ３ａを除去してから、ｎＭＩＳ形成領域１Ａを覆うフォトレジスト膜（フォトレジストパターン）ＰＲ３ｂを、フォトリソグラフィ技術を用いて形成する。ｐＭＩＳ形成領域１Ｂは、このフォトレジスト膜ＰＲ３ｂでは覆われずに露出される。このフォトレジスト膜ＰＲ３ｂは、ｎＭＩＳ形成領域１Ａへのイオン注入阻止マスクとして機能することができる。このため、後述するイオン注入ＩＭ４ｂでは、フォトレジスト膜ＰＲ３ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【００５４】
次に、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）のゲート電極ＧＥ２およびサイドウォールＳＷの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。なお、図１１では、ｐ＋型半導体領域ＳＤ２を形成するためのイオン注入ＩＭ４ｂを矢印で模式的に示してある。このイオン注入ＩＭ４ｂの際、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ｐ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォールＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥ２およびサイドウォールＳＷの直下には、不純物は導入（イオン注入）されない。ｐ＋型半導体領域ＳＤ２の深さ（接合深さ）は、エクステンション領域ＥＸ２の深さ（接合深さ）よりも深い。
【００５５】
ｐ＋型半導体領域（第２半導体領域）ＳＤ２とエクステンション領域（第１半導体領域）ＥＸ２とは同じ導電型であるが、ｐ＋型半導体領域ＳＤ２は、エクステンション領域ＥＸ２よりも、不純物濃度（ｐ型不純物濃度）が高い。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）ＳＤ２およびエクステンション領域（ｐ−型半導体領域）ＥＸ２により形成される。換言すれば、エクステンション領域ＥＸ２と、それよりも高不純物濃度のｐ＋型半導体領域ＳＤ２とは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域として機能する。従って、ｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。上述のように、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ＋型半導体領域ＳＤ２は、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールＳＷに対して自己整合的に形成される。
【００５６】
また、他の形態として、先にｐＭＩＳ形成領域１Ｂにｐ＋型半導体領域ＳＤ２を形成してから、ｎＭＩＳ形成領域１Ａにｎ＋型半導体領域ＳＤ１を形成することもでき、これは以下の実施の形態２〜６でも同様である。
【００５７】
次に、アッシングなどによりフォトレジスト膜ＰＲ３ｂを除去する。それから、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。このアニール処理は、例えば１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００５８】
このようにして、ｎＭＩＳ形成領域１Ａ（のｐ型ウエルＰＷ）に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｐＭＩＳ形成領域１Ｂ（のｎ型ウエルＮＷ）に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図１２の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。
【００５９】
次に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面を露出させ、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）のような金属膜を堆積して熱処理することによって、図１３に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面に、それぞれ金属シリサイド層１１を形成する。これにより、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。その後、未反応の金属膜は除去する。
【００６０】
次に、半導体基板１の主面上に絶縁膜（層間絶縁膜）１２を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように、金属シリサイド層１１上を含む半導体基板１上に絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜１２の表面（上面）をＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法により研磨するなどして、絶縁膜１２の上面を平坦化する。下地段差に起因して絶縁膜１２の表面に凹凸形状が形成されていても、絶縁膜１２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００６１】
次に、絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（貫通孔、孔）１３を形成する。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１１の一部や、ゲート電極ＧＥ１，ＧＥ２の表面上の金属シリサイド層１１の一部などが露出される。
【００６２】
次に、コンタクトホール１３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）１４を形成する。プラグ１４を形成するには、例えば、コンタクトホール１３の内部（底部および側壁上）を含む絶縁膜１２上に、プラズマＣＶＤ法によりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ１４を形成することができる。図面の簡略化のために、プラグ１４は、主導体膜とバリア導体膜を一体化して示してある。プラグ１４は、その底部で、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１１と接して、電気的に接続される。
【００６３】
次に、図１４に示されるように、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成する。絶縁膜１５は、複数の絶縁膜の積層膜で形成することもできる。
【００６４】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１５の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１５上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリアメタル膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００６５】
配線Ｍ１は、プラグ１４を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２やゲート電極ＧＥ１，ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００６６】
以上のようにして、本実施の形態の半導体装置が製造される。
【００６７】
次に、本実施の形態におけるチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂについて、より詳細に説明する。
【００６８】
本実施の形態では、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行ったときに、半導体基板１において、イオン注入した不純物を規則的な配列で分布させることを主要な特徴の一つとしている。これを実現するために、以下に説明するようなイオン注入法を用いる。なお、以下で「実施の形態１のイオン注入法」と呼ぶ場合は、ここで説明するイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入法）を指すものとする。
【００６９】
図１５は、本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂに用いられるイオン注入装置（半導体製造装置）２１の概略構成を示す説明図である。
【００７０】
図１５に示されるように、イオン注入装置２１は、イオンを発生するイオンソース（イオン源）２３と、イオンソース２３で発生したイオンを加速してイオンビーム２２を生成する加速管（加速器）２４と、イオンビーム２２の進行方向を曲げることができる質量分析マグネット２５と、イオンビーム２２を収束（集束）させることができるレンズ２６と、半導体ウエハ１Ｗにイオン注入を行なう処理室（注入室）２７とを有している。半導体ウエハ１Ｗは、上記半導体基板１に対応しており、レンズ２６で収束されたイオンビーム２２は、エンドステーションの処理室２７内に配置されている半導体ウエハ１Ｗに照射される。レンズ２６は、電磁レンズであり、電場によりイオンビーム２２を収束させることができる。質量分析マグネット２５は、イオンを選別する機能も有している。
【００７１】
イオン注入装置２１を用いてイオン注入を行う際には、イオン注入処理を行うべき半導体ウエハ１Ｗを、処理室２７内に配置する。そして、イオンソース２３で発生させたイオンを加速管２４で加速させてイオンビーム２２を生成し、このイオンビーム２２の進行方向を質量分析マグネット２５で曲げ、質量分析マグネット２５を通過したイオンビーム２２をレンズ２６で収束させて、処理室２７内の半導体ウエハ１Ｗに照射する。これにより、半導体ウエハ１Ｗに、イオンビーム２２を構成する不純物イオンが注入（導入）される。所定のイオン注入処理が終了した半導体ウエハ１Ｗは、処理室２７からウエハ交換室２８に移動（搬送）され、次の半導体ウエハ１Ｗ（イオン注入処理を行うべき半導体ウエハ１Ｗ）が処理室２７内に移動（搬送）され、この処理室２７内の半導体ウエハ１Ｗに対して、イオン注入処理が行われる。
【００７２】
本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂは、図１５に示されるように、レンズ２６の手前にフィルタＦＬを配置し、このフィルタＦＬを通過したイオンビーム２２をレンズ２６で収束して半導体ウエハ１Ｗに照射することを、主要な特徴の一つとしている。従って、イオン注入装置２１は、レンズ２６の手前（図１５の場合は質量分析マグネット２５とレンズ２６との間）に配置されたフィルタＦＬを更に有している。
【００７３】
図１６は、イオンビーム２２がフィルタＦＬを通過し、レンズ２６で収束して半導体ウエハ１Ｗに照射される様子を模式的に示す説明図である。図１７は、図１６において、イオンビーム２２を照射していない状態を模式的に示す説明図である。従って、図１６からイオンビーム２２の図示を省略した図が、図１７に対応する。図１８は、フィルタＦＬの部分拡大断面図（要部断面図）であり、フィルタＦＬの厚み方向に平行な断面が示されている。
【００７４】
図１６および図１７に示されるように、フィルタＦＬは、レンズ２６の手前でかつイオンビーム２２の通過位置に配置されている。フィルタＦＬは、導電体で形成されており、好ましくは金属材料により形成されている。例えばタングステン（Ｗ）、タンタル（Ｔａ）または白金（Ｐｔ）などによりフィルタＦＬを形成することができる。
【００７５】
また、図１６〜図１８に示されるように、フィルタＦＬは、規則正しく配列した複数の開口部（孔、貫通孔）ＯＰを有している。各開口部ＯＰの大きさおよび形状は、開口部ＯＰ同士で同じとされている。開口部ＯＰの平面形状は、好ましくは四角形であるが、正方形であれば、より好ましい。フィルタＦＬにおいて、複数の開口部ＯＰは規則的に配列しているが、好ましくは格子（アレイ）状に配列している。従って、フィルタＦＬは、好ましくは、正方形の開口部ＯＰが格子状に配列したグリッド状フィルタである。
【００７６】
開口部ＯＰの寸法（辺の長さ）Ｗ１は、例えば、５〜２０μｍ程度とすることができ、また、隣り合う開口部ＯＰの間の間隔Ｗ２は、例えば、５〜２０μｍ程度とすることができ、また、フィルタＦＬの厚みＷ３は、例えば、１０〜５０μｍ程度とすることができるが、これらの寸法（Ｗ１，Ｗ２，Ｗ３）は、必要に応じて変更可能である（Ｗ１，Ｗ２，Ｗ３は図１８に示されている）。
【００７７】
フィルタＦＬは、平板状の外形を有しており、互いに平行でかつ反対側に位置する２つの主面（表面および裏面）を有するが、イオンビーム２２が入射する側の主面をフィルタ２２の表面と呼び、それとは反対側の主面をフィルタＦＬの裏面と呼ぶこととする。開口部ＯＰは、フィルタＦＬを貫通する貫通孔であり、フィルタＦＬの表面から裏面まで到達しており、開口部ＯＰの側壁（内壁）は、フィルタＦＬの表面および裏面に対して垂直である。フィルタＦＬは、イオンビーム２２がフィルタＦＬの表面に対して垂直に入射するように配置される。ここで、フィルタＦＬに到達する前のイオンビーム２２をイオンビーム２２ａと称し、フィルタＦＬの開口部ＯＰを通過したイオンビーム２２をイオンビーム２２ｂと称し、フィルタＦＬの開口部ＯＰを通過した後にレンズ２６で収束されて半導体ウエハ１Ｗに入射するイオンビーム２２をイオンビーム２２ｃと称することとする。半導体ウエハ１Ｗには、このイオンビーム２２ｃが照射される。
【００７８】
本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行う際には、フィルタＦＬに電圧を印加した状態とし、電圧が印加されたフィルタＦＬの開口部ＯＰを通過したイオンビーム２２（すなわちイオンビーム２２ｂ）をレンズ２６で収束させ、収束したイオンビーム２２（すなわちイオンビーム２２ｃ）を半導体ウエハ１Ｗに照射する。
【００７９】
フィルタＦＬに印加する電圧の極性は、イオン注入する不純物イオンの極性（すなわちイオンビーム２２の極性）と同じである。具体的には、イオンビーム２２（２２ａ）を構成する不純物イオン（この不純物イオンが半導体ウエハ１Ｗに注入される）が正イオンの場合には、フィルタＦＬには正電圧を印加し、一方、イオンビーム２２（２２ａ）を構成する不純物イオン（この不純物イオンが半導体ウエハ１Ｗに注入される）が負イオンの場合には、フィルタＦＬには負電圧を印加する。つまり、イオンビーム２２（２２ａ）が正イオンビームのときは、フィルタＦＬには正電圧を印加し、イオンビーム２２（２２ａ）が負イオンビームのときは、フィルタＦＬには負電圧を印加する。フィルタＦＬに印加する電圧は、イオンビーム２２の加速エネルギーやフィルタＦＬの開口部ＯＰの寸法などにもよるが、例えば絶対値が０〜１００Ｖ程度の正または負の連続電圧、あるいはパルス状の電圧とすることができる。
【００８０】
図１９は、電圧（イオンビーム２２と同じ極性の電圧）を印加したフィルタＦＬの開口部ＯＰをイオンビーム２２が通過する様子を示す説明図であり、図１８に対応する断面が示されている。図２０は、本実施の形態とは異なり、フィルタＦＬに電圧を印加せず、電圧を印加していない状態のフィルタＦＬの開口部ＯＰをイオンビーム２２が通過する様子を示す説明図である。なお、図１９および図２０では、イオンビーム２２を構成する個々の不純物イオンの軌跡を矢印で模式的に示してある。
【００８１】
チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行う際に、イオンビーム２２ａは、フィルタＦＬの表面に対して垂直に入射しようとする。この際、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの非開口部分（フィルタＦＬを構成する金属材料からなる部分）に向かって進行していた不純物イオンは、フィルタＦＬに電圧を印加しているかどうかに関わらず、図１９および図２０に示されるように、その非開口部分で遮蔽されることにより、開口部ＯＰを通過する（通り抜ける）ことはできない。
【００８２】
また、本実施の形態とは異なり、フィルタＦＬに電圧を印加していない場合には、図２０に示されるように、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの開口部ＯＰに向かって進行していた不純物イオンは、遮蔽物が無いため、全てが開口部ＯＰを通過することができる。このため、フィルタＦＬに電圧を印加していない場合には、各開口部ＯＰにおいて、開口部ＯＰの平面積に応じた量の不純物イオンが開口部ＯＰ全体を通り抜けることになる。
【００８３】
それに対して、本実施の形態では、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの開口部ＯＰの中央（中心）に向かって進行していた不純物イオン（図１９で符号２２ｄを付して示す不純物イオン）は、図１９に示されるように、開口部ＯＰの中央（中心）を通過する（通り抜ける）ことができる。これは、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加していても、開口部ＯＰの中央（中心）は電場が丁度つりあった（バランスが取れた）状態にあるため、開口部ＯＰの中央（中心）に向かって入射する不純物イオン２２ｄは、フィルタＦＬが生じる電場（電界）によって曲げられずに、そのまま直進して、開口部ＯＰの中央（中心）を通過する（通り抜ける）ことができるからである。
【００８４】
しかしながら、本実施の形態では、イオンビーム２２ａを構成する不純物イオンのうち、フィルタＦＬの開口部ＯＰの中央（中心）からずれた位置に向かって進行していた不純物イオン（図１９において不純物イオン２２ｄ以外の矢印で示される不純物イオンがこれに対応）は、図１９に示されるように、開口部ＯＰを通過する（通り抜ける）ことはできない。これは、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加しているため、開口部ＯＰの中央（中心）からずれた位置に向かって入射する不純物イオンは、フィルタＦＬが生じる電場（電界）によって進行方向が曲げられてしまい、開口部ＯＰを直線的に通過する（通り抜ける）ことができないからである。
【００８５】
図２１は、フィルタＦＬの部分拡大平面図（要部平面図）である。図２１は、平面図であるが、理解を簡単にするために、フィルタＦＬにハッチングを付してある。図２１には、開口部ＯＰが１つ示されているが、実際のフィルタＦＬには、多数の開口部ＯＰが格子状に配列している。
【００８６】
本実施の形態とは異なり、フィルタＦＬに電圧を印加していない場合には、上記図２０を参照して説明したように、イオンビーム２２ａを構成する不純物イオンは、図２１に示される開口部ＯＰ全体を直進して通過する（通り抜ける）。それに対して、本実施の形態では、フィルタＦＬに電圧を印加しているため、図２１に示される開口部ＯＰの中央部（中心部）ＣＴに向かって入射した不純物イオン（図１９の不純物イオン２２ｄに対応）は、そのまま直進して開口部ＯＰを通過することができるが、中央部ＣＴ以外の領域に向かって入射する不純物イオンは、フィルタＦＬによる電場（電界）によって進行方向を曲げられ（散乱され）、開口部ＯＰを通過することができない。すなわち、本実施の形態では、イオンビーム２２ａを構成する不純物イオンのうち、開口部ＯＰの中央（中央部ＣＴ）に入射した不純物イオンが開口部ＯＰを通過して半導体ウエハ１Ｗ（半導体基板１）に注入され、開口部ＯＰの周辺部（中心部ＣＴ以外の領域）に入射した不純物イオンは、フィルタＦＬによる電場で散乱され、半導体ウエハ１Ｗ（半導体基板１）に注入されないのである。
【００８７】
つまり、フィルタＦＬに電圧を印加しない場合には、開口部ＯＰ全体が不純物イオン（イオンビーム）を通過させる開口として機能するが、本実施の形態のようにフィルタＦＬに電圧を印加することで、開口部ＯＰの中央部ＣＴのみが不純物イオンを通過させる実効的な開口として機能し、開口部ＯＰであっても、中央部ＣＴ以外の領域（周辺領域）は、不純物イオンを通過させない（遮蔽する）実効的なマスク領域として機能し得る。なお、図２１において中央部ＣＴを示す線は、不純物イオンが通過できる領域を示す仮想線であり、特に物体が存在するわけではない。このようにフィルタＦＬに電圧を印加することで、フィルタＦＬの実効的な開口（不純物イオンが通過可能な中央部ＣＴ）の寸法を、開口部ＯＰの寸法Ｗ１よりも十分に小さくすることができ、開口部ＯＰの微細化の加工限界を超えた微小寸法とすることができる。フィルタＦＬの実効的な開口（不純物イオンが通過可能な中央部ＣＴ）の寸法は、イオンビーム２２のエネルギー（加速エネルギー）や開口部の寸法Ｗ１などに応じてフィルタＦＬに印加する電圧を調整することにより、制御することができる。
【００８８】
本実施の形態において、フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄが、イオンビーム２２ｂを構成する。このため、イオンビーム２２ｂは、イオンビーム２２ａに比べて、不純物イオンの密度がかなり小さい。フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄ同士は、フィルタＦＬにおける開口部ＯＰの配列を反映した配列を有したものとなるが、フィルタＦＬにおいて開口部ＯＰは規則的に配列しているため、フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄ同士は、フィルタＦＬにおける開口部ＯＰの配列を反映した規則的な配列を有したものとなる。このため、フィルタＦＬを通過した規則的な配列の不純物イオン２２ｄにより、イオンビーム２２ｂが構成されることになる。イオンビーム２２ｂはレンズ２６で収束され、収束したイオンビーム２２ｃが半導体ウエハ１Ｗに照射されることで、不純物イオンが半導体ウエハ１Ｗ（すなわち半導体基板１）に注入される。フィルタＦＬの各開口部ＯＰの中央部ＣＴを通過した不純物イオン２２ｄ同士が規則的な配列を有していたため、半導体ウエハ１Ｗ（すなわち半導体基板１）に注入された不純物イオン同士も規則的な配列を有したものとなる。
【００８９】
図２２は、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加した状態でチャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）を行なった場合の、チャネル不純物３０の配列状態を示す説明図（斜視図）である。ここで、チャネル不純物３０は、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）によってチャネル領域に導入された不純物に対応している。図２３は、本実施の形態とは異なり、フィルタＦＬを用いることなくチャネルドープイオン注入を行なった場合の、チャネル不純物３０の配列状態を示す説明図（斜視図）である。なお、図２２および図２３では、チャネル領域におけるチャネル不純物３０の配列状態を見やすくするために、ゲート絶縁膜５ａ，５ｂ、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを上に持ち上げて（移動させて）示してある。
【００９０】
イオンビーム２２においては、不純物イオンは完全に規則的には配列していない。このため、本実施の形態とは異なり、フィルタＦＬを用いることなくチャネルドープイオン注入を行なった場合、図２３に示されるように、チャネル不純物３０は、規則正しくは配列しない。
【００９１】
それに対して、本実施の形態では、フィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加した状態でチャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）を行なっている。上述のように、フィルタＦＬの各開口部ＯＰの中央部ＣＴのみを通過した不純物イオン２２ｄで構成されたイオンビーム２２ｂをレンズ２６で収束して半導体ウエハ１Ｗ（半導体基板１）に照射しており、フィルタＦＬにおいて開口部ＯＰが規則的に配列していることにより、半導体ウエハ１Ｗ（すなわち半導体基板１）に注入された不純物イオン同士も規則的な配列を有したものとなる。このため、図２２に示されるように、チャネル不純物３０は規則的に配列した状態とすることができる。すなわち、フィルタＦＬに入射する前のイオンビーム２２ａにおいて不純物イオンが規則的に配列していなかったとしても、半導体ウエハ１Ｗ（半導体基板１）に照射されるイオンビーム２２ｃでは不純物イオンが規則的に配列しているため、図２２に示されるように、チャネル領域において、チャネル不純物３０が規則的に配列した状態を実現できる。
【００９２】
図２２において、チャネル不純物３０の配列間隔（平面方向に隣接するチャネル不純物３０の間隔）Ｗ４は、フィルタＦＬにおける開口部ＯＰの配列ピッチＰ１（配列ピッチＰ１は上記図１８に示されており、Ｐ１＝Ｗ１＋Ｗ２と表すことができる）と、レンズ２６による収束率により、制御することができる。例えば、半導体ウエハ１Ｗに照射されるイオンビーム２２ｃの面積（イオンビーム２２ｃが半導体ウエハ１Ｗの表面に達したときの面積）が、レンズ２６で収束される前のイオンビーム２２ｂの面積の１／ｎ２倍となるように、レンズ２６でイオンビーム２２ｂを収束させた場合には、チャネル不純物３０の配列間隔Ｗ４は、ほぼＷ４＝Ｐ１／ｎとなる。すなわち、フィルタＦＬにおいて、開口部ＯＰが配列ピッチＰ１で規則的に配列していたことを反映して、チャネル不純物３０は、ほぼ配列間隔Ｗ４（＝Ｐ１／ｎ）で規則的に配列した状態となる。ここで、ｎをレンズ２６による収束率と呼ぶこととする。
【００９３】
本実施の形態のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂでは、開口部ＯＰの配列ピッチＰ１にもよるが、フィルタＦＬを用いないイオン注入に比べて、レンズ２６による収束率ｎを大きくする必要がある。開口部ＯＰの配列ピッチＰ１をできるだけ小さくし、更にレンズ２６による収束率ｎを大きくすれば、チャネル不純物３０の配列間隔Ｗ４を小さくすることができる。このチャネル不純物３０により、ＭＩＳＦＥＴのしきい値電圧を制御することができる。
【００９４】
また、フィルタＦＬの加工限界にもよるが、開口部ＯＰの寸法Ｗ１および配列ピッチＰ１はできるだけ小さくした方が、レンズ２６の収束率ｎを大きくしなくともすむようになるので、より好ましい。このため、開口部ＯＰの寸法Ｗ１および配列ピッチＰ１はフィルタＦＬの加工限界に近い微小寸法とすることが、より好ましい。この観点から、開口部ＯＰの寸法Ｗ１は２０μｍ以下とし、配列ピッチＰ１は２０μｍ以下とすることが好ましい。
【００９５】
また、本実施の形態とは異なり、フィルタＦＬに電圧を印加しなかった場合には、上記図２０に示されるように、各開口部ＯＰは、全体が不純物イオンを通過させてしまうため、開口部ＯＰを通過したイオンビームが半導体ウエハ１Ｗに照射されると、不純物が高濃度に導入された領域が斑模様の如く形成されることになる。このため、フィルタＦＬに電圧を印加しなかった場合には、チャネル不純物３０の規則的な配列状態を得ることはできない。
【００９６】
チャネル不純物３０の規則的な配列状態を得るためには、フィルタＦＬに多数の微細な開口部ＯＰを規則的な配列で設け、このフィルタＦＬに電圧（イオンビーム２２と同じ極性の電圧）を印加することが重要である。これにより、微細な開口部ＯＰの更に中央部ＣＴのみしか不純物イオンが通過することができなくなるため、開口部ＯＰを通過したイオンビーム２２ｂがレンズ２６で収束されて半導体ウエハ１Ｗに照射されると、半導体ウエハ１Ｗ（半導体基板１）において、不純物イオン同士は平面的に固まって存在することなく、イオンビーム２２ｃが照射された領域全体に散らばって規則的に配列することになる。このため、半導体ウエハ１Ｗ（半導体基板１）において、不純物が高濃度に導入された領域が斑模様の如く形成されることがない。
【００９７】
また、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂでは、半導体ウエハ１Ｗにイオンビーム２２を連続的に照射しながらイオンビーム２２の照射位置を走査するのではなく、半導体ウエハ１Ｗの主面を複数のショット領域に分け、各ショット領域毎に（照射領域を固定して）イオンビーム２２ｃを照射することが好ましい。これにより、チャネル不純物３０の規則的な配列状態を得やすくなる。上記図１６で半導体ウエハ１Ｗの主面を点線の仮想線で分けているが、分けられた各領域がこのショット領域に対応する。各ショット領域の面積は、半導体ウエハ１Ｗに照射されるイオンビーム２２ｃの面積（イオンビーム２２ｃが半導体ウエハ１Ｗの表面に達したときの面積）と同じにしておく。そして、半導体ウエハ１Ｗのあるショット領域にイオンビーム２２ｃを照射することで、そのショット領域へのイオン注入を行なってから、イオンビーム２２の照射を一旦停止し、それから次のショット領域にイオンビーム２２ｃを照射することで、そのショット領域へのイオン注入を行ない、これを繰り返すことで、半導体ウエハ１Ｗ全体（全ショット領域）に対するイオン注入を完了する。ショット領域から次のショット領域への移動は、レンズ２６にイオンビーム２２を走査する機能を設けるなどして、半導体ウエハ１Ｗを固定してイオンビーム２２ｃの照射位置を移動させる場合と、半導体ウエハ１Ｗを配置しているステージ２９を、半導体ウエハ１ＷをＸＹ方向に移動可能なＸＹステージとすることで、イオンビーム２２ｃの照射位置を固定して半導体ウエハ１Ｗを移動させる場合と、両者の組み合わせの場合とがあり得る。各ショット領域の半導体ウエハ１Ｗ（半導体基板１）に注入される不純物イオンのドーズ量は、同じショット領域に対して照射されたイオンビーム２２の照射時間によって制御することもできる。また、各ショット領域において、イオンビーム２２をパルス状に発生してイオンビーム２２ｃを照射することもでき、この場合、各ショット領域の半導体ウエハ１Ｗ（半導体基板１）に注入される不純物イオンのドーズ量は、同じショット領域に対して照射するイオンビーム２２のパルス数によって制御することもできる。
【００９８】
また、１つの半導体チップに対して、一部の領域（後述の実施の形態５，６の場合はメモリ領域ＭＲＹ）にのみ、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を適用する場合には、半導体ウエハ１Ｗにおける各チップ領域（そこから１つの半導体チップが得られる領域）において、対象となる領域にのみ、イオンビーム２２ｃを照射すればよい。この場合、半導体ウエハ１Ｗの各チップ領域において、ＭＩＳＦＥＴのしきい値電圧の変動を特に抑制したい領域にのみ、上述したような実施の形態１のイオン注入法を用いたチャネルドープイオン注入を行い、他の領域は、フィルタＦＬを使用しない一般的なイオン注入によりチャネルドープイオン注入を行うことができる。これにより、ＭＩＳＦＥＴのしきい値電圧の変動を特に抑制したい領域において、しきい値電圧の変動を的確に抑制または防止できるとともに、半導体装置の製造時間が長くなるのを抑制することができる。
【００９９】
本実施の形態では、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）によりチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行うことで、チャネル領域において、チャネル不純物３０を規則的に配列させることができる。チャネル不純物３０を規則的に配列させるのは、以下のような理由による。
【０１００】
半導体基板にチャネルドープイオン注入を行なうことで、ＭＩＳＦＥＴのチャネル領域に不純物が導入される。このチャネル不純物（チャネル領域に導入されている不純物）によって、ＭＩＳＦＥＴのしきい値電圧を制御することができる。半導体基板には複数のＭＩＳＦＥＴが形成されるが、チャネル領域同士を比べたときの不純物分布や不純物数の違い（あるＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数と他のＭＩＳＦＥＴのチャネル領域の不純物分布や不純物数の差）が大きいと、ＭＩＳＦＥＴのしきい値電圧のばらつきが大きくなってしまう。すなわち、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布や不純物数が異なってしまうと、しきい値電圧も異なる値になってしまうため、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動すると、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうのである。半導体装置の性能を向上させるためには、ＭＩＳＦＥＴ毎のしきい値電圧のばらつき（変動）を抑制することが望まれ、そのためには、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布を同じにすることが望まれる。
【０１０１】
そこで、本実施の形態では、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）によりチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行うことで、チャネル領域において、チャネル不純物３０を規則的に配列させることができる。これにより、ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動するのを抑制または防止できるため、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうのを抑制または防止することができる。すなわち、チャネル不純物を規則的に配列させることにより、同じしきい値電圧を持つべきＭＩＳＦＥＴ同士でチャネル不純物の分布や不純物数が相違するのを抑制または防止することができ、各ＭＩＳＦＥＴのしきい値電圧を所望の値にばらつきなく制御することができる。従って、半導体装置の性能を向上させることができる。
【０１０２】
また、本実施の形態では、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入法）によりチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行うが、チャネルドープイオン注入以外のイオン注入は、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、フィルタＦＬを使用せずにイオン注入を行なう。例えば、ｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成するための各イオン注入、エクステンション領域ＥＸ１，ＥＸ２を形成するための各イオン注入ＩＭ２ａ，ＩＭ２ｂ、ハロー領域ＨＡ１，ＨＡ２を形成するための各イオン注入ＩＭ３ａ，ＩＭ３ｂ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成するための各イオン注入ＩＭ４ａ，ＩＭ４ｂは、フィルタＦＬを使用せずにイオン注入を行なう。これは次のような理由である。
【０１０３】
上述したような実施の形態１のイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入）では、イオンビーム２２ａを構成する不純物イオンのうち、ほとんどの不純物イオンは電圧を印加したフィルタＦＬによって遮蔽されてしまう。そして、開口部ＯＰの中央部ＣＴに入射（フィルタＦＬの表面に対して垂直な方向から入射）した不純物イオン２２ｄ（イオンビーム２２ａ全体から見たらごく一部の不純物イオン）のみが、フィルタＦＬの開口部ＯＰを直線的に通過してイオンビーム２２ｂとなる。このため、上述したような実施の形態１のイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入）では、半導体基板１に導入された不純物イオンが規則的に配列させることはできるが、ドーズ量を多くするには不利である。ドーズ量を多くすると、イオン注入工程に要する時間が長くなってしまい、半導体装置のスループットが低下してしまう。
【０１０４】
しかしながら、上述したような実施の形態１のイオン注入法（電圧を印加したフィルタＦＬを用いたイオン注入）を適用するのは、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）である。チャネルドープイオン注入は、それ以外のイオン注入工程に比べて不純物のドーズ量が少ないため、上述したような実施の形態１のイオン注入法を用いたことによる不利益（イオン注入工程に要する時間が長くなってしまい、半導体装置のスループットが低下してしまうこと）を抑制できる。しかも、チャネルドープイオン注入でチャネル領域に導入されたチャネル不純物の配列状態が、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）に大きく影響する。このため、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）に上述したような実施の形態１のイオン注入法を適用したことで、チャネル不純物を規則的に配列させることができるため、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）を抑制できるという顕著な効果を得ることができる。
【０１０５】
一方、チャネルドープイオン注入以外のイオン注入工程は、チャネルドープイオン注入に比べて不純物のドーズ量が多い。ここで、チャネルドープイオン注入以外のイオン注入工程には、ウエル領域（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）を形成するための各イオン注入工程、エクステンション領域（ＥＸ１，ＥＸ２）を形成するための各イオン注入工程、ハロー領域（ＨＡ１，ＨＡ２）を形成するための各イオン注入工程、ソース・ドレイン領域（ＳＤ１，ＳＤ２）を形成するための各イオン注入工程がある。チャネルドープイオン注入以外のイオン注入工程は、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、フィルタＦＬを使用せずにイオン注入を行なうことで、ドーズ量が多くとも、イオン注入工程に要する時間を短縮することができ、半導体装置のスループットを向上することができる。しかも、チャネルドープイオン注入以外のイオン注入工程で導入された不純物の配列状態は、チャネルドープイオン注入でチャネル領域に導入されたチャネル不純物の配列状態に比べて、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）に与える影響が小さい。このため、チャネルドープイオン注入以外のイオン注入工程に上述したような実施の形態１のイオン注入法を適用せず、導入された不純物イオンの配列の規則性が乱れていたとしても、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）にはほとんど影響を与えない。
【０１０６】
従って、上述したような実施の形態１のイオン注入法によりチャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）を行い、チャネルドープイオン注入以外のイオン注入工程は、上述したような実施の形態１のイオン注入法は適用せず、フィルタＦＬを使用せずにイオン注入を行なうことで、ＭＩＳＦＥＴのしきい値電圧のばらつきを抑制できると共に、半導体装置の製造時間を短縮して、半導体装置のスループットを向上することができる。
【０１０７】
また、本実施の形態で使用するフィルタＦＬは、イオンビームを成形するためのアパーチャとは、本質的に相違している。フィルタＦＬは、多数の（少なくとも１００００個以上の）微細な（２０μｍ以下の）開口部ＯＰが規則的に（好ましくは格子状に）配列して設けられている。しかも、イオン注入時にフィルタＦＬに電圧（イオンビームと同じ極性の電圧）を印加することで、開口部ＯＰの中央部ＣＴに入射する不純物イオン（イオンビーム全体から見たらごく一部の不純物イオン）のみが、フィルタＦＬの開口部ＯＰを直線的に通過して、半導体ウエハ照射用のイオンビーム（２２ｂ）となる。開口部ＯＰの中央部ＣＴ以外の領域（開口部ＯＰの周辺部を含む）に入射する不純物イオン（イオンビーム全体から見たらほとんどの不純物イオン）は、フィルタＦＬによって遮蔽または散乱され、開口部ＯＰを直線的に通過できないため、イオンビーム２２ｂとはならない。このように、フィルタＦＬは、イオンビームを成形するためのアパーチャとは、全く相違する技術的思想により、使用するものである。
【０１０８】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。図２４〜図３０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１０９】
まず、上記実施の形態１と同様にして上記図１の構造を得た後、本実施の形態では、図２４に示されるように、半導体基板１に対して第１元素のイオン注入ＩＭ５を行って、第１元素が導入された半導体層（半導体領域、拡散防止領域）１７を形成する。なお、図２４では、イオン注入ＩＭ５を矢印で模式的に示してある。半導体層１７は、半導体基板１の上層部分に、半導体基板１の表面から所定の深さにわたって形成される。半導体層１７を形成するためのイオン注入ＩＭ５で半導体基板１に注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。従って、半導体層１７は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体領域であり、半導体基板１が単結晶シリコンの場合は、半導体層１７は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入（ドープ）された単結晶シリコン（Ｓｉ）で構成される。半導体層１７における第１元素の濃度は、例えば１×１０１８〜１×１０２０／ｃｍ３程度とすることができる。半導体層１７は、後で形成されるチャネルドープ層４ａ，４ｂが半導体層１７内に含まれ得るような厚さで形成される。なお、半導体基板１に形成された半導体層１７のうち、ｎＭＩＳ形成領域１Ａに形成された半導体層１７を半導体層（半導体領域、拡散防止領域）１７ａと称し、ｐＭＩＳ形成領域１Ｂに形成された半導体層１７を半導体層（半導体領域、拡散防止領域）１７ｂと称することとする。
【０１１０】
なお、イオン注入ＩＭ５には、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、上記フィルタＦＬを用いずにイオン注入ＩＭ５を行う。
【０１１１】
他の形態として、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７を、半導体基板１上にエピタキシャル成長させることで形成することもできる。半導体層１７をイオン注入で形成した場合に比べて、半導体層１７をエピタキシャル成長で形成した場合には、半導体層１７の厚みが厚くなりやすいため、半導体層１７の厚さは、後で形成されるｐ型ウエルＰＷおよびｎ型ウエルＮＷが半導体層１７内に含まれ得るような厚さとすることもできる。イオン注入およびエピタキシャル成長のいずれで半導体層１７を形成する場合にも、半導体層１７の厚さは、後で形成されるチャネルドープ層４ａ，４ｂが半導体層１７内に含まれ得るような厚さとされる。
【０１１２】
ここまでの工程により、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）が導入された半導体層１７（１７ａ，１７ｂ）を上部に有する半導体基板１が準備されることになる。
【０１１３】
次に、図２５に示されるように、上記実施の形態１と同様のフォトレジスト膜ＰＲ１ａ（ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＰＲ１ａ）を形成する。それから、ｎＭＩＳ形成領域１Ａにおいて、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａと同様のチャネルドープイオン注入（後で形成されるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値調整用のイオン注入）ＩＭ１ａを行なって、半導体基板１の上層部分にチャネルドープ層４ａを形成する。それから、ｎＭＩＳ形成領域１Ａにおいて、半導体基板１にｐ型ウエルＰＷをイオン注入によって形成する。
【０１１４】
本実施の形態では、半導体基板１に形成されたチャネルドープ層４ａは、半導体層１７（具体的には半導体層１７ａ）内に含まれるように形成される。すなわち、チャネルドープ層４ａが半導体層１７に内包されるように、イオン注入ＩＭ５で半導体層１７を形成しておくのである。
【０１１５】
次に、図２６に示されるように、フォトレジスト膜ＰＲ１ａを除去してから、上記実施の形態１と同様のフォトレジスト膜ＰＲ１ｂ（ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＰＲ１ｂ）を形成する。それから、ｐＭＩＳ形成領域１Ｂにおいて、上記実施の形態１のチャネルドープイオン注入ＩＭ１ｂと同様のチャネルドープイオン注入（後で形成されるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値調整用のイオン注入）ＩＭ１ｂを行なって、半導体基板１の上層部分にチャネルドープ層４ｂを形成する。それから、ｐＭＩＳ形成領域１Ｂにおいて、半導体基板１にｎ型ウエルＮＷをイオン注入によって形成する。
【０１１６】
本実施の形態では、半導体基板１に形成されたチャネルドープ層４ａ，４ｂは、半導体層１７内に含まれるように形成される。すなわち、チャネルドープ層４ａは半導体層１７ａ内に含まれ、チャネルドープ層４ｂは半導体層１７ｂ内に含まれるように形成される。つまり、チャネルドープ層４ａ，４ｂが半導体層１７（半導体層１７ａ，１７ｂ）に内包されるように、イオン注入ＩＭ５で半導体層１７（半導体層１７ａ，１７ｂ）を形成しておくのである。
【０１１７】
上記実施の形態１では、半導体基板１にチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成していた。それに対して、本実施の形態では、半導体基板１の半導体層１７にチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂを行なってチャネルドープ層４ａ，４ｂを形成しているが、それ以外は、本実施の形態でのチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂおよびチャネルドープ層４ａ，４ｂの構成については、上記実施の形態１と同様である。従って、本実施の形態においても、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂは、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）で行われる。
【０１１８】
また、本実施の形態では、図２４に示されるように、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂを含む半導体基板１の主面全体に対してイオン注入ＩＭ５を行って、半導体層１７を一括して形成していた。すなわち、ｎＭＩＳ形成領域１Ａの半導体層１７ａとｐＭＩＳ形成領域１Ｂの半導体層１７ｂとを、同じイオン注入ＩＭ５で形成していた。他の形態として、ｎＭＩＳ形成領域１Ａの半導体層１７ａとｐＭＩＳ形成領域１Ｂの半導体層１７ｂとを、別々のイオン注入により形成することもでき、この場合、フォトレジスト膜ＰＲ１ａを形成した状態で上記第１元素のイオン注入を行ってｎＭＩＳ形成領域１Ａの半導体層１７ａを形成し、上記フォトレジスト膜ＰＲ１ｂを形成した状態で第１元素のイオン注入を行ってｐＭＩＳ形成領域１Ｂの半導体層１７ｂを形成すればよい。この場合、チャネルドープ層４ａを形成する前に半導体層１７ａを形成し、チャネルドープ層４ｂを形成する前に半導体層１７ｂを形成することが好ましい。
【０１１９】
以降の工程は、上記実施の形態１と同様である。
【０１２０】
すなわち、図２７に示されるように、フォトレジスト膜ＰＲ１ｂを除去してから、上記絶縁膜３を除去して半導体基板１の表面を清浄化した後、ｎＭＩＳ形成領域１ＡおよびｐＭＩＳ形成領域１Ｂの半導体基板１の表面（ｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜用の絶縁膜５を形成し、絶縁膜５上にゲート電極ＧＥ１，ＧＥ２を形成する。それから、図２８に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する。本実施の形態での絶縁膜５、ゲート電極ＧＥ１，ＧＥ２、エクステンション領域ＥＸ１，ＥＸ２およびハロー領域ＨＡ１，ＨＡ２の形成法と構成については、上記実施の形態１と同様である。
【０１２１】
次に、図２９に示されるように、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成してから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域ＳＤ２を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０１２２】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１２３】
その後、図３０に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０１２４】
本実施の形態では、上記実施の形態１で得られる効果に加えて、以下のような効果も得ることができる。
【０１２５】
本実施の形態においても、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）は、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）で行われるため、チャネル領域に注入された不純物イオンは、注入直後の段階では、規則的に配列した状態となっている。しかしながら、その後の種々の加熱工程でチャネル不純物が拡散（移動）すると、注入直後に比べて、チャネル不純物の配列状態の規則性が低下してしまう可能性がある。このため、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）で半導体基板１に注入したチャネル不純物の規則的な配列状態を、半導体装置の製造後の段階まで維持できるような工夫を施せば、ＭＩＳＦＥＴのしきい値電圧のばらつき（変動）を更に防止することができ、それによって、半導体装置の性能を更に向上させることができる。
【０１２６】
また、半導体基板１にイオン注入を行なうと、半導体基板１の不純物イオンがドープされた領域に点欠陥も生成されてしまうが、点欠陥は拡散しやすい。このため、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、その後の種々の加熱工程でＭＩＳＦＥＴのチャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）にまで拡散してしまう可能性がある。特に、エクステンション領域ＥＸ１，ＥＸ２およびハロー領域ＨＡ１，ＨＡ２は、チャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）に近いため、イオン注入でエクステンション領域ＥＸ１，ＥＸ２およびハロー領域ＨＡ１，ＨＡ２に生成された点欠陥が、チャネル領域にまで拡散しやすい。点欠陥がチャネル領域に拡散すると、チャネル領域における点欠陥の密度が大きくなるが、点欠陥の密度が大きいほど、チャネルドープイオン注入でチャネル領域に導入された不純物が移動（拡散）しやすくなる。これは、点欠陥が多いと、点欠陥を介して不純物が移動（拡散）しやすくなるためである。
【０１２７】
このため、チャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで注入したチャネル不純物の規則的な配列状態を、半導体装置の製造後の段階まで維持するには、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２を形成する各イオン注入で生成された点欠陥がチャネル領域にまで拡散してしまうのを防止し、チャネル領域における点欠陥の密度を抑制することが有効である。
【０１２８】
本発明者の検討によれば、単結晶シリコンからなる基板領域（半導体基板１）に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域（本実施の形態の半導体層１７ａ，１７ｂおよび後述の実施の形態３の拡散防止領域１８ａ，１８ｂに対応）は、点欠陥が拡散（移動）しにくく、点欠陥の拡散（移動）を防止する機能を有していることが分かった。
【０１２９】
そこで、本実施の形態では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７（１７ａ，１７ｂ）を上部に有する半導体基板１を準備し、この半導体層１７にｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネルドープ層４ａ，４ｂを形成している。すなわち、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネルドープ層４ａは、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７ａに形成され、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネルドープ層４ｂは、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７ｂに形成されている。
【０１３０】
このため、本実施の形態では、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された半導体層１７ａ，１７ｂ全体に渡って、点欠陥が拡散（移動）しにくい。従って、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ１，ＧＥ２の直下の領域）にまで拡散するのを防止でき、チャネル領域における点欠陥の密度を抑制することできる。これにより、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、注入直後のチャネル不純物の規則的な配列を維持することができる。従って、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを更に的確に抑制することができ、半導体装置の性能を更に向上させることができる。
【０１３１】
また、半導体層１７には、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入されているが、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうち、点欠陥の拡散防止に最も有効なのは炭素（Ｃ）である。このため、半導体層１７には、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうち少なくとも炭素（Ｃ）を導入していればより好ましい。
【０１３２】
また、本実施の形態では、半導体層１７ａ内にチャネルドープ層４ａが形成され、半導体層１７ｂ内にチャネルドープ層４ｂが形成されている。他の形態として、半導体層１７ａ，１７ｂの厚みを厚くして、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１を半導体層１７ａ内に形成することもでき、また、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２を半導体層１７ｂ内に形成することもできる。
【０１３３】
（実施の形態３）
本実施の形態３の半導体装置の製造工程を図面を参照して説明する。図３１〜図３６は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１３４】
まず、上記実施の形態１と同様にして上記図５の構造を得た後、図３１に示されるように、上記実施の形態１と同様のフォトレジスト膜ＰＲ２ａ（ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＰＲ２ａ）を形成する。それから、本実施の形態では、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に第１元素のイオン注入ＩＭ６ａを行って拡散防止領域１８ａを形成する。なお、図３１では、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａを矢印で模式的に示してある。このイオン注入ＩＭ６ａの際、ゲート電極ＧＥ１もマスク（イオン注入阻止マスク）として機能することができる。拡散防止領域１８ａは、第１元素が導入（ドープ）された領域（半導体領域）である。拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａで半導体基板１に注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。
【０１３５】
なお、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａおよび後述の拡散防止領域１８ｂを形成するための後述のイオン注入ＩＭ６ｂには、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、上記フィルタＦＬを用いずにイオン注入ＩＭ６ａ，ＩＭ６ｂを行う。
【０１３６】
次に、図３２に示されるように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、イオン注入ＩＭ２ａによりエクステンション領域ＥＸ１を形成し、また、イオン注入ＩＭ３ａによりハロー領域ＨＡ１を形成する。
【０１３７】
エクステンション領域ＥＸ１およびハロー領域ＨＡ１の形成法（イオン注入ＩＭ２ａ，ＩＭ３ａ）は、上記実施の形態１と同様であるが、本実施の形態では、エクステンション領域ＥＸ１およびハロー領域ＨＡ１は、拡散防止領域１８ａ内に形成される。すなわち、上記イオン注入ＩＭ６ａによって第１元素が導入（ドープ）された領域（ここでは拡散防止領域１８ａ）内に、エクステンション領域ＥＸ１およびハロー領域ＨＡ１が形成される。なお、エクステンション領域ＥＸ１とハロー領域ＨＡ１との関係については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
【０１３８】
拡散防止領域１８ａは、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に拡散するのを防止する機能を有している。このため、拡散防止領域１８ａは、その少なくとも一部が、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１と、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置する必要がある。従って、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１が形成された段階で、拡散防止領域１８ａがハロー領域ＨＡ１を包み込む（覆う）ような状態になっていることが好ましい。
【０１３９】
このため、拡散防止領域１８ａ形成のためのイオン注入ＩＭ６ａでは、ハロー領域ＨＡ１よりも深い位置にまで上記第１元素をイオン注入することが好ましい。また、拡散防止領域１８ａ形成のためのイオン注入ＩＭ６ａは、斜めイオン注入（傾斜イオン注入）とすることが好ましい。これにより、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａを的確に位置させることができるようになる。
【０１４０】
また、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａの傾斜角を、ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａの傾斜角よりも大きくすれば、更に好ましい。これにより、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａを更に的確に位置させることができるようになる。ここで、イオン注入の傾斜角とは、イオン注入方向の半導体基板１の主面に垂直な方向からの傾斜角に対応し、半導体基板１の主面に垂直な方向に不純物イオンを打ち込む場合は、傾斜角は０°である。
【０１４１】
次に、図３３に示されるように、アッシングなどによりフォトレジスト膜ＰＲ２ａを除去してから、上記実施の形態１と同様のフォトレジスト膜ＰＲ２ｂ（ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＰＲ２ｂ）を形成する。それから、本実施の形態では、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に第１元素のイオン注入ＩＭ６ｂを行って拡散防止領域１８ｂを形成する。なお、図３３では、拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ａを矢印で模式的に示してある。このイオン注入ＩＭ６ｂの際、ゲート電極ＧＥ２もマスク（イオン注入阻止マスク）として機能することができる。拡散防止領域１８ｂは、第１元素が導入（ドープ）された領域（半導体領域）である。拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ｂで半導体基板１に注入される第１元素は、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上からなる。
【０１４２】
次に、図３４に示されるように、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、イオン注入ＩＭ２ｂによりエクステンション領域ＥＸ２を形成し、また、イオン注入ＩＭ３ｂによりハロー領域ＨＡ２を形成する。
【０１４３】
エクステンション領域ＥＸ２およびハロー領域ＨＡ２の形成法（イオン注入ＩＭ２ｂ，ＩＭ３ｂ）は、上記実施の形態１と同様であるが、本実施の形態では、エクステンション領域ＥＸ２およびハロー領域ＨＡ２は、拡散防止領域１８ｂ内に形成される。すなわち、上記イオン注入ＩＭ６ｂによって第１元素が導入（ドープ）された領域（ここでは拡散防止領域１８ｂ）内に、エクステンション領域ＥＸ２およびハロー領域ＨＡ２が形成される。なお、エクステンション領域ＥＸ２とハロー領域ＨＡ２との関係については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
【０１４４】
拡散防止領域１８ｂは、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止する機能を有している。このため、拡散防止領域１８ｂは、その少なくとも一部が、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２と、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置する必要がある。従って、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２が形成された段階で、拡散防止領域１８ｂがハロー領域ＨＡ２を包み込む（覆う）ような状態になっていることが好ましい。
【０１４５】
このため、拡散防止領域１８ｂ形成のためのイオン注入ＩＭ６ｂでは、ハロー領域ＨＡ２よりも深い位置にまで上記第１元素をイオン注入することが好ましい。また、拡散防止領域１８ｂ形成のためのイオン注入ＩＭ６ｂは、斜めイオン注入（傾斜イオン注入）とすることが好ましい。これにより、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂを的確に位置させることができるようになる。
【０１４６】
また、拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ｂの傾斜角を、ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂの傾斜角よりも大きくすれば、更に好ましい。これにより、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂを更に的確に位置させることができるようになる。ここで、イオン注入の傾斜角とは、イオン注入方向の半導体基板１の主面に垂直な方向からの傾斜角に対応し、半導体基板１の主面に垂直な方向に不純物イオンを打ち込む場合は、傾斜角は０°である。
【０１４７】
イオン注入ＩＭ６ａ，ＩＭ２ａ，ＩＭ３ａ（図３１および図３２）では、フォトレジスト膜ＰＲ２ａがイオン注入阻止マスクとして機能し、ｐＭＩＳ形成領域１Ｂの半導体基板１にはイオン注入されない。また、イオン注入ＩＭ６ｂ，ＩＭ２ｂ，ＩＭ３ｂ（図３３および図３４）では、フォトレジスト膜ＰＲ２ｂがイオン注入阻止マスクとして機能し、ｎＭＩＳ形成領域１Ａの半導体基板１にはイオン注入されない。
【０１４８】
また、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１は、必ずしもこの順序で形成しなくともよいが、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する各イオン注入ＩＭ６ａ，ＩＭ２ａ，ＩＭ３ａは、少なくとも、ゲート電極ＧＥ１形成後で、かつ、ゲート電極ＧＥ１の側壁上にサイドウォールＳＷを形成する前に行う必要がある。同様に、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２は、必ずしもこの順序で形成しなくともよいが、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する各イオン注入ＩＭ６ｂ，ＩＭ２ｂ，ＩＭ３ｂは、少なくとも、ゲート電極ＧＥ２形成後で、かつ、ゲート電極ＧＥ２の側壁上にサイドウォールＳＷを形成する前に行う必要がある。
【０１４９】
以降の工程は、上記実施の形態１と同様である。
【０１５０】
すなわち、図３５に示されるように、フォトレジスト膜ＰＲ２ｂを除去してから、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。それから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域ＳＤ２を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０１５１】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１５２】
その後、図３６に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０１５３】
本実施の形態では、上記実施の形態１で得られる効果に加えて、以下のような効果も得ることができる。
【０１５４】
上述のように、単結晶シリコンからなる基板領域（半導体基板１）に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域（本実施の形態の拡散防止領域１８ａ，１８ｂに対応）は、点欠陥が拡散（移動）しにくく、点欠陥の拡散（移動）を防止する機能を有している。
【０１５５】
そこで、本実施の形態では、上述のように、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）に、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（すなわち第１元素）をイオン注入して拡散防止領域１８ａを形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）に、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上（第１元素）をイオン注入して拡散防止領域１８ｂを形成している。
【０１５６】
炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域である拡散防止領域１８ａは、エクステンション領域ＥＸ１、ハロー領域ＨＡ１、およびｎ＋型半導体領域ＳＤ１を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域（ゲート電極ＧＥ１の直下の領域）にまで拡散するのを防止する機能を有している。また、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入された領域である拡散防止領域１８ｂは、エクステンション領域ＥＸ２、ハロー領域ＨＡ２、およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ２の直下の領域）にまでに拡散するのを防止する機能を有している。
【０１５７】
上述の機能を拡散防止領域１８ａが有するためには、拡散防止領域１８ａの少なくとも一部が、エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１と、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域（ゲート電極ＧＥ１の直下の領域）との間に位置する必要がある。エクステンション領域ＥＸ１、ハロー領域ＨＡ１およびｎ＋型半導体領域ＳＤ１のうち、ハロー領域ＨＡ１が最もｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域に近いため、ハロー領域ＨＡ１を形成した場合は、拡散防止領域１８ａの少なくとも一部が、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置すればよい。このようにするためには、ハロー領域ＨＡ１を包み込む（覆う）ように拡散防止領域１８ａを形成することが好ましい。ハロー領域ＨＡ１の形成を省略した場合は、エクステンション領域ＥＸ１がチャネル領域に近いので、拡散防止領域１８ａの少なくとも一部が、エクステンション領域ＥＸ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置すればよく、このようにするためには、エクステンション領域ＥＸ１を包み込む（覆う）ように拡散防止領域１８ａを形成することが好ましい。
【０１５８】
なお、拡散防止領域１８ａの少なくとも一部が、ハロー領域ＨＡとｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に位置する場合には、必然的に、エクステンション領域ＥＸ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａの少なくとも一部が位置することになる。このため、ハロー領域ＨＡ１を形成するか否かにかかわらず、エクステンション領域ＥＸ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａの少なくとも一部を位置させ、ハロー領域ＨＡ１を形成した場合には、ハロー領域ＨＡ１とｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域との間に拡散防止領域１８ａの少なくとも一部が位置するようにすればよい。
【０１５９】
また、上述の機能を拡散防止領域１８ｂが有するためには、拡散防止領域１８ｂの少なくとも一部が、エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２と、ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域（ゲート電極ＧＥ２の直下の領域）との間に位置する必要がある。エクステンション領域ＥＸ２、ハロー領域ＨＡ２およびｐ＋型半導体領域ＳＤ２のうち、ハロー領域ＨＡ２が最もｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に近いため、ハロー領域ＨＡ２を形成した場合は、拡散防止領域１８ｂの少なくとも一部が、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置すればよい。このようにするためには、ハロー領域ＨＡ２を包み込む（覆う）ように拡散防止領域１８ｂを形成することが好ましい。ハロー領域ＨＡ２の形成を省略した場合は、エクステンション領域ＥＸ２がチャネル領域に近いので、拡散防止領域１８ｂの少なくとも一部が、エクステンション領域ＥＸ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置すればよく、このようにするためには、エクステンション領域ＥＸ２を包み込む（覆う）ように拡散防止領域１８ｂを形成することが好ましい。
【０１６０】
なお、拡散防止領域１８ｂの少なくとも一部が、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に位置する場合には、必然的に、エクステンション領域ＥＸ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂの少なくとも一部が位置することになる。このため、ハロー領域ＨＡ２を形成するか否かにかかわらず、エクステンション領域ＥＸ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂの少なくとも一部を位置させ、ハロー領域ＨＡ２を形成した場合には、ハロー領域ＨＡ２とｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域との間に拡散防止領域１８ｂの少なくとも一部が位置するようにすればよい。
【０１６１】
本実施の形態では、拡散防止領域１８ａ，１８ｂを形成したことで、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止でき、チャネル領域における点欠陥の密度を抑制することできる。これにより、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのを抑制または防止することができるので、注入直後のチャネル不純物の規則的な配列を維持することができる。従って、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを更に的確に抑制することができ、半導体装置の性能を更に向上させることができる。
【０１６２】
また、拡散防止領域１８ａ，１８ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上が導入されているが、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）のうち、点欠陥の拡散防止に最も有効なのは炭素（Ｃ）である。このため、拡散防止領域１８ａ，１８ｂには、炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうち少なくとも炭素（Ｃ）を導入していればより好ましい。これにより、拡散防止領域１８ａ，１８ｂを設けたことによる上述の効果を、より的確に得ることができる。
【０１６３】
また、本実施の形態では、半導体基板において、必要な領域のみに炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入して拡散防止領域１８ａ，１８ｂを形成することができる。このため、不要な領域に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）が導入されることを防止でき、不要な領域に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）が導入されることによる悪影響を排除できる。
【０１６４】
また、チャネルドープイオン注入で導入した不純物の再配置（拡散）に起因したＭＩＳＦＥＴ毎のしきい値電圧のばらつきは、ｐチャネル型ＭＩＳＦＥＴに比べて、ｎチャネル型ＭＩＳＦＥＴの方が大きい。これは、一般に、ｎチャネル型ＭＩＳＦＥＴには、チャネルドープイオン注入でｐ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴには、チャネルドープイオン注入でｎ型不純物を注入するが、リン（Ｐ）などのｎ型不純物に比べて、ホウ素（Ｂ）などのｐ型不純物の方が、熱拡散しやすいためである。このため、本実施の形態（拡散防止領域１８ａ，１８ｂに相当するものを形成すること）は、ＣＭＩＳＦＥＴを有する半導体装置だけでなく、ｐチャネル型ＭＩＳＦＥＴまたはｎチャネル型ＭＩＳＦＥＴの一方だけを有する半導体装置に対しても適用できるが、少なくともｎチャネル型ＭＩＳＦＥＴを有する半導体装置に適用すれば、効果が大きい。
【０１６５】
（実施の形態４）
本実施の形態４の半導体装置の製造工程を図面を参照して説明する。図３７〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。本実施の形態は、上記実施の形態２と上記実施の形態３とを組み合わせたものに対応している。
【０１６６】
まず、上記実施の形態２と同様にして上記図２７の構造を得る。従って、本実施の形態においても、上記実施の形態２と同様に、ｎＭＩＳ形成領域１Ａの半導体基板１に半導体層１７ａ、チャネルドープ層４ａおよびｐ型ウエルＰＷが形成され、ｐＭＩＳ形成領域１Ｂの半導体基板１に半導体層１７ｂ、チャネルドープ層４ｂおよびｎ型ウエルＮＷが形成されている。
【０１６７】
それから、図３７に示されるように、上記実施の形態３と同様のフォトレジスト膜ＰＲ２ａ（ｐＭＩＳ形成領域１Ｂを覆いかつｎＭＩＳ形成領域１Ａを露出するフォトレジスト膜ＰＲ２ａ）を形成してから、上記実施の形態３と同様にして、拡散防止領域１８ａ、エクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する。なお、拡散防止領域１８ａを形成するためのイオン注入ＩＭ６ａとエクステンション領域ＥＸ１を形成するためのイオン注入ＩＭ２ａと、ハロー領域ＨＡ１を形成するためのイオン注入ＩＭ３ａとは、それぞれ別々のイオン注入工程として行なわれるが、図３７では、まとめて矢印で模式的に示してある。また、拡散防止領域１８ａとエクステンション領域ＥＸ１とハロー領域ＨＡ１との関係については、上記実施の形態３で説明したので、ここではその繰り返しの説明は省略する。
【０１６８】
次に、図３８に示されるように、フォトレジスト膜ＰＲ２ａを除去してから、上記実施の形態３と同様のフォトレジスト膜ＰＲ２ｂ（ｎＭＩＳ形成領域１Ａを覆いかつｐＭＩＳ形成領域１Ｂを露出するフォトレジスト膜ＰＲ２ｂ）を形成してから、上記実施の形態３と同様にして、拡散防止領域１８ｂ、エクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する。なお、拡散防止領域１８ｂを形成するためのイオン注入ＩＭ６ｂとエクステンション領域ＥＸ２を形成するためのイオン注入ＩＭ２ｂと、ハロー領域ＨＡ２を形成するためのイオン注入ＩＭ３ｂとは、それぞれ別々のイオン注入工程として行なわれるが、図３８では、まとめて矢印で模式的に示してある。また、拡散防止領域１８ｂとエクステンション領域ＥＸ２とハロー領域ＨＡ２との関係については、上記実施の形態３で説明したので、ここではその繰り返しの説明は省略する。
【０１６９】
以降の工程は、上記実施の形態１〜３と同様である。
【０１７０】
すなわち、図３９に示されるように、フォトレジスト膜ＰＲ２ｂを除去してから、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。それから、ｎＭＩＳ形成領域１Ａの半導体基板１（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤ１を形成し、また、ｐＭＩＳ形成領域１Ｂの半導体基板１（ｎ型ウエルＮＷ）にｐ＋型半導体領域ＳＤ２を形成する。本実施の形態でのサイドウォールＳＷ、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０１７１】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０１７２】
その後、図４０に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ１，ＧＥ２およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０１７３】
本実施の形態では、半導体層１７ａ，１７ｂおよび拡散防止領域１８ａ，１８ｂを形成したことで、エクステンション領域ＥＸ１，ＥＸ２、ハロー領域ＨＡ１，ＨＡ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２を形成する際の各イオン注入で生成された点欠陥が、ｎチャネル型ＭＩＳＦＥＴＱｎ及びｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域に拡散するのを防止する効果を、上記実施の形態２，３よりも高めることができる。これにより、チャネル領域における点欠陥の密度を、上記実施の形態２，３よりも更に抑制することできる。このため、チャネルドープイオン注入（ＩＭ１ａ，ＩＭ１ｂ）でチャネル領域に導入された不純物が、その後の加熱工程の際に再配置（拡散）されるのをより的確に抑制または防止することができるので、注入直後のチャネル不純物の規則的な配列をより的確に維持することができる。従って、ＭＩＳＦＥＴのしきい値電圧のばらつきの抑制効果を更に高めることができ、半導体装置の性能を更に的確に向上させることができる。
【０１７４】
（実施の形態５）
図４１は、上記実施の形態１〜４の製造工程により製造された半導体装置（半導体チップ）ＣＰ１の一例を示す平面図である。
【０１７５】
図４１に示される本実施の形態の半導体装置（半導体チップ）ＣＰ１は、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイが形成されたメモリ領域（メモリ回路領域、メモリセルアレイ領域、ＳＲＡＭ領域）ＭＲＹと、メモリ以外の回路（周辺回路）が形成された周辺回路領域ＰＣＲとを有している。周辺回路領域ＰＣＲは、例えば、アナログ回路が形成されたアナログ回路領域や、制御回路（論理回路）が形成されたＣＰＵ領域などを含んでいる。メモリ領域ＭＲＹと周辺回路領域ＰＣＲとの間や、周辺回路領域ＰＣＲ同士の間は、半導体装置ＣＰ１の内部配線層を介して必要に応じて電気的に接続されている。また、半導体装置ＣＰ１の主面（表面）の周辺部には、半導体装置ＣＰ１の主面の四辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＣＰ１の内部配線層を介してメモリ領域ＭＲＹや周辺回路領域ＰＣＲなどに電気的に接続されている。
【０１７６】
本実施の形態では、半導体装置ＣＰ１を製造するにあたって、上記実施の形態１〜４の製造技術を適用することができるが、半導体装置ＣＰ１における全ての領域（メモリ領域ＭＲＹおよび周辺回路領域ＰＣＲの全て）に対して適用するのではなく、メモリ領域ＭＲＹについて適用するが、周辺回路領域ＰＣＲについては適用しない。すなわち、半導体装置ＣＰ１を製造するにあたって、メモリ領域ＭＲＹでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を用い、一方、周辺回路領域ＰＣＲでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法を用いずに、フィルタＦＬを使用しない一般的なチャネルドープイオン注入を行なう。なお、図４１は、平面図であるが、理解を簡単にするために、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でチャネルドープイオン注入を行なう領域にハッチングを付して示してある。
【０１７７】
半導体装置ＣＰ１の製造工程について、以下で図４２〜図４８を参照して具体的に説明する。図４２〜図４８は、本実施の形態の半導体装置ＣＰ１の製造工程中の要部断面図である。
【０１７８】
本実施の形態では、上記実施の形態１と同様に、まず、半導体基板（半導体ウエハ）１を準備する。図４２には、半導体基板１のうち、メモリ領域ＭＲＹの一部と周辺回路領域ＰＣＲの一部とが示されている。
【０１７９】
メモリ領域ＭＲＹのうち、図４２には、メモリ（メモリセル）を構成するｎチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｎＭＩＳ形成領域１Ｃと、メモリ（メモリセル）を構成するｐチャネル型ＭＩＳＦＥＴが形成される領域であるメモリｐＭＩＳ形成領域１Ｄとが示されている。
【０１８０】
また、周辺回路領域ＰＣＲには、耐圧が異なるＭＩＳＦＥＴが形成される。このため、図４２には、周辺回路領域ＰＣＲにおいて低耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である低耐圧ｎＭＩＳ形成領域１Ｌと、周辺回路領域ＰＣＲにおいて高耐圧のｎチャネル型ＭＩＳＦＥＴが形成される領域である高耐圧ｎＭＩＳ形成領域１Ｈとが示されている。
【０１８１】
それから、半導体基板１の主面に素子分離領域２を形成する。
【０１８２】
次に、上記実施の形態１と同様の絶縁膜３を半導体基板１の表面に形成してから、図４３に示されるように、メモリｎＭＩＳ形成領域１Ｃにｐ型ウエルＰＷ１を、メモリｐＭＩＳ形成領域１Ｄにｎ型ウエルＮＷ１を、低耐圧ｎＭＩＳ形成領域１Ｌにｐ型ウエルＰＷ２を、高耐圧ｎＭＩＳ形成領域１Ｈにｐ型ウエルＰＷ３を、それぞれ形成する。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３およびｎ型ウエルＮＷ１は、それぞれフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いたイオン注入によって形成することができる。ｐ型ウエルＰＷ１を形成するためのイオン注入とｐ型ウエルＰＷ２を形成するためのイオン注入とｐ型ウエルＰＷ３を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。
【０１８３】
次に、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈに、それぞれチャネルドープイオン注入（そこに形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入）ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆを行う。なお、図４３では、チャネルドープイオン注入ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆを矢印で模式的に示してある。
【０１８４】
チャネルドープイオン注入ＩＭ１ｃによって、メモリｎＭＩＳ形成領域１Ｃの半導体基板１（ｐ型ウエルＰＷ１）の上層部分にチャネルドープ層４ｃが形成される。また、チャネルドープイオン注入ＩＭ１ｄによって、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）の上層部分にチャネルドープ層４ｄが形成される。また、チャネルドープイオン注入ＩＭ１ｅによって、低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１（ｐ型ウエルＰＷ２）の上層部分にチャネルドープ層４ｅが形成される。また、チャネルドープイオン注入ＩＭ１ｆによって、高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１（ｐ型ウエルＰＷ３）の上層部分にチャネルドープ層４ｆが形成される。チャネルドープ層４ｃ，４ｄ，４ｅ，４ｆは、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈに形成される各ＭＩＳＦＥＴのチャネル領域となる領域を含んでいる。
【０１８５】
本実施の形態では、メモリｎＭＩＳ形成領域１Ｃへのチャネルドープイオン注入ＩＭ１ｃは、上記実施の形態１においてｎＭＩＳ形成領域１Ａに対して行ったチャネルドープイオン注入ＩＭ１ａと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でイオン注入を行う。また、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄは、上記実施の形態１においてｐＭＩＳ形成領域１Ｂに対して行ったチャネルドープイオン注入ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でイオン注入を行う。一方、低耐圧ｎＭＩＳ形成領域１Ｌへのチャネルドープイオン注入ＩＭ１ｅおよび高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｆは、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂで用いた実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、一般的なイオン注入法（すなわちフィルタＦＬを使用しないイオン注入）を用いる。
【０１８６】
なお、メモリｎＭＩＳ形成領域１Ｃへのチャネルドープイオン注入ＩＭ１ｃを行なう際には、メモリｐＭＩＳ形成領域１Ｄ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄへのチャネルドープイオン注入ＩＭ１ｄを行なう際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、低耐圧ｎＭＩＳ形成領域１Ｌへのチャネルドープイオン注入ＩＭ１ｅを行う際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、高耐圧ｎＭＩＳ形成領域１Ｈへのチャネルドープイオン注入ＩＭ１ｆを行う際には、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０１８７】
また、低耐圧ｎＭＩＳ形成領域１Ｌにおけるチャネルドープイオン注入ＩＭ１ｅのドープ量（ドーズ量）と高耐圧ｎＭＩＳ形成領域１Ｈにおけるチャネルドープイオン注入ＩＭ１ｆのドープ量（ドーズ量）が同じでよい場合は、低耐圧ｎＭＩＳ形成領域１Ｌのチャネルドープイオン注入ＩＭ１ｅと高耐圧ｎＭＩＳ形成領域１Ｈのチャネルドープイオン注入ＩＭ１ｆとを、同じイオン注入工程で行なうこともできる。
【０１８８】
次に、絶縁膜３を除去して半導体基板１の表面を清浄化した後、図４４に示されるように、メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄの半導体基板１上にメモリ用のゲート絶縁膜５ｃを、低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１上に低耐圧用のゲート絶縁膜５ｄを、高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１上に高耐圧用のゲート絶縁膜５ｅを、それぞれ形成する。高耐圧用のゲート絶縁膜５ｅは、メモリ用のゲート絶縁膜５ｃおよび低耐圧用のゲート絶縁膜５ｄよりも厚く、耐圧が高い。
【０１８９】
膜厚の異なるゲート絶縁膜５ｃ，５ｄ，５ｅは、例えば次のようにして形成することができる。
【０１９０】
すなわち、半導体基板１の主面全体にゲート絶縁膜５ｅ用の絶縁膜を熱酸化およびＣＶＤなどで形成してから、エッチングによりメモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌで、この絶縁膜を除去し、高耐圧ｎＭＩＳ形成領域１Ｈにこの絶縁膜を残す。それから、熱酸化により半導体基板の主面に酸化シリコン膜を形成する。これにより、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１上に薄い酸化シリコン膜（熱酸化膜）からなるゲート絶縁膜５ｃ，５ｄが形成されるとともに、高耐圧ｎＭＩＳ形成領域１Ｈでゲート絶縁膜５ｅ用の絶縁膜の厚みが厚くなって、厚いゲート絶縁膜５ｅとなる。ゲート絶縁膜５ｃをゲート絶縁膜５ｄよりも薄くする必要がある場合は、メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄの半導体基板１の表面の酸化シリコン膜をエッチングにより除去してから、再度熱酸化により半導体基板の主面に酸化シリコン膜を形成すればよい。
【０１９１】
高耐圧用のゲート絶縁膜５ｅは、メモリ用のゲート絶縁膜５ｃおよび低耐圧用のゲート絶縁膜５ｄよりも厚いので、高耐圧ｎＭＩＳ形成領域１Ｈに形成されるＭＩＳＦＥＴの耐圧は、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１Ｌに形成されるＭＩＳＦＥＴの耐圧よりも高くなる。
【０１９２】
次に、半導体基板１の主面全面上に、ゲート電極形成用の導電体膜として、多結晶シリコン膜のようなシリコン膜を形成し、このシリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、図４５に示されるように、ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６を形成する。ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６は、パターニングされたシリコン膜により形成される。なお、図４５および後述の図４６〜図４８においては、図面を見やすくするために、チャネルドープ層４ｃ，４ｄ，４ｅ，４ｆの図示を省略している。
【０１９３】
ゲート電極ＧＥ３は、メモリｎＭＩＳ形成領域１Ｃにおいて、ｐ型ウエルＰＷ１上にゲート絶縁膜５ｃを介して形成される。また、ゲート電極ＧＥ４は、メモリｐＭＩＳ形成領域１Ｄにおいて、ｎ型ウエルＮＷ１上にゲート絶縁膜５ｃを介して形成される。また、ゲート電極ＧＥ５は、低耐圧ｎＭＩＳ形成領域１Ｌにおいて、ｐ型ウエルＰＷ２上にゲート絶縁膜５ｄを介して形成される。また、ゲート電極ＧＥ６は、高耐圧ｎＭＩＳ形成領域１Ｈにおいて、ｐ型ウエルＰＷ３上にゲート絶縁膜５ｅを介して形成される。
【０１９４】
次に、図４６に示されるように、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に、上記実施の形態１と同様に、イオン注入によりエクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態１と同様に、イオン注入によりエクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する。なお、図面の簡略化のために、図４６においては、ハロー領域ＨＡ１，ＨＡ２の図示を省略している。
【０１９５】
本実施の形態では、上記ゲート電極ＧＥ１がゲート電極ＧＥ３，ＧＥ５となり、上記ｐ型ウエルＰＷがｐ型ウエルＰＷ１，ＰＷ２となっていること以外は、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌにおけるエクステンション領域ＥＸ１およびハロー領域ＨＡ１の形成法と構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。また、本実施の形態では、上記ゲート電極ＧＥ２がゲート電極ＧＥ４となり、上記ｎ型ウエルＮＷがｎ型ウエルＮＷ１となっていること以外は、メモリｐＭＩＳ形成領域１Ｄにおけるエクステンション領域ＥＸ２およびハロー領域ＨＡ２の形成法と構成については、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１９６】
なお、メモリｎＭＩＳ形成領域１Ｃおよび低耐圧ｎＭＩＳ形成領域１Ｌにエクステンション領域ＥＸ１およびハロー領域ＨＡ１を形成する際には、メモリｐＭＩＳ形成領域１Ｄおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄにエクステンション領域ＥＸ２およびハロー領域ＨＡ２を形成する際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０１９７】
また、高耐圧ｎＭＩＳ形成領域１Ｈには、メモリｎＭＩＳ形成領域１Ｃ、メモリｐＭＩＳ形成領域１Ｄおよび低耐圧ｎＭＩＳ形成領域１ＬのＭＩＳＦＥＴに比べて高耐圧のＭＩＳＦＥＴを形成するため、高耐圧ｎＭＩＳ形成領域１ＨのＭＩＳＦＥＴにはエクステンション領域およびハロー領域を形成しないが、必要ならエクステンション領域およびハロー領域を形成することもできる。
【０１９８】
次に、図４７に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６の側壁上にサイドウォール（側壁絶縁膜）ＳＷを形成する。
【０１９９】
次に、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈの半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）に、上記実施の形態１と同様にイオン注入によりｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を形成する。また、メモリｐＭＩＳ形成領域１Ｄの半導体基板１（ｎ型ウエルＮＷ１）に、上記実施の形態１と同様にイオン注入によりｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を形成する。本実施の形態でのｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の形成法と構成については、上記実施の形態１と同様である。
【０２００】
なお、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈにｎ＋型半導体領域ＳＤ１を形成する際には、メモリｐＭＩＳ形成領域１Ｄを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。また、メモリｐＭＩＳ形成領域１Ｄにｐ＋型半導体領域ＳＤ２を形成する際には、メモリｎＭＩＳ形成領域１Ｃ、低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈを覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いればよい。
【０２０１】
次に、上記実施の形態１と同様に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う。
【０２０２】
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図４８に示されるように、上記実施の形態１と同様に、ゲート電極ＧＥ３〜ＧＥ６、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面にそれぞれ金属シリサイド層１１を形成し、半導体基板１の主面上にゲート電極ＧＥ３〜ＧＥ６およびサイドウォールＳＷを覆うように絶縁膜１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を形成する。それから、上記実施の形態１と同様に、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成し、絶縁膜１５にダマシン法で配線Ｍ１を形成する。
【０２０３】
また、上記実施の形態２，３，４を本実施の形態に適用することもできる。上記実施の形態２，４を本実施の形態に適用する場合には、メモリ領域ＭＲＹ（メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄ）に上記半導体層１７（１７ａ，１７ｂ）を形成し、一方、周辺回路領域ＰＣＲ（低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈ）には、上記半導体層１７（１７ａ，１７ｂ）は形成しない。また、上記実施の形態３，４を本実施の形態に適用する場合には、メモリ領域ＭＲＹ（メモリｎＭＩＳ形成領域１ＣおよびメモリｐＭＩＳ形成領域１Ｄ）に上記拡散防止領域１８ａ，１８ｂを形成し、一方、周辺回路領域ＰＣＲ（低耐圧ｎＭＩＳ形成領域１Ｌおよび高耐圧ｎＭＩＳ形成領域１Ｈ）には、上記拡散防止領域１８ａ，１８ｂは形成しない。
【０２０４】
炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上がイオン注入された基板領域に比べて、炭素（Ｃ）、窒素（Ｎ）およびフッ素（Ｆ）が導入されていない基板領域の方が、ｎ型不純物（例えばリンなど）またはｐ型不純物（例えばホウ素など）の活性化率を高めることができる。このため、本実施の形態では、上記実施の形態２，３，４を本実施の形態に適用する場合に、周辺回路領域ＰＣＲにおいては、上記半導体層１７ａ，１７ｂや上記拡散防止領域１８ａ，１８ｂを形成しないことにより、周辺回路領域ＰＣＲに導入したｎ型不純物（例えばリンなど）またはｐ型不純物（例えばホウ素など）の活性化率を高めることができ、ＭＩＳＦＥＴの抵抗成分を下げやすい。これにより、メモリ領域ＭＲＹにおいて、ＭＩＳＦＥＴ毎のしきい値電圧のばらつきを抑制することができるとともに、周辺回路領域ＰＣＲにおいては、イオン注入した不純物の活性化率を高めることができる。
【０２０５】
本実施の形態では、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を、メモリ領域ＭＲＹのＭＩＳＦＥＴに対するチャネルドープイオン注入に適用し、一方、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には適用しない。これにより、以下のような効果を得ることができる。
【０２０６】
メモリ領域ＭＲＹは、ＭＩＳＦＥＴ毎にしきい値電圧が変動してしまうと、メモリの正確な動作が行えなくなるため、しきい値電圧の変動を可能な限り抑制することが望まれる。また、メモリセルを構成するＭＩＳＦＥＴ（特にＳＲＡＭを構成するＭＩＳＦＥＴ）は、メモリ以外の回路を構成するＭＩＳＦＥＴに比べて微細化されている。ＭＩＳＦＥＴ毎にチャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）が変動した場合、微細化されているＭＩＳＦＥＴ（ゲート面積の小さなＭＩＳＦＥＴ）ほど、しきい値電圧の変動が大きくなる。このため、メモリ領域ＭＲＹのＭＩＳＦＥＴは、周辺回路領域ＰＣＲのＭＩＳＦＥＴに比べて、チャネル領域における不純物の配置状態や不純物数の変動に起因したしきい値電圧の変動が発生しやすい。
【０２０７】
それに対して、本実施の形態では、メモリ領域ＭＲＹのＭＩＳＦＥＴに対するチャネルドープイオン注入には、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を適用する。これにより、メモリ領域ＭＲＹのＭＩＳＦＥＴのチャネル領域では、不純物（チャネル不純物）が規則的に配列した状態となるため、メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動（ばらつき）を防止できる。メモリ領域ＭＲＹのＭＩＳＦＥＴのしきい値電圧の変動（ばらつき）を防止できることで、メモリ領域ＭＲＹに形成されているメモリの信頼性や性能を向上させることができるとともに、メモリ領域ＭＲＹに形成されているメモリセルの書き込みや読み出しのマージンが設計基準よりも良くなり、製品不良の発生率を大幅に低減することができる。
【０２０８】
また、メモリ領域ＭＲＹには、ＳＲＡＭ以外にも、フラッシュメモリなど、他の種類のメモリセルアレイを形成することもできる。但し、ＳＲＡＭの場合は、特に素子が微細化され、しきい値電圧の変動の許容量も少ないため、メモリ領域ＭＲＹに形成されるメモリがＳＲＡＭの場合は、特に効果が大きい。
【０２０９】
上述のように、メモリ領域ＭＲＹのＭＩＳＦＥＴは、チャネル領域における不純物の配置状態や不純物数の変動に起因したしきい値電圧の変動（ばらつき）が発生しやすい素子であり、また、しきい値電圧の変動を可能な限り抑制することが望まれる素子である。一方、メモリ領域ＭＲＹに比べて、周辺回路領域ＰＣＲは、ＭＩＳＦＥＴのしきい値電圧の変動（ばらつき）を許容できる。また、メモリ領域ＭＲＹのＭＩＳＦＥＴの方が、周辺回路領域ＰＣＲのＭＩＳＦＥＴよりも微細化されているため、メモリ領域ＭＲＹに比べて、周辺回路領域ＰＣＲの方が、チャネル領域の状態（チャネル領域における不純物の配置状態や不純物数）の変動に起因したしきい値電圧の変動が生じにくい。
【０２１０】
このため、本実施の形態では、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用せず、フィルタＦＬを使用しない一般的なチャネルドープイオン注入を行う。上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は、フィルタＦＬを使用しない一般的なイオン注入に比べて、イオン注入工程に要する時間が長くなる。本実施の形態では、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）は適用しないことで、半導体装置の製造時間を短縮することができ、スループットを向上することができる。また、周辺回路領域ＰＣＲでは、メモリ領域ＭＲＹのようなチャネル不純物の規則的な配列は得られないが、周辺回路領域ＰＣＲは、メモリ領域ＭＲＹに比べて、ＭＩＳＦＥＴのしきい値電圧の変動が生じにくいか、あるいはしきい値電圧の変動を許容できるため、周辺回路領域ＰＣＲの性能が低下するのを抑制または防止できる。
【０２１１】
従って、本実施の形態では、メモリ領域ＭＲＹおよび周辺回路領域ＰＣＲを有する半導体装置ＣＰ１の性能を向上させることができるとともに、半導体装置の製造時間を短縮できる。このため、スループットを向上し、半導体装置の製造コストを低減できる。
【０２１２】
（実施の形態６）
図４９は、上記実施の形態１〜４の製造工程により製造された半導体装置（半導体チップ）ＣＰ２の一例を示す平面図である。
【０２１３】
図４９に示される本実施の形態の半導体装置（半導体チップ）ＣＰ２は、ＳＲＡＭなどのメモリセルアレイが形成されたメモリ領域ＭＲＹと、メモリ以外の回路（周辺回路）が形成された周辺回路領域ＰＣＲとを有している。半導体装置（半導体チップ）ＣＰ２には、メモリ領域ＭＲＹが主として形成されており、半導体装置ＣＰ２は、いわゆるメモリチップであり、上記実施の形態５の半導体装置ＣＰ１のようにアナログ回路領域やＣＰＵ領域は有していない。メモリ領域ＭＲＹと周辺回路領域ＰＣＲとの間は、半導体装置ＣＰ２の内部配線層を介して必要に応じて電気的に接続されている。また、半導体装置ＣＰ２の主面（表面）の周辺部には、半導体装置ＣＰ２の主面の二辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＣＰ２の内部配線層を介してメモリ領域ＭＲＹや周辺回路領域ＰＣＲなどに電気的に接続されている。
【０２１４】
上記実施の形態５と同様に、本実施の形態でも、半導体装置ＣＰ２を製造するにあたって、上記実施の形態１〜４の製造技術を適用することができるが、半導体装置ＣＰ２における全ての領域（メモリ領域ＭＲＹおよび周辺回路領域ＰＣＲの全て）に対して適用するのではなく、メモリ領域ＭＲＹについて適用するが、周辺回路領域ＰＣＲについては適用しない。すなわち、半導体装置ＣＰ２を製造するにあたって、メモリ領域ＭＲＹでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を用いる。一方、周辺回路領域ＰＣＲでは、チャネルドープイオン注入に上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を用いず、フィルタＦＬを使用しない一般的なチャネルドープイオン注入を行なう。なお、図４９は、平面図であるが、理解を簡単にするために、上述したような実施の形態１のイオン注入法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）でチャネルドープイオン注入を行なう領域にハッチングを付して示してある。
【０２１５】
半導体装置ＣＰ２の製造工程は、上記実施の形態５で上記図４２〜図４８を参照して説明した工程とほぼ同様であるため、ここではその繰り返しの説明は省略する。
【０２１６】
本実施の形態においても、上記実施の形態５と同様に、上記実施の形態１のチャネルドープイオン注入ＩＭ１ａ，ＩＭ１ｂと同様の手法（すなわち電圧を印加したフィルタＦＬを用いたイオン注入）を、メモリ領域ＭＲＹのＭＩＳＦＥＴに対するチャネルドープイオン注入に適用し、一方、周辺回路領域ＰＣＲのＭＩＳＦＥＴに対するチャネルドープイオン注入には適用しないことにより、上記実施の形態５と同様の効果を得ることができる。
【０２１７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２１９】
１ 半導体基板
１Ａ ｎＭＩＳ形成領域
１Ｂ ｐＭＩＳ形成領域
１Ｃ メモリｎＭＩＳ形成領域
１Ｄ メモリｐＭＩＳ形成領域
１Ｈ 高耐圧ｎＭＩＳ形成領域
１Ｌ 低耐圧ｎＭＩＳ形成領域
１Ｗ 半導体ウエハ
２ 素子分離領域
３ 絶縁膜
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ チャネルドープ層
５ 絶縁膜
５ａ，５ｂ，５ｃ，５ｄ，５ｅ ゲート絶縁膜
６ シリコン膜
１１ 金属シリサイド層
１２ 絶縁膜
１３ コンタクトホール
１４ プラグ
１５ 絶縁膜
１７，１７ａ，１７ｂ 半導体層
１８ａ，１８ｂ 拡散防止領域
２１ イオン注入装置
２２，２２ａ，２２ｂ，２２ｃ イオンビーム
２２ｄ 不純物イオン
２３ イオンソース
２４ 加速管
２５ 質量分析マグネット
２６ レンズ
２７ 処理室
２８ ウエハ交換室
２９ ステージ
３０ チャネル不純物
ＣＰ１，ＣＰ２ 半導体装置
ＣＴ 中央部
ＥＸ１，ＥＸ２ エクステンション領域
ＦＬ フィルタ
ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４，ＧＥ５，ＧＥ６ ゲート電極
ＨＡ１，ＨＡ２ ハロー領域
ＩＭ１ａ，ＩＭ１ｂ，ＩＭ１ｃ，ＩＭ１ｄ，ＩＭ１ｅ，ＩＭ１ｆ チャネルドープイオン注入（しきい値調整用のイオン注入）
ＩＭ２ａ，ＩＭ２ｂ，ＩＭ３ａ，ＩＭ３ｂ，ＩＭ４ａ，ＩＭ４ｂ，ＩＭ５，ＩＭ６ａ，ＩＭ６ｂ イオン注入
Ｍ１ 配線
ＭＲＹ メモリ領域
ＮＷ，ＮＷ１ ｎ型ウエル
ＯＰ 開口部
Ｐ１ 配列ピッチ
ＰＣＲ 周辺回路領域
ＰＤ パッド電極
ＰＲ１ａ，ＰＲ１ｂ，ＰＲ２ａ，ＰＲ２ｂ，ＰＲ３ａ，ＰＲ３ｂ フォトレジストパターン
ＰＷ，ＰＷ１，ＰＷ２，ＰＷ３ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＷ サイドウォール
Ｗ１ 寸法
Ｗ２ 間隔
Ｗ３ 厚み
Ｗ４ 配列間隔
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に、前記ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面に前記ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程、
を有し、
前記（ｂ）工程では、
規則的に配列した複数の開口部を有するフィルタを通過したイオンビームを収束して前記半導体基板に照射することにより、前記イオン注入が行われ、
前記フィルタには、前記イオン注入で前記半導体基板に注入される不純物イオンと同じ極性の電圧が印加されていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ＭＩＳＦＥＴのチャネル領域に不純物が導入されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記フィルタは導電性材料により形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｂ）工程では、
前記イオンビームを構成する不純物イオンのうち、前記開口部の中央に入射した不純物イオンが前記開口部を通過して前記半導体基板に注入され、
前記開口部の周辺部に入射した不純物イオンは、前記半導体基板に注入されないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記フィルタでは、前記複数の開口部が格子状に配列していることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程の後に、
（ｅ）前記ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に第１導電型の第１半導体領域を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程の後に、前記ゲート電極および前記側壁絶縁膜をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に前記第１半導体領域よりも不純物濃度が高い第１導電型の第２半導体領域を形成する工程、
を更に有し、
前記第１および第２半導体領域は、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域として機能する半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｅ）工程および前記（ｇ）工程では、イオン注入の際に前記フィルタは使用しないことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ａ）工程では、炭素、窒素またはフッ素のうちの１種以上が導入された半導体層を上部に有する前記半導体基板が準備され、
前記（ｂ）工程では、前記半導体層に、前記ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なうことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程の後で前記（ｆ）工程の前に、
（ｅ１）前記半導体基板に第１元素のイオン注入を行なう工程、
を更に有し、
前記（ｅ１）工程でイオン注入する前記第１元素は、炭素、窒素またはフッ素のうちの１種以上からなり、
前記（ｅ１）工程で前記第１元素が導入された領域の少なくとも一部は、前記ＭＩＳＦＥＴのチャネル領域と前記第１半導体領域との間に位置することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ１）工程では、
斜めイオン注入により、前記半導体基板に前記第１元素を導入することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリ領域で前記（ｂ）工程を行う際には、前記電圧を印加した前記フィルタを通過したイオンビームを収束して前記半導体基板に照射することにより、前記（ｂ）工程のイオン注入を行い、
前記周辺回路領域で前記（ｂ）工程を行う際には、前記フィルタを使用せずに前記（ｂ）工程のイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
規則的に配列した複数の開口部を有するフィルタにイオンビームと同じ極性の電圧を印加し、前記電圧が印加された前記フィルタを通過した前記イオンビームを収束して半導体基板に照射することにより、チャネルドープイオン注入を行う工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に、前記ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なう工程、
（ｃ）前記（ｂ）工程の後に、前記半導体基板の主面に前記ＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程、
を有し、
前記（ｂ）工程では、
規則的に配列した複数の開口部を有するフィルタを通過したイオンビームを収束して前記半導体基板に照射することにより、前記イオン注入が行われ、
前記フィルタには、前記イオン注入で前記半導体基板に注入される不純物イオンと同じ極性の電圧が印加されていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記ＭＩＳＦＥＴのチャネル領域に不純物が導入されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記フィルタは導電性材料により形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｂ）工程では、
前記イオンビームを構成する不純物イオンのうち、前記開口部の中央に入射した不純物イオンが前記開口部を通過して前記半導体基板に注入され、
前記開口部の周辺部に入射した不純物イオンは、前記半導体基板に注入されないことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記フィルタでは、前記複数の開口部が格子状に配列していることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程の後に、
（ｅ）前記ゲート電極をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に第１導電型の第１半導体領域を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程の後に、前記ゲート電極および前記側壁絶縁膜をマスクとして前記半導体基板にイオン注入を行ない、前記半導体基板に前記第１半導体領域よりも不純物濃度が高い第１導電型の第２半導体領域を形成する工程、
を更に有し、
前記第１および第２半導体領域は、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域として機能する半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｅ）工程および前記（ｇ）工程では、イオン注入の際に前記フィルタは使用しないことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ａ）工程では、炭素、窒素またはフッ素のうちの１種以上が導入された半導体層を上部に有する前記半導体基板が準備され、
前記（ｂ）工程では、前記半導体層に、前記ＭＩＳＦＥＴのしきい値調整用のイオン注入を行なうことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ｄ）工程の後で前記（ｆ）工程の前に、
（ｅ１）前記半導体基板に第１元素のイオン注入を行なう工程、
を更に有し、
前記（ｅ１）工程でイオン注入する前記第１元素は、炭素、窒素またはフッ素のうちの１種以上からなり、
前記（ｅ１）工程で前記第１元素が導入された領域の少なくとも一部は、前記ＭＩＳＦＥＴのチャネル領域と前記第１半導体領域との間に位置することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｅ１）工程では、
斜めイオン注入により、前記半導体基板に前記第１元素を導入することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法において、
前記半導体装置の製造方法は、メモリが形成されたメモリ領域と、メモリ以外の回路が形成された周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリ領域で前記（ｂ）工程を行う際には、前記電圧を印加した前記フィルタを通過したイオンビームを収束して前記半導体基板に照射することにより、前記（ｂ）工程のイオン注入を行い、
前記周辺回路領域で前記（ｂ）工程を行う際には、前記フィルタを使用せずに前記（ｂ）工程のイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
規則的に配列した複数の開口部を有するフィルタにイオンビームと同じ極性の電圧を印加し、前記電圧が印加された前記フィルタを通過した前記イオンビームを収束して半導体基板に照射することにより、チャネルドープイオン注入を行う工程、
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【公開番号】特開２０１２−４３９７（Ｐ２０１２−４３９７Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１０−１３８８５７（Ｐ２０１０−１３８８５７）
【出願日】平成２２年６月１８日（２０１０．６．１８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度 独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２２年６月１８日（２０１０．６．１８）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度 独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]