半導体装置の製造方法、及び、半導体装置
【課題】ＣＭＯＳ回路の閾値を簡易なプロセスで効率よく制御して、信頼性の高い半導体装置を作製する。
【解決手段】下地ゲート絶縁膜を形成し、下地ゲート絶縁膜上に選択的にマスク膜を形成し、下地ゲート絶縁膜、及び、マスク膜上に第１の金属元素を含む第１のキャップ膜を形成し、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜に第１の金属元素を拡散させ、マスク膜、及び、第１のキャップ膜を選択的に除去し、第１の金属元素が拡散したｎＭＯＳトランジスタ領域の下地ゲート絶縁膜、及び、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成し、下地ゲート絶縁膜に第２の金属元素を拡散させる。
【解決手段】下地ゲート絶縁膜を形成し、下地ゲート絶縁膜上に選択的にマスク膜を形成し、下地ゲート絶縁膜、及び、マスク膜上に第１の金属元素を含む第１のキャップ膜を形成し、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜に第１の金属元素を拡散させ、マスク膜、及び、第１のキャップ膜を選択的に除去し、第１の金属元素が拡散したｎＭＯＳトランジスタ領域の下地ゲート絶縁膜、及び、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成し、下地ゲート絶縁膜に第２の金属元素を拡散させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び、半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタのゲート絶縁膜にシリコン酸化膜より誘電率の高い高誘電率絶縁膜を用いる技術が知られている。
【０００３】
非特許文献１には、ゲート絶縁膜として、ＨｆＬａＯｘを用いてキャパシタのＶＦＢ（フラットバンド電圧）特性を検討したことが記載されている。非特許文献１では、ＶＦＢ値は、ＨｆＬａＯｘ中のＬａ濃度に依存し、ＨｆＬａＯｘ／ＳｉＯ２界面で、ＨｆＬａＯｘ中にＬａ濃度に依存した双極子層を存在させることでＶＦＢ値を負方向にシフトできると記載されている。
【０００４】
また、双補型金属酸化膜半導体装置（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）のゲート絶縁膜として高誘電率絶縁膜を用いる技術も知られている（例えば、特許文献１、非特許文献２〜６）。
【０００５】
特許文献１には、Ｌａ及びＡｌを含むゲート絶縁膜を形成し、ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとでＡｌのＬａに対する原子濃度比Ａｌ／Ｌａを変えることにより、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正な閾値電圧を得ることができると記載されている。
【０００６】
非特許文献２では、ｐ型ＭＯＳＦＥＴでＨｆ−シリケートにＡｌ２Ｏ３キャップ層を積層することでフラットバンド／閾値電圧（Ｖｆｂ／Ｖｔｈ）が減少することが記載されている。
【０００７】
非特許文献３では、ＨｆＳｉＯ上にＡｌＯｘを追加することで、閾値電圧を０．５２Ｖ（ｎＭＯＳ）／−０．５１Ｖ（ｐＭＯＳ）と対照的にできることが記載されている。また、ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）ゲートに挿入する窒化タンタル（ＴａＮ）層の厚みを調節することで、同様な閾値電圧が得られるとされている。
【０００８】
非特許文献４では、ＨｆＳｉＯＮ又はＳｉＯＮホスト誘電体上にＤｙＯキャップ層を用いることで、閾値電圧の低いＮｉ−ＦＵＳＩ（ｆｕｌｌｙ ｓｉｌｉｃａｔｅｄ）ＣＭＯＳが得られることが記載されている。また、非特許文献４には、図６で示すフローにより、ＮＭＯＳのみにＤｙＯキャップ層を形成することが記載されている。
【０００９】
非特許文献５では、図７で示すＳＭＤＤ（Ｓｉｎｇｌｅ Ｍｅｔａｌ Ｄｕａｌ Ｄｉｅｌｅｃｔｒｉｃ）プロセスフローにより、バルクｈｉｇｈ−ｋ誘電体の下に位置するｎＭＯＳキャップ、及び、バルクｈｉｇｈ−ｋ誘電体の上に位置するｐＭＯＳキャップが形成できることが記載されている。
【００１０】
また、非特許文献６では、以下の方法でゲート絶縁膜を形成することが記載されている。まず、有機金属ＣＶＤ法（ｍｅｔａｌ−ｏｒｇａｎｉｃ−ＣＶＤ；ＭＯＣＶＤ）を用いて、急速熱酸化によりＳｉ基板表面に形成した２ｎｍ厚のＳｉＯ２上に、ＨｆＳｉＯｘ膜を膜厚３．２ｎｍで成膜する。次に、プラズマ窒化、及び、酸素、及び、窒素の混合雰囲気中で温度８００℃、３０秒の条件でポスト窒化アニーリングを行う。その後、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｄｙ２Ｏ３、Ｓｃ２Ｏ３を膜厚１ｎｍで形成する。また、非特許文献６には、図８に示す構造例が記載されている。図８で示す構造は、第１のキャップ層を選択的に除去し、第２のキャップ層を堆積することで形成できると記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１１７５５７号公報
【非特許文献】
【００１２】
【非特許文献１】Ｙｏｓｈｉｋｉ Ｙａｍａｍｏｔｏ，ｅｔ ａｌ．，"Ｓｔｕｄｙ ｏｆ Ｌａ Ｃｏｎｃｅｎｔｒａｔｉｏｎ Ｄｅｐｅｎｄｅｎｔ ＶＦＢ Ｓｈｉｆｔ ｉｎ Ｍｅｔａｌ／ＨｆＬａＯｘ／Ｓｉ Ｃａｐａｃｉｔｏｒｓ"，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｙｏｋｏｈａｍａ，２００６，ｐｐ．２１２−２１３
【非特許文献２】Ｅ．Ｃａｒｔｉｅｒ，ｅｔ ａｌ．，"Ｓｙｓｔｅｍａｔｉｃ ｓｔｕｄｙ ｏｆ ｐＦＥＴ Ｖｔ ｗｉｔｈ Ｈｆ−ｂａｓｅｄ ｇａｔｅ ｓｔａｃｋｓ ｗｉｔｈ ｐｏｌｙ−Ｓｉ ａｎｄ ＦＵＳＩ ｇａｔｅｓ"，２００４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．４４−４５
【非特許文献３】Ｈｙｕｎｇ−Ｓｕｋ Ｊｕｎｇ，ｅｔ ａｌ．，"Ａ Ｈｉｇｈｌｙ Ｍａｎｕｆａｃｔｕｒａｂｌｅ ＭＩＰＳ （Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｎｏｖｅｌ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ"，２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２３２−２３３
【非特許文献４】Ｈ．Ｙ．Ｙｕ，ｅｔ ａｌ．，"Ｌｏｗ Ｖｔ Ｎｉ−ＦＵＳＩ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ ａ ＤｙＯ ｃａｐ ｌａｙｅｒ ｗｉｔｈ ｅｉｔｈｅｒ ｓｉｎｇｌｅ ｏｒ ｄｕａｌ Ｎｉ−ｐｈａｓｅｓ"，２００７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１８−１９
【非特許文献５】Ｔ．Ｓｃｈｒａｍ，ｅｔ ａｌ．"，Ｎｏｖｅｌ Ｐｒｏｃｅｓｓ Ｔｏ Ｐａｔｔｅｒｎ Ｓｅｌｅｃｔｉｖｅｌｙ Ｄｕａｌ Ｄｉｅｌｅｃｔｒｉｃ Ｃａｐｐｉｎｇ Ｌａｙｅｒｓ Ｕｓｉｎｇ Ｓｏｆｔ−Ｍａｓｋ Ｏｎｌｙ"，２００８ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．４４−４５
【非特許文献６】Ｈａｇ−Ｊｕ Ｃｈｏ，ｅｔ ａｌ．，"Ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｓｔａｃｋｅｄ Ｃａｐ Ｌａｙｅｒｓ ｏｎ Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｗｉｔｈ ＨｆＳｉＯＮ ａｎｄ ＳｉＯＮ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ"，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２９，Ｎｏ．７，ＪＵＬＹ ２００８，ｐｐ．７４３−７４５
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記文献記載の技術では、以下の問題を有していた。
【００１４】
特許文献１の技術では、ダミー電極を選択的に除去した後、ダミーゲート絶縁膜を溶解、除去させることにより、ゲート埋め込み溝を形成し、ゲート絶縁膜及びゲート電極をゲート埋め込み溝に形成させている。したがって、ゲート絶縁膜を形成させるため、多数の追加工程が必要である。
【００１５】
非特許文献５の技術では、図７で示すように、２回もマスク材を選択的に配置させる工程が必要となる。また、２回のマスク材の配置マージンをとらなければならないため、ｎＭＯＳ領域とｐＭＯＳ領域とを隔てる素子分離領域幅を大きくする必要がある。また、非特許文献５では、レジスト剥離を容易にするため、レジスト除去のＷｅｔＢＡＲＣ層をレジストとキャップ材料との間に配置させることが記載されているが、露光及び現像を行った後の断面寸法を同じにするのが困難となり、微細な寸法パターンには対応できなくなる。したがって、非特許文献５の技術は、微細なＣＭＯＳ回路の製造プロセスにも適していない。
【００１６】
非特許文献４の技術では、図６で示すように、ｎＭＯＳ領域のＤｙＯキャップ層に選択的に親水性レジストを形成して、ｐＭＯＳ領域の下地ゲート絶縁膜に対して選択的にＤｙ２Ｏ３を除去する。しかしながら、吸湿性の高い金属キャップ層上に親水性レジストを形成するのは困難であるため、エッチング中にレジストが剥離するということがある。
【００１７】
また、非特許文献６の技術では、ｐＭＯＳから第１のキャップ層を選択的に除去するため、下地ゲート絶縁膜にダメージを与えることがある。
【００１８】
したがって、ＣＭＯＳ回路の閾値電圧を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を製造できる技術が求められた。
【課題を解決するための手段】
【００１９】
本発明によれば、
ｎＭＯＳトランジスタ領域とｐＭＯＳトランジスタ領域とが設けられた半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜を形成する工程と、
前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に選択的にマスク膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記マスク膜上に第１の金属元素を含む第１のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜に前記第１の金属元素を拡散させる工程と、
前記マスク膜、及び、前記第１のキャップ膜を選択的に除去する工程と、
前記第１の金属元素が拡散した前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記第１の金属元素が拡散した前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜にそれぞれ前記第２の金属元素を拡散させる工程と、
を含む、半導体装置の製造方法が提供される。
【００２０】
また、本発明によれば、
半導体基板と、
前記半導体基板上に形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
を有し、
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、シリコン酸化膜より誘電率の高いゲート絶縁膜を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、第１、第２の金属元素を含み、前記第１の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有し、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の金属元素を含まず、かつ、前記第２の金属元素を含み、前記第２の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有する、半導体装置が提供される。
【００２１】
この発明によれば、ｎＭＯＳトランジスタ領域には、下地ゲート絶縁膜、及び、第１のキャップ膜からなる積層構造を形成し、ｐＭＯＳトランジスタ領域には、下地ゲート絶縁膜、マスク膜及び第１のキャップ膜からなる積層構造を形成し、その後、第１のキャップ膜に含まれる第１の金属元素を拡散させる。これにより、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜には、第１の金属元素を拡散させるが、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜には、第１の金属元素を拡散させないようにすることができる。したがって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを１回のマスク形成で作りわけることができる。また、本発明の方法では、下地ゲート絶縁膜から金属キャップ膜を剥離する工程がないため、下地ゲート絶縁膜にダメージを与える懸念は低減される。さらに、下地ゲート絶縁膜に第２の金属元素を拡散させることで、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの閾値電圧を効果的に制御することができる。したがって、ＣＭＯＳ回路の閾値を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を得ることが可能になる。
【発明の効果】
【００２２】
本発明によれば、ＣＭＯＳ回路の閾値を簡易なプロセスで制御して、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態に係る製造方法を説明する模式的な断面図である。
【図２】実施の形態に係る製造方法を説明する模式的な断面図である。
【図３】実施の形態に係る製造方法を説明する模式的な断面図である。
【図４】実施の形態に係る製造方法を説明する模式的な断面図である。
【図５】実施の形態に係る製造方法を説明する模式的な断面図である。
【図６】非特許文献４に記載された図である。
【図７】非特許文献５に記載された図である。
【図８】非特許文献６に記載された図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２５】
図１〜５は、本実施形態の半導体装置の製造方法を示す図である。本実施形態の半導体装置の製造方法は、ｎＭＯＳトランジスタ領域１０とｐＭＯＳトランジスタ領域２０とが設けられた半導体基板１０１のｎＭＯＳトランジスタ領域１０、及び、ｐＭＯＳトランジスタ領域２０に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜１０６を形成する工程（図１（ｂ））と、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６上に選択的にマスク膜１０７を形成する工程（図１（ｃ））と、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６、及び、ｐＭＯＳトランジスタ領域２０のマスク膜１０７上に第１の金属元素（Ｍ１）を含む第１のキャップ膜１０８を形成する工程（図２（ａ））と、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６に第１の金属元素（Ｍ１）を拡散させる工程（図２（ｂ））と、マスク膜１０７、及び、第１のキャップ膜１０８を選択的に除去する工程（図３（ａ））と、第１の金属元素（Ｍ１）が拡散したｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６、及び、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６上に第２の金属元素（Ｍ２）を含む第２のキャップ膜１１１を形成する工程（図３（ｂ））と、ｎＭＯＳトランジスタ領域１０の第１の金属元素（Ｍ１）が拡散した下地ゲート絶縁膜１１２、及び、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６にそれぞれ第２の金属元素（Ｍ２）を拡散させる工程（図４（ａ））と、を含む。
【００２６】
本実施形態において、ｎＭＯＳトランジスタ領域１０とは、ｎＭＯＳＦＥＴが形成される領域であり、ｐＭＯＳトランジスタ領域２０とは、ｐＭＯＳＦＥＴが形成される領域である。以下、具体的に本実施形態の製造方法の一例について説明する。半導体基板１０１としては、例えばｐ型シリコン基板を用いる。公知の技術を用いて、半導体基板１０１に素子分離層１０２を形成した後、半導体基板１０１に不純物をイオン注入し、ｎＭＯＳトランジスタ領域１０にｐウェル１０３、ｐＭＯＳトランジスタ領域２０にｎウェル２０３を形成する（図１（ａ））。
【００２７】
ついで、例えば、高速熱酸化（Ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）法などを用いて、膜厚０．２〜２ｎｍの界面ゲート絶縁膜１０５を形成する。界面ゲート絶縁膜１０５は、少なくともシリコン（Ｓｉ）を含む絶縁膜とすることができ、ＳｉＯ２膜とすることが好ましい。界面ゲート絶縁膜１０５の形成工程の一例として、例えば、酸素雰囲気中、温度７００℃の条件下で膜厚０．５ｎｍのＳｉＯ２膜を形成するものが挙げられる。その後、界面ゲート絶縁膜１０５の上に、例えば、原子層堆積（ＡＬＤ）法、又は、化学蒸着（ＣＶＤ）法を用いて下地ゲート絶縁膜１０６を形成する（図１（ｂ））。本実施形態において、下地ゲート絶縁膜１０６は、シリコン酸化膜より誘電率の高い絶縁膜であり、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等の金属元素を含む金属酸化膜とすることができる。具体的には、下地ゲート絶縁膜１０６は、ＨｆＯ２膜とすることができる。下地ゲート絶縁膜１０６の膜厚は、１〜３ｎｍ程度とし、例えば、２ｎｍとすることができる。
【００２８】
ついで、マスク膜１０７を形成する（図１（ｃ））。マスク膜１０７は、例えばシリコン酸化膜とすることができる。シリコン酸化膜は、テトラエエトキシシラン（ＴＥＯＳ）又は、シランを用いた、ＣＶＤ法により形成させることができる。マスク膜１０７は、スパッタ法により形成させてよい。マスク膜１０７の膜厚は、第１のキャップ膜１０８の種類と成膜量によって決めることができるが、例えば、１〜１０ｎｍとすることができる。マスク膜１０７をシリコン酸化膜とし、第１の金属元素がシリケートを容易に形成する場合は、マスク膜１０７の膜厚は、第１のキャップ膜１０８より厚くすることが好ましく、例えば、３ｎｍとすることができる。その後、公知のリソグラフィー技術、及び、エッチング技術を用いて、ｎＭＯＳトランジスタ領域１０のマスク膜１０７を選択的に除去する。マスク膜１０７をシリコン酸化膜とする場合、エッチングには、弗化水素酸を用いることが好ましい。
【００２９】
ついで、例えば、ＡＬＤ法、又は、スパッタ法を用いて、第１のキャップ膜１０８を成膜する（図２（ａ））。本実施形態において、第１のキャップ膜１０８は、第１の金属元素（Ｍ１）を含有する金属酸化膜（Ｍ１Ｏｘ膜）とすることができる。Ｍ１としては、ＩＩａ族又はＩＩＩａ族とすることができ、具体的には、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）とすることができ、Ｌａ酸化膜とすると好ましい。第１のキャップ膜１０８の膜厚は、界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜１０６のそれぞれの膜厚を考慮して設計することができる。具体的には、界面ゲート絶縁膜１０５の膜厚と下地ゲート絶縁膜１０６の膜厚との合計より薄くすることが好ましく、例えば、０．４ｎｍとすることができる。
【００３０】
その後、第１のキャップ膜１０８の表面を熱処理し、ｎＭＯＳトランジスタ領域１０の界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜１０６内に第１の金属元素を拡散させる（図２（ｂ））。熱処理温度としては、９５０℃以上とすることができ、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）又は窒素（Ｎ２）等の不活性ガス雰囲気下で熱処理することが好ましい。これにより、ｎＭＯＳトランジスタ領域１０では、界面ゲート絶縁膜１０５及び下地ゲート絶縁膜１０６に第１の金属元素Ｍ１が熱拡散する。したがって、ｎＭＯＳトランジスタ領域１０の界面ゲート絶縁膜１０５は、第１の金属元素を含有する界面ゲート絶縁膜（Ｍ１含有界面ゲート絶縁膜）１０９となり、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６は、第１の金属元素を含有する下地ゲート絶縁膜（Ｍ１含有下地ゲート絶縁膜）１１０となる。一方、ｐＭＯＳトランジスタ領域２０では、マスク膜１０７が第１の金属元素の拡散を遮断するため、第１の金属元素は、下地ゲート絶縁膜１０６には、到達しない。なお、マスク膜１０７と第１のキャップ膜１０８との界面には、マスク膜１０７と第１のキャップ膜１０８との反応層が形成されていてもよい。
【００３１】
ついで、マスク膜１０７を選択的に除去する（図３（ａ））。このとき、ｐＭＯＳトランジスタ領域２０のマスク膜１０７と第１のキャップ膜１０８との界面にマスク膜１０７と第１のキャップ膜１０８との反応層が形成されている場合は、この反応層も除去できる条件を採用する。具体的な条件は、第１のキャップ膜１０８の組成に依存するが、Ｌａ酸化物又はＹ酸化物の場合、ジヒドロフラン（ＤＨＦ）のみで処理してもよいし、硝酸、又は、硫酸と過酸化水素水との混合水溶液で処理した後、ＤＨＦで処理してもよい。また、第１のキャップ膜１０８として、Ｍｇ酸化膜を選択した場合は、ＤＨＦを用いることが好ましい。
【００３２】
その後、例えば、ＡＬＤ法、又は、スパッタ法により、第２のキャップ膜１１１を形成する（図３（ｂ））。本実施形態において、第２のキャップ膜１１１とは、第２の金属元素（Ｍ２）を含有する金属酸化膜（Ｍ２Ｏｘ膜）とすることができる。第２の金属元素は、アルミニウム（Ａｌ），チタン（Ｔｉ）及びタンタル（Ｔａ）のいずれか１種、又は組み合わせとすることが好ましい。具体的には、第２のキャップ膜１１１は、Ａｌ２Ｏ３膜とすることができる。第２のキャップ膜１１１の膜厚は、第１のキャップ膜１０８より厚くすることが好ましく、例えば、０．６ｎｍとすることができる。
【００３３】
ついで、第２のキャップ膜１１１の表面を熱処理し、下地に第２の金属元素を拡散させる（図４（ａ））。熱処理条件としては、第１のキャップ膜１０８の熱拡散と同様な条件とすることができる。これにより、ｎＭＯＳトランジスタ領域１０では、Ｍ１含有下地ゲート絶縁膜１１０に第２の金属元素が熱拡散して、第１、第２の金属元素を含有する下地ゲート絶縁膜（Ｍ１／Ｍ２含有下地ゲート絶縁膜）１１２となり、ｐＭＯＳトランジスタ領域２０では、下地ゲート絶縁膜１０６に第２の金属元素が熱拡散して、第２の金属元素を含有する下地ゲート絶縁膜（Ｍ２含有下地ゲート絶縁膜）２１２となる。このとき、ｎＭＯＳトランジスタ領域１０のＭ１含有界面ゲート絶縁膜１０９、及び、ｐＭＯＳトランジスタ領域２０の界面ゲート絶縁膜１０５は一度熱処理されているため、第２の金属元素の熱拡散が抑制される。
【００３４】
その後、Ｍ１／Ｍ２含有下地ゲート絶縁膜１１２、及び、Ｍ２含有下地ゲート絶縁膜２１２の上面に金属電極膜１１４ａ、及び、ポリシリコン膜１１５ａを順に形成し（図４（ｂ））、反応性イオンエッチング（ＲＩＥ）などの公知のエッチング技術を用いて、金属電極１１４、２１４、及び、ポリシリコン電極１１５、２１５に加工し、ゲート電極構造を形成する（図５（ａ））。金属電極膜１１４ａの材料は、仕事関数が、４．３〜４．８ｅＶとなる金属、又は、金属窒化物とすることができる。
【００３５】
さらに、公知の技術を用いて、ゲート電極構造をマスクとして、ｎＭＯＳトランジスタ領域１０及びｐＭＯＳトランジスタ領域２０の半導体基板１０１内にそれぞれｎ型不純物及びｐ型不純物をイオン注入し、浅いエクステンション層１１６、２１６を含むソース／ドレイン領域１１７、２１７を形成する。ついで、公知の方法でゲート側壁絶縁膜１１９、２１９を形成した後、ソース／ドレイン領域１１７、２１７にＮｉＳｉなどからなるコンタクト層１１８、２１８を形成する。その後、ＳｉＯ２等の層間絶縁膜１２０を形成して（図５（ｂ））、配線構造等を作製し、半導体装置を完成させる。
【００３６】
このように製造された半導体装置は、図５（ｂ）で示すように、半導体基板１０１のｎＭＯＳトランジスタ領域１０にｎＭＯＳトランジスタが形成され、ｐＭＯＳトランジスタ領域２０に、ｐＭＯＳトランジスタが形成されている。ｎＭＯＳトランジスタは、界面ゲート絶縁膜１０９、及び、下地ゲート絶縁膜１１２の二層のゲート絶縁膜を備え、ｐＭＯＳトランジスタは、界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜２１２の二層のゲート絶縁膜を備えている。界面ゲート絶縁膜１０９の膜厚と下地ゲート絶縁膜１１２の膜厚の合計は、第１のキャップ膜１０８の厚みの分だけ、界面ゲート絶縁膜１０５の膜厚と下地ゲート絶縁膜２１２の膜厚との合計よりも大きくなっている。
【００３７】
下地ゲート絶縁膜１１２は、第１、第２の金属元素を含み、第１の金属元素の含有量がそれぞれ半導体基板１０１に向かって垂直方向に小さくなる濃度勾配を有している。具体的には、下地ゲート絶縁膜１１２とゲート電極１１４との界面における第１の金属元素の濃度は、界面ゲート絶縁膜１０９とｐウェル１０３との界面における第１の金属元素の濃度よりも高い。
【００３８】
一方、下地ゲート絶縁膜２１２は、第１の金属元素を含んでおらず、かつ、第２の金属元素を含み、第２の金属元素の含有量が半導体基板１０１に向かって垂直方向に小さくなる濃度勾配を有している。具体的には、下地ゲート絶縁膜２１２とゲート電極２１４との界面における第２の金属元素の濃度は、界面ゲート絶縁膜１０６とｎウェル２０３との界面における第１の金属元素の濃度よりも高い。
【００３９】
このように本実施形態の方法で得られた半導体装置では、下地ゲート絶縁膜とゲート電極と第１、第２の金属元素を設計することにより、閾値電圧を所望のものに制御してパファーマンスの高い半導体装置とすることができる。
【００４０】
つづいて本実施形態の効果について説明する。本実施形態の方法によれば、ｎＭＯＳトランジスタ領域１０には、下地ゲート絶縁膜１０６、及び、第１のキャップ膜１０８からなる積層構造を形成し、ｐＭＯＳトランジスタ領域２０には、下地ゲート絶縁膜１０６、マスク膜１０７及び第１のキャップ膜１０８からなる積層構造を形成し、その後、第１のキャップ膜１０８に含まれる第１の金属元素を拡散させる。これにより、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６には、第１の金属元素を拡散させるが、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６には、第１の金属元素を拡散させないようにすることができる。したがって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを１回のマスク形成で作りわけることができる。また、本実施形態の方法では、下地ゲート絶縁膜１０６から金属キャップ膜を剥離する工程がないため、下地ゲート絶縁膜１０６にダメージを与える懸念は低減される。さらに、下地ゲート絶縁膜１０６に第２の金属元素を拡散させることで、ｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０との閾値電圧を効果的に制御することができる。したがって、ＣＭＯＳ回路の閾値を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を得ることが可能になる。
【００４１】
ｎＭＯＳＦＥＴのゲートリーク電流は、半導体基板１０１からの電子注入が主である一方、ｐＭＯＳＦＥＴは逆に正孔電流が半導体基板１０１から流れる。一般的には、電子電流の方が流れやすいとされやすいが、本実施形態の製造方法で製造されたＣＭＯＳでは、第１のキャップ膜１０８の膜厚分だけ、ｎＭＯＳＦＥＴの酸化膜換算膜厚（ＥＯＴ）が、ｐＭＯＳＦＥＴに比べて厚くなっている。したがって、より効果的にゲートリーク電流を抑制させることができる。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４３】
１０ ｎＭＯＳトランジスタ領域
２０ ｐＭＯＳトランジスタ領域
１０１ 半導体基板
１０２ 素子分離層
１０３ ｐウェル
１０５ 界面ゲート絶縁層
１０６ 下地ゲート絶縁膜
１０７ マスク膜
１０８ 第１のキャップ膜
１０９ 第１の金属元素を含有する界面ゲート絶縁膜
１１０ 第１の金属元素を含有する下地ゲート絶縁膜
１１１ 第２のキャップ膜
１１２ 第１、第２の金属元素を含有する下地ゲート絶縁膜
１１４ 金属電極
１１４ａ 金属電極膜
１１５ ポリシリコン電極
１１５ａ ポリシリコン膜
１１６ エクステンション層
１１７ ソース／ドレイン領域
１１８ コンタクト層
１１９ ゲート側壁絶縁膜
１２０ 層間絶縁膜
２０３ ｎウェル
２１２ 第２の金属元素を含有する下地ゲート絶縁膜
２１４ 金属電極
２１５ ポリシリコン電極
２１６ エクステンション層
２１７ ソース／ドレイン領域
２１８ コンタクト層
２１９ ゲート側壁絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び、半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタのゲート絶縁膜にシリコン酸化膜より誘電率の高い高誘電率絶縁膜を用いる技術が知られている。
【０００３】
非特許文献１には、ゲート絶縁膜として、ＨｆＬａＯｘを用いてキャパシタのＶＦＢ（フラットバンド電圧）特性を検討したことが記載されている。非特許文献１では、ＶＦＢ値は、ＨｆＬａＯｘ中のＬａ濃度に依存し、ＨｆＬａＯｘ／ＳｉＯ２界面で、ＨｆＬａＯｘ中にＬａ濃度に依存した双極子層を存在させることでＶＦＢ値を負方向にシフトできると記載されている。
【０００４】
また、双補型金属酸化膜半導体装置（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）のゲート絶縁膜として高誘電率絶縁膜を用いる技術も知られている（例えば、特許文献１、非特許文献２〜６）。
【０００５】
特許文献１には、Ｌａ及びＡｌを含むゲート絶縁膜を形成し、ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとでＡｌのＬａに対する原子濃度比Ａｌ／Ｌａを変えることにより、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正な閾値電圧を得ることができると記載されている。
【０００６】
非特許文献２では、ｐ型ＭＯＳＦＥＴでＨｆ−シリケートにＡｌ２Ｏ３キャップ層を積層することでフラットバンド／閾値電圧（Ｖｆｂ／Ｖｔｈ）が減少することが記載されている。
【０００７】
非特許文献３では、ＨｆＳｉＯ上にＡｌＯｘを追加することで、閾値電圧を０．５２Ｖ（ｎＭＯＳ）／−０．５１Ｖ（ｐＭＯＳ）と対照的にできることが記載されている。また、ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）ゲートに挿入する窒化タンタル（ＴａＮ）層の厚みを調節することで、同様な閾値電圧が得られるとされている。
【０００８】
非特許文献４では、ＨｆＳｉＯＮ又はＳｉＯＮホスト誘電体上にＤｙＯキャップ層を用いることで、閾値電圧の低いＮｉ−ＦＵＳＩ（ｆｕｌｌｙ ｓｉｌｉｃａｔｅｄ）ＣＭＯＳが得られることが記載されている。また、非特許文献４には、図６で示すフローにより、ＮＭＯＳのみにＤｙＯキャップ層を形成することが記載されている。
【０００９】
非特許文献５では、図７で示すＳＭＤＤ（Ｓｉｎｇｌｅ Ｍｅｔａｌ Ｄｕａｌ Ｄｉｅｌｅｃｔｒｉｃ）プロセスフローにより、バルクｈｉｇｈ−ｋ誘電体の下に位置するｎＭＯＳキャップ、及び、バルクｈｉｇｈ−ｋ誘電体の上に位置するｐＭＯＳキャップが形成できることが記載されている。
【００１０】
また、非特許文献６では、以下の方法でゲート絶縁膜を形成することが記載されている。まず、有機金属ＣＶＤ法（ｍｅｔａｌ−ｏｒｇａｎｉｃ−ＣＶＤ；ＭＯＣＶＤ）を用いて、急速熱酸化によりＳｉ基板表面に形成した２ｎｍ厚のＳｉＯ２上に、ＨｆＳｉＯｘ膜を膜厚３．２ｎｍで成膜する。次に、プラズマ窒化、及び、酸素、及び、窒素の混合雰囲気中で温度８００℃、３０秒の条件でポスト窒化アニーリングを行う。その後、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｄｙ２Ｏ３、Ｓｃ２Ｏ３を膜厚１ｎｍで形成する。また、非特許文献６には、図８に示す構造例が記載されている。図８で示す構造は、第１のキャップ層を選択的に除去し、第２のキャップ層を堆積することで形成できると記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１１７５５７号公報
【非特許文献】
【００１２】
【非特許文献１】Ｙｏｓｈｉｋｉ Ｙａｍａｍｏｔｏ，ｅｔ ａｌ．，"Ｓｔｕｄｙ ｏｆ Ｌａ Ｃｏｎｃｅｎｔｒａｔｉｏｎ Ｄｅｐｅｎｄｅｎｔ ＶＦＢ Ｓｈｉｆｔ ｉｎ Ｍｅｔａｌ／ＨｆＬａＯｘ／Ｓｉ Ｃａｐａｃｉｔｏｒｓ"，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ ２００６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｙｏｋｏｈａｍａ，２００６，ｐｐ．２１２−２１３
【非特許文献２】Ｅ．Ｃａｒｔｉｅｒ，ｅｔ ａｌ．，"Ｓｙｓｔｅｍａｔｉｃ ｓｔｕｄｙ ｏｆ ｐＦＥＴ Ｖｔ ｗｉｔｈ Ｈｆ−ｂａｓｅｄ ｇａｔｅ ｓｔａｃｋｓ ｗｉｔｈ ｐｏｌｙ−Ｓｉ ａｎｄ ＦＵＳＩ ｇａｔｅｓ"，２００４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．４４−４５
【非特許文献３】Ｈｙｕｎｇ−Ｓｕｋ Ｊｕｎｇ，ｅｔ ａｌ．，"Ａ Ｈｉｇｈｌｙ Ｍａｎｕｆａｃｔｕｒａｂｌｅ ＭＩＰＳ （Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ−Ｓｉ Ｓｔａｃｋ）Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｎｏｖｅｌ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ"，２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２３２−２３３
【非特許文献４】Ｈ．Ｙ．Ｙｕ，ｅｔ ａｌ．，"Ｌｏｗ Ｖｔ Ｎｉ−ＦＵＳＩ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ ａ ＤｙＯ ｃａｐ ｌａｙｅｒ ｗｉｔｈ ｅｉｔｈｅｒ ｓｉｎｇｌｅ ｏｒ ｄｕａｌ Ｎｉ−ｐｈａｓｅｓ"，２００７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．１８−１９
【非特許文献５】Ｔ．Ｓｃｈｒａｍ，ｅｔ ａｌ．"，Ｎｏｖｅｌ Ｐｒｏｃｅｓｓ Ｔｏ Ｐａｔｔｅｒｎ Ｓｅｌｅｃｔｉｖｅｌｙ Ｄｕａｌ Ｄｉｅｌｅｃｔｒｉｃ Ｃａｐｐｉｎｇ Ｌａｙｅｒｓ Ｕｓｉｎｇ Ｓｏｆｔ−Ｍａｓｋ Ｏｎｌｙ"，２００８ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．４４−４５
【非特許文献６】Ｈａｇ−Ｊｕ Ｃｈｏ，ｅｔ ａｌ．，"Ｔｈｅ Ｉｍｐａｃｔ ｏｆ Ｓｔａｃｋｅｄ Ｃａｐ Ｌａｙｅｒｓ ｏｎ Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ Ｗｉｔｈ ＨｆＳｉＯＮ ａｎｄ ＳｉＯＮ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ"，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２９，Ｎｏ．７，ＪＵＬＹ ２００８，ｐｐ．７４３−７４５
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記文献記載の技術では、以下の問題を有していた。
【００１４】
特許文献１の技術では、ダミー電極を選択的に除去した後、ダミーゲート絶縁膜を溶解、除去させることにより、ゲート埋め込み溝を形成し、ゲート絶縁膜及びゲート電極をゲート埋め込み溝に形成させている。したがって、ゲート絶縁膜を形成させるため、多数の追加工程が必要である。
【００１５】
非特許文献５の技術では、図７で示すように、２回もマスク材を選択的に配置させる工程が必要となる。また、２回のマスク材の配置マージンをとらなければならないため、ｎＭＯＳ領域とｐＭＯＳ領域とを隔てる素子分離領域幅を大きくする必要がある。また、非特許文献５では、レジスト剥離を容易にするため、レジスト除去のＷｅｔＢＡＲＣ層をレジストとキャップ材料との間に配置させることが記載されているが、露光及び現像を行った後の断面寸法を同じにするのが困難となり、微細な寸法パターンには対応できなくなる。したがって、非特許文献５の技術は、微細なＣＭＯＳ回路の製造プロセスにも適していない。
【００１６】
非特許文献４の技術では、図６で示すように、ｎＭＯＳ領域のＤｙＯキャップ層に選択的に親水性レジストを形成して、ｐＭＯＳ領域の下地ゲート絶縁膜に対して選択的にＤｙ２Ｏ３を除去する。しかしながら、吸湿性の高い金属キャップ層上に親水性レジストを形成するのは困難であるため、エッチング中にレジストが剥離するということがある。
【００１７】
また、非特許文献６の技術では、ｐＭＯＳから第１のキャップ層を選択的に除去するため、下地ゲート絶縁膜にダメージを与えることがある。
【００１８】
したがって、ＣＭＯＳ回路の閾値電圧を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を製造できる技術が求められた。
【課題を解決するための手段】
【００１９】
本発明によれば、
ｎＭＯＳトランジスタ領域とｐＭＯＳトランジスタ領域とが設けられた半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜を形成する工程と、
前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に選択的にマスク膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記マスク膜上に第１の金属元素を含む第１のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜に前記第１の金属元素を拡散させる工程と、
前記マスク膜、及び、前記第１のキャップ膜を選択的に除去する工程と、
前記第１の金属元素が拡散した前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記第１の金属元素が拡散した前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜にそれぞれ前記第２の金属元素を拡散させる工程と、
を含む、半導体装置の製造方法が提供される。
【００２０】
また、本発明によれば、
半導体基板と、
前記半導体基板上に形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
を有し、
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、シリコン酸化膜より誘電率の高いゲート絶縁膜を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、第１、第２の金属元素を含み、前記第１の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有し、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の金属元素を含まず、かつ、前記第２の金属元素を含み、前記第２の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有する、半導体装置が提供される。
【００２１】
この発明によれば、ｎＭＯＳトランジスタ領域には、下地ゲート絶縁膜、及び、第１のキャップ膜からなる積層構造を形成し、ｐＭＯＳトランジスタ領域には、下地ゲート絶縁膜、マスク膜及び第１のキャップ膜からなる積層構造を形成し、その後、第１のキャップ膜に含まれる第１の金属元素を拡散させる。これにより、ｎＭＯＳトランジスタ領域の下地ゲート絶縁膜には、第１の金属元素を拡散させるが、ｐＭＯＳトランジスタ領域の下地ゲート絶縁膜には、第１の金属元素を拡散させないようにすることができる。したがって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを１回のマスク形成で作りわけることができる。また、本発明の方法では、下地ゲート絶縁膜から金属キャップ膜を剥離する工程がないため、下地ゲート絶縁膜にダメージを与える懸念は低減される。さらに、下地ゲート絶縁膜に第２の金属元素を拡散させることで、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの閾値電圧を効果的に制御することができる。したがって、ＣＭＯＳ回路の閾値を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を得ることが可能になる。
【発明の効果】
【００２２】
本発明によれば、ＣＭＯＳ回路の閾値を簡易なプロセスで制御して、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態に係る製造方法を説明する模式的な断面図である。
【図２】実施の形態に係る製造方法を説明する模式的な断面図である。
【図３】実施の形態に係る製造方法を説明する模式的な断面図である。
【図４】実施の形態に係る製造方法を説明する模式的な断面図である。
【図５】実施の形態に係る製造方法を説明する模式的な断面図である。
【図６】非特許文献４に記載された図である。
【図７】非特許文献５に記載された図である。
【図８】非特許文献６に記載された図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２５】
図１〜５は、本実施形態の半導体装置の製造方法を示す図である。本実施形態の半導体装置の製造方法は、ｎＭＯＳトランジスタ領域１０とｐＭＯＳトランジスタ領域２０とが設けられた半導体基板１０１のｎＭＯＳトランジスタ領域１０、及び、ｐＭＯＳトランジスタ領域２０に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜１０６を形成する工程（図１（ｂ））と、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６上に選択的にマスク膜１０７を形成する工程（図１（ｃ））と、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６、及び、ｐＭＯＳトランジスタ領域２０のマスク膜１０７上に第１の金属元素（Ｍ１）を含む第１のキャップ膜１０８を形成する工程（図２（ａ））と、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６に第１の金属元素（Ｍ１）を拡散させる工程（図２（ｂ））と、マスク膜１０７、及び、第１のキャップ膜１０８を選択的に除去する工程（図３（ａ））と、第１の金属元素（Ｍ１）が拡散したｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６、及び、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６上に第２の金属元素（Ｍ２）を含む第２のキャップ膜１１１を形成する工程（図３（ｂ））と、ｎＭＯＳトランジスタ領域１０の第１の金属元素（Ｍ１）が拡散した下地ゲート絶縁膜１１２、及び、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６にそれぞれ第２の金属元素（Ｍ２）を拡散させる工程（図４（ａ））と、を含む。
【００２６】
本実施形態において、ｎＭＯＳトランジスタ領域１０とは、ｎＭＯＳＦＥＴが形成される領域であり、ｐＭＯＳトランジスタ領域２０とは、ｐＭＯＳＦＥＴが形成される領域である。以下、具体的に本実施形態の製造方法の一例について説明する。半導体基板１０１としては、例えばｐ型シリコン基板を用いる。公知の技術を用いて、半導体基板１０１に素子分離層１０２を形成した後、半導体基板１０１に不純物をイオン注入し、ｎＭＯＳトランジスタ領域１０にｐウェル１０３、ｐＭＯＳトランジスタ領域２０にｎウェル２０３を形成する（図１（ａ））。
【００２７】
ついで、例えば、高速熱酸化（Ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）法などを用いて、膜厚０．２〜２ｎｍの界面ゲート絶縁膜１０５を形成する。界面ゲート絶縁膜１０５は、少なくともシリコン（Ｓｉ）を含む絶縁膜とすることができ、ＳｉＯ２膜とすることが好ましい。界面ゲート絶縁膜１０５の形成工程の一例として、例えば、酸素雰囲気中、温度７００℃の条件下で膜厚０．５ｎｍのＳｉＯ２膜を形成するものが挙げられる。その後、界面ゲート絶縁膜１０５の上に、例えば、原子層堆積（ＡＬＤ）法、又は、化学蒸着（ＣＶＤ）法を用いて下地ゲート絶縁膜１０６を形成する（図１（ｂ））。本実施形態において、下地ゲート絶縁膜１０６は、シリコン酸化膜より誘電率の高い絶縁膜であり、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）等の金属元素を含む金属酸化膜とすることができる。具体的には、下地ゲート絶縁膜１０６は、ＨｆＯ２膜とすることができる。下地ゲート絶縁膜１０６の膜厚は、１〜３ｎｍ程度とし、例えば、２ｎｍとすることができる。
【００２８】
ついで、マスク膜１０７を形成する（図１（ｃ））。マスク膜１０７は、例えばシリコン酸化膜とすることができる。シリコン酸化膜は、テトラエエトキシシラン（ＴＥＯＳ）又は、シランを用いた、ＣＶＤ法により形成させることができる。マスク膜１０７は、スパッタ法により形成させてよい。マスク膜１０７の膜厚は、第１のキャップ膜１０８の種類と成膜量によって決めることができるが、例えば、１〜１０ｎｍとすることができる。マスク膜１０７をシリコン酸化膜とし、第１の金属元素がシリケートを容易に形成する場合は、マスク膜１０７の膜厚は、第１のキャップ膜１０８より厚くすることが好ましく、例えば、３ｎｍとすることができる。その後、公知のリソグラフィー技術、及び、エッチング技術を用いて、ｎＭＯＳトランジスタ領域１０のマスク膜１０７を選択的に除去する。マスク膜１０７をシリコン酸化膜とする場合、エッチングには、弗化水素酸を用いることが好ましい。
【００２９】
ついで、例えば、ＡＬＤ法、又は、スパッタ法を用いて、第１のキャップ膜１０８を成膜する（図２（ａ））。本実施形態において、第１のキャップ膜１０８は、第１の金属元素（Ｍ１）を含有する金属酸化膜（Ｍ１Ｏｘ膜）とすることができる。Ｍ１としては、ＩＩａ族又はＩＩＩａ族とすることができ、具体的には、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）とすることができ、Ｌａ酸化膜とすると好ましい。第１のキャップ膜１０８の膜厚は、界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜１０６のそれぞれの膜厚を考慮して設計することができる。具体的には、界面ゲート絶縁膜１０５の膜厚と下地ゲート絶縁膜１０６の膜厚との合計より薄くすることが好ましく、例えば、０．４ｎｍとすることができる。
【００３０】
その後、第１のキャップ膜１０８の表面を熱処理し、ｎＭＯＳトランジスタ領域１０の界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜１０６内に第１の金属元素を拡散させる（図２（ｂ））。熱処理温度としては、９５０℃以上とすることができ、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）又は窒素（Ｎ２）等の不活性ガス雰囲気下で熱処理することが好ましい。これにより、ｎＭＯＳトランジスタ領域１０では、界面ゲート絶縁膜１０５及び下地ゲート絶縁膜１０６に第１の金属元素Ｍ１が熱拡散する。したがって、ｎＭＯＳトランジスタ領域１０の界面ゲート絶縁膜１０５は、第１の金属元素を含有する界面ゲート絶縁膜（Ｍ１含有界面ゲート絶縁膜）１０９となり、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６は、第１の金属元素を含有する下地ゲート絶縁膜（Ｍ１含有下地ゲート絶縁膜）１１０となる。一方、ｐＭＯＳトランジスタ領域２０では、マスク膜１０７が第１の金属元素の拡散を遮断するため、第１の金属元素は、下地ゲート絶縁膜１０６には、到達しない。なお、マスク膜１０７と第１のキャップ膜１０８との界面には、マスク膜１０７と第１のキャップ膜１０８との反応層が形成されていてもよい。
【００３１】
ついで、マスク膜１０７を選択的に除去する（図３（ａ））。このとき、ｐＭＯＳトランジスタ領域２０のマスク膜１０７と第１のキャップ膜１０８との界面にマスク膜１０７と第１のキャップ膜１０８との反応層が形成されている場合は、この反応層も除去できる条件を採用する。具体的な条件は、第１のキャップ膜１０８の組成に依存するが、Ｌａ酸化物又はＹ酸化物の場合、ジヒドロフラン（ＤＨＦ）のみで処理してもよいし、硝酸、又は、硫酸と過酸化水素水との混合水溶液で処理した後、ＤＨＦで処理してもよい。また、第１のキャップ膜１０８として、Ｍｇ酸化膜を選択した場合は、ＤＨＦを用いることが好ましい。
【００３２】
その後、例えば、ＡＬＤ法、又は、スパッタ法により、第２のキャップ膜１１１を形成する（図３（ｂ））。本実施形態において、第２のキャップ膜１１１とは、第２の金属元素（Ｍ２）を含有する金属酸化膜（Ｍ２Ｏｘ膜）とすることができる。第２の金属元素は、アルミニウム（Ａｌ），チタン（Ｔｉ）及びタンタル（Ｔａ）のいずれか１種、又は組み合わせとすることが好ましい。具体的には、第２のキャップ膜１１１は、Ａｌ２Ｏ３膜とすることができる。第２のキャップ膜１１１の膜厚は、第１のキャップ膜１０８より厚くすることが好ましく、例えば、０．６ｎｍとすることができる。
【００３３】
ついで、第２のキャップ膜１１１の表面を熱処理し、下地に第２の金属元素を拡散させる（図４（ａ））。熱処理条件としては、第１のキャップ膜１０８の熱拡散と同様な条件とすることができる。これにより、ｎＭＯＳトランジスタ領域１０では、Ｍ１含有下地ゲート絶縁膜１１０に第２の金属元素が熱拡散して、第１、第２の金属元素を含有する下地ゲート絶縁膜（Ｍ１／Ｍ２含有下地ゲート絶縁膜）１１２となり、ｐＭＯＳトランジスタ領域２０では、下地ゲート絶縁膜１０６に第２の金属元素が熱拡散して、第２の金属元素を含有する下地ゲート絶縁膜（Ｍ２含有下地ゲート絶縁膜）２１２となる。このとき、ｎＭＯＳトランジスタ領域１０のＭ１含有界面ゲート絶縁膜１０９、及び、ｐＭＯＳトランジスタ領域２０の界面ゲート絶縁膜１０５は一度熱処理されているため、第２の金属元素の熱拡散が抑制される。
【００３４】
その後、Ｍ１／Ｍ２含有下地ゲート絶縁膜１１２、及び、Ｍ２含有下地ゲート絶縁膜２１２の上面に金属電極膜１１４ａ、及び、ポリシリコン膜１１５ａを順に形成し（図４（ｂ））、反応性イオンエッチング（ＲＩＥ）などの公知のエッチング技術を用いて、金属電極１１４、２１４、及び、ポリシリコン電極１１５、２１５に加工し、ゲート電極構造を形成する（図５（ａ））。金属電極膜１１４ａの材料は、仕事関数が、４．３〜４．８ｅＶとなる金属、又は、金属窒化物とすることができる。
【００３５】
さらに、公知の技術を用いて、ゲート電極構造をマスクとして、ｎＭＯＳトランジスタ領域１０及びｐＭＯＳトランジスタ領域２０の半導体基板１０１内にそれぞれｎ型不純物及びｐ型不純物をイオン注入し、浅いエクステンション層１１６、２１６を含むソース／ドレイン領域１１７、２１７を形成する。ついで、公知の方法でゲート側壁絶縁膜１１９、２１９を形成した後、ソース／ドレイン領域１１７、２１７にＮｉＳｉなどからなるコンタクト層１１８、２１８を形成する。その後、ＳｉＯ２等の層間絶縁膜１２０を形成して（図５（ｂ））、配線構造等を作製し、半導体装置を完成させる。
【００３６】
このように製造された半導体装置は、図５（ｂ）で示すように、半導体基板１０１のｎＭＯＳトランジスタ領域１０にｎＭＯＳトランジスタが形成され、ｐＭＯＳトランジスタ領域２０に、ｐＭＯＳトランジスタが形成されている。ｎＭＯＳトランジスタは、界面ゲート絶縁膜１０９、及び、下地ゲート絶縁膜１１２の二層のゲート絶縁膜を備え、ｐＭＯＳトランジスタは、界面ゲート絶縁膜１０５、及び、下地ゲート絶縁膜２１２の二層のゲート絶縁膜を備えている。界面ゲート絶縁膜１０９の膜厚と下地ゲート絶縁膜１１２の膜厚の合計は、第１のキャップ膜１０８の厚みの分だけ、界面ゲート絶縁膜１０５の膜厚と下地ゲート絶縁膜２１２の膜厚との合計よりも大きくなっている。
【００３７】
下地ゲート絶縁膜１１２は、第１、第２の金属元素を含み、第１の金属元素の含有量がそれぞれ半導体基板１０１に向かって垂直方向に小さくなる濃度勾配を有している。具体的には、下地ゲート絶縁膜１１２とゲート電極１１４との界面における第１の金属元素の濃度は、界面ゲート絶縁膜１０９とｐウェル１０３との界面における第１の金属元素の濃度よりも高い。
【００３８】
一方、下地ゲート絶縁膜２１２は、第１の金属元素を含んでおらず、かつ、第２の金属元素を含み、第２の金属元素の含有量が半導体基板１０１に向かって垂直方向に小さくなる濃度勾配を有している。具体的には、下地ゲート絶縁膜２１２とゲート電極２１４との界面における第２の金属元素の濃度は、界面ゲート絶縁膜１０６とｎウェル２０３との界面における第１の金属元素の濃度よりも高い。
【００３９】
このように本実施形態の方法で得られた半導体装置では、下地ゲート絶縁膜とゲート電極と第１、第２の金属元素を設計することにより、閾値電圧を所望のものに制御してパファーマンスの高い半導体装置とすることができる。
【００４０】
つづいて本実施形態の効果について説明する。本実施形態の方法によれば、ｎＭＯＳトランジスタ領域１０には、下地ゲート絶縁膜１０６、及び、第１のキャップ膜１０８からなる積層構造を形成し、ｐＭＯＳトランジスタ領域２０には、下地ゲート絶縁膜１０６、マスク膜１０７及び第１のキャップ膜１０８からなる積層構造を形成し、その後、第１のキャップ膜１０８に含まれる第１の金属元素を拡散させる。これにより、ｎＭＯＳトランジスタ領域１０の下地ゲート絶縁膜１０６には、第１の金属元素を拡散させるが、ｐＭＯＳトランジスタ領域２０の下地ゲート絶縁膜１０６には、第１の金属元素を拡散させないようにすることができる。したがって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを１回のマスク形成で作りわけることができる。また、本実施形態の方法では、下地ゲート絶縁膜１０６から金属キャップ膜を剥離する工程がないため、下地ゲート絶縁膜１０６にダメージを与える懸念は低減される。さらに、下地ゲート絶縁膜１０６に第２の金属元素を拡散させることで、ｎＭＯＳトランジスタ１０とｐＭＯＳトランジスタ２０との閾値電圧を効果的に制御することができる。したがって、ＣＭＯＳ回路の閾値を簡易なプロセスで制御し、かつ、信頼性の高い半導体装置を得ることが可能になる。
【００４１】
ｎＭＯＳＦＥＴのゲートリーク電流は、半導体基板１０１からの電子注入が主である一方、ｐＭＯＳＦＥＴは逆に正孔電流が半導体基板１０１から流れる。一般的には、電子電流の方が流れやすいとされやすいが、本実施形態の製造方法で製造されたＣＭＯＳでは、第１のキャップ膜１０８の膜厚分だけ、ｎＭＯＳＦＥＴの酸化膜換算膜厚（ＥＯＴ）が、ｐＭＯＳＦＥＴに比べて厚くなっている。したがって、より効果的にゲートリーク電流を抑制させることができる。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４３】
１０ ｎＭＯＳトランジスタ領域
２０ ｐＭＯＳトランジスタ領域
１０１ 半導体基板
１０２ 素子分離層
１０３ ｐウェル
１０５ 界面ゲート絶縁層
１０６ 下地ゲート絶縁膜
１０７ マスク膜
１０８ 第１のキャップ膜
１０９ 第１の金属元素を含有する界面ゲート絶縁膜
１１０ 第１の金属元素を含有する下地ゲート絶縁膜
１１１ 第２のキャップ膜
１１２ 第１、第２の金属元素を含有する下地ゲート絶縁膜
１１４ 金属電極
１１４ａ 金属電極膜
１１５ ポリシリコン電極
１１５ａ ポリシリコン膜
１１６ エクステンション層
１１７ ソース／ドレイン領域
１１８ コンタクト層
１１９ ゲート側壁絶縁膜
１２０ 層間絶縁膜
２０３ ｎウェル
２１２ 第２の金属元素を含有する下地ゲート絶縁膜
２１４ 金属電極
２１５ ポリシリコン電極
２１６ エクステンション層
２１７ ソース／ドレイン領域
２１８ コンタクト層
２１９ ゲート側壁絶縁膜
【特許請求の範囲】
【請求項１】
ｎＭＯＳトランジスタ領域とｐＭＯＳトランジスタ領域とが設けられた半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜を形成する工程と、
前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に選択的にマスク膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記マスク膜上に第１の金属元素を含む第１のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜に前記第１の金属元素を拡散させる工程と、
前記マスク膜、及び、前記第１のキャップ膜を選択的に除去する工程と、
前記第１の金属元素が拡散した前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記第１の金属元素が拡散した前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜にそれぞれ前記第２の金属元素を拡散させる工程と、
を含む、半導体装置の製造方法。
【請求項２】
前記下地ゲート絶縁膜を形成する前記工程の前に、前記半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域にシリコン（Ｓｉ）を含む界面ゲート絶縁膜を形成させる工程を含み、
前記第１の金属元素を拡散させる前記工程において、前記界面ゲート絶縁膜に前記第１の金属元素を拡散させる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下地ゲート絶縁膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の金属元素は、ＩＩａ族、又は、ＩＩＩａ族の金属元素を含む、請求項１乃至３いずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の金属元素は、少なくともアルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のいずれかを含む、請求項１乃至４いずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の金属元素が拡散した前記下地ゲート絶縁膜上にゲート電極を形成する工程をさらに含み、
前記ゲート電極を形成する前記工程において、仕事関数が４．３〜４．８ｅＶとなる金属、又は、金属窒化物を含有する層を前記下地ゲート絶縁膜上に形成する、請求項１乃至５いずれか１項に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
を有し、
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、シリコン酸化膜より誘電率の高いゲート絶縁膜を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、第１、第２の金属元素を含み、前記第１の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有し、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の金属元素を含まず、かつ、前記第２の金属元素を含み、前記第２の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有する、半導体装置。
【請求項８】
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、前記ゲート絶縁膜上にゲート電極を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、前記半導体基板に形成されたｐウェルに接しており、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記半導体基板に形成されたｎウェルに接しており、
前記ｎＭＯＳトランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極との界面における前記第１の金属元素の濃度が、前記ゲート絶縁膜と前記ｎウェルとの界面における前記第１の金属元素の濃度よりも高く、
前記ｐＭＯＳトランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極との界面における前記第２の金属元素の濃度が、前記ゲート絶縁膜と前記ｐウェルとの界面における前記第２の金属元素の濃度よりも高い、請求項７に記載の半導体装置。
【請求項９】
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜の膜厚が前記ｐＭＯＳトランジスタの前記ゲート絶縁膜の膜厚よりも大きい、請求項７又は８に記載の半導体装置。
【請求項１】
ｎＭＯＳトランジスタ領域とｐＭＯＳトランジスタ領域とが設けられた半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域に、シリコン酸化膜より誘電率の高い下地ゲート絶縁膜を形成する工程と、
前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に選択的にマスク膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記マスク膜上に第１の金属元素を含む第１のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜に前記第１の金属元素を拡散させる工程と、
前記マスク膜、及び、前記第１のキャップ膜を選択的に除去する工程と、
前記第１の金属元素が拡散した前記ｎＭＯＳトランジスタ領域の前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜上に第２の金属元素を含む第２のキャップ膜を形成する工程と、
前記ｎＭＯＳトランジスタ領域の前記第１の金属元素が拡散した前記下地ゲート絶縁膜、及び、前記ｐＭＯＳトランジスタ領域の前記下地ゲート絶縁膜にそれぞれ前記第２の金属元素を拡散させる工程と、
を含む、半導体装置の製造方法。
【請求項２】
前記下地ゲート絶縁膜を形成する前記工程の前に、前記半導体基板の前記ｎＭＯＳトランジスタ領域、及び、前記ｐＭＯＳトランジスタ領域にシリコン（Ｓｉ）を含む界面ゲート絶縁膜を形成させる工程を含み、
前記第１の金属元素を拡散させる前記工程において、前記界面ゲート絶縁膜に前記第１の金属元素を拡散させる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記下地ゲート絶縁膜は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の金属元素は、ＩＩａ族、又は、ＩＩＩａ族の金属元素を含む、請求項１乃至３いずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の金属元素は、少なくともアルミニウム（Ａｌ）、チタン（Ｔｉ）及びタンタル（Ｔａ）のいずれかを含む、請求項１乃至４いずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の金属元素が拡散した前記下地ゲート絶縁膜上にゲート電極を形成する工程をさらに含み、
前記ゲート電極を形成する前記工程において、仕事関数が４．３〜４．８ｅＶとなる金属、又は、金属窒化物を含有する層を前記下地ゲート絶縁膜上に形成する、請求項１乃至５いずれか１項に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
を有し、
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、シリコン酸化膜より誘電率の高いゲート絶縁膜を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、第１、第２の金属元素を含み、前記第１の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有し、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記第１の金属元素を含まず、かつ、前記第２の金属元素を含み、前記第２の金属元素の含有量が前記半導体基板に向かって垂直方向に小さくなる濃度勾配を有する、半導体装置。
【請求項８】
前記ｎＭＯＳトランジスタ、及び、前記ｐＭＯＳトランジスタは、それぞれ、前記ゲート絶縁膜上にゲート電極を備え、
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜は、前記半導体基板に形成されたｐウェルに接しており、
前記ｐＭＯＳトランジスタの前記ゲート絶縁膜は、前記半導体基板に形成されたｎウェルに接しており、
前記ｎＭＯＳトランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極との界面における前記第１の金属元素の濃度が、前記ゲート絶縁膜と前記ｎウェルとの界面における前記第１の金属元素の濃度よりも高く、
前記ｐＭＯＳトランジスタにおいて、前記ゲート絶縁膜と前記ゲート電極との界面における前記第２の金属元素の濃度が、前記ゲート絶縁膜と前記ｐウェルとの界面における前記第２の金属元素の濃度よりも高い、請求項７に記載の半導体装置。
【請求項９】
前記ｎＭＯＳトランジスタの前記ゲート絶縁膜の膜厚が前記ｐＭＯＳトランジスタの前記ゲート絶縁膜の膜厚よりも大きい、請求項７又は８に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−３３６９４（Ｐ２０１２−３３６９４Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７１７７３（Ｐ２０１０−１７１７７３）
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年７月３０日（２０１０．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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