【課題】金属ゲートトランジスタ、集積回路、システム、およびその製造方法を提供する。
【解決手段】半導体デバイスであって、第１MOS構造は、基板上に配置された第１ゲート誘電体、前記第１ゲート誘電体上に配置された第１仕事関数金属層、および前記第１仕事関数金属層上に配置された第１ケイ化物を含み、且つ第２MOS構造は、前記基板上に配置された第２ゲート誘電体、前記第２ゲート誘電体上に配置された第２仕事関数金属層、および前記第２仕事関数金属層上に配置された第２ケイ化物を含む半導体デバイス。 （もっと読む）

【課題】ソース・ドレイン領域の大きさの違いに起因する特性のばらつきを抑制できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】ソース・ドレイン領域が小さいトランジスタＡのゲート電極２９ａの両側には例えば幅が３８ｎｍのサイドウォール３２ａを配置する。また、ソース・ドレイン領域が大きいトランジスタＢのゲート電極２９ｂの両側には、サイドウォール３２ａと同じ幅のサイドウォール３２ｂに加えて、例えば幅が５ｎｍのサイドウォール３３ｂを配置する。これにより、熱処理する際にソース・ドレイン領域の大きさの違いによるゲート電極の下方への過剰な不純物の拡散が回避でき、所定の特性を得ることができる。 （もっと読む）

【課題】ＥＯＴを小さく保ちつつ、より高い実効仕事関数を有する半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０１のｎ型活性領域１０３の上に形成された第１のゲート絶縁膜１０７と、第１のゲート絶縁膜１０７の上に形成された第１のゲート電極１１１とを有している。第１のゲート絶縁膜１０７は、ハフニウム及びアルミニウムを含み、且つ中央部において上部及び下部よりもアルミニウムの濃度が高い。第１のゲート電極１１１はチタンを含む。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】ＭＯＳＦＥＴの性能をより向上する。
【解決手段】半導体装置の製造方法は、半導体基板１１上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、マスク層１９を用いて積層膜を加工し、半導体基板１１上にゲート絶縁膜１５及びメタルゲート電極１６を含むゲート構造を形成する工程と、ゲート構造の側面に、絶縁物からなる側壁２０を形成する工程と、側壁２０をマスクとして半導体基板１１に不純物を導入し、エクステンション領域２１及びハロー領域２２を形成する工程と、側壁２０をマスクとして半導体基板１１を掘り下げ、半導体基板１１にリセス領域２６を形成する工程と、リセス領域２６にＳｉＧｅ層２７を形成する工程と、側壁２０の側面に、絶縁物からなる側壁２８を形成する工程と、マスク層１９をドライエッチングする工程とを含む。 （もっと読む）

【課題】同一の半導体基板上に、高性能な低電圧ＭＩＳＦＥＴ、高信頼なＭＯＮＯＳ型不揮発性メモリおよび高電圧ＭＩＳＦＥＴを形成する。
【解決手段】ロジック回路などに使用される低電圧ＭＩＳＦＥＴの形成領域において、キャップ酸化膜をマスクにすることによってダミーゲート電極上にシリサイドが形成されるのを防ぎ、ダマシンプロセスを用いて低電圧ＭＩＳＦＥＴのゲートをｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０で形成する際の形成工程を簡略化する。また、ダミーゲート電極除去時のＲＩＥによりダメージを受けたゲート絶縁膜を一旦除去し、新たにゲート酸化膜１７を形成することで素子の信頼性を確保する。 （もっと読む）

【課題】 高耐圧の薄膜トランジスタと高電流駆動能力を持った薄膜トランジスタを同一基板上に形成する。
【解決手段】 絶縁性基板上に形成され、半導体層、ソース領域、ドレイン領域で構成される薄膜トランジスタを備えるトランジスタ回路において、半導体層の下側に第１の絶縁層を介してボトムゲート層があり、半導体層を挟んでボトムゲート層と対向する側に第２の絶縁層を介してトップゲート層を具備した少なくとも一つの第１の薄膜トランジスタと、半導体層の下側に第１の絶縁層を介してボトムゲート層のみを具備する少なくとも一つの第２の薄膜トランジスタと、を同一基板上に形成したことを特徴とする。 （もっと読む）

【課題】一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォール（ＳＷ）幅を形成する方法を提供する。
【解決手段】基板上にゲート絶縁膜及びゲート電極材料の積層工程、第１領域にゲート長の長い第１ゲート電極の形成工程、全面に第１絶縁膜の形成工程、第２領域に第１絶縁膜を含むゲート長の短い第２ゲート電極の形成工程、全面に第２絶縁膜の形成する工程、第２ゲート電極側壁に第２絶縁膜からなる第２ＳＷ形成工程、第１ゲート電極側壁に第１及び第２絶縁膜からなる第１ＳＷ形成工程、少なくとも第１領域の露出した基板上に選択エピ層の形成工程、選択エピ層を介して基板にイオン注入し、ＥＳＤ構造を形成する工程を備える製造方法。 （もっと読む）

【課題】配線間の寄生容量を十分に低減できる構成を備えた半導体装置を提供することを課題の一とする。
【解決手段】金属薄膜の一部または全部を酸化させた第１の層と酸化物半導体層の積層を用いるボトムゲート構造の薄膜トランジスタにおいて、ゲート電極層と重なる酸化物半導体層の一部上に接するチャネル保護層となる酸化物絶縁層を形成し、その絶縁層の形成時に酸化物半導体層の積層の周縁部（側面を含む）を覆う酸化物絶縁層を形成する。 （もっと読む）

【課題】 マスク工程数を低減可能な半導体装置の製造方法を提供する。
【解決手段】
ＣＭＯＳ製造プロセスにおいて、ＮＭＯＳ及びＰＭＯＳの形成領域のゲート電極の加工を共通のマスクパターンを用いて同時に行い、ゲート電極を加工後、各ＮＭＯＳ及びＰＭＯＳの形成領域において、夫々、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を、ゲート電極をマスクとする共通のマスクパターンを用いて行なうことでマスク工程数を低減する。 （もっと読む）

【課題】例えば大きな電荷キャリア移動度を有する半導体装置を製作する方法を提供する。
【解決手段】複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタのゲート絶縁膜の酸化膜換算膜厚の厚膜化を抑制しつつ、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｎ型，ｐ型ＭＩＳトランジスタを実現する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタｎＴｒ，ｐＴｒを備えている。第１のＭＩＳトランジスタｎＴｒは、第１の活性領域１０ａ上に形成され、第１の高誘電率膜１４Ｘａを有する第１のゲート絶縁膜１４Ａと、第１のゲート電極１８Ａとを備えている。第２のＭＩＳトランジスタｐＴｒは、第２の活性領域１０ｂ上に形成され、第２の高誘電率膜１４ｘを有する第２のゲート絶縁膜１４Ｂと、第２のゲート電極１８Ｂとを備えている。第２の高誘電率膜１４ｘは、第１の調整用金属を含む。第１の高誘電率膜１４Ｘａは、第２の高誘電率膜１４ｘよりも窒素濃度が高く、且つ、第１の調整用金属を含まない。 （もっと読む）

【課題】配線の設計自由度が高く、ゲート電極及びソース／ドレイン領域に接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）基体２１上にゲート電極３１を形成し、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成した後、（ｂ）第１層間絶縁層４１に溝状の第１コンタクト部４３を形成し、（ｃ）全面に第２層間絶縁層５１を形成した後、（ｄ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に孔状の第２コンタクト部５３を形成し、その後、（ｅ）第２層間絶縁層５１上に、第２コンタクト部５３と接続された配線６１を形成する各工程から成る。 （もっと読む）

【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】例えば大きな電荷キャリア移動度を有する半導体装置を提供する。
【解決手段】半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。 （もっと読む）

【課題】ロジック形成領域の低抵抗化と、メモリデバイスが有するキャパシタの低リーク電流化とを両立させることができる半導体技術を提供する。
【解決手段】ゲート構造５の間のソース・ドレイン領域４上と、ゲート構造５５間のソース・ドレイン領域５４上とに、無指向性スパッタ法を用いて金属材料を堆積する。この金属材料と半導体基板１とを互いに反応させて、ソース・ドレイン領域４，５４の上面内にコバルトシリサイド膜９，５９をそれぞれ形成する。そして、コバルトシリサイド膜９に電気的に接続されるキャパシタ１１を形成する。ゲート構造５間の距離ｄｍと、ゲート構造５の高さｈとで規定される第１のゲートアスペクト比は、ゲート構造５５間の距離ｄｒ１と、ゲート構造５５の高さｈとで規定される第２のゲートアスペクト比よりも大きい。 （もっと読む）

【課題】素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｈｆを含む高誘電率ゲート絶縁膜３上にゲート電極１３、１４を有する相補型電界効果型トランジスタにおいて、ゲート電極１３、１４の少なくともゲート絶縁膜３に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上のゲート電極１４に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上のゲート電極１３に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含む半導体装置を提供する。 （もっと読む）

【課題】 特性の優れた高耐圧トランジスタを形成することができる素子分離膜の形成方法を提供する。
【解決手段】
基板上にまず先にゲート酸化膜１０２を形成しておき、その上にＣＭＰストッパ膜１０４を形成後、ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチ１０８を形成する。また、トレンチ内をフィールド絶縁膜で充填する前に、ライナー絶縁膜１１２をトレンチ内壁に形成し、ＣＭＰストッパ膜の下のゲート酸化膜の側面の凹み部分をライナー絶縁膜で埋め込むことにより、ゲート酸化膜の側方の素子分離膜に空隙（ボイド）が形成されるのを抑止する。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１のスイッチング素子を有するハイサイドスイッチング素子と、第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子とを備えている。第２のスイッチング素子のサイズは第３のスイッチング素子のサイズよりも大きく、０＜（第３のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第３のスイッチング素子の閾値電圧）より大きくなると第３のスイッチング素子はオフし、接続点の電位が、−（第３のスイッチング素子の閾値電圧）より小さくなると第３のスイッチング素子はオンする。 （もっと読む）

【課題】 被保護素子であるＭＯＳＦＥＴと、静電保護用のＭＯＳＦＥＴを同一基板上に搭載する半導体装置において、高い保護能力を備えながらも少ない工程数で製造することができる半導体装置を提供する。
【解決手段】 低濃度領域６，１５，１６、ゲート電極１１，１２，１３を形成した後、全面に絶縁膜を成膜する。そして、レジストパターンをマスクにエッチングを行って、領域Ａ１及びＡ３内においては、ゲート電極の一部上方から低濃度領域の一部上方にかけてオーバーラップするように残存させ（２１ａ，２１ｃ）、領域Ａ２内においてはゲート電極の側壁に残存させる（２１ｂ）。その後、ゲート電極１１〜１３及び絶縁膜２１ａ〜２１ｃをマスクとして高濃度イオン注入を行った後、シリサイド化の工程を行う。 （もっと読む）