半導体装置および半導体装置の製造方法
【課題】素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｈｆを含む高誘電率ゲート絶縁膜３上にゲート電極１３、１４を有する相補型電界効果型トランジスタにおいて、ゲート電極１３、１４の少なくともゲート絶縁膜３に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上のゲート電極１４に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上のゲート電極１３に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含む半導体装置を提供する。
【解決手段】Ｈｆを含む高誘電率ゲート絶縁膜３上にゲート電極１３、１４を有する相補型電界効果型トランジスタにおいて、ゲート電極１３、１４の少なくともゲート絶縁膜３に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上のゲート電極１４に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上のゲート電極１３に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含む半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層装置および半導体装置の製造方法に関する。より詳細には、フルシリサイドゲート電極を有する半導体装置およびその製造方法に関し、特にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化に関する。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、ｐｏｌｙ−Ｓｉ（シリコン）電極の空乏化による駆動電流の劣化が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避することで駆動電流の劣化を防ぐ技術が検討されている。
【０００３】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。
【０００４】
例えば、高性能ＣＭＯＳトランジスタではＶｔｈを±０．１Ｖ程度とする必要がある。このため、Ｎ型ＭＯＳＦＥＴではｎ型ｐｏｌｙ−Ｓｉの仕事関数（４．０ｅＶ）程度の材料を、Ｐ型ＭＯＳＦＥＴではｐ型ｐｏｌｙ−Ｓｉの仕事関数（５．２ｅＶ）程度の材料をゲート電極に用いる必要がある。一方、低消費電力ＣＭＯＳトランジスタではＶｔｈを±０．４〜０．５Ｖ程度とする必要がある。このため、Ｎ型ＭＯＳＦＥＴでは実効的な仕事関数が４．４〜４．５ｅＶ程度の材料を、Ｐ型ＭＯＳＦＥＴでは実効的な仕事関数が４．７〜４．８ｅＶ程度の材料をゲート電極に用いる必要がある。
【０００５】
また、近年、次世代のＣＭＯＳトランジスタの微細化・ばらつき抑制のため、超薄膜ＳＯＩデバイス（Ｕｌｔｒａ Ｔｈｉｎ Ｂｏｄｙデバイス：通常ＵＴＢデバイスと呼ばれる）やＦｉｎＦＥＴなどのチャネルの幾何学的形状により、短チャンネル効果を抑制するデバイスの適用が有効であると考えられている。ＵＴＢデバイスやＦｉｎＦＥＴでは通常チャネルにドーパントを添加しないが、チャネルがノンドープの場合、閾値電圧はゲート電極の仕事関数によって制御する必要がある。ＩＴＲＳのロードマップによれば、２５ｎｍ以降のＵＴＢデバイスやＦｉｎＦＥＴにおいて必要な実効仕事関数は、ＭＰＵ／ＡＳＩＣもしくはＬＯＰトランジスタ用にはｍｉｄｇａｐ、ＬＳＴＰトランジスタ用にはｍｉｄｇａｐ±０．１ｅＶであり、１つのチップ上で複数の実効仕事関数をもつメタルゲートを作り分ける必要がある。
【０００６】
これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、非特許文献１では、ＳｉＯ2上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数が変調可能であると述べられている。
【０００７】
また、ｐｏｌｙ−Ｓｉ電極をＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したフルシリサイドゲート電極に関する技術が最近注目されている。例えば、特許文献１には、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極をＮｉで完全にシリサイド化したＮｉシリサイド電極が記載されている。そして、この技術によれば、（１）形成プロセスが従来ＣＭＯＳプロセスと整合性が高く、（２）ＳｉＯ２上でシリサイド化前のｐｏｌｙ−Ｓｉへの不純物添加により閾値電圧制御が行えることが記載されている。これらの特長から、Ｎｉフルシリサイドゲート電極は有望なメタルゲート材料と考えられている。特に、（２）の不純物添加による閾値制御によれば、従来半導体プロセスで用いられている不純物（ｐＭＯＳ：Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、ｎＭＯＳ：Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を用いた場合、ｎ型トランジスタ用には４．２−４．４ｅＶ程度の、またｐ型トランジスタ用には４．７−４．９ｅＶ程度の実効仕事関数が得られている。
【０００８】
このような閾値変化は、シリサイド化時に上記の添加不純物がいわゆる「雪かき」効果によってＮｉＳｉ／ＳｉＯ２界面に偏析することによって起こる。（２）の不純物添加による閾値制御は、ｐＭＯＳ／ｎＭＯＳの作りわけが可能であることからＳｉＯ２をゲート絶縁膜に用いたトランジスタの閾値制御法として有望と考えられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２００５／００６４６３６号明細書
【特許文献２】特開２００８−１９２８２２号公報
【非特許文献】
【００１０】
【非特許文献１】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９〜ｐ．３６２
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の技術にはそれぞれ以下のような問題点が存在する。
【００１２】
異なる仕事関数を持った異種の金属あるいは合金を作り分けるデュアルメタルゲート技術は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのどちらかのゲート上に堆積された層をエッチング除去するプロセスが必要であり、エッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が損なわれる。
【００１３】
また、従来用いられてきたフルシリサイドゲートであるＮｉＳｉフルシリサイドゲート電極の場合、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜をゲート絶縁膜として用いると、ＳｉＯＮなどのＨｆを含まないゲート絶縁膜に比べて仕事関数の制御幅が著しく減少し、実質的には伝導帯、価電子帯の中間であるミッドギャップ位置に固定されてしまうため、技術そのものが適用できない。
【００１４】
さらに、ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため一回のシリサイド化でｎＭＯＳ及びｐＭＯＳトランジスタのＮｉフルシリサイドゲート電極を形成できることが好ましい。そのためにはｎＭＯＳ及びｐＭＯＳトランジスタのＮｉフルシリサイドゲート電極の組成は同一であることが必要である。しかし、同一組成のＮｉフルシリサイドゲート電極でｎＭＯＳ及びｐＭＯＳトランジスタに必要な閾値を実現できる実効仕事関数（高性能バルクトランジスタｎ/ｐＭＯＳ：４．０／５．２ｅＶ、低消費電力バルクトランジスタｎ/ｐＭＯＳ：４．４〜４．５／４．７〜４．８ｅＶ、高性能ノンドープチャネルトランジスタ：ｍｉｄｇａｐ、低消費電力ノンドープチャネルトランジスタｎ／ｐＭＯＳ：ｍｉｄｇａｐ＋０．１／ｍｉｄｇａｐ−０．１ｅＶ）を持つＮｉシリサイド電極は見出されていない。
【００１５】
本発明は、上記従来の課題に対してなされたものであり、上述した問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含むことを特徴とする半導体装置が提供される。
【００１７】
ここで、前記「高誘電率ゲート絶縁膜」の「高誘電率」とは、酸化シリコンよりも誘電率が高いことを意味する。また、「Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし」とは、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドが８０％以上、より好ましくは９０％以上のことを意味する。当該前提は、以下のすべての発明において同様である。
【００１８】
本発明では、ｐチャネル上のゲート電極中のＮｉシリサイドの結晶相が実質的にＮｉＳｉ２であることが好ましい。ここでいう「Ｎｉシリサイドの結晶相が実質的にＮｉＳｉ２である」とは、Ｎｉシリサイド中の全体積の中で９０％以上が結晶化したＮｉＳｉ２であることを指し、全体積の中で残りの１０％以下は、例えば他の組成の結晶化Ｎｉシリサイド、非晶質ＮｉＳｉ２などである場合をいう（以下「Ｎｉシリサイドの結晶相が実質的にＮｉＳｉ２である」とはこのことを指す）。
【００１９】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置が提供される。
【００２０】
本発明では、前記nチャネル上のゲート電極中のＮｉシリサイドの結晶相が実質的にＮｉＳｉ２であることが好ましい。
【００２１】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタにおいて、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置が提供される。
【００２２】
本発明では、前記ｎチャネルおよびｐチャネル上のゲート電極中のＮｉシリサイドの結晶相が実質的にＮｉＳｉ２であることが好ましい。
【００２３】
本発明では、前記Ｎｉシリサイドと前記ゲート絶縁膜との界面に含まれる前記元素の濃度は、前記界面近傍において、１×１０２０ｃｍ−３以上であることが好ましい。なお、前記ゲート絶縁膜としてＨｆＳｉＯまたはＨｆＳｉＯＮを含む絶縁膜を用いることができる。この場合ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することが好ましい。
【００２４】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネルトランジスタが形成される第一領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第一不純物元素が添加されており、ｎチャネルトランジスタが形成される第二領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第二不純物元素が添加されており、前記第一領域及び前記第二領域のトランジスタよりも閾値電圧が低く電流駆動能力が高いトランジスタが形成される第三領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には前記第一不純物元素及び前記第二不純物元素が添加されないことを特徴とする半導体装置が提供される。
【００２５】
本発明では、前記第一、第二、及び第三領域上のチャネル中の不純物量が実質的に同一であることが好ましい。さらに、前記第一、第二、及び第三領域上のチャネル中の不純物量が１×１０１６ｃｍ−３以下であることが好ましい。
【００２６】
本発明では、前記第一不純物元素は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素からなるようすることができる。また、前記第二不純物元素は、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素からなるようすることができる。
【００２７】
本発明では、前記第一不純物元素及び前記第二不純物元素の濃度が、前記Ｎｉシリサイドと前記ゲート絶縁膜との前記界面近傍において、１×１０２０ｃｍ−３以上であることが好ましい。
【００２８】
本発明では、前記ゲート絶縁膜としてＨｆＳｉＯまたはＨｆＳｉＯＮを含む絶縁膜を用いることができる。この場合ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することが好ましい。
【００２９】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積した後、第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加するとともに、第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加する工程と、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、を含む半導体装置の製造方法であって、前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法が提供される。
【００３０】
本発明では、前記ゲート絶縁膜上のシリコン（ｐｏｌｙ−Ｓｉ）に添加元素を添加する方法がイオン注入法であることが好ましい。
【００３１】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積する工程と、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、第一の領域上のＮｉシリサイドに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加するとともに、第二の領域上のＮｉシリサイドに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加した後、熱処理する工程と、を含む半導体装置の製造方法であって、前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法が提供される。
【００３２】
本発明による半導体装置の製造方法では、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート/ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。また、添加量をイオン注入等これまでに確立された技術で制御可能なため、Ｖｔｈのバラツキを抑えることができる。
【発明の効果】
【００３３】
素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第一の半導体製造装置を示した断面図である。
【図２】本発明の第二の半導体製造装置を示した断面図である。
【図３】本発明の実施形態に係わる結晶化Ｎｉシリサイド組成とシリサイド化前のＳｉとＮｉの膜厚比の関係を示した図である。
【図４】本発明の実施形態に係わる結晶化Ｎｉシリサイドの実効仕事関数の組成依存性を示した図である。
【図５】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図６】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図７Ａ】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図７Ｂ】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図７Ｃ】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図８】本発明の半導体製造装置においてＨｆＳｉＯＮ上の最表面にＳｉＯＮをもつ絶縁膜を用いた場合を示した断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、図面中、同様の構成要素には、同様のハッチングを付すことで、適宜符号を付すのを省略する。なお、ハッチングの数の制限上、識別可能な範囲で、異なる構成要素に対し同様のハッチングを付すこともある。
【００３６】
本発明は、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜上のＮｉＳｉ２電極の実効仕事関数が、不純物偏析によって変化させることができるという新しい発見に基づく。この発見は以下のようなＭＯＳ容量を用いた予備実験から見いだされたものである。
【００３７】
まず、Ｓｉ基板上にてＨｆＳｉＯゲート絶縁膜（膜厚：２ｎｍ）を形成し、その上に膜厚８０ｎｍのｐｏｌｙ−Ｓｉ（シリコン）ゲート電極を形成した。次にｐｏｌｙ−Ｓｉゲート電極に対して添加元素をイオン注入した。例えば、通常の平面型ｎＭＯＳトランジスタを実現するためには、ｐｏｌｙ−Ｓｉゲート電極に対してｎ型不純物であるＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉなどを、また通常の平面型ｐＭＯＳトランジスタを実現するためには、ｐｏｌｙ−Ｓｉゲート電極に対してｐ型不純物であるＢ、Ａｌ、Ｉｎ、Ｇａ、Ｔｌなどをイオン注入した。
【００３８】
その後、ｐｏｌｙ−Ｓｉゲート電極(膜厚を「ＴＳｉ」とする)上にＮｉ膜（膜厚を「ＴＮｉ」とする）を堆積して、熱処理によってｐｏｌｙ−Ｓｉゲート電極をフルシリサイド化した。
【００３９】
ここで、上記のように作製したＭＯＳ容量のＮｉシリサイドの結晶相をＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）で特定した結果を表１にまとめる。表１は、シリサイド化前のＮｉ膜及びｐｏｌｙ−Ｓｉゲート電極の膜厚比（Ｎｉ膜厚／Ｓｉ膜厚の比（＝ＴＮｉ／ＴＳｉ））と、シリサイド化温度（アニール温度）と、形成されるＮｉシリサイド結晶相と、の関係を示す。
【００４０】
【表１】
【００４１】
シリサイド化温度が６２０℃より高く、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の場合、形成されるＮｉシリサイドは実質的にＮｉＳｉ２からなる。ただし、ＸＲＤスペクトルに弱くＮｉＳｉのピークが見られた。ＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）によるシリサイド電極組成の深さ方向分析によれば、電極表面側に若干Ｎｉ組成がＮｉＳｉ２のものに比べて高いところがありＮｉＳｉは主にその部分に存在すると考えられる。ＴＮｉ／ＴＳｉ＝０．５５〜０．９５の場合、形成されるＮｉシリサイドは実質的にＮｉＳｉからなる。ＴＮｉ／ＴＳｉ＝１．６以上の場合、形成されるＮｉシリサイドは実質的にＮｉ３Ｓｉからなる。
【００４２】
このように、形成されるＮｉシリサイドの結晶相は、シリサイド化前のＮｉ膜及びｐｏｌｙ−Ｓｉゲート電極の膜厚比に依存する。ｐｏｌｙ−Ｓｉゲート電極の膜厚が一定である場合には、ｐｏｌｙ−Ｓｉゲート電極上に堆積したＮｉ膜の厚さ、すなわち、ｐｏｌｙ−Ｓｉゲート電極に供給されるＮｉの量に応じて、形成されるＮｉシリサイドの結晶相は段階的に決まる。
【００４３】
この事実によれば、例えば、実効仕事関数に影響を与えるｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面付近のＮｉシリサイドの結晶相を主にＮｉＳｉ相としたい場合には、ｐｏｌｙ−Ｓｉゲート電極の厚さ（ＴＳｉ）とＮｉ膜の厚さ（ＴＮｉ）の比（ＴＮｉ／ＴＳｉ）を０．５５〜０．９５の範囲に設定し、シリサイド化温度を４００〜５００℃程度にすればよいこととなる。また、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面付近のＮｉシリサイドの結晶相を、ＮｉＳｉ２相を主成分とするシリサイドにしたい場合には、ＴＮｉ／ＴＳｉを０．２８〜０．５４の範囲に設定し、シリサイド化温度を６２０℃より高く、好ましくは６５０℃以上にすればよい。さらに、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面付近のＮｉシリサイドの結晶相を主にＮｉ３Ｓｉ相としたい場合には、ＴＮｉ／ＴＳｉを１．６０以上の範囲に設定し、シリサイド化温度を４００〜５００℃程度にすればよい。この手段によれば、Ｎｉシリサイドの仕事関数を決定するＮｉ／（Ｎｉ＋Ｓｉ）組成は、ＮｉＳｉ２、ＮｉＳｉなどの結晶相によりほぼ自己整合的に決まるため、同じ結晶相を得る（即ち同じ仕事関数を得る）ことが出来るＮｉ膜の堆積膜厚やシリサイド化温度などのプロセス条件のマージンが広く、シリサイドが非晶質の場合に比べて製造プロセスのバラツキを低く抑えることができる。
【００４４】
図３は、上記のように作製したＭＯＳ容量のｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面における電極中Ｎｉ組成のＮｉ膜厚／ｐｏｌｙ−Ｓｉ膜厚の比（ＴＮｉ／ＴＳｉ）の依存性を示す。電極中Ｎｉ組成はＸＰＳ測定から求めた。電極組成のエラーバーはＸＰＳによる多点測定におけるバラつきを示す。
【００４５】
図３より、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面における電極中Ｎｉ組成は、ＴＮｉ／ＴＳｉ比に応じて段階的に決まることがわかる。具体的には、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の場合、及び０．５５〜０．９５の場合、及び１．６０以上の場合それぞれにおける、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面の電極中Ｎｉ組成の割合は、各々３３．３±７％、５０±５％、及び７５±５％である。これらの組成は各々実質的にＮｉＳｉ２中のＮｉ組成の割合（３３．３％）、ＮｉＳｉ中のＮｉ組成の割合（５０％）、及びＮｉ３Ｓｉ中のＮｉ組成の割合（７５％）に一致した。これは、前記界面における電極中Ｎｉ組成が、表１に見られる結晶相によって自己整合的に決定されていることに起因するものと考えられる。
【００４６】
ここで、上記のようなＭＯＳ容量の作製方法の場合、上述したフルシリサイド化の際に、ｐｏｌｙ−Ｓｉゲート電極に対してイオン注入された添加元素が「雪かき」効果によってｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面に偏析する。図４は、上記のようにして作製したＭＯＳ容量において、ｐｏｌｙ−Ｓｉゲート電極に対してＰ及びＢのそれぞれを添加した場合（Ｐ及びＢのｐｏｌｙ−Ｓｉ中への添加量は両方とも７．５×１０２０ｃｍ−３）及び不純物を添加していない場合（ｕｎｄｏｐｅ）の結晶化Ｎｉシリサイドの実効仕事関数の界面付近のシリサイド電極組成依存性を示す。
【００４７】
図４より、結晶化ＮｉシリサイドがＮｉＳｉの場合、実効仕事関数はＰやＢを添加しても、不純物を添加しない場合（ｕｎｄｏｐｅ）と実質的に同一である。一方、結晶化ＮｉシリサイドがＮｉＳｉ２の場合には、不純物添加によって実効仕事関数がおおよそＳｉのｍｉｄｇａｐ±０．１ｅＶの範囲で制御できることがわかる。すなわち、シリサイド電極をＮｉＳｉ２とすれば、実効仕事関数が制御できることによって低消費電力用のバルクトランジスタに適切な閾値電圧を実現できることとなる。
【００４８】
なお、「雪かき」効果によって偏析した不純物の濃度が、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面近傍において、１×１０２０ｃｍ−３を下回ると、ＮｉＳｉ２の場合においても、ほとんど実効仕事関数が変化しなかった。従って、不純物偏析により実効仕事関数を変化させるためには、偏析不純物の濃度が、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面近傍において１×１０２０ｃｍ−３以上であることが好ましい。
【００４９】
その他、チャネルがノンドープであるＵＴＢデバイス及びＦｉｎＦＥＴなどのトランジスタの場合、Ｓｉのｍｉｄｇａｐの実効仕事関数を持つメタルゲート電極が必要な高性能トランジスタにはｕｎｄｏｐｅのＮｉＳｉ２を適用すれば所望の閾値が得られることがわかった。また、Ｓｉのｍｉｄｇａｐ±０．１ｅＶ（通常のバルクＴｒと逆にＮＭＯＳにはＳｉのｍｉｄｇａｐ＋０．１ｅＶ、ＰＭＯＳにはｍｉｄｇａｐ−０．１ｅＶ）の実効仕事関数が必要な低消費電力用Ｎ及びＰＭＯＳトランジスタには、各々ｐ及びｎ型のドーパントを添加したＮｉＳｉ２を適用すれば所望の閾値が得られることがわかった。
【００５０】
以上説明した事実に基づけば、閾値電圧を基板中の不純物濃度ではなく電極の実効仕事関数で決定できるため、基板中の不純物濃度を低く保ちながら所望の閾値電圧を得ることができる。その結果、基板不純物の高濃度化による閾値電圧のばらつきや移動度の低下を抑制することが可能となる。また、不純物添加はＰＲ工程及びイオン注入工程によって簡便に行うことができるため、低コストに所望のデバイスを得ることが可能となる。
【００５１】
その他、Ｎｉ組成が４０％を越えない結晶化Ｎｉシリサイド（ＮｉＳｉ２）電極の場合、電極起因の応力もほとんど発生しないのでＭＯＳＦＥＴの高信頼性化を実現できる。また、Ｎｉ組成が４０％を越えない結晶化Ｎｉシリサイド電極の場合は高い耐熱性を有するため、ゲート積層構造の安定性も高まる。
【００５２】
その他、ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため、一回のシリサイド化でｎＭＯＳ及びｐＭＯＳトランジスタのＮｉフルシリサイドゲート電極を形成できることが好ましいが、不純物を添加した結晶化ＮｉＳｉ２電極をゲート電極に用いる上述した手段によればこれを達成することができる。
【００５３】
なお、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜はＨｆＳｉＯもしくはＨｆＳｉＯＮであってもよい。この場合、ｐｏｌｙ−Ｓｉゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、もしくはシリコン窒化膜を挿入することにより実効仕事関数変化を大きくでき、その結果、ＭＯＳＦＥＴにおいてより低い閾値を実現することができる。
【００５４】
ここで、上述の事実に基づき、上述の作用を実現した本実施形態の半導体装置の一例を図１及び図２に示す。図１及び図２は、バルクＣＭＯＳＦＥＴの構造図およびノンドープチャネルトランジスタの構造図を示す。このようなＣＭＯＳＦＥＴを作製すると、シリサイドをＣＭＯＳデバイスのゲート電極に用いることによりゲート電極の空乏化を回避するだけでなく、これまで困難とされていた高性能トランジスタを高い再現性と信頼性で実現できる。
【００５５】
次に、本実施形態の半導体装置の製造方法について、説明する。
【００５６】
本実施形態の半導体装置の製造方法は、Ｈｆを含む高誘電率ゲート絶縁膜上にｐｏｌｙ−Ｓｉ（シリコン）を堆積した後、第一の領域上のｐｏｌｙ−Ｓｉに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加するとともに、第二の領域上のｐｏｌｙ−Ｓｉに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加する工程と、ｐｏｌｙ−Ｓｉの上方にＮｉを成膜後、６２０℃以上で熱処理することによって、ｐｏｌｙ−Ｓｉをシリサイド化する工程と、を含み、ｐｏｌｙ−Ｓｉの膜厚ＴＳｉと、ｐｏｌｙ−Ｓｉの上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたす。
【００５７】
なお、第一の領域上のｐｏｌｙ−Ｓｉは、ｐチャネル素子上のｐｏｌｙ−Ｓｉであり、第二の領域上のｐｏｌｙ−Ｓｉは、ｎチャネル素子上のｐｏｌｙ−Ｓｉであってもよい。そして、第一の領域上のｐｏｌｙ−Ｓｉに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を添加し、第二の領域上のｐｏｌｙ−Ｓｉに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を添加する方法はイオン注入法であってもよい。
【００５８】
以下、本実施形態の半導体装置の製造方法により実現される製造例および半導体装置の構成を図５（ａ）〜（ｈ）、図６（ｉ）〜（ｊ）を用いて具体的に説明する。なお、本実施形態において必須の工程は上述の工程であり、以下の例で説明するその他の工程はあくまで一例であって、これらの例以外のその他の適切な他の技術、材料などを用いた他の工程に置き換えることも可能である。
【００５９】
まず、図５（ａ）に示す状態を得るため、シリコン基板１の表面領域に例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成する。続いて、素子分離されたシリコン基板表面に、Ｈｆを含む高誘電率ゲート絶縁膜３を形成する。ゲート絶縁膜３としては、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮなどとすることができる。また、ゲート絶縁膜３の厚さとしては、例えば、２ｎｍとすることができる。
【００６０】
次に、ゲート絶縁膜３上に、ｐｏｌｙ−Ｓｉ膜４（例：膜厚８０ｎｍ）を形成する。そして、このＰｏｌｙ−Ｓｉ膜４に対しレジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることによりｎＭＯＳＦＥＴ領域には、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加し、ｐＭＯＳＦＥＴ領域には、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加する。各々の注入エネルギー及びドーズ量は特段制限されないが、例えば、Ｐ注入の場合５ＫｅＶ及び５×１０１５ｃｍ−２、Ｂ注入の場合２ＫｅＶ及び６×１０１５ｃｍ−２とすることができる。これにより、図５（ａ）に示す状態が得られる。
【００６１】
その後、図５（ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜４の上に、例えば厚さ１５０ｎｍのシリコン酸化膜からなる積層膜５を形成する。次に、図５（ｃ）に示す状態を得るため、積層膜５を、例えばリソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散層領域６を、ゲート電極をマスクとして自己整合的に形成する。
【００６２】
次に、図５（ｄ）に示す状態を得るため、例えばシリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成する。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層８を形成する。
【００６３】
次に、図５（ｅ）に示すように、例えば厚さ２０ｎｍの金属膜９をスパッタにより略全面に堆積し、例えばサリサイド技術によりゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成する（図５（ｆ）)。このシリサイド層１０は、例えば、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とすることができる。なお、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
【００６４】
次に、図５（ｇ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜の層間絶縁膜１１を形成する。この層間絶縁膜１１を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術によって図５（ｈ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極のｐｏｌｙ−Ｓｉ膜４を露出させる。
【００６５】
次に、図６（ｉ）に示すように、ｐｏｌｙ−Ｓｉ膜４の上方に、ゲート電極のｐｏｌｙ−Ｓｉ膜４とのシリサイドを形成させるＮｉ膜１２を堆積する。この工程でのＮｉ膜厚は、ｐｏｌｙ−ＳｉとＮｉが十分反応してシリサイド化した時に、ゲート絶縁膜３に接している側の組成がＮｉＳｉ２となるような膜厚を設定する。具体的には、ｐｏｌｙ−Ｓｉ膜４の膜厚ＴＳｉと、Ｎｉ膜１２の膜厚ＴＮｉとが、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすように定める。このような膜厚を制御したＮｉ膜１２を成膜する手段としては特段制限されないが、例えば、ＤＣマグネトロンスパッタ法を用いてもよい。
【００６６】
その後、６２０℃より高い温度、例えば６５０℃で２分の熱処理を行い、ｐｏｌｙ−ＳｉとＮｉを十分に反応させて、結晶化ＮｉＳｉ２電極を形成する。このシリサイド化においてＮ型ＭＯＳＦＥＴ領域のｐｏｌｙ−Ｓｉゲート電極４中の添加元素（例：Ｐ）は図６（ｊ）のように、フルシリサイドゲート電極１３／絶縁膜３の界面に偏析する（偏析不純物１９）。また、Ｐ型ＭＯＳＦＥＴ領域のｐｏｌｙ−Ｓｉゲート電極４中の添加元素（例：Ｂ）も、図６（ｊ）に示すように、フルシリサイドゲート電極１４／絶縁膜３の界面に偏析する（偏析不純物２０）。この後、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１２は硫酸過酸化水素水溶液を用いてウェットエッチング除去する。
【００６７】
ここで、以上説明した半導体装置製造方法では、シリサイド化する前に、偏析不純物１９または２０となる不純物をｐｏｌｙ−Ｓｉ膜４に注入し、シリサイド化と同じ加熱処理により、前記不純物をフルシリサイドゲート電極１３、１４／絶縁膜３の界面に偏析させた。しかし、ｐｏｌｙ−Ｓｉ膜４をシリサイド化した後に、シリサイド化により得られたフルシリサイドゲート電極中に偏析不純物１９または２０となる不純物を注入し、シリサイド化とは異なる加熱処理により、前記不純物をフルシリサイドゲート電極１３、１４／絶縁膜３の界面に偏析させてもよい。
【００６８】
上述した本実施形態によれば、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜上に、ゲート電極として不純物添加ＮｉＳｉ２フルシリサイドゲート電極を適用することにより、ゲート電極の空乏化を回避するだけでなく、これまで困難とされていた同一組成のＮｉフルシリサイドゲート電極を用いて、ｎＭＯＳ及びｐＭＯＳ用電極および低閾値および高閾値電圧の実現が可能となる。また、本実施形態の製造方法によれば、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないため、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。その際、不純物の添加量をイオン注入等これまでに確立された技術で制御可能なため、Ｖｔｈのバラツキを抑えることができる。
【００６９】
ここで、特許文献２には、Ｈｉｇｈ−ｋゲート絶縁膜の上にゲート電極としてＮｉシリサイドを設け、ゲート絶縁膜とゲート電極との界面にアルミニウムを偏析させた半導体装置が記載されている。具体的には、ｎチャネルＭＩＳトランジスタの界面にアルミニウムを偏析させ、ｐチャネルＭＩＳトランジスタの界面にはアルミニウムを多量に偏析させないような構成となっている。
【００７０】
これに対し、本実施形態では、上述の通り、ｎチャネルＭＩＳトランジスタのゲート電極／絶縁膜の界面には、「ｎ型」のドーパントを偏析させるため、アルミニウムを偏析させることはない。そして、ｐチャネルＭＩＳトランジスタのゲート電極／絶縁膜の界面には、「ｐ型」のドーパントを偏析させるため、アルミニウムを偏析させてもよい構成となっている。
【００７１】
このように、特許文献２に記載の技術と、本実施形態とは、ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタの前記界面に偏析させる不純物の極性が逆であり、発明の思想が明らかに異なる。よって、特許文献２に記載の技術から本発明を想到することはない。
【００７２】
上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含むことを特徴とする半導体装置を製造することができる。
【００７３】
また、上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置を製造することができる。
【００７４】
また、上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタにおいて、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置を製造することができる。
【００７５】
また、上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｎチャネルトランジスタが形成される第一領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第一不純物元素が添加されており、pチャネルトランジスタが形成される第二領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第二不純物元素が添加されており、前記第一領域及び前記第二領域のトランジスタよりも閾値電圧が低く電流駆動能力が高いトランジスタが形成される第三領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には前記第一不純物元素及び前記第二不純物元素を添加されないことを特徴とする半導体装置を製造することができる。
【００７６】
以下、本実施形態の半導体装置の実施例およびその効果について具体的に説明する。
＜実施例１＞
【００７７】
まず、本実施例の半導体装置の製造方法について説明する。本実施例の製造方法は、上述した本実施形態の製造例とほぼ同様である。図５（ａ）〜（ｈ）、図６（ｉ）〜（ｊ）は第１の実施例に関わるＭＯＳＦＥＴの作製工程を示した断面図である。本実施例は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ技術を用いてＭＯＳＦＥＴを作製した。
【００７８】
まず、図５（ａ）に示す状態を得るため、シリコン基板１の表面領域にＳＴＩ技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板表面にゲート絶縁膜３を形成した。ゲート絶縁膜は、ＨｆＳｉＯ（例：膜厚２ｎｍ）を用いた。
【００７９】
次に、ゲート絶縁膜３上に厚さ８０ｎｍのｐｏｌｙ−Ｓｉ膜４を形成し、このＰｏｌｙ−Ｓｉ膜４に対しレジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域におのおの異なる不純物元素をイオン注入した。具体的には、ｎＭＯＳＦＥＴ領域にはＰを、またｐＭＯＳＦＥＴ領域に対してはＢを注入した。各々の注入エネルギー及びドーズ量は、Ｐ注入の場合５ＫｅＶ及び５×１０１５ｃｍ−２、Ｂ注入の場合２ＫｅＶ及び６×１０１５ｃｍ−２とした。これにより、図５（ａ）に示す状態が得られた。
【００８０】
その後、図５（ｂ）に示すように、厚さ１５０ｎｍのシリコン酸化膜からなる積層膜５を形成した。この積層膜５を、図５（ｃ）に示すように、リソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散層領域６を、ゲート電極をマスクとして自己整合的に形成した。
【００８１】
その後、図５（ｄ）に示す状態を得るため、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層８を形成した。
【００８２】
次に、図５（ｅ）に示すように、厚さ２０ｎｍの金属膜９をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図５（ｆ））。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド(ＮｉＳｉ)とした。
【００８３】
その後、図５（ｇ）に示すように、ＣＶＤ法によってシリコン酸化膜の層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって図５（ｈ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極のｐｏｌｙ−Ｓｉ膜４を露出させた。
【００８４】
次に図６（ｉ）に示すように、ｐｏｌｙ−Ｓｉ膜４の上方に、ゲート電極のｐｏｌｙ−Ｓｉ膜４とのシリサイドを形成させるＮｉ膜１２を堆積した。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。その後、６５０℃２分の熱処理によりｐｏｌｙ−ＳｉとＮｉを十分に反応させて結晶化ＮｉＳｉ２電極を形成した。このシリサイド化においてＮ型ＭＯＳＦＥＴ領域のフルシリサイドゲート電極１３中の添加元素（Ｐ）は図６（ｊ）のように偏析する（偏析不純物１９）。また、Ｐ型ＭＯＳＦＥＴ領域のフルシリサイドゲート電極１４中の添加元素（Ｂ）も図６（ｊ）のように偏析する（偏析不純物２０）。この後、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液を用いてウェットエッチング除去した。
【００８５】
本実施例では、上述のような工程を経ることにより、図６（ｊ）に示すような、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域それぞれで、フルシリサイドゲート電極１３、１４／ＨｆＳｉＯ絶縁膜３の界面に異なる添加元素が偏析したフルシリサイドゲート電極をもつＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成した。このようにして作製したＭＯＳＦＥＴにおいてフルシリサイドゲート電極１３、１４の実効仕事関数は、Ｎ型ＭＯＳＦＥＴで４．４ｅＶ、Ｐ型ＭＯＳＦＥＴで４．７ｅＶであった。その結果、Ｎ型及びＰ型ＭＯＳＦＥＴの閾値電圧は各々＋０．５Ｖ及び−０．５Ｖと低消費電力用トランジスタに適した値となった。
【００８６】
なお、ｐＭＯＳ用フルシリサイドゲート電極１４にＢ以外のｐ型ドーパント不純物（Ａｌ、Ｉｎ、Ｇａ、Ｔｌなど）を添加した場合、及びｎＭＯＳ用フルシリサイドゲート電極１３にＰ以外のｎ型ドーパント不純物（Ｎ、Ａｓ、Ｓｂ、Ｂｉなど）を添加した場合であっても同じ効果が得られた。
【００８７】
また、本実施例では、上述のシリサイド化により生成されたのがＮｉＳｉ２であるので、電極起因の応力もほとんど発生せず、ＭＯＳＦＥＴの高信頼性化を実現できた。
【００８８】
また、ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため一回のシリサイド化でｎＭＯＳ及びｐＭＯＳトランジスタのフルシリサイドゲート電極１３、１４を形成できることが好ましいが、本実施例によれば、不純物を添加した結晶化ＮｉＳｉ２をゲート電極に用いることでこれが実現された。
【００８９】
以上より本実施例で示した実効的にＮｉＳｉ２の組成を持つ結晶化したＮｉフルシリサイドゲート電極に上記の不純物を添加したゲート電極とＨｆＳｉＯゲート絶縁膜を組み合わせることで優れたトランジスタ特性を得ることができた。
＜実施例２＞
【００９０】
本実施例に関わるＭＯＳＦＥＴは、超薄膜ＳＯＩ基板上に作製されるＵＴＢデバイスであり、第一領域１００上に作製されるｐＭＯＳＦＥＴと、第二領域２００上に作製されるｎＭＯＳＦＥＴと、第三領域３００上に作製されるｎＭＯＳＦＥＴ（もしくはｐＭＯＳＦＥＴ）とからなる。
【００９１】
まず、本実施例の半導体装置の製造方法について図７（Ａ）〜（Ｃ）を用いて説明する。図７Ａ〜７Ｃに示す（ａ）〜（ｈ）の各図は、本発明の第２の実施例に関わるＭＯＳＦＥＴの作製工程を示した断面図である。（ａ）〜（ｈ）の各図における左端の図が第一領域１００を示し、中央の図が第二領域２００を示し、右端の図が第三領域３００を示す。本実施例でも、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ技術を用いてＭＯＳＦＥＴを作製した。
【００９２】
まず、図７Ａ（ａ）に示す状態を得るため、第一領域１００、第二領域２００、及び第三領域３００の超薄膜ＳＯＩ基板１０００（図中にＢＯＸ層を図示せずＳＯＩ層のみ図示。ＳＯＩ層はノンドープ：基板中不純物濃度は、第一領域１００、第二領域２００、及び第三領域３００いずれも、１×１０１６ｃｍ−３以下）の表面領域にＳＴＩ技術を用いて素子分離領域２を形成した。続いて、ＳＯＩ層表面上にゲート絶縁膜３を形成した。ゲート絶縁膜３には、ＨｆＳｉＯＮを用いた。その後、ゲート絶縁膜３上に厚さ８０ｎｍ程度のｐｏｌｙ−Ｓｉ膜４を形成した。
【００９３】
次に、図７Ａ（ｂ）に示す状態を得るため、ｐｏｌｙ−Ｓｉ膜４上に厚さ１５０ｎｍのシリコン酸化膜５を形成した。このｐｏｌｙ−Ｓｉ膜４と１５０ｎｍのシリコン酸化膜５からなる積層膜を、リソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、第一領域１００、第二領域２００、及び第三領域３００のＳＯＩ層表面上に、おのおのエクステンション拡散層領域１０７、２０７、および３０７を、ゲート電極をマスクとして自己整合的に形成した。これにより、図７（Ａ）（ｂ）に示す状態が得られた。
【００９４】
次に、図７Ａ（ｃ）に示す状態を得るため、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成した。この状態で再度イオン注入を行い、活性化アニールを経て、第一領域１００、第二領域２００、及び第三領域３００のＳＯＩ層表面上に、おのおのソース・ドレイン拡散層１０９、２０９、および３０９を形成した。
【００９５】
次に、図７Ｂ（ｄ）に示す状態を得るため、厚さ２０ｎｍの金属膜をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成した。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド(ＮｉＳｉ)とした。
【００９６】
次に、図７Ｂ（ｅ）に示す状態を得るため、ＣＶＤ法によってシリコン酸化膜の層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって図７Ｂ（ｆ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極のｐｏｌｙ−Ｓｉ膜４を露出させた。
【００９７】
次に、図７Ｂ（ｆ）に示す状態の後、図示しないが、図６（ｉ）に示すＮｉ膜１２と同様に、Ｎｉ膜を堆積した。この工程でのＮｉ膜厚は、ｐｏｌｙ−Ｓｉ膜４とＮｉが十分反応してシリサイド化した時に、ｐｏｌｙ−Ｓｉ膜４のゲート絶縁膜３に接している側の組成がＮｉＳｉ２となるような膜厚を設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。その後、６５０℃２分の熱処理によりｐｏｌｙ−ＳｉとＮｉを十分に反応させてフルシリサイド（結晶化ＮｉＳｉ２）ゲート電極１２０を形成し、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液を用いてウェットエッチング除去した。
【００９８】
次に、図７Ｃ（ｇ）に示すように、第一領域１００及び第二領域２００上のフルシリサイドゲート電極１２０に対して、レジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、おのおの異なる不純物元素をイオン注入した。具体的には、第一領域１００にはＢを、第二領域２００にはＡｓを注入した。各々の注入エネルギー及びドーズ量は、Ｂ注入の場合２ＫｅＶ及び６×１０１５ｃｍ−２、Ａｓ注入の場合５ＫｅＶ及び５×１０１５ｃｍ−２とした。
【００９９】
このイオン注入後、５００℃３０分程度のアニールを行うことによって、第一領域１００の、イオン注入されたフルシリサイドゲート電極１１２中の添加元素（Ｂ）は図７Ｃ（ｈ）のようにフルシリサイドゲート電極１１２／絶縁膜３界面に偏析した（偏析不純物１１３）。また、第二領域２００の、イオン注入されたフルシリサイドゲート電極２１２の添加元素（Ａｓ）も図７Ｃ（ｈ）のようにフルシリサイドゲート電極２１２／絶縁膜３界面に偏析した（偏析不純物２１３）。一方、第三領域３００のフルシリサイドゲート電極１２０は、ドーパントを添加されていないノンドープフルシリサイドゲート電極３１２であるため、フルシリサイドゲート電極３１２／絶縁膜３界面にはドーパントは偏析しない。その後、通常の配線工程を行った。
【０１００】
以上のような工程を経ることにより、図２に示すような第一領域１００、第二領域２００、及び第三領域３００に応じて電極１１２、２１２、３１２／絶縁膜３界面に異なる添加元素が偏析したフルシリサイドゲート電極１１２、２１２または添加元素が偏析しないフルシリサイドゲート電極３１２をもつＭＯＳＦＥＴを形成した。このようにして作製したデバイスにおいては、第一領域１００及び第二領域２００に作製されたフルシリサイドゲート電極１１２、２１２の実効仕事関数が、各々４．７ｅＶ及び４．４ｅＶだった。これは、ノンドープチャネルの低消費電力用Ｎ及びＰＭＯＳトランジスタに適したものとなっている。また、第三領域３００に作製されたフルシリサイドゲート電極３１２の実効仕事関数は４．５ｅＶだった。これは、ノンドープチャネルの高性能トランジスタに適したものとなっている。
【０１０１】
このように本実施例の構成を用いると、閾値電圧を基板中の不純物濃度ではなく電極の実効仕事関数で決定できるため、基板中の不純物濃度を低く保ちながら所望の閾値電圧が得られた。その結果、基板不純物の高濃度化による閾値電圧のばらつきや移動度の低下を抑制することができる。そのため本実施例の場合においても優れたトランジスタ特性を得ることができた。
【０１０２】
また、本実施例による作製方法によれば、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。
【０１０３】
また、一般に、ドープされたｐｏｌｙ−Ｓｉゲート電極をエッチングするとドーパントの種類によってエッチング速度が違うためゲート寸法が異なったり、ゲート端部のラフネスがノンドープの場合に比べて大きくなり特性ばらつきを引き起こす。しかし、本実施例の作製方法によれば、不純物添加をＰＲ工程及びイオン注入工程によって簡便に行うことができるため、このような不都合を回避し、簡便に所望のデバイスを得ることができた。さらに、本実施例の作製方法によれば、ゲートｐｏｌｙ−Ｓｉのエッチング時にはゲートｐｏｌｙ−Ｓｉをノンドープにしておけるため、上記のドーピングによるゲート寸法・形状に関わる問題を回避できる。
【０１０４】
以上、本発明の実施形態及び実施例を説明したが、本発明は上記実施形態及び実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
【０１０５】
例えば、閾値電圧の制御範囲を広くしたい場合には、図８に示すようにゲート電極１３、１４と接する部分に、シリコン酸化膜、シリコン酸窒化膜、もしくはシリコン窒化膜などのギャップ膜２２を挿入すると良い。このような構成をとることにより、実効仕事関数の不純物偏析による変化範囲を大きくすることができ、閾値電圧の制御範囲を広くすることができることを確認した。
【符号の説明】
【０１０６】
１・・・・・シリコン基板
２・・・・・素子分離領域
３・・・・・ゲート絶縁膜
４・・・・・ｐｏｌｙ−Ｓｉ膜
５・・・・・シリコン酸化膜
６・・・・・エクステンション拡散層領域
７・・・・・ゲート側壁
８・・・・・ソース・ドレイン拡散層
９・・・・・金属膜
１０・・・・シリサイド層
１１、１７・層間絶縁膜
１２・・・・第１金属膜
１３・・・・Ｎ型フルシリサイドゲート電極
１４・・・・Ｐ型フルシリサイドゲート電極
１５、１６・シリコン窒化膜
１９・・・・ＮＭＯＳＦＥＴ領域の電極／絶縁膜界面に偏析した添加元素
２０・・・・ＰＭＯＳＦＥＴ領域の電極／絶縁膜界面に偏析した添加元素
２１・・・・ＨｆＳｉＯＮを最表面に持つゲート絶縁膜
２２・・・・ＳｉＯ２もしくはＳｉＯＮもしくはＳｉＮキャップ膜
１００・・・第一領域
２００・・・第二領域
３００・・・第三領域
１０２・・・第一領域電極への不純物注入
２０２・・・第二領域電極への不純物注入
１０７・・・第一領域のエクステンション拡散層領域
２０７・・・第二領域のエクステンション拡散層領域
３０７・・・第三領域のエクステンション拡散層領域
１０９・・・第一領域のソース・ドレイン拡散層
２０９・・・第二領域のソース・ドレイン拡散層
３０９・・・第三領域のソース・ドレイン拡散層
１１２・・・第一領域のＰ型フルシリサイドゲート電極
２１２・・・第二領域のＮ型フルシリサイドゲート電極
３１２・・・第三領域のノンドープフルシリサイドゲート電極
１１３・・・第一領域の電極／絶縁膜界面に偏析したＰ型添加元素
２１３・・・第二領域の電極／絶縁膜界面に偏析したＮ型添加元素
１２０・・・結晶化ＮｉＳｉ２電極
１０００・・ＳＯＩ基板（ＳＯＩ層のみ図示）
【技術分野】
【０００１】
本発明は、半導体層装置および半導体装置の製造方法に関する。より詳細には、フルシリサイドゲート電極を有する半導体装置およびその製造方法に関し、特にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化と高信頼性化に関する。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発では、ｐｏｌｙ−Ｓｉ（シリコン）電極の空乏化による駆動電流の劣化が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避することで駆動電流の劣化を防ぐ技術が検討されている。
【０００３】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。
【０００４】
例えば、高性能ＣＭＯＳトランジスタではＶｔｈを±０．１Ｖ程度とする必要がある。このため、Ｎ型ＭＯＳＦＥＴではｎ型ｐｏｌｙ−Ｓｉの仕事関数（４．０ｅＶ）程度の材料を、Ｐ型ＭＯＳＦＥＴではｐ型ｐｏｌｙ−Ｓｉの仕事関数（５．２ｅＶ）程度の材料をゲート電極に用いる必要がある。一方、低消費電力ＣＭＯＳトランジスタではＶｔｈを±０．４〜０．５Ｖ程度とする必要がある。このため、Ｎ型ＭＯＳＦＥＴでは実効的な仕事関数が４．４〜４．５ｅＶ程度の材料を、Ｐ型ＭＯＳＦＥＴでは実効的な仕事関数が４．７〜４．８ｅＶ程度の材料をゲート電極に用いる必要がある。
【０００５】
また、近年、次世代のＣＭＯＳトランジスタの微細化・ばらつき抑制のため、超薄膜ＳＯＩデバイス（Ｕｌｔｒａ Ｔｈｉｎ Ｂｏｄｙデバイス：通常ＵＴＢデバイスと呼ばれる）やＦｉｎＦＥＴなどのチャネルの幾何学的形状により、短チャンネル効果を抑制するデバイスの適用が有効であると考えられている。ＵＴＢデバイスやＦｉｎＦＥＴでは通常チャネルにドーパントを添加しないが、チャネルがノンドープの場合、閾値電圧はゲート電極の仕事関数によって制御する必要がある。ＩＴＲＳのロードマップによれば、２５ｎｍ以降のＵＴＢデバイスやＦｉｎＦＥＴにおいて必要な実効仕事関数は、ＭＰＵ／ＡＳＩＣもしくはＬＯＰトランジスタ用にはｍｉｄｇａｐ、ＬＳＴＰトランジスタ用にはｍｉｄｇａｐ±０．１ｅＶであり、１つのチップ上で複数の実効仕事関数をもつメタルゲートを作り分ける必要がある。
【０００６】
これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、非特許文献１では、ＳｉＯ2上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数が変調可能であると述べられている。
【０００７】
また、ｐｏｌｙ−Ｓｉ電極をＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したフルシリサイドゲート電極に関する技術が最近注目されている。例えば、特許文献１には、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極をＮｉで完全にシリサイド化したＮｉシリサイド電極が記載されている。そして、この技術によれば、（１）形成プロセスが従来ＣＭＯＳプロセスと整合性が高く、（２）ＳｉＯ２上でシリサイド化前のｐｏｌｙ−Ｓｉへの不純物添加により閾値電圧制御が行えることが記載されている。これらの特長から、Ｎｉフルシリサイドゲート電極は有望なメタルゲート材料と考えられている。特に、（２）の不純物添加による閾値制御によれば、従来半導体プロセスで用いられている不純物（ｐＭＯＳ：Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、ｎＭＯＳ：Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）を用いた場合、ｎ型トランジスタ用には４．２−４．４ｅＶ程度の、またｐ型トランジスタ用には４．７−４．９ｅＶ程度の実効仕事関数が得られている。
【０００８】
このような閾値変化は、シリサイド化時に上記の添加不純物がいわゆる「雪かき」効果によってＮｉＳｉ／ＳｉＯ２界面に偏析することによって起こる。（２）の不純物添加による閾値制御は、ｐＭＯＳ／ｎＭＯＳの作りわけが可能であることからＳｉＯ２をゲート絶縁膜に用いたトランジスタの閾値制御法として有望と考えられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２００５／００６４６３６号明細書
【特許文献２】特開２００８−１９２８２２号公報
【非特許文献】
【００１０】
【非特許文献１】インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９〜ｐ．３６２
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記の技術にはそれぞれ以下のような問題点が存在する。
【００１２】
異なる仕事関数を持った異種の金属あるいは合金を作り分けるデュアルメタルゲート技術は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのどちらかのゲート上に堆積された層をエッチング除去するプロセスが必要であり、エッチングの際にゲート絶縁膜の品質を劣化させてしまうため、素子の特性や信頼性が損なわれる。
【００１３】
また、従来用いられてきたフルシリサイドゲートであるＮｉＳｉフルシリサイドゲート電極の場合、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜をゲート絶縁膜として用いると、ＳｉＯＮなどのＨｆを含まないゲート絶縁膜に比べて仕事関数の制御幅が著しく減少し、実質的には伝導帯、価電子帯の中間であるミッドギャップ位置に固定されてしまうため、技術そのものが適用できない。
【００１４】
さらに、ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため一回のシリサイド化でｎＭＯＳ及びｐＭＯＳトランジスタのＮｉフルシリサイドゲート電極を形成できることが好ましい。そのためにはｎＭＯＳ及びｐＭＯＳトランジスタのＮｉフルシリサイドゲート電極の組成は同一であることが必要である。しかし、同一組成のＮｉフルシリサイドゲート電極でｎＭＯＳ及びｐＭＯＳトランジスタに必要な閾値を実現できる実効仕事関数（高性能バルクトランジスタｎ/ｐＭＯＳ：４．０／５．２ｅＶ、低消費電力バルクトランジスタｎ/ｐＭＯＳ：４．４〜４．５／４．７〜４．８ｅＶ、高性能ノンドープチャネルトランジスタ：ｍｉｄｇａｐ、低消費電力ノンドープチャネルトランジスタｎ／ｐＭＯＳ：ｍｉｄｇａｐ＋０．１／ｍｉｄｇａｐ−０．１ｅＶ）を持つＮｉシリサイド電極は見出されていない。
【００１５】
本発明は、上記従来の課題に対してなされたものであり、上述した問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含むことを特徴とする半導体装置が提供される。
【００１７】
ここで、前記「高誘電率ゲート絶縁膜」の「高誘電率」とは、酸化シリコンよりも誘電率が高いことを意味する。また、「Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし」とは、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドが８０％以上、より好ましくは９０％以上のことを意味する。当該前提は、以下のすべての発明において同様である。
【００１８】
本発明では、ｐチャネル上のゲート電極中のＮｉシリサイドの結晶相が実質的にＮｉＳｉ２であることが好ましい。ここでいう「Ｎｉシリサイドの結晶相が実質的にＮｉＳｉ２である」とは、Ｎｉシリサイド中の全体積の中で９０％以上が結晶化したＮｉＳｉ２であることを指し、全体積の中で残りの１０％以下は、例えば他の組成の結晶化Ｎｉシリサイド、非晶質ＮｉＳｉ２などである場合をいう（以下「Ｎｉシリサイドの結晶相が実質的にＮｉＳｉ２である」とはこのことを指す）。
【００１９】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置が提供される。
【００２０】
本発明では、前記nチャネル上のゲート電極中のＮｉシリサイドの結晶相が実質的にＮｉＳｉ２であることが好ましい。
【００２１】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタにおいて、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置が提供される。
【００２２】
本発明では、前記ｎチャネルおよびｐチャネル上のゲート電極中のＮｉシリサイドの結晶相が実質的にＮｉＳｉ２であることが好ましい。
【００２３】
本発明では、前記Ｎｉシリサイドと前記ゲート絶縁膜との界面に含まれる前記元素の濃度は、前記界面近傍において、１×１０２０ｃｍ−３以上であることが好ましい。なお、前記ゲート絶縁膜としてＨｆＳｉＯまたはＨｆＳｉＯＮを含む絶縁膜を用いることができる。この場合ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することが好ましい。
【００２４】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネルトランジスタが形成される第一領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第一不純物元素が添加されており、ｎチャネルトランジスタが形成される第二領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第二不純物元素が添加されており、前記第一領域及び前記第二領域のトランジスタよりも閾値電圧が低く電流駆動能力が高いトランジスタが形成される第三領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には前記第一不純物元素及び前記第二不純物元素が添加されないことを特徴とする半導体装置が提供される。
【００２５】
本発明では、前記第一、第二、及び第三領域上のチャネル中の不純物量が実質的に同一であることが好ましい。さらに、前記第一、第二、及び第三領域上のチャネル中の不純物量が１×１０１６ｃｍ−３以下であることが好ましい。
【００２６】
本発明では、前記第一不純物元素は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素からなるようすることができる。また、前記第二不純物元素は、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素からなるようすることができる。
【００２７】
本発明では、前記第一不純物元素及び前記第二不純物元素の濃度が、前記Ｎｉシリサイドと前記ゲート絶縁膜との前記界面近傍において、１×１０２０ｃｍ−３以上であることが好ましい。
【００２８】
本発明では、前記ゲート絶縁膜としてＨｆＳｉＯまたはＨｆＳｉＯＮを含む絶縁膜を用いることができる。この場合ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することが好ましい。
【００２９】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積した後、第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加するとともに、第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加する工程と、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、を含む半導体装置の製造方法であって、前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法が提供される。
【００３０】
本発明では、前記ゲート絶縁膜上のシリコン（ｐｏｌｙ−Ｓｉ）に添加元素を添加する方法がイオン注入法であることが好ましい。
【００３１】
また、本発明によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積する工程と、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、第一の領域上のＮｉシリサイドに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加するとともに、第二の領域上のＮｉシリサイドに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加した後、熱処理する工程と、を含む半導体装置の製造方法であって、前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法が提供される。
【００３２】
本発明による半導体装置の製造方法では、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート/ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。また、添加量をイオン注入等これまでに確立された技術で制御可能なため、Ｖｔｈのバラツキを抑えることができる。
【発明の効果】
【００３３】
素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第一の半導体製造装置を示した断面図である。
【図２】本発明の第二の半導体製造装置を示した断面図である。
【図３】本発明の実施形態に係わる結晶化Ｎｉシリサイド組成とシリサイド化前のＳｉとＮｉの膜厚比の関係を示した図である。
【図４】本発明の実施形態に係わる結晶化Ｎｉシリサイドの実効仕事関数の組成依存性を示した図である。
【図５】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図６】本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図７Ａ】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図７Ｂ】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図７Ｃ】本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。
【図８】本発明の半導体製造装置においてＨｆＳｉＯＮ上の最表面にＳｉＯＮをもつ絶縁膜を用いた場合を示した断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、図面中、同様の構成要素には、同様のハッチングを付すことで、適宜符号を付すのを省略する。なお、ハッチングの数の制限上、識別可能な範囲で、異なる構成要素に対し同様のハッチングを付すこともある。
【００３６】
本発明は、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜上のＮｉＳｉ２電極の実効仕事関数が、不純物偏析によって変化させることができるという新しい発見に基づく。この発見は以下のようなＭＯＳ容量を用いた予備実験から見いだされたものである。
【００３７】
まず、Ｓｉ基板上にてＨｆＳｉＯゲート絶縁膜（膜厚：２ｎｍ）を形成し、その上に膜厚８０ｎｍのｐｏｌｙ−Ｓｉ（シリコン）ゲート電極を形成した。次にｐｏｌｙ−Ｓｉゲート電極に対して添加元素をイオン注入した。例えば、通常の平面型ｎＭＯＳトランジスタを実現するためには、ｐｏｌｙ−Ｓｉゲート電極に対してｎ型不純物であるＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉなどを、また通常の平面型ｐＭＯＳトランジスタを実現するためには、ｐｏｌｙ−Ｓｉゲート電極に対してｐ型不純物であるＢ、Ａｌ、Ｉｎ、Ｇａ、Ｔｌなどをイオン注入した。
【００３８】
その後、ｐｏｌｙ−Ｓｉゲート電極(膜厚を「ＴＳｉ」とする)上にＮｉ膜（膜厚を「ＴＮｉ」とする）を堆積して、熱処理によってｐｏｌｙ−Ｓｉゲート電極をフルシリサイド化した。
【００３９】
ここで、上記のように作製したＭＯＳ容量のＮｉシリサイドの結晶相をＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）で特定した結果を表１にまとめる。表１は、シリサイド化前のＮｉ膜及びｐｏｌｙ−Ｓｉゲート電極の膜厚比（Ｎｉ膜厚／Ｓｉ膜厚の比（＝ＴＮｉ／ＴＳｉ））と、シリサイド化温度（アニール温度）と、形成されるＮｉシリサイド結晶相と、の関係を示す。
【００４０】
【表１】
【００４１】
シリサイド化温度が６２０℃より高く、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の場合、形成されるＮｉシリサイドは実質的にＮｉＳｉ２からなる。ただし、ＸＲＤスペクトルに弱くＮｉＳｉのピークが見られた。ＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）によるシリサイド電極組成の深さ方向分析によれば、電極表面側に若干Ｎｉ組成がＮｉＳｉ２のものに比べて高いところがありＮｉＳｉは主にその部分に存在すると考えられる。ＴＮｉ／ＴＳｉ＝０．５５〜０．９５の場合、形成されるＮｉシリサイドは実質的にＮｉＳｉからなる。ＴＮｉ／ＴＳｉ＝１．６以上の場合、形成されるＮｉシリサイドは実質的にＮｉ３Ｓｉからなる。
【００４２】
このように、形成されるＮｉシリサイドの結晶相は、シリサイド化前のＮｉ膜及びｐｏｌｙ−Ｓｉゲート電極の膜厚比に依存する。ｐｏｌｙ−Ｓｉゲート電極の膜厚が一定である場合には、ｐｏｌｙ−Ｓｉゲート電極上に堆積したＮｉ膜の厚さ、すなわち、ｐｏｌｙ−Ｓｉゲート電極に供給されるＮｉの量に応じて、形成されるＮｉシリサイドの結晶相は段階的に決まる。
【００４３】
この事実によれば、例えば、実効仕事関数に影響を与えるｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面付近のＮｉシリサイドの結晶相を主にＮｉＳｉ相としたい場合には、ｐｏｌｙ−Ｓｉゲート電極の厚さ（ＴＳｉ）とＮｉ膜の厚さ（ＴＮｉ）の比（ＴＮｉ／ＴＳｉ）を０．５５〜０．９５の範囲に設定し、シリサイド化温度を４００〜５００℃程度にすればよいこととなる。また、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面付近のＮｉシリサイドの結晶相を、ＮｉＳｉ２相を主成分とするシリサイドにしたい場合には、ＴＮｉ／ＴＳｉを０．２８〜０．５４の範囲に設定し、シリサイド化温度を６２０℃より高く、好ましくは６５０℃以上にすればよい。さらに、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面付近のＮｉシリサイドの結晶相を主にＮｉ３Ｓｉ相としたい場合には、ＴＮｉ／ＴＳｉを１．６０以上の範囲に設定し、シリサイド化温度を４００〜５００℃程度にすればよい。この手段によれば、Ｎｉシリサイドの仕事関数を決定するＮｉ／（Ｎｉ＋Ｓｉ）組成は、ＮｉＳｉ２、ＮｉＳｉなどの結晶相によりほぼ自己整合的に決まるため、同じ結晶相を得る（即ち同じ仕事関数を得る）ことが出来るＮｉ膜の堆積膜厚やシリサイド化温度などのプロセス条件のマージンが広く、シリサイドが非晶質の場合に比べて製造プロセスのバラツキを低く抑えることができる。
【００４４】
図３は、上記のように作製したＭＯＳ容量のｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面における電極中Ｎｉ組成のＮｉ膜厚／ｐｏｌｙ−Ｓｉ膜厚の比（ＴＮｉ／ＴＳｉ）の依存性を示す。電極中Ｎｉ組成はＸＰＳ測定から求めた。電極組成のエラーバーはＸＰＳによる多点測定におけるバラつきを示す。
【００４５】
図３より、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面における電極中Ｎｉ組成は、ＴＮｉ／ＴＳｉ比に応じて段階的に決まることがわかる。具体的には、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の場合、及び０．５５〜０．９５の場合、及び１．６０以上の場合それぞれにおける、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面の電極中Ｎｉ組成の割合は、各々３３．３±７％、５０±５％、及び７５±５％である。これらの組成は各々実質的にＮｉＳｉ２中のＮｉ組成の割合（３３．３％）、ＮｉＳｉ中のＮｉ組成の割合（５０％）、及びＮｉ３Ｓｉ中のＮｉ組成の割合（７５％）に一致した。これは、前記界面における電極中Ｎｉ組成が、表１に見られる結晶相によって自己整合的に決定されていることに起因するものと考えられる。
【００４６】
ここで、上記のようなＭＯＳ容量の作製方法の場合、上述したフルシリサイド化の際に、ｐｏｌｙ−Ｓｉゲート電極に対してイオン注入された添加元素が「雪かき」効果によってｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面に偏析する。図４は、上記のようにして作製したＭＯＳ容量において、ｐｏｌｙ−Ｓｉゲート電極に対してＰ及びＢのそれぞれを添加した場合（Ｐ及びＢのｐｏｌｙ−Ｓｉ中への添加量は両方とも７．５×１０２０ｃｍ−３）及び不純物を添加していない場合（ｕｎｄｏｐｅ）の結晶化Ｎｉシリサイドの実効仕事関数の界面付近のシリサイド電極組成依存性を示す。
【００４７】
図４より、結晶化ＮｉシリサイドがＮｉＳｉの場合、実効仕事関数はＰやＢを添加しても、不純物を添加しない場合（ｕｎｄｏｐｅ）と実質的に同一である。一方、結晶化ＮｉシリサイドがＮｉＳｉ２の場合には、不純物添加によって実効仕事関数がおおよそＳｉのｍｉｄｇａｐ±０．１ｅＶの範囲で制御できることがわかる。すなわち、シリサイド電極をＮｉＳｉ２とすれば、実効仕事関数が制御できることによって低消費電力用のバルクトランジスタに適切な閾値電圧を実現できることとなる。
【００４８】
なお、「雪かき」効果によって偏析した不純物の濃度が、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面近傍において、１×１０２０ｃｍ−３を下回ると、ＮｉＳｉ２の場合においても、ほとんど実効仕事関数が変化しなかった。従って、不純物偏析により実効仕事関数を変化させるためには、偏析不純物の濃度が、ｐｏｌｙ−Ｓｉゲート電極／ＨｆＳｉＯ絶縁膜界面近傍において１×１０２０ｃｍ−３以上であることが好ましい。
【００４９】
その他、チャネルがノンドープであるＵＴＢデバイス及びＦｉｎＦＥＴなどのトランジスタの場合、Ｓｉのｍｉｄｇａｐの実効仕事関数を持つメタルゲート電極が必要な高性能トランジスタにはｕｎｄｏｐｅのＮｉＳｉ２を適用すれば所望の閾値が得られることがわかった。また、Ｓｉのｍｉｄｇａｐ±０．１ｅＶ（通常のバルクＴｒと逆にＮＭＯＳにはＳｉのｍｉｄｇａｐ＋０．１ｅＶ、ＰＭＯＳにはｍｉｄｇａｐ−０．１ｅＶ）の実効仕事関数が必要な低消費電力用Ｎ及びＰＭＯＳトランジスタには、各々ｐ及びｎ型のドーパントを添加したＮｉＳｉ２を適用すれば所望の閾値が得られることがわかった。
【００５０】
以上説明した事実に基づけば、閾値電圧を基板中の不純物濃度ではなく電極の実効仕事関数で決定できるため、基板中の不純物濃度を低く保ちながら所望の閾値電圧を得ることができる。その結果、基板不純物の高濃度化による閾値電圧のばらつきや移動度の低下を抑制することが可能となる。また、不純物添加はＰＲ工程及びイオン注入工程によって簡便に行うことができるため、低コストに所望のデバイスを得ることが可能となる。
【００５１】
その他、Ｎｉ組成が４０％を越えない結晶化Ｎｉシリサイド（ＮｉＳｉ２）電極の場合、電極起因の応力もほとんど発生しないのでＭＯＳＦＥＴの高信頼性化を実現できる。また、Ｎｉ組成が４０％を越えない結晶化Ｎｉシリサイド電極の場合は高い耐熱性を有するため、ゲート積層構造の安定性も高まる。
【００５２】
その他、ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため、一回のシリサイド化でｎＭＯＳ及びｐＭＯＳトランジスタのＮｉフルシリサイドゲート電極を形成できることが好ましいが、不純物を添加した結晶化ＮｉＳｉ２電極をゲート電極に用いる上述した手段によればこれを達成することができる。
【００５３】
なお、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜はＨｆＳｉＯもしくはＨｆＳｉＯＮであってもよい。この場合、ｐｏｌｙ−Ｓｉゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、もしくはシリコン窒化膜を挿入することにより実効仕事関数変化を大きくでき、その結果、ＭＯＳＦＥＴにおいてより低い閾値を実現することができる。
【００５４】
ここで、上述の事実に基づき、上述の作用を実現した本実施形態の半導体装置の一例を図１及び図２に示す。図１及び図２は、バルクＣＭＯＳＦＥＴの構造図およびノンドープチャネルトランジスタの構造図を示す。このようなＣＭＯＳＦＥＴを作製すると、シリサイドをＣＭＯＳデバイスのゲート電極に用いることによりゲート電極の空乏化を回避するだけでなく、これまで困難とされていた高性能トランジスタを高い再現性と信頼性で実現できる。
【００５５】
次に、本実施形態の半導体装置の製造方法について、説明する。
【００５６】
本実施形態の半導体装置の製造方法は、Ｈｆを含む高誘電率ゲート絶縁膜上にｐｏｌｙ−Ｓｉ（シリコン）を堆積した後、第一の領域上のｐｏｌｙ−Ｓｉに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加するとともに、第二の領域上のｐｏｌｙ−Ｓｉに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加する工程と、ｐｏｌｙ−Ｓｉの上方にＮｉを成膜後、６２０℃以上で熱処理することによって、ｐｏｌｙ−Ｓｉをシリサイド化する工程と、を含み、ｐｏｌｙ−Ｓｉの膜厚ＴＳｉと、ｐｏｌｙ−Ｓｉの上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたす。
【００５７】
なお、第一の領域上のｐｏｌｙ−Ｓｉは、ｐチャネル素子上のｐｏｌｙ−Ｓｉであり、第二の領域上のｐｏｌｙ−Ｓｉは、ｎチャネル素子上のｐｏｌｙ−Ｓｉであってもよい。そして、第一の領域上のｐｏｌｙ−Ｓｉに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を添加し、第二の領域上のｐｏｌｙ−Ｓｉに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を添加する方法はイオン注入法であってもよい。
【００５８】
以下、本実施形態の半導体装置の製造方法により実現される製造例および半導体装置の構成を図５（ａ）〜（ｈ）、図６（ｉ）〜（ｊ）を用いて具体的に説明する。なお、本実施形態において必須の工程は上述の工程であり、以下の例で説明するその他の工程はあくまで一例であって、これらの例以外のその他の適切な他の技術、材料などを用いた他の工程に置き換えることも可能である。
【００５９】
まず、図５（ａ）に示す状態を得るため、シリコン基板１の表面領域に例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成する。続いて、素子分離されたシリコン基板表面に、Ｈｆを含む高誘電率ゲート絶縁膜３を形成する。ゲート絶縁膜３としては、例えば、ＨｆＳｉＯ、ＨｆＳｉＯＮなどとすることができる。また、ゲート絶縁膜３の厚さとしては、例えば、２ｎｍとすることができる。
【００６０】
次に、ゲート絶縁膜３上に、ｐｏｌｙ−Ｓｉ膜４（例：膜厚８０ｎｍ）を形成する。そして、このＰｏｌｙ−Ｓｉ膜４に対しレジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることによりｎＭＯＳＦＥＴ領域には、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加し、ｐＭＯＳＦＥＴ領域には、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加する。各々の注入エネルギー及びドーズ量は特段制限されないが、例えば、Ｐ注入の場合５ＫｅＶ及び５×１０１５ｃｍ−２、Ｂ注入の場合２ＫｅＶ及び６×１０１５ｃｍ−２とすることができる。これにより、図５（ａ）に示す状態が得られる。
【００６１】
その後、図５（ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜４の上に、例えば厚さ１５０ｎｍのシリコン酸化膜からなる積層膜５を形成する。次に、図５（ｃ）に示す状態を得るため、積層膜５を、例えばリソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散層領域６を、ゲート電極をマスクとして自己整合的に形成する。
【００６２】
次に、図５（ｄ）に示す状態を得るため、例えばシリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成する。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層８を形成する。
【００６３】
次に、図５（ｅ）に示すように、例えば厚さ２０ｎｍの金属膜９をスパッタにより略全面に堆積し、例えばサリサイド技術によりゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成する（図５（ｆ）)。このシリサイド層１０は、例えば、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とすることができる。なお、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
【００６４】
次に、図５（ｇ）に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜の層間絶縁膜１１を形成する。この層間絶縁膜１１を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術によって図５（ｈ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極のｐｏｌｙ−Ｓｉ膜４を露出させる。
【００６５】
次に、図６（ｉ）に示すように、ｐｏｌｙ−Ｓｉ膜４の上方に、ゲート電極のｐｏｌｙ−Ｓｉ膜４とのシリサイドを形成させるＮｉ膜１２を堆積する。この工程でのＮｉ膜厚は、ｐｏｌｙ−ＳｉとＮｉが十分反応してシリサイド化した時に、ゲート絶縁膜３に接している側の組成がＮｉＳｉ２となるような膜厚を設定する。具体的には、ｐｏｌｙ−Ｓｉ膜４の膜厚ＴＳｉと、Ｎｉ膜１２の膜厚ＴＮｉとが、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすように定める。このような膜厚を制御したＮｉ膜１２を成膜する手段としては特段制限されないが、例えば、ＤＣマグネトロンスパッタ法を用いてもよい。
【００６６】
その後、６２０℃より高い温度、例えば６５０℃で２分の熱処理を行い、ｐｏｌｙ−ＳｉとＮｉを十分に反応させて、結晶化ＮｉＳｉ２電極を形成する。このシリサイド化においてＮ型ＭＯＳＦＥＴ領域のｐｏｌｙ−Ｓｉゲート電極４中の添加元素（例：Ｐ）は図６（ｊ）のように、フルシリサイドゲート電極１３／絶縁膜３の界面に偏析する（偏析不純物１９）。また、Ｐ型ＭＯＳＦＥＴ領域のｐｏｌｙ−Ｓｉゲート電極４中の添加元素（例：Ｂ）も、図６（ｊ）に示すように、フルシリサイドゲート電極１４／絶縁膜３の界面に偏析する（偏析不純物２０）。この後、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜１２は硫酸過酸化水素水溶液を用いてウェットエッチング除去する。
【００６７】
ここで、以上説明した半導体装置製造方法では、シリサイド化する前に、偏析不純物１９または２０となる不純物をｐｏｌｙ−Ｓｉ膜４に注入し、シリサイド化と同じ加熱処理により、前記不純物をフルシリサイドゲート電極１３、１４／絶縁膜３の界面に偏析させた。しかし、ｐｏｌｙ−Ｓｉ膜４をシリサイド化した後に、シリサイド化により得られたフルシリサイドゲート電極中に偏析不純物１９または２０となる不純物を注入し、シリサイド化とは異なる加熱処理により、前記不純物をフルシリサイドゲート電極１３、１４／絶縁膜３の界面に偏析させてもよい。
【００６８】
上述した本実施形態によれば、Ｈｆを含むＨｉｇｈ−ｋゲート絶縁膜上に、ゲート電極として不純物添加ＮｉＳｉ２フルシリサイドゲート電極を適用することにより、ゲート電極の空乏化を回避するだけでなく、これまで困難とされていた同一組成のＮｉフルシリサイドゲート電極を用いて、ｎＭＯＳ及びｐＭＯＳ用電極および低閾値および高閾値電圧の実現が可能となる。また、本実施形態の製造方法によれば、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないため、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。その際、不純物の添加量をイオン注入等これまでに確立された技術で制御可能なため、Ｖｔｈのバラツキを抑えることができる。
【００６９】
ここで、特許文献２には、Ｈｉｇｈ−ｋゲート絶縁膜の上にゲート電極としてＮｉシリサイドを設け、ゲート絶縁膜とゲート電極との界面にアルミニウムを偏析させた半導体装置が記載されている。具体的には、ｎチャネルＭＩＳトランジスタの界面にアルミニウムを偏析させ、ｐチャネルＭＩＳトランジスタの界面にはアルミニウムを多量に偏析させないような構成となっている。
【００７０】
これに対し、本実施形態では、上述の通り、ｎチャネルＭＩＳトランジスタのゲート電極／絶縁膜の界面には、「ｎ型」のドーパントを偏析させるため、アルミニウムを偏析させることはない。そして、ｐチャネルＭＩＳトランジスタのゲート電極／絶縁膜の界面には、「ｐ型」のドーパントを偏析させるため、アルミニウムを偏析させてもよい構成となっている。
【００７１】
このように、特許文献２に記載の技術と、本実施形態とは、ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタの前記界面に偏析させる不純物の極性が逆であり、発明の思想が明らかに異なる。よって、特許文献２に記載の技術から本発明を想到することはない。
【００７２】
上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含むことを特徴とする半導体装置を製造することができる。
【００７３】
また、上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置を製造することができる。
【００７４】
また、上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタにおいて、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置を製造することができる。
【００７５】
また、上述の本実施形態の半導体装置の製造方法によれば、Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタであって、前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｎチャネルトランジスタが形成される第一領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第一不純物元素が添加されており、pチャネルトランジスタが形成される第二領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第二不純物元素が添加されており、前記第一領域及び前記第二領域のトランジスタよりも閾値電圧が低く電流駆動能力が高いトランジスタが形成される第三領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には前記第一不純物元素及び前記第二不純物元素を添加されないことを特徴とする半導体装置を製造することができる。
【００７６】
以下、本実施形態の半導体装置の実施例およびその効果について具体的に説明する。
＜実施例１＞
【００７７】
まず、本実施例の半導体装置の製造方法について説明する。本実施例の製造方法は、上述した本実施形態の製造例とほぼ同様である。図５（ａ）〜（ｈ）、図６（ｉ）〜（ｊ）は第１の実施例に関わるＭＯＳＦＥＴの作製工程を示した断面図である。本実施例は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ技術を用いてＭＯＳＦＥＴを作製した。
【００７８】
まず、図５（ａ）に示す状態を得るため、シリコン基板１の表面領域にＳＴＩ技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板表面にゲート絶縁膜３を形成した。ゲート絶縁膜は、ＨｆＳｉＯ（例：膜厚２ｎｍ）を用いた。
【００７９】
次に、ゲート絶縁膜３上に厚さ８０ｎｍのｐｏｌｙ−Ｓｉ膜４を形成し、このＰｏｌｙ−Ｓｉ膜４に対しレジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、ｎＭＯＳＦＥＴ領域及びｐＭＯＳＦＥＴ領域におのおの異なる不純物元素をイオン注入した。具体的には、ｎＭＯＳＦＥＴ領域にはＰを、またｐＭＯＳＦＥＴ領域に対してはＢを注入した。各々の注入エネルギー及びドーズ量は、Ｐ注入の場合５ＫｅＶ及び５×１０１５ｃｍ−２、Ｂ注入の場合２ＫｅＶ及び６×１０１５ｃｍ−２とした。これにより、図５（ａ）に示す状態が得られた。
【００８０】
その後、図５（ｂ）に示すように、厚さ１５０ｎｍのシリコン酸化膜からなる積層膜５を形成した。この積層膜５を、図５（ｃ）に示すように、リソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散層領域６を、ゲート電極をマスクとして自己整合的に形成した。
【００８１】
その後、図５（ｄ）に示す状態を得るため、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層８を形成した。
【００８２】
次に、図５（ｅ）に示すように、厚さ２０ｎｍの金属膜９をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成した（図５（ｆ））。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド(ＮｉＳｉ)とした。
【００８３】
その後、図５（ｇ）に示すように、ＣＶＤ法によってシリコン酸化膜の層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって図５（ｈ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極のｐｏｌｙ−Ｓｉ膜４を露出させた。
【００８４】
次に図６（ｉ）に示すように、ｐｏｌｙ−Ｓｉ膜４の上方に、ゲート電極のｐｏｌｙ−Ｓｉ膜４とのシリサイドを形成させるＮｉ膜１２を堆積した。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。その後、６５０℃２分の熱処理によりｐｏｌｙ−ＳｉとＮｉを十分に反応させて結晶化ＮｉＳｉ２電極を形成した。このシリサイド化においてＮ型ＭＯＳＦＥＴ領域のフルシリサイドゲート電極１３中の添加元素（Ｐ）は図６（ｊ）のように偏析する（偏析不純物１９）。また、Ｐ型ＭＯＳＦＥＴ領域のフルシリサイドゲート電極１４中の添加元素（Ｂ）も図６（ｊ）のように偏析する（偏析不純物２０）。この後、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液を用いてウェットエッチング除去した。
【００８５】
本実施例では、上述のような工程を経ることにより、図６（ｊ）に示すような、Ｎ型ＭＯＳＦＥＴ領域とＰ型ＭＯＳＦＥＴ領域それぞれで、フルシリサイドゲート電極１３、１４／ＨｆＳｉＯ絶縁膜３の界面に異なる添加元素が偏析したフルシリサイドゲート電極をもつＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成した。このようにして作製したＭＯＳＦＥＴにおいてフルシリサイドゲート電極１３、１４の実効仕事関数は、Ｎ型ＭＯＳＦＥＴで４．４ｅＶ、Ｐ型ＭＯＳＦＥＴで４．７ｅＶであった。その結果、Ｎ型及びＰ型ＭＯＳＦＥＴの閾値電圧は各々＋０．５Ｖ及び−０．５Ｖと低消費電力用トランジスタに適した値となった。
【００８６】
なお、ｐＭＯＳ用フルシリサイドゲート電極１４にＢ以外のｐ型ドーパント不純物（Ａｌ、Ｉｎ、Ｇａ、Ｔｌなど）を添加した場合、及びｎＭＯＳ用フルシリサイドゲート電極１３にＰ以外のｎ型ドーパント不純物（Ｎ、Ａｓ、Ｓｂ、Ｂｉなど）を添加した場合であっても同じ効果が得られた。
【００８７】
また、本実施例では、上述のシリサイド化により生成されたのがＮｉＳｉ２であるので、電極起因の応力もほとんど発生せず、ＭＯＳＦＥＴの高信頼性化を実現できた。
【００８８】
また、ＣＭＯＳデバイスを作製する場合、工程の簡便化によるコスト低減のため一回のシリサイド化でｎＭＯＳ及びｐＭＯＳトランジスタのフルシリサイドゲート電極１３、１４を形成できることが好ましいが、本実施例によれば、不純物を添加した結晶化ＮｉＳｉ２をゲート電極に用いることでこれが実現された。
【００８９】
以上より本実施例で示した実効的にＮｉＳｉ２の組成を持つ結晶化したＮｉフルシリサイドゲート電極に上記の不純物を添加したゲート電極とＨｆＳｉＯゲート絶縁膜を組み合わせることで優れたトランジスタ特性を得ることができた。
＜実施例２＞
【００９０】
本実施例に関わるＭＯＳＦＥＴは、超薄膜ＳＯＩ基板上に作製されるＵＴＢデバイスであり、第一領域１００上に作製されるｐＭＯＳＦＥＴと、第二領域２００上に作製されるｎＭＯＳＦＥＴと、第三領域３００上に作製されるｎＭＯＳＦＥＴ（もしくはｐＭＯＳＦＥＴ）とからなる。
【００９１】
まず、本実施例の半導体装置の製造方法について図７（Ａ）〜（Ｃ）を用いて説明する。図７Ａ〜７Ｃに示す（ａ）〜（ｈ）の各図は、本発明の第２の実施例に関わるＭＯＳＦＥＴの作製工程を示した断面図である。（ａ）〜（ｈ）の各図における左端の図が第一領域１００を示し、中央の図が第二領域２００を示し、右端の図が第三領域３００を示す。本実施例でも、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ技術を用いてＭＯＳＦＥＴを作製した。
【００９２】
まず、図７Ａ（ａ）に示す状態を得るため、第一領域１００、第二領域２００、及び第三領域３００の超薄膜ＳＯＩ基板１０００（図中にＢＯＸ層を図示せずＳＯＩ層のみ図示。ＳＯＩ層はノンドープ：基板中不純物濃度は、第一領域１００、第二領域２００、及び第三領域３００いずれも、１×１０１６ｃｍ−３以下）の表面領域にＳＴＩ技術を用いて素子分離領域２を形成した。続いて、ＳＯＩ層表面上にゲート絶縁膜３を形成した。ゲート絶縁膜３には、ＨｆＳｉＯＮを用いた。その後、ゲート絶縁膜３上に厚さ８０ｎｍ程度のｐｏｌｙ−Ｓｉ膜４を形成した。
【００９３】
次に、図７Ａ（ｂ）に示す状態を得るため、ｐｏｌｙ−Ｓｉ膜４上に厚さ１５０ｎｍのシリコン酸化膜５を形成した。このｐｏｌｙ−Ｓｉ膜４と１５０ｎｍのシリコン酸化膜５からなる積層膜を、リソグラフィー技術およびＲＩＥ技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、第一領域１００、第二領域２００、及び第三領域３００のＳＯＩ層表面上に、おのおのエクステンション拡散層領域１０７、２０７、および３０７を、ゲート電極をマスクとして自己整合的に形成した。これにより、図７（Ａ）（ｂ）に示す状態が得られた。
【００９４】
次に、図７Ａ（ｃ）に示す状態を得るため、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁７を形成した。この状態で再度イオン注入を行い、活性化アニールを経て、第一領域１００、第二領域２００、及び第三領域３００のＳＯＩ層表面上に、おのおのソース・ドレイン拡散層１０９、２０９、および３０９を形成した。
【００９５】
次に、図７Ｂ（ｄ）に示す状態を得るため、厚さ２０ｎｍの金属膜をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層のみに厚さ約４０ｎｍのシリサイド層１０を形成した。このシリサイド層１０はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド(ＮｉＳｉ)とした。
【００９６】
次に、図７Ｂ（ｅ）に示す状態を得るため、ＣＶＤ法によってシリコン酸化膜の層間絶縁膜１１を形成した。この層間絶縁膜１１をＣＭＰ技術によって図７Ｂ（ｆ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極のｐｏｌｙ−Ｓｉ膜４を露出させた。
【００９７】
次に、図７Ｂ（ｆ）に示す状態の後、図示しないが、図６（ｉ）に示すＮｉ膜１２と同様に、Ｎｉ膜を堆積した。この工程でのＮｉ膜厚は、ｐｏｌｙ−Ｓｉ膜４とＮｉが十分反応してシリサイド化した時に、ｐｏｌｙ−Ｓｉ膜４のゲート絶縁膜３に接している側の組成がＮｉＳｉ２となるような膜厚を設定する。本実施例では、ＤＣマグネトロンスパッタ法により室温でＮｉを２５ｎｍ成膜した。その後、６５０℃２分の熱処理によりｐｏｌｙ−ＳｉとＮｉを十分に反応させてフルシリサイド（結晶化ＮｉＳｉ２）ゲート電極１２０を形成し、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液を用いてウェットエッチング除去した。
【００９８】
次に、図７Ｃ（ｇ）に示すように、第一領域１００及び第二領域２００上のフルシリサイドゲート電極１２０に対して、レジストを用いた通常のＰＲプロセスとイオン注入を組み合わせることにより、おのおの異なる不純物元素をイオン注入した。具体的には、第一領域１００にはＢを、第二領域２００にはＡｓを注入した。各々の注入エネルギー及びドーズ量は、Ｂ注入の場合２ＫｅＶ及び６×１０１５ｃｍ−２、Ａｓ注入の場合５ＫｅＶ及び５×１０１５ｃｍ−２とした。
【００９９】
このイオン注入後、５００℃３０分程度のアニールを行うことによって、第一領域１００の、イオン注入されたフルシリサイドゲート電極１１２中の添加元素（Ｂ）は図７Ｃ（ｈ）のようにフルシリサイドゲート電極１１２／絶縁膜３界面に偏析した（偏析不純物１１３）。また、第二領域２００の、イオン注入されたフルシリサイドゲート電極２１２の添加元素（Ａｓ）も図７Ｃ（ｈ）のようにフルシリサイドゲート電極２１２／絶縁膜３界面に偏析した（偏析不純物２１３）。一方、第三領域３００のフルシリサイドゲート電極１２０は、ドーパントを添加されていないノンドープフルシリサイドゲート電極３１２であるため、フルシリサイドゲート電極３１２／絶縁膜３界面にはドーパントは偏析しない。その後、通常の配線工程を行った。
【０１００】
以上のような工程を経ることにより、図２に示すような第一領域１００、第二領域２００、及び第三領域３００に応じて電極１１２、２１２、３１２／絶縁膜３界面に異なる添加元素が偏析したフルシリサイドゲート電極１１２、２１２または添加元素が偏析しないフルシリサイドゲート電極３１２をもつＭＯＳＦＥＴを形成した。このようにして作製したデバイスにおいては、第一領域１００及び第二領域２００に作製されたフルシリサイドゲート電極１１２、２１２の実効仕事関数が、各々４．７ｅＶ及び４．４ｅＶだった。これは、ノンドープチャネルの低消費電力用Ｎ及びＰＭＯＳトランジスタに適したものとなっている。また、第三領域３００に作製されたフルシリサイドゲート電極３１２の実効仕事関数は４．５ｅＶだった。これは、ノンドープチャネルの高性能トランジスタに適したものとなっている。
【０１０１】
このように本実施例の構成を用いると、閾値電圧を基板中の不純物濃度ではなく電極の実効仕事関数で決定できるため、基板中の不純物濃度を低く保ちながら所望の閾値電圧が得られた。その結果、基板不純物の高濃度化による閾値電圧のばらつきや移動度の低下を抑制することができる。そのため本実施例の場合においても優れたトランジスタ特性を得ることができた。
【０１０２】
また、本実施例による作製方法によれば、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。
【０１０３】
また、一般に、ドープされたｐｏｌｙ−Ｓｉゲート電極をエッチングするとドーパントの種類によってエッチング速度が違うためゲート寸法が異なったり、ゲート端部のラフネスがノンドープの場合に比べて大きくなり特性ばらつきを引き起こす。しかし、本実施例の作製方法によれば、不純物添加をＰＲ工程及びイオン注入工程によって簡便に行うことができるため、このような不都合を回避し、簡便に所望のデバイスを得ることができた。さらに、本実施例の作製方法によれば、ゲートｐｏｌｙ−Ｓｉのエッチング時にはゲートｐｏｌｙ−Ｓｉをノンドープにしておけるため、上記のドーピングによるゲート寸法・形状に関わる問題を回避できる。
【０１０４】
以上、本発明の実施形態及び実施例を説明したが、本発明は上記実施形態及び実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
【０１０５】
例えば、閾値電圧の制御範囲を広くしたい場合には、図８に示すようにゲート電極１３、１４と接する部分に、シリコン酸化膜、シリコン酸窒化膜、もしくはシリコン窒化膜などのギャップ膜２２を挿入すると良い。このような構成をとることにより、実効仕事関数の不純物偏析による変化範囲を大きくすることができ、閾値電圧の制御範囲を広くすることができることを確認した。
【符号の説明】
【０１０６】
１・・・・・シリコン基板
２・・・・・素子分離領域
３・・・・・ゲート絶縁膜
４・・・・・ｐｏｌｙ−Ｓｉ膜
５・・・・・シリコン酸化膜
６・・・・・エクステンション拡散層領域
７・・・・・ゲート側壁
８・・・・・ソース・ドレイン拡散層
９・・・・・金属膜
１０・・・・シリサイド層
１１、１７・層間絶縁膜
１２・・・・第１金属膜
１３・・・・Ｎ型フルシリサイドゲート電極
１４・・・・Ｐ型フルシリサイドゲート電極
１５、１６・シリコン窒化膜
１９・・・・ＮＭＯＳＦＥＴ領域の電極／絶縁膜界面に偏析した添加元素
２０・・・・ＰＭＯＳＦＥＴ領域の電極／絶縁膜界面に偏析した添加元素
２１・・・・ＨｆＳｉＯＮを最表面に持つゲート絶縁膜
２２・・・・ＳｉＯ２もしくはＳｉＯＮもしくはＳｉＮキャップ膜
１００・・・第一領域
２００・・・第二領域
３００・・・第三領域
１０２・・・第一領域電極への不純物注入
２０２・・・第二領域電極への不純物注入
１０７・・・第一領域のエクステンション拡散層領域
２０７・・・第二領域のエクステンション拡散層領域
３０７・・・第三領域のエクステンション拡散層領域
１０９・・・第一領域のソース・ドレイン拡散層
２０９・・・第二領域のソース・ドレイン拡散層
３０９・・・第三領域のソース・ドレイン拡散層
１１２・・・第一領域のＰ型フルシリサイドゲート電極
２１２・・・第二領域のＮ型フルシリサイドゲート電極
３１２・・・第三領域のノンドープフルシリサイドゲート電極
１１３・・・第一領域の電極／絶縁膜界面に偏析したＰ型添加元素
２１３・・・第二領域の電極／絶縁膜界面に偏析したＮ型添加元素
１２０・・・結晶化ＮｉＳｉ２電極
１０００・・ＳＯＩ基板（ＳＯＩ層のみ図示）
【特許請求の範囲】
【請求項１】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含むことを特徴とする半導体装置。
【請求項２】
前記pチャネル上の前記ゲート電極中の前記Ｎｉシリサイドの結晶相がＮｉＳｉ２であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置。
【請求項４】
前記ｎチャネル上の前記ゲート電極中の前記Ｎｉシリサイドの結晶相がＮｉＳｉ２であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタにおいて、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、
ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置。
【請求項６】
前記ｎチャネルおよび前記ｐチャネル上の前記ゲート電極中の前記Ｎｉシリサイドの結晶相がＮｉＳｉ２であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記Ｎｉシリサイドと前記ゲート絶縁膜との界面に含まれる前記元素の濃度は、前記界面の近傍において、１×１０２０ｃｍ−３以上であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ゲート絶縁膜がＨｆＳｉＯまたはＨｆＳｉＯＮを含むことを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタであって、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
pチャネルトランジスタが形成される第一領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第一不純物元素が添加されており、
nチャネルトランジスタが形成される第二領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第二不純物元素が添加されており、
前記第一領域及び前記第二領域のトランジスタよりも閾値電圧が低く電流駆動能力が高いトランジスタが形成される第三領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には前記第一不純物元素及び前記第二不純物元素を添加されないことを特徴とする半導体装置。
【請求項１１】
前記第一、第二、及び第三領域上のチャネル中の不純物量が同一であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第一、第二、及び第三領域上のチャネル中の不純物量が１×１０１６ｃｍ−３以下であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第一不純物元素は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素からなることを特徴とする請求項１０から１２のいずれかに記載の半導体装置。
【請求項１４】
前記第二不純物元素は、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素からなることを特徴とする請求項１０から１３のいずれかに記載の半導体装置。
【請求項１５】
前記第一不純物元素及び前記第二不純物元素の濃度が、前記Ｎｉシリサイドと前記ゲート絶縁膜との前記界面の近傍において、１×１０２０ｃｍ−３以上であることを特徴とする請求項１０から１４のいずれかに記載の半導体装置。
【請求項１６】
前記ゲート絶縁膜がＨｆＳｉＯまたはＨｆＳｉＯＮを含むことを特徴とする請求項１０から１５のいずれかに記載の半導体装置。
【請求項１７】
前記ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積した後、第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加するとともに、第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加する工程と、
前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、
を含む半導体装置の製造方法であって、
前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法。
【請求項１９】
前記第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）は、pチャネル素子上のシリコン（ｐｏｌｙ−Ｓｉ）であり、
前記第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）は、nチャネル素子上のシリコン（ｐｏｌｙ−Ｓｉ）である請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を添加する方法、および、前記第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を添加する方法がイオン注入法であることを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
【請求項２１】
Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積する工程と、
前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、
第一の領域上のＮｉシリサイドに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加するとともに、第二の領域上のＮｉシリサイドに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加した後、熱処理する工程と、
を含む半導体装置の製造方法であって、
前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法。
【請求項１】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含むことを特徴とする半導体装置。
【請求項２】
前記pチャネル上の前記ゲート電極中の前記Ｎｉシリサイドの結晶相がＮｉＳｉ２であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有するＭＩＳトランジスタであって、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置。
【請求項４】
前記ｎチャネル上の前記ゲート電極中の前記Ｎｉシリサイドの結晶相がＮｉＳｉ２であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタにおいて、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
ｐチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、
ｎチャネル上の前記ゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含むことを特徴とする半導体装置。
【請求項６】
前記ｎチャネルおよび前記ｐチャネル上の前記ゲート電極中の前記Ｎｉシリサイドの結晶相がＮｉＳｉ２であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記Ｎｉシリサイドと前記ゲート絶縁膜との界面に含まれる前記元素の濃度は、前記界面の近傍において、１×１０２０ｃｍ−３以上であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記ゲート絶縁膜がＨｆＳｉＯまたはＨｆＳｉＯＮを含むことを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
Ｈｆを含む高誘電率ゲート絶縁膜上にゲート電極を有する相補型電界効果型トランジスタであって、
前記ゲート電極の少なくとも前記ゲート絶縁膜に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、
pチャネルトランジスタが形成される第一領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第一不純物元素が添加されており、
nチャネルトランジスタが形成される第二領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には第二不純物元素が添加されており、
前記第一領域及び前記第二領域のトランジスタよりも閾値電圧が低く電流駆動能力が高いトランジスタが形成される第三領域上のゲート電極に含まれる前記Ｎｉシリサイドと前記ゲート絶縁膜との界面及びその付近には前記第一不純物元素及び前記第二不純物元素を添加されないことを特徴とする半導体装置。
【請求項１１】
前記第一、第二、及び第三領域上のチャネル中の不純物量が同一であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第一、第二、及び第三領域上のチャネル中の不純物量が１×１０１６ｃｍ−３以下であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第一不純物元素は、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素からなることを特徴とする請求項１０から１２のいずれかに記載の半導体装置。
【請求項１４】
前記第二不純物元素は、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素からなることを特徴とする請求項１０から１３のいずれかに記載の半導体装置。
【請求項１５】
前記第一不純物元素及び前記第二不純物元素の濃度が、前記Ｎｉシリサイドと前記ゲート絶縁膜との前記界面の近傍において、１×１０２０ｃｍ−３以上であることを特徴とする請求項１０から１４のいずれかに記載の半導体装置。
【請求項１６】
前記ゲート絶縁膜がＨｆＳｉＯまたはＨｆＳｉＯＮを含むことを特徴とする請求項１０から１５のいずれかに記載の半導体装置。
【請求項１７】
前記ゲート絶縁膜の前記ゲート電極と接する部分に、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜の中の少なくとも一以上を有することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積した後、第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を選択的に添加するとともに、第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を選択的に添加する工程と、
前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、
を含む半導体装置の製造方法であって、
前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法。
【請求項１９】
前記第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）は、pチャネル素子上のシリコン（ｐｏｌｙ−Ｓｉ）であり、
前記第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）は、nチャネル素子上のシリコン（ｐｏｌｙ−Ｓｉ）である請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第一の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を添加する方法、および、前記第二の領域上のシリコン（ｐｏｌｙ−Ｓｉ）に対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を添加する方法がイオン注入法であることを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
【請求項２１】
Ｈｆを含む高誘電率ゲート絶縁膜上にシリコン（ｐｏｌｙ−Ｓｉ）を堆積する工程と、
前記シリコン（ｐｏｌｙ−Ｓｉ）の上方にＮｉを成膜後、６２０℃以上で熱処理することによって、前記シリコン（ｐｏｌｙ−Ｓｉ）をシリサイド化する工程と、
第一の領域上のＮｉシリサイドに対してＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加するとともに、第二の領域上のＮｉシリサイドに対してＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素をレジストマスクとイオン注入法を用いて選択的に添加した後、熱処理する工程と、
を含む半導体装置の製造方法であって、
前記シリコン（ｐｏｌｙ−Ｓｉ）の膜厚ＴＳｉと、前記シリコン（ｐｏｌｙ−Ｓｉ）の上方に成膜されたＮｉの膜厚ＴＮｉとは、ＴＮｉ／ＴＳｉ＝０．２８〜０．５４の関係をみたすことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【公開番号】特開２０１１−４４５７６（Ｐ２０１１−４４５７６Ａ）
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願番号】特願２００９−１９１６１５（Ｐ２００９−１９１６１５）
【出願日】平成２１年８月２１日（２００９．８．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願日】平成２１年８月２１日（２００９．８．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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