半導体装置を製作する方法
【課題】例えば大きな電荷キャリア移動度を有する半導体装置を製作する方法を提供する。
【解決手段】複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。
【解決手段】複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体分野に関し、特に、エネルギーバンド設計に基づいた改良特性を有する半導体およびそれに対応する方法に関する。
【背景技術】
【０００２】
例えば電荷キャリアの移動度を高めることにより特性を向上させる方法等、半導体装置の特性を向上させる構造および技術が提案されている。例えば、Currieらの米国特許出願第2003／0057416号には、シリコン、シリコン−ゲルマニウムおよび特性劣化を生じさせる不純物が含まれていない領域を含む緩和シリコンの歪み材料層が示されている。
【０００３】
上部シリコン層において生じる2軸歪は、キャリアの移動度を変化させ、高速および／または低消費電力の装置が得られる。Fitzgeraldらの公開米国特許出願第2003／0034529号には、同様の歪みシリコン技術に基づくCMOSインバーターが示されている。
【０００４】
高木の米国特許第6,472,685B2号には、シリコン層と、該シリコン層間に設置された炭素層とを有する半導体装置が示されており、第2シリコン層の伝導帯と価電子帯は、引張歪を受ける。小さな有効質量を持ち、ゲート電極に印加される電場によって誘起される電子は、第2シリコン層内に閉じ込められ、大きな移動度を示すnチャンネルのMOSFETが有効化される。
【０００５】
石橋らの米国特許第4,937,204号には、超格子が示されており、その中には、わずかのまたは2元系の化合物半導体層を含む、8分子層未満の複数の層が、交互にエピタキシャル成長される。主電流の方向は、超格子の層に対して垂直である。
【０００６】
Wangらの米国特許第5,357,119号には、超格子内に散在する合金を減らすことによって得られる、高移動度のSi−Ge短周期超格子が示されている。これらの考えに沿って、Candelariaの米国特許第5,683,934号は、シリコン合金と、第2の材料とからなるチャンネル層を有する高移動度MOSFETが示されており、第2の材料は、ある百分率でシリコン格子に置換して存在し、引張応力下においてチャンネル層を形成する。
【０００７】
Tsuの米国特許第5,216,262号には、量子井戸構造が示されており、この量子井戸は、2つのバリア領域と、バリア層間に設置された薄いエピタキシャル成長半導体層とを有する。各バリア領域は、SiO2／Siの交互に積層された層で構成され、通常厚さは、2乃至6分子層の範囲である。より厚いシリコン区画は、バリア層間に設置される。
【０００８】
Tsuの「シリコンナノ構造装置の現象」、および2000年9月6日にオンライン公開されたApplied Physics and Materials Science & Processingのp391−402には、シリコンと酸素の半導体−原子超格子（SAS）が示されている。Si／O超格子は、シリコン量子素子および発光装置に有益であることが示されている。特に、緑のエレクトロルミネッセンスダイオード構造が構成され、評価されている。ダイオード構造内の電流の向きは、縦方向、すなわちSASの層に対して垂直である。示されているSASは、酸素原子、CO分子等の吸着化学種によって分離された半導体層を有しても良い。酸素の吸着分子層上でのシリコン成長は、低欠陥密度でエピタキシャルであることが示されている。あるSAS構造は、1.1nm厚さのシリコン部分を有し、この部分は、シリコンの約8原子層で構成され、別の構造は、このシリコン厚さの2倍の厚さを有する。Luoらの「直接ギャップ発光シリコンの化学設計」、Physical Review Letters、89巻、7号（2002年8月12日）には、さらにTsuの発光SAS構造が示されている。
【０００９】
Wang、TsuおよびLofgrenの国際公開第WO02／103,767A1号には、薄いシリコンと、酸素、炭素、窒素、リン、アンチモン、砒素または水素のバリア構成ブロックが示されており、これにより格子を通る垂直な方向の電流の流れが、4桁抑制される。絶縁層および／またはバリア層によって、絶縁層に隣接して低欠陥エピタキシャルシリコンを設置することが可能となる。
【００１０】
Mearsらの英国特許出願第2,347,520号には、電子バンドギャップ設計に適合する非周期光バンドギャップ（APBG）構造の原理が示されている。特に、この出願には、材料パラメータ、例えば最低バンドの位置、有効質量等が示されており、所望のバンド構造特性を有する新しい非周期材料が得られるように調整することができる。また他のパラメータ、例えば電気伝導度、熱伝導度および電気的または磁気的な誘電率等も示されており、材料設計が可能である。
【００１１】
半導体装置内の電荷キャリアの移動度を設計的に向上させた材料について精力的な研究が行われているにも関わらず、未だに大きな改良を行う必要がある。移動度が大きくなると、装置速度が向上し、および／または装置の消費電力は小さくなる。移動度が大きくなると、装置の小型化への移行の流れが続いても、装置の特性を維持することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第5,683,934号明細書
【特許文献２】国際公開第WO02／103,767A1号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１３】
前述の背景から、本発明の課題は、例えば大きな電荷キャリア移動度を有する半導体装置を製作する方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明によるこのおよび他の課題、特徴および利点は、複数の積層された層群を有する超格子を形成するステップと、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップと、を有する方法によって得ることができる。前記超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。また前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、該超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。さらに超格子は、そこに共通のエネルギーバンド構造を有しても良い。
【００１５】
電荷キャリアは、少なくとも一つの電子とホールを有しても良い。ある好適実施例では、各基本半導体部分は、シリコンで構成され、各エネルギーバンド調整層は、酸素で構成される。各エネルギーバンド調整層は、単一の単分子厚さであっても良く、各基本半導体部分は、8層未満の分子層厚さであっても良い。例えばある実施例では、その厚さは、2乃至4分子層である。
【００１６】
本発明によって得られるバンド設計の結果として、さらに超格子は、実質的に直接エネルギーバンドギャップを有しても良い。さらに超格子は、層群の最上部に基本半導体キャップ層を有しても良い。
【００１７】
ある実施例では、全ての基本半導体部分は、同数の分子層厚さであっても良い。別の実施例では、少なくともいくつかの基本半導体部分は、異なる数の分子層厚さであっても良い。さらに別の実施例では、全ての基本半導体部分は、異なる数の分子層厚さであっても良い。
【００１８】
各非半導体分子層は、次の層の成膜の際に熱的に安定であることが好ましく、これにより製造が容易となる。各基本半導体部分は、IV族半導体、III−V族半導体およびII−VI族半導体からなる群から選定される基本半導体を有しても良い。さらに各エネルギーバンド調整層は、酸素、窒素、フッ素および炭素−酸素からなる群から選定される非半導体を有しても良い。
【００１９】
電荷キャリアの大きな移動度は、超格子が存在しない場合に比べて、前記平行な方向における電荷キャリアの電気伝導度有効質量が低いことに起因して生じる。電気伝導度有効質量は、超格子が存在しない場合に得られる電気伝導度有効質量の2／3以下である。さらに超格子が、少なくとも一つの種類の導電性ドーパントを有しても良いことは勿論である。
【図面の簡単な説明】
【００２０】
【図１】本発明による半導体装置の概略断面図である。
【図２】図1に示す超格子の概略断面拡大図である。
【図３】図1に示す超格子の一部の概略的な原子構成図である。
【図４】図1の装置に用いられる超格子の別の実施例の概略断面拡大図である。
【図５Ａ】従来技術の両方がバルクのシリコンの場合、および図1乃至3に示す4／1のSi／O超格子の場合の、ガンマ点（G）からのバンド構造の計算結果のグラフである。
【図５Ｂ】従来技術のバルクのシリコンの場合、および図1乃至3に示す4／1のSi／O超格子の場合の、z点からのバンド構造の計算結果のグラフである。
【図５Ｃ】従来技術のバルクのシリコンの場合、および図４に示す5／1／3／1のSi／O超格子の場合の、ガンマおよびz点の両方からのバンド構造の計算結果のグラフである。
【図６Ａ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｂ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｃ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｄ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｅ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｆ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｇ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｈ】本発明による別の半導体装置部分の、製作段階での断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の好適実施例が示されている添付図面を参照して、本発明をより詳しく説明する。ただし本発明は、多くの異なる形態での実施が可能であり、以下に示す実施例に限定されると解してはならない。またこれらの実施例は、本説明をわかり易くするために提供され、当業者には本説明が、本発明の範囲を完全に網羅していることは明らかである。同様の素子には、全体を通して同じ参照符号が付されており、ダッシュ記号は、代替実施例の同様の素子を意味している。
【００２２】
本発明は、原子または分子レベルで、半導体材料の特性を制御する方法に関し、半導体装置には改良された特性が得られる。また本発明は、半導体装置の電気伝導経路に使用される改良材料の検証および創製、使用に関する。
【００２３】
出願人は、これに束縛されるものではないが、ここに示されているある超格子は、電荷キャリアの有効質量を低下させ、これにより、大きな電荷キャリア移動度が得られることを見出した。有効質量は、文献等では多くの定義で表されている。有効質量の改善効果の指標として、出願人は、電子とホールのそれぞれについて、「有効質量テンソルの逆数の電気伝導度」Me-1、Mh-1を使用する。これらは、以下のように定義される：
電子の場合、
【００２４】
【数１】
ホールの場合、
【００２５】
【数２】
である。ここで、fはフェルミ−ディラック分布であり、EFはフェルミ順位、Tは温度、E（k，n）は、波動ベクトルk とn番目のエネルギーバンドに対応する状態での電子のエネルギー、添え字iとjは、デカルト座標x、yおよびzを意味し、積分はブリユアン領域（B． Z．）を表し、加重総和は、それぞれ電子およびホールの、フェルミエネルギーを越えるまたはフェルミエネルギー未満のエネルギー持つバンドを表す。
【００２６】
出願人の定義の、有効質量テンソルの逆数の電気伝導度では、有効質量テンソルの逆数の電気伝導度の対応成分の値が大きくなると、材料の電気伝導度のテンソル成分が大きくなる。また出願人は、これに束縛されるものではないが、本願の超格子に、有効質量テンソルの逆数の電気伝導度の値を設定することにより、電荷キャリアの好適輸送方向における材料の電気伝導特性が向上することを見出した。適当なテンソル素子の逆数は、電気伝導度有効質量と呼ばれる。換言すれば、半導体材料構造を特徴付けるため、前述の、キャリアの対象輸送方向について算出された電子／ホールの電気伝導度有効質量が、改良材料の選別に利用される。
【００２７】
前述の指標を用いることで、特定の目的に合わせて改良されたバンド構造を有する材料を選定することが可能となる。そのような一例は、CMOS装置のチャンネル領域の超格子25材料である。本発明の超格子25を有する平坦化MOSFET20は、図1に示されている。ただし当業者には、個々に示された材料は、分離装置および／または集積装置等の、多くの異なる種類の半導体装置に使用できることは明らかである。
【００２８】
図のMOSFET20は、基板21と、ソース／ドレイン領域22、23と、ソース／ドレイン拡張部26、27と、超格子25によってそれらの間に設けられるチャンネル領域とを有する。ソース／ドレインシリサイド層30、31およびソース／ドレイン接続部32、33は、当業者には明らかなように、ソース／ドレイン領域の上に設置される。破線34、35で示されている領域は、元来超格子によって形成された任意残留部であるが、この部分は、後に高ドープされる。別の実施例では、当業者には明らかなように、これらの残留超格子領域34、35は、存在しない。図においてゲート35は、超格子25によって設けられるチャンネルに隣接するゲート絶縁層37と、ゲート絶縁層上のゲート電極層36とを有する。図から明らかなように、MOSFET20には、側壁スペーサ40、41が提供される。
【００２９】
出願人は、MOSFET20のチャンネル領域用の改良材料または構造を選別している。より具体的には、出願人は、電子および／またはホールの適切な電気伝導度有効質量が、実質的にシリコンの値よりも小さくなるエネルギーバンド構造を有する材料または構造を識別している。
【００３０】
図2、3には、超格子25の材料または構造が示されており、この構造は、原子または分子レベルで制御され、従来の原子または分子層の成膜技術を用いて形成される。超格子25は、複数の層群45a乃至45nを有し、これらの層は、図2の概略断面図を参照することによって、積層関係を理解することができる。
【００３１】
図において、超格子25の各層群45a乃至45nは、複数の積層された基本半導体分子層46を有し、これは、各基本半導体部分46a乃至46nで定められ、その上には、エネルギーバンド調整層50が設置される。エネルギーバンド調整層50は、明確化のため図2ではハッチで示されている。
【００３２】
図においてエネルギーバンド調整層50は、基本半導体部分に隣接する結晶格子内に拘束された、一つの非半導体分子層を有する。別の実施例では、2以上のそのような分子層が設けられる。出願人は、これに束縛されるものではないが、エネルギーバンド調整層50および隣接基本半導体部分46a乃至46nによって、超格子が存在しない場合に比べて、超格子25が、層と平行な方向において、好適な低い電荷キャリアの電気伝導度有効質量を有することを見出した。別の表現では、この平行方向は、積層方向に対して直交している。またエネルギーバンド調整層50によって、超格子25は、共通のエネルギーバンド構造を有する。また、図に示すMOSFET20等の半導体装置では、超格子が存在しない場合に比べて、電気伝導度有効質量が低いため、高い電荷キャリア移動度が得られる。本発明のある実施例では、バンド設計の結果に基づき、超格子25は、さらに実質的に直接エネルギーバンドギャップを有し、これは、例えば以下に詳細を示す光電気装置に特に利点がある。
【００３３】
当業者には明らかなように、MOSFET20のソース／ドレイン領域22、23およびゲート35は、超格子を介して、積層された層群45a乃至45nと平行な方向に電荷キャリアの輸送が生じる領域とみなすことができる。本発明によって、他にもそのような領域を設定することができる。
【００３４】
また超格子25は、図のように、層群45nの上部にキャップ層52を有する。キャップ層52は、複数の基本半導体分子層46を有しても良い。キャップ層52は、2から100の基本半導体分子層を有するが、10から50の分子層であることがより好ましい。
【００３５】
各基本半導体部分46a乃至46nは、IV族半導体、III−V族半導体およびII−VI族半導体からなる群から選定された基本半導体を有しても良い。当然のことながらIV族半導体という言葉は、IV−IV族半導体を含み、これは当業者には明らかである。
【００３６】
各エネルギーバンド調整層50は、例えば酸素、窒素、フッ素および炭素−酸素からなる群から選定された非半導体を有しても良い。非半導体は、次の層の成膜の間、熱的に安定であることが好ましく、これにより製作が容易となる。別の実施例では、非半導体は、所与の半導体処理プロセスが利用できる、別の無機もしくは有機元素または化合物であっても良いことは、当業者には明らかである。
【００３７】
分子層という用語は、原子層と分子層の両方を含むことに留意する必要がある。また、単一の分子層によって提供されるエネルギーバンド調整層50という用語は、占め得るサイトの全てが完全に占められていない単分子を含むことに留意する必要がある。例えば、図3に示す原子図では、基本半導体材料としてのシリコンと、エネルギーバンド調整材料としての酸素との4／1の繰り返し構造が示されている。酸素が存在し得るサイトのうち半分のみが、占められている。別の実施例では、この半分を必ずしも異なる材料が占有する必要がないことは、当業者には明らかである。実際、この概略図においても、所与の分子層内の個々の酸素原子は、正確に平坦面に沿って配置されてはおらず、これは原子成膜の従来技術の当業者には明らかである。
【００３８】
シリコンと酸素は、現在、通常の半導体処理において広く使用されており、これらの材料を用いた製作は、容易に行うことができる。また原子または分子の成膜は、広く利用されている。従って本発明の超格子25を取り入れた半導体装置は、容易に採用して実施できることは、当業者には明らかである。
【００３９】
これに束縛されるものではないが、出願人は、例えばシリコン分子層の数が7以下であるSi／O超格子のような超格子では、超格子のエネルギーバンドが一定または比較的均一であり、所望の利点が得られることを見出した。図2、3に示すSi／Oの4／1繰り返し構造では、X方向における電子とホールの移動度が向上することがモデル計算によって示されている。例えば、電子の電気伝導度有効質量の計算結果（バルクのシリコンが等方性の場合）は、0.26であり、X方向における4／1のSiO超格子の場合は0.12であり、比は0.46である。同様に、ホールの計算結果では、バルクのシリコンとして0.36が得られ、4／1のSi／O超格子の場合は0.16であり、比は0.44となる。
【００４０】
ある半導体装置では、そのような優先方向特性が好ましいが、別の装置では、層群と平行ないかなる方向においても、移動度がより均一に増大することが有意である場合がある。また、電子とホールの両方の移動度が増大することが好ましい場合や、これらの電荷キャリアの一方のみの移動度が増大することが好ましい場合があることは、当業者には明らかである。
【００４１】
超格子25の4／1のSi／Oの低い電気伝導度有効質量は、電子とホールのいずれの場合も、超格子が存在しない場合の2／3以下である。当然のことながら、超格子25は、さらに少なくとも一種類の導電性ドーパントを有しても良く、これは当業者には明らかである。
【００４２】
次の図4には、本発明の超格子25’の別の実施例を示す。この超格子は、以下に示す別の特徴を有する。本実施例では、繰り返しパターンは3／1／5／1である。より正確には、最低部の基本半導体部分46a’は、3つの分子層を有し、2番目に低い基本半導体部分46b’は5つの分子層を有する。このパターンは、超格子25’全体にわたって繰り返される。エネルギーバンド調整層50’は、それぞれ、単一の分子層を有する。Si／Oを含むそのような超格子25’では、層の面の配向とは無関係に電荷キャリアの移動度が増大する。図4において特に言及されない別の素子は、図2を参照して示した前述のものと同様であり、ここではこれ以上説明しない。
【００４３】
ある装置の実施例では、超格子の全ての基本半導体部分は、同数の分子層厚さを有する。別の実施例では、少なくともいくつかの基本半導体部分は、異なる数の分子層厚さを有する。さらに別の実施例では、全ての基本半導体部分は、異なる数の分子層厚さを有する。
【００４４】
図5A乃至5Cには、密度汎関数理論（DFT）を用いて計算されたバンド構造を示す。従来よりDFTでは、バンドギャップの絶対値に比べて、バンドギャップが小さく見積もられることが知られている。従ってギャップを上回る全てのバンドは、適切な「切り取り補正」によってシフトされる。ただし、バンドの形状には信頼性があることが確認されている。垂直なエネルギー軸は、この観点で解釈する必要がある。
【００４５】
図5Aには、バルクがシリコンの場合（実線で示されている）と、図1乃至3に示す4／1のSi／O超格子25の場合（破線で示されている）の、ガンマ点（G）からのバンド構造の計算結果を示す。方向は、4／1のSi／O構造のユニットセルに対して示されており、従来のSiのユニットセルに対しては示されていない。ただし図の（001）方向は、従来のSiのユニットセルの（001）方向に対応するため、Siの伝導帯が最小となる予測位置が示されていることになる。図の（100）および（010）方向は、従来のSiユニットセルの（110）および（−110）方向に対応する。図の4／1のSi／O構造のSiのバンドは、適切な逆格子方向にそれらを折り返して示されていることは、当業者には明らかである。
【００４６】
4／1のSi／O構造の伝導帯最小値は、バルクのシリコン（Si）に対するガンマ点に位置するのに対して、価電子帯最小値は、z点と称する（001）方向におけるブリユアン領域の端部で生じることがわかる。4／1のSi／O構造の伝導帯の最小値の曲率は、Siの伝導帯最小値に比べて大きくなっている。これは、追加酸素層によって導入された摂動によるバンド分離のためである。
【００４７】
図5Bには、バルクのシリコン（実線）と、4／1のSi／O構造の超格子25（破線）の、z点からのバンド構造の計算結果を示す。この図では、（100）方向の価電子帯の曲率が、大きくなっていることが示されている。
【００４８】
図5Cには、バルクのシリコン（実線）と、図4の5／1／3／1のSi／O構造の超格子25’（破線）の、ガンマ点およびz点からのバンド構造の計算結果を示す。5／1／3／1のSi／O構造の対称性のため、（100）と（010）方向におけるバンド構造の計算結果は、等しくなっている。従って電気伝導度有効質量と移動度は、層と平行な面、すなわち（001）積層方向と垂直な面では等方性となることが予想される。5／1／3／1のSi／Oの例では、伝導帯の最小値と、価電子帯の最大値は、いずれもz点と一致するかｚ点に近くなることに留意する必要がある。曲率の増大は、有効質量が低下することを示唆しているが、有効質量テンソルの逆数の電気伝導度計算によって、適切な比較および識別を行うことができる。これにより、さらに出願人は、5／1／3／1の超格子25’が、実質的に直接バンドギャップとなることを見出した。当業者には明らかなように、光遷移の適切なマトリクス素子は、直接バンドギャップと間接バンドギャップの挙動を識別する別の指標となる。
【００４９】
図6A乃至6Hには、PMOSおよびNMOSトランジスタを製作する単純なCMOS製作プロセスにおいて、前述の超格子25によって提供されるチャンネル領域を形成する工程が示されている。この例では、最初の処理プロセスにおいて、＜100＞配向を有するP型またはN型に低ドープされた単結晶シリコン402の8インチウェハを使用する。例えば、一つはNMOSで、もう一つがPMOSの2つのトランジスタを形成する方法が示されている。図6Aでは、隔離のため、基板402に深N−ウェル404が注入される。図6Bでは、従来技術で調製されるSiO2／Si3N4マスクを用いて、それぞれN−ウェルとP−ウェルの領域406、408が形成される。これは、例えばn−ウェルおよびp−ウェルの注入、除去、内部拡散、洗浄、再成長のステップを伴う。除去ステップでは、マスク（この場合、フォトレジストおよび窒化珪素）が除去される。内部拡散ステップは、注入エネルギーが高エネルギー（200乃至300keV）ではなく、低い場合（すなわち80keV）に、ドーパントを適当な深さに設置するために利用される。通常の内部拡散処理は、1100乃至1150℃で、約9乃至10時間実施される。また内部拡散ステップでは、注入ダメージを除去するためのアニール処理が行われる。注入処理が、イオンを適正な深さに注入させるため高エネルギーで実施され、その後アニール処理が行われる場合、この処理温度は低温で、処理時間も短い。洗浄ステップは、酸化処理ステップの前に実施され、有機物、金属等による炉からの汚染の影響が回避される。以上の処理には、他の公知の方法や処理を用いても良い。
【００５０】
図6C乃至6Hでは、片側200にはNMOS装置が示され、他の側400にはPMOS装置が示されている。図6Cには、相互に分離された浅い溝が示されており、ウェハがパターン化され、溝410がエッチングされてから（0.3乃至0.8μm）、その内部に薄い酸化物層が形成成長され、溝がSiO2で充填され、その後、表面が平坦化される。図6Dには、チャンネル領域412、414として、本発明の超格子を定形、成膜した状態が示されている。SiO2マスク（図示されていない）が形成され、原子層成膜法を用いて本発明の超格子が成膜され、エピタキシャルシリコンキャップ層が形成され、表面が平坦化され、図6Dの構造が得られる。
【００５１】
エピタキシャルシリコンキャップ層は、好適な厚さを有し、ゲート酸化物の成長中に、あるいはその後の他の酸化処理の際に、超格子が減損することを回避する。同時に、シリコンキャップ層の厚さが減少したり最小化して、超格子の導電経路が減少することが回避される。従来から良く知られている関係に従えば、酸化物形成には、下地のシリコンの約45％が消費される。シリコンキャップ層は、成長ゲート酸化物厚さの45％に、当業者には明らかなように、製作誤差によるわずかの増分が加わった厚さとなる。本実施例では、25Åのゲートが成長すると仮定した場合、約13乃至15Åのシリコンキャップ厚さとなる。
【００５２】
図6Eには、ゲート酸化物層とゲートが形成された後の装置を示す。これらの層を形成するため、薄いゲート酸化物が設置され、他結晶の成膜、パターン化処理、エッチング処理の各ステップが実施される。他結晶の成膜とは、酸化物へのシリコンの低圧化学蒸着（LPCVD）を意味する（従って、他結晶材料が形成される）。このステップには、導電性を付与するための、P+またはAs−によるドーピングステップが含まれ、層の厚さは、約250nmとなる。
【００５３】
このステップで得られる厚さは、処理プロセスの精度に依存するため、厚さ250nm は、一例である。パターン化処理ステップは、フォトレジストのスピンコート処理、ベーキング処理、露光処理（写真転写処理ステップ）およびレジストの現像処理の各ステップで構成される。通常は、その後、エッチング処理時のマスクとして利用される別の層（酸化物または窒化物層）にパターンが転写される。通常エッチングステップでは、材料を選択的に（例えば、シリコンを酸化物に比べて10倍早く）エッチングするプラズマエッチング処理（異方性ドライエッチ）が行われ、写真転写パターンが対象材料に転写される。
【００５４】
図6Fでは、低ドープのソースおよびドレイン領域420、422が形成される。これらの領域は、n型およびp型のLDDイオン注入法を用いて形成され、熱処理後に洗浄される。「LDD」とは、n型低ドープドレイン、またはソース側では、p型低ドープソースを意味する。「LDD」は、ソース／ドレインと同じイオン種の低エネルギー／低イオン注入である。アニール処理ステップが、LDDイオン注入後に行われても良い。ただし特定の処理では、アニール処理は省略される場合がある。洗浄ステップでは、化学エッチング処理が行われ、酸化物層の成膜前に金属および有機物が除去される。
【００５５】
図6Gでは、スペーサの形成と、ソースおよびドレインのイオン注入が示されている。SiO2マスクが成膜され、エッチングされる。n型およびp型のイオン注入によって、ソースおよびドレイン領域430、432、434、436が形成される。次に構造部がアニール処理され、洗浄される。図6Hには、サリサイド化とも呼ばれる、自己整合型シリサイドの形成が示されている。サリサイド化処理には、金属（例えばチタン）の成膜、窒素アニール処理、金属エッチングおよび第2のアニール処理の各ステップが含まれる。当然のことながら、本発明に使用されるこの処理や装置は、単なる一例であって、本発明には、多くの他の処理や装置が利用できることは、当業者には明らかである。他の処理や装置では、本発明の構造部は、ウェハの一部に形成されても良く、実質的にウェハの全面に形成されても良い。
【００５６】
本発明の別の製作処理法では、選択的な成膜は実施されない。その代わりに、ブランケット層が形成され、マスキング処理ステップによって装置間の材料が除去される。エッチング停止層としては、STI領域が用いられる。これは、パターン処理された酸化物／Siウェハ上の成膜の制御に利用しても良い。ある実施例では、原子層成膜手段を用いる必要がなくなる。例えばCVD手段を用いて、分子層の制御が可能な処理条件で分子層を形成しても良いことは当業者には明らかである。前述のような平坦化処理は、いくつかの処理の実施例では不要である。超格子構造部は、STI領域の形成前に形成しても良く、この場合マスク処理ステップが除去できる。また、さらに別の変更例として、例えば超格子構造部は、ウェルの形成前に形成することも可能である。
【００５７】
本発明による方法は、複数の積層された層群45a乃至45nを有する超格子25を形成するステップを含む。またこの方法は、積層された層群と平行な方向に、超格子を通る電荷キャリアの輸送が生じる領域を形成するステップを含む。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前述のように、エネルギーバンド調整層は、基本半導体部分と隣接する結晶格子内に少なくとも一つの非半導体分子層を有し、超格子部は、この層内に共通のエネルギーバンド構造を有するため、超格子が存在しない場合に比べて、電荷キャリア移動度は大きくなる。
【００５８】
また当業者には、前述の説明および関連図面から、本発明の有意な利点を有する多くの変形や他の実施形態を容易に推考することが可能である。従って、本発明は、前述の特定の実施例に限定されるものではなく、他の修正や実施例は、添付の特許請求の範囲に属することを理解する必要がある。
【技術分野】
【０００１】
本発明は、半導体分野に関し、特に、エネルギーバンド設計に基づいた改良特性を有する半導体およびそれに対応する方法に関する。
【背景技術】
【０００２】
例えば電荷キャリアの移動度を高めることにより特性を向上させる方法等、半導体装置の特性を向上させる構造および技術が提案されている。例えば、Currieらの米国特許出願第2003／0057416号には、シリコン、シリコン−ゲルマニウムおよび特性劣化を生じさせる不純物が含まれていない領域を含む緩和シリコンの歪み材料層が示されている。
【０００３】
上部シリコン層において生じる2軸歪は、キャリアの移動度を変化させ、高速および／または低消費電力の装置が得られる。Fitzgeraldらの公開米国特許出願第2003／0034529号には、同様の歪みシリコン技術に基づくCMOSインバーターが示されている。
【０００４】
高木の米国特許第6,472,685B2号には、シリコン層と、該シリコン層間に設置された炭素層とを有する半導体装置が示されており、第2シリコン層の伝導帯と価電子帯は、引張歪を受ける。小さな有効質量を持ち、ゲート電極に印加される電場によって誘起される電子は、第2シリコン層内に閉じ込められ、大きな移動度を示すnチャンネルのMOSFETが有効化される。
【０００５】
石橋らの米国特許第4,937,204号には、超格子が示されており、その中には、わずかのまたは2元系の化合物半導体層を含む、8分子層未満の複数の層が、交互にエピタキシャル成長される。主電流の方向は、超格子の層に対して垂直である。
【０００６】
Wangらの米国特許第5,357,119号には、超格子内に散在する合金を減らすことによって得られる、高移動度のSi−Ge短周期超格子が示されている。これらの考えに沿って、Candelariaの米国特許第5,683,934号は、シリコン合金と、第2の材料とからなるチャンネル層を有する高移動度MOSFETが示されており、第2の材料は、ある百分率でシリコン格子に置換して存在し、引張応力下においてチャンネル層を形成する。
【０００７】
Tsuの米国特許第5,216,262号には、量子井戸構造が示されており、この量子井戸は、2つのバリア領域と、バリア層間に設置された薄いエピタキシャル成長半導体層とを有する。各バリア領域は、SiO2／Siの交互に積層された層で構成され、通常厚さは、2乃至6分子層の範囲である。より厚いシリコン区画は、バリア層間に設置される。
【０００８】
Tsuの「シリコンナノ構造装置の現象」、および2000年9月6日にオンライン公開されたApplied Physics and Materials Science & Processingのp391−402には、シリコンと酸素の半導体−原子超格子（SAS）が示されている。Si／O超格子は、シリコン量子素子および発光装置に有益であることが示されている。特に、緑のエレクトロルミネッセンスダイオード構造が構成され、評価されている。ダイオード構造内の電流の向きは、縦方向、すなわちSASの層に対して垂直である。示されているSASは、酸素原子、CO分子等の吸着化学種によって分離された半導体層を有しても良い。酸素の吸着分子層上でのシリコン成長は、低欠陥密度でエピタキシャルであることが示されている。あるSAS構造は、1.1nm厚さのシリコン部分を有し、この部分は、シリコンの約8原子層で構成され、別の構造は、このシリコン厚さの2倍の厚さを有する。Luoらの「直接ギャップ発光シリコンの化学設計」、Physical Review Letters、89巻、7号（2002年8月12日）には、さらにTsuの発光SAS構造が示されている。
【０００９】
Wang、TsuおよびLofgrenの国際公開第WO02／103,767A1号には、薄いシリコンと、酸素、炭素、窒素、リン、アンチモン、砒素または水素のバリア構成ブロックが示されており、これにより格子を通る垂直な方向の電流の流れが、4桁抑制される。絶縁層および／またはバリア層によって、絶縁層に隣接して低欠陥エピタキシャルシリコンを設置することが可能となる。
【００１０】
Mearsらの英国特許出願第2,347,520号には、電子バンドギャップ設計に適合する非周期光バンドギャップ（APBG）構造の原理が示されている。特に、この出願には、材料パラメータ、例えば最低バンドの位置、有効質量等が示されており、所望のバンド構造特性を有する新しい非周期材料が得られるように調整することができる。また他のパラメータ、例えば電気伝導度、熱伝導度および電気的または磁気的な誘電率等も示されており、材料設計が可能である。
【００１１】
半導体装置内の電荷キャリアの移動度を設計的に向上させた材料について精力的な研究が行われているにも関わらず、未だに大きな改良を行う必要がある。移動度が大きくなると、装置速度が向上し、および／または装置の消費電力は小さくなる。移動度が大きくなると、装置の小型化への移行の流れが続いても、装置の特性を維持することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第5,683,934号明細書
【特許文献２】国際公開第WO02／103,767A1号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１３】
前述の背景から、本発明の課題は、例えば大きな電荷キャリア移動度を有する半導体装置を製作する方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明によるこのおよび他の課題、特徴および利点は、複数の積層された層群を有する超格子を形成するステップと、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップと、を有する方法によって得ることができる。前記超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。また前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、該超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。さらに超格子は、そこに共通のエネルギーバンド構造を有しても良い。
【００１５】
電荷キャリアは、少なくとも一つの電子とホールを有しても良い。ある好適実施例では、各基本半導体部分は、シリコンで構成され、各エネルギーバンド調整層は、酸素で構成される。各エネルギーバンド調整層は、単一の単分子厚さであっても良く、各基本半導体部分は、8層未満の分子層厚さであっても良い。例えばある実施例では、その厚さは、2乃至4分子層である。
【００１６】
本発明によって得られるバンド設計の結果として、さらに超格子は、実質的に直接エネルギーバンドギャップを有しても良い。さらに超格子は、層群の最上部に基本半導体キャップ層を有しても良い。
【００１７】
ある実施例では、全ての基本半導体部分は、同数の分子層厚さであっても良い。別の実施例では、少なくともいくつかの基本半導体部分は、異なる数の分子層厚さであっても良い。さらに別の実施例では、全ての基本半導体部分は、異なる数の分子層厚さであっても良い。
【００１８】
各非半導体分子層は、次の層の成膜の際に熱的に安定であることが好ましく、これにより製造が容易となる。各基本半導体部分は、IV族半導体、III−V族半導体およびII−VI族半導体からなる群から選定される基本半導体を有しても良い。さらに各エネルギーバンド調整層は、酸素、窒素、フッ素および炭素−酸素からなる群から選定される非半導体を有しても良い。
【００１９】
電荷キャリアの大きな移動度は、超格子が存在しない場合に比べて、前記平行な方向における電荷キャリアの電気伝導度有効質量が低いことに起因して生じる。電気伝導度有効質量は、超格子が存在しない場合に得られる電気伝導度有効質量の2／3以下である。さらに超格子が、少なくとも一つの種類の導電性ドーパントを有しても良いことは勿論である。
【図面の簡単な説明】
【００２０】
【図１】本発明による半導体装置の概略断面図である。
【図２】図1に示す超格子の概略断面拡大図である。
【図３】図1に示す超格子の一部の概略的な原子構成図である。
【図４】図1の装置に用いられる超格子の別の実施例の概略断面拡大図である。
【図５Ａ】従来技術の両方がバルクのシリコンの場合、および図1乃至3に示す4／1のSi／O超格子の場合の、ガンマ点（G）からのバンド構造の計算結果のグラフである。
【図５Ｂ】従来技術のバルクのシリコンの場合、および図1乃至3に示す4／1のSi／O超格子の場合の、z点からのバンド構造の計算結果のグラフである。
【図５Ｃ】従来技術のバルクのシリコンの場合、および図４に示す5／1／3／1のSi／O超格子の場合の、ガンマおよびz点の両方からのバンド構造の計算結果のグラフである。
【図６Ａ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｂ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｃ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｄ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｅ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｆ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｇ】本発明による別の半導体装置部分の、製作段階での断面図である。
【図６Ｈ】本発明による別の半導体装置部分の、製作段階での断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の好適実施例が示されている添付図面を参照して、本発明をより詳しく説明する。ただし本発明は、多くの異なる形態での実施が可能であり、以下に示す実施例に限定されると解してはならない。またこれらの実施例は、本説明をわかり易くするために提供され、当業者には本説明が、本発明の範囲を完全に網羅していることは明らかである。同様の素子には、全体を通して同じ参照符号が付されており、ダッシュ記号は、代替実施例の同様の素子を意味している。
【００２２】
本発明は、原子または分子レベルで、半導体材料の特性を制御する方法に関し、半導体装置には改良された特性が得られる。また本発明は、半導体装置の電気伝導経路に使用される改良材料の検証および創製、使用に関する。
【００２３】
出願人は、これに束縛されるものではないが、ここに示されているある超格子は、電荷キャリアの有効質量を低下させ、これにより、大きな電荷キャリア移動度が得られることを見出した。有効質量は、文献等では多くの定義で表されている。有効質量の改善効果の指標として、出願人は、電子とホールのそれぞれについて、「有効質量テンソルの逆数の電気伝導度」Me-1、Mh-1を使用する。これらは、以下のように定義される：
電子の場合、
【００２４】
【数１】
ホールの場合、
【００２５】
【数２】
である。ここで、fはフェルミ−ディラック分布であり、EFはフェルミ順位、Tは温度、E（k，n）は、波動ベクトルk とn番目のエネルギーバンドに対応する状態での電子のエネルギー、添え字iとjは、デカルト座標x、yおよびzを意味し、積分はブリユアン領域（B． Z．）を表し、加重総和は、それぞれ電子およびホールの、フェルミエネルギーを越えるまたはフェルミエネルギー未満のエネルギー持つバンドを表す。
【００２６】
出願人の定義の、有効質量テンソルの逆数の電気伝導度では、有効質量テンソルの逆数の電気伝導度の対応成分の値が大きくなると、材料の電気伝導度のテンソル成分が大きくなる。また出願人は、これに束縛されるものではないが、本願の超格子に、有効質量テンソルの逆数の電気伝導度の値を設定することにより、電荷キャリアの好適輸送方向における材料の電気伝導特性が向上することを見出した。適当なテンソル素子の逆数は、電気伝導度有効質量と呼ばれる。換言すれば、半導体材料構造を特徴付けるため、前述の、キャリアの対象輸送方向について算出された電子／ホールの電気伝導度有効質量が、改良材料の選別に利用される。
【００２７】
前述の指標を用いることで、特定の目的に合わせて改良されたバンド構造を有する材料を選定することが可能となる。そのような一例は、CMOS装置のチャンネル領域の超格子25材料である。本発明の超格子25を有する平坦化MOSFET20は、図1に示されている。ただし当業者には、個々に示された材料は、分離装置および／または集積装置等の、多くの異なる種類の半導体装置に使用できることは明らかである。
【００２８】
図のMOSFET20は、基板21と、ソース／ドレイン領域22、23と、ソース／ドレイン拡張部26、27と、超格子25によってそれらの間に設けられるチャンネル領域とを有する。ソース／ドレインシリサイド層30、31およびソース／ドレイン接続部32、33は、当業者には明らかなように、ソース／ドレイン領域の上に設置される。破線34、35で示されている領域は、元来超格子によって形成された任意残留部であるが、この部分は、後に高ドープされる。別の実施例では、当業者には明らかなように、これらの残留超格子領域34、35は、存在しない。図においてゲート35は、超格子25によって設けられるチャンネルに隣接するゲート絶縁層37と、ゲート絶縁層上のゲート電極層36とを有する。図から明らかなように、MOSFET20には、側壁スペーサ40、41が提供される。
【００２９】
出願人は、MOSFET20のチャンネル領域用の改良材料または構造を選別している。より具体的には、出願人は、電子および／またはホールの適切な電気伝導度有効質量が、実質的にシリコンの値よりも小さくなるエネルギーバンド構造を有する材料または構造を識別している。
【００３０】
図2、3には、超格子25の材料または構造が示されており、この構造は、原子または分子レベルで制御され、従来の原子または分子層の成膜技術を用いて形成される。超格子25は、複数の層群45a乃至45nを有し、これらの層は、図2の概略断面図を参照することによって、積層関係を理解することができる。
【００３１】
図において、超格子25の各層群45a乃至45nは、複数の積層された基本半導体分子層46を有し、これは、各基本半導体部分46a乃至46nで定められ、その上には、エネルギーバンド調整層50が設置される。エネルギーバンド調整層50は、明確化のため図2ではハッチで示されている。
【００３２】
図においてエネルギーバンド調整層50は、基本半導体部分に隣接する結晶格子内に拘束された、一つの非半導体分子層を有する。別の実施例では、2以上のそのような分子層が設けられる。出願人は、これに束縛されるものではないが、エネルギーバンド調整層50および隣接基本半導体部分46a乃至46nによって、超格子が存在しない場合に比べて、超格子25が、層と平行な方向において、好適な低い電荷キャリアの電気伝導度有効質量を有することを見出した。別の表現では、この平行方向は、積層方向に対して直交している。またエネルギーバンド調整層50によって、超格子25は、共通のエネルギーバンド構造を有する。また、図に示すMOSFET20等の半導体装置では、超格子が存在しない場合に比べて、電気伝導度有効質量が低いため、高い電荷キャリア移動度が得られる。本発明のある実施例では、バンド設計の結果に基づき、超格子25は、さらに実質的に直接エネルギーバンドギャップを有し、これは、例えば以下に詳細を示す光電気装置に特に利点がある。
【００３３】
当業者には明らかなように、MOSFET20のソース／ドレイン領域22、23およびゲート35は、超格子を介して、積層された層群45a乃至45nと平行な方向に電荷キャリアの輸送が生じる領域とみなすことができる。本発明によって、他にもそのような領域を設定することができる。
【００３４】
また超格子25は、図のように、層群45nの上部にキャップ層52を有する。キャップ層52は、複数の基本半導体分子層46を有しても良い。キャップ層52は、2から100の基本半導体分子層を有するが、10から50の分子層であることがより好ましい。
【００３５】
各基本半導体部分46a乃至46nは、IV族半導体、III−V族半導体およびII−VI族半導体からなる群から選定された基本半導体を有しても良い。当然のことながらIV族半導体という言葉は、IV−IV族半導体を含み、これは当業者には明らかである。
【００３６】
各エネルギーバンド調整層50は、例えば酸素、窒素、フッ素および炭素−酸素からなる群から選定された非半導体を有しても良い。非半導体は、次の層の成膜の間、熱的に安定であることが好ましく、これにより製作が容易となる。別の実施例では、非半導体は、所与の半導体処理プロセスが利用できる、別の無機もしくは有機元素または化合物であっても良いことは、当業者には明らかである。
【００３７】
分子層という用語は、原子層と分子層の両方を含むことに留意する必要がある。また、単一の分子層によって提供されるエネルギーバンド調整層50という用語は、占め得るサイトの全てが完全に占められていない単分子を含むことに留意する必要がある。例えば、図3に示す原子図では、基本半導体材料としてのシリコンと、エネルギーバンド調整材料としての酸素との4／1の繰り返し構造が示されている。酸素が存在し得るサイトのうち半分のみが、占められている。別の実施例では、この半分を必ずしも異なる材料が占有する必要がないことは、当業者には明らかである。実際、この概略図においても、所与の分子層内の個々の酸素原子は、正確に平坦面に沿って配置されてはおらず、これは原子成膜の従来技術の当業者には明らかである。
【００３８】
シリコンと酸素は、現在、通常の半導体処理において広く使用されており、これらの材料を用いた製作は、容易に行うことができる。また原子または分子の成膜は、広く利用されている。従って本発明の超格子25を取り入れた半導体装置は、容易に採用して実施できることは、当業者には明らかである。
【００３９】
これに束縛されるものではないが、出願人は、例えばシリコン分子層の数が7以下であるSi／O超格子のような超格子では、超格子のエネルギーバンドが一定または比較的均一であり、所望の利点が得られることを見出した。図2、3に示すSi／Oの4／1繰り返し構造では、X方向における電子とホールの移動度が向上することがモデル計算によって示されている。例えば、電子の電気伝導度有効質量の計算結果（バルクのシリコンが等方性の場合）は、0.26であり、X方向における4／1のSiO超格子の場合は0.12であり、比は0.46である。同様に、ホールの計算結果では、バルクのシリコンとして0.36が得られ、4／1のSi／O超格子の場合は0.16であり、比は0.44となる。
【００４０】
ある半導体装置では、そのような優先方向特性が好ましいが、別の装置では、層群と平行ないかなる方向においても、移動度がより均一に増大することが有意である場合がある。また、電子とホールの両方の移動度が増大することが好ましい場合や、これらの電荷キャリアの一方のみの移動度が増大することが好ましい場合があることは、当業者には明らかである。
【００４１】
超格子25の4／1のSi／Oの低い電気伝導度有効質量は、電子とホールのいずれの場合も、超格子が存在しない場合の2／3以下である。当然のことながら、超格子25は、さらに少なくとも一種類の導電性ドーパントを有しても良く、これは当業者には明らかである。
【００４２】
次の図4には、本発明の超格子25’の別の実施例を示す。この超格子は、以下に示す別の特徴を有する。本実施例では、繰り返しパターンは3／1／5／1である。より正確には、最低部の基本半導体部分46a’は、3つの分子層を有し、2番目に低い基本半導体部分46b’は5つの分子層を有する。このパターンは、超格子25’全体にわたって繰り返される。エネルギーバンド調整層50’は、それぞれ、単一の分子層を有する。Si／Oを含むそのような超格子25’では、層の面の配向とは無関係に電荷キャリアの移動度が増大する。図4において特に言及されない別の素子は、図2を参照して示した前述のものと同様であり、ここではこれ以上説明しない。
【００４３】
ある装置の実施例では、超格子の全ての基本半導体部分は、同数の分子層厚さを有する。別の実施例では、少なくともいくつかの基本半導体部分は、異なる数の分子層厚さを有する。さらに別の実施例では、全ての基本半導体部分は、異なる数の分子層厚さを有する。
【００４４】
図5A乃至5Cには、密度汎関数理論（DFT）を用いて計算されたバンド構造を示す。従来よりDFTでは、バンドギャップの絶対値に比べて、バンドギャップが小さく見積もられることが知られている。従ってギャップを上回る全てのバンドは、適切な「切り取り補正」によってシフトされる。ただし、バンドの形状には信頼性があることが確認されている。垂直なエネルギー軸は、この観点で解釈する必要がある。
【００４５】
図5Aには、バルクがシリコンの場合（実線で示されている）と、図1乃至3に示す4／1のSi／O超格子25の場合（破線で示されている）の、ガンマ点（G）からのバンド構造の計算結果を示す。方向は、4／1のSi／O構造のユニットセルに対して示されており、従来のSiのユニットセルに対しては示されていない。ただし図の（001）方向は、従来のSiのユニットセルの（001）方向に対応するため、Siの伝導帯が最小となる予測位置が示されていることになる。図の（100）および（010）方向は、従来のSiユニットセルの（110）および（−110）方向に対応する。図の4／1のSi／O構造のSiのバンドは、適切な逆格子方向にそれらを折り返して示されていることは、当業者には明らかである。
【００４６】
4／1のSi／O構造の伝導帯最小値は、バルクのシリコン（Si）に対するガンマ点に位置するのに対して、価電子帯最小値は、z点と称する（001）方向におけるブリユアン領域の端部で生じることがわかる。4／1のSi／O構造の伝導帯の最小値の曲率は、Siの伝導帯最小値に比べて大きくなっている。これは、追加酸素層によって導入された摂動によるバンド分離のためである。
【００４７】
図5Bには、バルクのシリコン（実線）と、4／1のSi／O構造の超格子25（破線）の、z点からのバンド構造の計算結果を示す。この図では、（100）方向の価電子帯の曲率が、大きくなっていることが示されている。
【００４８】
図5Cには、バルクのシリコン（実線）と、図4の5／1／3／1のSi／O構造の超格子25’（破線）の、ガンマ点およびz点からのバンド構造の計算結果を示す。5／1／3／1のSi／O構造の対称性のため、（100）と（010）方向におけるバンド構造の計算結果は、等しくなっている。従って電気伝導度有効質量と移動度は、層と平行な面、すなわち（001）積層方向と垂直な面では等方性となることが予想される。5／1／3／1のSi／Oの例では、伝導帯の最小値と、価電子帯の最大値は、いずれもz点と一致するかｚ点に近くなることに留意する必要がある。曲率の増大は、有効質量が低下することを示唆しているが、有効質量テンソルの逆数の電気伝導度計算によって、適切な比較および識別を行うことができる。これにより、さらに出願人は、5／1／3／1の超格子25’が、実質的に直接バンドギャップとなることを見出した。当業者には明らかなように、光遷移の適切なマトリクス素子は、直接バンドギャップと間接バンドギャップの挙動を識別する別の指標となる。
【００４９】
図6A乃至6Hには、PMOSおよびNMOSトランジスタを製作する単純なCMOS製作プロセスにおいて、前述の超格子25によって提供されるチャンネル領域を形成する工程が示されている。この例では、最初の処理プロセスにおいて、＜100＞配向を有するP型またはN型に低ドープされた単結晶シリコン402の8インチウェハを使用する。例えば、一つはNMOSで、もう一つがPMOSの2つのトランジスタを形成する方法が示されている。図6Aでは、隔離のため、基板402に深N−ウェル404が注入される。図6Bでは、従来技術で調製されるSiO2／Si3N4マスクを用いて、それぞれN−ウェルとP−ウェルの領域406、408が形成される。これは、例えばn−ウェルおよびp−ウェルの注入、除去、内部拡散、洗浄、再成長のステップを伴う。除去ステップでは、マスク（この場合、フォトレジストおよび窒化珪素）が除去される。内部拡散ステップは、注入エネルギーが高エネルギー（200乃至300keV）ではなく、低い場合（すなわち80keV）に、ドーパントを適当な深さに設置するために利用される。通常の内部拡散処理は、1100乃至1150℃で、約9乃至10時間実施される。また内部拡散ステップでは、注入ダメージを除去するためのアニール処理が行われる。注入処理が、イオンを適正な深さに注入させるため高エネルギーで実施され、その後アニール処理が行われる場合、この処理温度は低温で、処理時間も短い。洗浄ステップは、酸化処理ステップの前に実施され、有機物、金属等による炉からの汚染の影響が回避される。以上の処理には、他の公知の方法や処理を用いても良い。
【００５０】
図6C乃至6Hでは、片側200にはNMOS装置が示され、他の側400にはPMOS装置が示されている。図6Cには、相互に分離された浅い溝が示されており、ウェハがパターン化され、溝410がエッチングされてから（0.3乃至0.8μm）、その内部に薄い酸化物層が形成成長され、溝がSiO2で充填され、その後、表面が平坦化される。図6Dには、チャンネル領域412、414として、本発明の超格子を定形、成膜した状態が示されている。SiO2マスク（図示されていない）が形成され、原子層成膜法を用いて本発明の超格子が成膜され、エピタキシャルシリコンキャップ層が形成され、表面が平坦化され、図6Dの構造が得られる。
【００５１】
エピタキシャルシリコンキャップ層は、好適な厚さを有し、ゲート酸化物の成長中に、あるいはその後の他の酸化処理の際に、超格子が減損することを回避する。同時に、シリコンキャップ層の厚さが減少したり最小化して、超格子の導電経路が減少することが回避される。従来から良く知られている関係に従えば、酸化物形成には、下地のシリコンの約45％が消費される。シリコンキャップ層は、成長ゲート酸化物厚さの45％に、当業者には明らかなように、製作誤差によるわずかの増分が加わった厚さとなる。本実施例では、25Åのゲートが成長すると仮定した場合、約13乃至15Åのシリコンキャップ厚さとなる。
【００５２】
図6Eには、ゲート酸化物層とゲートが形成された後の装置を示す。これらの層を形成するため、薄いゲート酸化物が設置され、他結晶の成膜、パターン化処理、エッチング処理の各ステップが実施される。他結晶の成膜とは、酸化物へのシリコンの低圧化学蒸着（LPCVD）を意味する（従って、他結晶材料が形成される）。このステップには、導電性を付与するための、P+またはAs−によるドーピングステップが含まれ、層の厚さは、約250nmとなる。
【００５３】
このステップで得られる厚さは、処理プロセスの精度に依存するため、厚さ250nm は、一例である。パターン化処理ステップは、フォトレジストのスピンコート処理、ベーキング処理、露光処理（写真転写処理ステップ）およびレジストの現像処理の各ステップで構成される。通常は、その後、エッチング処理時のマスクとして利用される別の層（酸化物または窒化物層）にパターンが転写される。通常エッチングステップでは、材料を選択的に（例えば、シリコンを酸化物に比べて10倍早く）エッチングするプラズマエッチング処理（異方性ドライエッチ）が行われ、写真転写パターンが対象材料に転写される。
【００５４】
図6Fでは、低ドープのソースおよびドレイン領域420、422が形成される。これらの領域は、n型およびp型のLDDイオン注入法を用いて形成され、熱処理後に洗浄される。「LDD」とは、n型低ドープドレイン、またはソース側では、p型低ドープソースを意味する。「LDD」は、ソース／ドレインと同じイオン種の低エネルギー／低イオン注入である。アニール処理ステップが、LDDイオン注入後に行われても良い。ただし特定の処理では、アニール処理は省略される場合がある。洗浄ステップでは、化学エッチング処理が行われ、酸化物層の成膜前に金属および有機物が除去される。
【００５５】
図6Gでは、スペーサの形成と、ソースおよびドレインのイオン注入が示されている。SiO2マスクが成膜され、エッチングされる。n型およびp型のイオン注入によって、ソースおよびドレイン領域430、432、434、436が形成される。次に構造部がアニール処理され、洗浄される。図6Hには、サリサイド化とも呼ばれる、自己整合型シリサイドの形成が示されている。サリサイド化処理には、金属（例えばチタン）の成膜、窒素アニール処理、金属エッチングおよび第2のアニール処理の各ステップが含まれる。当然のことながら、本発明に使用されるこの処理や装置は、単なる一例であって、本発明には、多くの他の処理や装置が利用できることは、当業者には明らかである。他の処理や装置では、本発明の構造部は、ウェハの一部に形成されても良く、実質的にウェハの全面に形成されても良い。
【００５６】
本発明の別の製作処理法では、選択的な成膜は実施されない。その代わりに、ブランケット層が形成され、マスキング処理ステップによって装置間の材料が除去される。エッチング停止層としては、STI領域が用いられる。これは、パターン処理された酸化物／Siウェハ上の成膜の制御に利用しても良い。ある実施例では、原子層成膜手段を用いる必要がなくなる。例えばCVD手段を用いて、分子層の制御が可能な処理条件で分子層を形成しても良いことは当業者には明らかである。前述のような平坦化処理は、いくつかの処理の実施例では不要である。超格子構造部は、STI領域の形成前に形成しても良く、この場合マスク処理ステップが除去できる。また、さらに別の変更例として、例えば超格子構造部は、ウェルの形成前に形成することも可能である。
【００５７】
本発明による方法は、複数の積層された層群45a乃至45nを有する超格子25を形成するステップを含む。またこの方法は、積層された層群と平行な方向に、超格子を通る電荷キャリアの輸送が生じる領域を形成するステップを含む。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前述のように、エネルギーバンド調整層は、基本半導体部分と隣接する結晶格子内に少なくとも一つの非半導体分子層を有し、超格子部は、この層内に共通のエネルギーバンド構造を有するため、超格子が存在しない場合に比べて、電荷キャリア移動度は大きくなる。
【００５８】
また当業者には、前述の説明および関連図面から、本発明の有意な利点を有する多くの変形や他の実施形態を容易に推考することが可能である。従って、本発明は、前述の特定の実施例に限定されるものではなく、他の修正や実施例は、添付の特許請求の範囲に属することを理解する必要がある。
【特許請求の範囲】
【請求項１】
半導体装置を製作する方法であって、
複数の積層された層群を有する超格子を形成するステップと、
前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップと、
を有し、
前記超格子の各層群は、基本シリコン部分を形成する複数の積層された基本シリコン単分子層と、該基本シリコン部分上のエネルギーバンド調整層と、を有し、
前記エネルギーバンド調整層は、基本シリコン部分に隣接する結晶格子内に取りこまれた、少なくとも一つの酸素単分子層を有し、前記超格子は、該超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有し、
前記少なくとも1つの酸素単分子層における酸素原子の取り得るサイトの少なくとも一部は、酸素原子によって占められていないことを特徴とする、方法。
【請求項２】
前記超格子は、共通のエネルギーバンド構造を有することを特徴とする請求項1に記載の方法。
【請求項３】
前記大きな移動度を有する電荷キャリアは、少なくとも一つの電子およびホールを有することを特徴とする請求項1に記載の方法。
【請求項４】
各エネルギーバンド調整層は、単一の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項５】
各基本半導体部分は、8つの単分子層厚さ未満であることを特徴とする請求項1に記載の方法。
【請求項６】
各基本半導体部分は、2つ乃至6つの単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項７】
さらに前記超格子は、実質的に直接エネルギーバンドギャップを有することを特徴とする請求項1に記載の方法。
【請求項８】
さらに前記超格子は、層群の最上部に基本シリコンキャップ層を有することを特徴とする請求項1に記載の方法。
【請求項９】
全ての前記基本シリコン部分は、同数の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項１０】
前記基本シリコン部分の少なくとも一部は、異なる数の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項１１】
全ての前記基本シリコン部分は、異なる数の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項１２】
各酸素単分子層は、次の層の成膜の間、熱的に安定であることを特徴とする請求項1に記載の方法。
【請求項１３】
前記超格子を形成するステップは、基板上に前記超格子を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項１４】
前記大きな電荷キャリア移動度は、前記超格子が存在しない場合に比べて、前記平行な方向における電荷キャリアの電気伝導度有効質量が低いために得られることを特徴とする請求項1に記載の方法。
【請求項１５】
前記低い電気伝導度有効質量は、前記超格子が存在しない場合の電気伝導度有効質量の2／3以下であることを特徴とする請求項14に記載の方法。
【請求項１６】
さらに、少なくともひとつの種類の導電性ドーパントで前記超格子にドーピングを行うステップを有することを特徴とする請求項1に記載の方法。
【請求項１７】
前記超格子は、半導体装置用のチャンネルを形成し、前記領域を形成するステップは、
前記超格子チャンネルと水平方向に隣接する、ソースおよびドレインを形成するステップと、
前記超格子チャンネル上にゲートを形成するステップと、
を有することを特徴とする請求項1に記載の方法。
【請求項１】
半導体装置を製作する方法であって、
複数の積層された層群を有する超格子を形成するステップと、
前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップと、
を有し、
前記超格子の各層群は、基本シリコン部分を形成する複数の積層された基本シリコン単分子層と、該基本シリコン部分上のエネルギーバンド調整層と、を有し、
前記エネルギーバンド調整層は、基本シリコン部分に隣接する結晶格子内に取りこまれた、少なくとも一つの酸素単分子層を有し、前記超格子は、該超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有し、
前記少なくとも1つの酸素単分子層における酸素原子の取り得るサイトの少なくとも一部は、酸素原子によって占められていないことを特徴とする、方法。
【請求項２】
前記超格子は、共通のエネルギーバンド構造を有することを特徴とする請求項1に記載の方法。
【請求項３】
前記大きな移動度を有する電荷キャリアは、少なくとも一つの電子およびホールを有することを特徴とする請求項1に記載の方法。
【請求項４】
各エネルギーバンド調整層は、単一の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項５】
各基本半導体部分は、8つの単分子層厚さ未満であることを特徴とする請求項1に記載の方法。
【請求項６】
各基本半導体部分は、2つ乃至6つの単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項７】
さらに前記超格子は、実質的に直接エネルギーバンドギャップを有することを特徴とする請求項1に記載の方法。
【請求項８】
さらに前記超格子は、層群の最上部に基本シリコンキャップ層を有することを特徴とする請求項1に記載の方法。
【請求項９】
全ての前記基本シリコン部分は、同数の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項１０】
前記基本シリコン部分の少なくとも一部は、異なる数の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項１１】
全ての前記基本シリコン部分は、異なる数の単分子層厚さであることを特徴とする請求項1に記載の方法。
【請求項１２】
各酸素単分子層は、次の層の成膜の間、熱的に安定であることを特徴とする請求項1に記載の方法。
【請求項１３】
前記超格子を形成するステップは、基板上に前記超格子を形成するステップを有することを特徴とする請求項1に記載の方法。
【請求項１４】
前記大きな電荷キャリア移動度は、前記超格子が存在しない場合に比べて、前記平行な方向における電荷キャリアの電気伝導度有効質量が低いために得られることを特徴とする請求項1に記載の方法。
【請求項１５】
前記低い電気伝導度有効質量は、前記超格子が存在しない場合の電気伝導度有効質量の2／3以下であることを特徴とする請求項14に記載の方法。
【請求項１６】
さらに、少なくともひとつの種類の導電性ドーパントで前記超格子にドーピングを行うステップを有することを特徴とする請求項1に記載の方法。
【請求項１７】
前記超格子は、半導体装置用のチャンネルを形成し、前記領域を形成するステップは、
前記超格子チャンネルと水平方向に隣接する、ソースおよびドレインを形成するステップと、
前記超格子チャンネル上にゲートを形成するステップと、
を有することを特徴とする請求項1に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【公開番号】特開２０１１−４４７２７（Ｐ２０１１−４４７２７Ａ）
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願番号】特願２０１０−２３７８３７（Ｐ２０１０−２３７８３７）
【出願日】平成２２年１０月２２日（２０１０．１０．２２）
【分割の表示】特願２００６−５１５３７７（Ｐ２００６−５１５３７７）の分割
【原出願日】平成１６年６月２８日（２００４．６．２８）
【出願人】（５０４４４４０２７）メアーズ テクノロジーズ， インコーポレイテッド (25)
【氏名又は名称原語表記】Ｍｅａｒｓ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．
【Ｆターム（参考）】
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願日】平成２２年１０月２２日（２０１０．１０．２２）
【分割の表示】特願２００６−５１５３７７（Ｐ２００６−５１５３７７）の分割
【原出願日】平成１６年６月２８日（２００４．６．２８）
【出願人】（５０４４４４０２７）メアーズ テクノロジーズ， インコーポレイテッド (25)
【氏名又は名称原語表記】Ｍｅａｒｓ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．
【Ｆターム（参考）】
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