金属ゲートトランジスタ、集積回路、システム、およびその製造方法
【課題】金属ゲートトランジスタ、集積回路、システム、およびその製造方法を提供する。
【解決手段】半導体デバイスであって、第１MOS構造は、基板上に配置された第１ゲート誘電体、前記第１ゲート誘電体上に配置された第１仕事関数金属層、および前記第１仕事関数金属層上に配置された第１ケイ化物を含み、且つ第２MOS構造は、前記基板上に配置された第２ゲート誘電体、前記第２ゲート誘電体上に配置された第２仕事関数金属層、および前記第２仕事関数金属層上に配置された第２ケイ化物を含む半導体デバイス。
【解決手段】半導体デバイスであって、第１MOS構造は、基板上に配置された第１ゲート誘電体、前記第１ゲート誘電体上に配置された第１仕事関数金属層、および前記第１仕事関数金属層上に配置された第１ケイ化物を含み、且つ第２MOS構造は、前記基板上に配置された第２ゲート誘電体、前記第２ゲート誘電体上に配置された第２仕事関数金属層、および前記第２仕事関数金属層上に配置された第２ケイ化物を含む半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、金属ゲートトランジスタ、集積回路、システム、およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路（IC）産業は、急速な成長を遂げている。IC材料と設計の技術の進歩は、各世代が前の世代より、より小型でより複雑な回路を有するICの世代を生み出してきた。しかし、これらの進歩は、ICのプロセスと製造の複雑さを増加させることから、これらの進歩が実現されるために、ICのプロセスと製造に同様な進歩が必要である。
【０００３】
ICの発展の途上で、機能密度（即ち、チップ面積当たりの相互接続デバイス数）は、一般的に幾何寸法（即ち、製造プロセスを用いて形成され得る最小部品（または配線））が減少する一方で、増加する。この縮小プロセスは、一般的に、生産効率を上げて、関連するコストを下げることによって、利益を提供する。このような縮小により、比較的高い電力損失値（power dissipation value）も生じるが、これは、例えば相補型金属酸化膜半導体（CMOS）デバイスのような低電力損失デバイスを用いることによって対応することができる。
【０００４】
縮小の傾向において、さまざまな材料がCMOSデバイスのゲート電極およびゲート誘電体に用いられてきた。CMOSデバイスは、一般的にゲート酸化物とポリシリコンゲート電極で形成されている。加工寸法（feature sizes）が減少し続けるにつれて、デバイス性能を向上させるために、ゲート酸化物およびポリシリコンゲート電極を、high-k(比誘電率の高い)ゲート誘電体および金属ゲート電極に置き換えるという要求があった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
金属ゲートトランジスタ、集積回路、システム、およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明は、基板上に配置された第１ゲート誘電体と、前記第１ゲート誘電体上に配置された第１仕事関数金属層と、前記第１仕事関数金属層上に配置された第１ケイ化物と、を含む第１MOS構造と、前記基板上に配置された第２ゲート誘電体と、前記第２ゲート誘電体上に配置された第２仕事関数金属層と、前記第２仕事関数金属層上に配置された第２ケイ化物と、を含む第２MOS構造と、を備え、前記第１ケイ化物と前記第２ケイ化物とが異なる半導体デバイスを提供する。
【０００７】
本発明は、NMOS構造とPMOS構造とを含むCMOSデバイスであって、前記NMOS構造は、基板上に配置された第１ゲート誘電体構造と、前記第１ゲート誘電体構造上に配置され、前記NMOSの第１ゲート電極の仕事関数値を調整するように構成されている第１仕事関数金属層と、前記第１仕事関数金属層上に配置され、前記第１ゲート誘電体構造から分離され、前記NMOS の前記第１ゲート電極の前記仕事関数値を実質的に調整しない第１ケイ化物構造と、を含み、前記PMOS構造は、前記基板上に配置された第２ゲート誘電体構造と、前記第２ゲート誘電体構造上に配置され、前記PMOSの第２ゲート電極の仕事関数値を調整するように構成されている第２仕事関数金属層と、前記第２仕事関数金属層上に配置され、前記第２ゲート誘電体構造から分離され、前記PMOS の前記第２ゲート電極の前記仕事関数値を実質的に調整しない第２ケイ化物構造と、を含み、前記第１ケイ化物構造と第２ケイ化物構造とが異なるCMOSデバイスを提供する。
【０００８】
本発明は、N型トランジスタとP型トランジスタとを含む集積回路であって、前記N型トランジスタは、基板上に配置された第１ゲート誘電体構造と、前記第１ゲート誘電体構造上に配置され、前記N型トランジスタのゲート電極の仕事関数値を調整するように構成されている第１n型仕事関数金属層と、前記第１n型仕事関数金属層上に配置され、金属対シリコンの第１組成比を有する第１ケイ化物構造と、を含み、前記P型トランジスタは、前記基板上に配置された第２ゲート誘電体構造と、前記第２ゲート誘電体構造上に配置され、前記P型トランジスタのゲート電極の仕事関数値を調整するように構成されているp型仕事関数金属層と、前記p型仕事関数金属層上に配置され、金属対シリコンの第２組成比を有する第２ケイ化物構造と、を含み、前記第１組成比は前記第２組成比よりも大きい集積回路を提供する。
【図面の簡単な説明】
【０００９】
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準的技法に従って、種々の特徴が縮尺通りに描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の寸法は、議論の明確化のために、任意に増加または減少されてよい。
【図１】P型トランジスタおよびN型トランジスタを含む例示的な集積回路を示す概略断面図である。
【図２Ａ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｂ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｃ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｄ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｅ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｆ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｇ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｈ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｉ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｊ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｋ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｌ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図３】基材板（substrate board）上に配置された例示的な集積回路を含むシステムを示す概略図である。
【発明を実施するための形態】
【００１０】
従来、金属ゲート電極を形成する技術は、ゲートファーストプロセスおよびゲートラストプロセスに分類される。ゲートファーストプロセスでは、金属ゲート電極は、トランジスタのソース／ドレイン領域の形成前に形成される。ゲートラストプロセスでは、基板内にソース／ドレイン領域が、層間絶縁膜（ILD）内にダミーゲートが形成される。ダミーゲートは、除去され、層間絶縁膜内に開口が形成される。そして、金属ゲート電極は、開口内に充填される。ゲートファーストおよびゲートラストプロセスは、金属ゲート相補型金属酸化膜半導体（CMOS）トランジスタを形成するのに用いることができる。
【００１１】
従来の金属ゲートCMOSトランジスタは、金属ゲートPMOSトランジスタおよび金属ゲートNMOSトランジスタを含む。金属ゲートNMOSおよびPMOSトランジスタの両方は、n型およびp型の仕事関数材料を有する。また、金属ゲートPMOSトランジスタは、p型の仕事関数材料上に配置されたn型の仕事関数材料を含む。CMOSトランジスタは、電気的伝送のための導電性材料としてアルミニウムを用いる。
【００１２】
アルミニウムは、p型およびn型の仕事関数材料、high-k誘電体、および／またはトランジスタのチャネル領域の内部に拡散および／または浸透することができることを示す。アルミニウムの拡散を防ぐために、拡散バリア層が仕事関数材料およびアルミニウム間に形成される。従来の拡散バリアは、窒化チタン（TiN）層、チタン（Ti）層、および／または窒化タンタル（TaN）層から構成される。従来の拡散バリアは、約１８０Åの厚さを有し、これにより、アルミニウムがp型およびn型の仕事関数材料および／またはトランジスタのチャネル領域の内部に拡散するのを防ぐことができる。
【００１３】
上述のように、従来のゲートラストプロセスでは、金属ゲート電極を収容する陥凹を形成するために、ダミーゲートを除去する。仕事関数材料、拡散バリア、およびアルミニウムは、陥凹内に順次に形成される。仕事関数材料および拡散バリアは、陥凹の側壁および陥凹の底部に形成される。側壁に形成された仕事関数材料および拡散バリアは、アルミニウムを充填するための陥凹の開口幅を減少する。製造技術が例えば約２５nmまたはそれ以下に縮小する場合、狭い陥凹内にアルミニウムを充填することが難しいことがわかっている。
【００１４】
また、PMOSトランジスタにおいても、アルミニウムの拡散を低減するために、p型の仕事関数材料が用いられることがわかっている。従来、p型の仕事関数材料は、約１５０Åの厚さを有する。陥凹の側壁にある厚いp型の仕事関数材料は、アルミニウムを充填するための陥凹の開口幅をさらに減少させ、アルミニウムの充填をより困難にする。
【００１５】
これに鑑みて、金属ゲートトランジスタ、集積回路、システム、およびその製造方法が求められる。
【００１６】
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。また、本開示は、種々の実施例において、参照番号および／または文字を繰り返し用いている。この反復は、簡素化と明確さの目的のためであって、種々の実施の形態および／または議論された構成との間の関係を規定するものではない。また、本開示の別の特徴に接続および／または結合された特徴の形成は、続いて、特徴が直接接触で形成される複数の実施の形態を含むことができ、且つ前記特徴が直接接触でないように、付加的な特徴が前記特徴に介在するように形成された複数の実施の形態を含むこともできる。また、空間的に相対的な用語、例えば"下方""上方""水平""垂直""上の""下の""上""下""上部""底部"などと、その派生語（例えば"水平に""下方に""上方に"など）は、本開示の１つの特徴と別の特徴との関係を簡略化するために用いられる。空間的に相対的な用語は、特徴を含むデバイスの異なる方向をカバーすることを意図している。
【００１７】
図１は、P型トランジスタおよびN型トランジスタを含む例示的な集積回路を示す概略断面図である。図１では、集積回路１００は、基板上１０１に配置されたN型トランジスタ（NMOS）１００aおよびP型トランジスタ（PMOS）１００bを含むことができる。いくつかの実施例では、集積回路１００は、CMOSトランジスタ、メモリアレイ、ロジック回路、デジタル回路、アナログ回路、他の回路、および／またはこれらの組み合わせを含むことができる。
【００１８】
基板１０１は、結晶、多結晶、または非結晶構造のシリコンまたはゲルマニウムを含む元素半導体、炭化ケイ素、ガリウムヒ素、ガリウムリン、リン化インジウム、ヒ化インジウム、およびアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム（SiGe）、ガリウムヒ素リン（GaAsP）、アルミニウムインジウムヒ素（AlInAs）、アルミニウムガリウムヒ素（AlGaAs）、ヒ化ガリウムインジウム（GaInAs）、リン化ガリウムインジウム（GaInP）、およびヒ化リン化インジウムガリウム（GaInAsP）を含む合金半導体、任意の他の好適な材料、またはこれらの組み合わせを含む。１つの実施形態では、合金半導体基板は、SiおよびGeの組成がSiGeの第１の位置における第１の比率から第２の位置における第２の比率に変わる傾斜特性を持つSiGeを有することができる。もう１つの実施形態では、合金SiGeは、シリコン基板上に形成される。もう１つの実施例では、SiGe基板は、歪んでいる。また、半導体基板は、例えばシリコンオンインシュレーター（SOI）などの絶縁膜上に形成された半導体（semiconductor on insulator）、または薄膜トランジスタ（TFT）でもよい。いくつかの実施例では、半導体基板は、ドープされたエピ層または埋め込み層を含むことができる。他の実施例では、化合物半導体基板は、多層構造を有することができるか、または基板は、多層化合物半導体構造を含むことができる。
【００１９】
図１に示すように、集積回路１００は、基板１０１内に形成されたPウェル領域１０２およびNウェル領域１０３を含むことができる。Pウェル領域１０２およびNウェル領域１０３は、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域をそれぞれ提供するように構成される。
【００２０】
集積回路１００は、N型トランジスタ１００aおよびP型トランジスタ１００bの間に配置された分離構造１０４を含むことができる。分離構造１０４は、N型トランジスタ１００aをP型トランジスタ１００bから分離することができる。いくつかの実施例では、分離構造１０４は、シャロートレンチアイソレーション（STI）構造、シリコンの局所的酸化（local oxidation of silicon ；LOCOS）構造、または他の分離構造とすることができる。
【００２１】
いくつかの実施例では、P型トランジスタ１００bは、p型ソース／ドレイン領域１０７aおよび１０７bに隣接してそれぞれ配置された、シリコンゲルマニウム（SiGe）構造１０５aおよび１０５bを含むことができる。p型ソース／ドレイン領域１０７aおよび１０７bは、P型トランジスタ１００bのチャネル領域に隣接して配置されてもよい。N型トランジスタ１００aは、N型トランジスタ１００aのチャネル領域に隣接して配置されたn型ソース／ドレイン領域１０６aおよび１０６bを含むことができる。
【００２２】
いくつかの実施例では、n型ソース／ドレイン領域１０６aおよび１０６bは、ヒ素（As）、リン（P）、他のＶ族元素、またはこれらの組み合わせなどのドーパントを有することができる。p型ソース／ドレイン領域１０７aおよび１０７bは、ホウ素（B）または他のIII族元素などのドーパントを有することができる。他の実施例では、p型ソース／ドレイン領域は、低抵抗のためにケイ化物（silicide）を含むことができる。ケイ化物は、ニッケルシリサイド（NiSi）、ケイ化ニッケル−白金（NiPtSi）、 ケイ化ニッケル−白金−ゲルマニウム（NiPtGeSi）、 ケイ化ニッケル−ゲルマニウム（NiGeSi）、ケイ化イッテルビウム（YbSi）、ケイ化白金（PtSi）、ケイ化イリジウム（IrSi）、ケイ化エルビウム（ErSi）、ケイ化コバルト（CoSi）、他の好適な材料、および／またはこれらの組み合わせなどの材料を含んでもよい。ケイ化物を作製するのに用いられる材料は、スパッタリングおよび蒸着などの物理気相成長法（PVD）、めっき、プラズマCVD（PECVD）、常圧CVD（APCVD）、低圧CVD（LPCVD）、高密度プラズマCVD（HDPCVD）、および原子層CVD（ALCVD）などの化学気相成長法、他の好適な成長法、および／またはこれらの組み合わせを用いて堆積することができる。堆積後、サリサイド化プロセスは、特定の材料に基づき選ばれた高温下で、堆積された材料とドープ領域との間において反応させることで続けることができる。これは、アニーリングとも呼ばれ、急速熱処理（rapid thermal process；RTP）を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPによって形成されてもよい。
【００２３】
図１に示すように、少なくとも１つの誘電体層１０８は、基板１０１上に配置される。誘電体層１０８は、酸化物、窒化物、酸窒化物、low-k誘電体材料、超low-k誘電体材料、極low-k誘電体材料、他の誘電体材料、および／またはこれらの組み合わせなどの材料を含んでもよい。誘電体層１０８は、例えば、CVDプロセス、HDP CVDプロセス、高アスペクト比プロセス（HARP）、スピンコーティングプロセス、他の堆積プロセス、および／またはこれらの任意の組み合わせによって形成することができる。いくつかの実施例では、誘電体層１０８は、層間誘電体（ILD）と呼ばれる。他の実施例では、追加の誘電体層（図示されていない）は、誘電体層１０８の下方または上方に形成されてもよい。
【００２４】
いくつかの実施例では、スペーサ１０９aと１０９bは、N型トランジスタ１００aおよびP型トランジスタ１００bのゲート構造に隣接してそれぞれ配置される。スペーサ１０９aと１０９bは、酸化物、窒化物、酸窒化物、および／または他の誘電体材料などの材料を含んでよい。
【００２５】
N型トランジスタ１００aは、基板１０１上に配置されたゲート誘電体構造１１０aを含むことができる。n型仕事関数金属層１３０aは、ゲート誘電体構造１１０a上に配置される。n型仕事関数金属層１３０aは、N型トランジスタ１００aのゲート電極の仕事関数値を調整するように構成することができる。ケイ化物構造１４０aは、n型仕事関数金属層１３０a上に配置される。ケイ化物構造１４０aは、ゲート誘電体構造１１０aから分離され、N型トランジスタ１００aのゲート電極の仕事関数値を実質的に変化させることはない。２５nm技術を用いたいくつかの実施例では、ケイ化物構造１４０aは、約３０Åまたはそれ以上の距離によってゲート誘電体構造１１０aから分離されている。
【００２６】
P型トランジスタ１００bは、基板１０１上に配置されたゲート誘電体構造１１０を含むことができる。p型仕事関数金属層１２０は、ゲート誘電体構造１１０b上に配置される。p型仕事関数金属層１２０は、P型トランジスタ１００bのゲート電極の仕事関数値を調整するように構成することができる。n型仕事関数金属層１３０bは、p型仕事関数金属層１２０上に配置される。ケイ化物構造１４０bは、n型仕事関数金属層１３０b上に配置される。ケイ化物構造１４０bは、ゲート誘電体構造１１０bから分離され、P型トランジスタ１００bのゲート電極の仕事関数値を実質的に変化させることはない。２５nm技術を用いたいくつかの実施例では、ケイ化物構造１４０bは、約３０Åまたはそれ以上の距離によってゲート誘電体構造１１０bから分離されている。
【００２７】
図１に示すように、ゲート誘電体構造１１０aおよび１１０bのそれぞれは、単一層または多層構造とすることができる。いくつかの実施例では、ゲート誘電体構造１１０aおよび１１０bのそれぞれは、界面層（例えば、酸化ケイ素層）および界面層上に配置されたhigh-k誘電体層を含むことができる。いくつかの実施例では、high-k誘電体層は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、他の好適な高誘電体材料、および／またはこれらの組み合わせを含むことができる。また、high-k材料は、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属酸窒化物、金属アルミネート、ケイ酸ジルコニウム、アルミン酸ジルコニウム、（zirconium aluminate）、 酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化｛さんか｝アルミニウム、二酸化ハフニウムアルミナ（hafnium dioxide-alumina；HfO2-Al2O3）合金、他の好適な材料、および／またはこれらの組み合わせから選択することができる。high-k誘電体層は、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD）、リモートプラズマCVD（RPCVD）、プラズマCVD（PECVD）、有機金属CVD（MOCVD）、スパッタリング、蒸着、他の好適なプロセス、および／またはこれらの組み合わせなどの任意の好適なプロセスによって形成される。
【００２８】
p型仕事関数金属層１２０は、金属、金属炭化物、金属窒化物、トランジスタに所望の仕事関数を付与できる他の材料などの材料を含むことができる。いくつかの実施例では、p型仕事関数金属層１２０は、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物（例えば酸化｛さんか｝ルテニウム）、P型トランジスタ１０３のゲート電極の仕事関数値を調整できる他のp型金属材料、またはこれらの組み合わせなどの材料を含むことができる。他の実施例では、p型仕事関数金属層１２０は、TiNを含むことができる。p型仕事関数金属層１２０は、P型トランジスタ１００bのゲート電極に約４.８eVまたはそれ以上の仕事関数値を付与することができる。いくつかの実施例では、p型仕事関数金属層１２０は、約１００Åまたはそれ以上の底部厚さ"a"を有することができる。２５nm技術を用いたいくつかの実施例では、p型仕事関数金属層１２０は、約３０Åの底部厚さ"a"を有することができる。
【００２９】
n型仕事関数金属層１３０aおよび１３０bは、金属、金属炭化物、金属窒化物、トランジスタに所望の仕事関数を付与できる他の材料などの材料を含むことができる。いくつかの実施例では、n型仕事関数金属層１３０aおよび１３０bは、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物、N型トランジスタ１０２のゲート電極の仕事関数値を調整できる他のn型金属材料、またはこれらの組み合わせなどの材料を含むことができる。他の実施例では、n型仕事関数金属層１３０aおよび１３０bは、TiAlを含むことができる。N型仕事関数金属層１３０aは、N型トランジスタ１００aに約４.５eVまたはそれ以下の仕事関数値を付与することができる。いくつかの実施例では、n型仕事関数金属層１３０aは、約３０Åの底部厚さ"b"を有することができる。
【００３０】
図１に示すように、ケイ化物構造１４０aおよび１４０bは、電気的伝送を提供するように構成される。ケイ化物構造１４０aおよび１４０bは、シリサイド線（silicide lines）、シリサイドバルク（silicide bulks）、シリサイドプラグ（silicide plug）、および／または他の形状のケイ化物を含むことができる。いくつかの実施例では、各ケイ化物構造１４０aおよび１４０bの実質的に全部がケイ化物材料である。上述のように、ケイ化物構造１４０aおよび１４０bは、ゲート誘電体構造１１０aおよび１１０bから分離されることが望ましい。N型トランジスタ１００aおよびP型トランジスタ１００bの仕事関数は、ケイ化物構造１４０aおよび１４０bによってそれぞれ実質的に影響および／または調整されないようにすることができる。
【００３１】
いくつかの実施例では、ケイ化物構造１４０aおよび１４０bは、ニッケルシリサイド（NiSi）、ケイ化ニッケル−白金（NiPtSi）、ケイ化ニッケル−白金−ゲルマニウム（NiPtGeSi）、ケイ化ニッケル−ゲルマニウム（NiGeSi）、ケイ化イッテルビウム（YbSi）、ケイ化白金（PtSi）、ケイ化イリジウム（IrSi）、ケイ化エルビウム（ErSi）、ケイ化コバルト（CoSi）、ケイ化チタン（TiSi）、他の好適な材料、および／またはこれらの組み合わせなどの材料を含んでもよい。ケイ化物を作製するのに用いられる材料は、スパッタリングおよび蒸着などの物理気相成長法（PVD）、めっき、プラズマCVD（PECVD）、常圧CVD（APCVD）、低圧CVD（LPCVD）、高密度プラズマCVD（HDPCVD）、および原子層CVD（ALCVD）などの化学気相成長法、他の好適な成長法、および／またはこれらの組み合わせを用いて堆積することができる。堆積後、サリサイド化プロセスは、特定の材料に基づき選ばれた高温下で、堆積された材料とドープ領域との間において反応させることで続けることができる。これは、アニーリングとも呼ばれ、急速熱処理（rapid thermal process；RTP）を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPによって形成されてもよい。
【００３２】
ケイ化物構造１４０aおよび１４０bは、N型トランジスタ１００aのチャネル領域およびP型トランジスタ１００bのチャネル領域にそれぞれ歪みを付与するように構成される。N型トランジスタ１００aのチャネル領域およびP型トランジスタ１００bのチャネル領域にそれぞれ異なる歪みを与えるために、ケイ化物構造１４０aの応力を、ケイ化物構造１４０bの応力と異なるようにしてもよい。例えば、ケイ化物構造１４０aは、圧縮応力を有し、ケイ化物構造１４０bは、中立（neutral）応力または引張応力を有する。ケイ化物構造１４０aの材料は、ケイ化物構造１４０bの材料と異なり、N型トランジスタ１００aのチャネル領域およびP型トランジスタ１００bのチャネル領域にそれぞれ異なる歪みを与えることができる。１つの実施例では、ケイ化物構造１４０aおよびケイ化物構造１４０bは、異なるケイ化物、例えば、ケイ化コバルトおよびケイ化ニッケルから形成される。他の実施例では、ケイ化物構造１４０aおよびケイ化物構造１４０bは、異なる組成比（金属対シリコンの比率）を有する同じケイ化物、例えば、Co2Si/CoSi/CoSi2またはNi2Si/NiSi/NiSi2から形成される。１つの実施例では、引張応力がN型トランジスタ１００aのチャネル領域に加えられ、中立応力がP型トランジスタ１００bのチャネル領域に加えられる。もう１つの実施例では、引張応力がN型トランジスタ１００aのチャネル領域に加えられ、圧縮応力がP型トランジスタ１００bのチャネル領域に加えられる。
【００３３】
なお、図１に関連した上述の構造は、例示的なものであるに過ぎない。相互接続構造（図示されていない）は、電気的接続のために、誘電体層１０８上に形成されてもよい。相互接続構造は、さまざまな誘電体材料、ビア構造、金属配線、シングルダマシン構造、デュアルダマシン構造、不動態化（passivation）、他の所望の半導体構造、および／またはこれらの組み合わせを含むことができる。
【００３４】
上述のように、従来の金属ゲートCMOSトランジスタは、アルミニウムを電気的送電のゲート電極バルクとして用いている。アルミニウムは、p型仕事関数材料、high-k誘電体、および／またはCMOSトランジスタのチャネル領域内に拡散するおそれがある。従来の金属ゲートCMOSトランジスタは、例えばTiN、Ti、および／またはTaNの拡散障壁を用い、Alがn型またはp型仕事関数材料、high-k誘電体、および／またはトランジスタのチャネル領域内に拡散および／または浸透するのを防ぐ。
【００３５】
従来の金属ゲートCMOSトランジスタとは逆に、集積回路１００は、電気的伝送および／またはストレッサ（stressor）のための金属バルクとして、Alの代わりにケイ化物構造１４０aおよび１４０bを用いる。Alを導電材料として用いないことで、アルミニウムの拡散が実質的に排除される。集積回路１００は、仕事関数金属層１３０aおよび１３０bおよびケイ化物構造１４０aおよび１４０bの間の拡散障壁（例えばTiN、Ti、および／またはTaN）をそれぞれ含まないことができる。
【００３６】
ケイ化物構造１４０aおよび１４０bは、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域に異なる歪みを付与することができる。ケイ化物構造１４０aは、N型トランジスタ１００aのチャネル領域に引張歪みを与えて、N型トランジスタ１００aのチャネル領域内の電子移動度を上げることができる。ケイ化物構造１４０bは、P型トランジスタ１００bのチャネル領域に圧縮または中立歪みを与えて、P型トランジスタ１００bのチャネル領域内の電子移動度を上げるか、または少なくとも実質的に下げないことができる。
【００３７】
図２A〜２Lは、ゲートラストCMOSトランジスタを形成する例示的なプロセスフローを示す概略断面図である。図１の中の要素と同じである図２A〜２Lの要素は、１００を加えた同じ参照番号によって示される。
【００３８】
図２Aに示すように、ダミーゲート２１１aおよび２１１bは、ゲート誘電体構造２１０aと２１０b上にそれぞれ形成される。ダミーゲート２１１aおよび２１１bは、例えば、シリコン、ポリシリコン、アモルファスシリコン、および誘電体材料２０８およびスペーサ２０９aおよび２０９bに対して望ましいエッチング速度（etch rate）を有する他の材料などの材料を含むことができる。ダミーゲート２１１aおよび２１１bは、堆積、フォトリソグラフィーパターニング、エッチングプロセス、および／またはこららの組み合わせによって形成される。堆積プロセスは、CVD、ALD、他の好適な方法、および／またはこれらの組み合わせを含むことができる。フォトリソグラフィーのパターニングプロセスは、フォトレジストコーティング（例えばスピンオンコーティング）、ソフトベーキング（soft baking）、マスク位置合わせ（mask aligning）、露光、露光後ベーキング、フォトレジスト現像、洗浄、乾燥（例えばハードベーキング）、他の好適なプロセス、および／またはこれらの組み合わせを含むことができる。フォトリソグラフィーの露光プロセスは、マスクレスフォトリソグラフィー、電子ビーム描画、および分子インプリントなどの他の適当な方法によって実行または代替されてもよい。エッチングプロセスは、ドライエッチング、ウェットエッチング、および／または他のエッチング方法（例えば、反応性イオンエッチング）を含むことができる。エッチングプロセスは、純化学的（プラズマエッチング）、純物理的（イオンミリング）、および／またはこれらの組み合わせのいずれかであってもよい。
【００３９】
図２Bでは、ダミーゲート２１１aおよび２１１b（図２Aに示される）は、実質的に除去され、開口２１２aおよび２１２bをそれぞれ形成する。ダミーゲート２１１aおよび２１１bは、例えばウェットエッチングプロセス、ドライエッチングプロセス、他の除去プロセス、および／またはこれらの組み合わせによって除去される。いくつかの実施例では、ゲート誘電体構造２１０aと２１０bは、high-k誘電体材料上に配置される少なくとも１つのキャップ層（図示されていない）を含むことができる。キャップ層は、ダミーゲート２１１aおよび２１１bを除去するプロセスによって損傷を受けることからhigh-k誘電体材料を実質的に保護することができる。いくつかの実施例では、キャップ層は、TiN、TaN、除去プロセスに耐えることができる他の好適な材料、および／またはこれらの組み合わせなどの材料を含むことができる。
【００４０】
図２Cに示すように、保護層（図示されていない）およびp型仕事関数材料２２０は、図２Bに示された構造上に形成される。例えばTaNの保護層は、p型仕事関数金属層２２０aを形成する後のプロセスの間、下方の構造を保護することができる。p型仕事関数材料２２０は、P型トランジスタ２００bのゲート電極に所望の仕事関数値を付与することができる。保護材料およびp型仕事関数材料２２０は、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD）、リモートプラズマCVD（RPCVD）、プラズマCVD（PECVD）、有機金属CVD（MOCVD）、スパッタリング、蒸着、他の好適なプロセス、および／またはこれらの組み合わせなどの任意の好適なプロセスによって形成される。
【００４１】
図２Dでは、P型トランジスタ２００bの領域を覆うように、また、開口２１２bを充填するように（図２Cに示されるように）、誘電体材料２２１a（例えば、スピンオンガラス（SOG））が形成される。フォトレジスト２２１bは、誘電体材料２２１a上に形成される。誘電体材料２２１aおよび／またはフォトレジスト２２１bは、P型トランジスタ２００bのp型仕事関数材料２２０をパターニングするのに形成される。誘電体材料２２１aおよびフォトレジスト２２１bは、例えばスピンオンプロセス、フォトリソフラフィプロセス、およびエッチングプロセスによって形成される。
【００４２】
図２Eでは、誘電体材料２２１aおよびフォトレジスト２２１bによって覆われていない（図２Dに示す）p型仕事関数材料２２０の部分を除去して、p型仕事関数金属層２２０aを形成する。p型仕事関数金属層２２０aを形成した後、誘電体材料２２１aおよびフォトレジスト２２１bは、ウェットエッチングプロセス、ドライエッチングプロセス、および／またはこれらの組み合わせによって除去され、p型仕事関数金属層２２０aを露出することができる。
【００４３】
図２Fでは、n型仕事関数材料２３０は、図２Eに示された構造上に形成される。n型仕事関数材料２３０は、N型トランジスタ２００aのゲート電極に所望の仕事関数値を付与することができる。n型仕事関数材料２３０は、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD）、リモートプラズマCVD（RPCVD）、プラズマCVD（PECVD）、有機金属CVD（MOCVD）、スパッタリング、蒸着、他の好適なプロセス、および／またはこれらの組み合わせなどの任意の好適なプロセスによって形成される。
【００４４】
図２Gでは、シリコン材料２３５（例えばポリシリコン、またはアモルファスシリコン）が、n型仕事関数材料２３０上に形成されて、開口２１２aおよび２１２b（図２Fに示される）が充填される。シリコン材料２３５は、高密度プラズマCVD（HDPCVD）、原子層CVD（ALCVD）などのCVDプロセスによって形成される。
【００４５】
図２Hでは、除去プロセス２５０によってシリコン材料２３５の部分を除去することで、シリコンバルク２３５aおよび２３５bの上表面（符号は記載されていない）を誘電材料２０８の上表面２０８aと実質的に同じ高さとなるようにすることができる。除去プロセス２５０は、化学機械研磨（CMP）プロセス、ドライエッチングプロセス、ウェットエッチングプロセス、および／またはこれらの組み合わせを含むことができる。
【００４６】
図２Iでは、除去プロセス２６０によって、シリコンバルク２３５aの部分を陥凹させることで、シリコンバルク２３５aの上表面２３６aを所定の距離だけ誘電体材料２０８の上表面２０８aよりも低くすることができる。シリコンバルク２３５bは、シリコンバルク２３５bが除去プロセス２６０中に除去されるのを防ぐために、フォトレジストパターン２３６bによって覆われている。これにより、陥凹したシリコンバルク２３５aは、シリコンバルク２３５bよりも薄くなる。陥凹したシリコンバルク２３５aの高さは、シリコンバルク２３５bの高さの約１／６〜約１／２とすることができる。除去プロセス２６０は、例えばドライエッチングプロセスを含むことができる。
【００４７】
図２Jに示すように、金属材料２３７とキャップ層２３８は、フォトレジストパターン２３６bを除去した後、陥凹したシリコンバルク２３５a、シリコンバルク２３５b、および誘電体材料２０８上に順次に形成される。金属材料２３７の高さは、陥凹したシリコンバルク２３５aの高さの約１／２〜約２倍とすることができる。金属材料２３７は、ニッケル（Ni）、ニッケル−白金（NiPt）、ニッケル−白金−ゲルマニウム（NiPtGe）、ニッケル−ゲルマニウム（NiGe）、イッテルビウム（Yb）、白金（Pt）、イリジウム（Ir）、エルビウム（Er）、コバルト（Co）、チタン（Ti）、他の好適な材料、および／またはこれらの組み合わせなどの材料を含んでよい。ケイ化物構造を形成するために用いられる金属材料２３７は、スパッタリング、蒸着、めっき、プラズマCVD（PECVD）、常圧CVD（APCVD）、低圧CVD（LPCVD）、高密度プラズマCVD（HDPCVD）、原子層CVD（ALCVD）、他の好適な堆積プロセス、またはこれらの組み合わせを用いて堆積される。キャップ層２３８は、TiN、TaN、他の好適な導電材料、および／またはこれらの組み合わせなどの材料を含むことができる。キャップ層２３８は、CVD、PVD、ALD、および／または他の好適なプロセスによって形成される。
【００４８】
図２Kでは、熱処理（thermal process）２７０によって金属材料２３７を陥凹したシリコンバルク２３５aおよびシリコンバルク２３５bと反応させることで、ケイ化物構造２４０aと２４０bを形成する。いくつかの実施例では、熱処理２７０によって、シリコンバルク２３５aおよび２３５bの実質的に全部を金属材料２３７と反応させてケイ化物構造２４０aと２４０bを形成することができる。熱処理２７０は、金属材料２３７に基づいて選ばれた高温下で実施される。いくつかの実施例では、熱処理２７０はアニーリングと呼ばれ、急速熱処理（RTP）を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPによって形成されてもよい。
【００４９】
ケイ化物構造２４０aと２４０bは、ケイ化物構造２４０aと２４０b の材料が異なることにより、N型トランジスタ（NMOS）１００aおよびP型トランジスタ（PMOS）１００bのチャネル領域に異なる歪みをそれぞれ付与することができる。１つの実施例では、ケイ化物構造２４０aとケイ化物構造２４０bの金属対シリコンの組成比は、陥凹したシリコンバルク２３５aとシリコンバルク２３５bの高さが異なるため、異なる。もう１つの実施例では、ケイ化物構造２４０aとケイ化物構造２４０bの金属は、金属材料２３７に異なる金属を用いてケイ化物構造２４０aと２４０bを形成するため、異なる。ケイ化物構造２４０aは、ケイ化物構造２４０bの組成比より高い金属対シリコンの組成比を有することができる。例えば、ケイ化物構造２４０aと２４０bは、金属材料２３７にニッケルを用いることで、それぞれNi2Si およびNiSi2とすることができる。Ni2Siは、n型仕事関数金属層２３０aによって定義された所定の空間より大きい初期体積を有する。これにより、Ni2SiはN型トランジスタ１００aのチャネル領域に引っ張り歪みを形成するための圧縮応力を有し、N型トランジスタ１００aのチャネル領域の電子移動度を上げる。NiSi2は、p型仕事関数金属層２３０bによって定義された所定の空間より小さい、または同様の初期体積を有する。これにより、NiSi2はP型トランジスタ１００bのチャネル領域に圧縮歪みまたは中立歪みを形成することができる引張応力または中立応力を有し、P型トランジスタ１００bのチャネル領域の正孔移動度を上げるか、または実質的に下げない。
【００５０】
ケイ化物構造２４０aは、Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi、またはこれらの組み合わせを含むことができる。ケイ化物構造２４０bは、NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2、またはこれらの組み合わせを含むことができる。
【００５１】
ケイ化物構造２４０aの初期体積はケイ化物構造２４０bの初期体積よりも大きいため、上表面２４１aは、上表面２４１bよりも高くなる。なお、金属材料２３７は、誘電体材料２０８と実質的に相互作用しない材料である。ケイ化物は、誘電体材料２０８と金属材料２３７との間に形成されることはない。いくつかの実施例では、図２H〜２Kに関連した上述のプロセスを含むサリサイド化プロセスは、選択的なサリサイド化プロセスと呼ばれる。
【００５２】
図２Lに示すように、除去プロセス２８０によって、キャップ層２３８と金属材料２３７の未反応部分を除去する。除去プロセス２８０は、ウェットエッチングプロセス、ドライエッチングプロセス、CMPプロセス、および／またはこれらの任意の組み合わせを含むことができる。
【００５３】
上述のように、図２A〜２Lに関連した上述の方法は、電気的伝送のためのケイ化物構造２４０aおよび２４０bを形成することができる。また、上述のように、ケイ化物構造２４０aおよび２４０bは、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域に異なる歪みをそれぞれ付与し、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域の電子移動度および正孔移動度を上げることができる。
【００５４】
なお、図２A〜２Lに関連した上述の方法は、例示的なものに過ぎない。当業者は、本方法の流れを変えて所望の金属ゲートトランジスタを形成することができる。例えば、フォトレジスト２２１bだけを用いてp型仕事関数金属層２２０aを形成するのが望ましい場合、誘電材料２２１aを形成するプロセスを省くことができる。
【００５５】
他の実施例では、P型トランジスタ２２０bは、p型仕事関数金属層２３０bを含まない。いくつかの実施例では、追加のフォトリソグラフィープロセス、エッチングプロセス、および／または洗浄プロセスは、N型トランジスタ２２０aにn型仕事関数金属層２３０aを形成するためだけに用いられる。
【００５６】
また、他の実施例では、シリコンバルク２３５aを陥凹する除去プロセス２６０は、省略することができる。いくつかの実施例では、誘電体材料２０８の上表面２０８aは、それぞれケイ化物構造２４０aおよび２４０bの上表面２４１aおよび２４１bと実質的に同じ高さであるか、またはそれより高くすることができる。
【００５７】
図３は、基材板（substrate board）上に配置された例示的な集積回路を含むシステムを示す概略図である。図３では、システム３００は、基材板３０１上に配置された集積回路３０２（図示されていない）を含むことができる。基材板３０１は、プリント回路板（PCB）、プリント配線板、および／または集積回路を搭載（carrying）できる他のキャリアを含むことができる。集積回路３０２は、図１に関連して上述の集積回路１００と同様とすることができる。集積回路３０２は、基材板３０１と電気的に接続される。いくつかの実施例では、集積回路３０２は、バンプ３０５によって基材板３０１と電気的に接続される。他の実施例では、集積回路３０２は、ワイヤボンディングによって基材板３０１と電気的に接続される。システム３００は、コンピュータ、無線通信デバイス、コンピュータ周辺機器、娯楽機器などの一部とすることができる。
【００５８】
いくつかの実施例では、集積回路３０２を含むシステム３００は、単一のIC、いわゆるシステムオンチップ（SOC）または集積回路システム（system on integrated circuit ; SOIC）に全システムを提供できる。これらのSOCデバイスは、単一の集積回路に、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP3プレーヤーなどを実行するために必要な全ての回路を提供することができる。
【００５９】
以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態の特徴を概説した。当業者は、本開示を、ここで採用された実施の形態の、同じ目的を実行しおよび／または同じ利点を達成するために他のプロセスおよび構造を設計又は改変するための基礎として、容易に使用できることが分かる。本開示の精神及び範囲を逸脱しない限りにおいては、当業者であればそのような等価な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変をするだろう。
【符号の説明】
【００６０】
１００、２００ 集積回路
１００a、２００a n型トランジスタ
１００b、２００b p型トランジスタ
１０１、２０１ 基板
１０２、２０２ Pウェル領域
１０３、２０３ Nウェル領域
１０４、２０４ 分離構造
１０５a、１０５b、２０５a、２０５b シリコンゲルマニウム（SiGe）構造
１０６a、１０６b、２０６a、２０６b n型ソース／ドレイン領域
１０７a、１０７b、２０７a、２０７b p型ソース／ドレイン領域
１０８、２０８ 誘電体層
１０９a、１０９b、２０９a、２０９b スペーサ
１１０a、１１０b、２１０a、２１０b ゲート誘電体構造
１２０、２２０a〜p p型仕事関数金属層
１３０a、１３０b、２３０a、２３０b n型仕事関数金属層
１４０a、１４０b、２４０a、２４０b ケイ化物構造
２０８a、２３６a、２４１a、２４１b 上表面
２１１a、２１１b ダミーゲート
２１２a、２１２b 開口
２２０ p型仕事関数材料
２２１a 誘電体材料
２２１b フォトレジスト
２３０ n型仕事関数材料
２３５ シリコン層
２３５a、２３５b シリコンバルク
２３６b フォトレジストパターン
２３７ 金属層
２３８ キャップ層
２５０、２６０、２８０ 除去プロセス
２７０ 熱処理
a、b 底部厚さ
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、金属ゲートトランジスタ、集積回路、システム、およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路（IC）産業は、急速な成長を遂げている。IC材料と設計の技術の進歩は、各世代が前の世代より、より小型でより複雑な回路を有するICの世代を生み出してきた。しかし、これらの進歩は、ICのプロセスと製造の複雑さを増加させることから、これらの進歩が実現されるために、ICのプロセスと製造に同様な進歩が必要である。
【０００３】
ICの発展の途上で、機能密度（即ち、チップ面積当たりの相互接続デバイス数）は、一般的に幾何寸法（即ち、製造プロセスを用いて形成され得る最小部品（または配線））が減少する一方で、増加する。この縮小プロセスは、一般的に、生産効率を上げて、関連するコストを下げることによって、利益を提供する。このような縮小により、比較的高い電力損失値（power dissipation value）も生じるが、これは、例えば相補型金属酸化膜半導体（CMOS）デバイスのような低電力損失デバイスを用いることによって対応することができる。
【０００４】
縮小の傾向において、さまざまな材料がCMOSデバイスのゲート電極およびゲート誘電体に用いられてきた。CMOSデバイスは、一般的にゲート酸化物とポリシリコンゲート電極で形成されている。加工寸法（feature sizes）が減少し続けるにつれて、デバイス性能を向上させるために、ゲート酸化物およびポリシリコンゲート電極を、high-k(比誘電率の高い)ゲート誘電体および金属ゲート電極に置き換えるという要求があった。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
金属ゲートトランジスタ、集積回路、システム、およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明は、基板上に配置された第１ゲート誘電体と、前記第１ゲート誘電体上に配置された第１仕事関数金属層と、前記第１仕事関数金属層上に配置された第１ケイ化物と、を含む第１MOS構造と、前記基板上に配置された第２ゲート誘電体と、前記第２ゲート誘電体上に配置された第２仕事関数金属層と、前記第２仕事関数金属層上に配置された第２ケイ化物と、を含む第２MOS構造と、を備え、前記第１ケイ化物と前記第２ケイ化物とが異なる半導体デバイスを提供する。
【０００７】
本発明は、NMOS構造とPMOS構造とを含むCMOSデバイスであって、前記NMOS構造は、基板上に配置された第１ゲート誘電体構造と、前記第１ゲート誘電体構造上に配置され、前記NMOSの第１ゲート電極の仕事関数値を調整するように構成されている第１仕事関数金属層と、前記第１仕事関数金属層上に配置され、前記第１ゲート誘電体構造から分離され、前記NMOS の前記第１ゲート電極の前記仕事関数値を実質的に調整しない第１ケイ化物構造と、を含み、前記PMOS構造は、前記基板上に配置された第２ゲート誘電体構造と、前記第２ゲート誘電体構造上に配置され、前記PMOSの第２ゲート電極の仕事関数値を調整するように構成されている第２仕事関数金属層と、前記第２仕事関数金属層上に配置され、前記第２ゲート誘電体構造から分離され、前記PMOS の前記第２ゲート電極の前記仕事関数値を実質的に調整しない第２ケイ化物構造と、を含み、前記第１ケイ化物構造と第２ケイ化物構造とが異なるCMOSデバイスを提供する。
【０００８】
本発明は、N型トランジスタとP型トランジスタとを含む集積回路であって、前記N型トランジスタは、基板上に配置された第１ゲート誘電体構造と、前記第１ゲート誘電体構造上に配置され、前記N型トランジスタのゲート電極の仕事関数値を調整するように構成されている第１n型仕事関数金属層と、前記第１n型仕事関数金属層上に配置され、金属対シリコンの第１組成比を有する第１ケイ化物構造と、を含み、前記P型トランジスタは、前記基板上に配置された第２ゲート誘電体構造と、前記第２ゲート誘電体構造上に配置され、前記P型トランジスタのゲート電極の仕事関数値を調整するように構成されているp型仕事関数金属層と、前記p型仕事関数金属層上に配置され、金属対シリコンの第２組成比を有する第２ケイ化物構造と、を含み、前記第１組成比は前記第２組成比よりも大きい集積回路を提供する。
【図面の簡単な説明】
【０００９】
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準的技法に従って、種々の特徴が縮尺通りに描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の寸法は、議論の明確化のために、任意に増加または減少されてよい。
【図１】P型トランジスタおよびN型トランジスタを含む例示的な集積回路を示す概略断面図である。
【図２Ａ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｂ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｃ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｄ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｅ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｆ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｇ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｈ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｉ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｊ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｋ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図２Ｌ】CMOSトランジスタを含む集積回路を形成する例示的なゲートラストプロセスフローを示す概略断面図である。
【図３】基材板（substrate board）上に配置された例示的な集積回路を含むシステムを示す概略図である。
【発明を実施するための形態】
【００１０】
従来、金属ゲート電極を形成する技術は、ゲートファーストプロセスおよびゲートラストプロセスに分類される。ゲートファーストプロセスでは、金属ゲート電極は、トランジスタのソース／ドレイン領域の形成前に形成される。ゲートラストプロセスでは、基板内にソース／ドレイン領域が、層間絶縁膜（ILD）内にダミーゲートが形成される。ダミーゲートは、除去され、層間絶縁膜内に開口が形成される。そして、金属ゲート電極は、開口内に充填される。ゲートファーストおよびゲートラストプロセスは、金属ゲート相補型金属酸化膜半導体（CMOS）トランジスタを形成するのに用いることができる。
【００１１】
従来の金属ゲートCMOSトランジスタは、金属ゲートPMOSトランジスタおよび金属ゲートNMOSトランジスタを含む。金属ゲートNMOSおよびPMOSトランジスタの両方は、n型およびp型の仕事関数材料を有する。また、金属ゲートPMOSトランジスタは、p型の仕事関数材料上に配置されたn型の仕事関数材料を含む。CMOSトランジスタは、電気的伝送のための導電性材料としてアルミニウムを用いる。
【００１２】
アルミニウムは、p型およびn型の仕事関数材料、high-k誘電体、および／またはトランジスタのチャネル領域の内部に拡散および／または浸透することができることを示す。アルミニウムの拡散を防ぐために、拡散バリア層が仕事関数材料およびアルミニウム間に形成される。従来の拡散バリアは、窒化チタン（TiN）層、チタン（Ti）層、および／または窒化タンタル（TaN）層から構成される。従来の拡散バリアは、約１８０Åの厚さを有し、これにより、アルミニウムがp型およびn型の仕事関数材料および／またはトランジスタのチャネル領域の内部に拡散するのを防ぐことができる。
【００１３】
上述のように、従来のゲートラストプロセスでは、金属ゲート電極を収容する陥凹を形成するために、ダミーゲートを除去する。仕事関数材料、拡散バリア、およびアルミニウムは、陥凹内に順次に形成される。仕事関数材料および拡散バリアは、陥凹の側壁および陥凹の底部に形成される。側壁に形成された仕事関数材料および拡散バリアは、アルミニウムを充填するための陥凹の開口幅を減少する。製造技術が例えば約２５nmまたはそれ以下に縮小する場合、狭い陥凹内にアルミニウムを充填することが難しいことがわかっている。
【００１４】
また、PMOSトランジスタにおいても、アルミニウムの拡散を低減するために、p型の仕事関数材料が用いられることがわかっている。従来、p型の仕事関数材料は、約１５０Åの厚さを有する。陥凹の側壁にある厚いp型の仕事関数材料は、アルミニウムを充填するための陥凹の開口幅をさらに減少させ、アルミニウムの充填をより困難にする。
【００１５】
これに鑑みて、金属ゲートトランジスタ、集積回路、システム、およびその製造方法が求められる。
【００１６】
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。また、本開示は、種々の実施例において、参照番号および／または文字を繰り返し用いている。この反復は、簡素化と明確さの目的のためであって、種々の実施の形態および／または議論された構成との間の関係を規定するものではない。また、本開示の別の特徴に接続および／または結合された特徴の形成は、続いて、特徴が直接接触で形成される複数の実施の形態を含むことができ、且つ前記特徴が直接接触でないように、付加的な特徴が前記特徴に介在するように形成された複数の実施の形態を含むこともできる。また、空間的に相対的な用語、例えば"下方""上方""水平""垂直""上の""下の""上""下""上部""底部"などと、その派生語（例えば"水平に""下方に""上方に"など）は、本開示の１つの特徴と別の特徴との関係を簡略化するために用いられる。空間的に相対的な用語は、特徴を含むデバイスの異なる方向をカバーすることを意図している。
【００１７】
図１は、P型トランジスタおよびN型トランジスタを含む例示的な集積回路を示す概略断面図である。図１では、集積回路１００は、基板上１０１に配置されたN型トランジスタ（NMOS）１００aおよびP型トランジスタ（PMOS）１００bを含むことができる。いくつかの実施例では、集積回路１００は、CMOSトランジスタ、メモリアレイ、ロジック回路、デジタル回路、アナログ回路、他の回路、および／またはこれらの組み合わせを含むことができる。
【００１８】
基板１０１は、結晶、多結晶、または非結晶構造のシリコンまたはゲルマニウムを含む元素半導体、炭化ケイ素、ガリウムヒ素、ガリウムリン、リン化インジウム、ヒ化インジウム、およびアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム（SiGe）、ガリウムヒ素リン（GaAsP）、アルミニウムインジウムヒ素（AlInAs）、アルミニウムガリウムヒ素（AlGaAs）、ヒ化ガリウムインジウム（GaInAs）、リン化ガリウムインジウム（GaInP）、およびヒ化リン化インジウムガリウム（GaInAsP）を含む合金半導体、任意の他の好適な材料、またはこれらの組み合わせを含む。１つの実施形態では、合金半導体基板は、SiおよびGeの組成がSiGeの第１の位置における第１の比率から第２の位置における第２の比率に変わる傾斜特性を持つSiGeを有することができる。もう１つの実施形態では、合金SiGeは、シリコン基板上に形成される。もう１つの実施例では、SiGe基板は、歪んでいる。また、半導体基板は、例えばシリコンオンインシュレーター（SOI）などの絶縁膜上に形成された半導体（semiconductor on insulator）、または薄膜トランジスタ（TFT）でもよい。いくつかの実施例では、半導体基板は、ドープされたエピ層または埋め込み層を含むことができる。他の実施例では、化合物半導体基板は、多層構造を有することができるか、または基板は、多層化合物半導体構造を含むことができる。
【００１９】
図１に示すように、集積回路１００は、基板１０１内に形成されたPウェル領域１０２およびNウェル領域１０３を含むことができる。Pウェル領域１０２およびNウェル領域１０３は、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域をそれぞれ提供するように構成される。
【００２０】
集積回路１００は、N型トランジスタ１００aおよびP型トランジスタ１００bの間に配置された分離構造１０４を含むことができる。分離構造１０４は、N型トランジスタ１００aをP型トランジスタ１００bから分離することができる。いくつかの実施例では、分離構造１０４は、シャロートレンチアイソレーション（STI）構造、シリコンの局所的酸化（local oxidation of silicon ；LOCOS）構造、または他の分離構造とすることができる。
【００２１】
いくつかの実施例では、P型トランジスタ１００bは、p型ソース／ドレイン領域１０７aおよび１０７bに隣接してそれぞれ配置された、シリコンゲルマニウム（SiGe）構造１０５aおよび１０５bを含むことができる。p型ソース／ドレイン領域１０７aおよび１０７bは、P型トランジスタ１００bのチャネル領域に隣接して配置されてもよい。N型トランジスタ１００aは、N型トランジスタ１００aのチャネル領域に隣接して配置されたn型ソース／ドレイン領域１０６aおよび１０６bを含むことができる。
【００２２】
いくつかの実施例では、n型ソース／ドレイン領域１０６aおよび１０６bは、ヒ素（As）、リン（P）、他のＶ族元素、またはこれらの組み合わせなどのドーパントを有することができる。p型ソース／ドレイン領域１０７aおよび１０７bは、ホウ素（B）または他のIII族元素などのドーパントを有することができる。他の実施例では、p型ソース／ドレイン領域は、低抵抗のためにケイ化物（silicide）を含むことができる。ケイ化物は、ニッケルシリサイド（NiSi）、ケイ化ニッケル−白金（NiPtSi）、 ケイ化ニッケル−白金−ゲルマニウム（NiPtGeSi）、 ケイ化ニッケル−ゲルマニウム（NiGeSi）、ケイ化イッテルビウム（YbSi）、ケイ化白金（PtSi）、ケイ化イリジウム（IrSi）、ケイ化エルビウム（ErSi）、ケイ化コバルト（CoSi）、他の好適な材料、および／またはこれらの組み合わせなどの材料を含んでもよい。ケイ化物を作製するのに用いられる材料は、スパッタリングおよび蒸着などの物理気相成長法（PVD）、めっき、プラズマCVD（PECVD）、常圧CVD（APCVD）、低圧CVD（LPCVD）、高密度プラズマCVD（HDPCVD）、および原子層CVD（ALCVD）などの化学気相成長法、他の好適な成長法、および／またはこれらの組み合わせを用いて堆積することができる。堆積後、サリサイド化プロセスは、特定の材料に基づき選ばれた高温下で、堆積された材料とドープ領域との間において反応させることで続けることができる。これは、アニーリングとも呼ばれ、急速熱処理（rapid thermal process；RTP）を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPによって形成されてもよい。
【００２３】
図１に示すように、少なくとも１つの誘電体層１０８は、基板１０１上に配置される。誘電体層１０８は、酸化物、窒化物、酸窒化物、low-k誘電体材料、超low-k誘電体材料、極low-k誘電体材料、他の誘電体材料、および／またはこれらの組み合わせなどの材料を含んでもよい。誘電体層１０８は、例えば、CVDプロセス、HDP CVDプロセス、高アスペクト比プロセス（HARP）、スピンコーティングプロセス、他の堆積プロセス、および／またはこれらの任意の組み合わせによって形成することができる。いくつかの実施例では、誘電体層１０８は、層間誘電体（ILD）と呼ばれる。他の実施例では、追加の誘電体層（図示されていない）は、誘電体層１０８の下方または上方に形成されてもよい。
【００２４】
いくつかの実施例では、スペーサ１０９aと１０９bは、N型トランジスタ１００aおよびP型トランジスタ１００bのゲート構造に隣接してそれぞれ配置される。スペーサ１０９aと１０９bは、酸化物、窒化物、酸窒化物、および／または他の誘電体材料などの材料を含んでよい。
【００２５】
N型トランジスタ１００aは、基板１０１上に配置されたゲート誘電体構造１１０aを含むことができる。n型仕事関数金属層１３０aは、ゲート誘電体構造１１０a上に配置される。n型仕事関数金属層１３０aは、N型トランジスタ１００aのゲート電極の仕事関数値を調整するように構成することができる。ケイ化物構造１４０aは、n型仕事関数金属層１３０a上に配置される。ケイ化物構造１４０aは、ゲート誘電体構造１１０aから分離され、N型トランジスタ１００aのゲート電極の仕事関数値を実質的に変化させることはない。２５nm技術を用いたいくつかの実施例では、ケイ化物構造１４０aは、約３０Åまたはそれ以上の距離によってゲート誘電体構造１１０aから分離されている。
【００２６】
P型トランジスタ１００bは、基板１０１上に配置されたゲート誘電体構造１１０を含むことができる。p型仕事関数金属層１２０は、ゲート誘電体構造１１０b上に配置される。p型仕事関数金属層１２０は、P型トランジスタ１００bのゲート電極の仕事関数値を調整するように構成することができる。n型仕事関数金属層１３０bは、p型仕事関数金属層１２０上に配置される。ケイ化物構造１４０bは、n型仕事関数金属層１３０b上に配置される。ケイ化物構造１４０bは、ゲート誘電体構造１１０bから分離され、P型トランジスタ１００bのゲート電極の仕事関数値を実質的に変化させることはない。２５nm技術を用いたいくつかの実施例では、ケイ化物構造１４０bは、約３０Åまたはそれ以上の距離によってゲート誘電体構造１１０bから分離されている。
【００２７】
図１に示すように、ゲート誘電体構造１１０aおよび１１０bのそれぞれは、単一層または多層構造とすることができる。いくつかの実施例では、ゲート誘電体構造１１０aおよび１１０bのそれぞれは、界面層（例えば、酸化ケイ素層）および界面層上に配置されたhigh-k誘電体層を含むことができる。いくつかの実施例では、high-k誘電体層は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、他の好適な高誘電体材料、および／またはこれらの組み合わせを含むことができる。また、high-k材料は、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属酸窒化物、金属アルミネート、ケイ酸ジルコニウム、アルミン酸ジルコニウム、（zirconium aluminate）、 酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化｛さんか｝アルミニウム、二酸化ハフニウムアルミナ（hafnium dioxide-alumina；HfO2-Al2O3）合金、他の好適な材料、および／またはこれらの組み合わせから選択することができる。high-k誘電体層は、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD）、リモートプラズマCVD（RPCVD）、プラズマCVD（PECVD）、有機金属CVD（MOCVD）、スパッタリング、蒸着、他の好適なプロセス、および／またはこれらの組み合わせなどの任意の好適なプロセスによって形成される。
【００２８】
p型仕事関数金属層１２０は、金属、金属炭化物、金属窒化物、トランジスタに所望の仕事関数を付与できる他の材料などの材料を含むことができる。いくつかの実施例では、p型仕事関数金属層１２０は、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電性金属酸化物（例えば酸化｛さんか｝ルテニウム）、P型トランジスタ１０３のゲート電極の仕事関数値を調整できる他のp型金属材料、またはこれらの組み合わせなどの材料を含むことができる。他の実施例では、p型仕事関数金属層１２０は、TiNを含むことができる。p型仕事関数金属層１２０は、P型トランジスタ１００bのゲート電極に約４.８eVまたはそれ以上の仕事関数値を付与することができる。いくつかの実施例では、p型仕事関数金属層１２０は、約１００Åまたはそれ以上の底部厚さ"a"を有することができる。２５nm技術を用いたいくつかの実施例では、p型仕事関数金属層１２０は、約３０Åの底部厚さ"a"を有することができる。
【００２９】
n型仕事関数金属層１３０aおよび１３０bは、金属、金属炭化物、金属窒化物、トランジスタに所望の仕事関数を付与できる他の材料などの材料を含むことができる。いくつかの実施例では、n型仕事関数金属層１３０aおよび１３０bは、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物、N型トランジスタ１０２のゲート電極の仕事関数値を調整できる他のn型金属材料、またはこれらの組み合わせなどの材料を含むことができる。他の実施例では、n型仕事関数金属層１３０aおよび１３０bは、TiAlを含むことができる。N型仕事関数金属層１３０aは、N型トランジスタ１００aに約４.５eVまたはそれ以下の仕事関数値を付与することができる。いくつかの実施例では、n型仕事関数金属層１３０aは、約３０Åの底部厚さ"b"を有することができる。
【００３０】
図１に示すように、ケイ化物構造１４０aおよび１４０bは、電気的伝送を提供するように構成される。ケイ化物構造１４０aおよび１４０bは、シリサイド線（silicide lines）、シリサイドバルク（silicide bulks）、シリサイドプラグ（silicide plug）、および／または他の形状のケイ化物を含むことができる。いくつかの実施例では、各ケイ化物構造１４０aおよび１４０bの実質的に全部がケイ化物材料である。上述のように、ケイ化物構造１４０aおよび１４０bは、ゲート誘電体構造１１０aおよび１１０bから分離されることが望ましい。N型トランジスタ１００aおよびP型トランジスタ１００bの仕事関数は、ケイ化物構造１４０aおよび１４０bによってそれぞれ実質的に影響および／または調整されないようにすることができる。
【００３１】
いくつかの実施例では、ケイ化物構造１４０aおよび１４０bは、ニッケルシリサイド（NiSi）、ケイ化ニッケル−白金（NiPtSi）、ケイ化ニッケル−白金−ゲルマニウム（NiPtGeSi）、ケイ化ニッケル−ゲルマニウム（NiGeSi）、ケイ化イッテルビウム（YbSi）、ケイ化白金（PtSi）、ケイ化イリジウム（IrSi）、ケイ化エルビウム（ErSi）、ケイ化コバルト（CoSi）、ケイ化チタン（TiSi）、他の好適な材料、および／またはこれらの組み合わせなどの材料を含んでもよい。ケイ化物を作製するのに用いられる材料は、スパッタリングおよび蒸着などの物理気相成長法（PVD）、めっき、プラズマCVD（PECVD）、常圧CVD（APCVD）、低圧CVD（LPCVD）、高密度プラズマCVD（HDPCVD）、および原子層CVD（ALCVD）などの化学気相成長法、他の好適な成長法、および／またはこれらの組み合わせを用いて堆積することができる。堆積後、サリサイド化プロセスは、特定の材料に基づき選ばれた高温下で、堆積された材料とドープ領域との間において反応させることで続けることができる。これは、アニーリングとも呼ばれ、急速熱処理（rapid thermal process；RTP）を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPによって形成されてもよい。
【００３２】
ケイ化物構造１４０aおよび１４０bは、N型トランジスタ１００aのチャネル領域およびP型トランジスタ１００bのチャネル領域にそれぞれ歪みを付与するように構成される。N型トランジスタ１００aのチャネル領域およびP型トランジスタ１００bのチャネル領域にそれぞれ異なる歪みを与えるために、ケイ化物構造１４０aの応力を、ケイ化物構造１４０bの応力と異なるようにしてもよい。例えば、ケイ化物構造１４０aは、圧縮応力を有し、ケイ化物構造１４０bは、中立（neutral）応力または引張応力を有する。ケイ化物構造１４０aの材料は、ケイ化物構造１４０bの材料と異なり、N型トランジスタ１００aのチャネル領域およびP型トランジスタ１００bのチャネル領域にそれぞれ異なる歪みを与えることができる。１つの実施例では、ケイ化物構造１４０aおよびケイ化物構造１４０bは、異なるケイ化物、例えば、ケイ化コバルトおよびケイ化ニッケルから形成される。他の実施例では、ケイ化物構造１４０aおよびケイ化物構造１４０bは、異なる組成比（金属対シリコンの比率）を有する同じケイ化物、例えば、Co2Si/CoSi/CoSi2またはNi2Si/NiSi/NiSi2から形成される。１つの実施例では、引張応力がN型トランジスタ１００aのチャネル領域に加えられ、中立応力がP型トランジスタ１００bのチャネル領域に加えられる。もう１つの実施例では、引張応力がN型トランジスタ１００aのチャネル領域に加えられ、圧縮応力がP型トランジスタ１００bのチャネル領域に加えられる。
【００３３】
なお、図１に関連した上述の構造は、例示的なものであるに過ぎない。相互接続構造（図示されていない）は、電気的接続のために、誘電体層１０８上に形成されてもよい。相互接続構造は、さまざまな誘電体材料、ビア構造、金属配線、シングルダマシン構造、デュアルダマシン構造、不動態化（passivation）、他の所望の半導体構造、および／またはこれらの組み合わせを含むことができる。
【００３４】
上述のように、従来の金属ゲートCMOSトランジスタは、アルミニウムを電気的送電のゲート電極バルクとして用いている。アルミニウムは、p型仕事関数材料、high-k誘電体、および／またはCMOSトランジスタのチャネル領域内に拡散するおそれがある。従来の金属ゲートCMOSトランジスタは、例えばTiN、Ti、および／またはTaNの拡散障壁を用い、Alがn型またはp型仕事関数材料、high-k誘電体、および／またはトランジスタのチャネル領域内に拡散および／または浸透するのを防ぐ。
【００３５】
従来の金属ゲートCMOSトランジスタとは逆に、集積回路１００は、電気的伝送および／またはストレッサ（stressor）のための金属バルクとして、Alの代わりにケイ化物構造１４０aおよび１４０bを用いる。Alを導電材料として用いないことで、アルミニウムの拡散が実質的に排除される。集積回路１００は、仕事関数金属層１３０aおよび１３０bおよびケイ化物構造１４０aおよび１４０bの間の拡散障壁（例えばTiN、Ti、および／またはTaN）をそれぞれ含まないことができる。
【００３６】
ケイ化物構造１４０aおよび１４０bは、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域に異なる歪みを付与することができる。ケイ化物構造１４０aは、N型トランジスタ１００aのチャネル領域に引張歪みを与えて、N型トランジスタ１００aのチャネル領域内の電子移動度を上げることができる。ケイ化物構造１４０bは、P型トランジスタ１００bのチャネル領域に圧縮または中立歪みを与えて、P型トランジスタ１００bのチャネル領域内の電子移動度を上げるか、または少なくとも実質的に下げないことができる。
【００３７】
図２A〜２Lは、ゲートラストCMOSトランジスタを形成する例示的なプロセスフローを示す概略断面図である。図１の中の要素と同じである図２A〜２Lの要素は、１００を加えた同じ参照番号によって示される。
【００３８】
図２Aに示すように、ダミーゲート２１１aおよび２１１bは、ゲート誘電体構造２１０aと２１０b上にそれぞれ形成される。ダミーゲート２１１aおよび２１１bは、例えば、シリコン、ポリシリコン、アモルファスシリコン、および誘電体材料２０８およびスペーサ２０９aおよび２０９bに対して望ましいエッチング速度（etch rate）を有する他の材料などの材料を含むことができる。ダミーゲート２１１aおよび２１１bは、堆積、フォトリソグラフィーパターニング、エッチングプロセス、および／またはこららの組み合わせによって形成される。堆積プロセスは、CVD、ALD、他の好適な方法、および／またはこれらの組み合わせを含むことができる。フォトリソグラフィーのパターニングプロセスは、フォトレジストコーティング（例えばスピンオンコーティング）、ソフトベーキング（soft baking）、マスク位置合わせ（mask aligning）、露光、露光後ベーキング、フォトレジスト現像、洗浄、乾燥（例えばハードベーキング）、他の好適なプロセス、および／またはこれらの組み合わせを含むことができる。フォトリソグラフィーの露光プロセスは、マスクレスフォトリソグラフィー、電子ビーム描画、および分子インプリントなどの他の適当な方法によって実行または代替されてもよい。エッチングプロセスは、ドライエッチング、ウェットエッチング、および／または他のエッチング方法（例えば、反応性イオンエッチング）を含むことができる。エッチングプロセスは、純化学的（プラズマエッチング）、純物理的（イオンミリング）、および／またはこれらの組み合わせのいずれかであってもよい。
【００３９】
図２Bでは、ダミーゲート２１１aおよび２１１b（図２Aに示される）は、実質的に除去され、開口２１２aおよび２１２bをそれぞれ形成する。ダミーゲート２１１aおよび２１１bは、例えばウェットエッチングプロセス、ドライエッチングプロセス、他の除去プロセス、および／またはこれらの組み合わせによって除去される。いくつかの実施例では、ゲート誘電体構造２１０aと２１０bは、high-k誘電体材料上に配置される少なくとも１つのキャップ層（図示されていない）を含むことができる。キャップ層は、ダミーゲート２１１aおよび２１１bを除去するプロセスによって損傷を受けることからhigh-k誘電体材料を実質的に保護することができる。いくつかの実施例では、キャップ層は、TiN、TaN、除去プロセスに耐えることができる他の好適な材料、および／またはこれらの組み合わせなどの材料を含むことができる。
【００４０】
図２Cに示すように、保護層（図示されていない）およびp型仕事関数材料２２０は、図２Bに示された構造上に形成される。例えばTaNの保護層は、p型仕事関数金属層２２０aを形成する後のプロセスの間、下方の構造を保護することができる。p型仕事関数材料２２０は、P型トランジスタ２００bのゲート電極に所望の仕事関数値を付与することができる。保護材料およびp型仕事関数材料２２０は、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD）、リモートプラズマCVD（RPCVD）、プラズマCVD（PECVD）、有機金属CVD（MOCVD）、スパッタリング、蒸着、他の好適なプロセス、および／またはこれらの組み合わせなどの任意の好適なプロセスによって形成される。
【００４１】
図２Dでは、P型トランジスタ２００bの領域を覆うように、また、開口２１２bを充填するように（図２Cに示されるように）、誘電体材料２２１a（例えば、スピンオンガラス（SOG））が形成される。フォトレジスト２２１bは、誘電体材料２２１a上に形成される。誘電体材料２２１aおよび／またはフォトレジスト２２１bは、P型トランジスタ２００bのp型仕事関数材料２２０をパターニングするのに形成される。誘電体材料２２１aおよびフォトレジスト２２１bは、例えばスピンオンプロセス、フォトリソフラフィプロセス、およびエッチングプロセスによって形成される。
【００４２】
図２Eでは、誘電体材料２２１aおよびフォトレジスト２２１bによって覆われていない（図２Dに示す）p型仕事関数材料２２０の部分を除去して、p型仕事関数金属層２２０aを形成する。p型仕事関数金属層２２０aを形成した後、誘電体材料２２１aおよびフォトレジスト２２１bは、ウェットエッチングプロセス、ドライエッチングプロセス、および／またはこれらの組み合わせによって除去され、p型仕事関数金属層２２０aを露出することができる。
【００４３】
図２Fでは、n型仕事関数材料２３０は、図２Eに示された構造上に形成される。n型仕事関数材料２３０は、N型トランジスタ２００aのゲート電極に所望の仕事関数値を付与することができる。n型仕事関数材料２３０は、原子層堆積（ALD）、化学気相成長（CVD）、物理気相成長（PVD）、リモートプラズマCVD（RPCVD）、プラズマCVD（PECVD）、有機金属CVD（MOCVD）、スパッタリング、蒸着、他の好適なプロセス、および／またはこれらの組み合わせなどの任意の好適なプロセスによって形成される。
【００４４】
図２Gでは、シリコン材料２３５（例えばポリシリコン、またはアモルファスシリコン）が、n型仕事関数材料２３０上に形成されて、開口２１２aおよび２１２b（図２Fに示される）が充填される。シリコン材料２３５は、高密度プラズマCVD（HDPCVD）、原子層CVD（ALCVD）などのCVDプロセスによって形成される。
【００４５】
図２Hでは、除去プロセス２５０によってシリコン材料２３５の部分を除去することで、シリコンバルク２３５aおよび２３５bの上表面（符号は記載されていない）を誘電材料２０８の上表面２０８aと実質的に同じ高さとなるようにすることができる。除去プロセス２５０は、化学機械研磨（CMP）プロセス、ドライエッチングプロセス、ウェットエッチングプロセス、および／またはこれらの組み合わせを含むことができる。
【００４６】
図２Iでは、除去プロセス２６０によって、シリコンバルク２３５aの部分を陥凹させることで、シリコンバルク２３５aの上表面２３６aを所定の距離だけ誘電体材料２０８の上表面２０８aよりも低くすることができる。シリコンバルク２３５bは、シリコンバルク２３５bが除去プロセス２６０中に除去されるのを防ぐために、フォトレジストパターン２３６bによって覆われている。これにより、陥凹したシリコンバルク２３５aは、シリコンバルク２３５bよりも薄くなる。陥凹したシリコンバルク２３５aの高さは、シリコンバルク２３５bの高さの約１／６〜約１／２とすることができる。除去プロセス２６０は、例えばドライエッチングプロセスを含むことができる。
【００４７】
図２Jに示すように、金属材料２３７とキャップ層２３８は、フォトレジストパターン２３６bを除去した後、陥凹したシリコンバルク２３５a、シリコンバルク２３５b、および誘電体材料２０８上に順次に形成される。金属材料２３７の高さは、陥凹したシリコンバルク２３５aの高さの約１／２〜約２倍とすることができる。金属材料２３７は、ニッケル（Ni）、ニッケル−白金（NiPt）、ニッケル−白金−ゲルマニウム（NiPtGe）、ニッケル−ゲルマニウム（NiGe）、イッテルビウム（Yb）、白金（Pt）、イリジウム（Ir）、エルビウム（Er）、コバルト（Co）、チタン（Ti）、他の好適な材料、および／またはこれらの組み合わせなどの材料を含んでよい。ケイ化物構造を形成するために用いられる金属材料２３７は、スパッタリング、蒸着、めっき、プラズマCVD（PECVD）、常圧CVD（APCVD）、低圧CVD（LPCVD）、高密度プラズマCVD（HDPCVD）、原子層CVD（ALCVD）、他の好適な堆積プロセス、またはこれらの組み合わせを用いて堆積される。キャップ層２３８は、TiN、TaN、他の好適な導電材料、および／またはこれらの組み合わせなどの材料を含むことができる。キャップ層２３８は、CVD、PVD、ALD、および／または他の好適なプロセスによって形成される。
【００４８】
図２Kでは、熱処理（thermal process）２７０によって金属材料２３７を陥凹したシリコンバルク２３５aおよびシリコンバルク２３５bと反応させることで、ケイ化物構造２４０aと２４０bを形成する。いくつかの実施例では、熱処理２７０によって、シリコンバルク２３５aおよび２３５bの実質的に全部を金属材料２３７と反応させてケイ化物構造２４０aと２４０bを形成することができる。熱処理２７０は、金属材料２３７に基づいて選ばれた高温下で実施される。いくつかの実施例では、熱処理２７０はアニーリングと呼ばれ、急速熱処理（RTP）を含むことができる。反応したケイ化物は、単一ステップのRTPまたは複数ステップのRTPによって形成されてもよい。
【００４９】
ケイ化物構造２４０aと２４０bは、ケイ化物構造２４０aと２４０b の材料が異なることにより、N型トランジスタ（NMOS）１００aおよびP型トランジスタ（PMOS）１００bのチャネル領域に異なる歪みをそれぞれ付与することができる。１つの実施例では、ケイ化物構造２４０aとケイ化物構造２４０bの金属対シリコンの組成比は、陥凹したシリコンバルク２３５aとシリコンバルク２３５bの高さが異なるため、異なる。もう１つの実施例では、ケイ化物構造２４０aとケイ化物構造２４０bの金属は、金属材料２３７に異なる金属を用いてケイ化物構造２４０aと２４０bを形成するため、異なる。ケイ化物構造２４０aは、ケイ化物構造２４０bの組成比より高い金属対シリコンの組成比を有することができる。例えば、ケイ化物構造２４０aと２４０bは、金属材料２３７にニッケルを用いることで、それぞれNi2Si およびNiSi2とすることができる。Ni2Siは、n型仕事関数金属層２３０aによって定義された所定の空間より大きい初期体積を有する。これにより、Ni2SiはN型トランジスタ１００aのチャネル領域に引っ張り歪みを形成するための圧縮応力を有し、N型トランジスタ１００aのチャネル領域の電子移動度を上げる。NiSi2は、p型仕事関数金属層２３０bによって定義された所定の空間より小さい、または同様の初期体積を有する。これにより、NiSi2はP型トランジスタ１００bのチャネル領域に圧縮歪みまたは中立歪みを形成することができる引張応力または中立応力を有し、P型トランジスタ１００bのチャネル領域の正孔移動度を上げるか、または実質的に下げない。
【００５０】
ケイ化物構造２４０aは、Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi、またはこれらの組み合わせを含むことができる。ケイ化物構造２４０bは、NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2、またはこれらの組み合わせを含むことができる。
【００５１】
ケイ化物構造２４０aの初期体積はケイ化物構造２４０bの初期体積よりも大きいため、上表面２４１aは、上表面２４１bよりも高くなる。なお、金属材料２３７は、誘電体材料２０８と実質的に相互作用しない材料である。ケイ化物は、誘電体材料２０８と金属材料２３７との間に形成されることはない。いくつかの実施例では、図２H〜２Kに関連した上述のプロセスを含むサリサイド化プロセスは、選択的なサリサイド化プロセスと呼ばれる。
【００５２】
図２Lに示すように、除去プロセス２８０によって、キャップ層２３８と金属材料２３７の未反応部分を除去する。除去プロセス２８０は、ウェットエッチングプロセス、ドライエッチングプロセス、CMPプロセス、および／またはこれらの任意の組み合わせを含むことができる。
【００５３】
上述のように、図２A〜２Lに関連した上述の方法は、電気的伝送のためのケイ化物構造２４０aおよび２４０bを形成することができる。また、上述のように、ケイ化物構造２４０aおよび２４０bは、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域に異なる歪みをそれぞれ付与し、N型トランジスタ１００aおよびP型トランジスタ１００bのチャネル領域の電子移動度および正孔移動度を上げることができる。
【００５４】
なお、図２A〜２Lに関連した上述の方法は、例示的なものに過ぎない。当業者は、本方法の流れを変えて所望の金属ゲートトランジスタを形成することができる。例えば、フォトレジスト２２１bだけを用いてp型仕事関数金属層２２０aを形成するのが望ましい場合、誘電材料２２１aを形成するプロセスを省くことができる。
【００５５】
他の実施例では、P型トランジスタ２２０bは、p型仕事関数金属層２３０bを含まない。いくつかの実施例では、追加のフォトリソグラフィープロセス、エッチングプロセス、および／または洗浄プロセスは、N型トランジスタ２２０aにn型仕事関数金属層２３０aを形成するためだけに用いられる。
【００５６】
また、他の実施例では、シリコンバルク２３５aを陥凹する除去プロセス２６０は、省略することができる。いくつかの実施例では、誘電体材料２０８の上表面２０８aは、それぞれケイ化物構造２４０aおよび２４０bの上表面２４１aおよび２４１bと実質的に同じ高さであるか、またはそれより高くすることができる。
【００５７】
図３は、基材板（substrate board）上に配置された例示的な集積回路を含むシステムを示す概略図である。図３では、システム３００は、基材板３０１上に配置された集積回路３０２（図示されていない）を含むことができる。基材板３０１は、プリント回路板（PCB）、プリント配線板、および／または集積回路を搭載（carrying）できる他のキャリアを含むことができる。集積回路３０２は、図１に関連して上述の集積回路１００と同様とすることができる。集積回路３０２は、基材板３０１と電気的に接続される。いくつかの実施例では、集積回路３０２は、バンプ３０５によって基材板３０１と電気的に接続される。他の実施例では、集積回路３０２は、ワイヤボンディングによって基材板３０１と電気的に接続される。システム３００は、コンピュータ、無線通信デバイス、コンピュータ周辺機器、娯楽機器などの一部とすることができる。
【００５８】
いくつかの実施例では、集積回路３０２を含むシステム３００は、単一のIC、いわゆるシステムオンチップ（SOC）または集積回路システム（system on integrated circuit ; SOIC）に全システムを提供できる。これらのSOCデバイスは、単一の集積回路に、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP3プレーヤーなどを実行するために必要な全ての回路を提供することができる。
【００５９】
以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態の特徴を概説した。当業者は、本開示を、ここで採用された実施の形態の、同じ目的を実行しおよび／または同じ利点を達成するために他のプロセスおよび構造を設計又は改変するための基礎として、容易に使用できることが分かる。本開示の精神及び範囲を逸脱しない限りにおいては、当業者であればそのような等価な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変をするだろう。
【符号の説明】
【００６０】
１００、２００ 集積回路
１００a、２００a n型トランジスタ
１００b、２００b p型トランジスタ
１０１、２０１ 基板
１０２、２０２ Pウェル領域
１０３、２０３ Nウェル領域
１０４、２０４ 分離構造
１０５a、１０５b、２０５a、２０５b シリコンゲルマニウム（SiGe）構造
１０６a、１０６b、２０６a、２０６b n型ソース／ドレイン領域
１０７a、１０７b、２０７a、２０７b p型ソース／ドレイン領域
１０８、２０８ 誘電体層
１０９a、１０９b、２０９a、２０９b スペーサ
１１０a、１１０b、２１０a、２１０b ゲート誘電体構造
１２０、２２０a〜p p型仕事関数金属層
１３０a、１３０b、２３０a、２３０b n型仕事関数金属層
１４０a、１４０b、２４０a、２４０b ケイ化物構造
２０８a、２３６a、２４１a、２４１b 上表面
２１１a、２１１b ダミーゲート
２１２a、２１２b 開口
２２０ p型仕事関数材料
２２１a 誘電体材料
２２１b フォトレジスト
２３０ n型仕事関数材料
２３５ シリコン層
２３５a、２３５b シリコンバルク
２３６b フォトレジストパターン
２３７ 金属層
２３８ キャップ層
２５０、２６０、２８０ 除去プロセス
２７０ 熱処理
a、b 底部厚さ
【特許請求の範囲】
【請求項１】
基板上に配置された第１ゲート誘電体と、
前記第１ゲート誘電体上に配置された第１仕事関数金属層と、
前記第１仕事関数金属層上に配置された第１ケイ化物と、を含む第１MOS構造と、
前記基板上に配置された第２ゲート誘電体と、
前記第２ゲート誘電体上に配置された第２仕事関数金属層と、
前記第２仕事関数金属層上に配置された第２ケイ化物と、を含む第２MOS構造と、を備え、
前記第１ケイ化物と前記第２ケイ化物とが異なる、
半導体デバイス。
【請求項２】
前記第１および前記第２ケイ化物は、前記第１および前記第２ゲート誘電体から分離され、前記第１および前記第２MOS構造の仕事関数値に実質的に影響を及ぼさない請求項１に記載の半導体デバイス。
【請求項３】
前記第１ケイ化物は、金属対シリコンの第１組成比を有し、前記第２ケイ化物は、金属対シリコンの第２組成比を有し、前記第１組成比は、前記第２組成比よりも大きい請求項１に記載の半導体デバイス。
【請求項４】
前記第１ケイ化物は、Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi、またはこれらの組み合わせから構成されるグループから選ばれ、且つ前記第２ケイ化物は、NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2、またはこれらの組み合わせから構成されるグループから選択される請求項１に記載の半導体デバイス。
【請求項５】
前記第１ケイ化物は、圧縮応力を有し、前記第２ケイ化物は、引張応力または中立応力を有する請求項１に記載の半導体デバイス。
【請求項６】
前記第１および前記第２ケイ化物の周りの誘電体材料を更に含み、前記誘電材料の上表面は、前記第１および第２ケイ化物構造の上表面と実質的に同じ高さであるか、それより高い請求項１に記載の半導体デバイス。
【請求項７】
NMOS構造とPMOS構造とを含むCMOSデバイスであって、
前記NMOS構造は、
基板上に配置された第１ゲート誘電体構造と、
前記第１ゲート誘電体構造上に配置され、前記NMOSの第１ゲート電極の仕事関数値を調整するように構成されている第１仕事関数金属層と、
前記第１仕事関数金属層上に配置され、前記第１ゲート誘電体構造から分離され、前記NMOS の前記第１ゲート電極の前記仕事関数値を実質的に調整しない第１ケイ化物構造と、を含み、
前記PMOS構造は、
前記基板上に配置された第２ゲート誘電体構造と、
前記第２ゲート誘電体構造上に配置され、前記PMOSの第２ゲート電極の仕事関数値を調整するように構成されている第２仕事関数金属層と、
前記第２仕事関数金属層上に配置され、前記第２ゲート誘電体構造から分離され、前記PMOS の前記第２ゲート電極の前記仕事関数値を実質的に調整しない第２ケイ化物構造と、を含み、
前記第１ケイ化物構造と第２ケイ化物構造とが異なる、
CMOSデバイス。
【請求項８】
前記第１ケイ化物構造は、Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi、またはこれらの組み合わせから構成されるグループから選ばれ、且つ前記第２ケイ化物構造は、NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2、またはこれらの組み合わせから構成されるグループから選択される請求項７に記載のCMOSデバイス。
【請求項９】
前記第１および前記第２ケイ化物構造の周りの誘電体材料を更に含み、前記誘電材料の上表面は、前記第１および第２ケイ化物構造の上表面と実質的に同じ高さであるか、それより高い請求項７に記載のCMOSデバイス。
【請求項１０】
N型トランジスタとP型トランジスタとを含む集積回路であって、
前記N型トランジスタは、
基板上に配置された第１ゲート誘電体構造と、
前記第１ゲート誘電体構造上に配置され、前記N型トランジスタのゲート電極の仕事関数値を調整するように構成されている第１n型仕事関数金属層と、
前記第１n型仕事関数金属層上に配置され、金属対シリコンの第１組成比を有する第１ケイ化物構造と、を含み、
前記P型トランジスタは、
前記基板上に配置された第２ゲート誘電体構造と、
前記第２ゲート誘電体構造上に配置され、前記P型トランジスタのゲート電極の仕事関数値を調整するように構成されているp型仕事関数金属層と、
前記p型仕事関数金属層上に配置され、金属対シリコンの第２組成比を有する第２ケイ化物構造と、を含み、
前記第１組成比は前記第２組成比よりも大きい
集積回路。
【請求項１】
基板上に配置された第１ゲート誘電体と、
前記第１ゲート誘電体上に配置された第１仕事関数金属層と、
前記第１仕事関数金属層上に配置された第１ケイ化物と、を含む第１MOS構造と、
前記基板上に配置された第２ゲート誘電体と、
前記第２ゲート誘電体上に配置された第２仕事関数金属層と、
前記第２仕事関数金属層上に配置された第２ケイ化物と、を含む第２MOS構造と、を備え、
前記第１ケイ化物と前記第２ケイ化物とが異なる、
半導体デバイス。
【請求項２】
前記第１および前記第２ケイ化物は、前記第１および前記第２ゲート誘電体から分離され、前記第１および前記第２MOS構造の仕事関数値に実質的に影響を及ぼさない請求項１に記載の半導体デバイス。
【請求項３】
前記第１ケイ化物は、金属対シリコンの第１組成比を有し、前記第２ケイ化物は、金属対シリコンの第２組成比を有し、前記第１組成比は、前記第２組成比よりも大きい請求項１に記載の半導体デバイス。
【請求項４】
前記第１ケイ化物は、Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi、またはこれらの組み合わせから構成されるグループから選ばれ、且つ前記第２ケイ化物は、NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2、またはこれらの組み合わせから構成されるグループから選択される請求項１に記載の半導体デバイス。
【請求項５】
前記第１ケイ化物は、圧縮応力を有し、前記第２ケイ化物は、引張応力または中立応力を有する請求項１に記載の半導体デバイス。
【請求項６】
前記第１および前記第２ケイ化物の周りの誘電体材料を更に含み、前記誘電材料の上表面は、前記第１および第２ケイ化物構造の上表面と実質的に同じ高さであるか、それより高い請求項１に記載の半導体デバイス。
【請求項７】
NMOS構造とPMOS構造とを含むCMOSデバイスであって、
前記NMOS構造は、
基板上に配置された第１ゲート誘電体構造と、
前記第１ゲート誘電体構造上に配置され、前記NMOSの第１ゲート電極の仕事関数値を調整するように構成されている第１仕事関数金属層と、
前記第１仕事関数金属層上に配置され、前記第１ゲート誘電体構造から分離され、前記NMOS の前記第１ゲート電極の前記仕事関数値を実質的に調整しない第１ケイ化物構造と、を含み、
前記PMOS構造は、
前記基板上に配置された第２ゲート誘電体構造と、
前記第２ゲート誘電体構造上に配置され、前記PMOSの第２ゲート電極の仕事関数値を調整するように構成されている第２仕事関数金属層と、
前記第２仕事関数金属層上に配置され、前記第２ゲート誘電体構造から分離され、前記PMOS の前記第２ゲート電極の前記仕事関数値を実質的に調整しない第２ケイ化物構造と、を含み、
前記第１ケイ化物構造と第２ケイ化物構造とが異なる、
CMOSデバイス。
【請求項８】
前記第１ケイ化物構造は、Ni2Si、Co2Si、NiSi、CoSi、Ti5Si3、TiSi、またはこれらの組み合わせから構成されるグループから選ばれ、且つ前記第２ケイ化物構造は、NiSi2、NiSi、CoSi2、CoSi、TiSi、TiSi2、またはこれらの組み合わせから構成されるグループから選択される請求項７に記載のCMOSデバイス。
【請求項９】
前記第１および前記第２ケイ化物構造の周りの誘電体材料を更に含み、前記誘電材料の上表面は、前記第１および第２ケイ化物構造の上表面と実質的に同じ高さであるか、それより高い請求項７に記載のCMOSデバイス。
【請求項１０】
N型トランジスタとP型トランジスタとを含む集積回路であって、
前記N型トランジスタは、
基板上に配置された第１ゲート誘電体構造と、
前記第１ゲート誘電体構造上に配置され、前記N型トランジスタのゲート電極の仕事関数値を調整するように構成されている第１n型仕事関数金属層と、
前記第１n型仕事関数金属層上に配置され、金属対シリコンの第１組成比を有する第１ケイ化物構造と、を含み、
前記P型トランジスタは、
前記基板上に配置された第２ゲート誘電体構造と、
前記第２ゲート誘電体構造上に配置され、前記P型トランジスタのゲート電極の仕事関数値を調整するように構成されているp型仕事関数金属層と、
前記p型仕事関数金属層上に配置され、金属対シリコンの第２組成比を有する第２ケイ化物構造と、を含み、
前記第１組成比は前記第２組成比よりも大きい
集積回路。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図３】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図３】
【公開番号】特開２０１１−６１２０７（Ｐ２０１１−６１２０７Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−２０３６２７（Ｐ２０１０−２０３６２７）
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２０１０−２０３６２７（Ｐ２０１０−２０３６２７）
【出願日】平成２２年９月１０日（２０１０．９．１０）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
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