【課題】エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを集積する場合に製造工程数の削減を実現できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、アクティブ領域１１を横断しゲート電極１０Ａよりも長さが短いゲート電極１０Ｂを形成する工程と、ゲート電極１０Ａ，１０Ｂをマスクとして、アクティブ領域１１に不純物を斜めイオン注入することにより、ゲート電極１０Ａのゲート長方向両側の領域に互いに連続しない不純物拡散領域２０ａ，２０ｂを形成するとともに、ゲート電極１０Ｂのゲート長方向両側の一方の領域から他方の領域に亘って連続する不純物拡散領域２０ｇ，２０ｈを形成する斜めイオン注入工程とを含む。 （もっと読む）

【課題】 デバイス性能を向上させ、チップの留まりを改善するために、ＣＭＯＳ構造体内に機械的応力を与える構造体及び方法を提供すること。
【解決手段】 第１のトランジスタの上に配置された第１の応力層及び第２のトランジスタの上に配置された第２の応力層が、当接するが、重ならない、ＣＭＯＳ構造体及びＣＭＯＳ構造体を製造する方法が提供される。こうした重ならない当接により、第１のトランジスタ及び第２のトランジスタの一方の中のソース／ドレイン領域の上に、シリサイド層へのコンタクトを形成するとき、製造の柔軟性が向上する。 （もっと読む）

【課題】トランジスタの性能を良好にするとともに、トランジスタにより構成されたアンチヒューズのゲート絶縁膜の破壊後の特性を良好にする。
【解決手段】アンチヒューズ素子１９０として機能するＮＭＯＳトランジスタにおいて、Ｎ型チャネル領域１１２ａが設けられている。また、通常のＮＭＯＳトランジスタ１９４には、Ｎ型エクステンション領域１２０およびＰ型ポケット領域１２２が設けられているが、アンチヒューズ素子１９０には、エクステンション領域およびポケット領域が設けられない。 （もっと読む）

【課題】内部応力を有する膜を基板の裏面にのみ形成することにより、基板の反り量を抑制し、その際に基板の表面にダメージを与えず、裏面に対する成膜と表面に対するパターン形成とを一貫して行う半導体製造装置を得られるようにする。
【解決手段】基板に薬液を塗布する薬液塗布部１０２と、基板を加熱する加熱処理部１０４と、基板の表面にレジストを塗布するレジスト塗布部１０７と、そのレジストに所定のパターンを露光する露光部１０５と、そのレジストを現像することにより所定のパターンを得る現像部１０８とを備えている。薬液塗布部１０２は、基板を浮遊した状態で、基板を回転させながら基板の裏面にのみ薬液を塗布する薬液塗布手段を有し、加熱処理部１０４は、基板に熱処理を行うことにより、内部応力を有する応力印加膜を成膜する熱処理手段を有し、裏面に応力印加膜の成膜を行うことと、表面に所定のパターンを形成する処理とを一貫して行う。 （もっと読む）

【課題】MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法の提供。
【解決手段】導電膜をマスクとして、２回のイオン注入を行ってエミッタを形成する。第２エミッタ領域１１１ｂは、低濃度の不純物イオン注入によって形成し、第１エミッタ領域１１１ａは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第２エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極１１６とが接続され、ノイズの影響を受けにくくなる。 （もっと読む）

【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。
【解決手段】絶縁表面上に第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、前記第１層間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、前記第１配線と前記第２配線とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層された半導体装置である。第１配線と第２配線間に層間絶縁膜が積層されていることで寄生容量の低減が可能となる。 （もっと読む）

【課題】待機電力の低減を実現する半導体装置の提供を、目的の一とする。
【解決手段】酸化物半導体を活性層として有するトランジスタをスイッチング素子として用い、該スイッチング素子で、集積回路を構成する回路への電源電圧の供給を制御する。具体的には、回路が動作状態のときに上記スイッチング素子により、当該回路への電源電圧の供給を行い、回路が停止状態のときに上記スイッチング素子により、当該回路への電源電圧の供給を停止する。また、電源電圧が供給される回路は、半導体を用いて形成されるトランジスタ、ダイオード、容量素子、抵抗素子、インダクタンスなどの、集積回路を構成する最小単位の半導体素子を、単数または複数有する。そして、上記半導体素子が有する半導体は、結晶性を有するシリコン（結晶性シリコン）、具体的には、微結晶シリコン、多結晶シリコン、単結晶シリコンを含む。 （もっと読む）

【課題】メモリセル領域と高電圧トランジスタとの高濃度不純物拡散領域を同時にイオン注入で形成し、且つ高電圧トランジスタ側の方が浅くなるように形成する。
【解決手段】シリコン基板１にメモリセル領域にゲート電極ＭＧ、ＳＧを形成し（図３（ｂ））、周辺回路領域にゲート電極ＰＧ（図３（ｃ））を形成する。周辺回路領域のゲート電極ＰＧは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜１１が形成されている。ゲート絶縁膜１１を残した状態でＴＥＯＳ酸化膜９を成膜し、スペーサ加工をする。この時、スペーサ９ａを形成すると共に、ゲート絶縁膜１１を半分程度エッチングして１１ａとする。ＴＥＯＳ酸化膜１０を形成後に高濃度不純物拡散領域１ｄ、１ｅをイオン注入で深さｄ１、ｄ２で形成する。高電圧トランジスタについてはゲート絶縁膜１１ａを介して行うので、浅く形成される。 （もっと読む）

【課題】ゲート絶縁膜の膜厚が異なる複数種類のＭＩＳトランジスタを有する半導体装置において、ゲート電極の寸法ばらつきやゲート絶縁膜の信頼性低下等を防止しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板の第１の領域、第２の領域及び第３の領域に、第１の絶縁膜を形成し、第１の領域及び前記第２の領域に形成された第１の絶縁膜を除去し、半導体基板の表面を酸化し、第１の領域及び第２の領域に第２の絶縁膜を形成するとともに、第１の絶縁膜が形成された前記第３の領域を更に酸化し、第２の領域に形成された第２の絶縁膜及び第３の領域に形成された第１の絶縁膜を除去し、半導体基板の表面を酸化し、第２の領域及び第３の領域に第１のゲート絶縁膜を形成するとともに、第２の絶縁膜が形成された第１の領域を更に酸化し、第１の領域に第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】酸化物半導体層を含むトランジスタと、酸化物半導体以外の半導体材料を用いて構成された論理回路と、を有し、前記トランジスタのソース電極またはドレイン電極の一方と、前記論理回路の少なくとも一の入力とは電気的に接続され、前記トランジスタを介して、前記論理回路に少なくとも一の入力信号が供給される半導体装置である。ここで、トランジスタのオフ電流は１×１０^−１３Ａ以下であるのが望ましい。 （もっと読む）

【課題】半導体装置のソース領域とドレイン領域との間のオン抵抗を低減させる。
【解決手段】第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成された、チャネル移動度に実質的な影響を与えないＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、半導体基板２、ＳｉＧｅ層１５、およびＳｉ層１６内のゲート電極１２の両側に形成されたｎ型ソース・ドレイン領域１９と、Ｓｉ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタと、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する第２のトランジスタと、を有する半導体装置である。 （もっと読む）

【課題】ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できるＣＭＩＳトランジスタを有する半導体装置を提供する。
【解決手段】ｐチャネルトランジスタは、半導体基板１００における第１の領域上に形成された第１のゲート構造１５０Ａと、第１のゲート構造１５０Ａの側壁上に形成された第１のスペーサ構造とを有する。ｎチャネルトランジスタは、半導体基板１００における第２の領域上に形成された第２のゲート構造１５０Ｂと、第２のゲート構造１５０Ｂの側壁上に形成された第２のスペーサ構造とを有する。第１のスペーサ構造における第１のゲート構造１５０Ａの側壁との接触部分の含有酸素濃度は、第２のスペーサ構造における第２のゲート構造１５０Ｂの側壁との接触部分の含有酸素濃度よりも高い。 （もっと読む）

【課題】他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置を提供する。
【解決手段】基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、素子として、少なくともＰＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有する半導体装置である。 （もっと読む）

【課題】低酸素処理を施したシリコン基板は基板表面層が応力に対して非常にもろくなってしまい、ハンド津愛想うちの製造プロセスの過程でクラックや反りが発生する原因ともなってしまう。
【解決手段】チャネル形成領域に形成された不純物領域に応力を集中させるため、チャネル形成領域に対して人為的かつ局部的に不純物領域を設ける。チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）の領域は、低酸素処理を施したシリコン基板の応力を緩和する緩衝領域として機能する。 （もっと読む）

【課題】生産性を低下させず信頼性の高い半導体装置を製造できる半導体装置の製造方法を提供する。
【解決手段】第一のゲート絶縁膜１２４Ａを形成する工程と、第一のゲート絶縁膜１２４Ａのうち第二のトランジスタ形成領域を被覆する部分と、第一のトランジスタ形成領域のうちソース・ドレイン領域に位置する部分とを除去する工程と、第二のゲート絶縁膜１２４Ｂを形成する工程と、第一のゲート絶縁膜１２４Ａと第二のゲート絶縁膜１２４Ｂとが積層された領域に第一のゲート電極を形成するとともに、第二のトランジスタ形成領域の第二のゲート絶縁膜上に、第二のゲート電極を形成する工程と、第二のトランジスタ形成領域において、第二のゲート電極直下の第二のゲート絶縁膜を残すとともに、他の領域の第二のゲート絶縁膜を除去し、第一のトランジスタ形成領域において、ソース・ドレイン領域に形成された第二のゲート絶縁膜１２４Ｂを除去する工程を実施する。 （もっと読む）

【課題】半導体基板上に他のＣＭＯＳ素子と集積して形成される高耐圧ＭＯＳトランジスタの、工程数を抑制しながら、ドレイン耐圧特性を向上させる。
【解決手段】半導体基板２１と、ゲート電極２３と、第２の導電型のソース領域２１Ｓと、第２の導電型のドレイン領域２１Ｄと、ソースエクステンション領域２１ａと、ドレインエクステンション領域２１ｂと、を含み、ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂとの間にはチャネル領域が形成され、ソース領域２１Ｓおよびソースエクステンション領域２１ａの下方には第１のウェル２１ＰＷが、第１の導電型で、素子分離領域２１Ｉの下端部を超える深さで形成され、第１のウェル２１ＰＷの下方には第２のウェル２１ＤＮＷが第２の導電型で形成され、第１のウェル２１ＰＷおよび第２のウェル２１ＤＮＷは、ドレインエクステンション領域２１ｂ、ドレイン領域２１Ｄの下には形成されない。 （もっと読む）

【課題】ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。
【解決手段】各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。 （もっと読む）

【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０²⁰／ｃｍ³以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０¹⁹／ｃｍ³以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。 （もっと読む）