半導体装置、その製造方法及び表示装置
【課題】他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置を提供する。
【解決手段】基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、素子として、少なくともＰＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有する半導体装置である。
【解決手段】基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、素子として、少なくともＰＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有する半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に好適な半導体装置、その製造方法及び表示装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下、「液晶ディスプレイ」ともいう。）、有機エレクトロルミネセンス表示装置（以下、「有機ＥＬディスプレイ」ともいう。）等の表示装置において、画素毎に設けられたスイッチング素子、各画素を制御する制御回路等として利用されている。
【０００３】
また、従来より、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が知られている。ＳＯＩ基板上にトランジスタ等のデバイスを形成することにより、寄生容量を低減するとともに絶縁抵抗を高くできる。すなわち、デバイスの高性能化や高集積化を図ることができる。上記絶縁層は、例えば、シリコン酸化膜（ＳｉＯ２）により形成されている。
【０００４】
上記ＳＯＩ基板は、デバイスの動作速度を高めるとともに寄生容量をさらに低減する観点から、単結晶シリコン層の膜厚を薄くすることが好ましい。一般に、ＳＯＩ基板の形成方法としては、機械研磨や化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）や、ポーラスシリコンを利用した方法等、種々の方法が知られている。例えば、水素注入による方法の例として、半導体基板の内部に水素を注入し、別の他の基板に貼り合わせた後に、熱処理を行うことによって半導体基板を水素注入層に沿って分離し、別基板上に転写するスマートカット法が提案されている（例えば、非特許文献１及び２参照。）。
【０００５】
この技術によって、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ基板を形成できる。このような基板構造上にトランジスタ等のデバイスを形成することで、寄生容量を低減できるとともに絶縁抵抗を高くできるため、デバイスの高性能化や高集積化を図ることができる。
【０００６】
また、基体層に剥離層を確実に形成するとともに、剥離用物質のイオン注入を容易に制御できるようにする技術として、素子分離用絶縁膜又はＬＯＣＯＳ酸化膜の表面を、第一領域の基体層の活性領域を覆う膜と同じ高さとし、基体層に剥離層を形成する技術が開示されている（例えば、特許文献１参照。）。
【非特許文献１】M.Bruel、「ＳＯＩ技術（Silicon on insulator material technology）」、Electronics Letters、米国、１９９５年、第３１巻、第１４号、ｐ．１２０１−１２０２
【非特許文献２】Michel Bruel、他３名、「スマートカット：水素注入とウェハー接合を基にした新しいＳＯＩ技術（Smart-cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding）」、Japanese Journal of Applied Physics、日本、１９９７年、第３６巻、第３Ｂ号、ｐ．１６３６−１６４１
【非特許文献３】Yuan Taur、Tak H. Ning著、芝原健太郎、他５名訳「タウア・ニン 最新ＶＬＳＩの基礎」、丸善、２００２年、ｐ２６１−２６３
【特許文献１】特開２００６−６６５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、ＭＯＳトランジスタ等の素子を含むデバイス部が形成された基体層に剥離層を形成し、デバイス部を他の基板に接合した後、剥離層に沿って基体層の一部を分離除去することで基体層が薄膜化され、ＭＯＳトランジスタ等の素子を含むデバイス部を他の基板上で薄膜化して製造できることを見いだした。そして、デバイス部を接合する他の基板を透明基板とすることによって、基体層が薄膜化された半導体装置を液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に適用することが可能となる。
【０００８】
ところが、本発明者らが鋭意研究を重ねた結果、他の基板に接合され、かつ薄膜化された基体層に形成されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電気特性評価において、ＮＭＯＳトランジスタでは良好な特性が得られるのに対して、ＰＭＯＳトランジスタはサブスレッシュホールド特性（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ）が悪化する場合があることを確認した。
【０００９】
本発明者らが行った測定結果を図を参照して説明する。図２５は他の基板に接合され、かつ薄膜化された単結晶シリコン層に形成された従来のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示したグラフである。なお、図２５は、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１０μｍ／１０μｍの条件の結果を示す。図２５に示すように、単結晶シリコン層の膜厚が薄い場合に、ＰＭＯＳトランジスタのサブスレッシュホールド特性の悪化が顕著となることがわかった。
【００１０】
本発明は、上記現状に鑑みてなされたものであり、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明者らは、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置について種々検討したところ、ＰＭＯＳトランジスタのチャネル形成位置に着目した。
【００１２】
本発明者らが他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性が悪化する原因について考察した結果、次のようなことが考えられた。上記ＰＭＯＳトランジスタのゲート電極には、通常、Ｎ＋ポリシリコンゲートを使用している（非特許文献３参照。）。一般にゲート電極にＮ＋ポリシリコンゲートを用いた場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧を適切に設定しようとしたとき、ゲート電極とＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとの仕事関数差や、チャネル領域内の不純物濃度分布の違いによって、ＮＭＯＳトランジスタは表面チャネル型トランジスタとなり、ＰＭＯＳトランジスタは埋め込みチャネル型トランジスタとなることが知られている（非特許文献３参照。）。
【００１３】
また、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタの場合、剥離層に沿って基体層の一部が分離されているため、ゲート電極と反対側、すなわち、剥離層が形成されていた側の基体層の表面は凹凸が大きく、また、基体層の薄膜化工程でのエッチングダメージが残っていると思われる。
【００１４】
図２６は他の基板に接合され、かつ薄膜化された基体層に形成された従来のＭＯＳトランジスタの断面模式図であり、（ａ）はＮＭＯＳトランジスタを示し、（ｂ）はＰＭＯＳトランジスタを示す。図２６（ａ）に示すように、ＮＭＯＳトランジスタ１００は表面チャネル型トランジスタであり、基体層１０３に形成されたソース・ドレイン領域１０４に挟まれた領域で、かつゲート絶縁膜１０２のゲート電極１０１と逆側の近傍にチャネル１０５が形成されるので、ゲート電極１０１と反対側の基体層１０３の表面の影響はほとんど受けない。一方、図２６（ｂ）に示すように、ＰＭＯＳトランジスタ１１０では、正孔に対するポテンシャルが極小となるように、ゲート絶縁膜１１２と基体層１１３のソース・ドレイン領域１１４に挟まれた領域との境界から少し深い位置にチャネル１１５が形成されるため、基体層１１３の厚みがチャネル形成深さと同程度以下の薄さになると、ゲート電極１１１と反対側の基体層１１３表面の表面凹凸や、基体層１１３の薄膜化工程でのエッチングダメージの影響を受けることになる。その結果、ＰＭＯＳトランジスタ１１０のサブスレッシュホールド特性が悪化するものと予想される。
【００１５】
そこで、更に検討したところ、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタとすることにより、すなわち、ＰＭＯＳトランジスタが、基体層のゲート電極側に電気伝導経路を有することにより、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタを含むデバイス部においても、基体層の表面凹凸や、基体層の薄膜化工程でのエッチングダメージの影響を受けること無く、ＰＭＯＳトランジスタのサブスレッシュホールド特性の向上が実現することを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１６】
すなわち、本発明は、基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、素子として、少なくともＰＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有する半導体装置である。
【００１７】
これにより、ＰＭＯＳトランジスタが、基体層のゲート電極側に電気伝導経路（チャネル）を有するＭＯＳトランジスタ、すなわち、表面チャネル型ＭＯＳトランジスタとすることができる。これにより、ＰＭＯＳトランジスタにおいてもＮＭＯＳトランジスタと同様に基体層のゲート電極側にチャネルを形成できるので、基体層の膜厚が薄くなっても、ゲート電極と反対側の基体層表面の凹凸や、基体層の薄膜化工程でのエッチングダメージの影響を受けること無く、良好なサブスレッシュホールド特性を得ることが可能となる。なお、基体層のゲート電極側のチャネル形成位置は、基体層のゲート電極側の表面近傍であることが好ましい。より具体的には、基体層のゲート電極側のチャネル形成位置は、ゲート絶縁膜と基体層との界面から０．１ｎｍ以上、５ｎｍ以下の範囲内であることが好ましい。
【００１８】
なお、デバイス部とは、基体層に形成された少なくとも一つ以上の素子で構成される部分であり、デバイス部に含まれる素子の数は特に限定されず、１個から数百万個レベル以上でもよい。すなわち、デバイス部は集積回路であってもよいし、集積回路チップと呼ばれるものであってもよい。また、デバイス部は大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｒａｔｉｏｎ；ＬＳＩ）であってもよい。
【００１９】
このように、本発明によれば、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上させることができるので、ＰＭＯＳトランジスタを含み、かつ基板に接合されたデバイス部を高性能化することができる。したがって、集積度が高い部分（メモリ、ＣＰＵ、制御回路等の微細トランジスタ等）をデバイス部上に形成してデバイス部を集積回路やＬＳＩとし、また、大面積のキャパシタやインダクタ等のサイズの大きな電気素子を基板上に形成するができるので、最終的に基板上で一体化して初めて動作するような半導体装置の最適設計が可能となり、その結果、このような半導体装置を高い良品率及び生産性で製造することが可能となる。
【００２０】
なお、本発明の半導体装置の構成としては、上述の構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各種の形態は、適宜組み合わせて用いてもよい。
【００２１】
上記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去されたものであることが好ましい。これにより、デバイス部の動作速度を高めるとともに寄生容量を低減することが可能となるが、上述のように、基体層の表面に凹凸が形成されてしまうため、従来のＰＭＯＳトランジスタではサブスレッシュホールド特性が悪化することがあった。しかしながら、本発明によれば、このＰＭＯＳトランジスタのサブスレッシュホールド特性の悪化を効果的に抑制することができる。
【００２２】
上記ＰＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタにする方法については特に限定されないが、例えば、ＰＭＯＳトランジスタのゲート電極をＰ＋ポリシリコンで形成する方法（例えば、非特許文献３参照。）を好適に利用することができる。すなわち、上記ＰＭＯＳトランジスタのゲート電極は、少なくとも一部にＰ型導電性を有するポリシリコンを含むことが好ましい。この方法によれば、ＰＭＯＳトランジスタでの正孔に対するエネルギーバンドの状態は、正負極性を逆にすれば、ＮＭＯＳトランジスタでの電子に対するエネルギーバンドの状態と全く同じになるので、ＮＭＯＳトランジスタと同様にＰＭＯＳトランジスタも表面チャネル型ＭＯＳトランジスタとして動作することとなる。
【００２３】
上記デバイス部は、素子として更に、少なくともＮＭＯＳトランジスタを含み、上記ＮＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有することが好ましい。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を表面チャネル型トランジスタとすることができるため、デバイス部にサブスレッシュホールド特性が優れたＣＭＯＳトランジスタを形成することができる。
【００２４】
なお、上記デバイス部に含まれる素子としては特に限定されず、上記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ以外を含んでもよく、例えば、ダイオード、抵抗、バイポーラトランジスタ、キャパシタ、インダクタンス等を含んでもよい。
【００２５】
上記ＰＭＯＳトランジスタと同様に、ＮＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタにする方法については特に限定されないが、例えば、ＮＭＯＳトランジスタのゲート電極をＮ＋ポリシリコンで形成する方法（例えば、非特許文献３参照。）を好適に利用することができる。すなわち、上記ＮＭＯＳトランジスタのゲート電極は、少なくとも一部にＮ型導電性を有するポリシリコンを含むことが好ましい。
【００２６】
上記基体層の一部を分離除去する方法としては特に厳正されないが、例えば加熱処理を好適に用いることができる。すなわち、上記基体層は、一部が加熱処理によって分離除去されたものであることが好ましい。これにより、剥離層が形成された基体層の一部を容易に分離除去することができる。
【００２７】
上記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去された後、更に薄膜化されたものであることが好ましい。これにより、デバイス部に含まれるＰＭＯＳトランジスタやＮＭＯＳトランジスタが所望の特性を得るために基体層の膜厚を適切に設定することが可能となる。なお、基体層の厚さはＭＯＳトランジスタの特性（しきい値電圧や短チャネル効果等）に密接に関係しており、ＭＯＳトランジスタの微細化が進むほど基体層の厚さは薄くなる傾向にある。ＭＯＳトランジスタが所望の特性を得るためには、基体層を適切な厚さにする必要がある。
【００２８】
上記基板は、デバイス部が接合され得るものであれは特に限定されないが、ガラス基板又は単結晶シリコン基板であることが好ましい。これにより、例えば、ガラス基板を基板に適用した場合には、その基板が透明になることから、本発明の半導体装置を液晶表示装置等の表示装置に適用することが可能となる。
【００２９】
上記基体層は、素子が形成され得る層であれば特に限定されないが、単結晶シリコンや多結晶シリコン等の結晶性の高い半導体を含む層であることが好ましく、より具体的には、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体及びこれらの同族元素を含む混晶、並びに、酸化物半導体からなる群より選ばれる少なくとも一つの半導体を含むことが好ましい。これにより、本発明の半導体装置を発光ダイオード、フォトダイオード、固体素子レーザー等のオプティカルデバイスや、高速動作デバイス、高温動作デバイス等に好適に用いることが可能となる。
【００３０】
上記基体層は、一部が水素及び不活性元素の少なくとも一方を含む剥離層に沿って分離除去されたものであることが好ましい。これにより、剥離層が形成された基体層の一部を容易に分離除去することができる。なお、剥離層は水素のみを含む場合であってもよいし、不活性元素のみを含む場合であってもよい。
【００３１】
上記ＰＭＯＳトランジスタのゲート電極は、少なくとも一部にＰ型導電性を有するポリシリコンを含む場合、Ｐ型不純物元素を含むことが好ましい。これにより、Ｐ型導電性を有するポリシリコンをＰ＋ポリシリコンにすることができるため、ＰＭＯＳトランジスタを容易に表面チャネル型ＭＯＳトランジスタにすることができる。
【００３２】
上記Ｐ型不純物元素は、ホウ素を含むことが好ましい。これにより、ＰＭＯＳトランジスタをより容易に表面チャネル型ＭＯＳトランジスタにすることができる。
【００３３】
上記ＰＭＯＳトランジスタのゲート電極に含まれるＰ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。これにより、ＰＭＯＳトランジスタのチャネル形成位置を基体層のゲート電極側の表面近傍に好適に制御することができる。
【００３４】
上記ＮＭＯＳトランジスタのゲート電極は、少なくとも一部にＮ型導電性を有するポリシリコンを含む場合、Ｎ型不純物元素を含むことが好ましい。これにより、Ｎ型導電性を有するポリシリコンをＮ＋ポリシリコンにすることができるため、ＮＭＯＳトランジスタを容易に表面チャネル型ＭＯＳトランジスタにすることができる。
【００３５】
上記Ｎ型不純物元素は、リン及び砒素の少なくとも一方を含むことが好ましい。これにより、ＮＭＯＳトランジスタをより容易に表面チャネル型ＭＯＳトランジスタにすることができる。なお、Ｎ型不純物元素はリンだけであってもよいし、砒素だけであってもよい。
【００３６】
上記ＮＭＯＳトランジスタのゲート電極に含まれるＮ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。これにより、ＮＭＯＳトランジスタのチャネル形成位置を基体層のゲート電極側の表面近傍に好適に制御することができる。
【００３７】
上記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、上記ＰＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されてもよい。これにより、ＰＭＯＳトランジスタを含むデバイス部によって電気素子を制御することができるため、例えば、電気素子を画素スイッチング素子とすることにより、本発明に係る半導体装置を、駆動回路、制御回路といった周辺ドライバ回路等と画素部とを一体化した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ等のアプリケーションに好適に利用することができる。
【００３８】
上記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、上記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されてもよい。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタでＣＭＯＳトランジスタを構成することができるため、集積度や省消費電力性に優れたデバイス部によって電気素子を制御することができる。
【００３９】
本発明はまた、基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置の製造方法であって、上記製造方法は、素子として、基体層のゲート電極側に導電性経路を有するＰＭＯＳトランジスタを形成するＰＭＯＳトランジスタ形成工程と、ＰＭＯＳトランジスタの少なくとも一部が形成された基体層の一部に剥離用物質を含む剥離層を形成する剥離層形成工程と、剥離層形成工程後に、基板と、ＰＭＯＳトランジスタが形成されたデバイス部とを接合する接合工程と、接合工程後に、剥離層に沿ってＰＭＯＳトランジスタが形成された基体層の一部を分離除去する分離除去工程とを含む半導体装置の製造方法でもある。これにより、本発明に係る半導体装置を容易に製造することができる。
【００４０】
なお、本発明の半導体装置の製造方法としては、上述の工程を必須工程として含むのである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。
【００４１】
上記半導体装置の製造方法は、一部が分離除去された基体層を更に薄膜化する薄膜化工程を含むことが好ましい。これにより、デバイス部に含まれるＰＭＯＳトランジスタが所望の特性を得るために基体層の膜厚を適切に設定することが可能となる。
【００４２】
本発明は更に、本発明の半導体装置又は本発明の半導体装置の製造方法によって製造された半導体装置を備える表示装置でもある。これにより、トランジスタ特性に優れた高密度のデバイス部を備える半導体装置を表示装置に搭載することができるため、表示装置の薄型化、挟額縁化及び高機能化を実現することができる。
【発明の効果】
【００４３】
本発明の半導体装置、その製造方法及び表示装置によれば、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる。
【発明を実施するための最良の形態】
【００４４】
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
【００４５】
（実施形態１）
図を参照し、実施形態１の半導体装置の構成について説明する。図１は実施形態１の半導体装置の構造を示す断面模式図である。なお、図１では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを１つずつ示しているが、デバイス部に形成される素子はこれらに限るものではなく、あらゆる半導体素子について適用できる。また、デバイス部に含まれる素子の個数も１個から数百万個レベル以上まで制限はない。
【００４６】
図１に示すように、本実施形態の半導体装置７０は、ガラス基板３８と、ガラス基板３８上に接合されたデバイス部６０と、ガラス基板３８上に形成された能動素子あるいは受動素子等の電気素子４２とを備える。更に、ガラス基板３８、デバイス部６０及び電気素子４２は保護膜３９で覆われるとともに、デバイス部６０に含まれるＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐは、コンタクトホール４０を介してメタル配線（導電層）４１で電気素子４２と電気的に接続されている。
【００４７】
デバイス部６０は、シリコン層（シリコン基板、基体層）１に作り込まれたＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐと、平坦化膜３７と、層間絶縁膜３４と、平坦化膜３１と、金属配線３６とを備える。ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐはシリコン層１に形成され、ＬＯＣＯＳ酸化膜１０によって素子分離される。平坦化膜３７と、層間絶縁膜３４と、平坦化膜３１とはガラス基板３８側からこの順に積層され、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐとガラス基板３８との間に形成される。
【００４８】
ＰＭＯＳトランジスタ５０ｐは、シリコン層１に含まれる、活性領域１３ａ、Ｐ型低濃度不純物領域２３、Ｐ型高濃度不純物領域３０及びゲート酸化膜（ゲート絶縁膜）１６と、ゲート酸化膜１６のシリコン層1と反対側に設けられたゲート電極１７ｐとを備える。Ｐ型高濃度不純物領域３０は、コンタクトホール３５を介してメタル電極３６でメタル配線（導電層）４１と接続される。
【００４９】
一方、ＮＭＯＳトランジスタ５０ｎは、シリコン層１に含まれる、活性領域１３ｂ、Ｎ型低濃度不純物領域２０、Ｎ型高濃度不純物領域２７及びゲート酸化膜１６と、ゲート酸化膜１６のシリコン層1と反対側に設けられたゲート電極１７ｎとを備える。Ｎ型高濃度不純物領域２７は、コンタクトホール３５を介してメタル電極３６でメタル配線（導電層）４１と接続される。
【００５０】
ゲート電極１７ｐはＰ＋ポリシリコンで形成され、一方、ゲート電極１７ｎはＮ＋ポリシリコンで形成されている。これにより、ＰＭＯＳトランジスタ５０ｐ及びＮＭＯＳトランジスタ５０ｎを表面チャネル型トランジスタとすることができるため、チャネルがゲート電極１７ｐ及び１７ｎと反対側のシリコン層１表面の凹凸や、シリコン層１の薄膜化工程でのエッチングダメージの影響を受けること無く、ＰＭＯＳトランジスタ５０ｐ及びＮＭＯＳトランジスタ５０ｎが良好なサブスレッシュホールド特性を得ることが可能となる。
【００５１】
以下、本実施形態の半導体装置の方法について説明する。図２〜２３は、実施形態１の半導体装置の製造工程を示す断面模式図である。
【００５２】
まず、図２に示すように、シリコン基板（基体層）１上に３０ｎｍ程度の熱酸化膜２を形成する。熱酸化膜２はイオン注入工程でのシリコン基板表面の汚染を防ぐことを目的とするものであり、必ずしも必須ではないが、形成することが好ましい。
【００５３】
続いて、図３に示すように、レジスト３をマスクにして、レジスト開口領域であるＮウェル領域を形成する部分にイオン注入によりＮ型不純物元素４を注入する。Ｎ型不純物元素４としては、例えばリンを適用し、注入エネルギーを５０〜１５０ｋｅＶ程度に設定するとともに、ドーズ量を１×１０１２〜５×１０１３ｃｍ−２程度とする。このとき、次工程でＰ型不純物元素をシリコン基板１の主面の全面に注入する場合には、Ｐ型不純物元素によって打ち消される相当分を考慮して、Ｎ型不純物元素４の注入量を追加する。
【００５４】
続いて、図４に示すように、レジスト３除去後にシリコン基板１の主面の全面にＰ型不純物元素５をイオン注入する。Ｐ型不純物元素５としては、例えばボロンを適用し、注入エネルギーを１０〜５０ｋｅＶ程度にするとともに、ドーズ量を１×１０１２〜５×１０１３ｃｍ−２程度とする。なお、ボロンに比べてリンは熱処理に対するシリコン中の拡散係数が小さいため、ボロン注入前に熱処理を行って予めリンをシリコン基板１中に適度に拡散させてもよい。また、Ｎウェル領域となる部分でのＰ型不純物元素５によるＮ型不純物元素４の打ち消しを避けたい場合には、Ｎウェル領域となる部分上にレジストを形成した後、Ｐ型不純物元素５を注入してもよい。この場合は、Ｎウェル領域となる部分へのＮ型不純物元素４の注入時に、Ｐ型不純物元素５による打消しを考慮する必要はない。
【００５５】
続いて、図５に示すように、熱酸化膜２を除去した後、酸化雰囲気中で９００〜１０００℃程度の熱処理をすることにより、３０ｎｍ程度の厚みの熱酸化膜６を形成するとともに、上述の工程でシリコン基板１に注入された不純物元素が拡散し、Ｎウェル領域７及びＰウェル領域８が形成される。
【００５６】
続いて、図６に示すように、ＣＶＤ等により２００ｎｍ程度の厚みの窒化珪素膜９を形成した後、窒化珪素膜９及び熱酸化膜６のパターニングを行う。
【００５７】
続いて、図７に示すように、酸素雰囲気中で９００〜１０００℃程度の熱処理によりＬＯＣＯＳ酸化を行い、２００〜５００ｎｍ程度の厚みのＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０は素子分離用であるが、ＬＯＣＯＳ酸化以外の方法、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等で素子分離を行ってもよい。
【００５８】
続いて、図８に示すように、窒化珪素膜９及び熱酸化膜６を一旦除去した後、酸素雰囲気中で１０００℃程度の熱処理を行って、２０ｎｍ程度の厚みの熱酸化膜１１を形成する。
【００５９】
続いて、図９に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト１２を形成する。更に、ＰＭＯＳトランジスタのしきい値電圧設定のための不純物元素１３をイオン注入によりＮウェル領域７に導入する。このとき、Ｐ＋ポリシリコンゲートにおいて、しきい値電圧を所望の値に調整するため、ＰＭＯＳトランジスタのチャネル注入としては、Ｎ型不純物元素であるリンを１０〜５０ｋｅＶ、１×１０１２〜５×１０１３ｃｍ−２程度のドーズ量でイオン注入を行う。
【００６０】
続いて、図１０に示すように、ＮＭＯＳトランジスタ領域が開口するようにレジスト１４を形成する。更に、ＮＭＯＳトランジスタのしきい値電圧設定のための不純物元素１５をイオン注入によりＰウェル領域８に導入する。このとき、Ｎ＋ポリシリコンゲートにおいて、しきい値電圧を所望の値に調整するため、ＮＭＯＳトランジスタのチャネル注入としてはＰ型不純物であるボロンを１０〜５０ｋｅＶ、１×１０１２〜５×１０１３ｃｍ−２程度のドーズ量でイオン注入を行う。なお、しきい値とチャネル注入量との関係はゲート電極材料及び導電型、その後の熱処理条件によって変化するため、各プロセス条件に合わせてチャネル注入量を設定することが必要である。
【００６１】
続いて、図１１に示すように、レジスト１４及び熱酸化膜１１を一旦除去した後、酸素雰囲気中で１０００℃程度の熱処理を行って、１０〜２０ｎｍ程度の厚みのゲート酸化膜（ゲート絶縁膜）１６を形成する。このとき、上述の工程で注入された不純物元素１３及び１５が拡散し、それぞれ活性領域１３ａ、１５ａが形成される。
【００６２】
続いて、図１２に示すように、ＮＭＯＳトランジスタのゲート電極１７ｎ及びＰＭＯＳトランジスタのゲート電極１７ｐを形成する。ゲート電極１７ｎ及び１７ｐはＣＶＤ等により３００ｎｍ程度の厚みのポリシリコンを堆積させた後、パターニングして形成する。
【００６３】
続いて、図１３に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト１８を形成し、ゲート電極１７ｎをマスクとして、リン等のＮ型不純物元素１９をイオン注入し、Ｎ型低濃度不純物領域２０を形成する。Ｎ型不純物元素１９としてリンを使用した場合、そのイオン注入条件は、例えば注入エネルギー１０〜５０ｋｅＶ、ドーズ量を１×１０１３〜２×１０１４ｃｍ−２程度とする。ＮＭＯＳトランジスタのゲート寸法が短く、チャネル表面に極浅く注入したい場合には、Ｎ型不純物として砒素の注入を行ってもよい。なお、必要に応じてショートチャネル効果抑制のために斜め注入（Ｐ型不純物：例えばボロン等）を行ってもよい。なお、ＮＭＯＳトランジスタのチャネル幅は、１μｍ未満であってもよいが、通常、１〜１００μｍ程度とすればよい。また、ＮＭＯＳトランジスタのチャネル長は、０．１μｍ未満であってもよいが、通常、０．１〜１０μｍ程度とすればよい。
【００６４】
続いて、図１４に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト２１を形成し、ゲート電極１７ｐをマスクとして、ボロン等のＰ型不純物元素２２をイオン注入し、Ｐ型低濃度不純物領域２３を形成する。Ｐ型不純物元素２２としてボロンを使用した場合とし、そのイオン注入条件は、例えばイオン種を４９ＢＦ２＋とし、注入エネルギーを１０〜５０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１４ｃｍ−２程度とする。なお、ボロンは熱拡散係数が大きいため、後工程でのＰＭＯＳトランジスタへのＰ型高濃度不純物注入により注入されたボロンの熱拡散のみでＰＭＯＳの低濃度不純物領域が形成できる場合には、必ずしもＰ型低濃度不純物注入を行わなくてもよい。なお、ＰＭＯＳトランジスタのチャネル幅は、１μｍ未満であってもよいが、通常、１〜１００μｍとすればよい。また、ＰＭＯＳトランジスタのチャネル長は、０．１μｍ未満であってもよいが、通常、０．１〜１０μｍとすればよい。
【００６５】
続いて、図１５に示すように、ＣＶＤ等によりＳｉＯ２膜を形成した後、異方性ドライエッチングを行って、ゲート電極１７ｎ及び１７ｐの両側壁にＳｉＯ２膜からなるサイドウォール２４を形成する。
【００６６】
続いて、図１６に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト２５を形成し、ゲート電極１７ｎ及びサイドウォール２４をマスクとして、リンや砒素等のＮ型不純物元素２６をイオン注入し、Ｎ型高濃度不純物領域２７を形成する。例えば、砒素をイオン注入する場合、注入エネルギーを２０〜８０ｋｅＶ、ドーズ量を１〜３×１０１５ｃｍ−２程度とする。このとき、ＮＭＯＳトランジスタのゲート電極１７ｎであるポリシリコンゲートにも同時にＮ型不純物元素２６が注入される。ゲート電極１７ｎに含まれるＮ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。後の熱処理工程によって、ＮＭＯＳトランジスタのゲート電極１７ｎがＮ＋ポリシリコンとなる。
【００６７】
続いて、図１７に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト２８を形成し、ゲート電極１７ｐ及びサイドウォール２４をマスクとして、ボロン等のＰ型不純物元素２９をイオン注入し、Ｐ型高濃度不純物領域３０を形成する。例えば、ボロン（４９ＢＦ２＋）をイオン注入する場合、注入エネルギーを１０〜６０ｋｅＶ、ドーズ量を１〜３×１０１５ｃｍ−２程度とする。このとき、ＰＭＯＳトランジスタのゲート電極１７ｐであるポリシリコンゲートにも同時にＰ型不純物元素２９が注入される。ゲート電極１７ｐに含まれるＰ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。その後、活性化熱処理を行い、イオン注入された不純物元素の活性化を行う。熱処理としては、例えば９００℃で１０分間の処理を行う。これにより、ＮＭＯＳトランジスタのゲート電極１７ｎはＮ＋ポリシリコン、ＰＭＯＳトランジスタのゲート電極１７ｐはＰ＋ポリシリコンで形成されることになる。
【００６８】
続いて、図１８に示すように、ゲート電極１７ｎ及び１７ｐとサイドウォール２４とを覆うようにＳｉＯ２等の絶縁膜を形成後、ＣＭＰ等により平坦化して、厚さ６００ｎｍ程度の平坦化膜３１を形成する。
【００６９】
続いて、図１９に示すように、水素、及び、Ｈｅ、Ｎｅ等不活性元素の少なくとも１つを含む剥離用物質３２をイオン注入によりシリコン基板１中に注入して、Ｎウェル領域７及びＰウェル領域８に剥離層３３を形成する。注入条件としては、例えば水素の場合、ドーズ量を２×１０１６〜１×１０１７ｃｍ−２とし、注入エネルギーを１００〜２００ｋｅＶ程度とする。
【００７０】
続いて、図２０に示すように、層間絶縁膜３４を形成後、コンタクトホール３５を開口し、メタル電極３６を形成する。なお、剥離用物質３２のイオン注入前に形成する平坦化膜３１の膜厚を厚めにすることにより、層間絶縁膜３４を形成せずにコンタクトホール３５、メタル電極３６を形成してもよい。
【００７１】
続いて、図２１に示すように、ＣＶＤ等により絶縁膜を堆積させた後、ＣＭＰ等により表面を研磨して平坦化膜３７を形成する。更に、平坦化膜３７の表面をＳＣ１等により洗浄した後、同じくＳＣ１等により洗浄したガラス基板３８に位置合せして、ファンデルワールス力、水素結合等による自己接合によって、平坦化膜３７とガラス基板３８とを貼り合わせ、接合する。
【００７２】
続いて、図２２に示すように、４００〜６００℃程度の熱処理を行うことで、剥離層３３に沿ってシリコン基板１の一部が分離除去され、ガラス基板３８上に薄膜化されたＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐを含むデバイス部６０が転写される。
【００７３】
続いて、図２３に示すように、剥離層３３をエッチング等により取り除いた後、ＬＯＣＯＳ酸化膜１０が露出するまでシリコン層１をエッチングする。これにより、デバイス部６０に含まれるＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐが素子分離されるとともに、シリコン層１が更に薄膜化される。なお、ＬＯＣＯＳ酸化膜１０が露出するまでシリコン層１をエッチングする工程は必ずしも必須ではない。また、剥離層３３をエッチング等により取り除く工程も必ずしも必須ではなく、剥離層３３が残存してもよいが、残存しないことが好ましい。更に、シリコン層１の膜厚は、１０〜１００ｎｍとすればよい。続いて、露出したシリコン層１の表面を保護し、電気絶縁性を確保するため、保護膜３９を形成する。
【００７４】
この後、図１に示すように、コンタクトホール４０形成後、メタル配線（導電層）４１を形成することによって、貼り合わせ前にガラス基板３８上にあらかじめ形成しておいた能動素子あるいは受動素子等の電気素子４２と電気的に接続を取ることで、本実施形態の半導体装置７０を製造することができる。
【００７５】
なお、本実施形態によれば、ＰＭＯＳトランジスタ５０ｐにおいてはシリコン層１のゲート電極１７ｐ側の表面から０．１ｎｍ以上、５ｎｍ以下の領域にチャネルを形成するとともに、ＮＭＯＳトランジスタ５０ｎにおいてはシリコン層１のゲート電極１７ｎ側の表面から０．１ｎｍ以上、５ｎｍ以下の領域にチャネルを形成することができる。
【００７６】
図２４は実施形態１の半導体装置のデバイス部を示す平面模式図である。図２３のＰＭＯＳトランジスタの断面図は図２４のＡ−Ｂ線に沿った断面に相当し、ＮＭＯＳトランジスタの断面図は図２４のＣ−Ｄ線に沿った断面に相当する。すなわち、本実施形態の半導体装置はＮＭＯＳトランジスタ５０ｎとＰＭＯＳトランジスタ５０ｐとのＣＭＯＳ構成を有する。具体的には、入力電圧が印加される金属配線３６ｉが、コンタクト部３５ｇを介してゲート電極１７ｎ及びゲート電極１７ｐに電気的に接続されている。また、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのドレイン領域は、それぞれコンタクト部３５ｏ及び３５ｑを介して出力電圧が取り出される金属配線３６ｏに電気的に接続されている。更に、ＮＭＯＳトランジスタ５０ｎのソース領域は、コンタクト部３５ｎを介して金属配線３６ｎに電気的に接続されており、一方、ＰＭＯＳトランジスタ５０ｐのソース領域は、コンタクト部３５ｐを介して金属配線３６ｐに電気的に接続されている。
【００７７】
図２４において、金属配線３６ｏ、３６ｎ及び３６ｐは、図１におけるメタル電極３６に対応する。また、コンタクト部３５ｎ、３５ｐ、３５ｏ及び３５ｑは、図１におけるコンタクトホール３５に対応する。更に、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのドレイン領域は、それぞれ図１におけるＮ型高濃度不純物領域２７及びＰ型高濃度不純物領域３０に対応する。そして、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのソース領域は、それぞれ図１におけるＮ型高濃度不純物領域２７及びＰ型高濃度不純物領域３０に対応する。なお、金属配線３６ｉについても、図１におけるメタル電極３６と同じ配線層により形成されるとともに、コンタクト部３５ｇについても、図１におけるコンタクトホール３５と同様に形成されている。
【００７８】
以上、図を参照して実施形態１の半導体装置について詳細に説明したが、本発明はこれに限定されず、ポリシリコン以外の材料、例えば、金属材料をゲート電極として用いてもよい。金属材料をゲート電極として用いた場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれが表面チャネル動作を行うように、適切な仕事関数を有する金属材料をＮＭＯＳ、ＰＭＯＳトランジスタに対して別々に形成する。金属材料としては、単体の金属、金属窒化物、合金、シリサイド等を使用することができる。より具体的には、例えば、ＮＭＯＳトランジスタのゲート電極には、ＴａＳｉＮ、Ｔａ、ＴａＮ、ＴａＴｉ、ＨｆＳｉ、ＥｒＳｉ、ＥｒＧｅ、ＮｉＳｉ等を使用することができる。一方、ＰＭＯＳトランジスタのゲート電極には、ＴｉＮ、Ｒｕ、ＴａＧｅ２、ＰｔＳｉ、ＮｉＧｅ、ＰｔＧｅ、ＮｉＳｉ等を使用することができる。
【図面の簡単な説明】
【００７９】
【図１】実施形態１の半導体装置の構造を示す断面模式図である。
【図２】実施形態１の半導体装置の製造工程を示す断面模式図である（熱酸化膜の形成）。
【図３】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型不純物元素のイオン注入）。
【図４】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型不純物元素のイオン注入）。
【図５】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎウェル領域及びＰウェル領域の形成）。
【図６】実施形態１の半導体装置の製造工程を示す断面模式図である（窒化珪素膜の形成）。
【図７】実施形態１の半導体装置の製造工程を示す断面模式図である（ＬＯＣＯＳ酸化膜の形成）。
【図８】実施形態１の半導体装置の製造工程を示す断面模式図である（熱酸化膜の形成）。
【図９】実施形態１の半導体装置の製造工程を示す断面模式図である（ＰＭＯＳトランジスタのチャネル注入）。
【図１０】実施形態１の半導体装置の製造工程を示す断面模式図である（ＮＭＯＳトランジスタのチャネル注入）。
【図１１】実施形態１の半導体装置の製造工程を示す断面模式図である（ゲート酸化膜の形成）。
【図１２】実施形態１の半導体装置の製造工程を示す断面模式図である（ゲート電極の形成）。
【図１３】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型低濃度不純物領域の形成）。
【図１４】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型低濃度不純物領域の形成）。
【図１５】実施形態１の半導体装置の製造工程を示す断面模式図である（サイドウォールの形成）。
【図１６】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型高濃度不純物領域の形成）。
【図１７】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型高濃度不純物領域の形成）。
【図１８】実施形態１の半導体装置の製造工程を示す断面模式図である（平坦化膜の形成）。
【図１９】実施形態１の半導体装置の製造工程を示す断面模式図である（剥離層の形成）。
【図２０】実施形態１の半導体装置の製造工程を示す断面模式図である（層間絶縁膜、コンタクトホール及びメタル電極の形成）。
【図２１】実施形態１の半導体装置の製造工程を示す断面模式図である（ガラス基板への接合）。
【図２２】実施形態１の半導体装置の製造工程を示す断面模式図である（デバイス部の転写）。
【図２３】実施形態１の半導体装置の製造工程を示す断面模式図である（素子分離）。
【図２４】実施形態１の半導体装置のデバイス部を示す平面模式図である。
【図２５】他の基板に接合され、かつ薄膜化された単結晶シリコン層に形成された従来のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示したグラフである。
【図２６】他の基板に接合され、かつ薄膜化された基体層に形成された従来のＭＯＳトランジスタの断面模式図であり、（ａ）はＮＭＯＳトランジスタを示し、（ｂ）はＰＭＯＳトランジスタを示す。
【符号の説明】
【００８０】
１、１０３、１１３：シリコン層（シリコン基板、基体層）
２、６、１１：熱酸化膜
３、１２、１４、１８、２１、２５、２８：レジスト
４：Ｎ型不純物元素
５：Ｐ型不純物元素
７、７ｐ：Ｎウェル領域
８：Ｐウェル領域
９：窒化珪素膜
１０：ＬＯＣＯＳ酸化膜
１３、１５：不純物元素
１３ａ、１５ａ：活性領域
１６、１０２、１１２：ゲート酸化膜（ゲート絶縁膜）
１７、１７ｎ、１７ｐ、１０１、１１１：ゲート電極
１９、２６：Ｎ型不純物元素
２０：Ｎ型低濃度不純物領域
２２、２９：Ｐ型不純物元素
２３：Ｐ型低濃度不純物領域
２４：サイドウォール
２７：Ｎ型高濃度不純物領域
３０：Ｐ型高濃度不純物領域
３１、３７：平坦化膜
３２：剥離用物質
３３：剥離層
３４：層間絶縁膜
３５、４０：コンタクトホール
３５ｇ、３５ｎ、３５ｐ、３５ｏ、３５ｑ：コンタクト部
３６：メタル電極
３６ｉ、３６ｏ：金属配線
３８：ガラス基板
３９：保護膜
４１：メタル配線（導電層）
４２：電気素子
５０ｐ、１１０：ＰＭＯＳトランジスタ
５０ｎ、１００：ＮＭＯＳトランジスタ
６０：デバイス部
７０：半導体装置
１０４、１１４：ソース・ドレイン領域
１０５、１１５：チャネル
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に好適な半導体装置、その製造方法及び表示装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下、「液晶ディスプレイ」ともいう。）、有機エレクトロルミネセンス表示装置（以下、「有機ＥＬディスプレイ」ともいう。）等の表示装置において、画素毎に設けられたスイッチング素子、各画素を制御する制御回路等として利用されている。
【０００３】
また、従来より、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が知られている。ＳＯＩ基板上にトランジスタ等のデバイスを形成することにより、寄生容量を低減するとともに絶縁抵抗を高くできる。すなわち、デバイスの高性能化や高集積化を図ることができる。上記絶縁層は、例えば、シリコン酸化膜（ＳｉＯ２）により形成されている。
【０００４】
上記ＳＯＩ基板は、デバイスの動作速度を高めるとともに寄生容量をさらに低減する観点から、単結晶シリコン層の膜厚を薄くすることが好ましい。一般に、ＳＯＩ基板の形成方法としては、機械研磨や化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）や、ポーラスシリコンを利用した方法等、種々の方法が知られている。例えば、水素注入による方法の例として、半導体基板の内部に水素を注入し、別の他の基板に貼り合わせた後に、熱処理を行うことによって半導体基板を水素注入層に沿って分離し、別基板上に転写するスマートカット法が提案されている（例えば、非特許文献１及び２参照。）。
【０００５】
この技術によって、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ基板を形成できる。このような基板構造上にトランジスタ等のデバイスを形成することで、寄生容量を低減できるとともに絶縁抵抗を高くできるため、デバイスの高性能化や高集積化を図ることができる。
【０００６】
また、基体層に剥離層を確実に形成するとともに、剥離用物質のイオン注入を容易に制御できるようにする技術として、素子分離用絶縁膜又はＬＯＣＯＳ酸化膜の表面を、第一領域の基体層の活性領域を覆う膜と同じ高さとし、基体層に剥離層を形成する技術が開示されている（例えば、特許文献１参照。）。
【非特許文献１】M.Bruel、「ＳＯＩ技術（Silicon on insulator material technology）」、Electronics Letters、米国、１９９５年、第３１巻、第１４号、ｐ．１２０１−１２０２
【非特許文献２】Michel Bruel、他３名、「スマートカット：水素注入とウェハー接合を基にした新しいＳＯＩ技術（Smart-cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding）」、Japanese Journal of Applied Physics、日本、１９９７年、第３６巻、第３Ｂ号、ｐ．１６３６−１６４１
【非特許文献３】Yuan Taur、Tak H. Ning著、芝原健太郎、他５名訳「タウア・ニン 最新ＶＬＳＩの基礎」、丸善、２００２年、ｐ２６１−２６３
【特許文献１】特開２００６−６６５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、ＭＯＳトランジスタ等の素子を含むデバイス部が形成された基体層に剥離層を形成し、デバイス部を他の基板に接合した後、剥離層に沿って基体層の一部を分離除去することで基体層が薄膜化され、ＭＯＳトランジスタ等の素子を含むデバイス部を他の基板上で薄膜化して製造できることを見いだした。そして、デバイス部を接合する他の基板を透明基板とすることによって、基体層が薄膜化された半導体装置を液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に適用することが可能となる。
【０００８】
ところが、本発明者らが鋭意研究を重ねた結果、他の基板に接合され、かつ薄膜化された基体層に形成されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの電気特性評価において、ＮＭＯＳトランジスタでは良好な特性が得られるのに対して、ＰＭＯＳトランジスタはサブスレッシュホールド特性（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ）が悪化する場合があることを確認した。
【０００９】
本発明者らが行った測定結果を図を参照して説明する。図２５は他の基板に接合され、かつ薄膜化された単結晶シリコン層に形成された従来のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示したグラフである。なお、図２５は、Ｗ（チャネル幅）／Ｌ（チャネル長）＝１０μｍ／１０μｍの条件の結果を示す。図２５に示すように、単結晶シリコン層の膜厚が薄い場合に、ＰＭＯＳトランジスタのサブスレッシュホールド特性の悪化が顕著となることがわかった。
【００１０】
本発明は、上記現状に鑑みてなされたものであり、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明者らは、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置について種々検討したところ、ＰＭＯＳトランジスタのチャネル形成位置に着目した。
【００１２】
本発明者らが他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性が悪化する原因について考察した結果、次のようなことが考えられた。上記ＰＭＯＳトランジスタのゲート電極には、通常、Ｎ＋ポリシリコンゲートを使用している（非特許文献３参照。）。一般にゲート電極にＮ＋ポリシリコンゲートを用いた場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのしきい値電圧を適切に設定しようとしたとき、ゲート電極とＮＭＯＳトランジスタ及びＰＭＯＳトランジスタとの仕事関数差や、チャネル領域内の不純物濃度分布の違いによって、ＮＭＯＳトランジスタは表面チャネル型トランジスタとなり、ＰＭＯＳトランジスタは埋め込みチャネル型トランジスタとなることが知られている（非特許文献３参照。）。
【００１３】
また、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタの場合、剥離層に沿って基体層の一部が分離されているため、ゲート電極と反対側、すなわち、剥離層が形成されていた側の基体層の表面は凹凸が大きく、また、基体層の薄膜化工程でのエッチングダメージが残っていると思われる。
【００１４】
図２６は他の基板に接合され、かつ薄膜化された基体層に形成された従来のＭＯＳトランジスタの断面模式図であり、（ａ）はＮＭＯＳトランジスタを示し、（ｂ）はＰＭＯＳトランジスタを示す。図２６（ａ）に示すように、ＮＭＯＳトランジスタ１００は表面チャネル型トランジスタであり、基体層１０３に形成されたソース・ドレイン領域１０４に挟まれた領域で、かつゲート絶縁膜１０２のゲート電極１０１と逆側の近傍にチャネル１０５が形成されるので、ゲート電極１０１と反対側の基体層１０３の表面の影響はほとんど受けない。一方、図２６（ｂ）に示すように、ＰＭＯＳトランジスタ１１０では、正孔に対するポテンシャルが極小となるように、ゲート絶縁膜１１２と基体層１１３のソース・ドレイン領域１１４に挟まれた領域との境界から少し深い位置にチャネル１１５が形成されるため、基体層１１３の厚みがチャネル形成深さと同程度以下の薄さになると、ゲート電極１１１と反対側の基体層１１３表面の表面凹凸や、基体層１１３の薄膜化工程でのエッチングダメージの影響を受けることになる。その結果、ＰＭＯＳトランジスタ１１０のサブスレッシュホールド特性が悪化するものと予想される。
【００１５】
そこで、更に検討したところ、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタとすることにより、すなわち、ＰＭＯＳトランジスタが、基体層のゲート電極側に電気伝導経路を有することにより、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタを含むデバイス部においても、基体層の表面凹凸や、基体層の薄膜化工程でのエッチングダメージの影響を受けること無く、ＰＭＯＳトランジスタのサブスレッシュホールド特性の向上が実現することを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１６】
すなわち、本発明は、基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、素子として、少なくともＰＭＯＳトランジスタを含み、上記ＰＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有する半導体装置である。
【００１７】
これにより、ＰＭＯＳトランジスタが、基体層のゲート電極側に電気伝導経路（チャネル）を有するＭＯＳトランジスタ、すなわち、表面チャネル型ＭＯＳトランジスタとすることができる。これにより、ＰＭＯＳトランジスタにおいてもＮＭＯＳトランジスタと同様に基体層のゲート電極側にチャネルを形成できるので、基体層の膜厚が薄くなっても、ゲート電極と反対側の基体層表面の凹凸や、基体層の薄膜化工程でのエッチングダメージの影響を受けること無く、良好なサブスレッシュホールド特性を得ることが可能となる。なお、基体層のゲート電極側のチャネル形成位置は、基体層のゲート電極側の表面近傍であることが好ましい。より具体的には、基体層のゲート電極側のチャネル形成位置は、ゲート絶縁膜と基体層との界面から０．１ｎｍ以上、５ｎｍ以下の範囲内であることが好ましい。
【００１８】
なお、デバイス部とは、基体層に形成された少なくとも一つ以上の素子で構成される部分であり、デバイス部に含まれる素子の数は特に限定されず、１個から数百万個レベル以上でもよい。すなわち、デバイス部は集積回路であってもよいし、集積回路チップと呼ばれるものであってもよい。また、デバイス部は大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｒａｔｉｏｎ；ＬＳＩ）であってもよい。
【００１９】
このように、本発明によれば、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上させることができるので、ＰＭＯＳトランジスタを含み、かつ基板に接合されたデバイス部を高性能化することができる。したがって、集積度が高い部分（メモリ、ＣＰＵ、制御回路等の微細トランジスタ等）をデバイス部上に形成してデバイス部を集積回路やＬＳＩとし、また、大面積のキャパシタやインダクタ等のサイズの大きな電気素子を基板上に形成するができるので、最終的に基板上で一体化して初めて動作するような半導体装置の最適設計が可能となり、その結果、このような半導体装置を高い良品率及び生産性で製造することが可能となる。
【００２０】
なお、本発明の半導体装置の構成としては、上述の構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各種の形態は、適宜組み合わせて用いてもよい。
【００２１】
上記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去されたものであることが好ましい。これにより、デバイス部の動作速度を高めるとともに寄生容量を低減することが可能となるが、上述のように、基体層の表面に凹凸が形成されてしまうため、従来のＰＭＯＳトランジスタではサブスレッシュホールド特性が悪化することがあった。しかしながら、本発明によれば、このＰＭＯＳトランジスタのサブスレッシュホールド特性の悪化を効果的に抑制することができる。
【００２２】
上記ＰＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタにする方法については特に限定されないが、例えば、ＰＭＯＳトランジスタのゲート電極をＰ＋ポリシリコンで形成する方法（例えば、非特許文献３参照。）を好適に利用することができる。すなわち、上記ＰＭＯＳトランジスタのゲート電極は、少なくとも一部にＰ型導電性を有するポリシリコンを含むことが好ましい。この方法によれば、ＰＭＯＳトランジスタでの正孔に対するエネルギーバンドの状態は、正負極性を逆にすれば、ＮＭＯＳトランジスタでの電子に対するエネルギーバンドの状態と全く同じになるので、ＮＭＯＳトランジスタと同様にＰＭＯＳトランジスタも表面チャネル型ＭＯＳトランジスタとして動作することとなる。
【００２３】
上記デバイス部は、素子として更に、少なくともＮＭＯＳトランジスタを含み、上記ＮＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有することが好ましい。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を表面チャネル型トランジスタとすることができるため、デバイス部にサブスレッシュホールド特性が優れたＣＭＯＳトランジスタを形成することができる。
【００２４】
なお、上記デバイス部に含まれる素子としては特に限定されず、上記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ以外を含んでもよく、例えば、ダイオード、抵抗、バイポーラトランジスタ、キャパシタ、インダクタンス等を含んでもよい。
【００２５】
上記ＰＭＯＳトランジスタと同様に、ＮＭＯＳトランジスタを表面チャネル型ＭＯＳトランジスタにする方法については特に限定されないが、例えば、ＮＭＯＳトランジスタのゲート電極をＮ＋ポリシリコンで形成する方法（例えば、非特許文献３参照。）を好適に利用することができる。すなわち、上記ＮＭＯＳトランジスタのゲート電極は、少なくとも一部にＮ型導電性を有するポリシリコンを含むことが好ましい。
【００２６】
上記基体層の一部を分離除去する方法としては特に厳正されないが、例えば加熱処理を好適に用いることができる。すなわち、上記基体層は、一部が加熱処理によって分離除去されたものであることが好ましい。これにより、剥離層が形成された基体層の一部を容易に分離除去することができる。
【００２７】
上記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去された後、更に薄膜化されたものであることが好ましい。これにより、デバイス部に含まれるＰＭＯＳトランジスタやＮＭＯＳトランジスタが所望の特性を得るために基体層の膜厚を適切に設定することが可能となる。なお、基体層の厚さはＭＯＳトランジスタの特性（しきい値電圧や短チャネル効果等）に密接に関係しており、ＭＯＳトランジスタの微細化が進むほど基体層の厚さは薄くなる傾向にある。ＭＯＳトランジスタが所望の特性を得るためには、基体層を適切な厚さにする必要がある。
【００２８】
上記基板は、デバイス部が接合され得るものであれは特に限定されないが、ガラス基板又は単結晶シリコン基板であることが好ましい。これにより、例えば、ガラス基板を基板に適用した場合には、その基板が透明になることから、本発明の半導体装置を液晶表示装置等の表示装置に適用することが可能となる。
【００２９】
上記基体層は、素子が形成され得る層であれば特に限定されないが、単結晶シリコンや多結晶シリコン等の結晶性の高い半導体を含む層であることが好ましく、より具体的には、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体及びこれらの同族元素を含む混晶、並びに、酸化物半導体からなる群より選ばれる少なくとも一つの半導体を含むことが好ましい。これにより、本発明の半導体装置を発光ダイオード、フォトダイオード、固体素子レーザー等のオプティカルデバイスや、高速動作デバイス、高温動作デバイス等に好適に用いることが可能となる。
【００３０】
上記基体層は、一部が水素及び不活性元素の少なくとも一方を含む剥離層に沿って分離除去されたものであることが好ましい。これにより、剥離層が形成された基体層の一部を容易に分離除去することができる。なお、剥離層は水素のみを含む場合であってもよいし、不活性元素のみを含む場合であってもよい。
【００３１】
上記ＰＭＯＳトランジスタのゲート電極は、少なくとも一部にＰ型導電性を有するポリシリコンを含む場合、Ｐ型不純物元素を含むことが好ましい。これにより、Ｐ型導電性を有するポリシリコンをＰ＋ポリシリコンにすることができるため、ＰＭＯＳトランジスタを容易に表面チャネル型ＭＯＳトランジスタにすることができる。
【００３２】
上記Ｐ型不純物元素は、ホウ素を含むことが好ましい。これにより、ＰＭＯＳトランジスタをより容易に表面チャネル型ＭＯＳトランジスタにすることができる。
【００３３】
上記ＰＭＯＳトランジスタのゲート電極に含まれるＰ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。これにより、ＰＭＯＳトランジスタのチャネル形成位置を基体層のゲート電極側の表面近傍に好適に制御することができる。
【００３４】
上記ＮＭＯＳトランジスタのゲート電極は、少なくとも一部にＮ型導電性を有するポリシリコンを含む場合、Ｎ型不純物元素を含むことが好ましい。これにより、Ｎ型導電性を有するポリシリコンをＮ＋ポリシリコンにすることができるため、ＮＭＯＳトランジスタを容易に表面チャネル型ＭＯＳトランジスタにすることができる。
【００３５】
上記Ｎ型不純物元素は、リン及び砒素の少なくとも一方を含むことが好ましい。これにより、ＮＭＯＳトランジスタをより容易に表面チャネル型ＭＯＳトランジスタにすることができる。なお、Ｎ型不純物元素はリンだけであってもよいし、砒素だけであってもよい。
【００３６】
上記ＮＭＯＳトランジスタのゲート電極に含まれるＮ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。これにより、ＮＭＯＳトランジスタのチャネル形成位置を基体層のゲート電極側の表面近傍に好適に制御することができる。
【００３７】
上記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、上記ＰＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されてもよい。これにより、ＰＭＯＳトランジスタを含むデバイス部によって電気素子を制御することができるため、例えば、電気素子を画素スイッチング素子とすることにより、本発明に係る半導体装置を、駆動回路、制御回路といった周辺ドライバ回路等と画素部とを一体化した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ等のアプリケーションに好適に利用することができる。
【００３８】
上記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、上記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されてもよい。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタでＣＭＯＳトランジスタを構成することができるため、集積度や省消費電力性に優れたデバイス部によって電気素子を制御することができる。
【００３９】
本発明はまた、基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置の製造方法であって、上記製造方法は、素子として、基体層のゲート電極側に導電性経路を有するＰＭＯＳトランジスタを形成するＰＭＯＳトランジスタ形成工程と、ＰＭＯＳトランジスタの少なくとも一部が形成された基体層の一部に剥離用物質を含む剥離層を形成する剥離層形成工程と、剥離層形成工程後に、基板と、ＰＭＯＳトランジスタが形成されたデバイス部とを接合する接合工程と、接合工程後に、剥離層に沿ってＰＭＯＳトランジスタが形成された基体層の一部を分離除去する分離除去工程とを含む半導体装置の製造方法でもある。これにより、本発明に係る半導体装置を容易に製造することができる。
【００４０】
なお、本発明の半導体装置の製造方法としては、上述の工程を必須工程として含むのである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。
【００４１】
上記半導体装置の製造方法は、一部が分離除去された基体層を更に薄膜化する薄膜化工程を含むことが好ましい。これにより、デバイス部に含まれるＰＭＯＳトランジスタが所望の特性を得るために基体層の膜厚を適切に設定することが可能となる。
【００４２】
本発明は更に、本発明の半導体装置又は本発明の半導体装置の製造方法によって製造された半導体装置を備える表示装置でもある。これにより、トランジスタ特性に優れた高密度のデバイス部を備える半導体装置を表示装置に搭載することができるため、表示装置の薄型化、挟額縁化及び高機能化を実現することができる。
【発明の効果】
【００４３】
本発明の半導体装置、その製造方法及び表示装置によれば、他の基板に接合され、かつ薄膜化された基体層に形成されたＰＭＯＳトランジスタのサブスレッシュホールド特性を向上することができる。
【発明を実施するための最良の形態】
【００４４】
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
【００４５】
（実施形態１）
図を参照し、実施形態１の半導体装置の構成について説明する。図１は実施形態１の半導体装置の構造を示す断面模式図である。なお、図１では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを１つずつ示しているが、デバイス部に形成される素子はこれらに限るものではなく、あらゆる半導体素子について適用できる。また、デバイス部に含まれる素子の個数も１個から数百万個レベル以上まで制限はない。
【００４６】
図１に示すように、本実施形態の半導体装置７０は、ガラス基板３８と、ガラス基板３８上に接合されたデバイス部６０と、ガラス基板３８上に形成された能動素子あるいは受動素子等の電気素子４２とを備える。更に、ガラス基板３８、デバイス部６０及び電気素子４２は保護膜３９で覆われるとともに、デバイス部６０に含まれるＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐは、コンタクトホール４０を介してメタル配線（導電層）４１で電気素子４２と電気的に接続されている。
【００４７】
デバイス部６０は、シリコン層（シリコン基板、基体層）１に作り込まれたＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐと、平坦化膜３７と、層間絶縁膜３４と、平坦化膜３１と、金属配線３６とを備える。ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐはシリコン層１に形成され、ＬＯＣＯＳ酸化膜１０によって素子分離される。平坦化膜３７と、層間絶縁膜３４と、平坦化膜３１とはガラス基板３８側からこの順に積層され、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐとガラス基板３８との間に形成される。
【００４８】
ＰＭＯＳトランジスタ５０ｐは、シリコン層１に含まれる、活性領域１３ａ、Ｐ型低濃度不純物領域２３、Ｐ型高濃度不純物領域３０及びゲート酸化膜（ゲート絶縁膜）１６と、ゲート酸化膜１６のシリコン層1と反対側に設けられたゲート電極１７ｐとを備える。Ｐ型高濃度不純物領域３０は、コンタクトホール３５を介してメタル電極３６でメタル配線（導電層）４１と接続される。
【００４９】
一方、ＮＭＯＳトランジスタ５０ｎは、シリコン層１に含まれる、活性領域１３ｂ、Ｎ型低濃度不純物領域２０、Ｎ型高濃度不純物領域２７及びゲート酸化膜１６と、ゲート酸化膜１６のシリコン層1と反対側に設けられたゲート電極１７ｎとを備える。Ｎ型高濃度不純物領域２７は、コンタクトホール３５を介してメタル電極３６でメタル配線（導電層）４１と接続される。
【００５０】
ゲート電極１７ｐはＰ＋ポリシリコンで形成され、一方、ゲート電極１７ｎはＮ＋ポリシリコンで形成されている。これにより、ＰＭＯＳトランジスタ５０ｐ及びＮＭＯＳトランジスタ５０ｎを表面チャネル型トランジスタとすることができるため、チャネルがゲート電極１７ｐ及び１７ｎと反対側のシリコン層１表面の凹凸や、シリコン層１の薄膜化工程でのエッチングダメージの影響を受けること無く、ＰＭＯＳトランジスタ５０ｐ及びＮＭＯＳトランジスタ５０ｎが良好なサブスレッシュホールド特性を得ることが可能となる。
【００５１】
以下、本実施形態の半導体装置の方法について説明する。図２〜２３は、実施形態１の半導体装置の製造工程を示す断面模式図である。
【００５２】
まず、図２に示すように、シリコン基板（基体層）１上に３０ｎｍ程度の熱酸化膜２を形成する。熱酸化膜２はイオン注入工程でのシリコン基板表面の汚染を防ぐことを目的とするものであり、必ずしも必須ではないが、形成することが好ましい。
【００５３】
続いて、図３に示すように、レジスト３をマスクにして、レジスト開口領域であるＮウェル領域を形成する部分にイオン注入によりＮ型不純物元素４を注入する。Ｎ型不純物元素４としては、例えばリンを適用し、注入エネルギーを５０〜１５０ｋｅＶ程度に設定するとともに、ドーズ量を１×１０１２〜５×１０１３ｃｍ−２程度とする。このとき、次工程でＰ型不純物元素をシリコン基板１の主面の全面に注入する場合には、Ｐ型不純物元素によって打ち消される相当分を考慮して、Ｎ型不純物元素４の注入量を追加する。
【００５４】
続いて、図４に示すように、レジスト３除去後にシリコン基板１の主面の全面にＰ型不純物元素５をイオン注入する。Ｐ型不純物元素５としては、例えばボロンを適用し、注入エネルギーを１０〜５０ｋｅＶ程度にするとともに、ドーズ量を１×１０１２〜５×１０１３ｃｍ−２程度とする。なお、ボロンに比べてリンは熱処理に対するシリコン中の拡散係数が小さいため、ボロン注入前に熱処理を行って予めリンをシリコン基板１中に適度に拡散させてもよい。また、Ｎウェル領域となる部分でのＰ型不純物元素５によるＮ型不純物元素４の打ち消しを避けたい場合には、Ｎウェル領域となる部分上にレジストを形成した後、Ｐ型不純物元素５を注入してもよい。この場合は、Ｎウェル領域となる部分へのＮ型不純物元素４の注入時に、Ｐ型不純物元素５による打消しを考慮する必要はない。
【００５５】
続いて、図５に示すように、熱酸化膜２を除去した後、酸化雰囲気中で９００〜１０００℃程度の熱処理をすることにより、３０ｎｍ程度の厚みの熱酸化膜６を形成するとともに、上述の工程でシリコン基板１に注入された不純物元素が拡散し、Ｎウェル領域７及びＰウェル領域８が形成される。
【００５６】
続いて、図６に示すように、ＣＶＤ等により２００ｎｍ程度の厚みの窒化珪素膜９を形成した後、窒化珪素膜９及び熱酸化膜６のパターニングを行う。
【００５７】
続いて、図７に示すように、酸素雰囲気中で９００〜１０００℃程度の熱処理によりＬＯＣＯＳ酸化を行い、２００〜５００ｎｍ程度の厚みのＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０は素子分離用であるが、ＬＯＣＯＳ酸化以外の方法、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等で素子分離を行ってもよい。
【００５８】
続いて、図８に示すように、窒化珪素膜９及び熱酸化膜６を一旦除去した後、酸素雰囲気中で１０００℃程度の熱処理を行って、２０ｎｍ程度の厚みの熱酸化膜１１を形成する。
【００５９】
続いて、図９に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト１２を形成する。更に、ＰＭＯＳトランジスタのしきい値電圧設定のための不純物元素１３をイオン注入によりＮウェル領域７に導入する。このとき、Ｐ＋ポリシリコンゲートにおいて、しきい値電圧を所望の値に調整するため、ＰＭＯＳトランジスタのチャネル注入としては、Ｎ型不純物元素であるリンを１０〜５０ｋｅＶ、１×１０１２〜５×１０１３ｃｍ−２程度のドーズ量でイオン注入を行う。
【００６０】
続いて、図１０に示すように、ＮＭＯＳトランジスタ領域が開口するようにレジスト１４を形成する。更に、ＮＭＯＳトランジスタのしきい値電圧設定のための不純物元素１５をイオン注入によりＰウェル領域８に導入する。このとき、Ｎ＋ポリシリコンゲートにおいて、しきい値電圧を所望の値に調整するため、ＮＭＯＳトランジスタのチャネル注入としてはＰ型不純物であるボロンを１０〜５０ｋｅＶ、１×１０１２〜５×１０１３ｃｍ−２程度のドーズ量でイオン注入を行う。なお、しきい値とチャネル注入量との関係はゲート電極材料及び導電型、その後の熱処理条件によって変化するため、各プロセス条件に合わせてチャネル注入量を設定することが必要である。
【００６１】
続いて、図１１に示すように、レジスト１４及び熱酸化膜１１を一旦除去した後、酸素雰囲気中で１０００℃程度の熱処理を行って、１０〜２０ｎｍ程度の厚みのゲート酸化膜（ゲート絶縁膜）１６を形成する。このとき、上述の工程で注入された不純物元素１３及び１５が拡散し、それぞれ活性領域１３ａ、１５ａが形成される。
【００６２】
続いて、図１２に示すように、ＮＭＯＳトランジスタのゲート電極１７ｎ及びＰＭＯＳトランジスタのゲート電極１７ｐを形成する。ゲート電極１７ｎ及び１７ｐはＣＶＤ等により３００ｎｍ程度の厚みのポリシリコンを堆積させた後、パターニングして形成する。
【００６３】
続いて、図１３に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト１８を形成し、ゲート電極１７ｎをマスクとして、リン等のＮ型不純物元素１９をイオン注入し、Ｎ型低濃度不純物領域２０を形成する。Ｎ型不純物元素１９としてリンを使用した場合、そのイオン注入条件は、例えば注入エネルギー１０〜５０ｋｅＶ、ドーズ量を１×１０１３〜２×１０１４ｃｍ−２程度とする。ＮＭＯＳトランジスタのゲート寸法が短く、チャネル表面に極浅く注入したい場合には、Ｎ型不純物として砒素の注入を行ってもよい。なお、必要に応じてショートチャネル効果抑制のために斜め注入（Ｐ型不純物：例えばボロン等）を行ってもよい。なお、ＮＭＯＳトランジスタのチャネル幅は、１μｍ未満であってもよいが、通常、１〜１００μｍ程度とすればよい。また、ＮＭＯＳトランジスタのチャネル長は、０．１μｍ未満であってもよいが、通常、０．１〜１０μｍ程度とすればよい。
【００６４】
続いて、図１４に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト２１を形成し、ゲート電極１７ｐをマスクとして、ボロン等のＰ型不純物元素２２をイオン注入し、Ｐ型低濃度不純物領域２３を形成する。Ｐ型不純物元素２２としてボロンを使用した場合とし、そのイオン注入条件は、例えばイオン種を４９ＢＦ２＋とし、注入エネルギーを１０〜５０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１４ｃｍ−２程度とする。なお、ボロンは熱拡散係数が大きいため、後工程でのＰＭＯＳトランジスタへのＰ型高濃度不純物注入により注入されたボロンの熱拡散のみでＰＭＯＳの低濃度不純物領域が形成できる場合には、必ずしもＰ型低濃度不純物注入を行わなくてもよい。なお、ＰＭＯＳトランジスタのチャネル幅は、１μｍ未満であってもよいが、通常、１〜１００μｍとすればよい。また、ＰＭＯＳトランジスタのチャネル長は、０．１μｍ未満であってもよいが、通常、０．１〜１０μｍとすればよい。
【００６５】
続いて、図１５に示すように、ＣＶＤ等によりＳｉＯ２膜を形成した後、異方性ドライエッチングを行って、ゲート電極１７ｎ及び１７ｐの両側壁にＳｉＯ２膜からなるサイドウォール２４を形成する。
【００６６】
続いて、図１６に示すように、ＮＭＯＳトランジスタ形成領域が開口するようにレジスト２５を形成し、ゲート電極１７ｎ及びサイドウォール２４をマスクとして、リンや砒素等のＮ型不純物元素２６をイオン注入し、Ｎ型高濃度不純物領域２７を形成する。例えば、砒素をイオン注入する場合、注入エネルギーを２０〜８０ｋｅＶ、ドーズ量を１〜３×１０１５ｃｍ−２程度とする。このとき、ＮＭＯＳトランジスタのゲート電極１７ｎであるポリシリコンゲートにも同時にＮ型不純物元素２６が注入される。ゲート電極１７ｎに含まれるＮ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。後の熱処理工程によって、ＮＭＯＳトランジスタのゲート電極１７ｎがＮ＋ポリシリコンとなる。
【００６７】
続いて、図１７に示すように、ＰＭＯＳトランジスタ形成領域が開口するようにレジスト２８を形成し、ゲート電極１７ｐ及びサイドウォール２４をマスクとして、ボロン等のＰ型不純物元素２９をイオン注入し、Ｐ型高濃度不純物領域３０を形成する。例えば、ボロン（４９ＢＦ２＋）をイオン注入する場合、注入エネルギーを１０〜６０ｋｅＶ、ドーズ量を１〜３×１０１５ｃｍ−２程度とする。このとき、ＰＭＯＳトランジスタのゲート電極１７ｐであるポリシリコンゲートにも同時にＰ型不純物元素２９が注入される。ゲート電極１７ｐに含まれるＰ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることが好ましい。その後、活性化熱処理を行い、イオン注入された不純物元素の活性化を行う。熱処理としては、例えば９００℃で１０分間の処理を行う。これにより、ＮＭＯＳトランジスタのゲート電極１７ｎはＮ＋ポリシリコン、ＰＭＯＳトランジスタのゲート電極１７ｐはＰ＋ポリシリコンで形成されることになる。
【００６８】
続いて、図１８に示すように、ゲート電極１７ｎ及び１７ｐとサイドウォール２４とを覆うようにＳｉＯ２等の絶縁膜を形成後、ＣＭＰ等により平坦化して、厚さ６００ｎｍ程度の平坦化膜３１を形成する。
【００６９】
続いて、図１９に示すように、水素、及び、Ｈｅ、Ｎｅ等不活性元素の少なくとも１つを含む剥離用物質３２をイオン注入によりシリコン基板１中に注入して、Ｎウェル領域７及びＰウェル領域８に剥離層３３を形成する。注入条件としては、例えば水素の場合、ドーズ量を２×１０１６〜１×１０１７ｃｍ−２とし、注入エネルギーを１００〜２００ｋｅＶ程度とする。
【００７０】
続いて、図２０に示すように、層間絶縁膜３４を形成後、コンタクトホール３５を開口し、メタル電極３６を形成する。なお、剥離用物質３２のイオン注入前に形成する平坦化膜３１の膜厚を厚めにすることにより、層間絶縁膜３４を形成せずにコンタクトホール３５、メタル電極３６を形成してもよい。
【００７１】
続いて、図２１に示すように、ＣＶＤ等により絶縁膜を堆積させた後、ＣＭＰ等により表面を研磨して平坦化膜３７を形成する。更に、平坦化膜３７の表面をＳＣ１等により洗浄した後、同じくＳＣ１等により洗浄したガラス基板３８に位置合せして、ファンデルワールス力、水素結合等による自己接合によって、平坦化膜３７とガラス基板３８とを貼り合わせ、接合する。
【００７２】
続いて、図２２に示すように、４００〜６００℃程度の熱処理を行うことで、剥離層３３に沿ってシリコン基板１の一部が分離除去され、ガラス基板３８上に薄膜化されたＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐを含むデバイス部６０が転写される。
【００７３】
続いて、図２３に示すように、剥離層３３をエッチング等により取り除いた後、ＬＯＣＯＳ酸化膜１０が露出するまでシリコン層１をエッチングする。これにより、デバイス部６０に含まれるＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐが素子分離されるとともに、シリコン層１が更に薄膜化される。なお、ＬＯＣＯＳ酸化膜１０が露出するまでシリコン層１をエッチングする工程は必ずしも必須ではない。また、剥離層３３をエッチング等により取り除く工程も必ずしも必須ではなく、剥離層３３が残存してもよいが、残存しないことが好ましい。更に、シリコン層１の膜厚は、１０〜１００ｎｍとすればよい。続いて、露出したシリコン層１の表面を保護し、電気絶縁性を確保するため、保護膜３９を形成する。
【００７４】
この後、図１に示すように、コンタクトホール４０形成後、メタル配線（導電層）４１を形成することによって、貼り合わせ前にガラス基板３８上にあらかじめ形成しておいた能動素子あるいは受動素子等の電気素子４２と電気的に接続を取ることで、本実施形態の半導体装置７０を製造することができる。
【００７５】
なお、本実施形態によれば、ＰＭＯＳトランジスタ５０ｐにおいてはシリコン層１のゲート電極１７ｐ側の表面から０．１ｎｍ以上、５ｎｍ以下の領域にチャネルを形成するとともに、ＮＭＯＳトランジスタ５０ｎにおいてはシリコン層１のゲート電極１７ｎ側の表面から０．１ｎｍ以上、５ｎｍ以下の領域にチャネルを形成することができる。
【００７６】
図２４は実施形態１の半導体装置のデバイス部を示す平面模式図である。図２３のＰＭＯＳトランジスタの断面図は図２４のＡ−Ｂ線に沿った断面に相当し、ＮＭＯＳトランジスタの断面図は図２４のＣ−Ｄ線に沿った断面に相当する。すなわち、本実施形態の半導体装置はＮＭＯＳトランジスタ５０ｎとＰＭＯＳトランジスタ５０ｐとのＣＭＯＳ構成を有する。具体的には、入力電圧が印加される金属配線３６ｉが、コンタクト部３５ｇを介してゲート電極１７ｎ及びゲート電極１７ｐに電気的に接続されている。また、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのドレイン領域は、それぞれコンタクト部３５ｏ及び３５ｑを介して出力電圧が取り出される金属配線３６ｏに電気的に接続されている。更に、ＮＭＯＳトランジスタ５０ｎのソース領域は、コンタクト部３５ｎを介して金属配線３６ｎに電気的に接続されており、一方、ＰＭＯＳトランジスタ５０ｐのソース領域は、コンタクト部３５ｐを介して金属配線３６ｐに電気的に接続されている。
【００７７】
図２４において、金属配線３６ｏ、３６ｎ及び３６ｐは、図１におけるメタル電極３６に対応する。また、コンタクト部３５ｎ、３５ｐ、３５ｏ及び３５ｑは、図１におけるコンタクトホール３５に対応する。更に、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのドレイン領域は、それぞれ図１におけるＮ型高濃度不純物領域２７及びＰ型高濃度不純物領域３０に対応する。そして、ＮＭＯＳトランジスタ５０ｎ及びＰＭＯＳトランジスタ５０ｐのソース領域は、それぞれ図１におけるＮ型高濃度不純物領域２７及びＰ型高濃度不純物領域３０に対応する。なお、金属配線３６ｉについても、図１におけるメタル電極３６と同じ配線層により形成されるとともに、コンタクト部３５ｇについても、図１におけるコンタクトホール３５と同様に形成されている。
【００７８】
以上、図を参照して実施形態１の半導体装置について詳細に説明したが、本発明はこれに限定されず、ポリシリコン以外の材料、例えば、金属材料をゲート電極として用いてもよい。金属材料をゲート電極として用いた場合、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれが表面チャネル動作を行うように、適切な仕事関数を有する金属材料をＮＭＯＳ、ＰＭＯＳトランジスタに対して別々に形成する。金属材料としては、単体の金属、金属窒化物、合金、シリサイド等を使用することができる。より具体的には、例えば、ＮＭＯＳトランジスタのゲート電極には、ＴａＳｉＮ、Ｔａ、ＴａＮ、ＴａＴｉ、ＨｆＳｉ、ＥｒＳｉ、ＥｒＧｅ、ＮｉＳｉ等を使用することができる。一方、ＰＭＯＳトランジスタのゲート電極には、ＴｉＮ、Ｒｕ、ＴａＧｅ２、ＰｔＳｉ、ＮｉＧｅ、ＰｔＧｅ、ＮｉＳｉ等を使用することができる。
【図面の簡単な説明】
【００７９】
【図１】実施形態１の半導体装置の構造を示す断面模式図である。
【図２】実施形態１の半導体装置の製造工程を示す断面模式図である（熱酸化膜の形成）。
【図３】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型不純物元素のイオン注入）。
【図４】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型不純物元素のイオン注入）。
【図５】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎウェル領域及びＰウェル領域の形成）。
【図６】実施形態１の半導体装置の製造工程を示す断面模式図である（窒化珪素膜の形成）。
【図７】実施形態１の半導体装置の製造工程を示す断面模式図である（ＬＯＣＯＳ酸化膜の形成）。
【図８】実施形態１の半導体装置の製造工程を示す断面模式図である（熱酸化膜の形成）。
【図９】実施形態１の半導体装置の製造工程を示す断面模式図である（ＰＭＯＳトランジスタのチャネル注入）。
【図１０】実施形態１の半導体装置の製造工程を示す断面模式図である（ＮＭＯＳトランジスタのチャネル注入）。
【図１１】実施形態１の半導体装置の製造工程を示す断面模式図である（ゲート酸化膜の形成）。
【図１２】実施形態１の半導体装置の製造工程を示す断面模式図である（ゲート電極の形成）。
【図１３】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型低濃度不純物領域の形成）。
【図１４】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型低濃度不純物領域の形成）。
【図１５】実施形態１の半導体装置の製造工程を示す断面模式図である（サイドウォールの形成）。
【図１６】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｎ型高濃度不純物領域の形成）。
【図１７】実施形態１の半導体装置の製造工程を示す断面模式図である（Ｐ型高濃度不純物領域の形成）。
【図１８】実施形態１の半導体装置の製造工程を示す断面模式図である（平坦化膜の形成）。
【図１９】実施形態１の半導体装置の製造工程を示す断面模式図である（剥離層の形成）。
【図２０】実施形態１の半導体装置の製造工程を示す断面模式図である（層間絶縁膜、コンタクトホール及びメタル電極の形成）。
【図２１】実施形態１の半導体装置の製造工程を示す断面模式図である（ガラス基板への接合）。
【図２２】実施形態１の半導体装置の製造工程を示す断面模式図である（デバイス部の転写）。
【図２３】実施形態１の半導体装置の製造工程を示す断面模式図である（素子分離）。
【図２４】実施形態１の半導体装置のデバイス部を示す平面模式図である。
【図２５】他の基板に接合され、かつ薄膜化された単結晶シリコン層に形成された従来のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの動作特性を示したグラフである。
【図２６】他の基板に接合され、かつ薄膜化された基体層に形成された従来のＭＯＳトランジスタの断面模式図であり、（ａ）はＮＭＯＳトランジスタを示し、（ｂ）はＰＭＯＳトランジスタを示す。
【符号の説明】
【００８０】
１、１０３、１１３：シリコン層（シリコン基板、基体層）
２、６、１１：熱酸化膜
３、１２、１４、１８、２１、２５、２８：レジスト
４：Ｎ型不純物元素
５：Ｐ型不純物元素
７、７ｐ：Ｎウェル領域
８：Ｐウェル領域
９：窒化珪素膜
１０：ＬＯＣＯＳ酸化膜
１３、１５：不純物元素
１３ａ、１５ａ：活性領域
１６、１０２、１１２：ゲート酸化膜（ゲート絶縁膜）
１７、１７ｎ、１７ｐ、１０１、１１１：ゲート電極
１９、２６：Ｎ型不純物元素
２０：Ｎ型低濃度不純物領域
２２、２９：Ｐ型不純物元素
２３：Ｐ型低濃度不純物領域
２４：サイドウォール
２７：Ｎ型高濃度不純物領域
３０：Ｐ型高濃度不純物領域
３１、３７：平坦化膜
３２：剥離用物質
３３：剥離層
３４：層間絶縁膜
３５、４０：コンタクトホール
３５ｇ、３５ｎ、３５ｐ、３５ｏ、３５ｑ：コンタクト部
３６：メタル電極
３６ｉ、３６ｏ：金属配線
３８：ガラス基板
３９：保護膜
４１：メタル配線（導電層）
４２：電気素子
５０ｐ、１１０：ＰＭＯＳトランジスタ
５０ｎ、１００：ＮＭＯＳトランジスタ
６０：デバイス部
７０：半導体装置
１０４、１１４：ソース・ドレイン領域
１０５、１１５：チャネル
【特許請求の範囲】
【請求項１】
基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、
該デバイス部は、素子として、少なくともＰＭＯＳトランジスタを含み、
該ＰＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有することを特徴とする半導体装置。
【請求項２】
前記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去されたものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＰＭＯＳトランジスタのゲート電極は、少なくとも一部にＰ型導電性を有するポリシリコンを含むことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記デバイス部は、素子として更に、少なくともＮＭＯＳトランジスタを含み、
該ＮＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ＮＭＯＳトランジスタのゲート電極は、少なくとも一部にＮ型導電性を有するポリシリコンを含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記基体層は、一部が加熱処理によって分離除去されたものであることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去された後、更に薄膜化されたものであることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記基板は、ガラス基板又は単結晶シリコン基板であることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記基体層は、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体及びこれらの同族元素を含む混晶、並びに、酸化物半導体からなる群より選ばれる少なくとも一つの半導体を含むことを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記基体層は、一部が水素及び不活性元素の少なくとも一方を含む剥離層に沿って分離除去されたものであることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記ＰＭＯＳトランジスタのゲート電極は、Ｐ型不純物元素を含むことを特徴とする請求項３記載の半導体装置。
【請求項１２】
前記Ｐ型不純物元素は、ホウ素を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記ＰＭＯＳトランジスタのゲート電極に含まれるＰ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１４】
前記ＮＭＯＳトランジスタのゲート電極は、Ｎ型不純物元素を含むことを特徴とする請求項５記載の半導体装置。
【請求項１５】
前記Ｎ型不純物元素は、リン及び砒素の少なくとも一方を含むことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記ＮＭＯＳトランジスタのゲート電極に含まれるＮ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることを特徴とする請求項１４又は１５記載の半導体装置。
【請求項１７】
前記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、
前記ＰＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されることを特徴とする請求項１〜１６のいずれかに記載の半導体装置。
【請求項１８】
前記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されることを特徴とする請求項４〜１７のいずれかに記載の半導体装置。
【請求項１９】
基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置の製造方法であって、
該製造方法は、素子として、基体層のゲート電極側に導電性経路を有するＰＭＯＳトランジスタを形成するＰＭＯＳトランジスタ形成工程と、
ＰＭＯＳトランジスタの少なくとも一部が形成された基体層の一部に剥離用物質を含む剥離層を形成する剥離層形成工程と、
剥離層形成工程後に、基板と、ＰＭＯＳトランジスタが形成されたデバイス部とを接合する接合工程と、
接合工程後に、剥離層に沿ってＰＭＯＳトランジスタが形成された基体層の一部を分離除去する分離除去工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記半導体装置の製造方法は、一部が分離除去された基体層を更に薄膜化する薄膜化工程を含むことを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
請求項１〜１８のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
【請求項２２】
請求項１９又は２０記載の半導体装置の製造方法によって製造された半導体装置を備えることを特徴とする表示装置。
【請求項１】
基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、
該デバイス部は、素子として、少なくともＰＭＯＳトランジスタを含み、
該ＰＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有することを特徴とする半導体装置。
【請求項２】
前記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去されたものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＰＭＯＳトランジスタのゲート電極は、少なくとも一部にＰ型導電性を有するポリシリコンを含むことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記デバイス部は、素子として更に、少なくともＮＭＯＳトランジスタを含み、
該ＮＭＯＳトランジスタは、基体層のゲート電極側に電気伝導経路を有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ＮＭＯＳトランジスタのゲート電極は、少なくとも一部にＮ型導電性を有するポリシリコンを含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記基体層は、一部が加熱処理によって分離除去されたものであることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記基体層は、一部が剥離用物質を含む剥離層に沿って分離除去された後、更に薄膜化されたものであることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記基板は、ガラス基板又は単結晶シリコン基板であることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記基体層は、単結晶シリコン半導体、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体及びこれらの同族元素を含む混晶、並びに、酸化物半導体からなる群より選ばれる少なくとも一つの半導体を含むことを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記基体層は、一部が水素及び不活性元素の少なくとも一方を含む剥離層に沿って分離除去されたものであることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記ＰＭＯＳトランジスタのゲート電極は、Ｐ型不純物元素を含むことを特徴とする請求項３記載の半導体装置。
【請求項１２】
前記Ｐ型不純物元素は、ホウ素を含むことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記ＰＭＯＳトランジスタのゲート電極に含まれるＰ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることを特徴とする請求項１１又は１２記載の半導体装置。
【請求項１４】
前記ＮＭＯＳトランジスタのゲート電極は、Ｎ型不純物元素を含むことを特徴とする請求項５記載の半導体装置。
【請求項１５】
前記Ｎ型不純物元素は、リン及び砒素の少なくとも一方を含むことを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記ＮＭＯＳトランジスタのゲート電極に含まれるＮ型不純物元素の濃度は、１×１０１９〜１×１０２２ｃｍ−３であることを特徴とする請求項１４又は１５記載の半導体装置。
【請求項１７】
前記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、
前記ＰＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されることを特徴とする請求項１〜１６のいずれかに記載の半導体装置。
【請求項１８】
前記半導体装置は、デバイス部以外の基板上に形成された電気素子を有し、
前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、基板上に形成された導電層を介して電気素子と電気的に接続されることを特徴とする請求項４〜１７のいずれかに記載の半導体装置。
【請求項１９】
基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置の製造方法であって、
該製造方法は、素子として、基体層のゲート電極側に導電性経路を有するＰＭＯＳトランジスタを形成するＰＭＯＳトランジスタ形成工程と、
ＰＭＯＳトランジスタの少なくとも一部が形成された基体層の一部に剥離用物質を含む剥離層を形成する剥離層形成工程と、
剥離層形成工程後に、基板と、ＰＭＯＳトランジスタが形成されたデバイス部とを接合する接合工程と、
接合工程後に、剥離層に沿ってＰＭＯＳトランジスタが形成された基体層の一部を分離除去する分離除去工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２０】
前記半導体装置の製造方法は、一部が分離除去された基体層を更に薄膜化する薄膜化工程を含むことを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
請求項１〜１８のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
【請求項２２】
請求項１９又は２０記載の半導体装置の製造方法によって製造された半導体装置を備えることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１１−１０８６７３（Ｐ２０１１−１０８６７３Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００８−６３２９１（Ｐ２００８−６３２９１）
【出願日】平成２０年３月１２日（２００８．３．１２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２０年３月１２日（２００８．３．１２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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