半導体装置及びその製造方法
【課題】ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できるＣＭＩＳトランジスタを有する半導体装置を提供する。
【解決手段】ｐチャネルトランジスタは、半導体基板１００における第１の領域上に形成された第１のゲート構造１５０Ａと、第１のゲート構造１５０Ａの側壁上に形成された第１のスペーサ構造とを有する。ｎチャネルトランジスタは、半導体基板１００における第２の領域上に形成された第２のゲート構造１５０Ｂと、第２のゲート構造１５０Ｂの側壁上に形成された第２のスペーサ構造とを有する。第１のスペーサ構造における第１のゲート構造１５０Ａの側壁との接触部分の含有酸素濃度は、第２のスペーサ構造における第２のゲート構造１５０Ｂの側壁との接触部分の含有酸素濃度よりも高い。
【解決手段】ｐチャネルトランジスタは、半導体基板１００における第１の領域上に形成された第１のゲート構造１５０Ａと、第１のゲート構造１５０Ａの側壁上に形成された第１のスペーサ構造とを有する。ｎチャネルトランジスタは、半導体基板１００における第２の領域上に形成された第２のゲート構造１５０Ｂと、第２のゲート構造１５０Ｂの側壁上に形成された第２のスペーサ構造とを有する。第１のスペーサ構造における第１のゲート構造１５０Ａの側壁との接触部分の含有酸素濃度は、第２のスペーサ構造における第２のゲート構造１５０Ｂの側壁との接触部分の含有酸素濃度よりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＣＭＩＳ（complementary metal insulator semiconductor ）トランジスタのゲート構造を構成するゲート絶縁膜及びゲート電極として、従来のシリコン酸化膜及びポリシリコン膜に代えて、高誘電率酸化膜及び金属含有膜（いわゆるhigh-k／メタル構造）を用いる技術が提案されている。
【０００３】
しかしながら、high-k／ポリシリコン構造やhigh-k／メタル構造は、その界面や側面が酸化されやすいという短所を有している。例えば、ゲート構造の側壁に設けられるスペーサ構造として、シリコン酸化膜からなる従来のオフセットスペーサを用いた場合、ゲート構造の界面や側面等に固定電荷が発生して、ゲート電極の実効仕事関数が変化する。その結果、ゲート端部の影響が顕著となる短チャネル領域（例えばゲート長が１００ｎｍ以下のゲート構造）において、閾値電圧が大きく変化する。また、シリコン酸化膜からなる従来のオフセットスペーサを用いた場合、ゲート構造中の金属含有膜が酸化されてしまうという問題点もある。
【０００４】
それに対して、非特許文献１や特許文献１には、オフセットスペーサとして、従来のシリコン酸化膜に代えて、非酸化性のシリコン窒化膜を用いる技術が提案されている。
【０００５】
他方、スペーサ構造として、従来、シリコン窒化膜からなるサイドウォールスペーサも用いられてきたが、これは、微細化に伴ってフリンジ容量の相対的な増大をもたらし、その結果、駆動能力向上を妨げる一因となりつつある。
【０００６】
それに対して、非特許文献２には、サイドウォールスペーサ材料として、シリコン窒化膜よりも誘電率の低い材料を用いる技術が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６０４９１１４号明細書
【非特許文献】
【０００８】
【非特許文献１】T. Watanabe 他、Impact of Hf Concentration on Performance and Reliability for HfSiON-CMOSFET、2004 International Electron Devices Meeting 、2004年12月、p.507-510
【非特許文献２】C.H.Ko 他、A Novel CVD-SiBCN Low-K Spacer Technology for High-Speed Applications、2008 Symposium on VLSI Technology Digest of Technical Papers、2008年６月、p.108-109
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図６（ａ）は、シリコン酸化膜からなるオフセットスペーサを用いた従来のＣＭＯＳ（complementary metal oxide semiconductor ）トランジスタの断面構成を示している。図６（ａ）に示すように、ＳＴＩ（shallow trench isolation）１１によって半導体基板１０がＮＭＯＳ領域１０ＡとＰＭＯＳ領域１０Ｂとに区画されている。ＮＭＯＳ領域１０Ｂ上には、下層のＳｉＯＮ膜１２Ａ及び上層のhigh-k膜１３Ａからなるゲート絶縁膜１４Ａを介して、金属含有膜からなるメタルゲート電極１５Ａが形成されている。ＰＭＯＳ領域１０Ｂ上には、下層のＳｉＯＮ膜１２Ｂ及び上層のhigh-k膜１３Ｂからなるゲート絶縁膜１４Ｂを介して、金属含有膜からなるメタルゲート電極１５Ｂが形成されている。ここで、メタルゲート電極１５Ａ及び１５Ｂに代えて、ゲート１４Ａ及び１４Ｂと接する下層の金属含有膜と上層のポリシリコン膜とからなる多層膜ゲート電極を形成してもよい。ゲート絶縁膜１４Ａ及びメタルゲート電極１５ＡからなるＮＭＯＳゲート構造の側壁上には、シリコン酸化膜からなるオフセットスペーサ１６Ａ、Ｌ字サイドウォールスペーサ１７Ａ及びＬＤＤ（lightly doped drain ）サイドウォールスペーサ１８Ａが順次形成されている。ゲート絶縁膜１４Ｂ及びメタルゲート電極１５ＢからなるＰＭＯＳゲート構造の側壁上には、シリコン酸化膜からなるオフセットスペーサ１６Ｂ、Ｌ字サイドウォールスペーサ１７Ｂ及びＬＤＤ（lightly doped drain ）サイドウォールスペーサ１８Ｂが順次形成されている。ＮＭＯＳ領域１０Ａにおけるスペーサ構造の下側にはｎ型ＬＤＤ領域１９Ａが形成されていると共に、ｎ型ＬＤＤ領域１９Ａの外側にはｎ型ソース・ドレイン領域２０Ａが形成されている。ＰＭＯＳ領域１０Ｂにおけるスペーサ構造の下側にはｐ型ＬＤＤ領域１９Ｂが形成されていると共に、ｐ型ＬＤＤ領域１９Ｂの外側にはｎ型ソース・ドレイン領域２０Ｂが形成されている。
【００１０】
図６（ａ）に示す従来のＣＭＯＳトランジスタのように、オフセットスペーサにシリコン酸化膜を用いた場合、前述のように、ゲート構造の界面や側面等に負の固定電荷が発生して、ゲート電極の実効仕事関数が変化する。図７（ａ）は、ゲート構造中に固定電荷が発生する前の仕事関数（ＷＦ）を示し、図７（ｂ）は、ゲート構造中に負の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示している。尚、図７（ａ）及び（ｂ）において、ＰＳはポリシリコン電極、Ｍｅｔａｌは金属電極、ＨＫはhigh-k層、ＩＬは界面層、Ｓｉ−ｓｕｂはシリコン基板、ＣＢは伝導帯、ＶＢは価電子帯を表す。図７（ｂ）に示すように、ゲート構造中に負の固定電荷が発生すると、実効仕事関数は通常増大する。これは、閾値電圧からみれば、ｎチャネルトランジスタでは閾値電圧の絶対値が増大して不利になる一方、ｐチャネルトランジスタでは閾値電圧の絶対値が減少して有利になる。
【００１１】
図８（ａ）は、界面層及びＨｆＳｉＯＮからなるhigh-k層の積層構造を持つゲート絶縁膜と、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極とから構成されたゲート構造の側壁上に、シリコン酸化膜（ＳｉＯ2 膜）からなるオフセットスペーサ（ＯＳＳ）が形成された場合に、ゲート絶縁膜中に負の固定電荷（Ｆｉｘ ｃｈａｒｇｅ）が生じている様子を示している。また、図８（ｂ）は、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのオフセットスペーサにＳｉＯ2 膜を用いた場合におけるゲート長と閾値電圧との関係を示している。図８（ｂ）に示すように、オフセットスペーサにＳｉＯ2 膜を用いた場合、ｎチャネルトランジスタでは閾値電圧の絶対値が増大している一方、ｐチャネルトランジスタでは閾値電圧の絶対値が減少している。
【００１２】
図６（ｂ）は、シリコン酸化膜からなるオフセットスペーサを用いた従来のＣＭＯＳトランジスタの断面構成を示している。尚、図６（ｂ）において、図６（ａ）に示す従来のＣＭＯＳトランジスタと同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図６（ｂ）に示す従来のＣＭＯＳトランジスタが、図６（ａ）に示す従来のＣＭＯＳトランジスタと異なっている点は、ゲート絶縁膜１４Ａ及びメタルゲート電極１５ＡからなるＮＭＯＳゲート構造の側壁上に、シリコン酸化膜からなるオフセットスペーサ１６Ａに代えて、非酸化性のシリコン窒化膜からなるオフセットスペーサ２１Ａが形成されていると共に、ゲート絶縁膜１４Ｂ及びメタルゲート電極１５ＢからなるＰＭＯＳゲート構造の側壁上に、シリコン酸化膜からなるオフセットスペーサ１６Ｂに代えて、非酸化性のシリコン窒化膜からなるオフセットスペーサ２１Ｂが形成されていることである。
【００１３】
図６（ｂ）に示す従来のＣＭＯＳトランジスタのように、オフセットスペーサに非酸化性のシリコン窒化膜を用いた場合、ゲート構造の界面や側面等に、（シリコン酸化膜を用いた場合と比べて）相対的に正の固定電荷が発生して、ゲート電極の実効仕事関数が変化する。図７（ａ）は、ゲート構造中に固定電荷が発生する前の仕事関数（ＷＦ）を示し、図７（ｃ）は、ゲート構造中に正の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示している。尚、図７（ａ）及び（ｃ）において、ＰＳはポリシリコン電極、Ｍｅｔａｌは金属電極、ＨＫはhigh-k層、ＩＬは界面層、Ｓｉ−ｓｕｂはシリコン基板、ＣＢは伝導帯、ＶＢは価電子帯を表す。図７（ｃ）に示すように、ゲート構造中に正の固定電荷が発生すると、実効仕事関数は通常減少する。これは、閾値電圧からみれば、ｎチャネルトランジスタでは閾値電圧の絶対値が減少して有利になる一方、ｐチャネルトランジスタでは閾値電圧の絶対値が増加して不利になる。
【００１４】
図８（ｂ）は、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのオフセットスペーサにＳｉＮ膜を用いた場合におけるゲート長と閾値電圧との関係を示している。図８（ｂ）に示すように、オフセットスペーサにＳｉＮ膜を用いた場合、ｎチャネルトランジスタでは閾値電圧の絶対値が減少している一方、ｐチャネルトランジスタでは閾値電圧の絶対値が増加している。
【００１５】
尚、フリンジ容量の観点からは、オフセットスペーサとして、シリコン酸化膜に代えてシリコン窒化膜を用いると、シリコン窒化膜の誘電率がシリコン酸化膜の誘電率よりも高いことに起因して容量が増大してしまうというデメリットが生じる。
【００１６】
前記に鑑み、本発明は、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できるＣＭＩＳトランジスタを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するために種々の検討を行った結果、本願発明者らは、ｐチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造材料として、例えばシリコン酸化膜等の酸化性絶縁膜を用いる一方、ｎチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造材料として、例えばシリコン窒化膜等の非酸化性絶縁膜を用いるという発明を想到した。
【００１８】
すなわち、本発明に係る半導体装置は、半導体基板における第１の領域上に形成された第１のゲート構造と、前記第１のゲート構造の側壁上に形成された第１のスペーサ構造とを有するｐチャネルトランジスタと、前記半導体基板における第２の領域上に形成された第２のゲート構造と、前記第２のゲート構造の側壁上に形成された第２のスペーサ構造とを有するｎチャネルトランジスタとを備え、前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高い。
【００１９】
本発明に係る半導体装置によると、ｐチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度（具体的には酸素のatomic ％：以下同じ）が高いため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度が低いため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。
【００２０】
本発明に係る半導体装置において、前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接する第１のオフセットスペーサを含み、前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを含んでいてもよい。この場合、前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して形成され且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含んでいてもよい。或いは、前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して形成され且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含んでいてもよい。尚、前記第１のオフセットスペーサ及び前記第２のオフセットスペーサのそれぞれの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。
【００２１】
本発明に係る半導体装置において、前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するオフセットスペーサを含み、前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを含んでいてもよい。この場合、前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含んでいてもよい。また、本発明に係る半導体装置において、前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するサイドウォールスペーサを含み、前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを含んでいてもよい。この場合、前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含んでいてもよい。尚、前記オフセットスペーサの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。また、前記サイドウォールスペーサは、Ｌ字サイドウォールスペーサであるか、ＬＤＤサイドウォールスペーサであるか、又は、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサの順に形成された積層サイドウォールスペーサであってもよい。
【００２２】
本発明に係る半導体装置において、前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分は、シリコン酸化膜又はシリコン酸窒化膜から構成されていてもよい。このようにすると、ｐチャネルトランジスタのゲート電極の実効仕事関数を確実に増大させ、それにより、ｐチャネルトランジスタの閾値電圧の絶対値を確実に減少させることができる。また、本発明に係る半導体装置において、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分は、シリコン窒化膜、又は酸素を実質的に含まない比誘電率８未満の低誘電率絶縁膜から構成されていてもよい。このようにすると、ｎチャネルトランジスタのゲート電極の実効仕事関数を確実に減少させ、それにより、ｎチャネルトランジスタの閾値電圧の絶対値を確実に減少させることができる。この場合、前記低誘電率絶縁膜は、ＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜であってもよい。尚、本発明に係る半導体装置において、ＣＭＩＳ全体として、スペーサ構造への比誘電率の高い材料の使用を最小限に抑制することにより、或いは、スペーサ構造への低誘電率材料の使用を促進することにより、フリンジ容量を抑えて駆動能力を向上させることができる。
【００２３】
本発明に係る半導体装置において、前記第１のゲート構造及び前記第２のゲート構造はそれぞれ、高誘電率絶縁膜、及び前記高誘電率絶縁膜上に形成された金属含有膜を含んでいてもよい。
【００２４】
また、本発明に係る半導体装置の製造方法は、半導体基板におけるｐチャネルトランジスタ形成領域及びｎチャネルトランジスタ形成領域のそれぞれの上に第１のゲート構造及び第２のゲート構造を形成するゲート形成工程と、前記第１のゲート構造及び前記第２のゲート構造のそれぞれの側壁上に第１のスペーサ構造及び第２のスペーサ構造を形成するスペーサ形成工程とを備え、前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高い。
【００２５】
本発明に係る半導体装置の製造方法によると、ｐチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度が高いため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度が低いため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。尚、各トランジスタのゲート構造の形成順は特に限定されるものではなく、例えば、各トランジスタのゲート絶縁膜及びゲート電極にそれぞれ同じ材料を用いて各トランジスタのゲート構造を同時に形成してもよい。
【００２６】
本発明に係る半導体装置の製造方法において、前記スペーサ形成工程は、前記第１のゲート構造の側壁と接する第１のオフセットスペーサを形成する工程と、前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを形成する工程とを含んでいてもよい。ここで、各オフセットスペーサの形成順は特に限定されるものではなく、第１のオフセットスペーサを形成してから第２のオフセットスペーサを形成してもよいし、第２のオフセットスペーサを形成してから第１のオフセットスペーサを形成してもよい。また、前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成してもよい。ここで、前記第１のゲート構造の側壁上に形成した当該他のオフセットスペーサをさらに除去してもよい。或いは、前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成してもよい。ここで、前記第２のゲート構造の側壁上に形成した当該他のオフセットスペーサをさらに除去してもよい。さらに、前記スペーサ形成工程は、前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して第１のサイドウォールスペーサを形成する工程と、前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して第２のサイドウォールスペーサを形成する工程とを含んでいてもよい。ここで、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含んでいてもよいし、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去してもよい。
【００２７】
本発明に係る半導体装置の製造方法において、前記スペーサ形成工程は、前記第１のゲート構造の側壁と接するオフセットスペーサを形成する工程と、前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを形成する工程とを含んでいてもよい。この場合、前記オフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成してもよい。また、本発明に係る半導体装置の製造方法において、前記スペーサ形成工程は、前記第１のゲート構造の側壁と接するサイドウォールスペーサを形成する工程と、前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを形成する工程とを含んでいてもよい。この場合、前記オフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成してもよい。尚、前記サイドウォールスペーサ及び前記他のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含んでいてもよいし、前記サイドウォールスペーサ及び前記他のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去してもよい。
【発明の効果】
【００２８】
本発明に係る半導体装置によると、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できる高性能化ＣＭＩＳトランジスタを有する半導体装置を得ることができる。
【００２９】
また、本発明に係る半導体装置の製造方法によると、性能のみならず加工性の観点でも優れた前述の半導体装置を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｄ）はそれぞれ、第１の実施形態の変形例に係る半導体装置の断面図である。
【図４】図４（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）はそれぞれ、第２の実施形態の変形例に係る半導体装置の断面図である。
【図６】図６（ａ）、（ｂ）はそれぞれ、従来の半導体装置の断面図である。
【図７】図７（ａ）は、ゲート構造中に固定電荷が発生する前の仕事関数（ＷＦ）を示す図であり、図７（ｂ）は、ゲート構造中に負の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示す図であり、図７（ｃ）は、ゲート構造中に正の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示す図である。
【図８】図８（ａ）は、界面層及びＨｆＳｉＯＮからなるhigh-k層の積層構造を持つゲート絶縁膜と、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極とから構成されたゲート構造の側壁上に、シリコン酸化膜（ＳｉＯ2 膜）からなるオフセットスペーサ（ＯＳＳ）が形成された場合に、ゲート絶縁膜中に負の固定電荷（Ｆｉｘ ｃｈａｒｇｅ）が生じている様子を示す図であり、図８（ｂ）は、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのオフセットスペーサにＳｉＯ2 膜及びＳｉＮ膜をそれぞれ用いた場合におけるゲート長と閾値電圧との関係を示す図である。
【発明を実施するための形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３２】
図１（ａ）〜（ｄ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３３】
まず、図１（ａ）に示すように、半導体基板１００に例えばＳＴＩ構造の素子分離領域１０１を形成することにより、ｎチャネルトランジスタ形成領域（以下、ｎＭＩＳ領域という）１００Ａとｐチャネルトランジスタ形成領域（以下、ｐＭＩＳ領域という）１００Ｂとを区画する。次に、ｎＭＩＳ領域１００Ａ上に、下層の界面層１０２Ａ及び上層のhigh-k層１０３Ａからなるゲート絶縁膜１０４Ａを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極１０５Ａを形成すると共に、ｐＭＩＳ領域１００Ｂ上に、下層の界面層１０２Ｂ及び上層のhigh-k層１０３Ｂからなるゲート絶縁膜１０４Ｂを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極１０５Ｂを形成する。具体的には、半導体基板１００上に、界面層１０２Ａ及び１０２Ｂとなる例えばシリコン酸化膜、high-k層１０３Ａ及び１０３Ｂとなる高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）、金属含有膜、並びにポリシリコン膜を順次形成した後、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのゲート形成領域を覆うマスクパターンを用いて前述のように積層された各膜に対してエッチングを行う。これにより、ゲート絶縁膜１０４Ａ及びゲート電極１０５Ａからなるｎチャネルトランジスタのゲート構造１５０Ａが形成されると共に、ゲート絶縁膜１０４Ｂ及びゲート電極１０５Ｂからなるｐチャネルトランジスタのゲート構造１５０Ｂが形成される。
【００３４】
次に、半導体基板１００上の全面に亘って、酸化性膜（含有酸素濃度（具体的には酸素のatomic ％）が高い膜）、例えばシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行う。これによって、図１（ａ）に示すように、ゲート構造１５０Ａ及び１５０Ｂのそれぞれの側壁上に、シリコン酸化膜からなる酸化性オフセットスペーサ１０６Ａ及び１０６Ｂを形成する。
【００３５】
この状態のままでは、ｎチャネルトランジスタのゲート構造１５０Ａ及びｐチャネルトランジスタのゲート構造１５０Ｂのそれぞれと接触する部分のスペーサ構造が酸化性膜から構成されるため、後の不純物活性化アニール工程等の熱処理において、各ゲート構造１５０Ａ及び１５０Ｂの側面や界面等が酸化されてしまう。これにより、通常、ゲート電極の実効仕事関数が増大するため、ｐチャネルトランジスタでは閾値電圧の絶対値が減少して有利になるが、ｎチャネルトランジスタでは閾値電圧の絶対値が増大して不利になる。
【００３６】
そこで、本実施形態においては、ｎチャネルトランジスタのゲート構造１５０Ａと接触する部分のスペーサ構造を非酸化性とするために、図１（ａ）に示すように、ゲート構造１５０Ｂ及びその側壁上の酸化性オフセットスペーサ１０６Ｂを含むｐＭＩＳ領域１００Ｂをフォトレジスト１０７によって選択的に覆った後、図１（ｂ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上の酸化性オフセットスペーサ１０６Ａを選択的に除去し、その後、フォトレジスト１０７を除去する。
【００３７】
尚、本実施形態においては、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂとなる酸化性被膜の堆積時の雰囲気やフォトレジスト１０７の除去時の雰囲気によって、ｎチャネルトランジスタのゲート構造１５０Ａの側面や界面等が酸化されてしまい、ゲート電極の実効仕事関数が増大し、それにより、ｎチャネルトランジスタの閾値電圧の絶対値が若干増大するというデメリットが生じる懸念がある。しかしながら、後の不純物活性化アニール工程等の熱処理を実施する時点で、ｐチャネルトランジスタのゲート構造１５０Ａと接触する部分のスペーサ構造が酸化性膜のままである場合に生じるデメリットと比較して、本実施形態のように、ｐチャネルトランジスタのゲート構造１５０Ａの側壁上の酸化性オフセットスペーサ１０６Ａつまり酸化性膜を除去することによるデメリットは小さい。
【００３８】
次に、半導体基板１００上の全面に亘って、非酸化性膜（含有酸素濃度が低い膜）、例えばシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行う。これにより、図１（ｃ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に、シリコン窒化膜からなる非酸化性オフセットスペーサ１０８Ａを形成すると共に、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に酸化性オフセットスペーサ１０６Ｂを介して、シリコン窒化膜からなる非酸化性オフセットスペーサ１０８Ｂを形成する。
【００３９】
この状態で、ｎチャネルトランジスタのゲート構造１５０Ａと接触する部分のスペーサ構造を非酸化性とし、ｐチャネルトランジスタのゲート構造１５０Ｂと接触する部分のスペーサ構造を酸化性とすることができるので、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれの閾値電圧を下げることができる。
【００４０】
次に、ゲート構造１５０Ｂ並びにその側壁上の酸化性オフセットスペーサ１０６Ｂ及び非酸化性オフセットスペーサ１０８Ｂを含むｐＭＩＳ領域１００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ａ及びその側壁上の非酸化性オフセットスペーサ１０８Ａをマスクとして、ｎＭＩＳ領域１００Ａにｎ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｎ型ＬＤＤ領域１１１Ａを形成する。また、ゲート構造１５０Ａ及びその側壁上の非酸化性オフセットスペーサ１０８Ａを含むｎＭＩＳ領域１００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ｂ並びにその側壁上の酸化性オフセットスペーサ１０６Ｂ及び非酸化性オフセットスペーサ１０８Ｂをマスクとして、ｐＭＩＳ領域１００Ｂにｐ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｐ型ＬＤＤ領域１１１Ｂを形成する。
【００４１】
次に、図１（ｄ）に示すように、ゲート構造１５０Ａの側壁上に非酸化性オフセットスペーサ１０８Ａを介して、Ｌ字サイドウォールスペーサ１０９Ａ及びＬＤＤサイドウォールスペーサ１１０Ａを順次形成すると共に、ゲート構造１５０Ｂの側壁上に、酸化性オフセットスペーサ１０６Ｂ及び非酸化性オフセットスペーサ１０８Ｂを介して、Ｌ字サイドウォールスペーサ１０９Ｂ及びＬＤＤサイドウォールスペーサ１１０Ｂを順次形成する。すなわち、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に形成されるスペーサ構造は、非酸化性オフセットスペーサ１０８Ａ、Ｌ字サイドウォールスペーサ１０９Ａ及びＬＤＤサイドウォールスペーサ１１０Ａからなり、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に形成されるスペーサ構造は、酸化性オフセットスペーサ１０６Ｂ、非酸化性オフセットスペーサ１０８Ｂ、Ｌ字サイドウォールスペーサ１０９Ｂ及びＬＤＤサイドウォールスペーサ１１０Ｂからなる。
【００４２】
次に、ゲート構造１５０Ｂ及びその側壁上のスペーサ構造を含むｐＭＩＳ領域１００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ａ及びその側壁上のスペーサ構造をマスクとして、ｎＭＩＳ領域１００Ａにｎ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｎ型ソース・ドレイン領域１１２Ａを形成する。また、ゲート構造１５０Ａ及びその側壁上のスペーサ構造を含むｎＭＩＳ領域１００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ｂ及びその側壁上のスペーサ構造をマスクとして、ｐＭＩＳ領域１００Ｂにｐ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｐ型ソース・ドレイン領域１１２Ｂを形成する。
【００４３】
最後に、ＬＤＤ領域１１１Ａ及び１１１Ｂ並びにソース・ドレイン領域１１２Ａ及び１１２Ｂのそれぞれの注入不純物を活性化させるための活性化アニールを行う。
【００４４】
以上に説明した本実施形態によると、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁に接触する部分のスペーサ構造つまり酸化性オフセットスペーサ１０６Ｂが酸化性を有する（つまり含有酸素濃度が高い）ため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造１５０Ａの側壁に接触する部分のスペーサ構造つまり非酸化性オフセットスペーサ１０８Ａが非酸化性を有する（つまり含有酸素濃度が低い）ため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。
【００４５】
尚、本実施形態において、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に形成されるスペーサ構造は、酸化性オフセットスペーサ１０６Ｂと非酸化性オフセットスペーサ１０８Ｂとが積層された構造を有している。しかし、比誘電率の高いシリコン窒化膜を非酸化性オフセットスペーサ１０８Ｂに用いた場合、フリンジ容量が増大して駆動能力の点で不利となる。そこで、図１（ｃ）に示すように、非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂを形成した後、図２（ａ）に示すように、ゲート構造１５０Ａ及びその側壁上の非酸化性オフセットスペーサ１０８Ａを含むｎＭＩＳ領域１００Ａをフォトレジスト１２１によって選択的に覆った後、図２（ｂ）に示すように、ゲート構造１５０Ｂの側壁上の非酸化性オフセットスペーサ１０８Ｂを選択的に除去してもよい。その後、フォトレジスト１２１を除去した後、図１（ｄ）に示す工程と同様の工程を実施することにより、図２（ｃ）に示す半導体装置を得ることができる。
【００４６】
また、図１（ｄ）に示す本実施形態の半導体装置において、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、図３（ａ）に示すように、ゲート構造１５０Ａの側壁上のＬＤＤサイドウォールスペーサ１１０Ａを除去すると共に、ゲート構造１５０Ｂの側壁上のＬＤＤサイドウォールスペーサ１１０Ｂを除去してもよい。同様に、図２（ｃ）に示す本実施形態の変形例の半導体装置において、図３（ｂ）に示すように、ゲート構造１５０Ａの側壁上のＬＤＤサイドウォールスペーサ１１０Ａを除去すると共に、ゲート構造１５０Ｂの側壁上のＬＤＤサイドウォールスペーサ１１０Ｂを除去してもよい。
【００４７】
また、本実施形態においては、図１（ｂ）に示す工程で、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上の酸化性オフセットスペーサ１０６Ａを選択的に除去した後、図１（ｃ）に示す工程で、各ゲート構造１５０Ａ及び１５０Ｂのそれぞれの側壁上に非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂを堆積した。しかし、これに代えて、図１（ｃ）に示す非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂの堆積工程を行うことなく、図３（ｃ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に、非酸化性を有するＬ字サイドウォールスペーサ１０９Ａ、及びＬＤＤサイドウォールスペーサ１１０Ａを順次形成すると共に、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に、酸化性オフセットスペーサ１０６Ｂを介して、Ｌ字サイドウォールスペーサ１０９Ｂ及びＬＤＤサイドウォールスペーサ１１０Ｂを順次形成してもよい。この場合、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、ゲート構造１５０Ａの側壁上のＬＤＤサイドウォールスペーサ１１０Ａを除去すると共に、ゲート構造１５０Ｂの側壁上のＬＤＤサイドウォールスペーサ１１０Ｂを除去してもよい。或いは、図１（ｃ）に示す非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂの堆積工程を行うことなく、図３（ｄ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に、非酸化性を有するＬＤＤサイドウォールスペーサ１１０Ａを形成すると共に、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に、酸化性オフセットスペーサ１０６Ｂを介して、ＬＤＤサイドウォールスペーサ１１０Ｂを形成してもよい。すなわち、Ｌ字サイドウォールスペーサ１０９Ａ及び１０９Ｂの形成を省略してもよい。
【００４８】
以上のように、本実施形態と同様の効果を奏するスペーサ構造には種々のバリエーションが存在するが、本実施形態の構成又はいずれかのバリエーションの構成の選択は、イオン注入等のプロセスの難易度等を考慮して行われる。
【００４９】
また、本実施形態において、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂ並びに非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂのそれぞれの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。
【００５０】
また、本実施形態において、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂとして、シリコン酸化膜を用いたが、これに代えて、他の酸素含有絶縁膜、例えばシリコン酸窒化膜等を用いてもよい。
【００５１】
また、本実施形態において、非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂとして、シリコン窒化膜を用いたが、これに代えて、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂよりも含有酸素濃度が低い又は実質的に酸素を含まない他の絶縁膜を用いてもよい。特に、フリンジ容量低減の観点からは、実質的に酸素を含まない比誘電率８未満の低誘電率絶縁膜、例えばＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜等を用いることが好ましい。また、ｎチャネルトランジスタのゲート構造１５０Ａの側壁と接触するスペーサ構造として、非酸化性を有するＬ字サイドウォールスペーサ１０９Ａ又はＬＤＤサイドウォールスペーサ１１０Ａを用いる場合（図３（ｃ）、（ｄ）参照）、これらのサイドウォールスペーサとして、シリコン窒化膜又は前述の低誘電率絶縁膜等を用いてもよいことは言うまでもない。さらに、本実施形態の半導体装置において、ＣＭＩＳ全体として、スペーサ構造への比誘電率の高い材料の使用を最小限に抑制することにより、或いは、スペーサ構造への低誘電率材料の使用を促進することにより、フリンジ容量を抑えて駆動能力を向上させることができる。
【００５２】
また、本実施形態において、ゲート電極１０５Ａ及び１０５Ｂとして、下層の金属含有膜及び上層のポリシリコン膜からなる積層構造を用いたが、ゲート電極１０５Ａ及び１０５Ｂの構造が特に限定されないことは言うまでもない。例えば、ｎチャネルトランジスタのゲート電極１０５Ａと、ｐチャネルトランジスタのゲート電極１０５Ｂとで異なる材料を用いてもよい。ゲート絶縁膜１０４Ａ及び１０４Ｂについても同様である。また、各トランジスタのゲート構造１５０Ａ及び１５０Ｂの形成順も特に限定されるものではないが、例えば、本実施形態のように各トランジスタのゲート絶縁膜１０４Ａ及び１０４Ｂ並びにゲート電極１０５Ａ及び１０５Ｂにそれぞれ同じ材料を用いる場合には、各トランジスタのゲート構造１５０Ａ及び１５０Ｂを同時に形成してもよい。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。第１の実施形態では、各トランジスタのスペーサ構造として、酸化性オフセットスペーサの形成を行ってから、非酸化性オフセットスペーサの形成を行った。それに対して、本実施形態では、各トランジスタのスペーサ構造として、非酸化性オフセットスペーサの形成を行ってから、酸化性オフセットスペーサの形成を行う。
【００５４】
図４（ａ）〜（ｄ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５５】
まず、図４（ａ）に示すように、半導体基板２００に例えばＳＴＩ構造の素子分離領域２０１を形成することにより、ｎチャネルトランジスタ形成領域（以下、ｎＭＩＳ領域という）２００Ａとｐチャネルトランジスタ形成領域（以下、ｐＭＩＳ領域という）２００Ｂとを区画する。次に、ｎＭＩＳ領域２００Ａ上に、下層の界面層２０２Ａ及び上層のhigh-k層２０３Ａからなるゲート絶縁膜２０４Ａを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極２０５Ａを形成すると共に、ｐＭＩＳ領域２００Ｂ上に、下層の界面層２０２Ｂ及び上層のhigh-k層２０３Ｂからなるゲート絶縁膜２０４Ｂを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極２０５Ｂを形成する。具体的には、半導体基板２００上に、界面層２０２Ａ及び２０２Ｂとなる例えばシリコン酸化膜、high-k層２０３Ａ及び２０３Ｂとなる高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）、金属含有膜、並びにポリシリコン膜を順次形成した後、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのゲート形成領域を覆うマスクパターンを用いて前述のように積層された各膜に対してエッチングを行う。これにより、ゲート絶縁膜２０４Ａ及びゲート電極２０５Ａからなるｎチャネルトランジスタのゲート構造２５０Ａが形成されると共に、ゲート絶縁膜２０４Ｂ及びゲート電極２０５Ｂからなるｐチャネルトランジスタのゲート構造２５０Ｂが形成される。
【００５６】
次に、半導体基板２００上の全面に亘って、非酸化性膜（含有酸素濃度（具体的には酸素のatomic ％）が低い膜）、例えばシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行う。これによって、図４（ａ）に示すように、ゲート構造２５０Ａ及び２５０Ｂのそれぞれの側壁上に、シリコン窒化膜からなる非酸化性オフセットスペーサ２０６Ａ及び２０６Ｂを形成する。
【００５７】
この状態のままでは、ｎチャネルトランジスタのゲート構造２５０Ａ及びｐチャネルトランジスタのゲート構造２５０Ｂのそれぞれと接触する部分のスペーサ構造が非酸化性膜から構成されるため、後の不純物活性化アニール工程等の熱処理において、各ゲート構造２５０Ａ及び２５０Ｂの側面や界面等が還元されてしまう。これによって、通常、ゲート電極の実効仕事関数が減少するため、ｎチャネルトランジスタでは閾値電圧の絶対値が減少して有利になるが、ｐチャネルトランジスタでは閾値電圧の絶対値が増大して不利になる。
【００５８】
そこで、本実施形態においては、ｐチャネルトランジスタのゲート構造２５０Ｂと接触する部分のスペーサ構造を酸化性とするために、図４（ａ）に示すように、ゲート構造２５０Ａ及びその側壁上の非酸化性オフセットスペーサ２０６Ａを含むｎＭＩＳ領域２００Ａをフォトレジスト２０７によって選択的に覆った後、図４（ｂ）に示すように、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上の非酸化性オフセットスペーサ２０６Ｂを選択的に除去し、その後、フォトレジスト２０７を除去する。
【００５９】
次に、半導体基板２００上の全面に亘って、酸化性膜（含有酸素濃度が高い膜）、例えばシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行う。これにより、図４（ｃ）に示すように、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に非酸化性オフセットスペーサ２０６Ａを介して、シリコン酸化膜からなる酸化性オフセットスペーサ２０８Ａを形成すると共に、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に、シリコン酸化膜からなる酸化性オフセットスペーサ２０８Ｂを形成する。
【００６０】
この状態で、ｎチャネルトランジスタのゲート構造２５０Ａと接触する部分のスペーサ構造を非酸化性とし、ｐチャネルトランジスタのゲート構造２５０Ｂと接触する部分のスペーサ構造を酸化性とすることができるので、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれの閾値電圧を下げることができる。
【００６１】
次に、ゲート構造２５０Ｂ及びその側壁上の酸化性オフセットスペーサ２０８Ｂを含むｐＭＩＳ領域２００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ａ並びにその側壁上の非酸化性オフセットスペーサ２０６Ａ及び酸化性オフセットスペーサ２０８Ａをマスクとして、ｎＭＩＳ領域２００Ａにｎ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｎ型ＬＤＤ領域２１１Ａを形成する。また、ゲート構造２５０Ａ並びにその側壁上の非酸化性オフセットスペーサ２０６Ａ及び酸化性オフセットスペーサ２０８Ａを含むｎＭＩＳ領域２００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ｂ及びその側壁上の酸化性オフセットスペーサ２０８Ｂをマスクとして、ｐＭＩＳ領域２００Ｂにｐ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｐ型ＬＤＤ領域２１１Ｂを形成する。
【００６２】
次に、図４（ｄ）に示すように、ゲート構造２５０Ａの側壁上に、非酸化性オフセットスペーサ２０６Ａ及び酸化性オフセットスペーサ２０８Ａを介して、Ｌ字サイドウォールスペーサ２０９Ａ及びＬＤＤサイドウォールスペーサ２１０Ａを順次形成すると共に、ゲート構造２５０Ｂの側壁上に、酸化性オフセットスペーサ２０８Ｂを介して、Ｌ字サイドウォールスペーサ２０９Ｂ及びＬＤＤサイドウォールスペーサ２１０Ｂを順次形成する。すなわち、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に形成されるスペーサ構造は、非酸化性オフセットスペーサ２０６Ａ、酸化性オフセットスペーサ２０８Ａ、Ｌ字サイドウォールスペーサ２０９Ａ及びＬＤＤサイドウォールスペーサ２１０Ａからなり、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に形成されるスペーサ構造は、酸化性オフセットスペーサ２０８Ｂ、Ｌ字サイドウォールスペーサ２０９Ｂ及びＬＤＤサイドウォールスペーサ２１０Ｂからなる。
【００６３】
次に、ゲート構造２５０Ｂ及びその側壁上のスペーサ構造を含むｐＭＩＳ領域２００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ａ及びその側壁上のスペーサ構造をマスクとして、ｎＭＩＳ領域２００Ａにｎ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｎ型ソース・ドレイン領域２１２Ａを形成する。また、ゲート構造２５０Ａ及びその側壁上のスペーサ構造を含むｎＭＩＳ領域２００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ｂ及びその側壁上のスペーサ構造をマスクとして、ｐＭＩＳ領域２００Ｂにｐ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｐ型ソース・ドレイン領域２１２Ｂを形成する。
【００６４】
最後に、ＬＤＤ領域２１１Ａ及び２１１Ｂ並びにソース・ドレイン領域２１２Ａ及び２１２Ｂのそれぞれの注入不純物を活性化させるための活性化アニールを行う。
【００６５】
以上に説明した本実施形態によると、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁に接触する部分のスペーサ構造つまり酸化性オフセットスペーサ２０８Ｂが酸化性を有する（つまり含有酸素濃度が高い）ため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造２５０Ａの側壁に接触する部分のスペーサ構造つまり非酸化性オフセットスペーサ２０６Ａが非酸化性を有する（つまり含有酸素濃度が低い）ため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。
【００６６】
尚、第１の実施形態では酸化性オフセットスペーサを先に形成したのに対して、本実施形態では非酸化性オフセットスペーサを先に形成した。ここで、ゲート絶縁膜とゲート電極とからなるゲート構造中の界面や側面等が酸化されるか還元されるかは、基本的には、後の不純物活性化アニール工程等の熱処理時に、ゲート構造側壁と接触する部分のスペーサ構造が酸化性であるか非酸化性であるかによって決まるが、ゲート構造側壁と接触する部分のスペーサ構造の形成も、ゲート構造中の界面や側面等が酸化されるか還元されるかについて若干の影響を及ぼすと考えられる。
【００６７】
すなわち、第１の実施形態のように、酸化性オフセットスペーサを先に形成した後、ｎチャネルトランジスタの酸化性オフセットスペーサのみを除去した場合には、ゲート構造中の界面や側面等が酸化されてしまうため、ゲート電極の実効仕事関数が増大するので、ｎチャネルトランジスタで閾値電圧が増大するというデメリットが生じる懸念がある。他方、本実施形態のように、非酸化性オフセットスペーサを先に形成した後、ｐチャネルトランジスタの非酸化性オフセットスペーサのみを除去した場合には、ゲート構造中の界面や側面等が還元されてしまうため、ゲート電極の実効仕事関数が減少するので、ｐチャネルトランジスタで閾値電圧が増大するというデメリットが生じる懸念がある。従って、酸化性オフセットスペーサと非酸化性オフセットスペーサのどちらを先に形成するかは、ｎチャネルトランジスタとｐチャネルトランジスタのどちらを優先的に考えるかやプロセスの難易度等を考慮して選択される。
【００６８】
尚、本実施形態において、ｎチャネルトランジスタのゲート構造２５０Ｂの側壁上に形成されるスペーサ構造は、非酸化性オフセットスペーサ２０６Ａと酸化性オフセットスペーサ２０８Ａとが積層された構造を有している。しかし、これに代えて、図４（ｃ）に示すように、酸化性オフセットスペーサ２０８Ａ及び２０８Ｂを形成した後、ゲート構造２５０Ｂ及びその側壁上の酸化性オフセットスペーサ２０８Ｂを含むｐＭＩＳ領域２００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ａの側壁上の酸化性オフセットスペーサ２０８Ａを選択的に除去してもよい。その後、前記フォトレジストを除去した後、図４（ｄ）に示す工程と同様の工程を実施することにより、図５（ａ）に示す半導体装置を得ることができる。
【００６９】
また、図４（ｄ）に示す本実施形態の半導体装置において、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、図５（ｂ）に示すように、ゲート構造２５０Ａの側壁上のＬＤＤサイドウォールスペーサ２１０Ａを除去すると共に、ゲート構造２５０Ｂの側壁上のＬＤＤサイドウォールスペーサ２１０Ｂを除去してもよい。同様に、図５（ａ）に示す本実施形態の変形例の半導体装置において、図５（ｃ）に示すように、ゲート構造２５０Ａの側壁上のＬＤＤサイドウォールスペーサ２１０Ａを除去すると共に、ゲート構造２５０Ｂの側壁上のＬＤＤサイドウォールスペーサ２１０Ｂを除去してもよい。
【００７０】
また、本実施形態においては、図４（ｂ）に示す工程で、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上の非酸化性オフセットスペーサ２０６Ｂを選択的に除去した後、図４（ｃ）に示す工程で、各ゲート構造２５０Ａ及び２５０Ｂのそれぞれの側壁上に酸化性オフセットスペーサ２０８Ａ及び２０８Ｂを堆積した。しかし、これに代えて、図４（ｃ）に示す酸化性オフセットスペーサ２０８Ａ及び２０８Ｂの堆積工程を行うことなく、図５（ｄ）に示すように、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に非酸化性オフセットスペーサ２０６Ａを介して、Ｌ字サイドウォールスペーサ２０９Ａ及びＬＤＤサイドウォールスペーサ２１０Ａを順次形成すると共に、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に、酸化性を有するＬ字サイドウォールスペーサ２０９Ｂ、及びＬＤＤサイドウォールスペーサ２１０Ｂを順次形成してもよい。この場合、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、ゲート構造２５０Ａの側壁上のＬＤＤサイドウォールスペーサ２１０Ａを除去すると共に、ゲート構造２５０Ｂの側壁上のＬＤＤサイドウォールスペーサ２１０Ｂを除去してもよい。或いは、図４（ｃ）に示す酸化性オフセットスペーサ２０８Ａ及び２０８Ｂの堆積工程を行うことなく、図５（ｅ）に示すように、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に非酸化性オフセットスペーサ２０６Ａを介して、ＬＤＤサイドウォールスペーサ２１０Ａを形成すると共に、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に、酸化性を有するＬＤＤサイドウォールスペーサ２１０Ｂを形成してもよい。すなわち、Ｌ字サイドウォールスペーサ２０９Ａ及び２０９Ｂの形成を省略してもよい。
【００７１】
以上のように、本実施形態と同様の効果を奏するスペーサ構造には種々のバリエーションが存在するが、本実施形態の構成又はいずれかのバリエーションの構成の選択は、イオン注入等のプロセスの難易度等を考慮して行われる。
【００７２】
また、本実施形態において、非酸化性オフセットスペーサ２０６Ａ及び２０６Ｂ並びに酸化性オフセットスペーサ２０８Ａ及び２０８Ｂのそれぞれの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。
【００７３】
また、本実施形態において、酸化性オフセットスペーサ２０８Ａ及び２０８Ｂとして、シリコン酸化膜を用いたが、これに代えて、他の酸素含有絶縁膜、例えばシリコン酸窒化膜等を用いてもよい。また、ｐチャネルトランジスタのゲート構造２５０Ａの側壁と接触するスペーサ構造として、酸化性を有するＬ字サイドウォールスペーサ２０９Ｂ又はＬＤＤサイドウォールスペーサ２１０Ｂを用いる場合（図５（ｄ）、（ｅ）参照）、これらのサイドウォールスペーサとして、シリコン酸化膜又は前述のシリコン酸窒化膜等を用いてもよいことは言うまでもない。
【００７４】
また、本実施形態において、非酸化性オフセットスペーサ２０６Ａ及び２０６Ｂとして、シリコン窒化膜を用いたが、これに代えて、酸化性オフセットスペーサ２０８Ａ及び２０８Ｂよりも含有酸素濃度が低い又は実質的に酸素を含まない他の絶縁膜を用いてもよい。特に、フリンジ容量低減の観点からは、実質的に酸素を含まない比誘電率８未満の低誘電率絶縁膜、例えばＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜等を用いることが好ましい。さらに、本実施形態の半導体装置において、ＣＭＩＳ全体として、スペーサ構造への比誘電率の高い材料の使用を最小限に抑制することにより、或いは、スペーサ構造への低誘電率材料の使用を促進することにより、フリンジ容量を抑えて駆動能力を向上させることができる。
【００７５】
また、本実施形態において、ゲート電極２０５Ａ及び２０５Ｂとして、下層の金属含有膜及び上層のポリシリコン膜からなる積層構造を用いたが、ゲート電極２０５Ａ及び２０５Ｂの構造が特に限定されないことは言うまでもない。例えば、ｎチャネルトランジスタのゲート電極２０５Ａと、ｐチャネルトランジスタのゲート電極２０５Ｂとで異なる材料を用いてもよい。ゲート絶縁膜２０４Ａ及び２０４Ｂについても同様である。また、各トランジスタのゲート構造２５０Ａ及び２５０Ｂの形成順も特に限定されるものではないが、例えば、本実施形態のように各トランジスタのゲート絶縁膜２０４Ａ及び２０４Ｂ並びにゲート電極２０５Ａ及び２０５Ｂにそれぞれ同じ材料を用いる場合には、各トランジスタのゲート構造２５０Ａ及び２５０Ｂを同時に形成してもよい。
【産業上の利用可能性】
【００７６】
以上に説明したように、本発明は、高性能化ＣＭＩＳトランジスタを有する半導体装置の実現等に有用である。
【符号の説明】
【００７７】
１００、２００ 半導体基板
１００Ａ、２００Ａ ｎＭＩＳ領域
１００Ｂ、２００Ｂ ｐＭＩＳ領域
１０１、２０１ 素子分離領域
１０２Ａ、１０２Ｂ、２０２Ａ、２０２Ｂ 界面層
１０３Ａ、１０３Ｂ、２０３Ａ、２０３Ｂ high-k層
１０４Ａ、１０４Ｂ、２０４Ａ、２０４Ｂ ゲート絶縁膜
１０５Ａ、１０５Ｂ、２０５Ａ、２０５Ｂ ゲート電極
１０６Ａ、１０６Ｂ、２０８Ａ、２０８Ｂ 酸化性オフセットスペーサ
１０７、１２１、２０７ フォトレジスト
１０８Ａ、１０８Ｂ、２０６Ａ、２０６Ｂ 非酸化性オフセットスペーサ
１０９Ａ、１０９Ｂ、２０９Ａ、２０９Ｂ Ｌ字サイドウォールスペーサ
１１０Ａ、１１０Ｂ、２１０Ａ、２１０Ｂ ＬＤＤサイドウォールスペーサ
１１１Ａ、２１１Ａ ｎ型ＬＤＤ領域
１１１Ｂ、２１１Ｂ ｐ型ＬＤＤ領域
１１２Ａ、２１２Ａ ｎ型ソース・ドレイン領域
１１２Ｂ、２１２Ｂ ｐ型ソース・ドレイン領域
１５０Ａ、１５０Ｂ、２５０Ａ、２５０Ｂ ゲート構造
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＣＭＩＳ（complementary metal insulator semiconductor ）トランジスタのゲート構造を構成するゲート絶縁膜及びゲート電極として、従来のシリコン酸化膜及びポリシリコン膜に代えて、高誘電率酸化膜及び金属含有膜（いわゆるhigh-k／メタル構造）を用いる技術が提案されている。
【０００３】
しかしながら、high-k／ポリシリコン構造やhigh-k／メタル構造は、その界面や側面が酸化されやすいという短所を有している。例えば、ゲート構造の側壁に設けられるスペーサ構造として、シリコン酸化膜からなる従来のオフセットスペーサを用いた場合、ゲート構造の界面や側面等に固定電荷が発生して、ゲート電極の実効仕事関数が変化する。その結果、ゲート端部の影響が顕著となる短チャネル領域（例えばゲート長が１００ｎｍ以下のゲート構造）において、閾値電圧が大きく変化する。また、シリコン酸化膜からなる従来のオフセットスペーサを用いた場合、ゲート構造中の金属含有膜が酸化されてしまうという問題点もある。
【０００４】
それに対して、非特許文献１や特許文献１には、オフセットスペーサとして、従来のシリコン酸化膜に代えて、非酸化性のシリコン窒化膜を用いる技術が提案されている。
【０００５】
他方、スペーサ構造として、従来、シリコン窒化膜からなるサイドウォールスペーサも用いられてきたが、これは、微細化に伴ってフリンジ容量の相対的な増大をもたらし、その結果、駆動能力向上を妨げる一因となりつつある。
【０００６】
それに対して、非特許文献２には、サイドウォールスペーサ材料として、シリコン窒化膜よりも誘電率の低い材料を用いる技術が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６０４９１１４号明細書
【非特許文献】
【０００８】
【非特許文献１】T. Watanabe 他、Impact of Hf Concentration on Performance and Reliability for HfSiON-CMOSFET、2004 International Electron Devices Meeting 、2004年12月、p.507-510
【非特許文献２】C.H.Ko 他、A Novel CVD-SiBCN Low-K Spacer Technology for High-Speed Applications、2008 Symposium on VLSI Technology Digest of Technical Papers、2008年６月、p.108-109
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図６（ａ）は、シリコン酸化膜からなるオフセットスペーサを用いた従来のＣＭＯＳ（complementary metal oxide semiconductor ）トランジスタの断面構成を示している。図６（ａ）に示すように、ＳＴＩ（shallow trench isolation）１１によって半導体基板１０がＮＭＯＳ領域１０ＡとＰＭＯＳ領域１０Ｂとに区画されている。ＮＭＯＳ領域１０Ｂ上には、下層のＳｉＯＮ膜１２Ａ及び上層のhigh-k膜１３Ａからなるゲート絶縁膜１４Ａを介して、金属含有膜からなるメタルゲート電極１５Ａが形成されている。ＰＭＯＳ領域１０Ｂ上には、下層のＳｉＯＮ膜１２Ｂ及び上層のhigh-k膜１３Ｂからなるゲート絶縁膜１４Ｂを介して、金属含有膜からなるメタルゲート電極１５Ｂが形成されている。ここで、メタルゲート電極１５Ａ及び１５Ｂに代えて、ゲート１４Ａ及び１４Ｂと接する下層の金属含有膜と上層のポリシリコン膜とからなる多層膜ゲート電極を形成してもよい。ゲート絶縁膜１４Ａ及びメタルゲート電極１５ＡからなるＮＭＯＳゲート構造の側壁上には、シリコン酸化膜からなるオフセットスペーサ１６Ａ、Ｌ字サイドウォールスペーサ１７Ａ及びＬＤＤ（lightly doped drain ）サイドウォールスペーサ１８Ａが順次形成されている。ゲート絶縁膜１４Ｂ及びメタルゲート電極１５ＢからなるＰＭＯＳゲート構造の側壁上には、シリコン酸化膜からなるオフセットスペーサ１６Ｂ、Ｌ字サイドウォールスペーサ１７Ｂ及びＬＤＤ（lightly doped drain ）サイドウォールスペーサ１８Ｂが順次形成されている。ＮＭＯＳ領域１０Ａにおけるスペーサ構造の下側にはｎ型ＬＤＤ領域１９Ａが形成されていると共に、ｎ型ＬＤＤ領域１９Ａの外側にはｎ型ソース・ドレイン領域２０Ａが形成されている。ＰＭＯＳ領域１０Ｂにおけるスペーサ構造の下側にはｐ型ＬＤＤ領域１９Ｂが形成されていると共に、ｐ型ＬＤＤ領域１９Ｂの外側にはｎ型ソース・ドレイン領域２０Ｂが形成されている。
【００１０】
図６（ａ）に示す従来のＣＭＯＳトランジスタのように、オフセットスペーサにシリコン酸化膜を用いた場合、前述のように、ゲート構造の界面や側面等に負の固定電荷が発生して、ゲート電極の実効仕事関数が変化する。図７（ａ）は、ゲート構造中に固定電荷が発生する前の仕事関数（ＷＦ）を示し、図７（ｂ）は、ゲート構造中に負の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示している。尚、図７（ａ）及び（ｂ）において、ＰＳはポリシリコン電極、Ｍｅｔａｌは金属電極、ＨＫはhigh-k層、ＩＬは界面層、Ｓｉ−ｓｕｂはシリコン基板、ＣＢは伝導帯、ＶＢは価電子帯を表す。図７（ｂ）に示すように、ゲート構造中に負の固定電荷が発生すると、実効仕事関数は通常増大する。これは、閾値電圧からみれば、ｎチャネルトランジスタでは閾値電圧の絶対値が増大して不利になる一方、ｐチャネルトランジスタでは閾値電圧の絶対値が減少して有利になる。
【００１１】
図８（ａ）は、界面層及びＨｆＳｉＯＮからなるhigh-k層の積層構造を持つゲート絶縁膜と、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極とから構成されたゲート構造の側壁上に、シリコン酸化膜（ＳｉＯ2 膜）からなるオフセットスペーサ（ＯＳＳ）が形成された場合に、ゲート絶縁膜中に負の固定電荷（Ｆｉｘ ｃｈａｒｇｅ）が生じている様子を示している。また、図８（ｂ）は、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのオフセットスペーサにＳｉＯ2 膜を用いた場合におけるゲート長と閾値電圧との関係を示している。図８（ｂ）に示すように、オフセットスペーサにＳｉＯ2 膜を用いた場合、ｎチャネルトランジスタでは閾値電圧の絶対値が増大している一方、ｐチャネルトランジスタでは閾値電圧の絶対値が減少している。
【００１２】
図６（ｂ）は、シリコン酸化膜からなるオフセットスペーサを用いた従来のＣＭＯＳトランジスタの断面構成を示している。尚、図６（ｂ）において、図６（ａ）に示す従来のＣＭＯＳトランジスタと同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図６（ｂ）に示す従来のＣＭＯＳトランジスタが、図６（ａ）に示す従来のＣＭＯＳトランジスタと異なっている点は、ゲート絶縁膜１４Ａ及びメタルゲート電極１５ＡからなるＮＭＯＳゲート構造の側壁上に、シリコン酸化膜からなるオフセットスペーサ１６Ａに代えて、非酸化性のシリコン窒化膜からなるオフセットスペーサ２１Ａが形成されていると共に、ゲート絶縁膜１４Ｂ及びメタルゲート電極１５ＢからなるＰＭＯＳゲート構造の側壁上に、シリコン酸化膜からなるオフセットスペーサ１６Ｂに代えて、非酸化性のシリコン窒化膜からなるオフセットスペーサ２１Ｂが形成されていることである。
【００１３】
図６（ｂ）に示す従来のＣＭＯＳトランジスタのように、オフセットスペーサに非酸化性のシリコン窒化膜を用いた場合、ゲート構造の界面や側面等に、（シリコン酸化膜を用いた場合と比べて）相対的に正の固定電荷が発生して、ゲート電極の実効仕事関数が変化する。図７（ａ）は、ゲート構造中に固定電荷が発生する前の仕事関数（ＷＦ）を示し、図７（ｃ）は、ゲート構造中に正の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示している。尚、図７（ａ）及び（ｃ）において、ＰＳはポリシリコン電極、Ｍｅｔａｌは金属電極、ＨＫはhigh-k層、ＩＬは界面層、Ｓｉ−ｓｕｂはシリコン基板、ＣＢは伝導帯、ＶＢは価電子帯を表す。図７（ｃ）に示すように、ゲート構造中に正の固定電荷が発生すると、実効仕事関数は通常減少する。これは、閾値電圧からみれば、ｎチャネルトランジスタでは閾値電圧の絶対値が減少して有利になる一方、ｐチャネルトランジスタでは閾値電圧の絶対値が増加して不利になる。
【００１４】
図８（ｂ）は、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのオフセットスペーサにＳｉＮ膜を用いた場合におけるゲート長と閾値電圧との関係を示している。図８（ｂ）に示すように、オフセットスペーサにＳｉＮ膜を用いた場合、ｎチャネルトランジスタでは閾値電圧の絶対値が減少している一方、ｐチャネルトランジスタでは閾値電圧の絶対値が増加している。
【００１５】
尚、フリンジ容量の観点からは、オフセットスペーサとして、シリコン酸化膜に代えてシリコン窒化膜を用いると、シリコン窒化膜の誘電率がシリコン酸化膜の誘電率よりも高いことに起因して容量が増大してしまうというデメリットが生じる。
【００１６】
前記に鑑み、本発明は、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できるＣＭＩＳトランジスタを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するために種々の検討を行った結果、本願発明者らは、ｐチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造材料として、例えばシリコン酸化膜等の酸化性絶縁膜を用いる一方、ｎチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造材料として、例えばシリコン窒化膜等の非酸化性絶縁膜を用いるという発明を想到した。
【００１８】
すなわち、本発明に係る半導体装置は、半導体基板における第１の領域上に形成された第１のゲート構造と、前記第１のゲート構造の側壁上に形成された第１のスペーサ構造とを有するｐチャネルトランジスタと、前記半導体基板における第２の領域上に形成された第２のゲート構造と、前記第２のゲート構造の側壁上に形成された第２のスペーサ構造とを有するｎチャネルトランジスタとを備え、前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高い。
【００１９】
本発明に係る半導体装置によると、ｐチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度（具体的には酸素のatomic ％：以下同じ）が高いため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度が低いため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。
【００２０】
本発明に係る半導体装置において、前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接する第１のオフセットスペーサを含み、前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを含んでいてもよい。この場合、前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して形成され且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含んでいてもよい。或いは、前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して形成され且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含んでいてもよい。尚、前記第１のオフセットスペーサ及び前記第２のオフセットスペーサのそれぞれの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。
【００２１】
本発明に係る半導体装置において、前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するオフセットスペーサを含み、前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを含んでいてもよい。この場合、前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含んでいてもよい。また、本発明に係る半導体装置において、前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するサイドウォールスペーサを含み、前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを含んでいてもよい。この場合、前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含んでいてもよい。尚、前記オフセットスペーサの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。また、前記サイドウォールスペーサは、Ｌ字サイドウォールスペーサであるか、ＬＤＤサイドウォールスペーサであるか、又は、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサの順に形成された積層サイドウォールスペーサであってもよい。
【００２２】
本発明に係る半導体装置において、前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分は、シリコン酸化膜又はシリコン酸窒化膜から構成されていてもよい。このようにすると、ｐチャネルトランジスタのゲート電極の実効仕事関数を確実に増大させ、それにより、ｐチャネルトランジスタの閾値電圧の絶対値を確実に減少させることができる。また、本発明に係る半導体装置において、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分は、シリコン窒化膜、又は酸素を実質的に含まない比誘電率８未満の低誘電率絶縁膜から構成されていてもよい。このようにすると、ｎチャネルトランジスタのゲート電極の実効仕事関数を確実に減少させ、それにより、ｎチャネルトランジスタの閾値電圧の絶対値を確実に減少させることができる。この場合、前記低誘電率絶縁膜は、ＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜であってもよい。尚、本発明に係る半導体装置において、ＣＭＩＳ全体として、スペーサ構造への比誘電率の高い材料の使用を最小限に抑制することにより、或いは、スペーサ構造への低誘電率材料の使用を促進することにより、フリンジ容量を抑えて駆動能力を向上させることができる。
【００２３】
本発明に係る半導体装置において、前記第１のゲート構造及び前記第２のゲート構造はそれぞれ、高誘電率絶縁膜、及び前記高誘電率絶縁膜上に形成された金属含有膜を含んでいてもよい。
【００２４】
また、本発明に係る半導体装置の製造方法は、半導体基板におけるｐチャネルトランジスタ形成領域及びｎチャネルトランジスタ形成領域のそれぞれの上に第１のゲート構造及び第２のゲート構造を形成するゲート形成工程と、前記第１のゲート構造及び前記第２のゲート構造のそれぞれの側壁上に第１のスペーサ構造及び第２のスペーサ構造を形成するスペーサ形成工程とを備え、前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高い。
【００２５】
本発明に係る半導体装置の製造方法によると、ｐチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度が高いため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造側壁に接触する部分のスペーサ構造の含有酸素濃度が低いため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。尚、各トランジスタのゲート構造の形成順は特に限定されるものではなく、例えば、各トランジスタのゲート絶縁膜及びゲート電極にそれぞれ同じ材料を用いて各トランジスタのゲート構造を同時に形成してもよい。
【００２６】
本発明に係る半導体装置の製造方法において、前記スペーサ形成工程は、前記第１のゲート構造の側壁と接する第１のオフセットスペーサを形成する工程と、前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを形成する工程とを含んでいてもよい。ここで、各オフセットスペーサの形成順は特に限定されるものではなく、第１のオフセットスペーサを形成してから第２のオフセットスペーサを形成してもよいし、第２のオフセットスペーサを形成してから第１のオフセットスペーサを形成してもよい。また、前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成してもよい。ここで、前記第１のゲート構造の側壁上に形成した当該他のオフセットスペーサをさらに除去してもよい。或いは、前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成してもよい。ここで、前記第２のゲート構造の側壁上に形成した当該他のオフセットスペーサをさらに除去してもよい。さらに、前記スペーサ形成工程は、前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して第１のサイドウォールスペーサを形成する工程と、前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して第２のサイドウォールスペーサを形成する工程とを含んでいてもよい。ここで、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含んでいてもよいし、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去してもよい。
【００２７】
本発明に係る半導体装置の製造方法において、前記スペーサ形成工程は、前記第１のゲート構造の側壁と接するオフセットスペーサを形成する工程と、前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを形成する工程とを含んでいてもよい。この場合、前記オフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成してもよい。また、本発明に係る半導体装置の製造方法において、前記スペーサ形成工程は、前記第１のゲート構造の側壁と接するサイドウォールスペーサを形成する工程と、前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを形成する工程とを含んでいてもよい。この場合、前記オフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成してもよい。尚、前記サイドウォールスペーサ及び前記他のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含んでいてもよいし、前記サイドウォールスペーサ及び前記他のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去してもよい。
【発明の効果】
【００２８】
本発明に係る半導体装置によると、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減できる高性能化ＣＭＩＳトランジスタを有する半導体装置を得ることができる。
【００２９】
また、本発明に係る半導体装置の製造方法によると、性能のみならず加工性の観点でも優れた前述の半導体装置を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｄ）はそれぞれ、第１の実施形態の変形例に係る半導体装置の断面図である。
【図４】図４（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）はそれぞれ、第２の実施形態の変形例に係る半導体装置の断面図である。
【図６】図６（ａ）、（ｂ）はそれぞれ、従来の半導体装置の断面図である。
【図７】図７（ａ）は、ゲート構造中に固定電荷が発生する前の仕事関数（ＷＦ）を示す図であり、図７（ｂ）は、ゲート構造中に負の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示す図であり、図７（ｃ）は、ゲート構造中に正の固定電荷が発生した後の実効仕事関数（ｅＷＦ）を示す図である。
【図８】図８（ａ）は、界面層及びＨｆＳｉＯＮからなるhigh-k層の積層構造を持つゲート絶縁膜と、ポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極とから構成されたゲート構造の側壁上に、シリコン酸化膜（ＳｉＯ2 膜）からなるオフセットスペーサ（ＯＳＳ）が形成された場合に、ゲート絶縁膜中に負の固定電荷（Ｆｉｘ ｃｈａｒｇｅ）が生じている様子を示す図であり、図８（ｂ）は、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのオフセットスペーサにＳｉＯ2 膜及びＳｉＮ膜をそれぞれ用いた場合におけるゲート長と閾値電圧との関係を示す図である。
【発明を実施するための形態】
【００３１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３２】
図１（ａ）〜（ｄ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３３】
まず、図１（ａ）に示すように、半導体基板１００に例えばＳＴＩ構造の素子分離領域１０１を形成することにより、ｎチャネルトランジスタ形成領域（以下、ｎＭＩＳ領域という）１００Ａとｐチャネルトランジスタ形成領域（以下、ｐＭＩＳ領域という）１００Ｂとを区画する。次に、ｎＭＩＳ領域１００Ａ上に、下層の界面層１０２Ａ及び上層のhigh-k層１０３Ａからなるゲート絶縁膜１０４Ａを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極１０５Ａを形成すると共に、ｐＭＩＳ領域１００Ｂ上に、下層の界面層１０２Ｂ及び上層のhigh-k層１０３Ｂからなるゲート絶縁膜１０４Ｂを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極１０５Ｂを形成する。具体的には、半導体基板１００上に、界面層１０２Ａ及び１０２Ｂとなる例えばシリコン酸化膜、high-k層１０３Ａ及び１０３Ｂとなる高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）、金属含有膜、並びにポリシリコン膜を順次形成した後、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのゲート形成領域を覆うマスクパターンを用いて前述のように積層された各膜に対してエッチングを行う。これにより、ゲート絶縁膜１０４Ａ及びゲート電極１０５Ａからなるｎチャネルトランジスタのゲート構造１５０Ａが形成されると共に、ゲート絶縁膜１０４Ｂ及びゲート電極１０５Ｂからなるｐチャネルトランジスタのゲート構造１５０Ｂが形成される。
【００３４】
次に、半導体基板１００上の全面に亘って、酸化性膜（含有酸素濃度（具体的には酸素のatomic ％）が高い膜）、例えばシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行う。これによって、図１（ａ）に示すように、ゲート構造１５０Ａ及び１５０Ｂのそれぞれの側壁上に、シリコン酸化膜からなる酸化性オフセットスペーサ１０６Ａ及び１０６Ｂを形成する。
【００３５】
この状態のままでは、ｎチャネルトランジスタのゲート構造１５０Ａ及びｐチャネルトランジスタのゲート構造１５０Ｂのそれぞれと接触する部分のスペーサ構造が酸化性膜から構成されるため、後の不純物活性化アニール工程等の熱処理において、各ゲート構造１５０Ａ及び１５０Ｂの側面や界面等が酸化されてしまう。これにより、通常、ゲート電極の実効仕事関数が増大するため、ｐチャネルトランジスタでは閾値電圧の絶対値が減少して有利になるが、ｎチャネルトランジスタでは閾値電圧の絶対値が増大して不利になる。
【００３６】
そこで、本実施形態においては、ｎチャネルトランジスタのゲート構造１５０Ａと接触する部分のスペーサ構造を非酸化性とするために、図１（ａ）に示すように、ゲート構造１５０Ｂ及びその側壁上の酸化性オフセットスペーサ１０６Ｂを含むｐＭＩＳ領域１００Ｂをフォトレジスト１０７によって選択的に覆った後、図１（ｂ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上の酸化性オフセットスペーサ１０６Ａを選択的に除去し、その後、フォトレジスト１０７を除去する。
【００３７】
尚、本実施形態においては、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂとなる酸化性被膜の堆積時の雰囲気やフォトレジスト１０７の除去時の雰囲気によって、ｎチャネルトランジスタのゲート構造１５０Ａの側面や界面等が酸化されてしまい、ゲート電極の実効仕事関数が増大し、それにより、ｎチャネルトランジスタの閾値電圧の絶対値が若干増大するというデメリットが生じる懸念がある。しかしながら、後の不純物活性化アニール工程等の熱処理を実施する時点で、ｐチャネルトランジスタのゲート構造１５０Ａと接触する部分のスペーサ構造が酸化性膜のままである場合に生じるデメリットと比較して、本実施形態のように、ｐチャネルトランジスタのゲート構造１５０Ａの側壁上の酸化性オフセットスペーサ１０６Ａつまり酸化性膜を除去することによるデメリットは小さい。
【００３８】
次に、半導体基板１００上の全面に亘って、非酸化性膜（含有酸素濃度が低い膜）、例えばシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行う。これにより、図１（ｃ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に、シリコン窒化膜からなる非酸化性オフセットスペーサ１０８Ａを形成すると共に、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に酸化性オフセットスペーサ１０６Ｂを介して、シリコン窒化膜からなる非酸化性オフセットスペーサ１０８Ｂを形成する。
【００３９】
この状態で、ｎチャネルトランジスタのゲート構造１５０Ａと接触する部分のスペーサ構造を非酸化性とし、ｐチャネルトランジスタのゲート構造１５０Ｂと接触する部分のスペーサ構造を酸化性とすることができるので、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれの閾値電圧を下げることができる。
【００４０】
次に、ゲート構造１５０Ｂ並びにその側壁上の酸化性オフセットスペーサ１０６Ｂ及び非酸化性オフセットスペーサ１０８Ｂを含むｐＭＩＳ領域１００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ａ及びその側壁上の非酸化性オフセットスペーサ１０８Ａをマスクとして、ｎＭＩＳ領域１００Ａにｎ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｎ型ＬＤＤ領域１１１Ａを形成する。また、ゲート構造１５０Ａ及びその側壁上の非酸化性オフセットスペーサ１０８Ａを含むｎＭＩＳ領域１００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ｂ並びにその側壁上の酸化性オフセットスペーサ１０６Ｂ及び非酸化性オフセットスペーサ１０８Ｂをマスクとして、ｐＭＩＳ領域１００Ｂにｐ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｐ型ＬＤＤ領域１１１Ｂを形成する。
【００４１】
次に、図１（ｄ）に示すように、ゲート構造１５０Ａの側壁上に非酸化性オフセットスペーサ１０８Ａを介して、Ｌ字サイドウォールスペーサ１０９Ａ及びＬＤＤサイドウォールスペーサ１１０Ａを順次形成すると共に、ゲート構造１５０Ｂの側壁上に、酸化性オフセットスペーサ１０６Ｂ及び非酸化性オフセットスペーサ１０８Ｂを介して、Ｌ字サイドウォールスペーサ１０９Ｂ及びＬＤＤサイドウォールスペーサ１１０Ｂを順次形成する。すなわち、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に形成されるスペーサ構造は、非酸化性オフセットスペーサ１０８Ａ、Ｌ字サイドウォールスペーサ１０９Ａ及びＬＤＤサイドウォールスペーサ１１０Ａからなり、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に形成されるスペーサ構造は、酸化性オフセットスペーサ１０６Ｂ、非酸化性オフセットスペーサ１０８Ｂ、Ｌ字サイドウォールスペーサ１０９Ｂ及びＬＤＤサイドウォールスペーサ１１０Ｂからなる。
【００４２】
次に、ゲート構造１５０Ｂ及びその側壁上のスペーサ構造を含むｐＭＩＳ領域１００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ａ及びその側壁上のスペーサ構造をマスクとして、ｎＭＩＳ領域１００Ａにｎ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｎ型ソース・ドレイン領域１１２Ａを形成する。また、ゲート構造１５０Ａ及びその側壁上のスペーサ構造を含むｎＭＩＳ領域１００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造１５０Ｂ及びその側壁上のスペーサ構造をマスクとして、ｐＭＩＳ領域１００Ｂにｐ型不純物をイオン注入することにより、図１（ｄ）に示すように、ｐ型ソース・ドレイン領域１１２Ｂを形成する。
【００４３】
最後に、ＬＤＤ領域１１１Ａ及び１１１Ｂ並びにソース・ドレイン領域１１２Ａ及び１１２Ｂのそれぞれの注入不純物を活性化させるための活性化アニールを行う。
【００４４】
以上に説明した本実施形態によると、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁に接触する部分のスペーサ構造つまり酸化性オフセットスペーサ１０６Ｂが酸化性を有する（つまり含有酸素濃度が高い）ため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造１５０Ａの側壁に接触する部分のスペーサ構造つまり非酸化性オフセットスペーサ１０８Ａが非酸化性を有する（つまり含有酸素濃度が低い）ため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。
【００４５】
尚、本実施形態において、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に形成されるスペーサ構造は、酸化性オフセットスペーサ１０６Ｂと非酸化性オフセットスペーサ１０８Ｂとが積層された構造を有している。しかし、比誘電率の高いシリコン窒化膜を非酸化性オフセットスペーサ１０８Ｂに用いた場合、フリンジ容量が増大して駆動能力の点で不利となる。そこで、図１（ｃ）に示すように、非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂを形成した後、図２（ａ）に示すように、ゲート構造１５０Ａ及びその側壁上の非酸化性オフセットスペーサ１０８Ａを含むｎＭＩＳ領域１００Ａをフォトレジスト１２１によって選択的に覆った後、図２（ｂ）に示すように、ゲート構造１５０Ｂの側壁上の非酸化性オフセットスペーサ１０８Ｂを選択的に除去してもよい。その後、フォトレジスト１２１を除去した後、図１（ｄ）に示す工程と同様の工程を実施することにより、図２（ｃ）に示す半導体装置を得ることができる。
【００４６】
また、図１（ｄ）に示す本実施形態の半導体装置において、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、図３（ａ）に示すように、ゲート構造１５０Ａの側壁上のＬＤＤサイドウォールスペーサ１１０Ａを除去すると共に、ゲート構造１５０Ｂの側壁上のＬＤＤサイドウォールスペーサ１１０Ｂを除去してもよい。同様に、図２（ｃ）に示す本実施形態の変形例の半導体装置において、図３（ｂ）に示すように、ゲート構造１５０Ａの側壁上のＬＤＤサイドウォールスペーサ１１０Ａを除去すると共に、ゲート構造１５０Ｂの側壁上のＬＤＤサイドウォールスペーサ１１０Ｂを除去してもよい。
【００４７】
また、本実施形態においては、図１（ｂ）に示す工程で、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上の酸化性オフセットスペーサ１０６Ａを選択的に除去した後、図１（ｃ）に示す工程で、各ゲート構造１５０Ａ及び１５０Ｂのそれぞれの側壁上に非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂを堆積した。しかし、これに代えて、図１（ｃ）に示す非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂの堆積工程を行うことなく、図３（ｃ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に、非酸化性を有するＬ字サイドウォールスペーサ１０９Ａ、及びＬＤＤサイドウォールスペーサ１１０Ａを順次形成すると共に、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に、酸化性オフセットスペーサ１０６Ｂを介して、Ｌ字サイドウォールスペーサ１０９Ｂ及びＬＤＤサイドウォールスペーサ１１０Ｂを順次形成してもよい。この場合、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、ゲート構造１５０Ａの側壁上のＬＤＤサイドウォールスペーサ１１０Ａを除去すると共に、ゲート構造１５０Ｂの側壁上のＬＤＤサイドウォールスペーサ１１０Ｂを除去してもよい。或いは、図１（ｃ）に示す非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂの堆積工程を行うことなく、図３（ｄ）に示すように、ｎチャネルトランジスタのゲート構造１５０Ａの側壁上に、非酸化性を有するＬＤＤサイドウォールスペーサ１１０Ａを形成すると共に、ｐチャネルトランジスタのゲート構造１５０Ｂの側壁上に、酸化性オフセットスペーサ１０６Ｂを介して、ＬＤＤサイドウォールスペーサ１１０Ｂを形成してもよい。すなわち、Ｌ字サイドウォールスペーサ１０９Ａ及び１０９Ｂの形成を省略してもよい。
【００４８】
以上のように、本実施形態と同様の効果を奏するスペーサ構造には種々のバリエーションが存在するが、本実施形態の構成又はいずれかのバリエーションの構成の選択は、イオン注入等のプロセスの難易度等を考慮して行われる。
【００４９】
また、本実施形態において、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂ並びに非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂのそれぞれの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。
【００５０】
また、本実施形態において、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂとして、シリコン酸化膜を用いたが、これに代えて、他の酸素含有絶縁膜、例えばシリコン酸窒化膜等を用いてもよい。
【００５１】
また、本実施形態において、非酸化性オフセットスペーサ１０８Ａ及び１０８Ｂとして、シリコン窒化膜を用いたが、これに代えて、酸化性オフセットスペーサ１０６Ａ及び１０６Ｂよりも含有酸素濃度が低い又は実質的に酸素を含まない他の絶縁膜を用いてもよい。特に、フリンジ容量低減の観点からは、実質的に酸素を含まない比誘電率８未満の低誘電率絶縁膜、例えばＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜等を用いることが好ましい。また、ｎチャネルトランジスタのゲート構造１５０Ａの側壁と接触するスペーサ構造として、非酸化性を有するＬ字サイドウォールスペーサ１０９Ａ又はＬＤＤサイドウォールスペーサ１１０Ａを用いる場合（図３（ｃ）、（ｄ）参照）、これらのサイドウォールスペーサとして、シリコン窒化膜又は前述の低誘電率絶縁膜等を用いてもよいことは言うまでもない。さらに、本実施形態の半導体装置において、ＣＭＩＳ全体として、スペーサ構造への比誘電率の高い材料の使用を最小限に抑制することにより、或いは、スペーサ構造への低誘電率材料の使用を促進することにより、フリンジ容量を抑えて駆動能力を向上させることができる。
【００５２】
また、本実施形態において、ゲート電極１０５Ａ及び１０５Ｂとして、下層の金属含有膜及び上層のポリシリコン膜からなる積層構造を用いたが、ゲート電極１０５Ａ及び１０５Ｂの構造が特に限定されないことは言うまでもない。例えば、ｎチャネルトランジスタのゲート電極１０５Ａと、ｐチャネルトランジスタのゲート電極１０５Ｂとで異なる材料を用いてもよい。ゲート絶縁膜１０４Ａ及び１０４Ｂについても同様である。また、各トランジスタのゲート構造１５０Ａ及び１５０Ｂの形成順も特に限定されるものではないが、例えば、本実施形態のように各トランジスタのゲート絶縁膜１０４Ａ及び１０４Ｂ並びにゲート電極１０５Ａ及び１０５Ｂにそれぞれ同じ材料を用いる場合には、各トランジスタのゲート構造１５０Ａ及び１５０Ｂを同時に形成してもよい。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。第１の実施形態では、各トランジスタのスペーサ構造として、酸化性オフセットスペーサの形成を行ってから、非酸化性オフセットスペーサの形成を行った。それに対して、本実施形態では、各トランジスタのスペーサ構造として、非酸化性オフセットスペーサの形成を行ってから、酸化性オフセットスペーサの形成を行う。
【００５４】
図４（ａ）〜（ｄ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００５５】
まず、図４（ａ）に示すように、半導体基板２００に例えばＳＴＩ構造の素子分離領域２０１を形成することにより、ｎチャネルトランジスタ形成領域（以下、ｎＭＩＳ領域という）２００Ａとｐチャネルトランジスタ形成領域（以下、ｐＭＩＳ領域という）２００Ｂとを区画する。次に、ｎＭＩＳ領域２００Ａ上に、下層の界面層２０２Ａ及び上層のhigh-k層２０３Ａからなるゲート絶縁膜２０４Ａを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極２０５Ａを形成すると共に、ｐＭＩＳ領域２００Ｂ上に、下層の界面層２０２Ｂ及び上層のhigh-k層２０３Ｂからなるゲート絶縁膜２０４Ｂを介して、下層の金属含有膜及び上層のポリシリコン膜からなるゲート電極２０５Ｂを形成する。具体的には、半導体基板２００上に、界面層２０２Ａ及び２０２Ｂとなる例えばシリコン酸化膜、high-k層２０３Ａ及び２０３Ｂとなる高誘電率絶縁膜（例えばＨｆＳｉＯＮ膜）、金属含有膜、並びにポリシリコン膜を順次形成した後、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれのゲート形成領域を覆うマスクパターンを用いて前述のように積層された各膜に対してエッチングを行う。これにより、ゲート絶縁膜２０４Ａ及びゲート電極２０５Ａからなるｎチャネルトランジスタのゲート構造２５０Ａが形成されると共に、ゲート絶縁膜２０４Ｂ及びゲート電極２０５Ｂからなるｐチャネルトランジスタのゲート構造２５０Ｂが形成される。
【００５６】
次に、半導体基板２００上の全面に亘って、非酸化性膜（含有酸素濃度（具体的には酸素のatomic ％）が低い膜）、例えばシリコン窒化膜を堆積した後、当該シリコン窒化膜に対してエッチバックを行う。これによって、図４（ａ）に示すように、ゲート構造２５０Ａ及び２５０Ｂのそれぞれの側壁上に、シリコン窒化膜からなる非酸化性オフセットスペーサ２０６Ａ及び２０６Ｂを形成する。
【００５７】
この状態のままでは、ｎチャネルトランジスタのゲート構造２５０Ａ及びｐチャネルトランジスタのゲート構造２５０Ｂのそれぞれと接触する部分のスペーサ構造が非酸化性膜から構成されるため、後の不純物活性化アニール工程等の熱処理において、各ゲート構造２５０Ａ及び２５０Ｂの側面や界面等が還元されてしまう。これによって、通常、ゲート電極の実効仕事関数が減少するため、ｎチャネルトランジスタでは閾値電圧の絶対値が減少して有利になるが、ｐチャネルトランジスタでは閾値電圧の絶対値が増大して不利になる。
【００５８】
そこで、本実施形態においては、ｐチャネルトランジスタのゲート構造２５０Ｂと接触する部分のスペーサ構造を酸化性とするために、図４（ａ）に示すように、ゲート構造２５０Ａ及びその側壁上の非酸化性オフセットスペーサ２０６Ａを含むｎＭＩＳ領域２００Ａをフォトレジスト２０７によって選択的に覆った後、図４（ｂ）に示すように、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上の非酸化性オフセットスペーサ２０６Ｂを選択的に除去し、その後、フォトレジスト２０７を除去する。
【００５９】
次に、半導体基板２００上の全面に亘って、酸化性膜（含有酸素濃度が高い膜）、例えばシリコン酸化膜を堆積した後、当該シリコン酸化膜に対してエッチバックを行う。これにより、図４（ｃ）に示すように、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に非酸化性オフセットスペーサ２０６Ａを介して、シリコン酸化膜からなる酸化性オフセットスペーサ２０８Ａを形成すると共に、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に、シリコン酸化膜からなる酸化性オフセットスペーサ２０８Ｂを形成する。
【００６０】
この状態で、ｎチャネルトランジスタのゲート構造２５０Ａと接触する部分のスペーサ構造を非酸化性とし、ｐチャネルトランジスタのゲート構造２５０Ｂと接触する部分のスペーサ構造を酸化性とすることができるので、ｎチャネルトランジスタ及びｐチャネルトランジスタのそれぞれの閾値電圧を下げることができる。
【００６１】
次に、ゲート構造２５０Ｂ及びその側壁上の酸化性オフセットスペーサ２０８Ｂを含むｐＭＩＳ領域２００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ａ並びにその側壁上の非酸化性オフセットスペーサ２０６Ａ及び酸化性オフセットスペーサ２０８Ａをマスクとして、ｎＭＩＳ領域２００Ａにｎ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｎ型ＬＤＤ領域２１１Ａを形成する。また、ゲート構造２５０Ａ並びにその側壁上の非酸化性オフセットスペーサ２０６Ａ及び酸化性オフセットスペーサ２０８Ａを含むｎＭＩＳ領域２００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ｂ及びその側壁上の酸化性オフセットスペーサ２０８Ｂをマスクとして、ｐＭＩＳ領域２００Ｂにｐ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｐ型ＬＤＤ領域２１１Ｂを形成する。
【００６２】
次に、図４（ｄ）に示すように、ゲート構造２５０Ａの側壁上に、非酸化性オフセットスペーサ２０６Ａ及び酸化性オフセットスペーサ２０８Ａを介して、Ｌ字サイドウォールスペーサ２０９Ａ及びＬＤＤサイドウォールスペーサ２１０Ａを順次形成すると共に、ゲート構造２５０Ｂの側壁上に、酸化性オフセットスペーサ２０８Ｂを介して、Ｌ字サイドウォールスペーサ２０９Ｂ及びＬＤＤサイドウォールスペーサ２１０Ｂを順次形成する。すなわち、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に形成されるスペーサ構造は、非酸化性オフセットスペーサ２０６Ａ、酸化性オフセットスペーサ２０８Ａ、Ｌ字サイドウォールスペーサ２０９Ａ及びＬＤＤサイドウォールスペーサ２１０Ａからなり、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に形成されるスペーサ構造は、酸化性オフセットスペーサ２０８Ｂ、Ｌ字サイドウォールスペーサ２０９Ｂ及びＬＤＤサイドウォールスペーサ２１０Ｂからなる。
【００６３】
次に、ゲート構造２５０Ｂ及びその側壁上のスペーサ構造を含むｐＭＩＳ領域２００Ｂをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ａ及びその側壁上のスペーサ構造をマスクとして、ｎＭＩＳ領域２００Ａにｎ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｎ型ソース・ドレイン領域２１２Ａを形成する。また、ゲート構造２５０Ａ及びその側壁上のスペーサ構造を含むｎＭＩＳ領域２００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ｂ及びその側壁上のスペーサ構造をマスクとして、ｐＭＩＳ領域２００Ｂにｐ型不純物をイオン注入することにより、図４（ｄ）に示すように、ｐ型ソース・ドレイン領域２１２Ｂを形成する。
【００６４】
最後に、ＬＤＤ領域２１１Ａ及び２１１Ｂ並びにソース・ドレイン領域２１２Ａ及び２１２Ｂのそれぞれの注入不純物を活性化させるための活性化アニールを行う。
【００６５】
以上に説明した本実施形態によると、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁に接触する部分のスペーサ構造つまり酸化性オフセットスペーサ２０８Ｂが酸化性を有する（つまり含有酸素濃度が高い）ため、ゲート電極の実効仕事関数を増大させることができるので、ｐチャネルトランジスタの閾値電圧の絶対値を減少させることができる。また、ｎチャネルトランジスタのゲート構造２５０Ａの側壁に接触する部分のスペーサ構造つまり非酸化性オフセットスペーサ２０６Ａが非酸化性を有する（つまり含有酸素濃度が低い）ため、ゲート電極の実効仕事関数を減少させることができるので、ｎチャネルトランジスタの閾値電圧の絶対値を減少させることができる。従って、ｐチャネルトランジスタ及びｎチャネルトランジスタの閾値電圧を共に低減して駆動力を向上させたＣＭＩＳトランジスタを有する半導体装置を提供することができる。
【００６６】
尚、第１の実施形態では酸化性オフセットスペーサを先に形成したのに対して、本実施形態では非酸化性オフセットスペーサを先に形成した。ここで、ゲート絶縁膜とゲート電極とからなるゲート構造中の界面や側面等が酸化されるか還元されるかは、基本的には、後の不純物活性化アニール工程等の熱処理時に、ゲート構造側壁と接触する部分のスペーサ構造が酸化性であるか非酸化性であるかによって決まるが、ゲート構造側壁と接触する部分のスペーサ構造の形成も、ゲート構造中の界面や側面等が酸化されるか還元されるかについて若干の影響を及ぼすと考えられる。
【００６７】
すなわち、第１の実施形態のように、酸化性オフセットスペーサを先に形成した後、ｎチャネルトランジスタの酸化性オフセットスペーサのみを除去した場合には、ゲート構造中の界面や側面等が酸化されてしまうため、ゲート電極の実効仕事関数が増大するので、ｎチャネルトランジスタで閾値電圧が増大するというデメリットが生じる懸念がある。他方、本実施形態のように、非酸化性オフセットスペーサを先に形成した後、ｐチャネルトランジスタの非酸化性オフセットスペーサのみを除去した場合には、ゲート構造中の界面や側面等が還元されてしまうため、ゲート電極の実効仕事関数が減少するので、ｐチャネルトランジスタで閾値電圧が増大するというデメリットが生じる懸念がある。従って、酸化性オフセットスペーサと非酸化性オフセットスペーサのどちらを先に形成するかは、ｎチャネルトランジスタとｐチャネルトランジスタのどちらを優先的に考えるかやプロセスの難易度等を考慮して選択される。
【００６８】
尚、本実施形態において、ｎチャネルトランジスタのゲート構造２５０Ｂの側壁上に形成されるスペーサ構造は、非酸化性オフセットスペーサ２０６Ａと酸化性オフセットスペーサ２０８Ａとが積層された構造を有している。しかし、これに代えて、図４（ｃ）に示すように、酸化性オフセットスペーサ２０８Ａ及び２０８Ｂを形成した後、ゲート構造２５０Ｂ及びその側壁上の酸化性オフセットスペーサ２０８Ｂを含むｐＭＩＳ領域２００Ａをフォトレジスト（図示省略）によって選択的に覆った後、ゲート構造２５０Ａの側壁上の酸化性オフセットスペーサ２０８Ａを選択的に除去してもよい。その後、前記フォトレジストを除去した後、図４（ｄ）に示す工程と同様の工程を実施することにより、図５（ａ）に示す半導体装置を得ることができる。
【００６９】
また、図４（ｄ）に示す本実施形態の半導体装置において、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、図５（ｂ）に示すように、ゲート構造２５０Ａの側壁上のＬＤＤサイドウォールスペーサ２１０Ａを除去すると共に、ゲート構造２５０Ｂの側壁上のＬＤＤサイドウォールスペーサ２１０Ｂを除去してもよい。同様に、図５（ａ）に示す本実施形態の変形例の半導体装置において、図５（ｃ）に示すように、ゲート構造２５０Ａの側壁上のＬＤＤサイドウォールスペーサ２１０Ａを除去すると共に、ゲート構造２５０Ｂの側壁上のＬＤＤサイドウォールスペーサ２１０Ｂを除去してもよい。
【００７０】
また、本実施形態においては、図４（ｂ）に示す工程で、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上の非酸化性オフセットスペーサ２０６Ｂを選択的に除去した後、図４（ｃ）に示す工程で、各ゲート構造２５０Ａ及び２５０Ｂのそれぞれの側壁上に酸化性オフセットスペーサ２０８Ａ及び２０８Ｂを堆積した。しかし、これに代えて、図４（ｃ）に示す酸化性オフセットスペーサ２０８Ａ及び２０８Ｂの堆積工程を行うことなく、図５（ｄ）に示すように、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に非酸化性オフセットスペーサ２０６Ａを介して、Ｌ字サイドウォールスペーサ２０９Ａ及びＬＤＤサイドウォールスペーサ２１０Ａを順次形成すると共に、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に、酸化性を有するＬ字サイドウォールスペーサ２０９Ｂ、及びＬＤＤサイドウォールスペーサ２１０Ｂを順次形成してもよい。この場合、例えばストレスライナー膜による応力印加の強化等のために、不純物活性化アニール後に、ゲート構造２５０Ａの側壁上のＬＤＤサイドウォールスペーサ２１０Ａを除去すると共に、ゲート構造２５０Ｂの側壁上のＬＤＤサイドウォールスペーサ２１０Ｂを除去してもよい。或いは、図４（ｃ）に示す酸化性オフセットスペーサ２０８Ａ及び２０８Ｂの堆積工程を行うことなく、図５（ｅ）に示すように、ｎチャネルトランジスタのゲート構造２５０Ａの側壁上に非酸化性オフセットスペーサ２０６Ａを介して、ＬＤＤサイドウォールスペーサ２１０Ａを形成すると共に、ｐチャネルトランジスタのゲート構造２５０Ｂの側壁上に、酸化性を有するＬＤＤサイドウォールスペーサ２１０Ｂを形成してもよい。すなわち、Ｌ字サイドウォールスペーサ２０９Ａ及び２０９Ｂの形成を省略してもよい。
【００７１】
以上のように、本実施形態と同様の効果を奏するスペーサ構造には種々のバリエーションが存在するが、本実施形態の構成又はいずれかのバリエーションの構成の選択は、イオン注入等のプロセスの難易度等を考慮して行われる。
【００７２】
また、本実施形態において、非酸化性オフセットスペーサ２０６Ａ及び２０６Ｂ並びに酸化性オフセットスペーサ２０８Ａ及び２０８Ｂのそれぞれの幅は特に限定されるものではないが、閾値電圧低減効果の点からは５ｎｍ以上であることが好ましく、微細化の点からは１０ｎｍ以下であることが好ましい。
【００７３】
また、本実施形態において、酸化性オフセットスペーサ２０８Ａ及び２０８Ｂとして、シリコン酸化膜を用いたが、これに代えて、他の酸素含有絶縁膜、例えばシリコン酸窒化膜等を用いてもよい。また、ｐチャネルトランジスタのゲート構造２５０Ａの側壁と接触するスペーサ構造として、酸化性を有するＬ字サイドウォールスペーサ２０９Ｂ又はＬＤＤサイドウォールスペーサ２１０Ｂを用いる場合（図５（ｄ）、（ｅ）参照）、これらのサイドウォールスペーサとして、シリコン酸化膜又は前述のシリコン酸窒化膜等を用いてもよいことは言うまでもない。
【００７４】
また、本実施形態において、非酸化性オフセットスペーサ２０６Ａ及び２０６Ｂとして、シリコン窒化膜を用いたが、これに代えて、酸化性オフセットスペーサ２０８Ａ及び２０８Ｂよりも含有酸素濃度が低い又は実質的に酸素を含まない他の絶縁膜を用いてもよい。特に、フリンジ容量低減の観点からは、実質的に酸素を含まない比誘電率８未満の低誘電率絶縁膜、例えばＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜等を用いることが好ましい。さらに、本実施形態の半導体装置において、ＣＭＩＳ全体として、スペーサ構造への比誘電率の高い材料の使用を最小限に抑制することにより、或いは、スペーサ構造への低誘電率材料の使用を促進することにより、フリンジ容量を抑えて駆動能力を向上させることができる。
【００７５】
また、本実施形態において、ゲート電極２０５Ａ及び２０５Ｂとして、下層の金属含有膜及び上層のポリシリコン膜からなる積層構造を用いたが、ゲート電極２０５Ａ及び２０５Ｂの構造が特に限定されないことは言うまでもない。例えば、ｎチャネルトランジスタのゲート電極２０５Ａと、ｐチャネルトランジスタのゲート電極２０５Ｂとで異なる材料を用いてもよい。ゲート絶縁膜２０４Ａ及び２０４Ｂについても同様である。また、各トランジスタのゲート構造２５０Ａ及び２５０Ｂの形成順も特に限定されるものではないが、例えば、本実施形態のように各トランジスタのゲート絶縁膜２０４Ａ及び２０４Ｂ並びにゲート電極２０５Ａ及び２０５Ｂにそれぞれ同じ材料を用いる場合には、各トランジスタのゲート構造２５０Ａ及び２５０Ｂを同時に形成してもよい。
【産業上の利用可能性】
【００７６】
以上に説明したように、本発明は、高性能化ＣＭＩＳトランジスタを有する半導体装置の実現等に有用である。
【符号の説明】
【００７７】
１００、２００ 半導体基板
１００Ａ、２００Ａ ｎＭＩＳ領域
１００Ｂ、２００Ｂ ｐＭＩＳ領域
１０１、２０１ 素子分離領域
１０２Ａ、１０２Ｂ、２０２Ａ、２０２Ｂ 界面層
１０３Ａ、１０３Ｂ、２０３Ａ、２０３Ｂ high-k層
１０４Ａ、１０４Ｂ、２０４Ａ、２０４Ｂ ゲート絶縁膜
１０５Ａ、１０５Ｂ、２０５Ａ、２０５Ｂ ゲート電極
１０６Ａ、１０６Ｂ、２０８Ａ、２０８Ｂ 酸化性オフセットスペーサ
１０７、１２１、２０７ フォトレジスト
１０８Ａ、１０８Ｂ、２０６Ａ、２０６Ｂ 非酸化性オフセットスペーサ
１０９Ａ、１０９Ｂ、２０９Ａ、２０９Ｂ Ｌ字サイドウォールスペーサ
１１０Ａ、１１０Ｂ、２１０Ａ、２１０Ｂ ＬＤＤサイドウォールスペーサ
１１１Ａ、２１１Ａ ｎ型ＬＤＤ領域
１１１Ｂ、２１１Ｂ ｐ型ＬＤＤ領域
１１２Ａ、２１２Ａ ｎ型ソース・ドレイン領域
１１２Ｂ、２１２Ｂ ｐ型ソース・ドレイン領域
１５０Ａ、１５０Ｂ、２５０Ａ、２５０Ｂ ゲート構造
【特許請求の範囲】
【請求項１】
半導体基板における第１の領域上に形成された第１のゲート構造と、前記第１のゲート構造の側壁上に形成された第１のスペーサ構造とを有するｐチャネルトランジスタと、
前記半導体基板における第２の領域上に形成された第２のゲート構造と、前記第２のゲート構造の側壁上に形成された第２のスペーサ構造とを有するｎチャネルトランジスタとを備え、
前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接する第１のオフセットスペーサを含み、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを含むことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して形成され且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含むことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して形成され且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含むことを特徴とする半導体装置。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体装置において、
前記第１のオフセットスペーサ及び前記第２のオフセットスペーサのそれぞれの幅は、５ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するオフセットスペーサを含み、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを含むことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含むことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するサイドウォールスペーサを含み、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを含むことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含むことを特徴とする半導体装置。
【請求項１０】
請求項６〜９のいずれか１項に記載の半導体装置において、
前記オフセットスペーサの幅は、５ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項１１】
請求項６〜１０のいずれか１項に記載の半導体装置において、
前記サイドウォールスペーサは、Ｌ字サイドウォールスペーサであるか、ＬＤＤサイドウォールスペーサであるか、又は、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサの順に形成された積層サイドウォールスペーサであることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分は、シリコン酸化膜又はシリコン酸窒化膜からなることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分は、シリコン窒化膜、又は酸素を実質的に含まない比誘電率８未満の低誘電率絶縁膜からなることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記低誘電率絶縁膜は、ＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜であることを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１のゲート構造及び前記第２のゲート構造はそれぞれ、高誘電率絶縁膜、及び前記高誘電率絶縁膜上に形成された金属含有膜を含むことを特徴とする半導体装置。
【請求項１６】
半導体基板におけるｐチャネルトランジスタ形成領域及びｎチャネルトランジスタ形成領域のそれぞれの上に第１のゲート構造及び第２のゲート構造を形成するゲート形成工程と、
前記第１のゲート構造及び前記第２のゲート構造のそれぞれの側壁上に第１のスペーサ構造及び第２のスペーサ構造を形成するスペーサ形成工程とを備え、
前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁と接する第１のオフセットスペーサを形成する工程と、
前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７に記載の半導体装置の製造方法において、
前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のいずれか１項に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して第１のサイドウォールスペーサを形成する工程と、
前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して第２のサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０に記載の半導体装置の製造方法において、
前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁と接するオフセットスペーサを形成する工程と、
前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記オフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１６に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁と接するサイドウォールスペーサを形成する工程と、
前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５に記載の半導体装置の製造方法において、
前記オフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４又は２６に記載の半導体装置の製造方法において、
前記サイドウォールスペーサ及び前記他のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含むことを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２４又は２６に記載の半導体装置の製造方法において、
前記サイドウォールスペーサ及び前記他のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板における第１の領域上に形成された第１のゲート構造と、前記第１のゲート構造の側壁上に形成された第１のスペーサ構造とを有するｐチャネルトランジスタと、
前記半導体基板における第２の領域上に形成された第２のゲート構造と、前記第２のゲート構造の側壁上に形成された第２のスペーサ構造とを有するｎチャネルトランジスタとを備え、
前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接する第１のオフセットスペーサを含み、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを含むことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して形成され且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含むことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して形成され且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサをさらに含むことを特徴とする半導体装置。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体装置において、
前記第１のオフセットスペーサ及び前記第２のオフセットスペーサのそれぞれの幅は、５ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するオフセットスペーサを含み、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを含むことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含むことを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１のスペーサ構造は、前記第１のゲート構造の側壁と接するサイドウォールスペーサを含み、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを含むことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２のスペーサ構造は、前記第２のゲート構造の側壁上に前記オフセットスペーサを介して形成され且つ前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサをさらに含むことを特徴とする半導体装置。
【請求項１０】
請求項６〜９のいずれか１項に記載の半導体装置において、
前記オフセットスペーサの幅は、５ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする半導体装置。
【請求項１１】
請求項６〜１０のいずれか１項に記載の半導体装置において、
前記サイドウォールスペーサは、Ｌ字サイドウォールスペーサであるか、ＬＤＤサイドウォールスペーサであるか、又は、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサの順に形成された積層サイドウォールスペーサであることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分は、シリコン酸化膜又はシリコン酸窒化膜からなることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載の半導体装置において、
前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分は、シリコン窒化膜、又は酸素を実質的に含まない比誘電率８未満の低誘電率絶縁膜からなることを特徴とする半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記低誘電率絶縁膜は、ＳｉＣ膜、ＢＮ膜、ＳｉＢＣＮ膜又はＳｉＢＮ膜であることを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のいずれか１項に記載の半導体装置において、
前記第１のゲート構造及び前記第２のゲート構造はそれぞれ、高誘電率絶縁膜、及び前記高誘電率絶縁膜上に形成された金属含有膜を含むことを特徴とする半導体装置。
【請求項１６】
半導体基板におけるｐチャネルトランジスタ形成領域及びｎチャネルトランジスタ形成領域のそれぞれの上に第１のゲート構造及び第２のゲート構造を形成するゲート形成工程と、
前記第１のゲート構造及び前記第２のゲート構造のそれぞれの側壁上に第１のスペーサ構造及び第２のスペーサ構造を形成するスペーサ形成工程とを備え、
前記第１のスペーサ構造における前記第１のゲート構造の側壁との接触部分の含有酸素濃度は、前記第２のスペーサ構造における前記第２のゲート構造の側壁との接触部分の含有酸素濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁と接する第１のオフセットスペーサを形成する工程と、
前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと異なる絶縁膜からなる第２のオフセットスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７に記載の半導体装置の製造方法において、
前記第２のオフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記第２のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記第１のオフセットスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して前記第１のオフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７〜１９のいずれか１項に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁上に前記第１のオフセットスペーサを介して第１のサイドウォールスペーサを形成する工程と、
前記第２のゲート構造の側壁上に前記第２のオフセットスペーサを介して第２のサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０に記載の半導体装置の製造方法において、
前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁と接するオフセットスペーサを形成する工程と、
前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと異なる絶縁膜からなるサイドウォールスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記オフセットスペーサを形成すると同時に前記第２のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第１のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１６に記載の半導体装置の製造方法において、
前記スペーサ形成工程は、
前記第１のゲート構造の側壁と接するサイドウォールスペーサを形成する工程と、
前記第２のゲート構造の側壁と接し且つ前記サイドウォールスペーサと異なる絶縁膜からなるオフセットスペーサを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５に記載の半導体装置の製造方法において、
前記オフセットスペーサを形成すると同時に前記第１のゲート構造の側壁と接し且つ前記オフセットスペーサと同じ絶縁膜からなる他のオフセットスペーサを形成した後、当該他のオフセットスペーサを選択的に除去し、その後、前記サイドウォールスペーサを形成すると同時に前記第２のゲート構造の側壁上に前記オフセットスペーサを介して前記サイドウォールスペーサと同じ絶縁膜からなる他のサイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４又は２６に記載の半導体装置の製造方法において、
前記サイドウォールスペーサ及び前記他のサイドウォールスペーサはそれぞれ、Ｌ字サイドウォールスペーサを含むことを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２４又は２６に記載の半導体装置の製造方法において、
前記サイドウォールスペーサ及び前記他のサイドウォールスペーサとして、Ｌ字サイドウォールスペーサ及びＬＤＤサイドウォールスペーサを順次形成した後、当該各ＬＤＤサイドウォールスペーサを除去することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１０８８２５（Ｐ２０１１−１０８８２５Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２６１９７１（Ｐ２００９−２６１９７１）
【出願日】平成２１年１１月１７日（２００９．１１．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月１７日（２００９．１１．１７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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