プレーナ型であることが好ましいトランジスタ（１４２）とキャパシタ（１４４）とを有する集積回路構造（１４０）が開示されている。キャパシタ（４４）の下部電極は、トランジスタ（１４２）のチャネル領域と共に、１つのＳＯＩ基板に配置されている。回路構造（１４０）は、簡単に製造でき、優れた電子特性を有している。
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【課題】 本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】 半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】 安定した低抵抗のシリサイド膜を形成する技術を提供する。
【解決手段】 半導体基板１上にゲート絶縁膜５を形成する工程、ゲート絶縁膜５上にシリコン膜７を形成する工程、シリコン膜７と半導体基板１との表面にＢＦ₂イオンおよびＢイオンを注入し、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極１１ｐと高濃度ｎ型半導体領域１５からなるソース／ドレインとを形成する工程、ゲート電極１１ｐの上部に第１コバルトシリサイド膜を形成し、ソース／ドレインの上部に第２コバルトシリサイド膜を形成する工程を有する。 （もっと読む）

【課題】 ゲート絶縁膜に生じるリーク電流を抑制でき、高いトランジスタ特性を維持したまましきい値電圧の制御を個々のトランジスタごとに実行することができる相補型ＭＩＳＦＥＴを提供することである。
【解決手段】 相補型のトランジスタのうちのｎ型トランジスタのゲート絶縁膜８とｐ型トランジスタのゲート絶縁膜９との対比において、膜厚および組成のうち少なくともいずれか一方が異なる。それにより、ゲート絶縁膜のしきい値電圧が個々のトランジスタごとに異なる。 （もっと読む）

【課題】ＳＴＩを備えた半導体装置において、トランジスタ特性の劣化を招かない構成を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置は、主面を複数の素子領域Ａ１〜Ａ３に区分する分離領域に形成されたトレンチ分離構造を有するＳｉ基板１を備え、素子領域Ａ２、Ａ３にはエピタキシャル層が選択的に成長させられている。この半導体装置は、素子領域Ａ１に形成されたチャネル領域を有する第１のＮチャネル型ＭＯＳトランジスタと、エピタキシャル層に形成されたチャネル領域を有する第２のＮチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタとを備えている。第２のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されているエピタキシャル層のチャネル長方向サイズは、第１のＮチャネル型ＭＯＳトランジスタのチャネル領域が形成されている素子領域Ａ１のチャネル長方向サイズよりも小さい。 （もっと読む）

【課題】微細化してもウエル抵抗を上昇させず、優れたラッチアップ耐性を有する半導体装置及びその製造方法を提供する。
【解決手段】Ｐ型の半導体基板１ａに半導体基板１ａの主表面から深さ方向に濃度を増加し不純物濃度ピーク６を有するＮウエル７及び半導体基板１ａの主表面から深さ方向に濃度を増加し不純物濃度ピーク１０を有するＰウエル１１を形成する。このとき、Ｎウエル７及びＰウエル１１は、Ｎ型不純物のイオン注入エネルギー及びＰ型不純物のイオン注入エネルギーを調整することによりＰウエル１１の不純物濃度ピーク１０がＮウエル７の不純物濃度ピーク６よりも深くなるように形成される。これにより、Ｎウエルの抵抗を低減でき、Ｎウエルの電気的に有効となる不純物が確保でき、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置となる。 （もっと読む）

【課題】メモリセルサイズを小さくすることが可能なメモリを提供する。
【解決手段】このメモリでは、選択トランジスタ１１ａと選択トランジスタ１１ｂとは、ソース領域１７を共有し、選択トランジスタ１１ａのゲート電極１９ａと選択トランジスタ１１ｂのゲート電極１９ｂとは、ワード線７と一体的に設けられ、かつ、平面的に見て、メモリセル９の形成領域におけるｎ型不純物領域１４の延びる方向に対して斜め方向に延びるとともに、選択トランジスタ１１ａおよび１１ｂの形成領域におけるｎ型不純物領域１４と交差するように配置され、選択トランジスタ１１ａと選択トランジスタ１１ｂとでｎ型不純物領域１４を分割している。 （もっと読む）

【課題】
酸化シリコン層、窒化シリコン層の積層ライナを備えたＳＴＩを有し、帯電を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
半導体装置は、シリコン基板と、前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、前記トレンチの内壁を覆う酸化シリコン層の第１ライナ層と、前記第１ライナ層の上に形成された窒化シリコン層の第２ライナ層と、前記第２ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、前記コンタクトエッチストッパ層の上方に形成され、紫外光遮蔽能を有する窒化シリコン層の遮光膜と、を有する。 （もっと読む）

【課題】ゲート電極端部のリーク電流の発生を抑制し、かつ、ソース／ドレイン拡散層形成時のイオン注入において、基板に注入される不純物のドーズ量の低下を抑制する。
【解決手段】半導体装置は、半導体基板１０と、この半導体基板１０上に形成された窒素を含むゲート絶縁膜２５と、このゲート絶縁膜２５上に選択的に形成されたゲート電極２７と、このゲート電極２７の側壁に形成された酸化膜２８とを具備し、ゲート絶縁膜２５は、ゲート電極２７の中央部下に位置する第１の部分とゲート電極２７の端部下に位置する第２の部分とを有し、ゲート絶縁膜２５の第２の部分は、ゲート電極側に突出する第１の突出部と半導体基板側に突出する第２の突出部とを有し、ゲート絶縁膜２５の第１の部分の上面の高さと第１の突出部のピークの高さとの間の距離は、ゲート絶縁膜２５の第１の領域の下面の高さと第２の突出部のピークの高さとの間の距離よりも大きく、ゲート絶縁膜２５は、０．１％乃至１０％の窒素を含む酸化膜である。 （もっと読む）

【課題】 微細化が進められてもトランジスタのオン電流を十分に確保することができる半導体装置及びその製造方法を提供する。
【解決手段】 全面に高電圧トランジスタ用のゲート絶縁膜４を形成した後、低電圧領域内に存在するゲート絶縁膜４を除去する際に、活性領域３が露出した時点でエッチングを終了するのではなく、低電圧領域内において、活性領域３の表面よりも素子分離絶縁膜２の表面が、例えば１５ｎｍ程度低くなるまでオーバーエッチングを行う。次に、低電圧領域内の活性領域３に対して高温急速水素加熱処理を行う。この結果、低電圧領域内の活性領域３の表面から自然酸化膜が除去され、平坦度が増すと共に、角部が丸まる。 （もっと読む）

【課題】 ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減とを両立できるようにした半導体装置及びその製造方法を提供する。
【解決手段】 ＭＯＳトランジスタ１００を微細化しても寄生抵抗増大の副作用を伴わせないようにするために、ＬＤＤ構造のソース６０及びドレイン７０を非対称構造にする。つまり、Ｎ⁻⁻層７３の不純物濃度は、Ｅｓａｔの低減を目的に低くしておく。また、Ｎ⁻層６３の不純物濃度は、寄生抵抗低減を目的にＮ⁻⁻層７３よりも高くする。さらに、シリコン基板１のソース６０側だけにポケットインプラを行って、Ｐ⁻層８０を形成する。これにより、アナログＣＭＯＳとしては短チャネルに部類される０．３５［μｍ］ゲート長トランジスタにおいて、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に低減可能である。 （もっと読む）

【課題】相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成する。
【解決手段】ゲート溝１９の内壁に沿って高誘電率膜２０を形成し、高誘電率膜２０上に相対的に低い温度により酸化する金属膜を積層し、金属膜に不純物をイオン注入した後、相対的に低い温度で金属膜を酸化させて酸化金属膜を形成すると同時に、不純物を高誘電率膜２０と酸化金属膜との界面に偏析させる。次いで、酸化金属膜を実質的に全て除去した後、改めて相対的に抵抗の低い金属膜をゲート溝１９の内部に埋め込むことにより、金属ゲート２４を形成する。 （もっと読む）

【課題】埋設導通層を備えた低オン抵抗値の横方向高電圧電界効果トランジスタ（ＨＶＦＥＴ）を提供する。
【解決手段】Ｐ型基板に形成されたＮ型ウエル内にＰ型埋設層領域を設け、これをＮ型ウエル領域に形成された第１のＰ型ドレイン拡散領域によってドレイン電極に接続すると共に、ＰＭＯＳゲート領域の一端で表面から下方に延びる第２のＰ型ドレイン拡散領域にも接続し、ソース電極に接続されるＰ型ソース拡散領域でゲート領域の他端を定める。 （もっと読む）

【課題】 デバイス・チャネルに一軸性歪みを生成してキャリア移動度を向上させた半導体デバイスを提供する。
【解決手段】 本発明は、半導体デバイスのデバイス・チャネルに一軸性歪みを生成する半導体デバイスおよびその形成方法を提供する。一軸性歪みは、引張り性または圧縮性とすることができ、デバイス・チャネルに平行な方向である。一軸性歪みは、歪み誘発ライナ、歪み誘発ウェル、またはそれらの組み合わせによって、二軸性歪み基板表面において生成することができる。一軸性歪みは、歪み誘発ウェルおよび歪み誘発ライナの組み合わせによって、緩和基板において生成することも可能である。また、本発明は、歪み誘発分離領域によって二軸性歪みを増大させるための手段も提供する。更に、本発明が提供するＣＭＯＳデバイスにおいては、ＣＭＯＳ基板のデバイス領域を別個に処理して、圧縮性または引張り性の一軸性歪み半導体表面を提供する。 （もっと読む）

【課題】 リーク電流を増加させることなく半導体増幅装置の効率を向上させる。
【解決手段】 ＳＯＩ基板２０のドライバ段ＬＤＭＯＳＦＥＴ形成領域２０Ａおよび出力段ＬＤＭＯＳＦＥＴ形成領域２０ＢのそれぞれにＬＤＭＯＳＦＥＴが形成されている。ＬＤＭＯＳＦＥＴのソースは、ｐ^-型半導体層２３および絶縁層２２を貫通するｎ型打抜き層２５を介して基板２１および裏面電極７２に電気的に接続されている。ｎ型打抜き層２５とｐ^-型半導体層２３およびｐ型ウエル２８とは、ＰＮ接合が形成されることによって電気的に分離されている。ｐ型ウエル２８に形成されたｐ⁺型半導体領域４１は、プラグ５３ｃを介してベース電極５４ｃが電気的に接続されている。ＬＤＭＯＳＦＥＴのベース電位とソース電位とは独立に制御され、ＬＤＭＯＳＦＥＴのオン時にはベース電位をソース電位よりも高くし、オフ時にはベース電位をソース電位と等しくする。 （もっと読む）

【課題】 ＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶装置の高性能化を推進する。
【解決手段】 ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ₁）は、コントロールトランジスタ（Ｃ₁）とメモリトランジスタ（Ｍ₁）とで構成されている。コントロールトランジスタ（Ｃ₁）のコントロールゲート８はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜６上に形成されている。また、メモリトランジスタ（Ｍ₁）のメモリゲート９はｎ型多結晶シリコン膜からなり、コントロールゲート８の一方の側壁に配置されている。メモリゲート９はドープド多結晶シリコン膜からなり、アンドープドシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲート８よりもシート抵抗が低い。 （もっと読む）

【課題】 半導体装置の小型化を可能にする。
【解決手段】 基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ^-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ⁺型ドレイン領域４２からなるドレイン領域と、ｎ^-型ソース領域３６およびｎ⁺型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ⁺型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。 （もっと読む）

【課題】ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。
【解決手段】ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。ＳｉＧｅ膜を形成する際の加熱により浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止し、短チャネル効果を防止すると共に、ｐ−ＭＯＳトランジスタ１３ａのチャネル領域の正孔移動度を高め、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高める。 （もっと読む）

特に、ｐｉｎフォトダイオード（１４）と、バイポーラトランジスタ（５８）の高ドープされた接続領域（６２）とを含んだ集積回路構造（１０）を開示する。高度な制御方法により、ｐｉｎダイオード（１４）の非常に深い中間領域（３０）を、オートドーピングを用いずに形成できる。
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【課題】 半導体装置の信頼性や性能を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する金属とＳｉとを含有する金属シリサイドにより形成し、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する金属とＳｉとを含有する金属シリサイドにより形成する。ゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有させ、ゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有させることで、ｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になる。また、ゲート電極３１ａ，３１ｂはノンドープのシリコン膜を金属膜と反応させることで形成される。 （もっと読む）