【課題】 半導体装置の小型化を可能にする。
【解決手段】 基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ^-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ⁺型ドレイン領域４２からなるドレイン領域と、ｎ^-型ソース領域３６およびｎ⁺型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ⁺型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。 （もっと読む）

【課題】ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。
【解決手段】ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。ＳｉＧｅ膜を形成する際の加熱により浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止し、短チャネル効果を防止すると共に、ｐ−ＭＯＳトランジスタ１３ａのチャネル領域の正孔移動度を高め、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高める。 （もっと読む）

特に、ｐｉｎフォトダイオード（１４）と、バイポーラトランジスタ（５８）の高ドープされた接続領域（６２）とを含んだ集積回路構造（１０）を開示する。高度な制御方法により、ｐｉｎダイオード（１４）の非常に深い中間領域（３０）を、オートドーピングを用いずに形成できる。
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【課題】 半導体装置の信頼性や性能を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する金属とＳｉとを含有する金属シリサイドにより形成し、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する金属とＳｉとを含有する金属シリサイドにより形成する。ゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有させ、ゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有させることで、ｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になる。また、ゲート電極３１ａ，３１ｂはノンドープのシリコン膜を金属膜と反応させることで形成される。 （もっと読む）

【課題】静電破壊耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極とドレイン領域とソース領域とを有する半導体装置であって、ドレイン領域は、ゲート電極の第１の側に形成された第１導電型の第１の不純物拡散領域１８ａと；第１の不純物拡散領域より深く形成された第１導電型の第２の不純物拡散領域２０ａと；第１の不純物拡散領域より浅く形成され、不純物拡散層より不純物濃度が高い第１導電型の第３の不純物拡散領域２８ａ、２８ｂと；第３の不純物拡散領域上に形成され、ドレインコンタクト部２２Ｄに接続されるシリサイド膜３２ａ、３２ｂとを有し、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が形成されていない領域が存在しており、ドレインコンタクト部の下方の半導体基板内に第２の不純物拡散領域が形成されていない。 （もっと読む）

【課題】ＭＯＳ−ＦＥＴの駆動力を向上させる高性能な半導体装置及びその製造方法を提供すること。
【解決手段】ＣＭＯＳ−ＦＥＴ回路を備える半導体装置において、ＮＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ引張応力を有する引張応力膜（１１９）と、ＰＭＯＳ形成領域周辺の素子分離膜（１０２）の一部に設けられ圧縮応力を有する圧縮応力膜（１２０）と、の少なくとも一方を備えている。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

ソース／ドレイン（２０）とゲート（２６）との間の接点（３２）が、ゲート誘電体（４６）の選択部分（３５）へ埋設物を注入することによりゲート誘電体（４６）の選択部分（３５）を導電性にすることで行われる。ゲート材料は集積回路全体（１０）の上の層に位置する。ゲート（２６）がソース／ドレイン（２０）に接続する領域（３２）が識別され、この識別位置（３５）においてゲート誘電体（４６）が導電性となるよう埋設物が注入される。ソース／ドレイン（２０）が導電性ゲート誘電体（３５）のそのような導電性領域の下を延び、該位置で埋設物が注入されたゲート誘電体（３５）がゲート（２６）をソース／ドレイン（２０）に短絡するように、ソース／ドレイン（２０）は形成される。これによって集積回路（１０）上のスペースが節約され、相互接続層の必要性が低減され、露出したシリコン基板上にポリシリコンを堆積およびエッチングさせることに付随する問題を回避することができる。
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【課題】 熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止する。
【解決手段】 シリコン基板１上にＨｆＡｌＯｘ膜５とポリシリコンゲルマニウム膜６を積層する。ポリシリコンゲルマニウム膜６にボロンイオン７を注入した後、パターニングしてゲート電極６ａを形成する。ゲート電極６ａをマスクとしてエクステンション領域形成用のボロンイオン９を注入した後、ゲート電極６ａ側壁にサイドウォール１２を形成する。サイドウォール１２及びゲート電極６ａをマスクとしてソース／ドレイン領域形成用のボロンイオン１３を注入する。熱処理を行うことにより、ゲート電極６ａにおいてボロンイオン７を拡散させると共に、基板１においてボロンイオン９，１３を活性化させてエクステンション領域１０ａ及びソース／ドレイン領域１４ａを形成する。 （もっと読む）

【課題】 Ｂモード故障とシリサイド未形成による動作不良の双方を解消した半導体装置を提供する。
【解決手段】 素子分離領域により画成された第１および第２の素子領域を有する基板と、前記第１の素子領域に形成された第１のポリシリコンゲート電極を有する第１の電界効果トランジスタと、前記第２の素子領域に形成された第２のポリシリコンゲート電極を有する第２の電界効果トランジスタと、前記第1のポリシリコンゲート電極と前記第２のポリシリコンゲート電極とを結んで前記素子分離領域上を延在するポリシリコンパターンと、前記第1のポリシリコンゲート電極の表面および前記第２のポリシリコンゲート電極の表面、さらに前記ポリシリコンパターンの表面に形成され、前記第1のポリシリコンゲート電極から前記第2のポリシリコンゲート電極まで、前記ポリシリコンパターン上を延在するシリサイド層とよりなる半導体装置において、前記シリサイド層は前記ポリシリコンパターン上において層厚が増大した厚膜部を含み、前記厚膜部では、前記シリサイド層の表面が上方に突出する。 （もっと読む）

半導体デバイス構造（１０）では、Ｎ及びＰチャネルトランジスタキャリア移動度を別々に最適化するため、二つの半導体層（１６、２０）が使用される。これを決定する導電特性は、半導体の材料の種類、結晶面、配向性及び歪みの組み合わせである。シリコンゲルマニウムの半導体材料、圧縮性歪み、（１００）の結晶面及び＜１００＞の配向性を特徴とする導電特性の場合、Ｐチャネルトランジスタ（３８）においてホール移動度が向上する。また、結晶面は（１１１）であってもよく、この場合、配向性は重要ではない。Ｎ型伝導に適した基板は、Ｐ型伝導に適した（又は最適）基板とは異なる。Ｎチャネルトランジスタ（４０）は、好ましくは、引っ張り歪み、シリコン半導体材料及び（１００）面を有する。別の半導体層（１６、２０）では、Ｎ及びＰチャネルトランジスタ（３８、４０）はいずれもキャリア移動度に対し最適化される。
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【課題】表面上に引っ張り応力を有する層間絶縁膜等の絶縁膜が形成された半導体基板において、反りを抑制しうる半導体基板及びその製造方法を提供する。
【解決手段】シリコンウェーハ１０と、シリコンウェーハ１０の表面上に形成された層間絶縁膜に埋め込まれた多層配線１２と、シリコンウェーハ１０の裏面に形成され、引っ張り応力を有する絶縁膜であるシリコン窒化膜１６ｂとを有している。シリコン窒化膜１６ｂにより、多層配線１２が埋め込まれた層間絶縁膜によりシリコンウェーハ１０に与えられる応力が緩和され、シリコンウェーハ１０の反りが抑制される。したがって、半導体基板の搬送系における吸着不良の発生を防止することができる。 （もっと読む）

【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。 （もっと読む）

コンタクトエッチストップ層（１１６）を設けることによって、異なるトランジスタ型（１００Ｎ），（１００Ｐ）のチャネル領域内の応力を効果的に制御することができる。その際、コンタクトエッチストップ層（１１６）の引張応力部分と圧縮応力部分は、ウェット化学エッチング、プラズマエッチング、イオン注入、プラズマ処理などの十分に確立されたプロセスによって得ることができる。このため、プロセスを著しく複雑にすることなく、トランジスタ（１００Ｎ），（１００Ｐ）の性能を大きく改善することができる。
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第一ウェハ上に形成された第一の複数のトランジスタと、第二ウェハ上に形成された第二の複数のトランジスタとを備えた集積回路。第一トランジスタのうち少なくとも実質的に大部分が第一導電型であり、第二の複数のトランジスタのうち少なくとも実質的に大部分が第二導電型である。ウェハ同士が結合された後、第二ウェハの一部が除去されて、第二の複数のトランジスタのチャネルの歪みの圧縮性が、第一の複数のトランジスタのチャネルの歪みの圧縮性よりも高くなる。
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本発明は、基板（１１）と、第１及び第２半導体層（２、３）を連続して備える半導体層構造体と第１導電型の表面領域を有するシリコンの半導体本体（１）とを備え、表面領域には第１導電型と逆の第２導電型のチャネルを有する電界効果トランジスタ（Ｍ）が設けられ、表面領域は、電界効果トランジスタ（Ｍ）のための第２導電型のソース及びドレイン領域（４Ａ、４Ｂ）と、第２半導体層（３）の一部分を形成する、前記ソース及びドレイン領域間に挿入されたより低いドーピング濃度を有するチャネル領域（３Ａ）と、チャネル領域（３Ａ）の下に埋め込まれ、チャネル領域（３Ａ）のものよりはるかに高いドーピング濃度を有し、第１半導体層（２）の一部分を形成する第１導電型の埋め込み半導体領域（２Ａ）とが設けられる、半導体装置（１０）に関する。本発明によれば、半導体本体（１）には、電界効果トランジスタ（Ｍ）だけでなく、それぞれ第２、第１及び第２導電型のエミッタ、ベース及びコレクタ領域（５Ａ、５Ｂ、５Ｃ）を有するバイポーラ・トランジスタ（Ｂ）も設けられ、エミッタ領域（５Ａ）は第２半導体層（３）内に形成され、ベース領域（５Ｂ）は第１半導体層（２）内に形成される。このようにして、高周波用途に非常に適した、本発明による方法を使用して製造するのが容易なＢｉ（Ｃ）ＭＯＳ ＩＣ（１０）が得られる。好ましくは、第１半導体層（２）はＳｉ−Ｇｅを備えデルタドープされるが、第２半導体層（３）はひずみＳｉを備える。
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半導体形成プロセスでは、第１及び第２トランジスタを第１及び第２ウェル領域のそれぞれの上に形成し、第１トランジスタは第１ゲート誘電体を有し、そして第２トランジスタは第１ゲート誘電体とは異なる第２ゲート誘電体を有する。第１トランジスタは第１ゲート電極を有し、そして第２トランジスタは第２ゲート電極を有する。第１及び第２ゲート電極は組成が同じである。第１ゲート誘電体及び第２ゲート誘電体は共に、酸化ハフニウム及び酸化アルミニウムのような高ｋ誘電体を含むことができる。第１及び第２ゲート電極は共に、ゲート電極層を該当するゲート誘電体の上に含む。ゲート電極層は、ＴａＳｉＮ及びＴａＣのいずれかであることが好ましい。第１及び第２ゲート電極は共に、導電層をゲート電極層の上に含むことができる。このような一の実施形態では、導電層はポリシリコン及びタングステンからなる。
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分離トレンチ（２０９）をウェハ（２０１）に形成するプロセスである。このプロセスでは、（例えば、異方性堆積法により）第１誘電体材料（３０７）をトレンチ（２０９）の中に堆積させ、次に第２誘電体材料（３０９）を（例えば、異方性堆積法により）トレンチ（２０９）内の第１誘電体材料（３０７）を覆うように堆積させる。第３材料（５０１）をトレンチ（２０９）内に、かつ第２誘電体材料（３０９）の上に堆積させる。第２材料（３０９）及び第３材料（５０１）の内の一方の材料は、他方の材料をエッチングしないように選択的にエッチングすることができる。一の例では、第１材料（３０７）は第２材料（３０９）よりも小さい誘電率を有する。
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本発明は、半導体構成に関連して電気的接続を形成する方法を含む。その上に導電線路を有し、導電線路に隣接して少なくとも２つの拡散領域を有する半導体基板が設けられる。パターン化されるエッチ・ストップが拡散領域の上に形成される。パターン化されるエッチ・ストップは、開口を貫通して延びる１対の開口を有し、開口は導電線路の軸に実質的に平行に一列に並んでいる。絶縁材料がエッチ・ストップ上に形成される。絶縁材料は、絶縁材料内にトレンチを形成し且つ開口をエッチ・ストップから拡散領域まで延ばすために、エッチングに対して露出される。トレンチの少なくとも一部分は開口の直上にあり、線路の軸に沿って延びる。導電材料が開口内とトレンチ内に形成される。
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デュアルメタルのＣＭＯＳの配列とその形成方法は、基板（１０）と、その基板（１０）上に形成された複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）を提供する。複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）の各々は、ゲート電極を有する。各ＮＭＯＳゲート電極は、基板（１０）上に第１シリサイド領域（５０）を含み、その第１シリサイド領域（５０）上に第１金属領域（４８）を含む。ＮＭＯＳゲート電極の第１シリサイド領域（５０）は、シリコンの伝導帯に近い仕事関数を有する第１シリサイド（５０）からなる。ＰＭＯＳゲート電極の各々は、基板上に第２シリサイド領域（５４）を含み、その第２シリサイド領域（５４）上に第２金属領域（５２）を含む。ＰＭＯＳゲート電極の第２シリサイド領域（５４）は、シリコンの価電子帯に近い仕事関数を有する第２シリサイド（５４）からなる。
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