半導体装置の製造方法
【課題】 熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止する。
【解決手段】 シリコン基板１上にＨｆＡｌＯｘ膜５とポリシリコンゲルマニウム膜６を積層する。ポリシリコンゲルマニウム膜６にボロンイオン７を注入した後、パターニングしてゲート電極６ａを形成する。ゲート電極６ａをマスクとしてエクステンション領域形成用のボロンイオン９を注入した後、ゲート電極６ａ側壁にサイドウォール１２を形成する。サイドウォール１２及びゲート電極６ａをマスクとしてソース／ドレイン領域形成用のボロンイオン１３を注入する。熱処理を行うことにより、ゲート電極６ａにおいてボロンイオン７を拡散させると共に、基板１においてボロンイオン９，１３を活性化させてエクステンション領域１０ａ及びソース／ドレイン領域１４ａを形成する。
【解決手段】 シリコン基板１上にＨｆＡｌＯｘ膜５とポリシリコンゲルマニウム膜６を積層する。ポリシリコンゲルマニウム膜６にボロンイオン７を注入した後、パターニングしてゲート電極６ａを形成する。ゲート電極６ａをマスクとしてエクステンション領域形成用のボロンイオン９を注入した後、ゲート電極６ａ側壁にサイドウォール１２を形成する。サイドウォール１２及びゲート電極６ａをマスクとしてソース／ドレイン領域形成用のボロンイオン１３を注入する。熱処理を行うことにより、ゲート電極６ａにおいてボロンイオン７を拡散させると共に、基板１においてボロンイオン９，１３を活性化させてエクステンション領域１０ａ及びソース／ドレイン領域１４ａを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極材料にポリシリコンゲルマニウム膜を用いた半導体装置の製造方法に係り、特に熱処理工程数の低減に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（metal insulator silicon field effect transistor）等の半導体デバイスの高速化・微細化を実現するため、ゲート絶縁膜の薄膜化が行われてきた。しかし、ゲート絶縁膜を薄膜化するとゲートリーク電流が増加してしまうという問題があり、この問題を解決するため、ゲート絶縁膜として高誘電率膜（以下「高誘電率ゲート絶縁膜」という。）を採用する手法が提案されている（例えば、特許文献１参照。）。
【０００３】
また、半導体装置の製造過程において、ゲート電極の空乏化を抑制するため、不純物をゲート電極に注入し、その後に１０００℃程度の温度で数秒程度の熱処理を行うことにより該不純物をゲート電極内に拡散させている。さらに、ソース／ドレイン領域形成用の不純物を基板内に注入し、その後に１０００℃〜１０５０℃の温度で数秒程度の熱処理を行うことにより該不純物を活性化させている。
【０００４】
【特許文献１】特開２００２−２８９８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体デバイスの製造過程で熱処理が複数回行われると、高誘電率ゲート絶縁膜（「ｈｉｇｈ−ｋゲート絶縁膜」ともいう。）が結晶化して劣化してしまうという問題があった。また、高誘電率ゲート絶縁膜と基板及びゲート電極との界面において、界面反応が進行してしまうという問題があった。
従って、高誘電率ゲート絶縁膜を有する半導体装置の製造課程において過剰な熱処理を実行すると、ゲートリーク電流が増加し、ゲートドーパントが高誘電率ゲート絶縁膜及び基板に突き抜けてしまうという問題があった。さらに、詳細は後述するが、半導体装置のＣＶ特性が大幅にシフトしてしまうという問題があった（図５参照）。よって、高誘電率ゲート絶縁膜を有する半導体装置の信頼性が低くなってしまうという問題があった。
【０００６】
本発明は、上記従来の課題を解決するためになされたもので、熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にソース／ドレイン領域となる第２不純物を注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【０００８】
本発明に係る半導体装置の製造方法は、基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にエクステンション領域となる第２不純物を注入する工程と、
前記第２不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして前記基板に第３不純物を前記不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてエクステンション領域を形成し、前記第３不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【０００９】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１０】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
前記第３及び第４不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第５不純物を前記第３不純物よりも高濃度で注入し、前記ｎ型ウェルにｐ型の第６不純物を前記第４不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてエクステンション領域を形成し、前記第５及び第６不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【発明の効果】
【００１１】
本発明は以上説明したように、熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止することができ、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。より詳細には、図１は、ｐ型チャネルＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
先ず、図１（ａ）に示すように、シリコン基板１にＳＴＩ（shallow trench isolation）法を用いて素子分離２を形成する。そして、素子分離２で分離された活性領域にｎ型不純物としてのボロンイオンを注入し、熱処理を行うことにより、ｎ型ウェル３を形成する。
【００１４】
次に、図１（ｂ）に示すように、シリコン基板１上にシリコン酸化膜４を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜４上に、該シリコン酸化膜４よりも高い比誘電率を有する高誘電率ゲート絶縁膜５としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜５上にゲート電極となるポリシリコンゲルマニウム膜６を、例えば、１２５ｎｍ程度の膜厚で形成する。続いて、ポリシリコンゲルマニウム膜６にゲートドーパントとしてのボロンイオン７を、例えば、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。
【００１５】
次に、図１（ｃ）に示すように、ポリシリコンゲルマニウム膜６上にレジストパターン８をリソグラフィ技術により形成する。
【００１６】
続いて、レジストパターン８をマスクとしてポリシリコンゲルマニウム膜６、ＨｆＡｌＯｘ膜５及びシリコン酸化膜４を順次エッチングする。その後、レジストパターン８を除去すると、図１（ｄ）に示すように、シリコン基板１上にゲート絶縁膜４ａ，５ａを介してゲート電極６ａが形成される。そして、ゲート電極６ａをマスクとして用いて、ｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオン９を、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、シリコン基板１上層にｐ型不純物層１０が形成される。
【００１７】
次に、基板１全面にダメージ防止用のシリコン酸化膜１１を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜１１上にシリコン窒化膜１２を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜１２とシリコン酸化膜１１を異方性エッチングする。これにより、図１（ｅ）に示すように、ゲート電極６ａの側壁を覆うサイドウォール１２が自己整合的に形成される。次に、サイドウォール１２及びゲート電極６ａをマスクとして用いて、ｐ型ソース／ドレイン領域形成用のｐ型不純物としてのボロンイオン１３を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、シリコン基板１上層にｐ型不純物層１０よりも高濃度のｐ型不純物層１４が形成される。
【００１８】
最後に、図１（ｆ）に示すように、１０００℃以上１０５０℃以下の温度で数秒程度の熱処理を行う。これにより、ゲート電極６ａに注入されたｐ型不純物（ゲートドーパント）が拡散すると共に、シリコン基板１に注入された（すなわち、ｐ型不純物層１０，１４における）ｐ型不純物が活性化してエクステンション領域１０ａ及びソース／ドレイン領域１４ａが形成される。
【００１９】
以上説明したように、本実施の形態１では、ゲート電極６ａにおけるｐ型不純物（ゲートドーパント）の拡散、及びエクステンション領域及びソース／ドレイン領域形成用のシリコン基板１上層におけるｐ型不純物の活性化を、１回の熱処理で行うこととした。これにより、熱処理を最小限に抑えることができ、従来発生していたような高誘電率ゲート絶縁膜５の結晶化を防止することができる。また、高誘電率ゲート絶縁膜５ａと基板１及びゲート電極６ａとの界面反応を抑制することができるため、ゲートリーク電流の増加や、ゲートドーパントのゲート絶縁膜５ａ及び基板１への突き抜けを防止することができる。従って、高誘電率ゲート絶縁膜５を有する半導体装置の信頼性を向上させることができる。
【００２０】
なお、本実施の形態１では、ｐ型チャネルＭＩＳＦＥＴについて説明したが、ｎ型チャネルＭＩＳＦＥＴに対しても本発明を適用することができる。
【００２１】
また、本実施の形態１では、ＬＤＤ構造を有するＭＩＳＦＥＴについて説明したが、ＬＤＤ構造を有しないＭＩＳＦＥＴに対しても本発明を適用することができる（後述する実施の形態２についても同様）。この場合、ゲート電極パターニング後に、ゲート電極６ａをマスクとしてソース／ドレイン領域形成用のｐ型不純物をシリコン基板１に注入する。そして、ゲートドーパントの拡散と、ソース／ドレイン領域形成用の不純物の活性化を、１回の熱処理で行う。この場合も、熱処理を最小限に抑えることができる。
【００２２】
また、シリコン酸化膜４の代わりに、シリコン窒化膜やシリコン酸窒化膜を用いることができる。さらに、高誘電率ゲート絶縁膜５として、ＨｆＡｌＯｘ膜（Ｈｆアルミネート膜）以外に、ハフニア膜（ＨｆＯ２膜）、Ｈｆシリケート膜（ＨｆＳｉＯｘ膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）、或いはこれらを窒化処理した膜を用いることができる。また、シリコン酸化膜４を形成することなく、シリコン基板１上に高誘電率ゲート絶縁膜５を直接形成してもよい（後述する実施の形態２についても同様）。
【００２３】
また、ゲート電極材料膜としてポリシリコンゲルマニウム膜の代わりに、ポリシリコン膜を用いることができる（後述する実施の形態２についても同様）。
【００２４】
実施の形態２．
図２〜図４は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。より詳細には、相補型半導体装置であるＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【００２５】
先ず、図２（ａ）に示すように、シリコン基板２１にＳＴＩ法を用いて素子分離２２を形成する。そして、素子分離２２で分離されたｎ型チャネルＭＩＳＦＥＴ領域（以下「ＮＭＩＳ領域」という。）の活性領域に、ｐ型不純物を注入し、熱処理を行うことによりｐ型ウェル２３を形成する。また、ｐ型チャネルＭＩＳＦＥＴ領域（以下「ＰＭＩＳ領域」という。）の活性領域に、ｎ型不純物を注入し、熱処理を行うことにより、ｎ型ウェル２４を形成する。
【００２６】
次に、図２（ｂ）に示すように、シリコン基板１上にシリコン酸化膜２５を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜２５上に、該シリコン酸化膜２５よりも高い比誘電率を有する高誘電率ゲート絶縁膜２６としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜５上にゲート電極となるポリシリコンゲルマニウム膜２７を、例えば、１２５ｎｍ程度の膜厚で形成する。次に、ポリシリコンゲルマニウム膜２７上にリソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン２８を形成し、ＮＭＩＳ領域のポリシリコンゲルマニウム膜２７にゲートドーパントとしてのリンイオンを、例えば、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２で注入する。その後、レジストパターン２８を除去する。
【００２７】
続いて、図示しないが、同様の手法を用いて、ＰＭＩＳ領域のポリシリコンゲルマニウム膜２７にゲートドーパントとしてのボロンイオンを、例えば、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。
【００２８】
次に、図２（ｃ）に示すように、ポリシリコンゲルマニウム膜２７上にリソグラフィ技術を用いてレジストパターン３０を形成する。そして、レジストパターン３０をマスクとして、ポリシリコンゲルマニウム膜２７、ＨｆＡｌＯｘ膜２６及びシリコン酸化膜２５を順次エッチングする。その後、レジストパターン３０を除去すると、図３（ａ）に示すように、ＮＭＩＳ領域及びＰＭＩＳ領域においてシリコン基板２１上にゲート絶縁膜２５ａ，２６ａを介してゲート電極２７ａが形成される。そして、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン３１を形成し、ＮＭＩＳ領域のゲート電極２７ａをマスクとして用いてｎ型エクステンション領域形成用のｎ型不純物としての砒素イオン３２を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層３３が形成される。その後、レジストパターン３１を除去する。
【００２９】
続いて、図示しないが、ＮＭＩＳ領域をレジストパターンで覆い、ＰＭＩＳ領域のゲート電極２７ａをマスクとして用いてｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオンを、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、図３（ｂ）に示すように、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層３４が形成される。
【００３０】
次に、基板２１全面にシリコン酸化膜３５を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜３５上にシリコン窒化膜３６を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜３６とシリコン酸化膜３５を異方性エッチングする。これにより、ゲート電極２７ａの側壁を覆うサイドウォール３６が自己整合的に形成される（図３（ｂ）参照）。
【００３１】
次に、図３（ｃ）に示すように、ＰＭＩＳ領域をレジストパターン３７で覆い、ＮＭＩＳ領域のサイドウォール３６及びゲート電極２７ａをマスクとして用いてｎ型ソース／ドレイン領域形成用のｎ型不純物としての砒素イオン３８を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層３９が形成される。その後、レジストパターン３７を除去する。
【００３２】
次に、図４（ａ）に示すように、ＮＭＩＳ領域をレジストパターン４０で覆い、ＰＭＩＳ領域のサイドウォール３６及びゲート電極２７ａをマスクとして用いてｐ型ソース／ドレイン領域のｐ型不純物としてのボロンイオン４１を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層４２が形成される。その後、レジストパターン４０を除去する。
【００３３】
最後に、図４（ｂ）に示すように、１０００℃以上１０５０℃以下の温度で数秒程度の熱処理を行う。これにより、ＮＭＩＳ領域及びＰＭＩＳ領域において、ゲート電極２７ａに注入されたｎ型及びｐ型不純物（ゲートドーパント）が拡散すると共に、シリコン基板２１に注入された（すなわち、ｎ型不純物層３３，３９及びｐ型不純物層３４，４２における）ｎ型及びｐ型不純物が活性化してｎ型エクステンション領域３３ａ、ｐ型エクステンション領域３４ａ、ｎ型ソース／ドレイン領域３９ａ及びｐ型ソース／ドレイン領域４２ａが形成される。
【００３４】
以上説明したように、本実施の形態２では、ＮＭＩＳ領域及びＰＭＩＳ領域において、ゲート電極２７ａにおけるｎ型及びｐ型不純物（ゲートドーパント）の拡散、及びエクステンション領域及びソース／ドレイン領域形成用のシリコン基板２１上層におけるｎ型及びｐ型不純物の活性化を、１回の熱処理で行うこととした。これにより、熱処理を最小限に抑えることができ、従来発生していたような高誘電率ゲート絶縁膜２６ａの結晶化を防止することができる。本実施の形態２のように相補型の半導体装置を製造する場合には実施の形態１よりも不純物注入工程が多いため、熱処理工程数の削減効果は実施の形態１よりも大きい。
また、高誘電率ゲート絶縁膜２６ａと基板２１及びゲート電極２７ａとの界面反応を抑制することができるため、ゲートリーク電流の増加や、ゲートドーパントのゲート絶縁膜２６ａ及び基板２１への突き抜けを防止することができる。従って、高誘電率ゲート絶縁膜２６ａを有する半導体装置の信頼性を向上させることができる。
【００３５】
図５は、本発明と従来技術のＰ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
図５に示すように、過剰な熱処理を行った従来技術によるＭＩＳＦＥＴではＣ−Ｖ特性の大幅なシフトが見られたが、本発明によるＭＩＳＦＥＴでは正常なＣ−Ｖ特性が得られることが分かった。
【００３６】
図６は、本発明と従来技術のＰ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
図６に示すように、Ｐ型チャネルＭＩＳＦＥＴよりもシフト幅は小さいものの、過剰な熱処理を行った従来技術によるＭＩＳＦＥＴではＣ−Ｖ特性のシフトが見られた。これに対して、本発明によるＭＩＳＦＥＴでは正常なＣ−Ｖ特性が得られることが分かった。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図５】本発明と従来技術のＰ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
【図６】本発明と従来技術のＮ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
【符号の説明】
【００３８】
１，２１ シリコン基板
２，２２ 素子分離
３，２４ ｎ型ウェル
４，２５ シリコン酸化膜
５，２６ 高誘電率ゲート絶縁膜
６，２７ ポリシリコンゲルマニウム膜
６ａ，２７ａ ゲート電極
７ ボロンイオン（ゲートドーパント）
８ レジストパターン
９ ボロンイオン
１０，３４ ｐ型不純物層
１０ａ，３４ａ ｐ型エクステンション領域
１１，３５ シリコン酸化膜
１２，３６ サイドウォール（シリコン窒化膜）
１３，４１ ボロンイオン
１４，４２ ｐ型不純物層
１４ａ，４２ａ ｐ型ソース／ドレイン領域
２３ ｐ型ウェル
２８，３０，３１，３７，４０ レジストパターン
２９ リンイオン
３２ 砒素イオン
３３ ｎ型不純物層
３３ａ ｎ型エクステンション領域
３８ 砒素イオン
３９ ｎ型不純物層
３９ａ ｎ型ソース／ドレイン領域
【技術分野】
【０００１】
本発明は、ゲート電極材料にポリシリコンゲルマニウム膜を用いた半導体装置の製造方法に係り、特に熱処理工程数の低減に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（metal insulator silicon field effect transistor）等の半導体デバイスの高速化・微細化を実現するため、ゲート絶縁膜の薄膜化が行われてきた。しかし、ゲート絶縁膜を薄膜化するとゲートリーク電流が増加してしまうという問題があり、この問題を解決するため、ゲート絶縁膜として高誘電率膜（以下「高誘電率ゲート絶縁膜」という。）を採用する手法が提案されている（例えば、特許文献１参照。）。
【０００３】
また、半導体装置の製造過程において、ゲート電極の空乏化を抑制するため、不純物をゲート電極に注入し、その後に１０００℃程度の温度で数秒程度の熱処理を行うことにより該不純物をゲート電極内に拡散させている。さらに、ソース／ドレイン領域形成用の不純物を基板内に注入し、その後に１０００℃〜１０５０℃の温度で数秒程度の熱処理を行うことにより該不純物を活性化させている。
【０００４】
【特許文献１】特開２００２−２８９８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体デバイスの製造過程で熱処理が複数回行われると、高誘電率ゲート絶縁膜（「ｈｉｇｈ−ｋゲート絶縁膜」ともいう。）が結晶化して劣化してしまうという問題があった。また、高誘電率ゲート絶縁膜と基板及びゲート電極との界面において、界面反応が進行してしまうという問題があった。
従って、高誘電率ゲート絶縁膜を有する半導体装置の製造課程において過剰な熱処理を実行すると、ゲートリーク電流が増加し、ゲートドーパントが高誘電率ゲート絶縁膜及び基板に突き抜けてしまうという問題があった。さらに、詳細は後述するが、半導体装置のＣＶ特性が大幅にシフトしてしまうという問題があった（図５参照）。よって、高誘電率ゲート絶縁膜を有する半導体装置の信頼性が低くなってしまうという問題があった。
【０００６】
本発明は、上記従来の課題を解決するためになされたもので、熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にソース／ドレイン領域となる第２不純物を注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【０００８】
本発明に係る半導体装置の製造方法は、基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にエクステンション領域となる第２不純物を注入する工程と、
前記第２不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして前記基板に第３不純物を前記不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてエクステンション領域を形成し、前記第３不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【０００９】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【００１０】
本発明に係る半導体装置の製造方法は、ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
前記第３及び第４不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第５不純物を前記第３不純物よりも高濃度で注入し、前記ｎ型ウェルにｐ型の第６不純物を前記第４不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてエクステンション領域を形成し、前記第５及び第６不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。
【発明の効果】
【００１１】
本発明は以上説明したように、熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止することができ、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。より詳細には、図１は、ｐ型チャネルＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
先ず、図１（ａ）に示すように、シリコン基板１にＳＴＩ（shallow trench isolation）法を用いて素子分離２を形成する。そして、素子分離２で分離された活性領域にｎ型不純物としてのボロンイオンを注入し、熱処理を行うことにより、ｎ型ウェル３を形成する。
【００１４】
次に、図１（ｂ）に示すように、シリコン基板１上にシリコン酸化膜４を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜４上に、該シリコン酸化膜４よりも高い比誘電率を有する高誘電率ゲート絶縁膜５としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜５上にゲート電極となるポリシリコンゲルマニウム膜６を、例えば、１２５ｎｍ程度の膜厚で形成する。続いて、ポリシリコンゲルマニウム膜６にゲートドーパントとしてのボロンイオン７を、例えば、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。
【００１５】
次に、図１（ｃ）に示すように、ポリシリコンゲルマニウム膜６上にレジストパターン８をリソグラフィ技術により形成する。
【００１６】
続いて、レジストパターン８をマスクとしてポリシリコンゲルマニウム膜６、ＨｆＡｌＯｘ膜５及びシリコン酸化膜４を順次エッチングする。その後、レジストパターン８を除去すると、図１（ｄ）に示すように、シリコン基板１上にゲート絶縁膜４ａ，５ａを介してゲート電極６ａが形成される。そして、ゲート電極６ａをマスクとして用いて、ｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオン９を、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、シリコン基板１上層にｐ型不純物層１０が形成される。
【００１７】
次に、基板１全面にダメージ防止用のシリコン酸化膜１１を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜１１上にシリコン窒化膜１２を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜１２とシリコン酸化膜１１を異方性エッチングする。これにより、図１（ｅ）に示すように、ゲート電極６ａの側壁を覆うサイドウォール１２が自己整合的に形成される。次に、サイドウォール１２及びゲート電極６ａをマスクとして用いて、ｐ型ソース／ドレイン領域形成用のｐ型不純物としてのボロンイオン１３を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、シリコン基板１上層にｐ型不純物層１０よりも高濃度のｐ型不純物層１４が形成される。
【００１８】
最後に、図１（ｆ）に示すように、１０００℃以上１０５０℃以下の温度で数秒程度の熱処理を行う。これにより、ゲート電極６ａに注入されたｐ型不純物（ゲートドーパント）が拡散すると共に、シリコン基板１に注入された（すなわち、ｐ型不純物層１０，１４における）ｐ型不純物が活性化してエクステンション領域１０ａ及びソース／ドレイン領域１４ａが形成される。
【００１９】
以上説明したように、本実施の形態１では、ゲート電極６ａにおけるｐ型不純物（ゲートドーパント）の拡散、及びエクステンション領域及びソース／ドレイン領域形成用のシリコン基板１上層におけるｐ型不純物の活性化を、１回の熱処理で行うこととした。これにより、熱処理を最小限に抑えることができ、従来発生していたような高誘電率ゲート絶縁膜５の結晶化を防止することができる。また、高誘電率ゲート絶縁膜５ａと基板１及びゲート電極６ａとの界面反応を抑制することができるため、ゲートリーク電流の増加や、ゲートドーパントのゲート絶縁膜５ａ及び基板１への突き抜けを防止することができる。従って、高誘電率ゲート絶縁膜５を有する半導体装置の信頼性を向上させることができる。
【００２０】
なお、本実施の形態１では、ｐ型チャネルＭＩＳＦＥＴについて説明したが、ｎ型チャネルＭＩＳＦＥＴに対しても本発明を適用することができる。
【００２１】
また、本実施の形態１では、ＬＤＤ構造を有するＭＩＳＦＥＴについて説明したが、ＬＤＤ構造を有しないＭＩＳＦＥＴに対しても本発明を適用することができる（後述する実施の形態２についても同様）。この場合、ゲート電極パターニング後に、ゲート電極６ａをマスクとしてソース／ドレイン領域形成用のｐ型不純物をシリコン基板１に注入する。そして、ゲートドーパントの拡散と、ソース／ドレイン領域形成用の不純物の活性化を、１回の熱処理で行う。この場合も、熱処理を最小限に抑えることができる。
【００２２】
また、シリコン酸化膜４の代わりに、シリコン窒化膜やシリコン酸窒化膜を用いることができる。さらに、高誘電率ゲート絶縁膜５として、ＨｆＡｌＯｘ膜（Ｈｆアルミネート膜）以外に、ハフニア膜（ＨｆＯ２膜）、Ｈｆシリケート膜（ＨｆＳｉＯｘ膜）、或いはアルミナ膜（Ａｌ２Ｏ３膜）、或いはこれらを窒化処理した膜を用いることができる。また、シリコン酸化膜４を形成することなく、シリコン基板１上に高誘電率ゲート絶縁膜５を直接形成してもよい（後述する実施の形態２についても同様）。
【００２３】
また、ゲート電極材料膜としてポリシリコンゲルマニウム膜の代わりに、ポリシリコン膜を用いることができる（後述する実施の形態２についても同様）。
【００２４】
実施の形態２．
図２〜図４は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。より詳細には、相補型半導体装置であるＣＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【００２５】
先ず、図２（ａ）に示すように、シリコン基板２１にＳＴＩ法を用いて素子分離２２を形成する。そして、素子分離２２で分離されたｎ型チャネルＭＩＳＦＥＴ領域（以下「ＮＭＩＳ領域」という。）の活性領域に、ｐ型不純物を注入し、熱処理を行うことによりｐ型ウェル２３を形成する。また、ｐ型チャネルＭＩＳＦＥＴ領域（以下「ＰＭＩＳ領域」という。）の活性領域に、ｎ型不純物を注入し、熱処理を行うことにより、ｎ型ウェル２４を形成する。
【００２６】
次に、図２（ｂ）に示すように、シリコン基板１上にシリコン酸化膜２５を熱酸化法により、例えば、０．７ｎｍ〜１．０ｎｍの膜厚で形成する。そして、シリコン酸化膜２５上に、該シリコン酸化膜２５よりも高い比誘電率を有する高誘電率ゲート絶縁膜２６としてＨｆＡｌＯｘ膜を、例えば、１．２ｎｍ〜２．５ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜５上にゲート電極となるポリシリコンゲルマニウム膜２７を、例えば、１２５ｎｍ程度の膜厚で形成する。次に、ポリシリコンゲルマニウム膜２７上にリソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン２８を形成し、ＮＭＩＳ領域のポリシリコンゲルマニウム膜２７にゲートドーパントとしてのリンイオンを、例えば、ドーズ量：１×１０１６ａｔｏｍｓ／ｃｍ２で注入する。その後、レジストパターン２８を除去する。
【００２７】
続いて、図示しないが、同様の手法を用いて、ＰＭＩＳ領域のポリシリコンゲルマニウム膜２７にゲートドーパントとしてのボロンイオンを、例えば、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。
【００２８】
次に、図２（ｃ）に示すように、ポリシリコンゲルマニウム膜２７上にリソグラフィ技術を用いてレジストパターン３０を形成する。そして、レジストパターン３０をマスクとして、ポリシリコンゲルマニウム膜２７、ＨｆＡｌＯｘ膜２６及びシリコン酸化膜２５を順次エッチングする。その後、レジストパターン３０を除去すると、図３（ａ）に示すように、ＮＭＩＳ領域及びＰＭＩＳ領域においてシリコン基板２１上にゲート絶縁膜２５ａ，２６ａを介してゲート電極２７ａが形成される。そして、リソグラフィ技術を用いてＰＭＩＳ領域を覆うレジストパターン３１を形成し、ＮＭＩＳ領域のゲート電極２７ａをマスクとして用いてｎ型エクステンション領域形成用のｎ型不純物としての砒素イオン３２を、例えば、加速電圧：２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層３３が形成される。その後、レジストパターン３１を除去する。
【００２９】
続いて、図示しないが、ＮＭＩＳ領域をレジストパターンで覆い、ＰＭＩＳ領域のゲート電極２７ａをマスクとして用いてｐ型エクステンション領域形成用のｐ型不純物としてのボロンイオンを、例えば、加速電圧：０．２ｋｅＶ、ドーズ量：１×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、図３（ｂ）に示すように、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層３４が形成される。
【００３０】
次に、基板２１全面にシリコン酸化膜３５を、例えば、２ｎｍの膜厚で形成する。そして、シリコン酸化膜３５上にシリコン窒化膜３６を、例えば、５０ｎｍ〜８０ｎｍの膜厚で形成する。続いて、シリコン窒化膜３６とシリコン酸化膜３５を異方性エッチングする。これにより、ゲート電極２７ａの側壁を覆うサイドウォール３６が自己整合的に形成される（図３（ｂ）参照）。
【００３１】
次に、図３（ｃ）に示すように、ＰＭＩＳ領域をレジストパターン３７で覆い、ＮＭＩＳ領域のサイドウォール３６及びゲート電極２７ａをマスクとして用いてｎ型ソース／ドレイン領域形成用のｎ型不純物としての砒素イオン３８を、例えば、加速電圧：３５ｋｅＶ、ドーズ量：５×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＮＭＩＳ領域のシリコン基板２１上層にｎ型不純物層３９が形成される。その後、レジストパターン３７を除去する。
【００３２】
次に、図４（ａ）に示すように、ＮＭＩＳ領域をレジストパターン４０で覆い、ＰＭＩＳ領域のサイドウォール３６及びゲート電極２７ａをマスクとして用いてｐ型ソース／ドレイン領域のｐ型不純物としてのボロンイオン４１を、例えば、加速電圧：５ｋｅＶ、ドーズ量：３×１０１５ａｔｏｍｓ／ｃｍ２で注入する。これにより、ＰＭＩＳ領域のシリコン基板２１上層にｐ型不純物層４２が形成される。その後、レジストパターン４０を除去する。
【００３３】
最後に、図４（ｂ）に示すように、１０００℃以上１０５０℃以下の温度で数秒程度の熱処理を行う。これにより、ＮＭＩＳ領域及びＰＭＩＳ領域において、ゲート電極２７ａに注入されたｎ型及びｐ型不純物（ゲートドーパント）が拡散すると共に、シリコン基板２１に注入された（すなわち、ｎ型不純物層３３，３９及びｐ型不純物層３４，４２における）ｎ型及びｐ型不純物が活性化してｎ型エクステンション領域３３ａ、ｐ型エクステンション領域３４ａ、ｎ型ソース／ドレイン領域３９ａ及びｐ型ソース／ドレイン領域４２ａが形成される。
【００３４】
以上説明したように、本実施の形態２では、ＮＭＩＳ領域及びＰＭＩＳ領域において、ゲート電極２７ａにおけるｎ型及びｐ型不純物（ゲートドーパント）の拡散、及びエクステンション領域及びソース／ドレイン領域形成用のシリコン基板２１上層におけるｎ型及びｐ型不純物の活性化を、１回の熱処理で行うこととした。これにより、熱処理を最小限に抑えることができ、従来発生していたような高誘電率ゲート絶縁膜２６ａの結晶化を防止することができる。本実施の形態２のように相補型の半導体装置を製造する場合には実施の形態１よりも不純物注入工程が多いため、熱処理工程数の削減効果は実施の形態１よりも大きい。
また、高誘電率ゲート絶縁膜２６ａと基板２１及びゲート電極２７ａとの界面反応を抑制することができるため、ゲートリーク電流の増加や、ゲートドーパントのゲート絶縁膜２６ａ及び基板２１への突き抜けを防止することができる。従って、高誘電率ゲート絶縁膜２６ａを有する半導体装置の信頼性を向上させることができる。
【００３５】
図５は、本発明と従来技術のＰ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
図５に示すように、過剰な熱処理を行った従来技術によるＭＩＳＦＥＴではＣ−Ｖ特性の大幅なシフトが見られたが、本発明によるＭＩＳＦＥＴでは正常なＣ−Ｖ特性が得られることが分かった。
【００３６】
図６は、本発明と従来技術のＰ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
図６に示すように、Ｐ型チャネルＭＩＳＦＥＴよりもシフト幅は小さいものの、過剰な熱処理を行った従来技術によるＭＩＳＦＥＴではＣ−Ｖ特性のシフトが見られた。これに対して、本発明によるＭＩＳＦＥＴでは正常なＣ−Ｖ特性が得られることが分かった。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。
【図２】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４】本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図５】本発明と従来技術のＰ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
【図６】本発明と従来技術のＮ型チャネルＭＩＳＦＥＴのＣ−Ｖ特性を比較した図である。
【符号の説明】
【００３８】
１，２１ シリコン基板
２，２２ 素子分離
３，２４ ｎ型ウェル
４，２５ シリコン酸化膜
５，２６ 高誘電率ゲート絶縁膜
６，２７ ポリシリコンゲルマニウム膜
６ａ，２７ａ ゲート電極
７ ボロンイオン（ゲートドーパント）
８ レジストパターン
９ ボロンイオン
１０，３４ ｐ型不純物層
１０ａ，３４ａ ｐ型エクステンション領域
１１，３５ シリコン酸化膜
１２，３６ サイドウォール（シリコン窒化膜）
１３，４１ ボロンイオン
１４，４２ ｐ型不純物層
１４ａ，４２ａ ｐ型ソース／ドレイン領域
２３ ｐ型ウェル
２８，３０，３１，３７，４０ レジストパターン
２９ リンイオン
３２ 砒素イオン
３３ ｎ型不純物層
３３ａ ｎ型エクステンション領域
３８ 砒素イオン
３９ ｎ型不純物層
３９ａ ｎ型ソース／ドレイン領域
【特許請求の範囲】
【請求項１】
基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にソース／ドレイン領域となる第２不純物を注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にエクステンション領域となる第２不純物を注入する工程と、
前記第２不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして前記基板に第３不純物を前記不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてエクステンション領域を形成し、前記第３不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
前記第３及び第４不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第５不純物を前記第３不純物よりも高濃度で注入し、前記ｎ型ウェルにｐ型の第６不純物を前記第４不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてエクステンション領域を形成し、前記第５及び第６不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１】
基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にソース／ドレイン領域となる第２不純物を注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜に第１不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板にエクステンション領域となる第２不純物を注入する工程と、
前記第２不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして前記基板に第３不純物を前記不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１不純物を前記ゲート電極内に拡散させると共に、前記第２不純物を活性化させてエクステンション領域を形成し、前記第３不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
ｎ型回路領域とｐ型回路領域とを有する相補型の半導体装置の製造方法であって、
前記ｎ型回路領域の基板上層にｐ型ウェルを形成し、前記ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記基板上に、シリコン酸化膜よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ｎ型回路領域の前記ゲート電極材料膜にｎ型の第１不純物を注入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型の第２不純物を注入する工程と、
前記ゲート電極材料膜及び前記高誘電率ゲート絶縁膜をパターニングすることにより前記ｎ型及びｐ型回路領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第３不純物を注入し、前記ｎ型ウェルにｐ型の第４不純物を注入する工程と、
前記第３及び第４不純物を注入した後、前記ゲート電極の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォール及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型の第５不純物を前記第３不純物よりも高濃度で注入し、前記ｎ型ウェルにｐ型の第６不純物を前記第４不純物よりも高濃度で注入する工程と、
熱処理を行うことにより、前記第１及び第２不純物を前記ゲート電極に拡散させると共に、前記第３及び第４不純物を活性化させてエクステンション領域を形成し、前記第５及び第６不純物を活性化させてソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−５１２４（Ｐ２００６−５１２４Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１７９３４９（Ｐ２００４−１７９３４９）
【出願日】平成１６年６月１７日（２００４．６．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１７日（２００４．６．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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