半導体装置及びその製造方法
【課題】静電破壊耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極とドレイン領域とソース領域とを有する半導体装置であって、ドレイン領域は、ゲート電極の第１の側に形成された第１導電型の第１の不純物拡散領域１８ａと；第１の不純物拡散領域より深く形成された第１導電型の第２の不純物拡散領域２０ａと；第１の不純物拡散領域より浅く形成され、不純物拡散層より不純物濃度が高い第１導電型の第３の不純物拡散領域２８ａ、２８ｂと；第３の不純物拡散領域上に形成され、ドレインコンタクト部２２Ｄに接続されるシリサイド膜３２ａ、３２ｂとを有し、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が形成されていない領域が存在しており、ドレインコンタクト部の下方の半導体基板内に第２の不純物拡散領域が形成されていない。
【解決手段】ゲート電極とドレイン領域とソース領域とを有する半導体装置であって、ドレイン領域は、ゲート電極の第１の側に形成された第１導電型の第１の不純物拡散領域１８ａと；第１の不純物拡散領域より深く形成された第１導電型の第２の不純物拡散領域２０ａと；第１の不純物拡散領域より浅く形成され、不純物拡散層より不純物濃度が高い第１導電型の第３の不純物拡散領域２８ａ、２８ｂと；第３の不純物拡散領域上に形成され、ドレインコンタクト部２２Ｄに接続されるシリサイド膜３２ａ、３２ｂとを有し、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が形成されていない領域が存在しており、ドレインコンタクト部の下方の半導体基板内に第２の不純物拡散領域が形成されていない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に静電破壊耐性の高い半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
カードタイプの記録メディアは、手軽に持ち運びすることが可能であるため、大きな注目を集めている。かかる記録メディアには、静電気が帯電する場合があるため、高い静電破壊耐性が要求されている。そして、記録メディアの入出力部に用いられる半導体装置にも、高い静電破壊耐性が要求される。
【０００３】
図１９は、提案されている半導体装置の入出力回路部を示す概念図である。
【０００４】
図１９に示すように、内部回路１００には、抵抗１０２等を介してＩ／Ｏ制御回路１０４が接続されている。Ｉ／Ｏ制御回路１０４は、内部回路１００からの信号等に基づいて、入出力信号を制御するものである。
【０００５】
Ｉ／Ｏ制御回路１０４には、入力用又は出力用のインバータ回路１０６が接続されている。インバータ回路１０６は、ＰＭＯＳトランジスタ１０８ＰとＮＭＯＳトランジスタ１０８Ｎとを有している。
【０００６】
インバータ回路１０６と電極パッド１１０との間には、ＥＳＤ（Electro Static Discharge）保護回路１１２が設けられている。ＥＳＤ保護回路１１２は、外部から電極パッド１１０を介して導入されるサージ電流を吸収するためのものである。ＥＳＤ保護回路１１２は、ＰＭＯＳトランジスタ１１４ＰとＮＭＯＳトランジスタ１１４Ｎとを有している。
【０００７】
Ｉ／Ｏ制御回路１０４、インバータ回路１０６及びＥＳＤ保護回路１１２により、入出力回路部１１６が構成されている。
【０００８】
電極パッド１１０は、ＰＭＯＳトランジスタ１０８Ｐ、１１４Ｐのドレイン側とＮＭＯＳトランジスタ１０８Ｎ、１１４Ｎのドレイン側とに接続されているため、ＥＳＤ保護回路１１２の静電破壊耐圧が比較的低い場合には、ＰＭＯＳトランジスタ１０８Ｐ、１１４Ｐのドレイン側や、ＮＭＯＳトランジスタ１０８Ｎ、１１４Ｎのドレイン側において静電破壊が生じる。
【０００９】
ソース／ドレイン拡散層表面にシリサイド膜が形成されている半導体装置の場合には、外部からサージ電流が導入されると、ドレイン側のシリサイド膜とゲート電極との間に存在するサイドウォール絶縁膜に大きな電圧が印加され、絶縁破壊が生じやすい。
【００１０】
ドレイン側のシリサイド膜とゲート電極との間に存在するサイドウォール絶縁膜において絶縁破壊が生じるのを防止する技術として、ドレインコンタクトとサイドウォール絶縁膜との間にシリサイド膜が存在しない領域を配することが提案されている。ドレインコンタクトとサイドウォール絶縁膜との間にシリサイド膜が存在しない領域を配することにより、サイドウォール絶縁膜に大きなサージ電圧が印加されるのを防止することができ、静電破壊耐性を向上することが期待される（特許文献１〜５参照）。
【特許文献１】特開平７−１０６５６７号公報
【特許文献２】特開平７−１４２５８９号公報
【特許文献３】特開２００１−１１０９９５号公報
【特許文献４】特開２００３−１３３４３３号公報
【特許文献５】特開２００４−１５００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、提案されている半導体装置では、必ずしも十分な静電破壊耐性が得られなかった。
【００１２】
本発明の目的は、静電破壊耐性を向上し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より深く形成された前記第１導電型の第２の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第３の不純物拡散領域と；前記第３の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、前記ドレインコンタクト部の下方の前記半導体基板内に前記第２の不純物拡散領域が形成されていない半導体装置が提供される。
【００１４】
本発明の他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第３の不純物拡散領域が形成されている半導体装置が提供される。
【００１５】
本発明の更に他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に、前記第１の不純物拡散領域より深い第２の不純物拡散領域を形成する工程と、前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、前記第３の不純物拡散領域上にシリサイド膜を形成する工程と、前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
本発明の更に他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、前記ゲート電極及び前記フォトレジスト膜をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を前記第１の不純物拡散領域より深くまで導入することにより、前記第１の不純物拡散領域を更に深くまで形成するとともに、前記第１の不純物拡散領域の不純物濃度プロファイルを変化させる工程と、前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第２の不純物拡散領域を形成する工程と、前記第２の不純物拡散領域上にシリサイド膜を形成する工程と、前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、第１の不純物拡散領域より不純物濃度の高い第２の不純物拡散領域が第１の不純物拡散領域より深く形成されており、第１の不純物拡散領域より不純物濃度の高い第３の不純物拡散領域が第１の不純物拡散領域より浅く形成しているため、深くなだらかな不純物プロファイルが得られる。また、第２の不純物拡散領域が形成されているため、第２の不純物拡散領域が形成されていない場合と比較して、寄生バイポーラトランジスタの断面積が大きくなっており、しかも、寄生バイポーラトランジスタのベース幅が狭くなっている。従って、本発明によれば、第２の不純物拡散領域が形成されていない場合と比較して、寄生ｎｐｎバイポーラトランジスタの駆動能力を高くすることが可能となる。また、ドレインコンタクト部の下方領域に第２の不純物拡散領域が形成されていないため、寄生バイポーラトランジスタを動作させやすくすることができる。しかも、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が存在しない領域が存在しているため、ドレイン電極にサージ電圧が印加された際にサイドウォール絶縁膜において絶縁破壊が生じるのを防止することができる。従って、本発明によれば、静電破壊耐性の高い半導体装置を提供することができる。
【００１８】
また、本発明によれば、ドレインコンタクト部の下方領域に第２の不純物拡散領域が形成されていない一方、第２導電型の不純物拡散領域が形成されているため、ｐｎ接合が形成される部分における不純物プロファイルが急峻となり、しかも、ｐｎ接合が形成される領域における不純物濃度が高くなる。このため、本発明によれば、ドレインコンタクト部にサージ電圧が加わった際に、寄生バイポーラトランジスタがオン状態になりやすくなる。このため、本発明によれば、トランジスタをより確実に保護することが可能となる。
【発明を実施するための最良の形態】
【００１９】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図８を用いて説明する。
【００２０】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１は、図２のＡ−Ａ′線断面図である。
【００２１】
図１に示すように、例えばシリコン基板より成る半導体基板１０には、Ｐ型のウェル１２が形成されている。
【００２２】
Ｐ型のウェル１２が形成された半導体基板１０上には、ゲート絶縁膜１４を介してゲート電極１６が形成されている。
【００２３】
ゲート電極１６のドレイン側の半導体基板１０内には、Ｎ型の不純物拡散領域（ＬＤＤ領域）１８ａが形成されている。ゲート電極１６のソース側の半導体装置１０内には、Ｎ型の不純物拡散領域１８ｂが形成されている。不純物拡散領域１８ａ、１８ｂを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば４×１０１３ｃｍ−２である。ドーパント不純物としては、リン（Ｐ）が用いられている。
【００２４】
ゲート電極１６のドレイン側の半導体基板１０内には、不純物拡散領域１８ａ、１８ｂより不純物濃度が高いＮ型の不純物拡散領域２０ａが形成されている。ゲート電極１６のソース側の半導体基板１０内には、不純物拡散領域１８ａ、１８ｂより不純物拡散領域が高い不純物拡散領域２０ｂが形成されている。不純物拡散領域２０ａ、２０ｂは、不純物拡散領域１８ａ、１８ｂより深く形成されている。不純物拡散領域２０ａ、２０ｂを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば５×１０１４ｃｍ−２である。ドーパント不純物としては、リンが用いられている。不純物拡散領域２０ａと不純物拡散領域２０ｂとの間の領域は、チャネル領域として機能する。
【００２５】
不純物拡散領域１８ａ、１８ｂのみならず、不純物拡散領域２０ａ、２０ｂを形成しているのは、Ｎ型不純物の濃度プロファイルを深く、かつ、なだらかにするためである。本実施形態では、不純物拡散領域２０ａ、２０ｂが形成されているため、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生バイポーラトランジスタ４６の断面積が大きくなっており、しかも、寄生バイポーラトランジスタ４６のベース幅が狭くなっている。従って、本実施形態によれば、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生ｎｐｎバイポーラトランジスタ４６の駆動能力を高くすることが可能となる。
【００２６】
ドレインコンタクト部２２Ｄの下方領域には、不純物拡散領域２０ａが形成されていない。ドレインコンタクト部２２Ｄの下方領域に不純物拡散領域２０ａを形成していないのは、後述するように、ｐｎ接合が形成される部分におけるＮ型不純物のプロファイルを急峻にし、寄生バイポーラトランジスタ４６を動作させやすくするためである。
【００２７】
ゲート電極１６の側壁部分には、サイドウォール絶縁膜２４が形成されている。
【００２８】
サイドウォール絶縁膜２４とドレインコンタクト部２２Ｄとの間の領域には、絶縁体より成るシリサイド化防止パターン（マスクパターン）２６が形成されている。シリサイド化防止パターン２６は、半導体基板１０表面がシリサイド化されるのを防止するためのものである。
【００２９】
シリサイド化防止パターン２６のドレインコンタクト２２Ｄ側の半導体基板１０内には、Ｎ型の不純物拡散領域２８ａが形成されている。不純物拡散領域２８ａは、不純物拡散領域１８ａ、１８ｂより浅く形成されている。不純物拡散領域２８ａを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば１×１０１５ｃｍ−２である。ドーパント不純物としては、例えば砒素（Ａｓ）が用いられている。
【００３０】
サイドウォール絶縁膜２４とシリサイド化防止パターン２６との間の半導体基板１０内には、Ｎ型の不純物拡散領域２８ｂが形成されている。不純物拡散領域２８ｂは、不純物拡散領域２８ａと同様に、不純物拡散領域１８ａ、１８ｂより浅く形成されている。不純物拡散領域２８ｂを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、不純物拡散領域２８ａと同様に、例えば１×１０１５ｃｍ−２である。ドーパント不純物としては、不純物拡散領域２８ａと同様に、例えば砒素が用いられている。
【００３１】
サイドウォール絶縁膜２４のソース側の半導体基板１０内には、Ｎ型の不純物拡散領域２８ｃが形成されている。不純物拡散領域２８ｃは、不純物拡散領域２８ａ、２８ｂと同様に、不純物拡散領域１８ａ、１８ｂより浅く形成されている。不純物拡散領域２８ｃを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば１×１０１５ｃｍ−２である。ドーパント不純物としては、例えば砒素（Ａｓ）が用いられている。
【００３２】
シリサイド化防止パターン２６が形成されている領域には、不純物拡散領域２８ａ、２８ｂは形成されていない。ゲート電極１６とドレイン電極２８ａとの間に、不純物拡散領域２８ａ、２８ｂが形成されていない領域を配しているのは、サージ電圧がドレイン電極２８ａに印加された際にサイドウォール絶縁膜２４において絶縁破壊が生じるのを防止するためである。
【００３３】
不純物拡散領域１８ａより不純物濃度が高い不純物拡散領域２０ａがシリサイド化防止パターン２６の下方にも形成されているため、シリサイド化防止パターン２６が形成されている領域に不純物拡散領域２８ａ、２８ｂが形成されていないにもかかわらず、ＮＭＯＳトランジスタの駆動能力が低下するのを防止し得る。
【００３４】
ドレインコンタクト部２２Ｄの下方の半導体基板１０内には、Ｐ型のドーパント不純物が導入されて成る不純物拡散領域３０が形成されている。不純物拡散領域３０を形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば１×１０１４ｃｍ−２である。ドーパント不純物としては、例えばボロン（Ｂ）が用いられている。ドレインコンタクト部２２Ｄの下方にＰ型の不純物拡散領域３０を形成しているのは、後述するように、Ｎ型不純物のプロファイルが急峻かつ高濃度な箇所に、ｐｎ接合が形成されるようにすることにより、寄生バイポーラトランジスタ４６を動作させやすくするためである。
【００３５】
不純物拡散領域２８ａ〜２８ｃ上には、それぞれシリサイド膜３２ａ〜３２ｃがそれぞれ形成されている。不純物拡散領域２８ａ上に形成されたシリサイド膜３２ａは、ドレイン電極として機能する。不純物拡散領域２８ｃ上に形成されたシリサイド膜３２ｃは、ソース電極として機能する。
【００３６】
シリサイド化防止パターン２６が形成されている領域には、シリサイド膜３２ａ、３２ｂは形成されていない。ドレインコンタクト部２２Ｄとサイドウォール絶縁膜２４との間にシリサイド膜３２ａ、３２ｂが存在しない領域を設けているのは、ドレイン電極３２ａにサージ電圧が印加された際に、サイドウォール絶縁膜２４において絶縁破壊が生じるのを防止するためである。シリサイド膜３２ａ、３２ｂが存在しない領域は、図２に示すように、ドレインコンタクト部２２Ｄを囲うように存在している。
【００３７】
こうして、ゲート電極１６とソース／ドレイン拡散領域１８、２０、２８とを有するＮＭＯＳトランジスタ３４が構成されている。
【００３８】
ＮＭＯＳトランジスタ３４が形成された半導体基板１０上には、層間絶縁膜３６が形成されている。
【００３９】
層間絶縁膜３６には、ドレイン電極３２ａに達するコンタクトホール３８ａと、ソース電極３２ｃに達するコンタクトホール３８ｂとが形成されている。
【００４０】
コンタクトホール３８ａ、３８ｂ内には、Ｔｉ膜とＴｉＮ膜とを順次積層して成るバリア膜４０が形成されている。内面にバリア膜４０が形成されたコンタクトホール３８ａ、３８ｂ内には、導体プラグ４２ａ、４２ｂが埋め込まれている。導体プラグ４２ａは、ドレインコンタクト部２２Ｄを構成するものであり、導体プラグ４２ｂは、ソースコンタクト部２２Ｓを構成するものである。導体プラグ４２ａと不純物拡散領域２８ａとの間にシリサイド膜３２ａが形成されているため、ドレインコンタクト部２２Ｄのコンタクト抵抗は極めて低く抑えられている。また、導体プラグ４２ｂと不純物拡散領域２８ｃとの間にシリサイド膜３２ｃが形成されているため、ソースコンタクト部２２Ｓのコンタクト抵抗は極めて低く抑えられている。
【００４１】
導体プラグ４２ａ、４２ｂが埋め込まれた層間絶縁膜３６上には、導体プラグ４２ａ、４２ｂに接続された配線４４が形成されている。
【００４２】
こうして本実施形態による半導体装置が構成されている。
【００４３】
このような半導体装置では、図１に示すように、ｎｐｎ形の寄生バイポーラトランジスタ４６が形成される。トランジスタ３４のソース側は、寄生バイポーラトランジスタ４６のコレクタを構成している。トランジスタ３４のドレイン側は、寄生バイポーラトランジスタ４６のエミッタを構成している。Ｐ型ウェル１２は、寄生バイポーラトランジスタ４６のベースを構成している。
【００４４】
ドレイン電極３２ａにサージ電圧が印加されて、エミッタの電位よりベースの電位が高くなると、寄生バイポーラトランジスタ４６はオン状態となる。寄生バイポーラトランジスタ４６がオン状態になると、コレクタ−エミッタ間にサージ電流が流れ、ＮＭＯＳトランジスタが保護される。
【００４５】
図３は、本実施形態による半導体装置の不純物プロファイルを示すグラフ（その１）である。図３は、図１のＢ−Ｂ′線における不純物プロファイルを示している。図３において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００４６】
本実施形態では、不純物拡散領域１８ａより不純物濃度の高い不純物拡散領域２０ａを不純物拡散領域１８ａより深く形成しており、不純物拡散領域１８ａより不純物濃度の高い不純物拡散領域２８ｂを不純物拡散領域１８ａより浅く形成しているため、図３に示すような深くなだらかな不純物プロファイルが得られる。本実施形態では、不純物拡散領域２０ａ、２０ｂが形成されているため、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生バイポーラトランジスタ４６の断面積が大きくなっており、しかも、寄生バイポーラトランジスタ４６のベース幅が狭くなっている。従って、本実施形態によれば、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生ｎｐｎバイポーラトランジスタ４６の駆動能力を高くすることが可能となる。
【００４７】
図４は、本実施形態による半導体装置の不純物プロファイルを示すグラフ（その２）である。図４は、図１におけるＣ−Ｃ′線の不純物プロファイルを示している。図４において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００４８】
図４において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本実施形態では、ドレインコンタクト２２Ｄの下方領域にＮ型の不純物拡散領域２０ａが形成されていない一方、Ｐ型の不純物拡散領域３０が形成されているため、ｐｎ接合が形成される部分における不純物プロファイルが急峻となり、しかも、ｐｎ接合が形成される領域における不純物濃度が高くなる。このため、本実施形態による半導体装置では、ドレイン電極３２ａにサージ電圧が加わった際に、Ｐ型ウェル１２の電位が上昇しやすくなる。このため、本実施形態によれば、サージ電流が導入された際に、寄生バイポーラトランジスタ４６がオン状態になりやすくなる。このため、本実施形態によれば、ＮＭＯＳトランジスタをより確実に保護することが可能となる。
【００４９】
このように、本実施形態によれば、寄生バイポーラトランジスタ４６の駆動能力を向上し得るとともに、サージ電流が導入された際に寄生バイポーラトランジスタ４６を動作させやすくすることができる。しかも、ドレインコンタクト２２Ｄとサイドウォール絶縁膜２４との間にシリサイド膜３２ａ、３２ｂが存在しない領域が設けられているため、ドレイン電極３２ｂにサージ電圧が印加された際にサイドウォール絶縁膜２４において絶縁破壊が生じるのを防止することができる。しかも、比較的不純物濃度が高い不純物拡散領域２０ａが、シリサイド膜３２ａ、３２ｂが存在しない領域にも形成されているため、ＮＭＯＳトランジスタ３４の駆動能力が低下するのを防止することができる。従って、本実施形態によれば、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することができる。
【００５０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図８を用いて説明する。図５乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５１】
まず、図５（ａ）に示すように、例えばシリコン基板より成る半導体基板１０内に、例えばＰ型ウェル１２を形成する。
【００５２】
次に、全面に、例えば熱酸化法により、半導体基板１０表面にシリコン酸化膜より成るゲート絶縁膜１４を形成する。ゲート絶縁膜１４の膜厚は、例えば７ｎｍとする。
【００５３】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのポリシリコン膜１６を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜１６をパターニングする。これにより、ポリシリコンより成るゲート電極１６が形成される。
【００５４】
次に、イオン注入法により、ゲート電極１６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物として例えばリンを用いる。イオン注入条件は、例えば、加速電圧を２０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、ゲート電極の両側の半導体基板１０内にＮ型の不純物拡散領域（ＬＤＤ領域）１８ａ、１８ｂが形成される。
【００５５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜４８を不純物拡散領域３０の平面形状（図２参照）にパターニングする。
【００５６】
次に、イオン注入法により、フォトレジスト膜４８をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速電圧を６０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、不純物拡散領域１８ａ、１８ｂより深い不純物拡散領域２０ａ、２０ｂが形成される（図５（ｂ）参照）。この後、フォトレジスト膜４８を剥離する。
【００５７】
次に、図６（ａ）に示すように、全面に、例えばＣＶＤ法により、膜厚１２０ｎｍのシリコン酸化膜２３を形成する。
【００５８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５０を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５０をシリサイド化防止パターン２６の平面形状（図２参照）にパターニングする。
【００５９】
次に、図６（ｂ）に示すように、例えばＲＩＥ法により、フォトレジスト膜５０をマスクとして、シリコン酸化膜２３を異方性エッチングする。これにより、ゲート電極１６の側壁部分に、シリコン酸化膜２３より成るサイドウォール絶縁膜２４が形成される。また、シリコン酸化膜２３より成るシリサイド化防止パターン２６が形成される。シリサイド化防止パターン２６は、半導体基板１０表面がシリサイド化されるのを防止するためのシリサイドブロックとして機能するものである。この後、フォトレジスト膜５０を剥離する。
【００６０】
次に、図７（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜５２を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５２に、不純物拡散領域３０が形成される領域を露出する開口部５４を形成する。
【００６１】
次に、イオン注入法により、フォトレジスト膜５２をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速電圧を７０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２とする。こうして、Ｐ型の不純物拡散領域３０が形成される。この後、フォトレジスト膜５２を剥離する。
【００６２】
なお、Ｐ型の不純物拡散領域３０を形成する際に、ＰＭＯＳトランジスタが形成される領域（図示せず）にもＰ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタのＬＤＤ領域を形成してもよい。また、Ｐ型の不純物拡散領域３０を形成する際に、抵抗素子が形成される領域（図示せず）にＰ型のドーパント不純物を導入することにより、Ｐ型拡散層より成る抵抗素子を形成してもよい。これにより、工程の簡略化を図ることが可能となる。
【００６３】
次に、図７（ｂ）に示すように、イオン注入法により、ゲート電極１６、サイドウォール絶縁膜２４、シリサイド化防止パターン２６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。イオン注入条件は、例えば、加速電圧を３０ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。
【００６４】
次に、全面に、例えばスパッタ法により、膜厚３０ｎｍのコバルト膜を形成する。
【００６５】
次に、熱処理を行うことにより、コバルト膜中のＣｏと半導体基板１０中のＳｉとを反応させ、コバルトシリサイド膜を形成する。熱処理を行う際の雰囲気は、例えば窒素（Ｎ２）雰囲気とする。熱処理温度は例えば８５０℃とし、熱処理時間は例えば３０秒とする。
【００６６】
次に、未反応のコバルト膜をエッチング除去する。こうして、コバルトシリサイドより成るシリサイド膜３２ａ、３２ｂ、３２ｃが形成される（図８（ａ）参照）。
【００６７】
次に、図８（ｂ）に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜より成る層間絶縁膜３６を形成する。
【００６８】
次に、フォトリソグラフィ技術を用い、層間絶縁膜３６に、ドレイン電極３２ａに達するコンタクトホール３８ａと、ソース電極３２ｃに達するコンタクトホール３８ｂとを形成する。
【００６９】
次に、全面に、例えばスパッタ法により、膜厚２０ｎｍのＴｉ膜及び膜厚５０ｎｍのＴｉＮ膜を順次形成する。これにより、Ｔｉ膜及びＴｉＮ膜より成るバリアメタル膜４０が形成される。
【００７０】
次に、全面に、例えばＣＶＤにより、膜厚８００ｎｍのタングステン膜を形成する。
【００７１】
次に、ＣＭＰ法により、タングステン膜及びバリアメタル膜を層間絶縁膜３６の表面が露出するまで研磨する。これにより、コンタクトホール３８ａ、３８ｂ内に、タングステンより成る導体プラグ４２ａ、４２ｂが埋め込まれる。
【００７２】
次に、層間絶縁膜３６上に、膜厚５００ｎｍのアルミニウム膜４４を形成する。
【００７３】
次に、フォトリソグラフィ技術を用い、アルミニウム膜４４をパターニングする。これにより、アルミニウムより成る配線４４が形成される。
【００７４】
こうして本実施形態による半導体装置が製造される。
【００７５】
（変形例）
次に、本実施形態による半導体装置の変形例を図９及び図１０を用いて説明する。図９は、本変形例による半導体装置を示す断面図である。
【００７６】
本変形例による半導体装置は、ドレインコンタクト２２Ｄの下方領域に不純物拡散領域３０が形成されていないことに主な特徴がある。
【００７７】
図９に示すように、本変形例による半導体装置は、Ｐ型の不純物拡散領域３０を形成することなく構成されている。
【００７８】
図１０は、本変形例による半導体装置の不純物プロファイルを示すグラフである。図１０は、図９におけるＣ−Ｃ′線の不純物プロファイルを示している。図１０において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００７９】
図１０において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本変形例のように不純物拡散領域３０を形成しない場合であっても、ｐｎ接合が形成される部分における不純物プロファイルは比較的急峻であり、ｐｎ接合が形成される領域における不純物濃度も比較的高い。従って、本変形例の場合も、寄生バイポーラトランジスタ４６は比較的動作しやすい。
【００８０】
このように、本変形例によっても、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することが可能である。しかも、本変形例では、不純物拡散領域３０を形成しないため、製造工程を少なくすることができる。従って、本変形例によれば半導体装置の低コスト化に寄与することができる。
【００８１】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１１乃至図１６を用いて説明する。図１乃至図１０に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８２】
（半導体装置）
まず、本実施形態による半導体装置について図１１を用いて説明する。図１１は、本実施形態による半導体装置を示す断面図である。
【００８３】
本実施形態による半導体装置は、ドレインコンタクト部２２Ｄの下方領域に不純物拡散領域（ＬＤＤ領域）１８ａが形成されていないことに主な特徴がある。
【００８４】
図１１に示すように、ドレインコンタクト部２２Ｄの下方領域には不純物拡散領域１８ａが形成されていない。
【００８５】
図１２は、本実施形態による半導体装置の不純物プロファイルを示すグラフである。図１２は、図１１におけるＣ−Ｃ′線の不純物プロファイルを示している。図１２において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００８６】
図１２において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本実施形態ではドレインコンタクト部２２Ｄの下方領域に不純物拡散領域１８ａが形成されていないため、ｐｎ接合が形成される部分における不純物プロファイルが極めて急峻である。しかも、本実施形態では、ｐｎ接合が形成される領域における不純物濃度も比較的高い。このため、本実施形態の場合にも、ドレイン電極３２ａにサージ電圧が加わった際に、Ｐ型ウェル１２の電位が上昇しやすい。このため、本実施形態の場合にも、サージ電流が導入された際に、寄生バイポーラトランジスタ４６がオン状態になりやすい。
【００８７】
従って、本実施形態によっても、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することができる。
【００８８】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１３乃至図１６を用いて説明する。図１３乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８９】
まず、ゲート電極１６を形成する工程までは、図５（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
【００９０】
次に、図１３（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜５６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５６を不純物拡散領域３０の平面形状にパターニングする。
【００９１】
次に、イオン注入法により、ゲート電極１６及びフォトレジスト膜５６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物として例えばリンを用いる。イオン注入条件は、例えば、加速電圧を２０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、Ｎ型の不純物拡散領域（ＬＤＤ領域）１８ａ、１８ｂが形成される。
【００９２】
次に、図１３（ｂ）に示すように、イオン注入法により、フォトレジスト膜５６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速電圧を６０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、不純物拡散領域１８ａ、１８ｂより深い不純物拡散領域２０ａ、２０ｂが形成される。換言すれば、不純物拡散領域１８ａ、１８ｂの深さが更に深くなるとともに、不純物拡散領域１８ａ、１８ｂの不純物プロファイルが深くなだらかに変化する。この後、フォトレジスト膜５６を剥離する。
【００９３】
この後の半導体装置の製造方法は、図６（ａ）乃至図８（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図１４（ａ）乃至図１６（ｂ）参照）。
【００９４】
こうして本実施形態による半導体装置が製造される。
【００９５】
（変形例）
次に、本実施形態による半導体装置の変形例を図１７及び図１８を用いて説明する。図１７は、本変形例による半導体装置を示す断面図である。
【００９６】
本変形例による半導体装置は、不純物拡散領域３０が形成されていないことに主な特徴がある。
【００９７】
図１７に示すように、本変形例による半導体装置は、Ｐ型の不純物拡散領域３０を形成することなく構成されている。
【００９８】
図１８は、本変形例による半導体装置の不純物プロファイルを示すグラフである。図１８は、図７におけるＣ−Ｃ′線の不純物プロファイルを示している。図１８において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００９９】
図１８において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本変形例のように不純物拡散領域３０を形成しない場合であっても、ｐｎ接合が形成される部分における不純物プロファイルは比較的急峻であり、ｐｎ接合が形成される領域における不純物濃度も比較的高い。従って、本変形例の場合も、寄生バイポーラトランジスタ４６は比較的動作しやすい。
【０１００】
このように、本変形例によっても、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することが可能である。しかも、本変形例では、不純物拡散領域３０を形成しないため、製造工程を少なくすることができる。従って、本変形例によれば半導体装置の低コスト化に寄与することができる。
【０１０１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０２】
例えば、上記実施形態では、ＮＭＯＳトランジスタを例に説明したが、本発明の原理はＮＭＯＳトランジスタに限定されるものではなく、ＰＭＯＳトランジスタにも適用し得る。ＰＭＯＳトランジスタを形成する場合には、ウェルの１２の導電型をＮ型とし、不純物拡散領域１８ａ、１８ｂ、２０ａ、２０ｂ、２８ａ〜２８ｃの導電型をＰ型とし、不純物拡散領域３０の導電型をＮ型とすればよい。
【０１０３】
以上詳述したように、本発明の特徴をまとめると以下の通りである。
【０１０４】
（付記１）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より深く形成された前記第１導電型の第２の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第３の不純物拡散領域と；前記第３の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に前記第２の不純物拡散領域が形成されていない
ことを特徴とする半導体装置。
【０１０５】
（付記２）
請求項１記載の半導体装置において、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第４の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【０１０６】
（付記３）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第３の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【０１０７】
（付記４）
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記シリサイド膜が形成されていない領域は、前記ドレインコンタクト部を囲うように形成されている
ことを特徴とする半導体装置。
【０１０８】
（付記５）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に、前記第１の不純物拡散領域より深い第２の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、
前記第３の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１０９】
（付記６）
請求項５記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程の前に、前記ドレインコンタクト部を露出する開口部が形成された他のフォトレジスト膜を形成する工程と；前記他のフォトレジスト膜をマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ドレインコンタクト部の下方の前記半導体基板内に、前記第２導電型の第４の不純物拡散領域を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１１０】
（付記７）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を前記第１の不純物拡散領域より深くまで導入することにより、前記第１の不純物拡散領域を更に深くまで形成するとともに、前記第１の不純物拡散領域の不純物濃度プロファイルを変化させる工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第２の不純物拡散領域を形成する工程と、
前記第２の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１１１】
（付記８）
請求項７記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程の前に、前記ドレインコンタクト部を露出する開口部が形成された他のフォトレジスト膜を形成する工程と；前記他のフォトレジスト膜をマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ドレインコンタクト部の下方の前記半導体基板内に、前記第２導電型の第３の不純物拡散領域を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置を示す平面図である。
【図３】本発明の第１実施形態による半導体装置の不純物プロファイルを示すグラフ（その１）である。
【図４】本発明の第１実施形態による半導体装置の不純物プロファイルを示すグラフ（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第１実施形態の変形例による半導体装置を示す断面図である。
【図１０】本発明の第１実施形態の変形例による半導体装置の不純物プロファイルを示すグラフである。
【図１１】本発明の第２実施形態による半導体装置を示す断面図である。
【図１２】本発明の第２実施形態による半導体装置の不純物プロファイルを示すグラフである。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１７】本発明の第２実施形態の変形例による半導体装置を示す断面図である。
【図１８】本発明の第２実施形態の変形例による半導体装置の不純物プロファイルを示すグラフである。
【図１９】提案されている半導体装置の入出力回路部を示す概念図である。
【符号の説明】
【０１１３】
１０…半導体基板
１２…ウェル
１４…ゲート絶縁膜
１６…ゲート電極
１８…Ｎ型不純物拡散領域
２０…Ｎ型不純物拡散領域
２２Ｄ…ドレインコンタクト部
２２Ｓ…ソースコンタクト部
２４…サイドウォール絶縁膜
２６…シリサイド化防止パターン
２８…Ｎ型不純物拡散領域
３０…Ｐ型不純物拡散領域
３２…シリサイド膜
３４…ＮＭＯＳトランジスタ
３６…層間絶縁膜
３８…コンタクトホール
４０…バリアメタル膜
４２…導体プラグ
４４…配線
４６…寄生バイポーラトランジスタ
４８…フォトレジスト膜
５０…フォトレジスト膜
５２…フォトレジスト膜
５４…開口部
５６…フォトレジスト膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に静電破壊耐性の高い半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
カードタイプの記録メディアは、手軽に持ち運びすることが可能であるため、大きな注目を集めている。かかる記録メディアには、静電気が帯電する場合があるため、高い静電破壊耐性が要求されている。そして、記録メディアの入出力部に用いられる半導体装置にも、高い静電破壊耐性が要求される。
【０００３】
図１９は、提案されている半導体装置の入出力回路部を示す概念図である。
【０００４】
図１９に示すように、内部回路１００には、抵抗１０２等を介してＩ／Ｏ制御回路１０４が接続されている。Ｉ／Ｏ制御回路１０４は、内部回路１００からの信号等に基づいて、入出力信号を制御するものである。
【０００５】
Ｉ／Ｏ制御回路１０４には、入力用又は出力用のインバータ回路１０６が接続されている。インバータ回路１０６は、ＰＭＯＳトランジスタ１０８ＰとＮＭＯＳトランジスタ１０８Ｎとを有している。
【０００６】
インバータ回路１０６と電極パッド１１０との間には、ＥＳＤ（Electro Static Discharge）保護回路１１２が設けられている。ＥＳＤ保護回路１１２は、外部から電極パッド１１０を介して導入されるサージ電流を吸収するためのものである。ＥＳＤ保護回路１１２は、ＰＭＯＳトランジスタ１１４ＰとＮＭＯＳトランジスタ１１４Ｎとを有している。
【０００７】
Ｉ／Ｏ制御回路１０４、インバータ回路１０６及びＥＳＤ保護回路１１２により、入出力回路部１１６が構成されている。
【０００８】
電極パッド１１０は、ＰＭＯＳトランジスタ１０８Ｐ、１１４Ｐのドレイン側とＮＭＯＳトランジスタ１０８Ｎ、１１４Ｎのドレイン側とに接続されているため、ＥＳＤ保護回路１１２の静電破壊耐圧が比較的低い場合には、ＰＭＯＳトランジスタ１０８Ｐ、１１４Ｐのドレイン側や、ＮＭＯＳトランジスタ１０８Ｎ、１１４Ｎのドレイン側において静電破壊が生じる。
【０００９】
ソース／ドレイン拡散層表面にシリサイド膜が形成されている半導体装置の場合には、外部からサージ電流が導入されると、ドレイン側のシリサイド膜とゲート電極との間に存在するサイドウォール絶縁膜に大きな電圧が印加され、絶縁破壊が生じやすい。
【００１０】
ドレイン側のシリサイド膜とゲート電極との間に存在するサイドウォール絶縁膜において絶縁破壊が生じるのを防止する技術として、ドレインコンタクトとサイドウォール絶縁膜との間にシリサイド膜が存在しない領域を配することが提案されている。ドレインコンタクトとサイドウォール絶縁膜との間にシリサイド膜が存在しない領域を配することにより、サイドウォール絶縁膜に大きなサージ電圧が印加されるのを防止することができ、静電破壊耐性を向上することが期待される（特許文献１〜５参照）。
【特許文献１】特開平７−１０６５６７号公報
【特許文献２】特開平７−１４２５８９号公報
【特許文献３】特開２００１−１１０９９５号公報
【特許文献４】特開２００３−１３３４３３号公報
【特許文献５】特開２００４−１５００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、提案されている半導体装置では、必ずしも十分な静電破壊耐性が得られなかった。
【００１２】
本発明の目的は、静電破壊耐性を向上し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より深く形成された前記第１導電型の第２の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第３の不純物拡散領域と；前記第３の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、前記ドレインコンタクト部の下方の前記半導体基板内に前記第２の不純物拡散領域が形成されていない半導体装置が提供される。
【００１４】
本発明の他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第３の不純物拡散領域が形成されている半導体装置が提供される。
【００１５】
本発明の更に他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に、前記第１の不純物拡散領域より深い第２の不純物拡散領域を形成する工程と、前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、前記第３の不純物拡散領域上にシリサイド膜を形成する工程と、前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
本発明の更に他の観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、前記ゲート電極及び前記フォトレジスト膜をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を前記第１の不純物拡散領域より深くまで導入することにより、前記第１の不純物拡散領域を更に深くまで形成するとともに、前記第１の不純物拡散領域の不純物濃度プロファイルを変化させる工程と、前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第２の不純物拡散領域を形成する工程と、前記第２の不純物拡散領域上にシリサイド膜を形成する工程と、前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明によれば、第１の不純物拡散領域より不純物濃度の高い第２の不純物拡散領域が第１の不純物拡散領域より深く形成されており、第１の不純物拡散領域より不純物濃度の高い第３の不純物拡散領域が第１の不純物拡散領域より浅く形成しているため、深くなだらかな不純物プロファイルが得られる。また、第２の不純物拡散領域が形成されているため、第２の不純物拡散領域が形成されていない場合と比較して、寄生バイポーラトランジスタの断面積が大きくなっており、しかも、寄生バイポーラトランジスタのベース幅が狭くなっている。従って、本発明によれば、第２の不純物拡散領域が形成されていない場合と比較して、寄生ｎｐｎバイポーラトランジスタの駆動能力を高くすることが可能となる。また、ドレインコンタクト部の下方領域に第２の不純物拡散領域が形成されていないため、寄生バイポーラトランジスタを動作させやすくすることができる。しかも、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が存在しない領域が存在しているため、ドレイン電極にサージ電圧が印加された際にサイドウォール絶縁膜において絶縁破壊が生じるのを防止することができる。従って、本発明によれば、静電破壊耐性の高い半導体装置を提供することができる。
【００１８】
また、本発明によれば、ドレインコンタクト部の下方領域に第２の不純物拡散領域が形成されていない一方、第２導電型の不純物拡散領域が形成されているため、ｐｎ接合が形成される部分における不純物プロファイルが急峻となり、しかも、ｐｎ接合が形成される領域における不純物濃度が高くなる。このため、本発明によれば、ドレインコンタクト部にサージ電圧が加わった際に、寄生バイポーラトランジスタがオン状態になりやすくなる。このため、本発明によれば、トランジスタをより確実に保護することが可能となる。
【発明を実施するための最良の形態】
【００１９】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図８を用いて説明する。
【００２０】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図４を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１は、図２のＡ−Ａ′線断面図である。
【００２１】
図１に示すように、例えばシリコン基板より成る半導体基板１０には、Ｐ型のウェル１２が形成されている。
【００２２】
Ｐ型のウェル１２が形成された半導体基板１０上には、ゲート絶縁膜１４を介してゲート電極１６が形成されている。
【００２３】
ゲート電極１６のドレイン側の半導体基板１０内には、Ｎ型の不純物拡散領域（ＬＤＤ領域）１８ａが形成されている。ゲート電極１６のソース側の半導体装置１０内には、Ｎ型の不純物拡散領域１８ｂが形成されている。不純物拡散領域１８ａ、１８ｂを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば４×１０１３ｃｍ−２である。ドーパント不純物としては、リン（Ｐ）が用いられている。
【００２４】
ゲート電極１６のドレイン側の半導体基板１０内には、不純物拡散領域１８ａ、１８ｂより不純物濃度が高いＮ型の不純物拡散領域２０ａが形成されている。ゲート電極１６のソース側の半導体基板１０内には、不純物拡散領域１８ａ、１８ｂより不純物拡散領域が高い不純物拡散領域２０ｂが形成されている。不純物拡散領域２０ａ、２０ｂは、不純物拡散領域１８ａ、１８ｂより深く形成されている。不純物拡散領域２０ａ、２０ｂを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば５×１０１４ｃｍ−２である。ドーパント不純物としては、リンが用いられている。不純物拡散領域２０ａと不純物拡散領域２０ｂとの間の領域は、チャネル領域として機能する。
【００２５】
不純物拡散領域１８ａ、１８ｂのみならず、不純物拡散領域２０ａ、２０ｂを形成しているのは、Ｎ型不純物の濃度プロファイルを深く、かつ、なだらかにするためである。本実施形態では、不純物拡散領域２０ａ、２０ｂが形成されているため、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生バイポーラトランジスタ４６の断面積が大きくなっており、しかも、寄生バイポーラトランジスタ４６のベース幅が狭くなっている。従って、本実施形態によれば、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生ｎｐｎバイポーラトランジスタ４６の駆動能力を高くすることが可能となる。
【００２６】
ドレインコンタクト部２２Ｄの下方領域には、不純物拡散領域２０ａが形成されていない。ドレインコンタクト部２２Ｄの下方領域に不純物拡散領域２０ａを形成していないのは、後述するように、ｐｎ接合が形成される部分におけるＮ型不純物のプロファイルを急峻にし、寄生バイポーラトランジスタ４６を動作させやすくするためである。
【００２７】
ゲート電極１６の側壁部分には、サイドウォール絶縁膜２４が形成されている。
【００２８】
サイドウォール絶縁膜２４とドレインコンタクト部２２Ｄとの間の領域には、絶縁体より成るシリサイド化防止パターン（マスクパターン）２６が形成されている。シリサイド化防止パターン２６は、半導体基板１０表面がシリサイド化されるのを防止するためのものである。
【００２９】
シリサイド化防止パターン２６のドレインコンタクト２２Ｄ側の半導体基板１０内には、Ｎ型の不純物拡散領域２８ａが形成されている。不純物拡散領域２８ａは、不純物拡散領域１８ａ、１８ｂより浅く形成されている。不純物拡散領域２８ａを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば１×１０１５ｃｍ−２である。ドーパント不純物としては、例えば砒素（Ａｓ）が用いられている。
【００３０】
サイドウォール絶縁膜２４とシリサイド化防止パターン２６との間の半導体基板１０内には、Ｎ型の不純物拡散領域２８ｂが形成されている。不純物拡散領域２８ｂは、不純物拡散領域２８ａと同様に、不純物拡散領域１８ａ、１８ｂより浅く形成されている。不純物拡散領域２８ｂを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、不純物拡散領域２８ａと同様に、例えば１×１０１５ｃｍ−２である。ドーパント不純物としては、不純物拡散領域２８ａと同様に、例えば砒素が用いられている。
【００３１】
サイドウォール絶縁膜２４のソース側の半導体基板１０内には、Ｎ型の不純物拡散領域２８ｃが形成されている。不純物拡散領域２８ｃは、不純物拡散領域２８ａ、２８ｂと同様に、不純物拡散領域１８ａ、１８ｂより浅く形成されている。不純物拡散領域２８ｃを形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば１×１０１５ｃｍ−２である。ドーパント不純物としては、例えば砒素（Ａｓ）が用いられている。
【００３２】
シリサイド化防止パターン２６が形成されている領域には、不純物拡散領域２８ａ、２８ｂは形成されていない。ゲート電極１６とドレイン電極２８ａとの間に、不純物拡散領域２８ａ、２８ｂが形成されていない領域を配しているのは、サージ電圧がドレイン電極２８ａに印加された際にサイドウォール絶縁膜２４において絶縁破壊が生じるのを防止するためである。
【００３３】
不純物拡散領域１８ａより不純物濃度が高い不純物拡散領域２０ａがシリサイド化防止パターン２６の下方にも形成されているため、シリサイド化防止パターン２６が形成されている領域に不純物拡散領域２８ａ、２８ｂが形成されていないにもかかわらず、ＮＭＯＳトランジスタの駆動能力が低下するのを防止し得る。
【００３４】
ドレインコンタクト部２２Ｄの下方の半導体基板１０内には、Ｐ型のドーパント不純物が導入されて成る不純物拡散領域３０が形成されている。不純物拡散領域３０を形成する際に半導体基板１０内に導入されたドーパント不純物のドーズ量は、例えば１×１０１４ｃｍ−２である。ドーパント不純物としては、例えばボロン（Ｂ）が用いられている。ドレインコンタクト部２２Ｄの下方にＰ型の不純物拡散領域３０を形成しているのは、後述するように、Ｎ型不純物のプロファイルが急峻かつ高濃度な箇所に、ｐｎ接合が形成されるようにすることにより、寄生バイポーラトランジスタ４６を動作させやすくするためである。
【００３５】
不純物拡散領域２８ａ〜２８ｃ上には、それぞれシリサイド膜３２ａ〜３２ｃがそれぞれ形成されている。不純物拡散領域２８ａ上に形成されたシリサイド膜３２ａは、ドレイン電極として機能する。不純物拡散領域２８ｃ上に形成されたシリサイド膜３２ｃは、ソース電極として機能する。
【００３６】
シリサイド化防止パターン２６が形成されている領域には、シリサイド膜３２ａ、３２ｂは形成されていない。ドレインコンタクト部２２Ｄとサイドウォール絶縁膜２４との間にシリサイド膜３２ａ、３２ｂが存在しない領域を設けているのは、ドレイン電極３２ａにサージ電圧が印加された際に、サイドウォール絶縁膜２４において絶縁破壊が生じるのを防止するためである。シリサイド膜３２ａ、３２ｂが存在しない領域は、図２に示すように、ドレインコンタクト部２２Ｄを囲うように存在している。
【００３７】
こうして、ゲート電極１６とソース／ドレイン拡散領域１８、２０、２８とを有するＮＭＯＳトランジスタ３４が構成されている。
【００３８】
ＮＭＯＳトランジスタ３４が形成された半導体基板１０上には、層間絶縁膜３６が形成されている。
【００３９】
層間絶縁膜３６には、ドレイン電極３２ａに達するコンタクトホール３８ａと、ソース電極３２ｃに達するコンタクトホール３８ｂとが形成されている。
【００４０】
コンタクトホール３８ａ、３８ｂ内には、Ｔｉ膜とＴｉＮ膜とを順次積層して成るバリア膜４０が形成されている。内面にバリア膜４０が形成されたコンタクトホール３８ａ、３８ｂ内には、導体プラグ４２ａ、４２ｂが埋め込まれている。導体プラグ４２ａは、ドレインコンタクト部２２Ｄを構成するものであり、導体プラグ４２ｂは、ソースコンタクト部２２Ｓを構成するものである。導体プラグ４２ａと不純物拡散領域２８ａとの間にシリサイド膜３２ａが形成されているため、ドレインコンタクト部２２Ｄのコンタクト抵抗は極めて低く抑えられている。また、導体プラグ４２ｂと不純物拡散領域２８ｃとの間にシリサイド膜３２ｃが形成されているため、ソースコンタクト部２２Ｓのコンタクト抵抗は極めて低く抑えられている。
【００４１】
導体プラグ４２ａ、４２ｂが埋め込まれた層間絶縁膜３６上には、導体プラグ４２ａ、４２ｂに接続された配線４４が形成されている。
【００４２】
こうして本実施形態による半導体装置が構成されている。
【００４３】
このような半導体装置では、図１に示すように、ｎｐｎ形の寄生バイポーラトランジスタ４６が形成される。トランジスタ３４のソース側は、寄生バイポーラトランジスタ４６のコレクタを構成している。トランジスタ３４のドレイン側は、寄生バイポーラトランジスタ４６のエミッタを構成している。Ｐ型ウェル１２は、寄生バイポーラトランジスタ４６のベースを構成している。
【００４４】
ドレイン電極３２ａにサージ電圧が印加されて、エミッタの電位よりベースの電位が高くなると、寄生バイポーラトランジスタ４６はオン状態となる。寄生バイポーラトランジスタ４６がオン状態になると、コレクタ−エミッタ間にサージ電流が流れ、ＮＭＯＳトランジスタが保護される。
【００４５】
図３は、本実施形態による半導体装置の不純物プロファイルを示すグラフ（その１）である。図３は、図１のＢ−Ｂ′線における不純物プロファイルを示している。図３において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００４６】
本実施形態では、不純物拡散領域１８ａより不純物濃度の高い不純物拡散領域２０ａを不純物拡散領域１８ａより深く形成しており、不純物拡散領域１８ａより不純物濃度の高い不純物拡散領域２８ｂを不純物拡散領域１８ａより浅く形成しているため、図３に示すような深くなだらかな不純物プロファイルが得られる。本実施形態では、不純物拡散領域２０ａ、２０ｂが形成されているため、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生バイポーラトランジスタ４６の断面積が大きくなっており、しかも、寄生バイポーラトランジスタ４６のベース幅が狭くなっている。従って、本実施形態によれば、不純物拡散領域２０ａ、２０ｂが形成されていない場合と比較して、寄生ｎｐｎバイポーラトランジスタ４６の駆動能力を高くすることが可能となる。
【００４７】
図４は、本実施形態による半導体装置の不純物プロファイルを示すグラフ（その２）である。図４は、図１におけるＣ−Ｃ′線の不純物プロファイルを示している。図４において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００４８】
図４において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本実施形態では、ドレインコンタクト２２Ｄの下方領域にＮ型の不純物拡散領域２０ａが形成されていない一方、Ｐ型の不純物拡散領域３０が形成されているため、ｐｎ接合が形成される部分における不純物プロファイルが急峻となり、しかも、ｐｎ接合が形成される領域における不純物濃度が高くなる。このため、本実施形態による半導体装置では、ドレイン電極３２ａにサージ電圧が加わった際に、Ｐ型ウェル１２の電位が上昇しやすくなる。このため、本実施形態によれば、サージ電流が導入された際に、寄生バイポーラトランジスタ４６がオン状態になりやすくなる。このため、本実施形態によれば、ＮＭＯＳトランジスタをより確実に保護することが可能となる。
【００４９】
このように、本実施形態によれば、寄生バイポーラトランジスタ４６の駆動能力を向上し得るとともに、サージ電流が導入された際に寄生バイポーラトランジスタ４６を動作させやすくすることができる。しかも、ドレインコンタクト２２Ｄとサイドウォール絶縁膜２４との間にシリサイド膜３２ａ、３２ｂが存在しない領域が設けられているため、ドレイン電極３２ｂにサージ電圧が印加された際にサイドウォール絶縁膜２４において絶縁破壊が生じるのを防止することができる。しかも、比較的不純物濃度が高い不純物拡散領域２０ａが、シリサイド膜３２ａ、３２ｂが存在しない領域にも形成されているため、ＮＭＯＳトランジスタ３４の駆動能力が低下するのを防止することができる。従って、本実施形態によれば、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することができる。
【００５０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図８を用いて説明する。図５乃至図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５１】
まず、図５（ａ）に示すように、例えばシリコン基板より成る半導体基板１０内に、例えばＰ型ウェル１２を形成する。
【００５２】
次に、全面に、例えば熱酸化法により、半導体基板１０表面にシリコン酸化膜より成るゲート絶縁膜１４を形成する。ゲート絶縁膜１４の膜厚は、例えば７ｎｍとする。
【００５３】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのポリシリコン膜１６を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜１６をパターニングする。これにより、ポリシリコンより成るゲート電極１６が形成される。
【００５４】
次に、イオン注入法により、ゲート電極１６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物として例えばリンを用いる。イオン注入条件は、例えば、加速電圧を２０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、ゲート電極の両側の半導体基板１０内にＮ型の不純物拡散領域（ＬＤＤ領域）１８ａ、１８ｂが形成される。
【００５５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜４８を不純物拡散領域３０の平面形状（図２参照）にパターニングする。
【００５６】
次に、イオン注入法により、フォトレジスト膜４８をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速電圧を６０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、不純物拡散領域１８ａ、１８ｂより深い不純物拡散領域２０ａ、２０ｂが形成される（図５（ｂ）参照）。この後、フォトレジスト膜４８を剥離する。
【００５７】
次に、図６（ａ）に示すように、全面に、例えばＣＶＤ法により、膜厚１２０ｎｍのシリコン酸化膜２３を形成する。
【００５８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５０を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５０をシリサイド化防止パターン２６の平面形状（図２参照）にパターニングする。
【００５９】
次に、図６（ｂ）に示すように、例えばＲＩＥ法により、フォトレジスト膜５０をマスクとして、シリコン酸化膜２３を異方性エッチングする。これにより、ゲート電極１６の側壁部分に、シリコン酸化膜２３より成るサイドウォール絶縁膜２４が形成される。また、シリコン酸化膜２３より成るシリサイド化防止パターン２６が形成される。シリサイド化防止パターン２６は、半導体基板１０表面がシリサイド化されるのを防止するためのシリサイドブロックとして機能するものである。この後、フォトレジスト膜５０を剥離する。
【００６０】
次に、図７（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜５２を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５２に、不純物拡散領域３０が形成される領域を露出する開口部５４を形成する。
【００６１】
次に、イオン注入法により、フォトレジスト膜５２をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば、加速電圧を７０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２とする。こうして、Ｐ型の不純物拡散領域３０が形成される。この後、フォトレジスト膜５２を剥離する。
【００６２】
なお、Ｐ型の不純物拡散領域３０を形成する際に、ＰＭＯＳトランジスタが形成される領域（図示せず）にもＰ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタのＬＤＤ領域を形成してもよい。また、Ｐ型の不純物拡散領域３０を形成する際に、抵抗素子が形成される領域（図示せず）にＰ型のドーパント不純物を導入することにより、Ｐ型拡散層より成る抵抗素子を形成してもよい。これにより、工程の簡略化を図ることが可能となる。
【００６３】
次に、図７（ｂ）に示すように、イオン注入法により、ゲート電極１６、サイドウォール絶縁膜２４、シリサイド化防止パターン２６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。イオン注入条件は、例えば、加速電圧を３０ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。
【００６４】
次に、全面に、例えばスパッタ法により、膜厚３０ｎｍのコバルト膜を形成する。
【００６５】
次に、熱処理を行うことにより、コバルト膜中のＣｏと半導体基板１０中のＳｉとを反応させ、コバルトシリサイド膜を形成する。熱処理を行う際の雰囲気は、例えば窒素（Ｎ２）雰囲気とする。熱処理温度は例えば８５０℃とし、熱処理時間は例えば３０秒とする。
【００６６】
次に、未反応のコバルト膜をエッチング除去する。こうして、コバルトシリサイドより成るシリサイド膜３２ａ、３２ｂ、３２ｃが形成される（図８（ａ）参照）。
【００６７】
次に、図８（ｂ）に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜より成る層間絶縁膜３６を形成する。
【００６８】
次に、フォトリソグラフィ技術を用い、層間絶縁膜３６に、ドレイン電極３２ａに達するコンタクトホール３８ａと、ソース電極３２ｃに達するコンタクトホール３８ｂとを形成する。
【００６９】
次に、全面に、例えばスパッタ法により、膜厚２０ｎｍのＴｉ膜及び膜厚５０ｎｍのＴｉＮ膜を順次形成する。これにより、Ｔｉ膜及びＴｉＮ膜より成るバリアメタル膜４０が形成される。
【００７０】
次に、全面に、例えばＣＶＤにより、膜厚８００ｎｍのタングステン膜を形成する。
【００７１】
次に、ＣＭＰ法により、タングステン膜及びバリアメタル膜を層間絶縁膜３６の表面が露出するまで研磨する。これにより、コンタクトホール３８ａ、３８ｂ内に、タングステンより成る導体プラグ４２ａ、４２ｂが埋め込まれる。
【００７２】
次に、層間絶縁膜３６上に、膜厚５００ｎｍのアルミニウム膜４４を形成する。
【００７３】
次に、フォトリソグラフィ技術を用い、アルミニウム膜４４をパターニングする。これにより、アルミニウムより成る配線４４が形成される。
【００７４】
こうして本実施形態による半導体装置が製造される。
【００７５】
（変形例）
次に、本実施形態による半導体装置の変形例を図９及び図１０を用いて説明する。図９は、本変形例による半導体装置を示す断面図である。
【００７６】
本変形例による半導体装置は、ドレインコンタクト２２Ｄの下方領域に不純物拡散領域３０が形成されていないことに主な特徴がある。
【００７７】
図９に示すように、本変形例による半導体装置は、Ｐ型の不純物拡散領域３０を形成することなく構成されている。
【００７８】
図１０は、本変形例による半導体装置の不純物プロファイルを示すグラフである。図１０は、図９におけるＣ−Ｃ′線の不純物プロファイルを示している。図１０において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００７９】
図１０において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本変形例のように不純物拡散領域３０を形成しない場合であっても、ｐｎ接合が形成される部分における不純物プロファイルは比較的急峻であり、ｐｎ接合が形成される領域における不純物濃度も比較的高い。従って、本変形例の場合も、寄生バイポーラトランジスタ４６は比較的動作しやすい。
【００８０】
このように、本変形例によっても、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することが可能である。しかも、本変形例では、不純物拡散領域３０を形成しないため、製造工程を少なくすることができる。従って、本変形例によれば半導体装置の低コスト化に寄与することができる。
【００８１】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１１乃至図１６を用いて説明する。図１乃至図１０に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８２】
（半導体装置）
まず、本実施形態による半導体装置について図１１を用いて説明する。図１１は、本実施形態による半導体装置を示す断面図である。
【００８３】
本実施形態による半導体装置は、ドレインコンタクト部２２Ｄの下方領域に不純物拡散領域（ＬＤＤ領域）１８ａが形成されていないことに主な特徴がある。
【００８４】
図１１に示すように、ドレインコンタクト部２２Ｄの下方領域には不純物拡散領域１８ａが形成されていない。
【００８５】
図１２は、本実施形態による半導体装置の不純物プロファイルを示すグラフである。図１２は、図１１におけるＣ−Ｃ′線の不純物プロファイルを示している。図１２において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００８６】
図１２において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本実施形態ではドレインコンタクト部２２Ｄの下方領域に不純物拡散領域１８ａが形成されていないため、ｐｎ接合が形成される部分における不純物プロファイルが極めて急峻である。しかも、本実施形態では、ｐｎ接合が形成される領域における不純物濃度も比較的高い。このため、本実施形態の場合にも、ドレイン電極３２ａにサージ電圧が加わった際に、Ｐ型ウェル１２の電位が上昇しやすい。このため、本実施形態の場合にも、サージ電流が導入された際に、寄生バイポーラトランジスタ４６がオン状態になりやすい。
【００８７】
従って、本実施形態によっても、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することができる。
【００８８】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図１３乃至図１６を用いて説明する。図１３乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８９】
まず、ゲート電極１６を形成する工程までは、図５（ａ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
【００９０】
次に、図１３（ａ）に示すように、全面に、例えばスピンコート法により、フォトレジスト膜５６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５６を不純物拡散領域３０の平面形状にパターニングする。
【００９１】
次に、イオン注入法により、ゲート電極１６及びフォトレジスト膜５６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物として例えばリンを用いる。イオン注入条件は、例えば、加速電圧を２０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、Ｎ型の不純物拡散領域（ＬＤＤ領域）１８ａ、１８ｂが形成される。
【００９２】
次に、図１３（ｂ）に示すように、イオン注入法により、フォトレジスト膜５６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば、加速電圧を６０ｋｅＶ、ドーズ量を４×１０１３ｃｍ−２とする。こうして、不純物拡散領域１８ａ、１８ｂより深い不純物拡散領域２０ａ、２０ｂが形成される。換言すれば、不純物拡散領域１８ａ、１８ｂの深さが更に深くなるとともに、不純物拡散領域１８ａ、１８ｂの不純物プロファイルが深くなだらかに変化する。この後、フォトレジスト膜５６を剥離する。
【００９３】
この後の半導体装置の製造方法は、図６（ａ）乃至図８（ｂ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する（図１４（ａ）乃至図１６（ｂ）参照）。
【００９４】
こうして本実施形態による半導体装置が製造される。
【００９５】
（変形例）
次に、本実施形態による半導体装置の変形例を図１７及び図１８を用いて説明する。図１７は、本変形例による半導体装置を示す断面図である。
【００９６】
本変形例による半導体装置は、不純物拡散領域３０が形成されていないことに主な特徴がある。
【００９７】
図１７に示すように、本変形例による半導体装置は、Ｐ型の不純物拡散領域３０を形成することなく構成されている。
【００９８】
図１８は、本変形例による半導体装置の不純物プロファイルを示すグラフである。図１８は、図７におけるＣ−Ｃ′線の不純物プロファイルを示している。図１８において、実線はＮ型不純物のプロファイルを示しており、破線はＰ型不純物のプロファイルを示している。
【００９９】
図１８において実線と破線が交差している部分は、ｐｎ接合が形成される部分である。本変形例のように不純物拡散領域３０を形成しない場合であっても、ｐｎ接合が形成される部分における不純物プロファイルは比較的急峻であり、ｐｎ接合が形成される領域における不純物濃度も比較的高い。従って、本変形例の場合も、寄生バイポーラトランジスタ４６は比較的動作しやすい。
【０１００】
このように、本変形例によっても、静電破壊耐性が高く、しかも、電気的特性の良好な半導体装置を提供することが可能である。しかも、本変形例では、不純物拡散領域３０を形成しないため、製造工程を少なくすることができる。従って、本変形例によれば半導体装置の低コスト化に寄与することができる。
【０１０１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０２】
例えば、上記実施形態では、ＮＭＯＳトランジスタを例に説明したが、本発明の原理はＮＭＯＳトランジスタに限定されるものではなく、ＰＭＯＳトランジスタにも適用し得る。ＰＭＯＳトランジスタを形成する場合には、ウェルの１２の導電型をＮ型とし、不純物拡散領域１８ａ、１８ｂ、２０ａ、２０ｂ、２８ａ〜２８ｃの導電型をＰ型とし、不純物拡散領域３０の導電型をＮ型とすればよい。
【０１０３】
以上詳述したように、本発明の特徴をまとめると以下の通りである。
【０１０４】
（付記１）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より深く形成された前記第１導電型の第２の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第３の不純物拡散領域と；前記第３の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に前記第２の不純物拡散領域が形成されていない
ことを特徴とする半導体装置。
【０１０５】
（付記２）
請求項１記載の半導体装置において、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第４の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【０１０６】
（付記３）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第３の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【０１０７】
（付記４）
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記シリサイド膜が形成されていない領域は、前記ドレインコンタクト部を囲うように形成されている
ことを特徴とする半導体装置。
【０１０８】
（付記５）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に、前記第１の不純物拡散領域より深い第２の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、
前記第３の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１０９】
（付記６）
請求項５記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程の前に、前記ドレインコンタクト部を露出する開口部が形成された他のフォトレジスト膜を形成する工程と；前記他のフォトレジスト膜をマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ドレインコンタクト部の下方の前記半導体基板内に、前記第２導電型の第４の不純物拡散領域を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【０１１０】
（付記７）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を前記第１の不純物拡散領域より深くまで導入することにより、前記第１の不純物拡散領域を更に深くまで形成するとともに、前記第１の不純物拡散領域の不純物濃度プロファイルを変化させる工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第２の不純物拡散領域を形成する工程と、
前記第２の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１１１】
（付記８）
請求項７記載の半導体装置の製造方法において、
前記シリサイド膜を形成する工程の前に、前記ドレインコンタクト部を露出する開口部が形成された他のフォトレジスト膜を形成する工程と；前記他のフォトレジスト膜をマスクとして、前記半導体基板内に第２導電型のドーパント不純物を導入することにより、前記ドレインコンタクト部の下方の前記半導体基板内に、前記第２導電型の第３の不純物拡散領域を形成する工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置を示す平面図である。
【図３】本発明の第１実施形態による半導体装置の不純物プロファイルを示すグラフ（その１）である。
【図４】本発明の第１実施形態による半導体装置の不純物プロファイルを示すグラフ（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第１実施形態の変形例による半導体装置を示す断面図である。
【図１０】本発明の第１実施形態の変形例による半導体装置の不純物プロファイルを示すグラフである。
【図１１】本発明の第２実施形態による半導体装置を示す断面図である。
【図１２】本発明の第２実施形態による半導体装置の不純物プロファイルを示すグラフである。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１７】本発明の第２実施形態の変形例による半導体装置を示す断面図である。
【図１８】本発明の第２実施形態の変形例による半導体装置の不純物プロファイルを示すグラフである。
【図１９】提案されている半導体装置の入出力回路部を示す概念図である。
【符号の説明】
【０１１３】
１０…半導体基板
１２…ウェル
１４…ゲート絶縁膜
１６…ゲート電極
１８…Ｎ型不純物拡散領域
２０…Ｎ型不純物拡散領域
２２Ｄ…ドレインコンタクト部
２２Ｓ…ソースコンタクト部
２４…サイドウォール絶縁膜
２６…シリサイド化防止パターン
２８…Ｎ型不純物拡散領域
３０…Ｐ型不純物拡散領域
３２…シリサイド膜
３４…ＮＭＯＳトランジスタ
３６…層間絶縁膜
３８…コンタクトホール
４０…バリアメタル膜
４２…導体プラグ
４４…配線
４６…寄生バイポーラトランジスタ
４８…フォトレジスト膜
５０…フォトレジスト膜
５２…フォトレジスト膜
５４…開口部
５６…フォトレジスト膜
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より深く形成された前記第１導電型の第２の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第３の不純物拡散領域と；前記第３の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に前記第２の不純物拡散領域が形成されていない
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第４の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第３の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に、前記第１の不純物拡散領域より深い第２の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、
前記第３の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を前記第１の不純物拡散領域より深くまで導入することにより、前記第１の不純物拡散領域を更に深くまで形成するとともに、前記第１の不純物拡散領域の不純物濃度プロファイルを変化させる工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第２の不純物拡散領域を形成する工程と、
前記第２の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より深く形成された前記第１導電型の第２の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第３の不純物拡散領域と；前記第３の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に前記第２の不純物拡散領域が形成されていない
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第４の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置であって、
前記ドレイン領域は、前記ゲート電極の前記第１の側に形成された第１導電型の第１の不純物拡散領域と；前記第１の不純物拡散領域より浅く形成され、前記不純物拡散層より不純物濃度が高い前記第１導電型の第２の不純物拡散領域と；前記第２の不純物拡散領域上に形成され、ドレインコンタクト部に接続されるシリサイド膜とを有し、
前記ドレインコンタクト部と前記サイドウォール絶縁膜との間に前記シリサイド膜が形成されていない領域が存在しており、
前記ドレインコンタクト部の下方の前記半導体基板内に、第２導電型の第３の不純物拡散領域が形成されている
ことを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に、前記第１の不純物拡散領域より深い第２の不純物拡散領域を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第３の不純物拡散領域を形成する工程と、
前記第３の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の第１の側に形成されたドレイン領域と、前記ゲート電極の第２の側に形成されたソース領域とを有するトランジスタを有する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
ドレインコンタクト部が形成される領域にフォトレジスト膜を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記ゲート電極の両側の前記半導体基板内に第１の不純物拡散領域を形成する工程と、
前記ゲート電極及び前記フォトレジスト膜をマスクとして、前記第１導電型のドーパント不純物を前記第１の不純物拡散領域より深くまで導入することにより、前記第１の不純物拡散領域を更に深くまで形成するとともに、前記第１の不純物拡散領域の不純物濃度プロファイルを変化させる工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成するとともに、前記サイドウォール絶縁膜と前記ドレインコンタクト部との間の前記半導体基板上に、絶縁体より成るマスクパターンを形成する工程と、
前記ゲート電極、前記サイドウォール絶縁膜及び前記マスクパターンをマスクとして、前記半導体基板内に前記第１導電型のドーパント不純物を導入することにより、前記サイドウォール絶縁膜と前記マスクパターンとの間の領域、前記マスクパターンの前記第１の側の領域及び前記サイドウォール絶縁膜の前記第２の側の領域に、前記第１の不純物拡散領域より浅い第２の不純物拡散領域を形成する工程と、
前記第２の不純物拡散領域上にシリサイド膜を形成する工程と、
前記ゲート電極上、前記サイドウォール絶縁膜上、前記マスクパターン上及び前記半導体基板上に、絶縁膜を形成する工程と、
前記マスクパターンの前記第１の側の前記シリサイド膜に達する第１のコンタクトホールと、前記ゲート電極の前記第２の側の前記シリサイド膜に達する第２のコンタクトホールとを形成する工程と、
前記第１のコンタクトホール内に前記ドレインコンタクト部を形成するとともに、前記第２のコンタクトホール内にソースコンタクト部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−５２０４（Ｐ２００６−５２０４Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１８０６７２（Ｐ２００４−１８０６７２）
【出願日】平成１６年６月１８日（２００４．６．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１８日（２００４．６．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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