改善されたしきい電圧およびフラットバンド電圧の安定性を有する相補型金属酸化膜半導体（ＣＭＯＳ）構造およびそれを形成する方法（高ｋ誘電体によるＣＭＯＳデバイス形成におけるしきい電圧制御を達成するためのバリア層の選択的実装）
【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、詳細には、ｎＦＥＴデバイス領域とｐＦＥＴデバイス領域とを有し、ｎＦＥＴデバイス領域内に絶縁中間層を取り入れずにｐＦＥＴデバイス領域の少なくとも１つのｐＦＥＴデバイス内のゲート導体と高ｋゲート誘電体との間に絶縁中間層を取り入れ、絶縁中間層がｎＦＥＴデバイス領域内のデバイスのしきい電圧（threshold voltage）Ｖtおよびフラットバンド電圧（flatband voltage）Ｖfbに実質的に影響を与えずにｐＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化する、相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）構造に関する。
【背景技術】
【０００２】
標準的なシリコン相補型金属酸化膜半導体（ＣＭＯＳ）技術では、ｐ型電界効果トランジスタ（ｐＦＥＴ：p-type field effect transistor）は、二酸化シリコンまたは酸窒化シリコンのゲート酸化膜層の上に付着させたゲート導体としてホウ素（またはその他の受容体）をドーピングしたｐ型ポリシリコン層を使用する。ゲート酸化膜層の下のｎ型シリコン内に反転チャネル（inversion channel）を形成するために、このポリシリコン層を介してゲート電圧が印加される。
【０００３】
ｐＦＥＴが適切に動作するためには、この反転は、ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート導体にわずかに負の電圧が印加されたときに発生し始めなければならない。これは、図１に描写されているゲート・スタック構造用のバンド・アライメント（band alignment）の結果として発生する。具体的には、図１は、ゲート・バイアスがゼロのときに典型的なｐＦＥＴ内のｐｏｌｙ−Ｓｉ／ゲート酸化膜ゲート・スタック全域の近似バンド・アライメントを示している。図１のＥc、Ｅv、およびＥfは、それぞれ、シリコン内の伝導帯域端（conduction band edge）、価電子帯域端（valence band edge）、およびフェルミ準位（Fermi level）である。ｐｏｌｙ−Ｓｉ／ゲート酸化膜／ｎ型シリコン・スタックは、（基板ドーピング次第で）０Ｖ付近で反転し始め、＋１Ｖ付近で蓄積し始めるキャパシタを形成する。しきい電圧Ｖtは、反転が発生し始める電圧と解釈することができ、したがって、約０Ｖであり、フラットバンド電圧Ｖfbは、キャパシタが蓄積し始める電圧を超えたばかりの電圧であり、約＋１Ｖである。しきい電圧Ｖtおよびフラットバンド電圧Ｖfbの正確な値は、シリコン基板内のドーピング・レベルに対する依存性を有し、適切な基板ドーピング・レベルを選択することによってある程度変更することができる。
【０００４】
今後の技術では、二酸化シリコンまたは酸窒化シリコン誘電体は、より高い誘電率を有するゲート材料に置き換えられることになる。このような材料は「高ｋ（high k）」材料として知られ、「高ｋ」という用語は、その誘電率が４．０を上回り、好ましくは約７．０を上回る絶縁材を示す。本明細書で言及する誘電率は、特に指定がない限り、真空に関するものである。様々な可能性のうち、酸化ハフニウム、ハフニウム・シリケート、またはハフニウム酸窒化シリコンは、高温におけるその優れた熱安定性のために、従来のゲート誘電体には最も適した置換え候補である可能性がある。
【０００５】
残念なことに、酸化ハフニウムまたはハフニウム・シリケートなどの誘電体を使用して、ｐ型電界効果トランジスタを形成する場合、デバイスのフラットバンド電圧Ｖfbが約＋１Ｖに近いその理想的な位置から約０＋／−３００ｍＶにシフトすることは周知の問題である。このフラットバンド電圧Ｖfbのシフトについては、２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ＰａｐｅｒｓにおけるＣ． Ｈｏｂｂｓ他による「Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ」に公表されている。その結果として、デバイスのしきい電圧Ｖtは約−１Ｖにシフトする。このしきい電圧Ｖtのシフトは、Ｈｆベースのゲート酸化膜層とポリシリコン層との密接な相互作用の結果であると考えられている。あるモデル（たとえば、Ｃ． Ｈｏｂｂｓ他の同文献を参照）では、このような相互作用がポリシリコン／ゲート酸化膜の界面のシリコン・バンド・ギャップ内に状態密度（density of states）の増加を引き起こし、「フェルミ準位ピン止め」に至ると推測している。したがって、しきい電圧Ｖtは「正しい」場所にはなく、すなわち、使用可能なＣＭＯＳ（相補型金属酸化膜半導体）技術には高すぎるものである。
【０００６】
高ｋゲート誘電体を取り入れたことにより発生するしきい電圧Ｖtシフトは、高ｋ誘電体（ＨｆＳｉＯ）とポリシリコン・ゲート導体との間に窒化アルミニウム（ＡｌＮ）などの薄い（５〜１５Å）絶縁中間層を使用してかなり制御できることが最近、明らかになった。図２は、参照番号１で示すように２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｐＦＥＴデバイス、参照番号２で示すように１．０ｎｍのＳｉＯ2誘電体層の上に３．０ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｐＦＥＴデバイス、および参照番号３で示すように１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｐＦＥＴデバイスのキャパシタンス対電圧のグラフを描写している。
【０００７】
さらに図２を参照すると、１．０ｎｍのＳｉＯ2誘電体層の上に３．０ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｐＦＥＴに関するキャパシタンス対電圧のグラフと１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｐＦＥＴデバイスに関するキャパシタンス対電圧のグラフとの比較により、ＡｌＮ絶縁中間層を取り入れたＰＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧Ｖfbにおいて約４００ｍＶの正のシフトが明らかになり、その場合、しきい電圧Ｖtおよびフラットバンド電圧Ｖfbはそれぞれの動作値に向かってシフトしている。
【０００８】
しかし、本出願人は、図３に図示するように、ｎＦＥＴデバイス内のポリシリコン・ゲート導体と高ｋ誘電体との間のＡｌＮ絶縁中間層が存在することにより、不都合なことに、正のしきい電圧Ｖtシフトが発生すると判断している。図３は、参照番号１′で示すように２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｎＦＥＴデバイス、参照番号２′で示すように１．０ｎｍのＳｉＯ2誘電体層の上に３．０ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｎＦＥＴデバイス、および参照番号３′で示すように１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｎＦＥＴデバイスに関するキャパシタンス対電圧の曲線を描写している。
【０００９】
１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｎＦＥＴデバイスに関するキャパシタンス対電圧のグラフと２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｎＦＥＴに関するキャパシタンス対電圧のグラフとの比較により、２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｎＦＥＴに関するキャパシタンス対電圧のグラフから約４００ｍＶ程度のしきい電圧Ｖtの正のシフトが明らかになる。ｎＦＥＴデバイス内にＡｌＮ絶縁中間層を取り入れたことによるしきい電圧Ｖtの正のシフトは、ＡｌＮ絶縁中間層のないｐＦＥＴデバイスのしきい電圧Ｖtの元の負のシフトと同様に好ましくない特性である。
【００１０】
下にあるｎＦＥＴデバイス領域表面を破壊するかまたはｐＦＥＴデバイス領域からＡｌＮ絶縁層を除去せずに、ｎＦＥＴデバイス領域からＡｌＮ絶縁層を除去するための従来の方法は知られていない。ＫＯＨなどの従来のエッチング液またはドライ反応性エッチング技法は、下にある高ｋ誘電体に及ぼすその有害な影響のために望ましくない。
【００１１】
しきい電圧Ｖtおよびフラットバンド電圧Ｖfbのシフトの制御に関する前述の問題を考慮すると、ｎＦＥＴデバイスとｐＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを同時に安定化することができる高ｋゲート誘電体ＣＭＯＳ技術を開発することはほぼ不可能であった。このため、高ｋ誘電体を含むゲート・スタックを含有するｎＦＥＴデバイスとｐＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化することができる方法および構造が必要である。
【特許文献１】米国特許第６４５１０７９号
【非特許文献１】２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ＰａｐｅｒｓにおけるＣ． Ｈｏｂｂｓ他による「Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ」
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の一目的は、ｎＦＥＴデバイスとｐＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するＣＭＯＳ構造を提供することにある。本発明の他の目的は、ｐＦＥＴデバイス内にのみ存在する絶縁中間層、たとえば、ＡｌＮを有するＣＭＯＳ構造であって、その絶縁中間層がｎＦＥＴデバイスのしきい電圧およびフラットバンド電圧の安定性を低下させずにｐＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するＣＭＯＳ構造を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、高ｋ誘電体とゲート導体との間に絶縁中間層を設けることにより、ｐＦＥＴデバイス内のしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを有利に安定化し、その絶縁中間層は空間分離により高ｋゲート誘電体とゲート導体との相互作用を防止する。ｎＦＥＴデバイス内に絶縁中間層を取り入れたことによるしきい電圧Ｖtおよびフラットバンド電圧Ｖfbのシフトは、ｎＦＥＴデバイスにエッチングを施すかまたはｐＦＥＴデバイス領域から絶縁中間層を除去せずに、ｎＦＥＴデバイスから絶縁中間層を除去することによって安定化される。大まかに言うと、高ｋ誘電体のｐＦＥＴおよびｎＦＥＴデバイスを有するＣＭＯＳ構造を提供するための発明の方法は、
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を設けるステップと、
前記第１のデバイス領域と前記第２のデバイス領域とを含む前記半導体基板の上に誘電体スタックを形成するステップであって、前記誘電体スタックが高ｋ誘電体の上に絶縁中間層を有するステップと、
前記第２のデバイス領域から前記絶縁中間層を除去せずに、前記第１のデバイス領域から前記絶縁中間層を除去するステップと、
前記第２のデバイス領域内の前記絶縁中間層および前記第１のデバイス領域内の前記高ｋ誘電体の上にゲート導体を形成するステップと、
前記ゲート導体、前記絶縁中間層、および前記高ｋ誘電体にエッチングを施して、前記第２のデバイス領域内に少なくとも１つのゲート・スタックを設け、前記第１のデバイス領域内に少なくとも１つのゲート・スタックを設けるステップと、
を含む。
【００１４】
本発明により、第１のデバイス領域はｎＦＥＴデバイスが形成される領域であり、第２のデバイス領域はｐＦＥＴデバイスが形成される領域である。本発明で使用される絶縁中間層は、空間分離により高ｋゲート誘電体とゲート導体との相互作用を防止することができる任意の絶縁材である。そのうえ、本発明で使用される絶縁中間層は、その追加によりゲート・キャパシタンスの減少（直列キャパシタンス効果（series capacitance effect）による）が最小限になるように十分に高い誘電率（約４．０またはそれ以上程度）を有する。本発明の絶縁中間層は、実質的に、下にある高ｋゲート誘電体に対して非反応性であり、したがって、シリサイドを形成する高ｋゲート誘電体と反応しない。また、本発明の絶縁中間層は、上にあるゲート導体に対しても非反応性である。
【００１５】
発明の絶縁中間層のもう１つの特有の特徴は、シリコンがそれを還元できないように化学的に安定していることである。発明の絶縁中間層の何らかの解離（dissociation）が発生する可能性がある場合、発明の絶縁中間層は、シリコンに対するｎ型ドーパントであってはならない。むしろ、デバイスのパフォーマンスが悪影響を受けないように、発明の絶縁中間層はｐ型ドーパントまたは中性ドーパントのいずれかにすることができる。また、本発明で使用される絶縁中間層は、高温（標準的なＣＭＯＳ処理に特有の約１０００℃）に耐えられる耐火化合物でなければならない。
【００１６】
前述の基準に適合し、したがって、本発明の絶縁中間層として使用される絶縁材は、任意選択でそこに酸素を含むことができる任意の絶縁窒化金属、すなわち、窒化金属含有材料を含む。絶縁中間層の例としては、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、およびこれらの組み合わせを含むが、これらに限定されない。絶縁中間層は、高ｋゲート誘電体とゲート導体との間に位置する薄い中間層である。典型的には、絶縁中間層は約１〜約２５Åの範囲内の厚さを有し、約２〜約１５Åの厚さがより典型的である。絶縁中間層は付着または熱成長によって形成される。この付着は、めっき、スパッタリング、原子層化学的気相堆積（ＡＬＣＶＤ：atomic layer chemical vapor deposition）、または有機金属化学的気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）を含む。
【００１７】
高ｋ誘電体は、４．０を上回り、好ましくは７．０を上回る誘電率を有する任意の誘電体材料を含む。本発明の非常に好ましい一実施形態では、高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンを含む。高ｋ誘電体は付着または熱成長によって形成される。熱成長は、酸化、窒化、または酸窒化、あるいはこれらの組み合わせを含むことができる。付着は、化学的気相堆積（ＣＶＤ）、プラズマ・エンハンスＣＶＤ（ＰＥＣＶＤ：plasma-enhanced CVD）、有機金属化学的気相堆積（ＭＯＣＶＤ）、高密度化学的気相堆積（ＨＤＣＶＤ：high-density chemical vapor deposition）、めっき、スパッタリング、蒸着、または化学溶液付着、あるいはこれらの組み合わせを含むことができる。
【００１８】
第２のデバイス領域から絶縁中間層を除去せずに、第１のデバイス領域から絶縁中間層を除去することは、第１のデバイス領域が露出される第２のデバイス領域の上にブロック・マスクを形成することと、第１のデバイス領域から絶縁中間層にエッチングを施すことを含むことができる。絶縁中間層には、第２のデバイス領域内に位置決めされたブロック・マスクと第１のデバイス領域内の絶縁中間層の下に位置決めされた高ｋ誘電体の部分とに実質的にエッチングを施さずに絶縁中間層を除去するエッチング化学（etch chemistry）によってエッチングを施すことができる。
【００１９】
本発明の他の態様は、上記の方法によって提供されるＣＭＯＳ構造である。大まかに言うと、本発明は、
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を含み、
前記第１のデバイス領域が、第１の高ｋゲート誘電体と第１のゲート導体とを含む少なくとも１つの第１のゲート・スタックを含み、
前記第２のデバイス領域が、第２の高ｋ誘電体と、前記高ｋゲートの上の絶縁中間層と、前記絶縁層の上の第２のゲート導体とを含む少なくとも１つの第２のゲート・スタックを含み、前記絶縁中間層が、前記第１のデバイス領域のしきい電圧およびフラットバンド電圧をシフトせずに、前記第２のデバイス領域のしきい電圧およびフラットバンド電圧を安定化することができる、
ＣＭＯＳ構造を提供する。
【発明を実施するための最良の形態】
【００２０】
次に、ｎＦＥＴデバイス内に絶縁中間層を取り入れずに少なくとも１つのｐＦＥＴデバイスの高ｋゲート誘導体とゲート導体との間に絶縁中間層（たとえば、ＡｌＮ中間層）を有し、絶縁中間層の位置決めによりｐＦＥＴデバイスとｎＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するＣＭＯＳ構造と、それを形成する方法とを提供する本発明について、より詳細に説明する。「絶縁中間層」という用語は、窒化金属材料および酸窒化金属材料を含むことができる窒化金属含有中間層を示す。
【００２１】
図４を参照すると、同図は、本発明のＣＭＯＳ構造１０を示す図表現（断面図によるもの）である。具体的には、ＣＭＯＳ構造１０は、分離領域３０によって分離されたｐＦＥＴデバイス領域１５とｎＦＥＴデバイス領域２５とを有する半導体基板１２を含む。図面では１つの基板１２上に２つの電界効果トランジスタ（ＦＥＴ）のみが存在することを示しているが、複数のＦＥＴも本発明の範囲内である。
【００２２】
ｐＦＥＴデバイス領域１５は、ｐ型ソース／ドレイン領域１３を有する少なくとも１つのｐＦＥＴを含む。それぞれのｐＦＥＴは、高ｋ誘電体２０の上の絶縁中間層２２の上にゲート導体２４を有するゲート領域１８を含む。少なくとも１組の側壁スペーサ６は、ゲート導体２４に隣接して位置決めされている。
【００２３】
ｎＦＥＴデバイス領域２５は、ｎ型ソース／ドレイン領域１４を有する少なくとも１つのｎＦＥＴを含む。それぞれのｎＦＥＴは、高ｋ誘電体２０の上にゲート導体２４を含むゲート領域１８をさらに含み、ゲート導体２４には少なくとも１組の側壁スペーサ６が隣接している。
【００２４】
図４に描写されている構造の１つの態様は、ｎＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧ＶfbをシフトせずにｐＦＥＴデバイス内のしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するように絶縁中間層２２が位置決めされ、それにより、適切なしきい電圧およびフラットバンド電圧を有するＣＭＯＳトランジスタの形成に対する解決策を提供することである。
【００２５】
本発明で使用される絶縁中間層２２は、（ｉ）空間分離により高ｋゲート誘電体２０とゲート導体２４との相互作用を防止できること、（ｉｉ）その追加によりゲート・キャパシタンスの減少（直列キャパシタンス効果による）が最小限になるように十分に高い誘電率（約４．０またはそれ以上程度）を有すること、（ｉｉｉ）ｐＦＥＴデバイス領域１５内のゲート導体２４の近界面Ｓｉ含有材料のｐ型動作を保証するために近界面層内でｐ型ドーパントの供給を可能にするために少なくとも部分的に解離できること、（ｉｖ）高ｋゲート誘導体２０からゲート導体２４への原子の外方拡散を防止できること、および（ｖ）ゲート導体２４の下の酸化を防止できることという特性のうち少なくとも１つを有する。
【００２６】
絶縁中間層２２の例としては、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、およびこれらの組み合わせを含む。非常に好ましい一実施形態では、絶縁中間層２２はＡｌＮである。次に、図４に図示されている構造の様々な構成要素ならびにそれを形成する際に使用できるプロセスについて、図５〜図８を参照してより詳細に説明する。
【００２７】
図５を参照すると、初期処理ステップ中に、高ｋ誘電体２０および絶縁中間層２２からなるブランケット層が半導体基板１２の表面上に形成される。本発明によれば、高ｋ誘電体２０は絶縁中間層２２と半導体基板１２との間に位置する。
【００２８】
本発明で使用される半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のすべてのＩＩＩ／ＶまたはＩＩ／ＶＩの化合物半導体を含むが、これらに限定されない任意の半導体材料を含む。また、半導体基板１２は、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）などの有機半導体または層状半導体も含むことができる。本発明のいくつかの実施形態では、半導体基板１２がＳｉ含有半導体材料、すなわち、シリコンを含む半導体材料から構成されることが好ましい。半導体基板１２は、ドープありであるか、ドープなしであるか、またはドープあり領域およびドープなし領域をそこに含むことができる。
【００２９】
また、半導体基板１２は、第１のドープ（ｎまたはｐ）領域と第２のドープ（ｎまたはｐ）領域とを含むこともできる。明瞭にするため、本出願の図面にはドープ領域が具体的に図示されていない。第１のドープ領域と第２のドープ領域は、同じである場合もあれば、異なる導電率またはドーピング濃度あるいはその両方を有する場合もある。これらのドープ領域は「ウェル（well）」として知られている。
【００３０】
次に、典型的には、少なくとも１つの分離領域３０が半導体基板１２内に形成される。分離領域３０は、トレンチ分離領域またはフィールド酸化膜分離領域にすることができる。トレンチ分離領域は、当業者にとって周知の従来のトレンチ分離プロセスを使用して形成される。たとえば、トレンチ分離領域を形成する際に、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチ充填を使用することができる。任意選択で、トレンチ充填の前にトレンチ内にライナを形成することができ、トレンチ充填後に焼き締め（densification）ステップを実行することができ、トレンチ充填後に平坦化プロセスを続けることもできる。フィールド酸化膜は、いわゆる選択酸化（local oxidation of silicon）プロセスを使用して形成することができる。少なくとも１つの分離領域が隣接ゲート領域間の分離を可能にし、典型的には、隣接ゲートが反対方向の導電性を有するときに必要であることに留意されたい。隣接ゲート領域は同じ導電性（すなわち、いずれもｎ型またはｐ型）を有することができるか、あるいは異なる導電性（すなわち、一方がｎ型でもう一方がｐ型）を有することもできる。
【００３１】
半導体基板１２内に少なくとも１つの分離領域３０を形成した後、その構造の表面上に高ｋゲート誘電体２０が形成される。高ｋゲート誘電体２０は、たとえば、酸化、窒化、または酸窒化などの熱成長プロセスによって形成することができる。代わって、高ｋゲート誘電体２０は、たとえば、化学的気相堆積（ＣＶＤ）、プラズマ利用（plasma-assisted）ＣＶＤ、有機金属化学的気相堆積（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応スパッタリング、化学溶液付着、およびその他の同様の付着プロセスなどの付着プロセスによって形成することができる。また、高ｋゲート誘電体２０は、上記のプロセスの任意の組み合わせを使用して形成することもできる。
【００３２】
高ｋゲート誘電体２０は、約４．０を上回り、好ましくは７．０を上回る誘電率を有する絶縁材からなる。具体的には、本発明で使用される高ｋゲート誘電体２０は、酸化物、窒化物、酸窒化物、または、金属シリケートおよび窒化金属シリケートを含むシリケート、あるいはこれらの組み合わせを含むが、これらに限定されない。一実施形態では、ゲート誘電体２０は、たとえば、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、およびこれらの混合物などの酸化物から構成されることが好ましい。高ｋ誘電体２０の非常に好ましい例としては、ＨｆＯ2、ハフニウム・シリケート、およびハフニウム酸窒化シリコンを含む。
【００３３】
高ｋゲート誘電体２０の物理的厚さは変化する可能性があるが、典型的には、高ｋゲート誘電体２０は約０．５〜約１０ｎｍの厚さを有し、約０．５〜約３ｎｍの厚さがより典型的である。これは、まず基板の上に付着される酸化シリコンまたは酸窒化シリコンの薄い層（約０．１〜約１．５ｎｍ程度）の上に付着させることができる。
【００３４】
本発明の一実施形態では、高ｋ誘電体は、当技術の範囲内で知られているブロック・マスクを使用して、基板の複数部分の上に選択的に付着させることができる。この実施形態では、ｎＦＥＴなどの第１のデバイス・タイプ用の第１の高ｋ誘電体を設けるために基板の第１の部分を処理することができ、ｐＦＥＴなどの第２のデバイス・タイプ用の第２の高ｋ誘電体を設けるために基板の第２の部分を処理することができる。
【００３５】
次に、高ｋゲート誘電体２０のブランケット層の上に絶縁中間層２２が形成される。本発明の絶縁中間層２２は、高ｋゲート誘電体２０とその後形成されるゲート導体２４との相互作用を防止する化学的中間層である。本発明の絶縁中間層２２は、下にある高ｋゲート誘電体２０に対して実質的に非反応性であり（それがドーパント源として作用するときなどに、わずかなまたは部分的な分解が発生する可能性がある）、したがって、高ｋゲート誘電体２０と反応してシリサイドを形成することはない。発明の絶縁中間層２２のもう１つの特有の特徴は、シリコンがその発明の絶縁中間層２２を還元できないことである。発明の中間層２２の何らかの解離が発生する可能性がある場合、発明の中間層２２は、デバイス・パフォーマンスが悪影響を受けないように、ｐ型ドーパントまたは中性ドーパントのいずれかでなければならない。好ましくは、ｐ型ドーパントは、ｎＦＥＴデバイスがその後形成されるデバイスの部分内に解離しない。また、本発明で使用される絶縁中間層２２は、高温（標準的なＣＭＯＳ処理に特有の約１０００℃）に耐えられる耐火化合物でなければならない。
【００３６】
前述の基準に適合し、したがって、本発明の絶縁中間層２２として使用される絶縁材は、任意選択でそこに酸素を含むことができる任意の絶縁窒化金属を含む。絶縁中間層の例としては、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、およびこれらの組み合わせを含むが、これらに限定されない。本発明の好ましい一実施形態では、絶縁中間層２２はＡｌＮまたはＡｌＯxＮyである。絶縁中間層２２は、典型的には、約１〜約２５Åの厚さを有し、約２〜約１５Åの厚さがより典型的である、薄い層である。
【００３７】
絶縁中間層２２は、たとえば、化学的気相堆積（ＣＶＤ）、プラズマ利用ＣＶＤ、アルミニウムおよび窒素ベースの前駆物質を使用する原子層付着（ＡＬＤ）、原子または分子の窒素（任意選択で励起種（excited species）にすることができるもの）および任意選択で酸素のビームまたは環境とともに金属が蒸着される物理的気相堆積または分子線蒸着、有機金属化学的気相堆積（ＭＯＣＶＤ）、原子層付着、スパッタリングなどの様々な付着プロセスによって形成することができる。代わって、絶縁中間層２２は、前に付着させた絶縁金属層の熱窒化または酸窒化によって形成することができる。代わって、金属の酸窒化物は、まず、窒化金属を付着させ、次に酸窒化物を形成するために適切な酸素環境で部分酸化を行うことによって形成することができる。
【００３８】
中間絶縁層２２を形成する１つの好ましい方法は、抵抗加熱された標準的なＡｌ噴出セル（effusion cell）からのＡｌを高真空下で蒸着させ、窒素、または商用無線周波数（ＲＦ）の原子の窒素からの酸素および窒素ビーム、あるいは窒素および酸素源を使用することによって行われる。窒化物のみの付着の場合、単一ＲＦ窒素源で十分である。酸窒化物の場合、第２のＲＦ酸素源を使用することもできる。代わって、酸素は、ＲＦ源なしに単純に分子線として送達することができる。高真空下で蒸着させるプロセスは、たとえば、米国特許第６４５１０７９号に記載されている。噴出セルは、典型的には、蒸着プロセス中に約１０００℃〜１２００℃の温度を有する。蒸着プロセスは、典型的には、約２００〜４５０Ｗの電力と、約１〜３ｓｃｃｍの流量とを有するＲＦ源を使用して実行される。これらの数字も、問題なしに規定された境界から広く変化させることができる。基板温度は、典型的には、付着中に１５０℃〜６５０℃の範囲に保持される。また、付着温度も規定された範囲外に変更させることができる。基本真空チャンバ圧力は、典型的には、約５×１０-10〜２×１０-9トルである。
【００３９】
これを形成する際に使用される技法にもかかわらず、本発明で形成される絶縁中間層２２は、高ｋゲート誘電体２０の上に存在する連続的で均一な層である。「連続的」とは、絶縁中間層２２が実質的な断絶または空隙あるいはその両方をまったく含まないことを意味し、「均一」とは、絶縁中間層２２がその構造全域にわたって、付着させた通りにほぼ同じ厚さを有することを意味する。絶縁中間層２２はアモルファスにすることができ、特定の結晶構造を欠く可能性があることを意味する。絶縁中間層２２は、使用される材料ならびにこれを形成する際に使用される技法次第で、アモルファスに加えてその他の相で存在することもできる。
【００４０】
図６を参照すると、絶縁中間層２２の形成後に、基板１２のうち、その後ｐＦＥＴが形成される部分を保護するブロック・マスク５０が形成される。基板のこの部分は、以下、ｐＦＥＴデバイス領域１５という。ブロック・マスクによって保護されていない基板の露出部分は、その後、ｎＦＥＴデバイスを提供するように処理され、以下、ｎＦＥＴデバイス領域２５という。
【００４１】
ブロック・マスク５０は、従来のソフトマスク材料またはハードマスク材料あるいはその両方を含むことができ、付着、フォトリソグラフィ、およびエッチングを使用して形成することができる。好ましい一実施形態では、ブロック・マスク５０はフォトレジストを含む。フォトレジスト・ブロック・マスク５０は、フォトレジスト層を基板１２の表面に施し、フォトレジスト層を放射パターンにさらし、次に従来のレジスト現像剤を使用してフォトレジスト層内にパターンを現像することによって形成することができる。
【００４２】
代わって、ブロック・マスク５０はハードマスク材料にすることができる。ハードマスク材料は、化学的気相堆積（ＣＶＤ）および関連方法によって付着させることができる誘電体システムを含む。典型的には、ハードマスクの組成としては、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコンなどを含む。シルセキオキサン（silsequioxane）、シロキサン、ボロリン酸シリケート・ガラス（ＢＰＳＧ：boron phosphate silicate glass）を含むが、これらに限定されないスピン・オン誘電体（spin-on dielectrics）もハードマスク材料として使用することができる。ハードマスク材料を含むブロック・マスク５０は、ハードマスク材料の層をブランケット付着させ、ハードマスク材料の層の上にパターン付きフォトレジストを設け、次にハードマスク材料の層にエッチングを施して、ｐＦＥＴデバイス領域１５を保護するブロック・マスク５０を形成することによって形成することができ、そのエッチングはパターン付きフォトレジストとｎＦＥＴデバイス領域２５の表面に対して高い選択性を有するエッチング化学を含む。
【００４３】
さらに図６を参照すると、次のプロセス・ステップでは、高度に選択的なエッチング・プロセスを使用して、ｎＦＥＴデバイス領域２５から絶縁中間層２２の露出部分が除去される。この高度に選択的なエッチングは、好ましくは、下にある高ｋ誘電体２０またはｐＦＥＴデバイス領域１５を保護するブロック・マスク５０に実質的にエッチングを施さずに、ｎＦＥＴデバイス領域２５から絶縁中間層２２の露出部分を除去するエッチング化学を含む。
【００４４】
好ましくは、ウェット・エッチングにより、下にある高ｋ誘電体２０またはブロック・マスク５０にエッチングを施さずに、ｎＦＥＴデバイス領域２５から絶縁中間層２２を除去する。好ましい一実施形態では、このエッチング化学により、下にあるハフニウム・シリケート高ｋ誘電体２０に実質的にエッチングを施さずに、ＡｌＮ絶縁中間層２２を除去する。
【００４５】
従来のエッチング方法では、下にある高ｋ誘電体２０にエッチングを施さずに、ＡｌＮを選択的に除去することができない。たとえば、ＫＯＨなどのウェット・エッチング液またはＲＩＥなどのドライ・エッチング技法は、下にある高ｋ誘電体２０に有害な影響を及ぼす。
【００４６】
本発明の好ましい一実施形態では、ウェット・エッチング化学はＨＣｌおよび過酸化水素の溶液を含み、好ましい濃度はＨＣｌ：Ｈ2Ｏ2が３：１である。ＨＣｌ／過酸化水素の溶液に加えて、エッチング化学が高ｋ誘電体２０を攻撃しない限り、その他の無機酸および酸化剤によって同じ結果をもたらすことができることが提案されている。酸化剤としては、過酸化水素、硝酸塩、亜硝酸塩、過塩素酸塩、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、重クロム酸塩、過マンガン酸塩、過硫酸塩、またはこれらの組み合わせを含むことができる。無機酸としては、硫酸、リン酸、またはこれらの組み合わせを含むことができる。エッチング速度は、エッチング化学のｐＨの影響を受ける可能性がある。エッチング化学のｐＨは、約１〜約８の範囲にすることができ、好ましくは約２〜約６の範囲であり、最も好ましくは約２．８である。エッチング配合物は発熱反応中に混合することができる。ウェット・エッチングは、酸素含有環境で行うことができ、室温または高温で行うことができる。好ましくは、エッチング温度は１５℃〜８０℃である。エッチング後、ブロック・マスク５０は化学的剥離（chemical strip）を使用して除去され、基板１２は脱イオン水ですすぎ洗いされ、Ｎ2環境で乾燥される。
【００４７】
次に図７を参照すると、次のプロセス・ステップでは、ｐＦＥＴデバイス領域１５およびｎＦＥＴデバイス領域２５に少なくとも１つのゲート導体２４が形成される。ゲート導体２４は、当業者に知られている任意の導電材料を含むことができる。たとえば、ゲート導体材料は、ポリシリコンを含むことができるが、ＳｉＧｅ、ＳｉＧｅＣ、金属シリサイド、金属窒化物、金属（たとえば、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ）、または上記のものの組み合わせから構成することもできる。少なくとも１つのゲート導体は、化学的気相堆積（ＣＶＤ）、プラズマ・エンハンス化学的気相堆積（ＰＥＣＶＤ）、高密度化学的気相堆積（ＨＤＣＶＤ）、めっき、スパッタリング、蒸着、または化学溶液付着を使用して付着させることができる。
【００４８】
ｐＦＥＴデバイス領域１５およびｎＦＥＴデバイス領域２５に形成されたゲート導体２４は、同じ材料または異なる材料にすることができる。両方のゲート導体２４が異なる材料を含む実施形態では、ブロック・マスクを使用して、ｐＦＥＴデバイス領域１５およびｎＦＥＴデバイス領域２５内のゲート導体２４の材料を選択的に処理することができる。
【００４９】
ゲート導体がＳｉ含有材料を含む本発明の一実施形態では、物理的気相堆積、ＣＶＤ、または蒸着を含むがこれらに限定されない既知の付着プロセスを使用して、ｐＦＥＴデバイス領域１５内の絶縁中間層２２の上およびｎＦＥＴデバイス領域２５内の高ｋ誘電体２０の上にＳｉ含有材料のブランケット層が形成される。
【００５０】
ゲート導体２４を形成する際に使用されるＳｉ含有材料は、単結晶、多結晶、またはアモルファスの形のＳｉまたはＳｉＧｅ合金層を含む。本明細書では前述のＳｉ含有材料の組み合わせも企図されている。Ｓｉ含有材料のブランケット層はドープありまたはドープなしにすることができる。ドープありの場合、これを形成する際にその部位でのドーピング付着プロセスを使用することができる。
【００５１】
代わって、ドープありＳｉ含有層は、付着、イオン注入、およびアニーリングによって形成することができる。Ｓｉ含有層のドーピングは、形成されるゲート導体２４の仕事関数をシフトすることになる。ドーパント・イオンの例示的な例としては、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、またはこれらの混合物を含み、好ましくはＰである。本発明のこの時点で付着されるＳｉ含有層の厚さ、すなわち、高さは、使用される付着プロセス次第で変化する可能性がある。典型的には、Ｓｉ含有層は、約２０〜約１８０ｎｍの垂直厚さを有し、約４０〜約１５０ｎｍの厚さがより典型的である。
【００５２】
ゲート導体材料のブランケット層の付着後、たとえば、物理的気相堆積または化学的気相堆積などの付着プロセスを使用して、ゲート導体材料のブランケット層の上に誘電体キャップ層（図示せず）を形成することができる。誘電体キャップ層は、酸化物、窒化物、酸窒化物、またはこれらの任意の組み合わせにすることができる。誘電体キャップ層の厚さ、すなわち、高さは、約２０〜約１８０ｎｍであり、約３０〜約１４０ｎｍの厚さがより典型的である。
【００５３】
次に、ｎＦＥＴデバイス領域２５およびｐＦＥＴデバイス領域１５内に少なくとも１つのパターン付きゲート・スタック１８を設けるために、リソグラフィおよびエッチングにより、ｐＦＥＴデバイス領域１５内の誘電体キャップ（存在する場合）、ブランケット・ゲート導体層、および任意選択で絶縁中間層２２、高ｋゲート誘電体２０と、ｎＦＥＴデバイス領域２５内の高ｋゲート誘電体にパターン形成する。複数のパターン付きゲート・スタック１８が形成される場合、ゲート・スタック１８は同じ寸法、すなわち、長さを有する場合もあれば、デバイス・パフォーマンスを改善するために可変寸法を有する場合もある。本発明のこの時点での各パターン付きゲート・スタック１８は少なくともゲート導体２４を含む。
【００５４】
リソグラフィ・ステップは、ブランケット層構造の上面にフォトレジストを施すことと、フォトレジストを所望の放射パターンにさらすことと、従来のレジスト現像剤を使用して露出したフォトレジストを現像することを含む。次に、１つまたは複数のドライ・エッチング・ステップを使用して、その構造にフォトレジストのパターンを転写する。いくつかの実施形態では、ブランケット層構造の層の１つにパターンが転写された後、パターン付きフォトレジストを除去することができる。他の実施形態では、エッチングが完了した後にパターン付きフォトレジストが除去される。
【００５５】
パターン付きゲート・スタックを形成する際に本発明で使用できる適切なドライ・エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含むが、これらに限定されない。使用されるドライ・エッチング・プロセスは、典型的には、ｎＦＥＴデバイス領域２５内の下にある高ｋ誘電体２０およびｐＦＥＴデバイス領域１５内の絶縁中間層２２に対して選択的なものであるが、必ずそうであるわけではない。したがって、このエッチング・ステップは、典型的には、絶縁中間層２２および高ｋ誘電体２０の露出部分を除去するわけではない。しかし、いくつかの実施形態では、このエッチング・ステップを使用して、高ｋ誘電体２０および絶縁中間層２２のうち、前にエッチングが施され、ゲート導体２４によって保護されていない部分を除去することもできる。
【００５６】
図８を参照すると、典型的には、各パターン付きゲート・スタック１８の露出した側面上に少なくとも１組のスペーサ６が形成されるが、必ずそうであるわけではない。少なくとも１組のスペーサ６は、酸化物、窒化物、酸窒化物、またはこれらの任意の組み合わせなどの絶縁体から構成される。少なくとも１組のスペーサ６は、付着およびエッチングによって形成される。
【００５７】
少なくとも１つのスペーサ６の幅は、ソースおよびドレイン・シリサイド接点（その後形成される）がゲート・スタックの両端の下に侵入しないように、十分広くなければならない。典型的には、少なくとも１つのスペーサの幅が、底面で測定した場合に約２０〜約８０ｎｍであるときに、ソース／ドレイン・シリサイドはゲート・スタックの両端の下に侵入しない。
【００５８】
また、ゲート・スタック１８を熱酸化、窒化、または酸窒化プロセスにかけることにより、本発明のこの時点でゲート・スタック１８を不動態化することもできる。この不動態化ステップは、ゲート・スタックの周りに不動態化材料の薄い層を形成する。このステップは、前のスペーサ形成ステップの代わりにまたはそれとともに使用することができる。スペーサ形成ステップとともに使用する場合、スペーサ形成は、ゲート・スタック不動態化プロセス後に行われる。
【００５９】
次に、基板内にソース／ドレイン拡散領域１３、１４（スペーサの有無は問わない）が形成される。ソース／ドレイン拡散領域１３、１４は、イオン注入およびアニーリング・ステップを使用して形成される。ｐＦＥＴデバイス領域１５内にｐ型ソース／ドレイン拡散領域１３が形成され、ｎＦＥＴデバイス領域２５内にｎ型ソース／ドレイン拡散領域１４が形成される。アニーリング・ステップは、前の注入ステップによって注入されたドーパントを活性化する働きをする。イオン注入およびアニーリングの条件は当業者には周知のものである。
【００６０】
ソース／ドレイン拡散領域１３、１４は拡張注入領域も含むことができ、これは、対応するソース／ドレイン拡散領域と同じドーパント型を有する従来の拡張注入を使用して、ソース／ドレイン注入の前に形成される。拡張注入に続いて活性化アニールを行うか、代わって、拡張注入中にドーパントを注入することができ、同じ活性化アニール・サイクルを使用してソース／ドレイン注入を活性化することができる。また、本明細書ではハロー注入も企図されている。
【００６１】
次に、前に除去されていない場合、高度に選択的な化学エッチング・プロセスを使用して、ｎＦＥＴデバイス領域２５から高ｋ誘電体２０の露出部分が除去され、ｐＦＥＴデバイス領域１５から絶縁中間層２２および高ｋ誘電体２０が除去される。このエッチング・ステップは半導体基板１２の上面で停止する。高ｋ誘電体２０および絶縁中間層２２の露出部分を除去する際に任意の化学エッチング液を使用することができるが、一実施形態では、希フッ化水素酸（ＤＨＦ：dilute hydrofluoric acid）が使用される。
【００６２】
上述の様々な組み合わせおよび実施形態のうち、本発明の特定の好ましいＣＭＯＳ構造は、高ｋゲート誘電体２０がＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンから構成され、絶縁中間層２２がＡｌＮから構成され、それが任意選択で何らかの酸素をそこに含むことができるものである。本明細書では特に好ましい構造のその他の変形例および置換例も企図されており、これらは除外すべきではない。
【００６３】
シリサイド化接点（ソース／ドレインおよびゲート）の形成ならびに金属相互接続とのＢＥＯＬ（バックエンド・オブ・ザ・ライン）相互接続レベルの形成などの追加のＣＭＯＳ処理は、当業者にとって周知の処理ステップを使用して形成することができる。
【００６４】
以下の実施例は、発明の絶縁中間層２２がｐＦＥＴデバイス内のみに位置決めされ、ｎＦＥＴデバイスから除去されている、ＣＭＯＳ構造の重要性を実証するための例示のために提供されている。
【００６５】
実施例１
この実施例では、ｐＦＥＴデバイス領域からｎＦＥＴデバイス領域を分離する分離領域により事前パターン形成されたシリコン基板上にＨｆ酸化物またはシリケート層（高ｋ誘電体）を成長させた。有機金属化学的気相堆積（ＭＯＣＶＤ）および原子層化学的気相堆積（ＡＬＣＶＤ）を使用して、Ｈｆ酸化物およびシリケートを付着させた。Ｈｆ酸化物およびシリケート層の厚さは約２ｎｍ〜約４ｎｍの範囲であり、シリケートの場合、その組成はおおよそＨｆxＳｉyＯ4であり、ｙ／（ｘ＋ｙ）は約０．２〜０．３であった。０．３ｎｍ〜１．２ｎｍの厚さの酸化シリコンまたは酸窒化シリコンのコーティングを有するｎ型シリコン・ウェハ上にこれらの酸化物を付着させた。この酸化シリコンまたは酸窒化シリコンのコーティングの存在は任意選択である。
【００６６】
Ｈｆ酸化物およびシリケートの付着後に、窒化アルミニウム付着（絶縁中間層）のための超高真空付着チャンバ内にウェハを装填した。抵抗加熱された標準的なＡｌ噴出セルからのＡｌを蒸着し、商用無線周波数原子窒素源からの窒素ビームを使用することにより、窒化アルミニウムを付着させた。この噴出セルは動作中に１０００℃〜１２００℃の温度であった。２００〜４５０Ｗの範囲で１〜３ｓｃｃｍの窒素流量で原子窒素源を動作させた。付着中に基板温度を１５０℃〜６５０℃の間に保持した。基本真空チャンバ圧力は約５×１０-10〜２×１０-9トルであった。ＡｌＮ付着中に圧力は１×１０-5トルの範囲まで上昇した。約０．５ｎｍ〜約２．０ｎｍの範囲の厚さまでＡｌＮ層を付着させた。
【００６７】
次に基板を取り出し、ＨＣｌ：Ｈ2Ｏ2過酸化水素溶液でエッチングを施してＡｌＮ層を除去し、外部熱は一切供給しなかった。このエッチング液の濃度は１を上回るＨＣｌと１．５を上回るＨ2Ｏ2とを含み、酸性溶液を用意した。好ましい濃度はＨＣｌ：Ｈ2Ｏ2が３：１である。上述の濃度の選択によるｐＨがエッチング速度に影響を及ぼすことは留意すべきである。エッチング後、基板を脱イオン水ですすぎ洗いし、Ｎ2環境で乾燥させて、Ｈｆ酸化物表面を有する基板を用意した。
【００６８】
次に、標準的な手順を使用する化学的気相堆積を使用して、約１５０ｎｍの厚さまで基板表面の上にアモルファス・シリコン層（ゲート導体層）を付着させた。次に、アモルファス・シリコン層にリンをイオン注入し、同じく標準的な半導体処理手順に従って約９５０℃〜約１０００℃のアニーリングによってドーパントを活性化した。場合によっては、ＳｉＯ2／Ｓｉ（１００）の界面準位不動態化のためにフォーミング・ガス・アニール（forming gas anneal）を実行した。
【００６９】
次に、化学的気相堆積およびエッチング使用して、上記の構造からｎＭＯＳテスト・キャパシタを形成し、約２０×２０平方ミクロン程度のパッド形状を画定した。上述の方法を使用して、ｎＭＯＳテスト・キャパシタ構造にエッチングを施してＡｌＮ層を除去し、リン・ドープのポリシリコン層と、約２ｎｍ〜約４ｎｍの範囲の厚さを有するＨｆシリケートまたはＨｆＯ2の層と、約０．３ｎｍ〜約１．２ｎｍの範囲の厚さを有するＳｉＯ2またはＳｉＯＮ層とを含む構造と、シリコン（１００）基板とを用意した。比較のために、ＡｌＮ層が取り入れられていないかまたはエッチングで除去されているポリシリコン／ＨｆシリケートまたはＨｆＯ2／ＳｉＯＮのｎＭＯＳ対照キャパシタを用意した。
【００７０】
次に、図９に描写されているキャパシタンス対電圧のグラフを提供するために、キャパシタを電気的にテストした。ゲート誘電体としてＨｆシリケートまたはＨｆＯ2を有し、ＡｌＮ層がそこに付着され、その後、本発明の選択エッチングによって除去されているｎＭＯＳテスト・キャパシタに関するキャパシタンス／電圧曲線は参照番号５５で示されている。対照キャパシタに関するキャパシタンス／電圧曲線は参照番号６０で示されている。キャパシタに関するキャパシタンス／電圧曲線のフラットバンド電圧Ｖfbはトランジスタのしきい電圧Ｖtと同等のものである。
【００７１】
さらに図９を参照すると、テスト・キャパシタと対照キャパシタとのフラットバンド電圧Ｖfbの比較により、テスト・キャパシタのフラットバンド電圧Ｖfbが対照キャパシタから７０ｍＶの範囲内であったことが示されている。したがって、デバイスのフラットバンド電圧Ｖfbを実質的に低下させずに、テスト・キャパシタの表面からＡｌＮを除去することができるので、本発明のエッチング化学により、下にあるＨｆシリケートまたはＨｆＯ2の高ｋ誘電体にエッチングを施すか、ＨｆシリケートまたはＨｆＯ2の高ｋ誘電体の電気的性質に不利な影響を及ぼさずに、ＡｌＮを有利に除去することができる。
【００７２】
次に図１０を参照すると、３：１の割合のＨＣｌ：Ｈ2Ｏ2溶液を含み、１５分間のエッチング化学によりハフニウム・シリケート表面からエッチングで除去されたブランケットＡｌＮ膜のＸＰＳスペクトルが示されている。図１０を参照すると、ＨＣｌ／過酸化水素エッチング表面のＸＰＳスペクトルは参照番号７５で示され、ＡｌＮ対照表面のＸＰＳスペクトルは参照番号８０で示されている。図１０に描写されているＸＰＳスペクトルに示されているように、ＡｌＮ対照表面から検出されたＡｌ ２Ｐピークは、ＨＣｌ／過酸化水素溶液によってハフニウム表面からエッチングで除去されたＡｌＮ膜には存在しない。ハフニウム・シリケートに対する選択性は偏光解析測定を使用して確認したが、その偏光解析測定ではハフニウム・シリケート膜の厚さにいかなる変化も見られなかった。
【００７３】
その好ましい諸実施形態に関して本発明を詳細に示し説明してきたが、当業者であれば、本発明の精神および範囲を逸脱せずに、形式および詳細について上記その他の変更を行うことができることが分かるであろう。したがって、本発明は、記載され例示された正確な形式および詳細に限定されず、特許請求の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００７４】
【図１】ゲート・バイアスがゼロのとき、すなわち、Ｖg＝０Ｖであるときに典型的なｐＦＥＴ内の従来技術のゲート・スタック全域の近似バンド・アライメントを示す概略図である。ＥcおよびＥvという数量は、それぞれ、シリコン基板内およびポリシリコン・ゲート内の伝導帯域端および価電子帯域端を示している。Ｅfは、ゲート・バイアスがゼロのときのシリコン基板内およびポリシリコン・ゲート内のフェルミ準位位置（点線）を示している。
【図２】３つのタイプのｐＦＥＴデバイスに関するキャパシタンス／電圧曲線を示すグラフである。このキャパシタンス／電圧曲線は、１ｎｍのＳｉＯ2誘電体層の上の３ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮしきい値絶縁中間層を有するｐＦＥＴ、１ｎｍのＳｉＯ2誘電体層の上に３ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｐＦＥＴ、および２．５ｎｍの厚さのＳｉＯ2誘電体層を有するｐＦＥＴに関するグラフを含む。
【図３】３つのタイプのｎＦＥＴデバイスに関するキャパシタンス／電圧曲線を示すグラフである。このキャパシタンス／電圧曲線は、１ｎｍのＳｉＯ2誘電体層の上の３ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮしきい値絶縁中間層を有するｎＦＥＴ、１ｎｍのＳｉＯ2誘電体層の上に３ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｎＦＥＴ、および２．５ｎｍの厚さのＳｉＯ2誘電体層を有するｎＦＥＴに関するグラフを含む。
【図４】高ｋゲート誘電体とｐｏｌｙ−Ｓｉゲート導体との間の絶縁中間層を安定化するしきい電圧Ｖtを有するｐＦＥＴデバイス領域と、本発明の選択エッチング・プロセスを使用して絶縁中間層が除去されたｎＦＥＴデバイス領域とを含む発明のＣＭＯＳ構造の図表現（断面図によるもの）である。
【図５】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図６】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図７】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図８】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図９】ｎＦＥＴデバイスから絶縁中間層が除去されている発明のＣＭＯＳ構造のキャパシタンス／電圧特性を示すグラフである。
【図１０】発明の選択エッチング・プロセス後のＡｌＮ含有量を描写するＸＰＳスペクトルを示す図である。
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスに関し、詳細には、ｎＦＥＴデバイス領域とｐＦＥＴデバイス領域とを有し、ｎＦＥＴデバイス領域内に絶縁中間層を取り入れずにｐＦＥＴデバイス領域の少なくとも１つのｐＦＥＴデバイス内のゲート導体と高ｋゲート誘電体との間に絶縁中間層を取り入れ、絶縁中間層がｎＦＥＴデバイス領域内のデバイスのしきい電圧（threshold voltage）Ｖtおよびフラットバンド電圧（flatband voltage）Ｖfbに実質的に影響を与えずにｐＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化する、相補型金属酸化膜半導体（ＣＭＯＳ：complementary metal oxide semiconductor）構造に関する。
【背景技術】
【０００２】
標準的なシリコン相補型金属酸化膜半導体（ＣＭＯＳ）技術では、ｐ型電界効果トランジスタ（ｐＦＥＴ：p-type field effect transistor）は、二酸化シリコンまたは酸窒化シリコンのゲート酸化膜層の上に付着させたゲート導体としてホウ素（またはその他の受容体）をドーピングしたｐ型ポリシリコン層を使用する。ゲート酸化膜層の下のｎ型シリコン内に反転チャネル（inversion channel）を形成するために、このポリシリコン層を介してゲート電圧が印加される。
【０００３】
ｐＦＥＴが適切に動作するためには、この反転は、ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート導体にわずかに負の電圧が印加されたときに発生し始めなければならない。これは、図１に描写されているゲート・スタック構造用のバンド・アライメント（band alignment）の結果として発生する。具体的には、図１は、ゲート・バイアスがゼロのときに典型的なｐＦＥＴ内のｐｏｌｙ−Ｓｉ／ゲート酸化膜ゲート・スタック全域の近似バンド・アライメントを示している。図１のＥc、Ｅv、およびＥfは、それぞれ、シリコン内の伝導帯域端（conduction band edge）、価電子帯域端（valence band edge）、およびフェルミ準位（Fermi level）である。ｐｏｌｙ−Ｓｉ／ゲート酸化膜／ｎ型シリコン・スタックは、（基板ドーピング次第で）０Ｖ付近で反転し始め、＋１Ｖ付近で蓄積し始めるキャパシタを形成する。しきい電圧Ｖtは、反転が発生し始める電圧と解釈することができ、したがって、約０Ｖであり、フラットバンド電圧Ｖfbは、キャパシタが蓄積し始める電圧を超えたばかりの電圧であり、約＋１Ｖである。しきい電圧Ｖtおよびフラットバンド電圧Ｖfbの正確な値は、シリコン基板内のドーピング・レベルに対する依存性を有し、適切な基板ドーピング・レベルを選択することによってある程度変更することができる。
【０００４】
今後の技術では、二酸化シリコンまたは酸窒化シリコン誘電体は、より高い誘電率を有するゲート材料に置き換えられることになる。このような材料は「高ｋ（high k）」材料として知られ、「高ｋ」という用語は、その誘電率が４．０を上回り、好ましくは約７．０を上回る絶縁材を示す。本明細書で言及する誘電率は、特に指定がない限り、真空に関するものである。様々な可能性のうち、酸化ハフニウム、ハフニウム・シリケート、またはハフニウム酸窒化シリコンは、高温におけるその優れた熱安定性のために、従来のゲート誘電体には最も適した置換え候補である可能性がある。
【０００５】
残念なことに、酸化ハフニウムまたはハフニウム・シリケートなどの誘電体を使用して、ｐ型電界効果トランジスタを形成する場合、デバイスのフラットバンド電圧Ｖfbが約＋１Ｖに近いその理想的な位置から約０＋／−３００ｍＶにシフトすることは周知の問題である。このフラットバンド電圧Ｖfbのシフトについては、２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ＰａｐｅｒｓにおけるＣ． Ｈｏｂｂｓ他による「Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ」に公表されている。その結果として、デバイスのしきい電圧Ｖtは約−１Ｖにシフトする。このしきい電圧Ｖtのシフトは、Ｈｆベースのゲート酸化膜層とポリシリコン層との密接な相互作用の結果であると考えられている。あるモデル（たとえば、Ｃ． Ｈｏｂｂｓ他の同文献を参照）では、このような相互作用がポリシリコン／ゲート酸化膜の界面のシリコン・バンド・ギャップ内に状態密度（density of states）の増加を引き起こし、「フェルミ準位ピン止め」に至ると推測している。したがって、しきい電圧Ｖtは「正しい」場所にはなく、すなわち、使用可能なＣＭＯＳ（相補型金属酸化膜半導体）技術には高すぎるものである。
【０００６】
高ｋゲート誘電体を取り入れたことにより発生するしきい電圧Ｖtシフトは、高ｋ誘電体（ＨｆＳｉＯ）とポリシリコン・ゲート導体との間に窒化アルミニウム（ＡｌＮ）などの薄い（５〜１５Å）絶縁中間層を使用してかなり制御できることが最近、明らかになった。図２は、参照番号１で示すように２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｐＦＥＴデバイス、参照番号２で示すように１．０ｎｍのＳｉＯ2誘電体層の上に３．０ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｐＦＥＴデバイス、および参照番号３で示すように１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｐＦＥＴデバイスのキャパシタンス対電圧のグラフを描写している。
【０００７】
さらに図２を参照すると、１．０ｎｍのＳｉＯ2誘電体層の上に３．０ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｐＦＥＴに関するキャパシタンス対電圧のグラフと１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｐＦＥＴデバイスに関するキャパシタンス対電圧のグラフとの比較により、ＡｌＮ絶縁中間層を取り入れたＰＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧Ｖfbにおいて約４００ｍＶの正のシフトが明らかになり、その場合、しきい電圧Ｖtおよびフラットバンド電圧Ｖfbはそれぞれの動作値に向かってシフトしている。
【０００８】
しかし、本出願人は、図３に図示するように、ｎＦＥＴデバイス内のポリシリコン・ゲート導体と高ｋ誘電体との間のＡｌＮ絶縁中間層が存在することにより、不都合なことに、正のしきい電圧Ｖtシフトが発生すると判断している。図３は、参照番号１′で示すように２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｎＦＥＴデバイス、参照番号２′で示すように１．０ｎｍのＳｉＯ2誘電体層の上に３．０ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｎＦＥＴデバイス、および参照番号３′で示すように１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｎＦＥＴデバイスに関するキャパシタンス対電圧の曲線を描写している。
【０００９】
１．０ｎｍのＳｉＯ2誘電体層の上の３．０ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮ絶縁中間層を有するｎＦＥＴデバイスに関するキャパシタンス対電圧のグラフと２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｎＦＥＴに関するキャパシタンス対電圧のグラフとの比較により、２．５ｎｍの厚さのＳｉＯ2誘電体層（対照）を有するｎＦＥＴに関するキャパシタンス対電圧のグラフから約４００ｍＶ程度のしきい電圧Ｖtの正のシフトが明らかになる。ｎＦＥＴデバイス内にＡｌＮ絶縁中間層を取り入れたことによるしきい電圧Ｖtの正のシフトは、ＡｌＮ絶縁中間層のないｐＦＥＴデバイスのしきい電圧Ｖtの元の負のシフトと同様に好ましくない特性である。
【００１０】
下にあるｎＦＥＴデバイス領域表面を破壊するかまたはｐＦＥＴデバイス領域からＡｌＮ絶縁層を除去せずに、ｎＦＥＴデバイス領域からＡｌＮ絶縁層を除去するための従来の方法は知られていない。ＫＯＨなどの従来のエッチング液またはドライ反応性エッチング技法は、下にある高ｋ誘電体に及ぼすその有害な影響のために望ましくない。
【００１１】
しきい電圧Ｖtおよびフラットバンド電圧Ｖfbのシフトの制御に関する前述の問題を考慮すると、ｎＦＥＴデバイスとｐＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを同時に安定化することができる高ｋゲート誘電体ＣＭＯＳ技術を開発することはほぼ不可能であった。このため、高ｋ誘電体を含むゲート・スタックを含有するｎＦＥＴデバイスとｐＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化することができる方法および構造が必要である。
【特許文献１】米国特許第６４５１０７９号
【非特許文献１】２００３ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ＰａｐｅｒｓにおけるＣ． Ｈｏｂｂｓ他による「Ｆｅｒｍｉ Ｌｅｖｅｌ Ｐｉｎｎｉｎｇ ａｔ ｔｈｅ Ｐｏｌｙ−Ｓｉ／Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｔｅｒｆａｃｅ」
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の一目的は、ｎＦＥＴデバイスとｐＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するＣＭＯＳ構造を提供することにある。本発明の他の目的は、ｐＦＥＴデバイス内にのみ存在する絶縁中間層、たとえば、ＡｌＮを有するＣＭＯＳ構造であって、その絶縁中間層がｎＦＥＴデバイスのしきい電圧およびフラットバンド電圧の安定性を低下させずにｐＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するＣＭＯＳ構造を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、高ｋ誘電体とゲート導体との間に絶縁中間層を設けることにより、ｐＦＥＴデバイス内のしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを有利に安定化し、その絶縁中間層は空間分離により高ｋゲート誘電体とゲート導体との相互作用を防止する。ｎＦＥＴデバイス内に絶縁中間層を取り入れたことによるしきい電圧Ｖtおよびフラットバンド電圧Ｖfbのシフトは、ｎＦＥＴデバイスにエッチングを施すかまたはｐＦＥＴデバイス領域から絶縁中間層を除去せずに、ｎＦＥＴデバイスから絶縁中間層を除去することによって安定化される。大まかに言うと、高ｋ誘電体のｐＦＥＴおよびｎＦＥＴデバイスを有するＣＭＯＳ構造を提供するための発明の方法は、
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を設けるステップと、
前記第１のデバイス領域と前記第２のデバイス領域とを含む前記半導体基板の上に誘電体スタックを形成するステップであって、前記誘電体スタックが高ｋ誘電体の上に絶縁中間層を有するステップと、
前記第２のデバイス領域から前記絶縁中間層を除去せずに、前記第１のデバイス領域から前記絶縁中間層を除去するステップと、
前記第２のデバイス領域内の前記絶縁中間層および前記第１のデバイス領域内の前記高ｋ誘電体の上にゲート導体を形成するステップと、
前記ゲート導体、前記絶縁中間層、および前記高ｋ誘電体にエッチングを施して、前記第２のデバイス領域内に少なくとも１つのゲート・スタックを設け、前記第１のデバイス領域内に少なくとも１つのゲート・スタックを設けるステップと、
を含む。
【００１４】
本発明により、第１のデバイス領域はｎＦＥＴデバイスが形成される領域であり、第２のデバイス領域はｐＦＥＴデバイスが形成される領域である。本発明で使用される絶縁中間層は、空間分離により高ｋゲート誘電体とゲート導体との相互作用を防止することができる任意の絶縁材である。そのうえ、本発明で使用される絶縁中間層は、その追加によりゲート・キャパシタンスの減少（直列キャパシタンス効果（series capacitance effect）による）が最小限になるように十分に高い誘電率（約４．０またはそれ以上程度）を有する。本発明の絶縁中間層は、実質的に、下にある高ｋゲート誘電体に対して非反応性であり、したがって、シリサイドを形成する高ｋゲート誘電体と反応しない。また、本発明の絶縁中間層は、上にあるゲート導体に対しても非反応性である。
【００１５】
発明の絶縁中間層のもう１つの特有の特徴は、シリコンがそれを還元できないように化学的に安定していることである。発明の絶縁中間層の何らかの解離（dissociation）が発生する可能性がある場合、発明の絶縁中間層は、シリコンに対するｎ型ドーパントであってはならない。むしろ、デバイスのパフォーマンスが悪影響を受けないように、発明の絶縁中間層はｐ型ドーパントまたは中性ドーパントのいずれかにすることができる。また、本発明で使用される絶縁中間層は、高温（標準的なＣＭＯＳ処理に特有の約１０００℃）に耐えられる耐火化合物でなければならない。
【００１６】
前述の基準に適合し、したがって、本発明の絶縁中間層として使用される絶縁材は、任意選択でそこに酸素を含むことができる任意の絶縁窒化金属、すなわち、窒化金属含有材料を含む。絶縁中間層の例としては、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、およびこれらの組み合わせを含むが、これらに限定されない。絶縁中間層は、高ｋゲート誘電体とゲート導体との間に位置する薄い中間層である。典型的には、絶縁中間層は約１〜約２５Åの範囲内の厚さを有し、約２〜約１５Åの厚さがより典型的である。絶縁中間層は付着または熱成長によって形成される。この付着は、めっき、スパッタリング、原子層化学的気相堆積（ＡＬＣＶＤ：atomic layer chemical vapor deposition）、または有機金属化学的気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）を含む。
【００１７】
高ｋ誘電体は、４．０を上回り、好ましくは７．０を上回る誘電率を有する任意の誘電体材料を含む。本発明の非常に好ましい一実施形態では、高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンを含む。高ｋ誘電体は付着または熱成長によって形成される。熱成長は、酸化、窒化、または酸窒化、あるいはこれらの組み合わせを含むことができる。付着は、化学的気相堆積（ＣＶＤ）、プラズマ・エンハンスＣＶＤ（ＰＥＣＶＤ：plasma-enhanced CVD）、有機金属化学的気相堆積（ＭＯＣＶＤ）、高密度化学的気相堆積（ＨＤＣＶＤ：high-density chemical vapor deposition）、めっき、スパッタリング、蒸着、または化学溶液付着、あるいはこれらの組み合わせを含むことができる。
【００１８】
第２のデバイス領域から絶縁中間層を除去せずに、第１のデバイス領域から絶縁中間層を除去することは、第１のデバイス領域が露出される第２のデバイス領域の上にブロック・マスクを形成することと、第１のデバイス領域から絶縁中間層にエッチングを施すことを含むことができる。絶縁中間層には、第２のデバイス領域内に位置決めされたブロック・マスクと第１のデバイス領域内の絶縁中間層の下に位置決めされた高ｋ誘電体の部分とに実質的にエッチングを施さずに絶縁中間層を除去するエッチング化学（etch chemistry）によってエッチングを施すことができる。
【００１９】
本発明の他の態様は、上記の方法によって提供されるＣＭＯＳ構造である。大まかに言うと、本発明は、
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を含み、
前記第１のデバイス領域が、第１の高ｋゲート誘電体と第１のゲート導体とを含む少なくとも１つの第１のゲート・スタックを含み、
前記第２のデバイス領域が、第２の高ｋ誘電体と、前記高ｋゲートの上の絶縁中間層と、前記絶縁層の上の第２のゲート導体とを含む少なくとも１つの第２のゲート・スタックを含み、前記絶縁中間層が、前記第１のデバイス領域のしきい電圧およびフラットバンド電圧をシフトせずに、前記第２のデバイス領域のしきい電圧およびフラットバンド電圧を安定化することができる、
ＣＭＯＳ構造を提供する。
【発明を実施するための最良の形態】
【００２０】
次に、ｎＦＥＴデバイス内に絶縁中間層を取り入れずに少なくとも１つのｐＦＥＴデバイスの高ｋゲート誘導体とゲート導体との間に絶縁中間層（たとえば、ＡｌＮ中間層）を有し、絶縁中間層の位置決めによりｐＦＥＴデバイスとｎＦＥＴデバイスの両方についてしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するＣＭＯＳ構造と、それを形成する方法とを提供する本発明について、より詳細に説明する。「絶縁中間層」という用語は、窒化金属材料および酸窒化金属材料を含むことができる窒化金属含有中間層を示す。
【００２１】
図４を参照すると、同図は、本発明のＣＭＯＳ構造１０を示す図表現（断面図によるもの）である。具体的には、ＣＭＯＳ構造１０は、分離領域３０によって分離されたｐＦＥＴデバイス領域１５とｎＦＥＴデバイス領域２５とを有する半導体基板１２を含む。図面では１つの基板１２上に２つの電界効果トランジスタ（ＦＥＴ）のみが存在することを示しているが、複数のＦＥＴも本発明の範囲内である。
【００２２】
ｐＦＥＴデバイス領域１５は、ｐ型ソース／ドレイン領域１３を有する少なくとも１つのｐＦＥＴを含む。それぞれのｐＦＥＴは、高ｋ誘電体２０の上の絶縁中間層２２の上にゲート導体２４を有するゲート領域１８を含む。少なくとも１組の側壁スペーサ６は、ゲート導体２４に隣接して位置決めされている。
【００２３】
ｎＦＥＴデバイス領域２５は、ｎ型ソース／ドレイン領域１４を有する少なくとも１つのｎＦＥＴを含む。それぞれのｎＦＥＴは、高ｋ誘電体２０の上にゲート導体２４を含むゲート領域１８をさらに含み、ゲート導体２４には少なくとも１組の側壁スペーサ６が隣接している。
【００２４】
図４に描写されている構造の１つの態様は、ｎＦＥＴデバイスのしきい電圧Ｖtおよびフラットバンド電圧ＶfbをシフトせずにｐＦＥＴデバイス内のしきい電圧Ｖtおよびフラットバンド電圧Ｖfbを安定化するように絶縁中間層２２が位置決めされ、それにより、適切なしきい電圧およびフラットバンド電圧を有するＣＭＯＳトランジスタの形成に対する解決策を提供することである。
【００２５】
本発明で使用される絶縁中間層２２は、（ｉ）空間分離により高ｋゲート誘電体２０とゲート導体２４との相互作用を防止できること、（ｉｉ）その追加によりゲート・キャパシタンスの減少（直列キャパシタンス効果による）が最小限になるように十分に高い誘電率（約４．０またはそれ以上程度）を有すること、（ｉｉｉ）ｐＦＥＴデバイス領域１５内のゲート導体２４の近界面Ｓｉ含有材料のｐ型動作を保証するために近界面層内でｐ型ドーパントの供給を可能にするために少なくとも部分的に解離できること、（ｉｖ）高ｋゲート誘導体２０からゲート導体２４への原子の外方拡散を防止できること、および（ｖ）ゲート導体２４の下の酸化を防止できることという特性のうち少なくとも１つを有する。
【００２６】
絶縁中間層２２の例としては、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、およびこれらの組み合わせを含む。非常に好ましい一実施形態では、絶縁中間層２２はＡｌＮである。次に、図４に図示されている構造の様々な構成要素ならびにそれを形成する際に使用できるプロセスについて、図５〜図８を参照してより詳細に説明する。
【００２７】
図５を参照すると、初期処理ステップ中に、高ｋ誘電体２０および絶縁中間層２２からなるブランケット層が半導体基板１２の表面上に形成される。本発明によれば、高ｋ誘電体２０は絶縁中間層２２と半導体基板１２との間に位置する。
【００２８】
本発明で使用される半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のすべてのＩＩＩ／ＶまたはＩＩ／ＶＩの化合物半導体を含むが、これらに限定されない任意の半導体材料を含む。また、半導体基板１２は、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、またはＳｉＧｅオン・インシュレータ（ＳＧＯＩ）などの有機半導体または層状半導体も含むことができる。本発明のいくつかの実施形態では、半導体基板１２がＳｉ含有半導体材料、すなわち、シリコンを含む半導体材料から構成されることが好ましい。半導体基板１２は、ドープありであるか、ドープなしであるか、またはドープあり領域およびドープなし領域をそこに含むことができる。
【００２９】
また、半導体基板１２は、第１のドープ（ｎまたはｐ）領域と第２のドープ（ｎまたはｐ）領域とを含むこともできる。明瞭にするため、本出願の図面にはドープ領域が具体的に図示されていない。第１のドープ領域と第２のドープ領域は、同じである場合もあれば、異なる導電率またはドーピング濃度あるいはその両方を有する場合もある。これらのドープ領域は「ウェル（well）」として知られている。
【００３０】
次に、典型的には、少なくとも１つの分離領域３０が半導体基板１２内に形成される。分離領域３０は、トレンチ分離領域またはフィールド酸化膜分離領域にすることができる。トレンチ分離領域は、当業者にとって周知の従来のトレンチ分離プロセスを使用して形成される。たとえば、トレンチ分離領域を形成する際に、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチ充填を使用することができる。任意選択で、トレンチ充填の前にトレンチ内にライナを形成することができ、トレンチ充填後に焼き締め（densification）ステップを実行することができ、トレンチ充填後に平坦化プロセスを続けることもできる。フィールド酸化膜は、いわゆる選択酸化（local oxidation of silicon）プロセスを使用して形成することができる。少なくとも１つの分離領域が隣接ゲート領域間の分離を可能にし、典型的には、隣接ゲートが反対方向の導電性を有するときに必要であることに留意されたい。隣接ゲート領域は同じ導電性（すなわち、いずれもｎ型またはｐ型）を有することができるか、あるいは異なる導電性（すなわち、一方がｎ型でもう一方がｐ型）を有することもできる。
【００３１】
半導体基板１２内に少なくとも１つの分離領域３０を形成した後、その構造の表面上に高ｋゲート誘電体２０が形成される。高ｋゲート誘電体２０は、たとえば、酸化、窒化、または酸窒化などの熱成長プロセスによって形成することができる。代わって、高ｋゲート誘電体２０は、たとえば、化学的気相堆積（ＣＶＤ）、プラズマ利用（plasma-assisted）ＣＶＤ、有機金属化学的気相堆積（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応スパッタリング、化学溶液付着、およびその他の同様の付着プロセスなどの付着プロセスによって形成することができる。また、高ｋゲート誘電体２０は、上記のプロセスの任意の組み合わせを使用して形成することもできる。
【００３２】
高ｋゲート誘電体２０は、約４．０を上回り、好ましくは７．０を上回る誘電率を有する絶縁材からなる。具体的には、本発明で使用される高ｋゲート誘電体２０は、酸化物、窒化物、酸窒化物、または、金属シリケートおよび窒化金属シリケートを含むシリケート、あるいはこれらの組み合わせを含むが、これらに限定されない。一実施形態では、ゲート誘電体２０は、たとえば、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、およびこれらの混合物などの酸化物から構成されることが好ましい。高ｋ誘電体２０の非常に好ましい例としては、ＨｆＯ2、ハフニウム・シリケート、およびハフニウム酸窒化シリコンを含む。
【００３３】
高ｋゲート誘電体２０の物理的厚さは変化する可能性があるが、典型的には、高ｋゲート誘電体２０は約０．５〜約１０ｎｍの厚さを有し、約０．５〜約３ｎｍの厚さがより典型的である。これは、まず基板の上に付着される酸化シリコンまたは酸窒化シリコンの薄い層（約０．１〜約１．５ｎｍ程度）の上に付着させることができる。
【００３４】
本発明の一実施形態では、高ｋ誘電体は、当技術の範囲内で知られているブロック・マスクを使用して、基板の複数部分の上に選択的に付着させることができる。この実施形態では、ｎＦＥＴなどの第１のデバイス・タイプ用の第１の高ｋ誘電体を設けるために基板の第１の部分を処理することができ、ｐＦＥＴなどの第２のデバイス・タイプ用の第２の高ｋ誘電体を設けるために基板の第２の部分を処理することができる。
【００３５】
次に、高ｋゲート誘電体２０のブランケット層の上に絶縁中間層２２が形成される。本発明の絶縁中間層２２は、高ｋゲート誘電体２０とその後形成されるゲート導体２４との相互作用を防止する化学的中間層である。本発明の絶縁中間層２２は、下にある高ｋゲート誘電体２０に対して実質的に非反応性であり（それがドーパント源として作用するときなどに、わずかなまたは部分的な分解が発生する可能性がある）、したがって、高ｋゲート誘電体２０と反応してシリサイドを形成することはない。発明の絶縁中間層２２のもう１つの特有の特徴は、シリコンがその発明の絶縁中間層２２を還元できないことである。発明の中間層２２の何らかの解離が発生する可能性がある場合、発明の中間層２２は、デバイス・パフォーマンスが悪影響を受けないように、ｐ型ドーパントまたは中性ドーパントのいずれかでなければならない。好ましくは、ｐ型ドーパントは、ｎＦＥＴデバイスがその後形成されるデバイスの部分内に解離しない。また、本発明で使用される絶縁中間層２２は、高温（標準的なＣＭＯＳ処理に特有の約１０００℃）に耐えられる耐火化合物でなければならない。
【００３６】
前述の基準に適合し、したがって、本発明の絶縁中間層２２として使用される絶縁材は、任意選択でそこに酸素を含むことができる任意の絶縁窒化金属を含む。絶縁中間層の例としては、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、およびこれらの組み合わせを含むが、これらに限定されない。本発明の好ましい一実施形態では、絶縁中間層２２はＡｌＮまたはＡｌＯxＮyである。絶縁中間層２２は、典型的には、約１〜約２５Åの厚さを有し、約２〜約１５Åの厚さがより典型的である、薄い層である。
【００３７】
絶縁中間層２２は、たとえば、化学的気相堆積（ＣＶＤ）、プラズマ利用ＣＶＤ、アルミニウムおよび窒素ベースの前駆物質を使用する原子層付着（ＡＬＤ）、原子または分子の窒素（任意選択で励起種（excited species）にすることができるもの）および任意選択で酸素のビームまたは環境とともに金属が蒸着される物理的気相堆積または分子線蒸着、有機金属化学的気相堆積（ＭＯＣＶＤ）、原子層付着、スパッタリングなどの様々な付着プロセスによって形成することができる。代わって、絶縁中間層２２は、前に付着させた絶縁金属層の熱窒化または酸窒化によって形成することができる。代わって、金属の酸窒化物は、まず、窒化金属を付着させ、次に酸窒化物を形成するために適切な酸素環境で部分酸化を行うことによって形成することができる。
【００３８】
中間絶縁層２２を形成する１つの好ましい方法は、抵抗加熱された標準的なＡｌ噴出セル（effusion cell）からのＡｌを高真空下で蒸着させ、窒素、または商用無線周波数（ＲＦ）の原子の窒素からの酸素および窒素ビーム、あるいは窒素および酸素源を使用することによって行われる。窒化物のみの付着の場合、単一ＲＦ窒素源で十分である。酸窒化物の場合、第２のＲＦ酸素源を使用することもできる。代わって、酸素は、ＲＦ源なしに単純に分子線として送達することができる。高真空下で蒸着させるプロセスは、たとえば、米国特許第６４５１０７９号に記載されている。噴出セルは、典型的には、蒸着プロセス中に約１０００℃〜１２００℃の温度を有する。蒸着プロセスは、典型的には、約２００〜４５０Ｗの電力と、約１〜３ｓｃｃｍの流量とを有するＲＦ源を使用して実行される。これらの数字も、問題なしに規定された境界から広く変化させることができる。基板温度は、典型的には、付着中に１５０℃〜６５０℃の範囲に保持される。また、付着温度も規定された範囲外に変更させることができる。基本真空チャンバ圧力は、典型的には、約５×１０-10〜２×１０-9トルである。
【００３９】
これを形成する際に使用される技法にもかかわらず、本発明で形成される絶縁中間層２２は、高ｋゲート誘電体２０の上に存在する連続的で均一な層である。「連続的」とは、絶縁中間層２２が実質的な断絶または空隙あるいはその両方をまったく含まないことを意味し、「均一」とは、絶縁中間層２２がその構造全域にわたって、付着させた通りにほぼ同じ厚さを有することを意味する。絶縁中間層２２はアモルファスにすることができ、特定の結晶構造を欠く可能性があることを意味する。絶縁中間層２２は、使用される材料ならびにこれを形成する際に使用される技法次第で、アモルファスに加えてその他の相で存在することもできる。
【００４０】
図６を参照すると、絶縁中間層２２の形成後に、基板１２のうち、その後ｐＦＥＴが形成される部分を保護するブロック・マスク５０が形成される。基板のこの部分は、以下、ｐＦＥＴデバイス領域１５という。ブロック・マスクによって保護されていない基板の露出部分は、その後、ｎＦＥＴデバイスを提供するように処理され、以下、ｎＦＥＴデバイス領域２５という。
【００４１】
ブロック・マスク５０は、従来のソフトマスク材料またはハードマスク材料あるいはその両方を含むことができ、付着、フォトリソグラフィ、およびエッチングを使用して形成することができる。好ましい一実施形態では、ブロック・マスク５０はフォトレジストを含む。フォトレジスト・ブロック・マスク５０は、フォトレジスト層を基板１２の表面に施し、フォトレジスト層を放射パターンにさらし、次に従来のレジスト現像剤を使用してフォトレジスト層内にパターンを現像することによって形成することができる。
【００４２】
代わって、ブロック・マスク５０はハードマスク材料にすることができる。ハードマスク材料は、化学的気相堆積（ＣＶＤ）および関連方法によって付着させることができる誘電体システムを含む。典型的には、ハードマスクの組成としては、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコンなどを含む。シルセキオキサン（silsequioxane）、シロキサン、ボロリン酸シリケート・ガラス（ＢＰＳＧ：boron phosphate silicate glass）を含むが、これらに限定されないスピン・オン誘電体（spin-on dielectrics）もハードマスク材料として使用することができる。ハードマスク材料を含むブロック・マスク５０は、ハードマスク材料の層をブランケット付着させ、ハードマスク材料の層の上にパターン付きフォトレジストを設け、次にハードマスク材料の層にエッチングを施して、ｐＦＥＴデバイス領域１５を保護するブロック・マスク５０を形成することによって形成することができ、そのエッチングはパターン付きフォトレジストとｎＦＥＴデバイス領域２５の表面に対して高い選択性を有するエッチング化学を含む。
【００４３】
さらに図６を参照すると、次のプロセス・ステップでは、高度に選択的なエッチング・プロセスを使用して、ｎＦＥＴデバイス領域２５から絶縁中間層２２の露出部分が除去される。この高度に選択的なエッチングは、好ましくは、下にある高ｋ誘電体２０またはｐＦＥＴデバイス領域１５を保護するブロック・マスク５０に実質的にエッチングを施さずに、ｎＦＥＴデバイス領域２５から絶縁中間層２２の露出部分を除去するエッチング化学を含む。
【００４４】
好ましくは、ウェット・エッチングにより、下にある高ｋ誘電体２０またはブロック・マスク５０にエッチングを施さずに、ｎＦＥＴデバイス領域２５から絶縁中間層２２を除去する。好ましい一実施形態では、このエッチング化学により、下にあるハフニウム・シリケート高ｋ誘電体２０に実質的にエッチングを施さずに、ＡｌＮ絶縁中間層２２を除去する。
【００４５】
従来のエッチング方法では、下にある高ｋ誘電体２０にエッチングを施さずに、ＡｌＮを選択的に除去することができない。たとえば、ＫＯＨなどのウェット・エッチング液またはＲＩＥなどのドライ・エッチング技法は、下にある高ｋ誘電体２０に有害な影響を及ぼす。
【００４６】
本発明の好ましい一実施形態では、ウェット・エッチング化学はＨＣｌおよび過酸化水素の溶液を含み、好ましい濃度はＨＣｌ：Ｈ2Ｏ2が３：１である。ＨＣｌ／過酸化水素の溶液に加えて、エッチング化学が高ｋ誘電体２０を攻撃しない限り、その他の無機酸および酸化剤によって同じ結果をもたらすことができることが提案されている。酸化剤としては、過酸化水素、硝酸塩、亜硝酸塩、過塩素酸塩、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、重クロム酸塩、過マンガン酸塩、過硫酸塩、またはこれらの組み合わせを含むことができる。無機酸としては、硫酸、リン酸、またはこれらの組み合わせを含むことができる。エッチング速度は、エッチング化学のｐＨの影響を受ける可能性がある。エッチング化学のｐＨは、約１〜約８の範囲にすることができ、好ましくは約２〜約６の範囲であり、最も好ましくは約２．８である。エッチング配合物は発熱反応中に混合することができる。ウェット・エッチングは、酸素含有環境で行うことができ、室温または高温で行うことができる。好ましくは、エッチング温度は１５℃〜８０℃である。エッチング後、ブロック・マスク５０は化学的剥離（chemical strip）を使用して除去され、基板１２は脱イオン水ですすぎ洗いされ、Ｎ2環境で乾燥される。
【００４７】
次に図７を参照すると、次のプロセス・ステップでは、ｐＦＥＴデバイス領域１５およびｎＦＥＴデバイス領域２５に少なくとも１つのゲート導体２４が形成される。ゲート導体２４は、当業者に知られている任意の導電材料を含むことができる。たとえば、ゲート導体材料は、ポリシリコンを含むことができるが、ＳｉＧｅ、ＳｉＧｅＣ、金属シリサイド、金属窒化物、金属（たとえば、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ）、または上記のものの組み合わせから構成することもできる。少なくとも１つのゲート導体は、化学的気相堆積（ＣＶＤ）、プラズマ・エンハンス化学的気相堆積（ＰＥＣＶＤ）、高密度化学的気相堆積（ＨＤＣＶＤ）、めっき、スパッタリング、蒸着、または化学溶液付着を使用して付着させることができる。
【００４８】
ｐＦＥＴデバイス領域１５およびｎＦＥＴデバイス領域２５に形成されたゲート導体２４は、同じ材料または異なる材料にすることができる。両方のゲート導体２４が異なる材料を含む実施形態では、ブロック・マスクを使用して、ｐＦＥＴデバイス領域１５およびｎＦＥＴデバイス領域２５内のゲート導体２４の材料を選択的に処理することができる。
【００４９】
ゲート導体がＳｉ含有材料を含む本発明の一実施形態では、物理的気相堆積、ＣＶＤ、または蒸着を含むがこれらに限定されない既知の付着プロセスを使用して、ｐＦＥＴデバイス領域１５内の絶縁中間層２２の上およびｎＦＥＴデバイス領域２５内の高ｋ誘電体２０の上にＳｉ含有材料のブランケット層が形成される。
【００５０】
ゲート導体２４を形成する際に使用されるＳｉ含有材料は、単結晶、多結晶、またはアモルファスの形のＳｉまたはＳｉＧｅ合金層を含む。本明細書では前述のＳｉ含有材料の組み合わせも企図されている。Ｓｉ含有材料のブランケット層はドープありまたはドープなしにすることができる。ドープありの場合、これを形成する際にその部位でのドーピング付着プロセスを使用することができる。
【００５１】
代わって、ドープありＳｉ含有層は、付着、イオン注入、およびアニーリングによって形成することができる。Ｓｉ含有層のドーピングは、形成されるゲート導体２４の仕事関数をシフトすることになる。ドーパント・イオンの例示的な例としては、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、またはこれらの混合物を含み、好ましくはＰである。本発明のこの時点で付着されるＳｉ含有層の厚さ、すなわち、高さは、使用される付着プロセス次第で変化する可能性がある。典型的には、Ｓｉ含有層は、約２０〜約１８０ｎｍの垂直厚さを有し、約４０〜約１５０ｎｍの厚さがより典型的である。
【００５２】
ゲート導体材料のブランケット層の付着後、たとえば、物理的気相堆積または化学的気相堆積などの付着プロセスを使用して、ゲート導体材料のブランケット層の上に誘電体キャップ層（図示せず）を形成することができる。誘電体キャップ層は、酸化物、窒化物、酸窒化物、またはこれらの任意の組み合わせにすることができる。誘電体キャップ層の厚さ、すなわち、高さは、約２０〜約１８０ｎｍであり、約３０〜約１４０ｎｍの厚さがより典型的である。
【００５３】
次に、ｎＦＥＴデバイス領域２５およびｐＦＥＴデバイス領域１５内に少なくとも１つのパターン付きゲート・スタック１８を設けるために、リソグラフィおよびエッチングにより、ｐＦＥＴデバイス領域１５内の誘電体キャップ（存在する場合）、ブランケット・ゲート導体層、および任意選択で絶縁中間層２２、高ｋゲート誘電体２０と、ｎＦＥＴデバイス領域２５内の高ｋゲート誘電体にパターン形成する。複数のパターン付きゲート・スタック１８が形成される場合、ゲート・スタック１８は同じ寸法、すなわち、長さを有する場合もあれば、デバイス・パフォーマンスを改善するために可変寸法を有する場合もある。本発明のこの時点での各パターン付きゲート・スタック１８は少なくともゲート導体２４を含む。
【００５４】
リソグラフィ・ステップは、ブランケット層構造の上面にフォトレジストを施すことと、フォトレジストを所望の放射パターンにさらすことと、従来のレジスト現像剤を使用して露出したフォトレジストを現像することを含む。次に、１つまたは複数のドライ・エッチング・ステップを使用して、その構造にフォトレジストのパターンを転写する。いくつかの実施形態では、ブランケット層構造の層の１つにパターンが転写された後、パターン付きフォトレジストを除去することができる。他の実施形態では、エッチングが完了した後にパターン付きフォトレジストが除去される。
【００５５】
パターン付きゲート・スタックを形成する際に本発明で使用できる適切なドライ・エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションを含むが、これらに限定されない。使用されるドライ・エッチング・プロセスは、典型的には、ｎＦＥＴデバイス領域２５内の下にある高ｋ誘電体２０およびｐＦＥＴデバイス領域１５内の絶縁中間層２２に対して選択的なものであるが、必ずそうであるわけではない。したがって、このエッチング・ステップは、典型的には、絶縁中間層２２および高ｋ誘電体２０の露出部分を除去するわけではない。しかし、いくつかの実施形態では、このエッチング・ステップを使用して、高ｋ誘電体２０および絶縁中間層２２のうち、前にエッチングが施され、ゲート導体２４によって保護されていない部分を除去することもできる。
【００５６】
図８を参照すると、典型的には、各パターン付きゲート・スタック１８の露出した側面上に少なくとも１組のスペーサ６が形成されるが、必ずそうであるわけではない。少なくとも１組のスペーサ６は、酸化物、窒化物、酸窒化物、またはこれらの任意の組み合わせなどの絶縁体から構成される。少なくとも１組のスペーサ６は、付着およびエッチングによって形成される。
【００５７】
少なくとも１つのスペーサ６の幅は、ソースおよびドレイン・シリサイド接点（その後形成される）がゲート・スタックの両端の下に侵入しないように、十分広くなければならない。典型的には、少なくとも１つのスペーサの幅が、底面で測定した場合に約２０〜約８０ｎｍであるときに、ソース／ドレイン・シリサイドはゲート・スタックの両端の下に侵入しない。
【００５８】
また、ゲート・スタック１８を熱酸化、窒化、または酸窒化プロセスにかけることにより、本発明のこの時点でゲート・スタック１８を不動態化することもできる。この不動態化ステップは、ゲート・スタックの周りに不動態化材料の薄い層を形成する。このステップは、前のスペーサ形成ステップの代わりにまたはそれとともに使用することができる。スペーサ形成ステップとともに使用する場合、スペーサ形成は、ゲート・スタック不動態化プロセス後に行われる。
【００５９】
次に、基板内にソース／ドレイン拡散領域１３、１４（スペーサの有無は問わない）が形成される。ソース／ドレイン拡散領域１３、１４は、イオン注入およびアニーリング・ステップを使用して形成される。ｐＦＥＴデバイス領域１５内にｐ型ソース／ドレイン拡散領域１３が形成され、ｎＦＥＴデバイス領域２５内にｎ型ソース／ドレイン拡散領域１４が形成される。アニーリング・ステップは、前の注入ステップによって注入されたドーパントを活性化する働きをする。イオン注入およびアニーリングの条件は当業者には周知のものである。
【００６０】
ソース／ドレイン拡散領域１３、１４は拡張注入領域も含むことができ、これは、対応するソース／ドレイン拡散領域と同じドーパント型を有する従来の拡張注入を使用して、ソース／ドレイン注入の前に形成される。拡張注入に続いて活性化アニールを行うか、代わって、拡張注入中にドーパントを注入することができ、同じ活性化アニール・サイクルを使用してソース／ドレイン注入を活性化することができる。また、本明細書ではハロー注入も企図されている。
【００６１】
次に、前に除去されていない場合、高度に選択的な化学エッチング・プロセスを使用して、ｎＦＥＴデバイス領域２５から高ｋ誘電体２０の露出部分が除去され、ｐＦＥＴデバイス領域１５から絶縁中間層２２および高ｋ誘電体２０が除去される。このエッチング・ステップは半導体基板１２の上面で停止する。高ｋ誘電体２０および絶縁中間層２２の露出部分を除去する際に任意の化学エッチング液を使用することができるが、一実施形態では、希フッ化水素酸（ＤＨＦ：dilute hydrofluoric acid）が使用される。
【００６２】
上述の様々な組み合わせおよび実施形態のうち、本発明の特定の好ましいＣＭＯＳ構造は、高ｋゲート誘電体２０がＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンから構成され、絶縁中間層２２がＡｌＮから構成され、それが任意選択で何らかの酸素をそこに含むことができるものである。本明細書では特に好ましい構造のその他の変形例および置換例も企図されており、これらは除外すべきではない。
【００６３】
シリサイド化接点（ソース／ドレインおよびゲート）の形成ならびに金属相互接続とのＢＥＯＬ（バックエンド・オブ・ザ・ライン）相互接続レベルの形成などの追加のＣＭＯＳ処理は、当業者にとって周知の処理ステップを使用して形成することができる。
【００６４】
以下の実施例は、発明の絶縁中間層２２がｐＦＥＴデバイス内のみに位置決めされ、ｎＦＥＴデバイスから除去されている、ＣＭＯＳ構造の重要性を実証するための例示のために提供されている。
【００６５】
実施例１
この実施例では、ｐＦＥＴデバイス領域からｎＦＥＴデバイス領域を分離する分離領域により事前パターン形成されたシリコン基板上にＨｆ酸化物またはシリケート層（高ｋ誘電体）を成長させた。有機金属化学的気相堆積（ＭＯＣＶＤ）および原子層化学的気相堆積（ＡＬＣＶＤ）を使用して、Ｈｆ酸化物およびシリケートを付着させた。Ｈｆ酸化物およびシリケート層の厚さは約２ｎｍ〜約４ｎｍの範囲であり、シリケートの場合、その組成はおおよそＨｆxＳｉyＯ4であり、ｙ／（ｘ＋ｙ）は約０．２〜０．３であった。０．３ｎｍ〜１．２ｎｍの厚さの酸化シリコンまたは酸窒化シリコンのコーティングを有するｎ型シリコン・ウェハ上にこれらの酸化物を付着させた。この酸化シリコンまたは酸窒化シリコンのコーティングの存在は任意選択である。
【００６６】
Ｈｆ酸化物およびシリケートの付着後に、窒化アルミニウム付着（絶縁中間層）のための超高真空付着チャンバ内にウェハを装填した。抵抗加熱された標準的なＡｌ噴出セルからのＡｌを蒸着し、商用無線周波数原子窒素源からの窒素ビームを使用することにより、窒化アルミニウムを付着させた。この噴出セルは動作中に１０００℃〜１２００℃の温度であった。２００〜４５０Ｗの範囲で１〜３ｓｃｃｍの窒素流量で原子窒素源を動作させた。付着中に基板温度を１５０℃〜６５０℃の間に保持した。基本真空チャンバ圧力は約５×１０-10〜２×１０-9トルであった。ＡｌＮ付着中に圧力は１×１０-5トルの範囲まで上昇した。約０．５ｎｍ〜約２．０ｎｍの範囲の厚さまでＡｌＮ層を付着させた。
【００６７】
次に基板を取り出し、ＨＣｌ：Ｈ2Ｏ2過酸化水素溶液でエッチングを施してＡｌＮ層を除去し、外部熱は一切供給しなかった。このエッチング液の濃度は１を上回るＨＣｌと１．５を上回るＨ2Ｏ2とを含み、酸性溶液を用意した。好ましい濃度はＨＣｌ：Ｈ2Ｏ2が３：１である。上述の濃度の選択によるｐＨがエッチング速度に影響を及ぼすことは留意すべきである。エッチング後、基板を脱イオン水ですすぎ洗いし、Ｎ2環境で乾燥させて、Ｈｆ酸化物表面を有する基板を用意した。
【００６８】
次に、標準的な手順を使用する化学的気相堆積を使用して、約１５０ｎｍの厚さまで基板表面の上にアモルファス・シリコン層（ゲート導体層）を付着させた。次に、アモルファス・シリコン層にリンをイオン注入し、同じく標準的な半導体処理手順に従って約９５０℃〜約１０００℃のアニーリングによってドーパントを活性化した。場合によっては、ＳｉＯ2／Ｓｉ（１００）の界面準位不動態化のためにフォーミング・ガス・アニール（forming gas anneal）を実行した。
【００６９】
次に、化学的気相堆積およびエッチング使用して、上記の構造からｎＭＯＳテスト・キャパシタを形成し、約２０×２０平方ミクロン程度のパッド形状を画定した。上述の方法を使用して、ｎＭＯＳテスト・キャパシタ構造にエッチングを施してＡｌＮ層を除去し、リン・ドープのポリシリコン層と、約２ｎｍ〜約４ｎｍの範囲の厚さを有するＨｆシリケートまたはＨｆＯ2の層と、約０．３ｎｍ〜約１．２ｎｍの範囲の厚さを有するＳｉＯ2またはＳｉＯＮ層とを含む構造と、シリコン（１００）基板とを用意した。比較のために、ＡｌＮ層が取り入れられていないかまたはエッチングで除去されているポリシリコン／ＨｆシリケートまたはＨｆＯ2／ＳｉＯＮのｎＭＯＳ対照キャパシタを用意した。
【００７０】
次に、図９に描写されているキャパシタンス対電圧のグラフを提供するために、キャパシタを電気的にテストした。ゲート誘電体としてＨｆシリケートまたはＨｆＯ2を有し、ＡｌＮ層がそこに付着され、その後、本発明の選択エッチングによって除去されているｎＭＯＳテスト・キャパシタに関するキャパシタンス／電圧曲線は参照番号５５で示されている。対照キャパシタに関するキャパシタンス／電圧曲線は参照番号６０で示されている。キャパシタに関するキャパシタンス／電圧曲線のフラットバンド電圧Ｖfbはトランジスタのしきい電圧Ｖtと同等のものである。
【００７１】
さらに図９を参照すると、テスト・キャパシタと対照キャパシタとのフラットバンド電圧Ｖfbの比較により、テスト・キャパシタのフラットバンド電圧Ｖfbが対照キャパシタから７０ｍＶの範囲内であったことが示されている。したがって、デバイスのフラットバンド電圧Ｖfbを実質的に低下させずに、テスト・キャパシタの表面からＡｌＮを除去することができるので、本発明のエッチング化学により、下にあるＨｆシリケートまたはＨｆＯ2の高ｋ誘電体にエッチングを施すか、ＨｆシリケートまたはＨｆＯ2の高ｋ誘電体の電気的性質に不利な影響を及ぼさずに、ＡｌＮを有利に除去することができる。
【００７２】
次に図１０を参照すると、３：１の割合のＨＣｌ：Ｈ2Ｏ2溶液を含み、１５分間のエッチング化学によりハフニウム・シリケート表面からエッチングで除去されたブランケットＡｌＮ膜のＸＰＳスペクトルが示されている。図１０を参照すると、ＨＣｌ／過酸化水素エッチング表面のＸＰＳスペクトルは参照番号７５で示され、ＡｌＮ対照表面のＸＰＳスペクトルは参照番号８０で示されている。図１０に描写されているＸＰＳスペクトルに示されているように、ＡｌＮ対照表面から検出されたＡｌ ２Ｐピークは、ＨＣｌ／過酸化水素溶液によってハフニウム表面からエッチングで除去されたＡｌＮ膜には存在しない。ハフニウム・シリケートに対する選択性は偏光解析測定を使用して確認したが、その偏光解析測定ではハフニウム・シリケート膜の厚さにいかなる変化も見られなかった。
【００７３】
その好ましい諸実施形態に関して本発明を詳細に示し説明してきたが、当業者であれば、本発明の精神および範囲を逸脱せずに、形式および詳細について上記その他の変更を行うことができることが分かるであろう。したがって、本発明は、記載され例示された正確な形式および詳細に限定されず、特許請求の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００７４】
【図１】ゲート・バイアスがゼロのとき、すなわち、Ｖg＝０Ｖであるときに典型的なｐＦＥＴ内の従来技術のゲート・スタック全域の近似バンド・アライメントを示す概略図である。ＥcおよびＥvという数量は、それぞれ、シリコン基板内およびポリシリコン・ゲート内の伝導帯域端および価電子帯域端を示している。Ｅfは、ゲート・バイアスがゼロのときのシリコン基板内およびポリシリコン・ゲート内のフェルミ準位位置（点線）を示している。
【図２】３つのタイプのｐＦＥＴデバイスに関するキャパシタンス／電圧曲線を示すグラフである。このキャパシタンス／電圧曲線は、１ｎｍのＳｉＯ2誘電体層の上の３ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮしきい値絶縁中間層を有するｐＦＥＴ、１ｎｍのＳｉＯ2誘電体層の上に３ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｐＦＥＴ、および２．５ｎｍの厚さのＳｉＯ2誘電体層を有するｐＦＥＴに関するグラフを含む。
【図３】３つのタイプのｎＦＥＴデバイスに関するキャパシタンス／電圧曲線を示すグラフである。このキャパシタンス／電圧曲線は、１ｎｍのＳｉＯ2誘電体層の上の３ｎｍのＨｆＳｉＯ高ｋ誘電体の上にＡｌＮしきい値絶縁中間層を有するｎＦＥＴ、１ｎｍのＳｉＯ2誘電体層の上に３ｎｍのＨｆＳｉＯ高ｋ誘電体を有するｎＦＥＴ、および２．５ｎｍの厚さのＳｉＯ2誘電体層を有するｎＦＥＴに関するグラフを含む。
【図４】高ｋゲート誘電体とｐｏｌｙ−Ｓｉゲート導体との間の絶縁中間層を安定化するしきい電圧Ｖtを有するｐＦＥＴデバイス領域と、本発明の選択エッチング・プロセスを使用して絶縁中間層が除去されたｎＦＥＴデバイス領域とを含む発明のＣＭＯＳ構造の図表現（断面図によるもの）である。
【図５】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図６】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図７】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図８】図４に描写されているＣＭＯＳ構造を提供する発明の方法のプロセス・ステップの図表現（断面図によるもの）である。
【図９】ｎＦＥＴデバイスから絶縁中間層が除去されている発明のＣＭＯＳ構造のキャパシタンス／電圧特性を示すグラフである。
【図１０】発明の選択エッチング・プロセス後のＡｌＮ含有量を描写するＸＰＳスペクトルを示す図である。
【特許請求の範囲】
【請求項１】
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を含み、
前記第１のデバイス領域が、第１の高ｋゲート誘電体と第１のゲート導体とを含む少なくとも１つの第１のゲート・スタックを含み、
前記第２のデバイス領域が、第２の高ｋゲート誘電体と、前記高ｋゲート誘電体の上の絶縁中間層と、前記絶縁中間層の上の第２のゲート導体とを含む少なくとも１つの第２のゲート・スタックを含み、前記絶縁中間層が、前記第１のデバイス領域のしきい電圧およびフラットバンド電圧をシフトせずに、前記第２のデバイス領域のしきい電圧およびフラットバンド電圧を安定化することができる、
相補型金属酸化膜半導体（ＣＭＯＳ）構造。
【請求項２】
前記第１のデバイス領域がｎＦＥＴデバイスを含み、前記第２のデバイス領域がｐＦＥＴデバイスを含む、請求項１に記載のＣＭＯＳ構造。
【請求項３】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＳ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ／ＶまたはＩＩ／ＶＩの化合物半導体、有機半導体、または層状半導体を含む、請求項１に記載のＣＭＯＳ構造。
【請求項４】
前記半導体基板が、Ｓｉ、ＳｉＧｅ、シリコン・オン・インシュレータ、またはシリコン・ゲルマニウム・オン・インシュレータを含む、請求項１に記載のＣＭＯＳ構造。
【請求項５】
前記第１のデバイス領域が、前記基板のうち、前記少なくとも１つの第１のゲート・スタックに隣接するｎ型ドープ・ソース／ドレイン部分をさらに含み、前記第２のデバイス領域が、前記基板のうち、前記少なくとも１つの第２のゲート・スタックに隣接するｐ型ソース／ドレイン部分をさらに含む、請求項１に記載のＣＭＯＳ構造。
【請求項６】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が同じ材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項７】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が異なる材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項８】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が、酸化物、窒化物、酸窒化物、またはシリケートを含む、請求項１に記載のＣＭＯＳ構造。
【請求項９】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、ＳｉＯ2、窒化ＳｉＯ2またはシリケート、その窒化物または窒化シリケートを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１０】
前記絶縁中間層が絶縁窒化金属を含む、請求項１に記載のＣＭＯＳ構造。
【請求項１１】
前記絶縁窒化金属が酸素をさらに含む、請求項１０に記載のＣＭＯＳ構造。
【請求項１２】
前記絶縁中間層が、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、またはこれらの組み合わせを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１３】
前記絶縁中間層がＡｌＮまたはＡｌＯxＮyを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１４】
前記絶縁中間層が約１〜約２５Åの厚さを有する、請求項１に記載のＣＭＯＳ構造。
【請求項１５】
前記第１のゲート導体および前記第２のゲート導体が同じ材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項１６】
前記第１のゲート導体および前記第２のゲート導体が異なる材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項１７】
前記第１のゲート導体および前記第２のゲート導体が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ、金属シリサイド、金属窒化物、またはこれらの組み合わせを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１８】
前記第２のゲート導体が少なくともホウ素でドーピングされたポリシリコンを含み、前記第１のゲート導体が少なくともリンでドーピングされたポリシリコンを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１９】
ｎＦＥＴデバイス領域とｐＦＥＴデバイス領域とを有する半導体基板と、
前記ｎＦＥＴデバイス領域内の少なくとも１つのｎＦＥＴデバイスであって、前記少なくとも１つのｎＦＥＴデバイスが、ｎＦＥＴデバイス・チャネルと前記ｎＦＥＴデバイス・チャネルの上の少なくとも１つの第１のゲート・スタックによって分離されたｎ型ソースおよびドレイン領域を含み、前記少なくとも１つのゲート・スタックがハフニウム含有高ｋゲート誘電体とゲート導体とを含む、少なくとも１つのｎＦＥＴデバイスと、
前記ｐＦＥＴデバイス領域内の少なくとも１つのｐＦＥＴデバイスであって、前記少なくとも１つのｐＦＥＴデバイスが、ｐＦＥＴデバイス・チャネルと前記ｐＦＥＴデバイス・チャネルの上の少なくとも１つの第２のゲート・スタックによって分離されたｐ型ソースおよびドレイン領域を含み、前記少なくとも１つのゲート・スタックがハフニウム含有高ｋゲート誘電体と、窒化アルミニウム含有絶縁中間層と、ゲート導体とを含み、前記窒化アルミニウム含有絶縁中間層が前記ハフニウム含有高ｋゲート誘電体と前記ゲート導体との間に位置する、少なくとも１つのｐＦＥＴデバイスと、
を含む、相補型金属酸化膜半導体（ＣＭＯＳ）構造。
【請求項２０】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉオン・インシュレータ、ＳｉＧｅオン・インシュレータ、Ｇａ、ＧａＳ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ／ＶまたはＩＩ／ＶＩの化合物半導体、有機半導体、または層状半導体を含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２１】
前記窒化アルミニウム含有絶縁中間層が酸素をさらに含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２２】
前記ハフニウム含有高ｋゲート誘電体が、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンである、請求項１９に記載のＣＭＯＳ構造。
【請求項２３】
前記窒化アルミニウム含有絶縁中間層が約１〜約２５Åの厚さを有する、請求項１９に記載のＣＭＯＳ構造。
【請求項２４】
前記第１のゲート導体および前記第２のゲート導体（スタック）が同じ材料を含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２５】
前記第１のゲート導体および前記第２のゲート導体（スタック）が異なる材料を含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２６】
前記第１のゲート導体および前記第２のゲート導体（スタック）が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ、金属シリサイド、金属窒化物、またはこれらの組み合わせを含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２７】
前記第２のゲート導体（スタック）が少なくともホウ素でドーピングされたポリシリコンを含み、前記第１のゲート導体（スタック）が少なくともリンでドーピングされたポリシリコンを含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２８】
改善されたしきい電圧およびフラットバンド電圧の安定性を有する相補型金属酸化膜半導体（ＣＭＯＳ）構造を形成する方法であって、
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を設けるステップと、
前記第１のデバイス領域と前記第２のデバイス領域とを含む前記半導体基板の上に誘電体スタックを形成するステップであって、前記誘電体スタックが高ｋ誘電体の上に絶縁中間層を有するステップと、
前記第２のデバイス領域から前記絶縁中間層を除去せずに、前記第１のデバイス領域から前記絶縁中間層を除去するステップと、
前記第２のデバイス領域内の前記絶縁中間層および前記第１のデバイス領域内の前記高ｋ誘電体の上にゲート導体を形成するステップと、
前記ゲート導体、前記絶縁中間層、および前記高ｋ誘電体にエッチングを施して、前記第２のデバイス領域内に少なくとも１つのゲート・スタックを設け、前記第１のデバイス領域内に少なくとも１つのゲート・スタックを設けるステップと、
を含む方法。
【請求項２９】
前記絶縁中間層が絶縁窒化金属を含む、請求項２８に記載の方法。
【請求項３０】
前記絶縁窒化金属が酸素をさらに含む、請求項２９に記載の方法。
【請求項３１】
前記絶縁中間層が、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、またはこれらの組み合わせを含む、請求項２８に記載の方法。
【請求項３２】
前記絶縁中間層がＡｌＮまたはＡｌＯxＮyを含む、請求項２８に記載の方法。
【請求項３３】
前記高ｋ誘電体が、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンを含む、請求項２８に記載の方法。
【請求項３４】
前記絶縁中間層が付着または熱成長によって形成される、請求項２８に記載の方法。
【請求項３５】
前記付着が、めっき、スパッタリング、原子層化学的気相堆積（ＡＬＣＶＤ）、または有機金属化学的気相堆積（ＭＯＣＶＤ）を含む、請求項３４に記載の方法。
【請求項３６】
前記高ｋ誘電体が付着または熱成長によって形成される、請求項２８に記載の方法。
【請求項３７】
前記付着が、化学的気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、有機金属化学的気相堆積（ＭＯＣＶＤ）、高密度化学的気相堆積（ＨＤＣＶＤ）、めっき、スパッタリング、蒸着、または化学溶液付着を含む、請求項３６に記載の方法。
【請求項３８】
前記熱成長が酸化、窒化、または酸窒化を含む、請求項３６に記載の方法。
【請求項３９】
前記ゲート導体が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ、金属シリサイド、金属窒化物、またはこれらの組み合わせを含む、請求項２８に記載の方法。
【請求項４０】
前記第２のデバイス領域から前記絶縁中間層を除去せずに、前記第１のデバイス領域から前記絶縁中間層を除去する前記ステップが、
前記第２のデバイス領域の上にブロック・マスクを形成するステップであって、前記第１のデバイス領域が露出されるステップと、
前記第１のデバイス領域から前記絶縁中間層にエッチングを施すステップであって、前記エッチングが、前記ブロック・マスクおよび前記第１のデバイス領域内の前記高ｋ誘電体に実質的にエッチングを施さずに、前記絶縁中間層を除去するエッチング化学を含むステップと、
をさらに含む、請求項２８に記載の方法。
【請求項４１】
前記ブロック・マスクがパターン付きフォトレジスト層を含む、請求項４０に記載の方法。
【請求項４２】
前記ブロック・マスクを形成する前記ステップが、
前記半導体基板の上にフォトレジスト層をブランケット付着させるステップと、
前記フォトレジスト層を放射パターンにさらすステップと、
前記フォトレジスト層内に前記パターンを現像して、前記第２のデバイス領域の上に重なる前記ブロック・マスクを設けるステップと、
を含む、請求項４１に記載の方法。
【請求項４３】
前記ブロック・マスクが、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコン、シルセキオキサン、シロキサン、およびボロリン酸シリケート・ガラス（ＢＰＳＧ）からなるグループから選択された誘電体を含む、請求項４０に記載の方法。
【請求項４４】
前記エッチング化学が、ＨＣｌと酸化剤とを含むウェット・エッチングである、請求項４０に記載の方法。
【請求項４５】
前記エッチング化学が約１〜約７の範囲のｐＨを有する、請求項４４に記載の方法。
【請求項４６】
前記エッチング化学が約２〜約６の範囲のｐＨを有する、請求項４５に記載の方法。
【請求項４７】
前記エッチング化学が３：１のＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含む、請求項４４に記載の方法。
【請求項４８】
半導体構造を形成する方法であって、
半導体基板を設けるステップと、
ハフニウム・シリケート層の上に窒化アルミニウム含有絶縁層を含む誘電体スタックを前記半導体基板の上に形成するステップと、
前記ハフニウム・シリケート層に実質的にエッチングを施さずに、前記窒化アルミニウム含有絶縁層に選択的にエッチングを施すステップと、
を含む方法。
【請求項４９】
前記エッチングが、ＨＣｌと酸化剤とを含むウェット・エッチングを含む、請求項４８に記載の方法。
【請求項５０】
前記エッチングが約１〜約７の範囲のｐＨを有する、請求項４９に記載の方法。
【請求項５１】
前記エッチングが約２〜約６の範囲のｐＨを有する、請求項４９に記載の方法。
【請求項５２】
前記エッチングが３：１のＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含む、請求項４９に記載の方法。
【請求項５３】
前記エッチングの前に、前記誘電体スタックの一部分の上にブロック・マスクを形成し、前記誘電体スタックの残存部分を露出したままにするステップをさらに含み、前記ウェット・エッチングが、前記ブロック・マスクまたは前記ハフニウム・シリケート層に実質的にエッチングを施さずに、前記誘電体スタックの前記残存部分から窒化アルミニウム含有絶縁層を除去する、請求項４９に記載の方法。
【請求項５４】
前記ブロック・マスクが、フォトレジスト、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコン、シルセキオキサン、シロキサン、またはボロリン酸シリケート・ガラス（ＢＰＳＧ）を含む、請求項５３に記載の方法。
【請求項１】
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を含み、
前記第１のデバイス領域が、第１の高ｋゲート誘電体と第１のゲート導体とを含む少なくとも１つの第１のゲート・スタックを含み、
前記第２のデバイス領域が、第２の高ｋゲート誘電体と、前記高ｋゲート誘電体の上の絶縁中間層と、前記絶縁中間層の上の第２のゲート導体とを含む少なくとも１つの第２のゲート・スタックを含み、前記絶縁中間層が、前記第１のデバイス領域のしきい電圧およびフラットバンド電圧をシフトせずに、前記第２のデバイス領域のしきい電圧およびフラットバンド電圧を安定化することができる、
相補型金属酸化膜半導体（ＣＭＯＳ）構造。
【請求項２】
前記第１のデバイス領域がｎＦＥＴデバイスを含み、前記第２のデバイス領域がｐＦＥＴデバイスを含む、請求項１に記載のＣＭＯＳ構造。
【請求項３】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＳ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ／ＶまたはＩＩ／ＶＩの化合物半導体、有機半導体、または層状半導体を含む、請求項１に記載のＣＭＯＳ構造。
【請求項４】
前記半導体基板が、Ｓｉ、ＳｉＧｅ、シリコン・オン・インシュレータ、またはシリコン・ゲルマニウム・オン・インシュレータを含む、請求項１に記載のＣＭＯＳ構造。
【請求項５】
前記第１のデバイス領域が、前記基板のうち、前記少なくとも１つの第１のゲート・スタックに隣接するｎ型ドープ・ソース／ドレイン部分をさらに含み、前記第２のデバイス領域が、前記基板のうち、前記少なくとも１つの第２のゲート・スタックに隣接するｐ型ソース／ドレイン部分をさらに含む、請求項１に記載のＣＭＯＳ構造。
【請求項６】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が同じ材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項７】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が異なる材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項８】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が、酸化物、窒化物、酸窒化物、またはシリケートを含む、請求項１に記載のＣＭＯＳ構造。
【請求項９】
前記第１の高ｋゲート誘電体および前記第２の高ｋゲート誘電体が、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、ＴｉＯ2、Ｌａ2Ｏ3、ＳｒＴｉＯ3、ＬａＡｌＯ3、Ｙ2Ｏ3、ＳｉＯ2、窒化ＳｉＯ2またはシリケート、その窒化物または窒化シリケートを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１０】
前記絶縁中間層が絶縁窒化金属を含む、請求項１に記載のＣＭＯＳ構造。
【請求項１１】
前記絶縁窒化金属が酸素をさらに含む、請求項１０に記載のＣＭＯＳ構造。
【請求項１２】
前記絶縁中間層が、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、またはこれらの組み合わせを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１３】
前記絶縁中間層がＡｌＮまたはＡｌＯxＮyを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１４】
前記絶縁中間層が約１〜約２５Åの厚さを有する、請求項１に記載のＣＭＯＳ構造。
【請求項１５】
前記第１のゲート導体および前記第２のゲート導体が同じ材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項１６】
前記第１のゲート導体および前記第２のゲート導体が異なる材料を含む、請求項１に記載のＣＭＯＳ構造。
【請求項１７】
前記第１のゲート導体および前記第２のゲート導体が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ、金属シリサイド、金属窒化物、またはこれらの組み合わせを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１８】
前記第２のゲート導体が少なくともホウ素でドーピングされたポリシリコンを含み、前記第１のゲート導体が少なくともリンでドーピングされたポリシリコンを含む、請求項１に記載のＣＭＯＳ構造。
【請求項１９】
ｎＦＥＴデバイス領域とｐＦＥＴデバイス領域とを有する半導体基板と、
前記ｎＦＥＴデバイス領域内の少なくとも１つのｎＦＥＴデバイスであって、前記少なくとも１つのｎＦＥＴデバイスが、ｎＦＥＴデバイス・チャネルと前記ｎＦＥＴデバイス・チャネルの上の少なくとも１つの第１のゲート・スタックによって分離されたｎ型ソースおよびドレイン領域を含み、前記少なくとも１つのゲート・スタックがハフニウム含有高ｋゲート誘電体とゲート導体とを含む、少なくとも１つのｎＦＥＴデバイスと、
前記ｐＦＥＴデバイス領域内の少なくとも１つのｐＦＥＴデバイスであって、前記少なくとも１つのｐＦＥＴデバイスが、ｐＦＥＴデバイス・チャネルと前記ｐＦＥＴデバイス・チャネルの上の少なくとも１つの第２のゲート・スタックによって分離されたｐ型ソースおよびドレイン領域を含み、前記少なくとも１つのゲート・スタックがハフニウム含有高ｋゲート誘電体と、窒化アルミニウム含有絶縁中間層と、ゲート導体とを含み、前記窒化アルミニウム含有絶縁中間層が前記ハフニウム含有高ｋゲート誘電体と前記ゲート導体との間に位置する、少なくとも１つのｐＦＥＴデバイスと、
を含む、相補型金属酸化膜半導体（ＣＭＯＳ）構造。
【請求項２０】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｓｉオン・インシュレータ、ＳｉＧｅオン・インシュレータ、Ｇａ、ＧａＳ、ＩｎＡｓ、ＩｎＰ、その他のＩＩＩ／ＶまたはＩＩ／ＶＩの化合物半導体、有機半導体、または層状半導体を含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２１】
前記窒化アルミニウム含有絶縁中間層が酸素をさらに含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２２】
前記ハフニウム含有高ｋゲート誘電体が、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンである、請求項１９に記載のＣＭＯＳ構造。
【請求項２３】
前記窒化アルミニウム含有絶縁中間層が約１〜約２５Åの厚さを有する、請求項１９に記載のＣＭＯＳ構造。
【請求項２４】
前記第１のゲート導体および前記第２のゲート導体（スタック）が同じ材料を含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２５】
前記第１のゲート導体および前記第２のゲート導体（スタック）が異なる材料を含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２６】
前記第１のゲート導体および前記第２のゲート導体（スタック）が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ、金属シリサイド、金属窒化物、またはこれらの組み合わせを含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２７】
前記第２のゲート導体（スタック）が少なくともホウ素でドーピングされたポリシリコンを含み、前記第１のゲート導体（スタック）が少なくともリンでドーピングされたポリシリコンを含む、請求項１９に記載のＣＭＯＳ構造。
【請求項２８】
改善されたしきい電圧およびフラットバンド電圧の安定性を有する相補型金属酸化膜半導体（ＣＭＯＳ）構造を形成する方法であって、
第１のデバイス領域と第２のデバイス領域とを有する半導体基板を設けるステップと、
前記第１のデバイス領域と前記第２のデバイス領域とを含む前記半導体基板の上に誘電体スタックを形成するステップであって、前記誘電体スタックが高ｋ誘電体の上に絶縁中間層を有するステップと、
前記第２のデバイス領域から前記絶縁中間層を除去せずに、前記第１のデバイス領域から前記絶縁中間層を除去するステップと、
前記第２のデバイス領域内の前記絶縁中間層および前記第１のデバイス領域内の前記高ｋ誘電体の上にゲート導体を形成するステップと、
前記ゲート導体、前記絶縁中間層、および前記高ｋ誘電体にエッチングを施して、前記第２のデバイス領域内に少なくとも１つのゲート・スタックを設け、前記第１のデバイス領域内に少なくとも１つのゲート・スタックを設けるステップと、
を含む方法。
【請求項２９】
前記絶縁中間層が絶縁窒化金属を含む、請求項２８に記載の方法。
【請求項３０】
前記絶縁窒化金属が酸素をさらに含む、請求項２９に記載の方法。
【請求項３１】
前記絶縁中間層が、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯxＮy）、窒化ホウ素（ＢＮ）、酸窒化ホウ素（ＢＯxＮy）、窒化ガリウム（ＧａＮ）、酸窒化ガリウム（ＧａＯＮ）、窒化インジウム（ＩｎＮ）、酸窒化インジウム（ＩｎＯＮ）、またはこれらの組み合わせを含む、請求項２８に記載の方法。
【請求項３２】
前記絶縁中間層がＡｌＮまたはＡｌＯxＮyを含む、請求項２８に記載の方法。
【請求項３３】
前記高ｋ誘電体が、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンを含む、請求項２８に記載の方法。
【請求項３４】
前記絶縁中間層が付着または熱成長によって形成される、請求項２８に記載の方法。
【請求項３５】
前記付着が、めっき、スパッタリング、原子層化学的気相堆積（ＡＬＣＶＤ）、または有機金属化学的気相堆積（ＭＯＣＶＤ）を含む、請求項３４に記載の方法。
【請求項３６】
前記高ｋ誘電体が付着または熱成長によって形成される、請求項２８に記載の方法。
【請求項３７】
前記付着が、化学的気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、有機金属化学的気相堆積（ＭＯＣＶＤ）、高密度化学的気相堆積（ＨＤＣＶＤ）、めっき、スパッタリング、蒸着、または化学溶液付着を含む、請求項３６に記載の方法。
【請求項３８】
前記熱成長が酸化、窒化、または酸窒化を含む、請求項３６に記載の方法。
【請求項３９】
前記ゲート導体が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｗ、Ｉｒ、Ｒｅ、Ｒｕ、Ｔｉ、Ｔａ、Ｈｆ、Ｍｏ、Ｎｂ、Ｎｉ、Ａｌ、金属シリサイド、金属窒化物、またはこれらの組み合わせを含む、請求項２８に記載の方法。
【請求項４０】
前記第２のデバイス領域から前記絶縁中間層を除去せずに、前記第１のデバイス領域から前記絶縁中間層を除去する前記ステップが、
前記第２のデバイス領域の上にブロック・マスクを形成するステップであって、前記第１のデバイス領域が露出されるステップと、
前記第１のデバイス領域から前記絶縁中間層にエッチングを施すステップであって、前記エッチングが、前記ブロック・マスクおよび前記第１のデバイス領域内の前記高ｋ誘電体に実質的にエッチングを施さずに、前記絶縁中間層を除去するエッチング化学を含むステップと、
をさらに含む、請求項２８に記載の方法。
【請求項４１】
前記ブロック・マスクがパターン付きフォトレジスト層を含む、請求項４０に記載の方法。
【請求項４２】
前記ブロック・マスクを形成する前記ステップが、
前記半導体基板の上にフォトレジスト層をブランケット付着させるステップと、
前記フォトレジスト層を放射パターンにさらすステップと、
前記フォトレジスト層内に前記パターンを現像して、前記第２のデバイス領域の上に重なる前記ブロック・マスクを設けるステップと、
を含む、請求項４１に記載の方法。
【請求項４３】
前記ブロック・マスクが、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコン、シルセキオキサン、シロキサン、およびボロリン酸シリケート・ガラス（ＢＰＳＧ）からなるグループから選択された誘電体を含む、請求項４０に記載の方法。
【請求項４４】
前記エッチング化学が、ＨＣｌと酸化剤とを含むウェット・エッチングである、請求項４０に記載の方法。
【請求項４５】
前記エッチング化学が約１〜約７の範囲のｐＨを有する、請求項４４に記載の方法。
【請求項４６】
前記エッチング化学が約２〜約６の範囲のｐＨを有する、請求項４５に記載の方法。
【請求項４７】
前記エッチング化学が３：１のＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含む、請求項４４に記載の方法。
【請求項４８】
半導体構造を形成する方法であって、
半導体基板を設けるステップと、
ハフニウム・シリケート層の上に窒化アルミニウム含有絶縁層を含む誘電体スタックを前記半導体基板の上に形成するステップと、
前記ハフニウム・シリケート層に実質的にエッチングを施さずに、前記窒化アルミニウム含有絶縁層に選択的にエッチングを施すステップと、
を含む方法。
【請求項４９】
前記エッチングが、ＨＣｌと酸化剤とを含むウェット・エッチングを含む、請求項４８に記載の方法。
【請求項５０】
前記エッチングが約１〜約７の範囲のｐＨを有する、請求項４９に記載の方法。
【請求項５１】
前記エッチングが約２〜約６の範囲のｐＨを有する、請求項４９に記載の方法。
【請求項５２】
前記エッチングが３：１のＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含む、請求項４９に記載の方法。
【請求項５３】
前記エッチングの前に、前記誘電体スタックの一部分の上にブロック・マスクを形成し、前記誘電体スタックの残存部分を露出したままにするステップをさらに含み、前記ウェット・エッチングが、前記ブロック・マスクまたは前記ハフニウム・シリケート層に実質的にエッチングを施さずに、前記誘電体スタックの前記残存部分から窒化アルミニウム含有絶縁層を除去する、請求項４９に記載の方法。
【請求項５４】
前記ブロック・マスクが、フォトレジスト、酸化シリコン、炭化シリコン、窒化シリコン、炭窒化シリコン、シルセキオキサン、シロキサン、またはボロリン酸シリケート・ガラス（ＢＰＳＧ）を含む、請求項５３に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００８−５１１９７１（Ｐ２００８−５１１９７１Ａ）
【公表日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願番号】特願２００７−５１５０６６（Ｐ２００７−５１５０６６）
【出願日】平成１７年３月３０日（２００５．３．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１０８２５
【国際公開番号】ＷＯ２００５／１２２２８６
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願日】平成１７年３月３０日（２００５．３．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１０８２５
【国際公開番号】ＷＯ２００５／１２２２８６
【国際公開日】平成１７年１２月２２日（２００５．１２．２２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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