【課題】 集積度の向上が容易な半導体装置を提供する。
【解決手段】 活性領域４ａには、ｎＭＯＳトランジスタ１０の１対のソース／ドレイン領域１１、１１が形成されている。１対のソース／ドレイン領域１１、１１に挟まれる半導体基板の領域上にゲート酸化膜を介してゲート電極層１３が形成されている。ゲート電極層１３は、活性領域４ａ上および素子分離構造上の双方に延在し、かつ素子分離構造上にコンタクトパッド部１３ａを有し、かつ活性領域４ａとコンタクトパッド１３ａとの平面的な間隔Ｓ１が０．５μｍ未満である。 （もっと読む）

【課題】インジウムを半導体基板界面方向に偏析させることで、浅いソース・ドレインのエクステンション領域の形成を可能とする。
【解決手段】半導体基板１１にゲート絶縁膜１３を介して形成したゲート電極１４の両側の半導体基板１１にソース・ドレインのエクステンション領域１５、１６を形成する工程とを備えた半導体装置の製造方法であって、ソース・ドレインのエクステンション領域１５、１６を形成する工程は、ゲート電極１４の両側の半導体基板１１にインジウムを注入する工程と、半導体基板１１表面に酸化膜１９を形成することで半導体基板１１に注入したインジウムの一部を酸化膜１９側に移動させる工程とを備えている。 （もっと読む）

【課題】 性能が向上されたＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】 本発明のＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタを備える。そして、ＣＭＯＳ素子の製造方法もまた提供される。これにより、電子と正孔の移動度の均衡が得られてＣＭＯＳ素子の性能を向上することができる。 （もっと読む）

【課題】シリサイド領域および非シリサイド領域を有する半導体装置において、接合リーク電流を低減する方法を提供する。
【解決手段】第１のトランジスタ１０と半導体素子２０とを覆うシリコン酸化膜３０を形成した後、非シリサイド領域をフォトレジスト４で覆う。この状態でスパッタエッチングを行うことにより、シリサイド領域におけるシリコン酸化膜３０のうちサイドウォールスペーサ１４を覆う部分の肩部を除去する。その後、異方性ドライエッチングを行うことによりシリサイド領域におけるシリコン酸化膜３０のうちサイドウォールスペーサ１４の下端部と接する部分以外を除去し、フォトレジスト４を除去した後、ウェットエッチングを行う。その後、非シリサイド領域において残存するシリコン酸化膜３０をマスクとして、シリサイド領域に対してシリサイド化を行う。 （もっと読む）

【課題】超急峻レトログレード・ウェル電界効果トランジスタ・デバイスの製造方法およびそれによる超薄ボディＦＥＴデバイスを提供すること。
【解決手段】超急峻レトログレード・ウェル電界効果トランジスタ・デバイスの製造方法は、基板に形成されたＳＯＩ層、例えば埋込み酸化物層から始まる。超薄ＳＯＩ層を形成するようにＳＯＩ層を薄くする。ＳＯＩ層をＮグラウンド層領域とＰグラウンド層領域とに分割する分離トレンチを形成する。ＳＯＩ層で形成されたＮおよびＰグラウンド層領域に高濃度レベルのＮ型およびＰ型ドーパントをドープする。ＮおよびＰグラウンド層領域の上に半導体チャネル領域を形成する。ＦＥＴのソースおよびドレイン領域ならびにチャネル領域の上のゲート電極スタックを形成する。随意に、ＳＯＩグラウンド層領域とチャネル領域の間に拡散抑制層を形成する。 （もっと読む）

【課題】 ＭＩＳＦＥＴの低消費電力化を確実に図る。
【解決手段】 基板１０１におけるゲート電極１０４の下側に、ソース・ドレイン領域１０８と異なる導電型を持つ第１の不純物層１０９が形成されていると共に、基板１０１における第１の不純物層１０９の下側に、ソース・ドレイン領域１０８と異なる導電型を持つ第２の不純物層１１０が形成されている。第１の不純物層１０９は深さ方向の不純物濃度分布に第１のピークを持つと共に、該第１のピークはソース・ドレイン領域１０８の接合深さよりも浅い領域に位置している。第２の不純物層１１０は深さ方向の不純物濃度分布に第２のピークを持つと共に、該第２のピークは第１のピークよりも深く且つソース・ドレイン領域１０８の接合深さよりも浅い領域に位置している。第１のピークの不純物濃度は第２のピークの不純物濃度よりも高い。 （もっと読む）

厳しいシート抵抗の許容誤差（約５％又はそれより少ないオーダー）、高い電流密度（約０．５ｍＡ／ミクロン又はそれより大きいオーダー）、拡散抵抗器より低い寄生容量及び標準的なＢＥＯＬ金属抵抗器より低いＴＣＲを有するＦＥＯＬ／ＭＥＯＬ金属抵抗器（３２）、及びそのような金属抵抗器（３２）をＣＭＯＳ技術に組み込むための種々の方法を提供する。 （もっと読む）

【課題】 絶縁ゲート型半導体装置及びその駆動方法に関し、高駆動電流化及び微細化構造においても基板バイアス効果によってオフリークＩ_off を低減して低消費電力化を実現する。
【解決手段】 幅が３〜２０ｎｍの第１のサイドウォール４、幅が３０ｎｍ〜６０ｎｍの第２のサイドウォール５、及び、その外側に第３のサイドウォール６を有するとともに、第１のサイドウォール４の直下に第１のサイドウォール４と自己整合する長さのエクスエンション領域７を設けるとともに、第２のサイドウォール５の直下に第２のサイドウォール５と自己整合する長さで且つエクステンション領域７と深接合のソース・ドレイン領域９の中間の深さのバッファ領域８を設けてソース・ドレイン構造を３重構造にする。 （もっと読む）

【課題】ゲート絶縁膜に窒素を含有する電界効果トランジスタを有する半導体装置の製造方法に関し、トランジスタの特性劣化や製造工程の複雑化を抑制しつつ、各トランジスタに要求される所定の特性に基づいてゲート絶縁膜中の窒素濃度を適宜制御しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０の第１の領域２０に、窒素イオンを８×１０^１４ｃｍ^−２以下のドーズ量でイオン注入する工程と、シリコン基板１０を熱酸化し、第１の領域２０に窒素を含有する膜厚２．０ｎｍ以下のシリコン酸化膜よりなる第１のゲート絶縁膜４０を形成し、第２の領域１８にシリコン酸化膜よりなる第２のゲート絶縁膜４０を形成する工程と、第１及び第２のゲート絶縁膜４０上にゲート電極４２を形成する工程とを有する。 （もっと読む）

【課題】半導体基板上でトランジスタ等と混載される高抵抗の抵抗素子を、製造工数を増やすことなく、しかもより制御性よく形成することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１上に、素子分離膜３を介してトランジスタＴＲ１が形成されるトランジスタ形成領域と抵抗素子Ｒ１が形成される抵抗素子形成領域とが区画形成されており、抵抗素子形成領域には、抵抗素子Ｒ１として半導体基板１中の低濃度拡散層１４ｃを利用した拡散抵抗が形成される。抵抗素子形成領域には、トランジスタＴＲ１のゲート電極を形成するゲート電極材料（ポリシリコン）からなって抵抗素子Ｒ１としての通電方向と直交する複数の線状パターン１１ａが等間隔に配列されており、それら複数の線状パターン１１ａの下方の各隣接する領域に形成された拡散抵抗が半導体基板１中で電気的に接続される。 （もっと読む）

【課題】本発明はＰＭＯＳを具備する半導体素子を形成する方法を提供する。
【解決手段】前記方法によると、半導体基板の全面上にポリシリコン膜を形成する。前記ポリシリコン膜にＰ型不純物をドーピングする。熱処理工程を進行する。そして、前記Ｐ型不純物がドーピングされたポリシリコン膜の上部を第１厚さだけ除去する。これによって、漏洩電流を防止して、素子の速度を向上させることができるＰＭＯＳを具備する半導体素子を形成することができる。 （もっと読む）

【課題】 プラズマ窒化プロセスを用いて所望の膜厚および窒素プロファイルにすることのできる半導体装置の製造方法を提供する。
【解決手段】 素子領域部に寸法の異なる複数の開口部９，１０を有する第２のシリコン窒化膜パターン１１を形成する。そして、第２のシリコン窒化膜パターン１１の下地膜をウェットエッチングによって除去し、第２のシリコン窒化膜パターン１１とシリコン基板１との間に中空部を形成する。次いで、第２のシリコン窒化膜パターン１１を介した成膜によって、シリコン基板１の上に第３のシリコン酸化膜を形成した後、第２のシリコン窒化膜パターン１１を介してこの第３のシリコン酸化膜に対しプラズマ窒化処理を行う。これにより、シリコン基板１の上に、膜厚および窒素プロファイルの異なるシリコン酸窒化膜を形成することができる。 （もっと読む）

【課題】 ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を、ドライ工程によりエッチングする工程と、前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程とを含む。 （もっと読む）

【課題】トレンチ素子分離の機械的応力を制御した構造を有するロジックＬＳＩと、このロジックＬＳＩの製造プロセスを用いて製造可能な１トランジスタ＋１キャパシタ型のメモリ素子とを混載しうる半導体装置及びその製造方法を提供する。
【解決手段】トレンチ１６ａ及びトレンチ１６ｂが形成された半導体基板１０と、トレンチ１６ａの内に形成されたシリコン窒化膜２０を含むライナー膜とシリコン酸化膜系の絶縁膜とを有する素子分離膜３２ａと、トレンチ１６ｂの底部に埋め込まれた素子分離膜３２ｂと、トレンチ１６ｂの上部の側壁部分に形成され、第１の電極としての不純物拡散領域４０と、シリコン酸化膜系の絶縁膜よりなるキャパシタ誘電体膜４３と、第２の電極４６とを有するキャパシタとを有する。 （もっと読む）

【課題】 電気的特性に優れた半導体装置を提供する。また、低温でゲートリーク電流量を小さくすることのできる半導体装置の製造方法を提供する。
【解決手段】 シリコン基板１の上には、第１の絶縁膜５と、窒素を含む第２の絶縁膜６とからなるゲート絶縁膜が形成されている。また、ゲート絶縁膜の上にはゲート電極８が形成されている。そして、ゲート絶縁膜およびゲート電極８の側壁部には、第２の絶縁膜６に含まれる窒素濃度よりも高濃度の窒素を含むシリコン酸窒化膜１１が形成されており、第２の絶縁膜６とシリコン酸窒化膜１１が接触するゲート電極８の下端部付近での窒素濃度は周囲の窒素濃度よりも高くなっている。第２の絶縁膜６は５ａｔｍ％〜２０ａｔｍ％の濃度の窒素を含むことが好ましく、シリコン酸窒化膜１１は、第２の絶縁膜６に含まれる窒素濃度の１．１倍〜２．０倍の窒素を含むことが好ましい。 （もっと読む）

【課題】 ゲート容量が小さく、短チャネル効果が抑制された薄膜トランジスタ（ＴＦＴ）を作製する。またゲート配線の配線抵抗を減少させ、回路面積の減少とＴＦＴの高速駆動を可能にする。
【解決手段】 ゲート電極を二層にし、下層の幅を上層よりも小さくすることにより、ゲート電極と半導体膜からなる活性層の重なる面積が小さくなる。これによりゲート容量を減少させ、短チャネル効果を抑制することができるので、ＴＦＴを高速駆動させることが可能である。また、ゲート電極と配線を一体形成せず別々に形成することによって、ＴＦＴによって構成される回路面積も縮小でき、高速化に寄与できる。 （もっと読む）

【課題】面積当たりに占めるゲート数の割合が大きい密パターンの領域と面積当たりに占めるゲート数の割合が小さい疎パターンの領域とが混在する場合において、１つのマスクを用いて低消費電力に優れた半導体集積回路装置と高速動作に優れた半導体集積回路装置とを作り分けること。
【解決手段】図１（イ）：写真製版に使用するマスクの作成時に、高速動作や低消費に効く周辺回路部領域（１）を意図的にパターンが疎（２Ａ＜Ｂ）となるように形成し、パターンを密（２Ａ≧Ｂ）にするメモリ部領域（２）と区別する。図１（ロ）：絶縁膜５のマスクエッチにおいて、Ｏ₂（酸素）などのエッチング条件を変更する。これによって、パターンが密（２Ａ≧Ｂ）になっているメモリ部領域（２）とパターンが疎（２Ａ＜Ｂ）になっている周辺回路部領域（１）とでＣＤシフト量が別々に変更される。 （もっと読む）

【課題】抵抗体における抵抗値のばらつきが抑制され、かつ、ＭＩＳトランジスタのゲート絶縁膜の破壊が防止される半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、抵抗体５ｅの上がシリコン酸化膜２２によって覆われ、非シリサイド領域であるＭＩＳトランジスタ３３, ３４のゲート電極５ｃ, ５ｄや不純物拡散層１９, ２１が露出した状態で、不純物活性化のための熱処理やシリサイド化が行われる。これにより、不純物のオートドープが抑制されるため抵抗体の抵抗値のばらつきが抑制されると共に、不純物の活性化のための熱処理の際にＭＩＳトランジスタ３３, ３４のゲート電極５ｂ, ５ｃ等が露出しているためＭＩＳトランジスタ３３, ３４のゲート絶縁膜４ｃ, ４ｄが破壊されにくくなる。 （もっと読む）

【課題】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】 ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】本発明は、半導体デバイスの製造方法及び半導体デバイスを含む集積回路の製造方法を提供する。
【解決手段】本発明の半導体デバイス（１００）を製造する方法は、とりわけ、基板（１１０）上にゲート構造（１２０）を形成するステップオ、及びゲート構造（１２０）の近くの基板（１１０）にソース／ドレイン領域（１９０）を形成するステップを含む。本方法は、更に、ゲート構造（１２０）及び基板（１１０）をドライエッチングするステップ、及びゲート構造（１２０）及び基板（１１０）をドライエッチングするステップに続いて、ソース／ドレイン領域にフッ素を配置して、フッ化したソース／ドレインを形成するステップを含む。その後、本方法は、ゲート構造（１２０）とフッ化したソース／ドレインに金属スイサイド領域（５１０,５２０）を形成するステップを含む。 （もっと読む）