性能が向上されたＣＭＯＳ素子及びその製造方法
【課題】 性能が向上されたＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】 本発明のＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタを備える。そして、ＣＭＯＳ素子の製造方法もまた提供される。これにより、電子と正孔の移動度の均衡が得られてＣＭＯＳ素子の性能を向上することができる。
【解決手段】 本発明のＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタを備える。そして、ＣＭＯＳ素子の製造方法もまた提供される。これにより、電子と正孔の移動度の均衡が得られてＣＭＯＳ素子の性能を向上することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、より詳しくは、性能が向上されたＣＭＯＳ素子及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ素子は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを共に含む。ＮＭＯＳトランジスタの主キャリヤは電子であり、ＰＭＯＳトランジスタの主キャリヤは電子と正孔である。従って、ＣＭＯＳ素子の全体的な性能を実質的に向上させるためには、互いに相反する特性を持つ電子と正孔とを主キャリヤとして使用するＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を均衡に保たなければならない。
【０００３】
一般に、シリコンなどの半導体基板内における電子の移動度は、正孔の移動度より２〜２．５倍程度速いことが知られている。従って、従来のＣＭＯＳ素子の場合には、ＰＭＯＳトランジスタのチャネル幅のサイズをＮＭＯＳトランジスタのチャネル幅のサイズより２〜２．５倍程度広く形成していた。
【０００４】
それにも関わらず、ＣＭＯＳ素子では電子と正孔が外部から加えられる所定のストレスに対して互いに同一に反応せず、むしろ相反するように反応するので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能不均衡が発生する。従って、安定的にセッティングされた従来のＣＭＯＳ製造方法をそのまま適用しながらも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能不均衡を解消するための個別的な工程を必要とせずに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能均衡を得ることによって、向上された性能を有するＣＭＯＳ素子の開発が要求されている。
【特許文献１】米国特許第５７６３９２６明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、性能が向上されたＣＭＯＳ素子を提供するところにある。
【０００６】
本発明の他の技術的課題は、性能が向上されたＣＭＯＳ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前述した技術的課題を達成するための本発明の一実施形態によるＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ、を備える。
【０００８】
前述した技術的課題を達成するための本発明の他の実施形態によるＣＭＯＳ素子は、第１の幅を有する第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、第１の幅より広い幅を有し、第１のアクティブ領域とオーバーラップされるコンタクト補助パターンと、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第２の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ、を備える。
【０００９】
前述した他の技術的課題を達成するための本発明の一実施形態によるＣＭＯＳ素子の製造方法によれば、第１の幅領域と、第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１の幅より広い第３の幅を有する第２のアクティブ領域と、を形成した後、第１及び第２のアクティブ領域にそれぞれ第１の導電型ＭＯＳトランジスタ及び第２の導電型ＭＯＳトランジスタを形成する。
【００１０】
前述した他の技術的課題を達成するための本発明の他の実施形態によるＣＭＯＳ素子の製造方法によれば、第１の幅の第１のアクティブ領域と第１の幅より広い第２の幅を有する第２のアクティブ領域とを形成した後、第１及び第２のアクティブ領域上にそれぞれ第１及び第２のゲートを形成する。次いで第１の幅より広い幅を有し、第１のゲートによって露出された第１のアクティブ領域とオーバーラップされるコンタクト補助パターンを形成する。
【００１１】
その他の実施形態の具体的な事項は、詳細な説明及び図面に記載されている。
【発明の効果】
【００１２】
本発明の実施形態によるＣＭＯＳ素子は、浅いトレンチ素子分離領域によって、電子又は正孔の移動度のうちいずれか一つについてのみ有利に作用するストレスに対して選択的に対応して電子又は正孔移動度の不均衡を解消させることができるアクティブ領域を有する。従って、電子と正孔の移動度の均衡が得られて、ＣＭＯＳ素子の性能が向上される。
【発明を実施するための最良の形態】
【００１３】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。従って、実施形態では、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解析されることを避けるために具体的に説明しない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。さらには、「第１の導電型」と「第２の導電型」という用語は、Ｎ型又はＰ型のように互いに反対の導電型を示し、ここに説明されて例示される各実施形態はそれの相補的な実施形態も含む。
【００１４】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル領域は、アクティブ領域上に蒸着されるゲート絶縁膜とゲート膜質とから起因するストレス、ソース／ドレーン領域を構成する半導体物質の種類に応じるストレス、及び／又は、浅いトレンチ素子分離領域（以下、ＳＴＩという。）に起因するストレスなどを受ける。さらに、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）に起因するストレスは、電子の移動度を劣化させる圧縮ストレス（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）、或いは正孔の移動度を劣化させる引張ストレス（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）のいずれかである。以下、本発明の実施形態では、電子又は正孔の移動度のうちのいずれか一つについてのみ有利に作用するＳＴＩに起因するストレスを例示して、ストレスに選択的に対応することができるアクティブ領域を有することによって電子と正孔の移動度の均衡が得られるようにした、性能が向上されたＣＭＯＳ素子について開示する。しかしながら、ＳＴＩに起因するストレス以外にもこれと類似したストレスに対して選択的に柔軟に対応するために、本発明の実施形態によるＣＭＯＳ素子の構造を利用することができることは勿論である。本発明の好適な実施形態は、図１〜図２１Ｃを参照することによって、最もよく理解されることができるものである。
【００１５】
本発明の実施形態によるＣＭＯＳ素子は、ディジタル信号処理及び／又はデータ貯蔵のため広く使用される素子である。例えば、ＣＭＯＳ素子はロジック回路、高周波作動バイポーラトランジスタと共に実現されるＢｉＣＭＯＳ回路、完全ＣＭＯＳ型ＳＲＡＭセル回路などを実現することに広く適用される。ＣＭＯＳ素子が適用される例示的な回路が図１Ａ〜図１Ｇに示されている。図１Ａはインバータを、図１ＢはＮＡＮＤゲートを、図１Ｃ及び図１Ｄはプルアップ、プルダウン回路を、図１Ｅはバッファを、図１Ｆ及び図１Ｇは出力ドライバー回路をそれぞれ示す。当業者であれば、図１Ａ〜図１Ｇの回路以外の多様な回路に本発明のＣＭＯＳ素子が適用できることが分かる。例えば、図１Ａ〜図１ＧのようにＮＭＯＳ素子とＰＭＯＳ素子のゲートに同一信号が印加されるＣＭＯＳ素子を狭義のＣＭＯＳ素子と言うこともできるし、個別的なゲートによって駆動され、同一基板上に形成された個別的なＮＭＯＳ素子とＰＭＯＳ素子とを備える素子を広義のＣＭＯＳ素子と言うこともでき、広義のＣＭＯＳ素子にも後述する本発明の実施形態がそのまま適用できることは勿論である。
【００１６】
以下では、図１Ａのインバータを例にして、本発明に従う例示的なＣＭＯＳ素子の実施形態を説明する。
【００１７】
第１〜第３の実施形態は、ＳＴＩが電子の移動度を低下させる圧縮ストレス（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）をチャネル領域に加える場合のＣＭＯＳ素子に関する。図２に示されたように、ＳＴＩ３を充填する圧縮ストレス性物質又はＳＴＩ３の側壁に形成された圧縮ストレス性ライナー（図示せず）によって、ＳＴＩ３の形成後にアニール工程を経れば、ＳＴＩ３を構成する圧縮ストレス性物質又はライナーが矢印４の方向に膨張する。その結果、ＳＴＩ３によって規定されるアクティブ領域を構成する基板１も同様に圧縮ストレス５を受ける。したがって、チャネル領域９を構成する基板１の格子構造が縮小する。その結果、電子の移動は難しくなり、正孔の移動は良好になる。
【００１８】
従って、第１〜第３の実施形態では、ＮＭＯＳトランジスタのアクティブ領域の幅よりＰＭＯＳトランジスタアクティブ領域の全部又は一部の幅が狭くなるように設定して、ＳＴＩをＰＭＯＳチャネル領域には近づけ、反対にＳＴＩをＮＭＯＳチャネル領域からは遠くなるようにする。したがって、圧縮ストレスがＰＭＯＳチャネル領域に及ぶ影響とＮＭＯＳチャネル領域に及ぶ影響を異なるようにして電子と正孔移動度の均衡を得ることによって、全体的には性能が向上されたＣＭＯＳ素子を実現する。
【００１９】
図３は、本発明の第１の実施形態によるＣＭＯＳ素子のレイアウト図であり、図４Ａと図４Ｂは、それぞれ図３のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００２０】
図３〜図４Ｂを参照すれば、基板１００内に形成されたＳＴＩ１１０によってＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３９が規定されている。
【００２１】
ＳＴＩ１１０は、基板１００内に所定の深さに形成されたトレンチ領域１１２を埋め込む絶縁性物質１１４を含む。絶縁性物質１１４としては、基板１００に圧縮性ストレスをｘ軸方向、例えばチャネル方向に加えることができる物質を用いることができる。例えば、ＴＥＯＳ−０３系ＰＥＣＶＤ酸化物（ＴＥＯＳ−０３ ｂａｓｅｄ ＰＥＣＶＤ ｏｘｉｄｅ）、ＳｉＨ４系ＰＥＣＶＤ酸化物（ＳｉＨ４ ｂａｓｅｄ ＰＥＣＶＤ ｏｘｉｄｅ）又は高密度プラズマ酸化物（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ｏｘｉｄｅ）などを用いることができる。又は、図５に示されたように、窒化物のモル（ｍｏｌｅ）比が０．０５以下であるＳｉＯＮもまた圧縮性ストレスを加える物質を用いることができる。
【００２２】
再び、図３〜図４Ｂを参照すれば、ＰＭＯＳアクティブ領域１３０は、第１の幅ＷＡＰ１領域１３０ａと、コンタクト１９０の形成領域になる第２の幅ＷＡＰ２領域１３０ｂとからなる少なくとも一つの多幅（ｍｕｌｔｉｗｉｄｔｈ）アクティブ領域対を含む。ＮＭＯＳアクティブ領域１２０は、第１の幅ＷＡＰ１より広い第３の幅ＷＡＮを有する。第２の幅ＷＡＰ２と第３の幅ＷＡＮは実質的に同一であってもよい。
【００２３】
ゲート１５０は、ゲート絶縁膜１４０上に形成され、図３に示されたように、ＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０上に共用に配列されて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタに同一信号を印加することができる。また、図６に示されたように、ＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０にゲートパターン１５０ａ，１５０ｂがそれぞれ独立的に配列され、別途のゲートコンタクト１９５を通じて一つのゲート配線１９７に連結して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタに同一信号を印加することもできる。
【００２４】
ＰＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０内に形成された拡張（ｅｘｔｅｎｓｉｏｎ）ソース／ドレーン領域１５５と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０内に形成された深い（ｄｅｅｐ）ソース／ドレーン領域１６０とからなるソース／ドレーン領域１７０を含む。
【００２５】
ＮＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された拡張ソース／ドレーン領域１５７と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された深いソース／ドレーン領域１６２とからなるソース／ドレーン領域１７２を含む。
【００２６】
ソース／ドレーンコンタクト１９０は、層間絶縁膜１８０内に形成される。
【００２７】
ｘ軸方向、例えばチャネル方向に圧縮性ストレスを加える、ＰＭＯＳチャネル１７７の場合、ＳＴＩ１１０と近い反面、ＮＭＯＳチャネル１７９の場合、ＳＴＩ１１０と遠いので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を全て向上させることができる。
【００２８】
さらには、ＰＭＯＳチャネル１７７に及ぶ圧縮性ストレスが正孔の移動度を顕著に向上させて電子と正孔の移動度の差異を相殺させることができる程度であれば、図７に示されたように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル幅を決定するＮＭＯＳアクティブ領域１２０の長さＬＡＮとＰＭＯＳアクティブ領域１３０の長さＬＡＰとを同一にしてＣＭＯＳ素子の面積を効果的に縮小させることもできる。
【００２９】
図８は、本発明の第２の実施形態によるＣＭＯＳ素子のレイアウト図であり、図９Ａと図９Ｂはそれぞれ図８のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００３０】
図８〜図９Ｂを参照すれば、基板１００内に形成されたＳＴＩ１１０によってＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０’が規定されている。ＳＴＩ１１０は、第１の実施形態で説明したような圧縮ストレス性物質から構成される。
【００３１】
ＰＭＯＳアクティブ領域の幅ＷＡＰが、ＰＭＯＳアクティブ領域１３０’の全長手方向にかけてＮＭＯＳアクティブ領域１２０の幅ＷＡＮより狭い。従って、ＰＭＯＳアクティブ領域の幅ＷＡＰは、ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０を形成するためには不十分である。従って、ＰＭＯＳアクティブ領域１３０’上に形成され、隣接するＳＴＩ１１０上に延びて形成されたコンタクト補助パターン２００をさらに含む。コンタクト補助パターン２００は、エピタキシャルパターン又はバッファポリパターンを用いることができる。図面には、コンタクト補助パターン２００がＰＭＯＳアクティブ領域１３０’上にのみ形成されたものを示したが、ＮＭＯＳアクティブ領域１２０上にも形成することができる。
【００３２】
ＰＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０’内に形成された拡張ソース／ドレーン領域１５５と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてコンタクト補助パターン２００とＰＭＯＳアクティブ領域１３０’内に形成された隆起した（ｅｌｅｖａｔｅｄ）深いソース／ドレーン領域１６０からなるソース／ドレーン領域１７０を含む。場合によっては、深いソース／ドレーン領域１６０は、コンタクト補助パターン２００の形成前にＰＭＯＳアクティブ領域１３０’内にのみ形成されることもできる。
【００３３】
ＮＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された拡張ソース／ドレーン領域１５７と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された深いソース／ドレーン領域１６２とからなるソース／ドレーン領域１７２を含む。
【００３４】
ゲート１５０の上面には、コンタクト補助パターン２００の形成時にゲート１５０の上面を保護するためのキャッピング絶縁膜１５２をさらに含むことができる。
【００３５】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、コンタクト補助パターン２００上の層間絶縁膜１８０内に形成されており、コンタクト補助パターン２００を通じてソース／ドレーン領域１７０と接続されている。
【００３６】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、ＮＭＯＳアクティブ領域１２０上の層間絶縁膜１８０内に形成されており、ソース／ドレーン領域１７２と接続されている。
【００３７】
図１０は、本発明の第３の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１１Ａと図１１Ｂは、それぞれ図１０のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００３８】
図１０〜図１１Ｂを参照すれば、基板１００内に形成されたＳＴＩ１１０によってＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０’’が規定されている。ＳＴＩ１１０は、第１の実施形態で説明したような圧縮性物質から構成される。
【００３９】
第２の実施形態と同様に、ＰＭＯＳアクティブ領域１３０’’の幅ＷＡＰが、アクティブ領域１３０’’の全長手方向にかけてＮＭＯＳアクティブ領域１２０の幅ＷＡＮより狭い。従って、ＰＭＯＳアクティブ領域の幅ＷＡＰは、ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０を形成するためには不十分である。従って、ＰＭＯＳアクティブ領域１３０’’上に形成され、隣接するＳＴＩ１１０上に延びて形成されたコンタクト補助パターン３００をさらに含む。コンタクト補助パターン３００は、局部配線３００を用いることができる。また、コンタクト補助パターン３００は、第１の層間絶縁膜１８０ａ内に形成されたダマシン局部配線を用いることができる。ダマシン局部配線は、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−ａｌｌｏｙ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）からなる群から選択された少なくともいずれか一つから構成されることができる。低抵抗の観点で、銅ダマシン局部配線が効果的である。図面には、コンタクト補助パターン３００がＰＭＯＳアクティブ領域１３０’’上にのみ形成されたものを示したが、ＮＭＯＳアクティブ領域１２０上にも形成することができる。
【００４０】
従って、ＰＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０’’内に形成された拡張ソース／ドレーン領域１５５と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０’’内に形成され、コンタクト補助パターン３００と接続する深いソース／ドレーン領域１６０からなるソース／ドレーン領域１７０を含む。
【００４１】
ＮＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された拡張ソース／ドレーン領域１５７と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された深いソース／ドレーン領域１６２からなるソース／ドレーン領域１７２を含む。
【００４２】
ゲート１５０の上面には、バッファポリパターン又は局部配線３００の形成時にゲート１５０の上面を保護するためのキャッピング絶縁膜１５２をさらに含むことができる。
【００４３】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、局部配線３００上の第２の層間絶縁膜１８０ｂ内に形成されており、コンタクト補助パターン３００を通じてソース／ドレーン領域１７０と接続されている。
【００４４】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、ＮＭＯＳアクティブ領域１２０上の第１及び第２の層間絶縁膜１８０ａ，１８０ｂ内に形成されており、ソース／ドレーン領域１７２と接続されている。
【００４５】
以下で説明する第４〜第６の実施形態は、ＳＴＩが電子の移動度の向上を可能にする引張性ストレス（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）をチャネル領域に加える場合のＣＭＯＳ素子に関するものである。
【００４６】
図１２に示されたように、引張ストレスを加える物質でＳＴＩ３を形成するか、或いはＳＴＩ３の形成後に、アニール工程を経れば、ＳＴＩ３を充填する引張ストレス物質が矢印１４の方向に収縮される。その結果、ＳＴＩ３によって規定されるアクティブ領域を構成する基板１もまた引張ストレス１５を受ける。従って、チャネル領域９を構成する基板１の格子構造が離れた状態になる。その結果、正孔の移動は難しくなり、電子の移動は良好になる。
【００４７】
従って、第４〜第６の実施形態では、ＰＭＯＳトランジスタのアクティブ領域の幅よりＮＭＯＳトランジスタアクティブ領域の幅が狭くなるようにしてＳＴＩがＮＭＯＳチャネル領域には近くなるようにし、反対にＳＴＩがＰＭＯＳチャネル領域からは遠くなるようにする。従って、引張ストレスがＮＭＯＳチャネル領域に及ぶ影響とＰＭＯＳチャネル領域に及ぶ影響を異なるようにして電子と正孔移動度の均衡を得ることによって、全体的には性能が向上されたＣＭＯＳ素子を実現する。第４〜第６の実施形態は、ＳＴＩを構成する物質を変更することによって、第１〜第３の実施形態のＮＭＯＳとＰＭＯＳとを互いに置換した構造で具現される。
【００４８】
図１３は、本発明の第４の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１４Ａと図１４Ｂは、それぞれ図１３のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００４９】
図１３〜図１４Ｂを参照すれば、基板４００内に形成されたＳＴＩ４１０によってＮＭＯＳアクティブ領域４２０とＰＭＯＳアクティブ領域４３０が規定されている。
【００５０】
ＳＴＩ４１０は、基板４００内に所定の深さに形成されたトレンチ４１２の側壁に沿って形成されたライナー４１３と、トレンチ４１２とを埋め込む絶縁性物質４１４を含む。絶縁性物質４１４としては、基板４００に引張ストレスをｘ軸方向、例えばチャネル方向に加えることができる物質を用いることができる。例えば、ＴＥＯＳ−０３系ＣＶＤ酸化物（ＴＥＯＳ−０３ ｂａｓｅｄ ＣＶＤ ｏｘｉｄｅ）を用いることができる。又は図５に示されたように、窒化物のモル比が０．０５以上であるＳｉＯＮもまた引張ストレスを加える物質を用いることもできる。
【００５１】
再び、図１３〜図１４Ｂを参照すれば、ＮＭＯＳアクティブ領域４２０は、第１の幅ＷＡＮ１領域４２０ａと、コンタクト４９０の形成領域になる第２の幅ＷＡＮ２領域４２０ｂとからなる少なくとも一つの多幅アクティブ領域対を含む。ＰＭＯＳアクティブ領域４３０は、第１の幅ＷＡＮ１より広い第３の幅ＷＡＰを有する。第２の幅ＷＡＮ２と第３の幅ＷＡＰは実質的に同一であってもよい。
【００５２】
ゲート４５０は、ゲート絶縁膜４４０を介在してＮＭＯＳアクティブ領域４２０とＰＭＯＳアクティブ領域４３０上に共用に配列されてＣＭＯＳ素子を構成するか、或いは図６を参照して説明したように、ＮＭＯＳアクティブ領域４２０とＰＭＯＳアクティブ領域４３０にゲートパターンがそれぞれ独立的に配列され、別途のゲートコンタクトを通じて一つのゲート配線に連結されることもできる。
【００５３】
ＰＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された拡張ソース／ドレーン領域４５５と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された深いソース／ドレーン領域４６０からなるソース／ドレーン領域４７０を含む。
【００５４】
ＮＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０内に形成された深いソース／ドレーン領域４６２からなるソース／ドレーン領域４７２を含む。
【００５５】
ソース／ドレーンコンタクト４９０は、層間絶縁膜４８０内に形成される。
【００５６】
ｘ軸方向、例えばチャネル方向に引張ストレスを加える、ＮＭＯＳチャネル７９４の場合、ＳＴＩ４１０と近い反面、ＰＭＯＳチャネル４７７の場合、ＳＴＩ４１０と遠いので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を全て向上させることができる。
【００５７】
図１５は、本発明の第５の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１６Ａと図１６Ｂは、それぞれ図１５のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００５８】
図１５〜図１６Ｂを参照すれば、基板４００内に形成されたＳＴＩ４１０によってＮＭＯＳアクティブ領域４２０’とＰＭＯＳアクティブ領域４３０が規定されている。ＳＴＩ４１０は、第４の実施形態で説明したような引張ストレス性物質から構成される。
【００５９】
第５の実施形態は、第４の実施形態とは違って、ＮＭＯＳアクティブ領域の幅ＷＡＮがＮＭＯＳアクティブ領域４２０’の全長手方向にかけてＰＭＯＳアクティブ領域４３０の幅ＷＡＰより狭い。従って、ＮＭＯＳアクティブ領域の幅ＷＡＮは、ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０が形成されるためには不十分である。従って、ＮＭＯＳアクティブ領域４２０’上に形成され、隣接するＳＴＩ４１０上に延びて形成されたコンタクト補助パターン５００をさらに含む。コンタクト補助パターン５００としては、エピタキシャルパターン又はバッファポリパターンを用いることができる。図面には、コンタクト補助パターン５００がＮＭＯＳアクティブ領域４２０’上にのみ形成されたものを示したが、ＰＭＯＳアクティブ領域４３０上にも形成することができる。
【００６０】
ＰＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された深いソース／ドレーン領域４６０からなるソース／ドレーン領域４７０を含む。
【００６１】
ＮＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０’内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてコンタクト補助パターン５００とＮＭＯＳアクティブ領域４２０’内に形成された隆起した（ｅｌｅｖａｔｅｄ）深いソース／ドレーン領域４６２からなるソース／ドレーン領域４７２を含む。場合によっては、深いソース／ドレーン領域４６２はコンタクト補助パターン５００の形成前にＮＭＯＳアクティブ領域４２０’内にのみ形成されることもできる。
【００６２】
ゲート４５０の上面には、コンタクト補助パターン５００の形成時にゲート４５０の上面を保護するためのキャッピング絶縁膜４５２をさらに含むことができる。
【００６３】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、ＰＭＯＳアクティブ領域４３０上の層間絶縁膜４８０内に形成されており、ソース／ドレーン領域４７０と接続されている。
【００６４】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、コンタクト補助パターン５００上の層間絶縁膜４８０内に形成されており、コンタクト補助パターン５００を通じてソース／ドレーン領域４７２と接続されている。
【００６５】
図１７は、本発明の第６の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１８Ａと図１８Ｂは、それぞれ図１７のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００６６】
図１７〜図１８Ｂを参照すれば、基板４００内に形成されたＳＴＩ４１０によって、ＮＭＯＳアクティブ領域４２０’’とＰＭＯＳアクティブ領域４３０が規定されている。ＳＴＩ４１０は、第４の実施形態で説明したような引張ストレス性物質から構成される。
【００６７】
第５の実施形態と同様に、ＮＭＯＳアクティブ領域４２０’’の幅ＷＡＮがアクティブ領域４２０’’の全長手方向にかけてＰＭＯＳアクティブ領域４３０の幅ＷＡＰより狭い。従って、ＮＭＯＳアクティブ領域の幅ＷＡＮは、ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０が形成されるためには不十分である。従って、ＮＭＯＳアクティブ領域４２０’’上に形成され、隣接したＳＴＩ４１０上に延びて形成されたコンタクト補助パターン６００をさらに含む。コンタクト補助パターン６００としては、第１の層間絶縁膜４８０ａ内に形成された局部配線を用いることができる。図面には、コンタクト補助パターン６００がＮＭＯＳアクティブ領域４２０’’上にのみ形成されたものを示したが、ＰＭＯＳアクティブ領域４３０上にも形成することができる。
【００６８】
従って、ＮＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０’’内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０’’内に形成され、コンタクト補助パターン６００と接続する深いソース／ドレーン領域４６２からなるソース／ドレーン領域４７２を含む。
【００６９】
ＰＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された拡張ソース／ドレーン領域４５５と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された深いソース／ドレーン領域４６０からなるソース／ドレーン領域４７０を含む。
【００７０】
ゲート４５０の上面には、コンタクト補助パターン６００の形成時にゲート１５０の上面を保護するためのキャッピング絶縁膜１５２をさらに含むことができる。
【００７１】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、コンタクト補助パターン６００上の第２の層間絶縁膜４８０ｂ内に形成されており、コンタクト補助パターン６００を通じてソース／ドレーン領域４７２と接続されている。
【００７２】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、ＰＭＯＳアクティブ領域４３０上の第１及び第２の層間絶縁膜４８０ａ，４８０ｂ内に形成されており、ソース／ドレーン領域４７０と接続されている。
【００７３】
以下では、本発明に従うＣＭＯＳ素子を製造する方法を説明する。ＣＭＯＳ素子の製造のためによく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解析されることを避けるために具体的に説明しない。各図面で図面符号は、第１〜第３の実施形態（第４〜第６の実施形態）で示すものと同一である。
【００７４】
図１９Ａ〜図１９Ｄは、本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【００７５】
先ず、図１９Ａを参照すれば、半導体基板１００（４００）上にＳＴＩが形成される領域を露出させるマスクパターン１０４を形成する。マスクパターン１０４としては、熱酸化膜パターン１０１と窒化膜パターン１０２の積層構造を用いることができる。後続工程でＳＴＩに充填される物質が圧縮ストレス性物質である場合には、第１〜第３の実施形態のレイアウト（図３、図７、図８、図１０）を使用し、引張ストレス性物質である場合には第４〜第６の実施形態のレイアウト（図１３、図１５、図１７）を使用してマスクパターン１０４を形成する。マスクパターン１０４をエッチングマスクとして使用して基板１００（４００）を異方性乾式エッチングして活性領域を規定するトレンチ１１２（４１２）を形成する。トレンチ１１２（４１２）は、埋め込み時にボイドが形成されない縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）に形成することが好ましい。
【００７６】
図１９Ｂを参照すれば、トレンチ１１２（４１２）の内壁に沿ってライナー１１３を形成してトレンチ１１２（４１２）の内壁を保護する。ライナー１１３としては、熱酸化膜単独又は熱酸化膜と窒化膜の積層膜を用いることができる。次いで、トレンチ１１２（４１２）の内部に絶縁物質１１４（４１４）を埋め込む。圧縮ストレス性物質を埋め込もうとする場合には、ＴＥＯＳガスとオゾンとを反応ガスとして使用するＰＥＣＶＤ法を用いてＴＥＯＳ−０３系ＰＥＣＶＤ酸化物を形成するか、或いはＳｉＨ４と酸素を反応ガスとして使用するＰＥＣＶＤ法を用いてＳｉＨ４系ＰＥＣＶＤ酸化物を形成するか、或いはＳｉＨ４と酸素とを反応ガスとして使用し、不活性ガス（例えば、Ａｒガス）をスパッタリングガスとして使用する高密度プラズマ（ＨＤＰ）法を用いて高密度プラズマ酸化物を形成することができる。又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用するＬＰＣＶＤ法を用いて窒化物のモル比が０．０５以下であるＳｉＯＮ膜（図５参考）を形成することもできる。
【００７７】
反対に、引張ストレス性物質を埋め込もうとする場合には、ＴＥＯＳガスとオゾンとを反応ガスとして使用するＣＶＤ法を用いてＴＥＯＳ−０３系ＣＶＤ酸化物を形成するか、或いは前述したＬＰＣＶＤ法を使用して窒化物のモル比が０．０５以上であるＳｉＯＮ膜（図５参考）を形成することもできる。
【００７８】
図１９Ｃを参照すれば、絶縁物質１１４（４１４）の上部表面をマスクパターン１０４の上部表面と実質的に同一なレベルに平坦化する。例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又はエッチバック（ｅｔｃｈ ｂａｃｋ）を使用して平坦化することができる。
【００７９】
図１９Ｄを参照すれば、マスクパターン１０４を除去して第１〜第６の実施形態によるＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）とＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）を規定するＳＴＩ１１０（４１０）を形成する。マスクパターン１０４の窒化膜パターン１０２は、燐酸ストリップを適用して除去し、熱酸化膜パターン１０３はＨＦやＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を用いて除去する。
【００８０】
以後、ＣＭＯＳ素子を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを形成する工程は、当業者によって他の具体的な形態で多様に進行されることができ、下記で説明する工程は一例に過ぎない。したがって、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの形成工程は図面を参照せず説明する。
【００８１】
ＳＴＩ１１０（４１０）の形成前又は後に選択的にウェル形成を進行することができる。次いで、酸化膜、熱的成長されたシリコン二酸化膜、窒化膜、酸窒化膜、シルク、ポリイミド、高誘電率物質などの絶縁膜を形成する。高誘電率物質としてはＡｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ハフニウムシリケート、ジルコニウムシリケート又はこれらの組合膜などが使用されることができる。続けて、絶縁膜上にポリシリコン（ｐｏｌｙ−Ｓｉ）、Ｓｉ−Ｇｅ、Ｇｅ又はこれらの積層膜からなる導電膜を形成した後、導電膜及び絶縁膜をパターニングしてゲート１５０（４５０）及びゲート絶縁膜１４０（４４０）を形成する。選択的にＮＭＯＳゲートとＰＭＯＳゲート１５０（４５０）にそれぞれＮ型及びＰ型不純物を注入することができる。また、ゲート１５０（４５０）のシリサイド化を進行することもできる。そして、ゲート１５０（４５０）の上面にはキャッピング絶縁膜１５２（４５２）をさらに形成することもできる。
【００８２】
次いで、ゲート１５０（４５０）をマスクとしてイオン注入を実施して拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）を形成する。ＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）には、Ｎ型不純物、例えばＡｓを注入することができ、ＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）にはＰ型不純物、例えばＢが注入されることができる。
【００８３】
また、選択的にチャネルの長さが短くなることによるパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）の現象を防止するために拡張ソース／ドレーン領域形成用不純物と反対のタイプの不純物を注入するハローイオン注入を実施することができる。ＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）には、Ｐ型不純物、例えばＢを注入することができ、ＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）には、Ｎ型不純物、例えばＡｓが注入されることができる。
【００８４】
次いで、ゲート側壁スペーサ１５０ｓ（４５０ｓ）を形成する。続けて、ゲート１５０（４５０）及びスペーサ１５０ｓ（４５０ｓ）をマスクとしてイオン注入を実施して深いソース／ドレーン領域１６０（４６０），１６２（４６２）を形成する。ＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）には、Ｎ型不純物、例えばＡｓを注入することができ、ＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）には、Ｐ型不純物、例えばＢが注入されることができる。この際、不純物の濃度及びイオン注入エネルギーは、拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）の形成のためのイオン注入時の不純物の濃度及びイオン注入エネルギーより大きいようにする。
【００８５】
次いで、ソース／ドレーン領域１７０（４７０），１７２（４７２）及び／又はゲート１５０（４５０）のシリサイド化工程を進行することができる。
【００８６】
シリサイド化工程が完了された基板の全面に層間絶縁膜１８０（４８０）を形成した後、パターニング工程を通じてソース／ドレーンコンタクト１９０（４９０）の形成工程を進行する。
【００８７】
第１及び第４の実施形態の場合には、前述したＮＭＯＳ及びＰＭＯＳトランジスタの製造方法によって進行すればＣＭＯＳ素子を完成することができる。
【００８８】
第２及び第５の実施形態の場合には、エピタキシャルパターン又はバッファポリパターンからなるコンタクト補助パターン２００（５００）の形成のために次の工程をさらに必要とする。
【００８９】
図２０Ａに示されたように、拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）が形成されている基板１００（４００）の全面に非選択的エピタキシー工程を実施してエピタキシャル層を形成するか、或いはＣＶＤ工程によってバッファポリ層を形成してコンタクト補助パターン層１９９（４９９）を形成する。非選択的エピタキシー工程を実施するためにゲート１５０（４５０）の上面にはキャッピング絶縁膜１５２（４５２）が形成されていることが好ましい。非選択的エピタキシー工程はＳｉＨ２Ｃｌ２又はＳｉＨ４を前駆体（ｐｒｅｃｕｒｓｏｒ）として使用するＲＰＣＶＤ（Ｒｅｄｕｃｅｄ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はＳｉ２Ｈ６を前駆体として使用するＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって進行することができる。
【００９０】
続けて、図２０Ｂに示されたように、コンタクト補助パターン層１９９（４９９）をパターニングしてコンタクト補助パターン２００（５００）を形成する。第２の実施形態の場合には、ＰＭＯＳアクティブ領域１３０’と隣接するＳＴＩ１１０の領域の一部にのみコンタクト補助パターン２００が残るようにパターニングし、第４の実施形態の場合には、ＮＭＯＳアクティブ領域４２０’と隣接するＳＴＩ４１０の領域の一部にのみコンタクト補助パターン５００が残るようにパターニングする。図面には示さないが、工程によって第２の実施形態の場合には、ＮＭＯＳアクティブ領域１２０上にもコンタクト補助パターン２００を形成することができ、第４の実施形態の場合には、ＰＭＯＳアクティブ領域４３０上にもコンタクト補助パターン５００を形成することができる。
【００９１】
次いで、図２０Ｃに示されたように、ゲート１５０（４５０）及びスペーサ１５０ｓ（４５０ｓ）をマスクとしてイオン注入を実施してコンタクト補助パターン２００（５００）とアクティブ領域１３０’（４２０’）内に深いソース／ドレーン領域１６０（４６２）を形成する。この際、コンタクト補助パターン２００（５００）は、深いソース／ドレーン領域１６０（４６２）をできるだけ浅く形成させるように機能をする。
【００９２】
勿論場合によっては、コンタクト補助パターン２００（５００）の形成前に深いソース／ドレーン領域１６０（４６２）を形成し、コンタクト補助パターン２００（５００）を形成した後、コンタクト補助パターン２００（５００）にイオンを注入して導電性を帯びさせることもできる。
【００９３】
以後、層間絶縁膜１８０（４８０）を形成した後、コンタクト補助パターン２００（５００）と接続するコンタクト１９０（４９０）を形成する。
【００９４】
第３及び第６の実施形態の場合には、局部配線からなるコンタクト補助パターン３００（６００）の形成のために次の工程を必要とする。
【００９５】
図２１Ａに示されたように、拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）及び深いソース／ドレーン領域１６０（４６２）が形成されている基板１００（４００）の全面に第１の層間絶縁膜１４０ａを形成する。後続工程で実施されるＣＭＰ工程の終了点を得るために第１の層間絶縁膜１８０ａの上部にＣＭＰストッパー層をさらに形成することもできる。次いで、第１の層間絶縁膜１８０ａをパターニングして局部配線が形成される配線領域１８２を形成する。配線領域１８２は、第３の実施形態の場合には、ＰＭＯＳアクティブ領域１３０’’と隣接するＳＴＩ１１０の領域を露出させる領域であることができ、第６の実施形態の場合には、ＮＭＯＳアクティブ領域４２０’’と隣接するＳＴＩ４１０の領域を露出させる領域でありうる。図面には示さないが、工程によっては、第３の実施形態の場合には、ＮＭＯＳアクティブ領域１２０を露出させる配線領域１８２も形成することができ、第６の実施形態の場合にはＰＭＯＳアクティブ領域４３０を露出させる配線領域１８２も形成することもできる。
【００９６】
続けて、図２１Ｂを参照すれば、配線領域１８２を充填する導電膜を形成した後、平坦化してコンタクト補助パターンである局部配線３００（６００）を形成する。導電膜は、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−ａｌｌｏｙ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）からなる群から選択された少なくともいずれか一つから構成されることができる。そして、導電膜を形成する方法は、導電物質をスパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）法にて膜を形成し、リフロー（ｒｅｆｌｏｗ）する方法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する方法、電気鍍金法（Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）により形成する方法のうちから選択されたいずれか一つの方法を用いることができる。電気鍍金法を用いる場合には、電解時に電流を流すためにシード層（ｓｅｅｄ ｌａｙｅｒ）を形成する必要がある。前述した単一導電膜の形成前に拡散防止膜を形成することができる。拡散防止膜の材料としては、Ｔａ，ＴａＮ，ＴｉＮ，ＷＮ，ＴａＣ，ＷＣ，ＴｉＳｉＮ，ＴａＳｉＮのうちから選択された少なくとも一つを使用することができ、形成方法としては、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）のうちから選択されたいずれか一つの方法を使用することができる。
【００９７】
次いで、図２１Ｃに示されたように、第２の層間絶縁膜１８０ｂを形成した後、局部配線からなるコンタクト補助パターン３００（６００）と接続するコンタクト１９０（４９０）を形成する。
【００９８】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００９９】
本発明は、ＣＭＯＳ素子が適用される半導体素子及びその製造方法に適用することができる。
【図面の簡単な説明】
【０１００】
【図１Ａ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｂ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｃ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｄ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｅ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｆ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｇ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図２】浅いトレンチ素子分離領域に起因する圧縮ストレスを示す断面図である。
【図３】本発明の第１の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図４Ａ】図３のＡ−Ａ’線に沿って切った断面図である。
【図４Ｂ】図３のＢ−Ｂ’線に沿って切った断面図である。
【図５】ＳｉＯＮで窒化物のモル比によるストレスを示すグラフである。
【図６】本発明の第１の実施形態によるＣＭＯＳ素子の変形例を示すレイアウト図である。
【図７】本発明の第１の実施形態によるＣＭＯＳ素子の他の変形例を示すレイアウト図である。
【図８】本発明の第２の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図９Ａ】図８のＡ−Ａ’線に沿って切った断面図である。
【図９Ｂ】図８のＢ−Ｂ’線に沿って切った断面図である。
【図１０】本発明の第３の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１１Ａ】図１０のＡ−Ａ’線に沿って切った断面図である。
【図１１Ｂ】図１０のＢ−Ｂ’線に沿って切った断面図である。
【図１２】ＳＴＩに起因する引張ストレスを示す断面図である。
【図１３】本発明の第４の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１４Ａ】図１３のＡ−Ａ’線に沿って切った断面図である。
【図１４Ｂ】図１３のＢ−Ｂ’線に沿って切った断面図である。
【図１５】本発明の第５の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１６Ａ】図１５のＡ−Ａ’線に沿って切った断面図である。
【図１６Ｂ】図１５のＡ−Ａ’線に沿って切った断面図である。
【図１７】本発明の第６の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１８Ａ】図１７のＡ−Ａ’線に沿って切った断面図である。
【図１８Ｂ】図１７のＢ−Ｂ’線に沿って切った断面図である。
【図１９Ａ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図１９Ｂ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図１９Ｃ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図１９Ｄ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図２０Ａ】本発明の第２及び第５の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンであるエピタキシャルパターン又はバッファポリパターン形成方法を説明するための断面図である。
【図２０Ｂ】本発明の第２及び第５の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンであるエピタキシャルパターン又はバッファポリパターン形成方法を説明するための断面図である。
【図２０Ｃ】本発明の第２及び第５の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンであるエピタキシャルパターン又はバッファポリパターン形成方法を説明するための断面図である。
【図２１Ａ】本発明の第３及び第６の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンである局部配線形成方法を説明するための断面図である。
【図２１Ｂ】本発明の第３及び第６の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンである局部配線形成方法を説明するための断面図である。
【図２１Ｃ】本発明の第３及び第６の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンである局部配線形成方法を説明するための断面図である。
【符号の説明】
【０１０１】
１００ 基板
１１０ ＳＴＩ
１１２ トレンチ領域
１１４ 絶縁性物質
１２０ ＮＭＯＳアクティブ領域
１３０ ＰＭＯＳアクティブ領域
１３０ａ 第１の幅領域
１３０ｂ 第２の幅領域
１４０ ゲート絶縁膜
１５０ ゲート
１５０ａ，１５０ｂ ゲートパターン
１５０ｓ ゲート側壁スペーサ
１５５，１５７，１６０，１６２，１７０，１７２ ソース／ドレーン領域
１７７ ＰＭＯＳチャネル
１７９ ＮＭＯＳチャネル
１８０ 層間絶縁膜
１８７ ゲート配線
１９０ コンタクト
１９５ ゲートコンタクト
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、より詳しくは、性能が向上されたＣＭＯＳ素子及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ素子は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを共に含む。ＮＭＯＳトランジスタの主キャリヤは電子であり、ＰＭＯＳトランジスタの主キャリヤは電子と正孔である。従って、ＣＭＯＳ素子の全体的な性能を実質的に向上させるためには、互いに相反する特性を持つ電子と正孔とを主キャリヤとして使用するＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を均衡に保たなければならない。
【０００３】
一般に、シリコンなどの半導体基板内における電子の移動度は、正孔の移動度より２〜２．５倍程度速いことが知られている。従って、従来のＣＭＯＳ素子の場合には、ＰＭＯＳトランジスタのチャネル幅のサイズをＮＭＯＳトランジスタのチャネル幅のサイズより２〜２．５倍程度広く形成していた。
【０００４】
それにも関わらず、ＣＭＯＳ素子では電子と正孔が外部から加えられる所定のストレスに対して互いに同一に反応せず、むしろ相反するように反応するので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能不均衡が発生する。従って、安定的にセッティングされた従来のＣＭＯＳ製造方法をそのまま適用しながらも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能不均衡を解消するための個別的な工程を必要とせずに、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能均衡を得ることによって、向上された性能を有するＣＭＯＳ素子の開発が要求されている。
【特許文献１】米国特許第５７６３９２６明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、性能が向上されたＣＭＯＳ素子を提供するところにある。
【０００６】
本発明の他の技術的課題は、性能が向上されたＣＭＯＳ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前述した技術的課題を達成するための本発明の一実施形態によるＣＭＯＳ素子は、第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第３の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ、を備える。
【０００８】
前述した技術的課題を達成するための本発明の他の実施形態によるＣＭＯＳ素子は、第１の幅を有する第１のアクティブ領域と、第１のアクティブ領域上に配列された第１のゲートと、第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、第１の幅より広い幅を有し、第１のアクティブ領域とオーバーラップされるコンタクト補助パターンと、を含む第１の導電型ＭＯＳトランジスタ、および、第１の幅より広い第２の幅を有する第２のアクティブ領域と、第２のアクティブ領域上に配列された第２のゲートと、第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ、を備える。
【０００９】
前述した他の技術的課題を達成するための本発明の一実施形態によるＣＭＯＳ素子の製造方法によれば、第１の幅領域と、第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、第１の幅より広い第３の幅を有する第２のアクティブ領域と、を形成した後、第１及び第２のアクティブ領域にそれぞれ第１の導電型ＭＯＳトランジスタ及び第２の導電型ＭＯＳトランジスタを形成する。
【００１０】
前述した他の技術的課題を達成するための本発明の他の実施形態によるＣＭＯＳ素子の製造方法によれば、第１の幅の第１のアクティブ領域と第１の幅より広い第２の幅を有する第２のアクティブ領域とを形成した後、第１及び第２のアクティブ領域上にそれぞれ第１及び第２のゲートを形成する。次いで第１の幅より広い幅を有し、第１のゲートによって露出された第１のアクティブ領域とオーバーラップされるコンタクト補助パターンを形成する。
【００１１】
その他の実施形態の具体的な事項は、詳細な説明及び図面に記載されている。
【発明の効果】
【００１２】
本発明の実施形態によるＣＭＯＳ素子は、浅いトレンチ素子分離領域によって、電子又は正孔の移動度のうちいずれか一つについてのみ有利に作用するストレスに対して選択的に対応して電子又は正孔移動度の不均衡を解消させることができるアクティブ領域を有する。従って、電子と正孔の移動度の均衡が得られて、ＣＭＯＳ素子の性能が向上される。
【発明を実施するための最良の形態】
【００１３】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。従って、実施形態では、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解析されることを避けるために具体的に説明しない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。さらには、「第１の導電型」と「第２の導電型」という用語は、Ｎ型又はＰ型のように互いに反対の導電型を示し、ここに説明されて例示される各実施形態はそれの相補的な実施形態も含む。
【００１４】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル領域は、アクティブ領域上に蒸着されるゲート絶縁膜とゲート膜質とから起因するストレス、ソース／ドレーン領域を構成する半導体物質の種類に応じるストレス、及び／又は、浅いトレンチ素子分離領域（以下、ＳＴＩという。）に起因するストレスなどを受ける。さらに、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）に起因するストレスは、電子の移動度を劣化させる圧縮ストレス（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）、或いは正孔の移動度を劣化させる引張ストレス（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）のいずれかである。以下、本発明の実施形態では、電子又は正孔の移動度のうちのいずれか一つについてのみ有利に作用するＳＴＩに起因するストレスを例示して、ストレスに選択的に対応することができるアクティブ領域を有することによって電子と正孔の移動度の均衡が得られるようにした、性能が向上されたＣＭＯＳ素子について開示する。しかしながら、ＳＴＩに起因するストレス以外にもこれと類似したストレスに対して選択的に柔軟に対応するために、本発明の実施形態によるＣＭＯＳ素子の構造を利用することができることは勿論である。本発明の好適な実施形態は、図１〜図２１Ｃを参照することによって、最もよく理解されることができるものである。
【００１５】
本発明の実施形態によるＣＭＯＳ素子は、ディジタル信号処理及び／又はデータ貯蔵のため広く使用される素子である。例えば、ＣＭＯＳ素子はロジック回路、高周波作動バイポーラトランジスタと共に実現されるＢｉＣＭＯＳ回路、完全ＣＭＯＳ型ＳＲＡＭセル回路などを実現することに広く適用される。ＣＭＯＳ素子が適用される例示的な回路が図１Ａ〜図１Ｇに示されている。図１Ａはインバータを、図１ＢはＮＡＮＤゲートを、図１Ｃ及び図１Ｄはプルアップ、プルダウン回路を、図１Ｅはバッファを、図１Ｆ及び図１Ｇは出力ドライバー回路をそれぞれ示す。当業者であれば、図１Ａ〜図１Ｇの回路以外の多様な回路に本発明のＣＭＯＳ素子が適用できることが分かる。例えば、図１Ａ〜図１ＧのようにＮＭＯＳ素子とＰＭＯＳ素子のゲートに同一信号が印加されるＣＭＯＳ素子を狭義のＣＭＯＳ素子と言うこともできるし、個別的なゲートによって駆動され、同一基板上に形成された個別的なＮＭＯＳ素子とＰＭＯＳ素子とを備える素子を広義のＣＭＯＳ素子と言うこともでき、広義のＣＭＯＳ素子にも後述する本発明の実施形態がそのまま適用できることは勿論である。
【００１６】
以下では、図１Ａのインバータを例にして、本発明に従う例示的なＣＭＯＳ素子の実施形態を説明する。
【００１７】
第１〜第３の実施形態は、ＳＴＩが電子の移動度を低下させる圧縮ストレス（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）をチャネル領域に加える場合のＣＭＯＳ素子に関する。図２に示されたように、ＳＴＩ３を充填する圧縮ストレス性物質又はＳＴＩ３の側壁に形成された圧縮ストレス性ライナー（図示せず）によって、ＳＴＩ３の形成後にアニール工程を経れば、ＳＴＩ３を構成する圧縮ストレス性物質又はライナーが矢印４の方向に膨張する。その結果、ＳＴＩ３によって規定されるアクティブ領域を構成する基板１も同様に圧縮ストレス５を受ける。したがって、チャネル領域９を構成する基板１の格子構造が縮小する。その結果、電子の移動は難しくなり、正孔の移動は良好になる。
【００１８】
従って、第１〜第３の実施形態では、ＮＭＯＳトランジスタのアクティブ領域の幅よりＰＭＯＳトランジスタアクティブ領域の全部又は一部の幅が狭くなるように設定して、ＳＴＩをＰＭＯＳチャネル領域には近づけ、反対にＳＴＩをＮＭＯＳチャネル領域からは遠くなるようにする。したがって、圧縮ストレスがＰＭＯＳチャネル領域に及ぶ影響とＮＭＯＳチャネル領域に及ぶ影響を異なるようにして電子と正孔移動度の均衡を得ることによって、全体的には性能が向上されたＣＭＯＳ素子を実現する。
【００１９】
図３は、本発明の第１の実施形態によるＣＭＯＳ素子のレイアウト図であり、図４Ａと図４Ｂは、それぞれ図３のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００２０】
図３〜図４Ｂを参照すれば、基板１００内に形成されたＳＴＩ１１０によってＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３９が規定されている。
【００２１】
ＳＴＩ１１０は、基板１００内に所定の深さに形成されたトレンチ領域１１２を埋め込む絶縁性物質１１４を含む。絶縁性物質１１４としては、基板１００に圧縮性ストレスをｘ軸方向、例えばチャネル方向に加えることができる物質を用いることができる。例えば、ＴＥＯＳ−０３系ＰＥＣＶＤ酸化物（ＴＥＯＳ−０３ ｂａｓｅｄ ＰＥＣＶＤ ｏｘｉｄｅ）、ＳｉＨ４系ＰＥＣＶＤ酸化物（ＳｉＨ４ ｂａｓｅｄ ＰＥＣＶＤ ｏｘｉｄｅ）又は高密度プラズマ酸化物（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ｏｘｉｄｅ）などを用いることができる。又は、図５に示されたように、窒化物のモル（ｍｏｌｅ）比が０．０５以下であるＳｉＯＮもまた圧縮性ストレスを加える物質を用いることができる。
【００２２】
再び、図３〜図４Ｂを参照すれば、ＰＭＯＳアクティブ領域１３０は、第１の幅ＷＡＰ１領域１３０ａと、コンタクト１９０の形成領域になる第２の幅ＷＡＰ２領域１３０ｂとからなる少なくとも一つの多幅（ｍｕｌｔｉｗｉｄｔｈ）アクティブ領域対を含む。ＮＭＯＳアクティブ領域１２０は、第１の幅ＷＡＰ１より広い第３の幅ＷＡＮを有する。第２の幅ＷＡＰ２と第３の幅ＷＡＮは実質的に同一であってもよい。
【００２３】
ゲート１５０は、ゲート絶縁膜１４０上に形成され、図３に示されたように、ＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０上に共用に配列されて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタに同一信号を印加することができる。また、図６に示されたように、ＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０にゲートパターン１５０ａ，１５０ｂがそれぞれ独立的に配列され、別途のゲートコンタクト１９５を通じて一つのゲート配線１９７に連結して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタに同一信号を印加することもできる。
【００２４】
ＰＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０内に形成された拡張（ｅｘｔｅｎｓｉｏｎ）ソース／ドレーン領域１５５と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０内に形成された深い（ｄｅｅｐ）ソース／ドレーン領域１６０とからなるソース／ドレーン領域１７０を含む。
【００２５】
ＮＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された拡張ソース／ドレーン領域１５７と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された深いソース／ドレーン領域１６２とからなるソース／ドレーン領域１７２を含む。
【００２６】
ソース／ドレーンコンタクト１９０は、層間絶縁膜１８０内に形成される。
【００２７】
ｘ軸方向、例えばチャネル方向に圧縮性ストレスを加える、ＰＭＯＳチャネル１７７の場合、ＳＴＩ１１０と近い反面、ＮＭＯＳチャネル１７９の場合、ＳＴＩ１１０と遠いので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を全て向上させることができる。
【００２８】
さらには、ＰＭＯＳチャネル１７７に及ぶ圧縮性ストレスが正孔の移動度を顕著に向上させて電子と正孔の移動度の差異を相殺させることができる程度であれば、図７に示されたように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのチャネル幅を決定するＮＭＯＳアクティブ領域１２０の長さＬＡＮとＰＭＯＳアクティブ領域１３０の長さＬＡＰとを同一にしてＣＭＯＳ素子の面積を効果的に縮小させることもできる。
【００２９】
図８は、本発明の第２の実施形態によるＣＭＯＳ素子のレイアウト図であり、図９Ａと図９Ｂはそれぞれ図８のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００３０】
図８〜図９Ｂを参照すれば、基板１００内に形成されたＳＴＩ１１０によってＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０’が規定されている。ＳＴＩ１１０は、第１の実施形態で説明したような圧縮ストレス性物質から構成される。
【００３１】
ＰＭＯＳアクティブ領域の幅ＷＡＰが、ＰＭＯＳアクティブ領域１３０’の全長手方向にかけてＮＭＯＳアクティブ領域１２０の幅ＷＡＮより狭い。従って、ＰＭＯＳアクティブ領域の幅ＷＡＰは、ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０を形成するためには不十分である。従って、ＰＭＯＳアクティブ領域１３０’上に形成され、隣接するＳＴＩ１１０上に延びて形成されたコンタクト補助パターン２００をさらに含む。コンタクト補助パターン２００は、エピタキシャルパターン又はバッファポリパターンを用いることができる。図面には、コンタクト補助パターン２００がＰＭＯＳアクティブ領域１３０’上にのみ形成されたものを示したが、ＮＭＯＳアクティブ領域１２０上にも形成することができる。
【００３２】
ＰＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０’内に形成された拡張ソース／ドレーン領域１５５と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてコンタクト補助パターン２００とＰＭＯＳアクティブ領域１３０’内に形成された隆起した（ｅｌｅｖａｔｅｄ）深いソース／ドレーン領域１６０からなるソース／ドレーン領域１７０を含む。場合によっては、深いソース／ドレーン領域１６０は、コンタクト補助パターン２００の形成前にＰＭＯＳアクティブ領域１３０’内にのみ形成されることもできる。
【００３３】
ＮＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された拡張ソース／ドレーン領域１５７と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された深いソース／ドレーン領域１６２とからなるソース／ドレーン領域１７２を含む。
【００３４】
ゲート１５０の上面には、コンタクト補助パターン２００の形成時にゲート１５０の上面を保護するためのキャッピング絶縁膜１５２をさらに含むことができる。
【００３５】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、コンタクト補助パターン２００上の層間絶縁膜１８０内に形成されており、コンタクト補助パターン２００を通じてソース／ドレーン領域１７０と接続されている。
【００３６】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、ＮＭＯＳアクティブ領域１２０上の層間絶縁膜１８０内に形成されており、ソース／ドレーン領域１７２と接続されている。
【００３７】
図１０は、本発明の第３の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１１Ａと図１１Ｂは、それぞれ図１０のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００３８】
図１０〜図１１Ｂを参照すれば、基板１００内に形成されたＳＴＩ１１０によってＮＭＯＳアクティブ領域１２０とＰＭＯＳアクティブ領域１３０’’が規定されている。ＳＴＩ１１０は、第１の実施形態で説明したような圧縮性物質から構成される。
【００３９】
第２の実施形態と同様に、ＰＭＯＳアクティブ領域１３０’’の幅ＷＡＰが、アクティブ領域１３０’’の全長手方向にかけてＮＭＯＳアクティブ領域１２０の幅ＷＡＮより狭い。従って、ＰＭＯＳアクティブ領域の幅ＷＡＰは、ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０を形成するためには不十分である。従って、ＰＭＯＳアクティブ領域１３０’’上に形成され、隣接するＳＴＩ１１０上に延びて形成されたコンタクト補助パターン３００をさらに含む。コンタクト補助パターン３００は、局部配線３００を用いることができる。また、コンタクト補助パターン３００は、第１の層間絶縁膜１８０ａ内に形成されたダマシン局部配線を用いることができる。ダマシン局部配線は、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−ａｌｌｏｙ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）からなる群から選択された少なくともいずれか一つから構成されることができる。低抵抗の観点で、銅ダマシン局部配線が効果的である。図面には、コンタクト補助パターン３００がＰＭＯＳアクティブ領域１３０’’上にのみ形成されたものを示したが、ＮＭＯＳアクティブ領域１２０上にも形成することができる。
【００４０】
従って、ＰＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０’’内に形成された拡張ソース／ドレーン領域１５５と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域１３０’’内に形成され、コンタクト補助パターン３００と接続する深いソース／ドレーン領域１６０からなるソース／ドレーン領域１７０を含む。
【００４１】
ＮＭＯＳトランジスタは、ゲート１５０と、ゲート１５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された拡張ソース／ドレーン領域１５７と、ゲート１５０とゲート側壁スペーサ１５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域１２０内に形成された深いソース／ドレーン領域１６２からなるソース／ドレーン領域１７２を含む。
【００４２】
ゲート１５０の上面には、バッファポリパターン又は局部配線３００の形成時にゲート１５０の上面を保護するためのキャッピング絶縁膜１５２をさらに含むことができる。
【００４３】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、局部配線３００上の第２の層間絶縁膜１８０ｂ内に形成されており、コンタクト補助パターン３００を通じてソース／ドレーン領域１７０と接続されている。
【００４４】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト１９０は、ＮＭＯＳアクティブ領域１２０上の第１及び第２の層間絶縁膜１８０ａ，１８０ｂ内に形成されており、ソース／ドレーン領域１７２と接続されている。
【００４５】
以下で説明する第４〜第６の実施形態は、ＳＴＩが電子の移動度の向上を可能にする引張性ストレス（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）をチャネル領域に加える場合のＣＭＯＳ素子に関するものである。
【００４６】
図１２に示されたように、引張ストレスを加える物質でＳＴＩ３を形成するか、或いはＳＴＩ３の形成後に、アニール工程を経れば、ＳＴＩ３を充填する引張ストレス物質が矢印１４の方向に収縮される。その結果、ＳＴＩ３によって規定されるアクティブ領域を構成する基板１もまた引張ストレス１５を受ける。従って、チャネル領域９を構成する基板１の格子構造が離れた状態になる。その結果、正孔の移動は難しくなり、電子の移動は良好になる。
【００４７】
従って、第４〜第６の実施形態では、ＰＭＯＳトランジスタのアクティブ領域の幅よりＮＭＯＳトランジスタアクティブ領域の幅が狭くなるようにしてＳＴＩがＮＭＯＳチャネル領域には近くなるようにし、反対にＳＴＩがＰＭＯＳチャネル領域からは遠くなるようにする。従って、引張ストレスがＮＭＯＳチャネル領域に及ぶ影響とＰＭＯＳチャネル領域に及ぶ影響を異なるようにして電子と正孔移動度の均衡を得ることによって、全体的には性能が向上されたＣＭＯＳ素子を実現する。第４〜第６の実施形態は、ＳＴＩを構成する物質を変更することによって、第１〜第３の実施形態のＮＭＯＳとＰＭＯＳとを互いに置換した構造で具現される。
【００４８】
図１３は、本発明の第４の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１４Ａと図１４Ｂは、それぞれ図１３のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００４９】
図１３〜図１４Ｂを参照すれば、基板４００内に形成されたＳＴＩ４１０によってＮＭＯＳアクティブ領域４２０とＰＭＯＳアクティブ領域４３０が規定されている。
【００５０】
ＳＴＩ４１０は、基板４００内に所定の深さに形成されたトレンチ４１２の側壁に沿って形成されたライナー４１３と、トレンチ４１２とを埋め込む絶縁性物質４１４を含む。絶縁性物質４１４としては、基板４００に引張ストレスをｘ軸方向、例えばチャネル方向に加えることができる物質を用いることができる。例えば、ＴＥＯＳ−０３系ＣＶＤ酸化物（ＴＥＯＳ−０３ ｂａｓｅｄ ＣＶＤ ｏｘｉｄｅ）を用いることができる。又は図５に示されたように、窒化物のモル比が０．０５以上であるＳｉＯＮもまた引張ストレスを加える物質を用いることもできる。
【００５１】
再び、図１３〜図１４Ｂを参照すれば、ＮＭＯＳアクティブ領域４２０は、第１の幅ＷＡＮ１領域４２０ａと、コンタクト４９０の形成領域になる第２の幅ＷＡＮ２領域４２０ｂとからなる少なくとも一つの多幅アクティブ領域対を含む。ＰＭＯＳアクティブ領域４３０は、第１の幅ＷＡＮ１より広い第３の幅ＷＡＰを有する。第２の幅ＷＡＮ２と第３の幅ＷＡＰは実質的に同一であってもよい。
【００５２】
ゲート４５０は、ゲート絶縁膜４４０を介在してＮＭＯＳアクティブ領域４２０とＰＭＯＳアクティブ領域４３０上に共用に配列されてＣＭＯＳ素子を構成するか、或いは図６を参照して説明したように、ＮＭＯＳアクティブ領域４２０とＰＭＯＳアクティブ領域４３０にゲートパターンがそれぞれ独立的に配列され、別途のゲートコンタクトを通じて一つのゲート配線に連結されることもできる。
【００５３】
ＰＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された拡張ソース／ドレーン領域４５５と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された深いソース／ドレーン領域４６０からなるソース／ドレーン領域４７０を含む。
【００５４】
ＮＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０内に形成された深いソース／ドレーン領域４６２からなるソース／ドレーン領域４７２を含む。
【００５５】
ソース／ドレーンコンタクト４９０は、層間絶縁膜４８０内に形成される。
【００５６】
ｘ軸方向、例えばチャネル方向に引張ストレスを加える、ＮＭＯＳチャネル７９４の場合、ＳＴＩ４１０と近い反面、ＰＭＯＳチャネル４７７の場合、ＳＴＩ４１０と遠いので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの性能を全て向上させることができる。
【００５７】
図１５は、本発明の第５の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１６Ａと図１６Ｂは、それぞれ図１５のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００５８】
図１５〜図１６Ｂを参照すれば、基板４００内に形成されたＳＴＩ４１０によってＮＭＯＳアクティブ領域４２０’とＰＭＯＳアクティブ領域４３０が規定されている。ＳＴＩ４１０は、第４の実施形態で説明したような引張ストレス性物質から構成される。
【００５９】
第５の実施形態は、第４の実施形態とは違って、ＮＭＯＳアクティブ領域の幅ＷＡＮがＮＭＯＳアクティブ領域４２０’の全長手方向にかけてＰＭＯＳアクティブ領域４３０の幅ＷＡＰより狭い。従って、ＮＭＯＳアクティブ領域の幅ＷＡＮは、ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０が形成されるためには不十分である。従って、ＮＭＯＳアクティブ領域４２０’上に形成され、隣接するＳＴＩ４１０上に延びて形成されたコンタクト補助パターン５００をさらに含む。コンタクト補助パターン５００としては、エピタキシャルパターン又はバッファポリパターンを用いることができる。図面には、コンタクト補助パターン５００がＮＭＯＳアクティブ領域４２０’上にのみ形成されたものを示したが、ＰＭＯＳアクティブ領域４３０上にも形成することができる。
【００６０】
ＰＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された深いソース／ドレーン領域４６０からなるソース／ドレーン領域４７０を含む。
【００６１】
ＮＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０’内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてコンタクト補助パターン５００とＮＭＯＳアクティブ領域４２０’内に形成された隆起した（ｅｌｅｖａｔｅｄ）深いソース／ドレーン領域４６２からなるソース／ドレーン領域４７２を含む。場合によっては、深いソース／ドレーン領域４６２はコンタクト補助パターン５００の形成前にＮＭＯＳアクティブ領域４２０’内にのみ形成されることもできる。
【００６２】
ゲート４５０の上面には、コンタクト補助パターン５００の形成時にゲート４５０の上面を保護するためのキャッピング絶縁膜４５２をさらに含むことができる。
【００６３】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、ＰＭＯＳアクティブ領域４３０上の層間絶縁膜４８０内に形成されており、ソース／ドレーン領域４７０と接続されている。
【００６４】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、コンタクト補助パターン５００上の層間絶縁膜４８０内に形成されており、コンタクト補助パターン５００を通じてソース／ドレーン領域４７２と接続されている。
【００６５】
図１７は、本発明の第６の実施形態によるＣＭＯＳ素子のレイアウト図であり、図１８Ａと図１８Ｂは、それぞれ図１７のＡ−Ａ’及びＢ−Ｂ’線に沿って切った断面図である。
【００６６】
図１７〜図１８Ｂを参照すれば、基板４００内に形成されたＳＴＩ４１０によって、ＮＭＯＳアクティブ領域４２０’’とＰＭＯＳアクティブ領域４３０が規定されている。ＳＴＩ４１０は、第４の実施形態で説明したような引張ストレス性物質から構成される。
【００６７】
第５の実施形態と同様に、ＮＭＯＳアクティブ領域４２０’’の幅ＷＡＮがアクティブ領域４２０’’の全長手方向にかけてＰＭＯＳアクティブ領域４３０の幅ＷＡＰより狭い。従って、ＮＭＯＳアクティブ領域の幅ＷＡＮは、ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０が形成されるためには不十分である。従って、ＮＭＯＳアクティブ領域４２０’’上に形成され、隣接したＳＴＩ４１０上に延びて形成されたコンタクト補助パターン６００をさらに含む。コンタクト補助パターン６００としては、第１の層間絶縁膜４８０ａ内に形成された局部配線を用いることができる。図面には、コンタクト補助パターン６００がＮＭＯＳアクティブ領域４２０’’上にのみ形成されたものを示したが、ＰＭＯＳアクティブ領域４３０上にも形成することができる。
【００６８】
従って、ＮＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０’’内に形成された拡張ソース／ドレーン領域４５７と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＮＭＯＳアクティブ領域４２０’’内に形成され、コンタクト補助パターン６００と接続する深いソース／ドレーン領域４６２からなるソース／ドレーン領域４７２を含む。
【００６９】
ＰＭＯＳトランジスタは、ゲート４５０と、ゲート４５０の幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された拡張ソース／ドレーン領域４５５と、ゲート４５０とゲート側壁スペーサ４５０ｓの幅と面一になるように配置されてＰＭＯＳアクティブ領域４３０内に形成された深いソース／ドレーン領域４６０からなるソース／ドレーン領域４７０を含む。
【００７０】
ゲート４５０の上面には、コンタクト補助パターン６００の形成時にゲート１５０の上面を保護するためのキャッピング絶縁膜１５２をさらに含むことができる。
【００７１】
ＮＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、コンタクト補助パターン６００上の第２の層間絶縁膜４８０ｂ内に形成されており、コンタクト補助パターン６００を通じてソース／ドレーン領域４７２と接続されている。
【００７２】
ＰＭＯＳトランジスタのソース／ドレーンコンタクト４９０は、ＰＭＯＳアクティブ領域４３０上の第１及び第２の層間絶縁膜４８０ａ，４８０ｂ内に形成されており、ソース／ドレーン領域４７０と接続されている。
【００７３】
以下では、本発明に従うＣＭＯＳ素子を製造する方法を説明する。ＣＭＯＳ素子の製造のためによく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解析されることを避けるために具体的に説明しない。各図面で図面符号は、第１〜第３の実施形態（第４〜第６の実施形態）で示すものと同一である。
【００７４】
図１９Ａ〜図１９Ｄは、本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【００７５】
先ず、図１９Ａを参照すれば、半導体基板１００（４００）上にＳＴＩが形成される領域を露出させるマスクパターン１０４を形成する。マスクパターン１０４としては、熱酸化膜パターン１０１と窒化膜パターン１０２の積層構造を用いることができる。後続工程でＳＴＩに充填される物質が圧縮ストレス性物質である場合には、第１〜第３の実施形態のレイアウト（図３、図７、図８、図１０）を使用し、引張ストレス性物質である場合には第４〜第６の実施形態のレイアウト（図１３、図１５、図１７）を使用してマスクパターン１０４を形成する。マスクパターン１０４をエッチングマスクとして使用して基板１００（４００）を異方性乾式エッチングして活性領域を規定するトレンチ１１２（４１２）を形成する。トレンチ１１２（４１２）は、埋め込み時にボイドが形成されない縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）に形成することが好ましい。
【００７６】
図１９Ｂを参照すれば、トレンチ１１２（４１２）の内壁に沿ってライナー１１３を形成してトレンチ１１２（４１２）の内壁を保護する。ライナー１１３としては、熱酸化膜単独又は熱酸化膜と窒化膜の積層膜を用いることができる。次いで、トレンチ１１２（４１２）の内部に絶縁物質１１４（４１４）を埋め込む。圧縮ストレス性物質を埋め込もうとする場合には、ＴＥＯＳガスとオゾンとを反応ガスとして使用するＰＥＣＶＤ法を用いてＴＥＯＳ−０３系ＰＥＣＶＤ酸化物を形成するか、或いはＳｉＨ４と酸素を反応ガスとして使用するＰＥＣＶＤ法を用いてＳｉＨ４系ＰＥＣＶＤ酸化物を形成するか、或いはＳｉＨ４と酸素とを反応ガスとして使用し、不活性ガス（例えば、Ａｒガス）をスパッタリングガスとして使用する高密度プラズマ（ＨＤＰ）法を用いて高密度プラズマ酸化物を形成することができる。又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用するＬＰＣＶＤ法を用いて窒化物のモル比が０．０５以下であるＳｉＯＮ膜（図５参考）を形成することもできる。
【００７７】
反対に、引張ストレス性物質を埋め込もうとする場合には、ＴＥＯＳガスとオゾンとを反応ガスとして使用するＣＶＤ法を用いてＴＥＯＳ−０３系ＣＶＤ酸化物を形成するか、或いは前述したＬＰＣＶＤ法を使用して窒化物のモル比が０．０５以上であるＳｉＯＮ膜（図５参考）を形成することもできる。
【００７８】
図１９Ｃを参照すれば、絶縁物質１１４（４１４）の上部表面をマスクパターン１０４の上部表面と実質的に同一なレベルに平坦化する。例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又はエッチバック（ｅｔｃｈ ｂａｃｋ）を使用して平坦化することができる。
【００７９】
図１９Ｄを参照すれば、マスクパターン１０４を除去して第１〜第６の実施形態によるＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）とＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）を規定するＳＴＩ１１０（４１０）を形成する。マスクパターン１０４の窒化膜パターン１０２は、燐酸ストリップを適用して除去し、熱酸化膜パターン１０３はＨＦやＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を用いて除去する。
【００８０】
以後、ＣＭＯＳ素子を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを形成する工程は、当業者によって他の具体的な形態で多様に進行されることができ、下記で説明する工程は一例に過ぎない。したがって、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの形成工程は図面を参照せず説明する。
【００８１】
ＳＴＩ１１０（４１０）の形成前又は後に選択的にウェル形成を進行することができる。次いで、酸化膜、熱的成長されたシリコン二酸化膜、窒化膜、酸窒化膜、シルク、ポリイミド、高誘電率物質などの絶縁膜を形成する。高誘電率物質としてはＡｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ハフニウムシリケート、ジルコニウムシリケート又はこれらの組合膜などが使用されることができる。続けて、絶縁膜上にポリシリコン（ｐｏｌｙ−Ｓｉ）、Ｓｉ−Ｇｅ、Ｇｅ又はこれらの積層膜からなる導電膜を形成した後、導電膜及び絶縁膜をパターニングしてゲート１５０（４５０）及びゲート絶縁膜１４０（４４０）を形成する。選択的にＮＭＯＳゲートとＰＭＯＳゲート１５０（４５０）にそれぞれＮ型及びＰ型不純物を注入することができる。また、ゲート１５０（４５０）のシリサイド化を進行することもできる。そして、ゲート１５０（４５０）の上面にはキャッピング絶縁膜１５２（４５２）をさらに形成することもできる。
【００８２】
次いで、ゲート１５０（４５０）をマスクとしてイオン注入を実施して拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）を形成する。ＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）には、Ｎ型不純物、例えばＡｓを注入することができ、ＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）にはＰ型不純物、例えばＢが注入されることができる。
【００８３】
また、選択的にチャネルの長さが短くなることによるパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）の現象を防止するために拡張ソース／ドレーン領域形成用不純物と反対のタイプの不純物を注入するハローイオン注入を実施することができる。ＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）には、Ｐ型不純物、例えばＢを注入することができ、ＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）には、Ｎ型不純物、例えばＡｓが注入されることができる。
【００８４】
次いで、ゲート側壁スペーサ１５０ｓ（４５０ｓ）を形成する。続けて、ゲート１５０（４５０）及びスペーサ１５０ｓ（４５０ｓ）をマスクとしてイオン注入を実施して深いソース／ドレーン領域１６０（４６０），１６２（４６２）を形成する。ＮＭＯＳアクティブ領域１２０（４２０，４２０’，４２０’’）には、Ｎ型不純物、例えばＡｓを注入することができ、ＰＭＯＳアクティブ領域１３０，１３０’，１３０’’（４３０）には、Ｐ型不純物、例えばＢが注入されることができる。この際、不純物の濃度及びイオン注入エネルギーは、拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）の形成のためのイオン注入時の不純物の濃度及びイオン注入エネルギーより大きいようにする。
【００８５】
次いで、ソース／ドレーン領域１７０（４７０），１７２（４７２）及び／又はゲート１５０（４５０）のシリサイド化工程を進行することができる。
【００８６】
シリサイド化工程が完了された基板の全面に層間絶縁膜１８０（４８０）を形成した後、パターニング工程を通じてソース／ドレーンコンタクト１９０（４９０）の形成工程を進行する。
【００８７】
第１及び第４の実施形態の場合には、前述したＮＭＯＳ及びＰＭＯＳトランジスタの製造方法によって進行すればＣＭＯＳ素子を完成することができる。
【００８８】
第２及び第５の実施形態の場合には、エピタキシャルパターン又はバッファポリパターンからなるコンタクト補助パターン２００（５００）の形成のために次の工程をさらに必要とする。
【００８９】
図２０Ａに示されたように、拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）が形成されている基板１００（４００）の全面に非選択的エピタキシー工程を実施してエピタキシャル層を形成するか、或いはＣＶＤ工程によってバッファポリ層を形成してコンタクト補助パターン層１９９（４９９）を形成する。非選択的エピタキシー工程を実施するためにゲート１５０（４５０）の上面にはキャッピング絶縁膜１５２（４５２）が形成されていることが好ましい。非選択的エピタキシー工程はＳｉＨ２Ｃｌ２又はＳｉＨ４を前駆体（ｐｒｅｃｕｒｓｏｒ）として使用するＲＰＣＶＤ（Ｒｅｄｕｃｅｄ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はＳｉ２Ｈ６を前駆体として使用するＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって進行することができる。
【００９０】
続けて、図２０Ｂに示されたように、コンタクト補助パターン層１９９（４９９）をパターニングしてコンタクト補助パターン２００（５００）を形成する。第２の実施形態の場合には、ＰＭＯＳアクティブ領域１３０’と隣接するＳＴＩ１１０の領域の一部にのみコンタクト補助パターン２００が残るようにパターニングし、第４の実施形態の場合には、ＮＭＯＳアクティブ領域４２０’と隣接するＳＴＩ４１０の領域の一部にのみコンタクト補助パターン５００が残るようにパターニングする。図面には示さないが、工程によって第２の実施形態の場合には、ＮＭＯＳアクティブ領域１２０上にもコンタクト補助パターン２００を形成することができ、第４の実施形態の場合には、ＰＭＯＳアクティブ領域４３０上にもコンタクト補助パターン５００を形成することができる。
【００９１】
次いで、図２０Ｃに示されたように、ゲート１５０（４５０）及びスペーサ１５０ｓ（４５０ｓ）をマスクとしてイオン注入を実施してコンタクト補助パターン２００（５００）とアクティブ領域１３０’（４２０’）内に深いソース／ドレーン領域１６０（４６２）を形成する。この際、コンタクト補助パターン２００（５００）は、深いソース／ドレーン領域１６０（４６２）をできるだけ浅く形成させるように機能をする。
【００９２】
勿論場合によっては、コンタクト補助パターン２００（５００）の形成前に深いソース／ドレーン領域１６０（４６２）を形成し、コンタクト補助パターン２００（５００）を形成した後、コンタクト補助パターン２００（５００）にイオンを注入して導電性を帯びさせることもできる。
【００９３】
以後、層間絶縁膜１８０（４８０）を形成した後、コンタクト補助パターン２００（５００）と接続するコンタクト１９０（４９０）を形成する。
【００９４】
第３及び第６の実施形態の場合には、局部配線からなるコンタクト補助パターン３００（６００）の形成のために次の工程を必要とする。
【００９５】
図２１Ａに示されたように、拡張ソース／ドレーン領域１５５（４５５），１５７（４５７）及び深いソース／ドレーン領域１６０（４６２）が形成されている基板１００（４００）の全面に第１の層間絶縁膜１４０ａを形成する。後続工程で実施されるＣＭＰ工程の終了点を得るために第１の層間絶縁膜１８０ａの上部にＣＭＰストッパー層をさらに形成することもできる。次いで、第１の層間絶縁膜１８０ａをパターニングして局部配線が形成される配線領域１８２を形成する。配線領域１８２は、第３の実施形態の場合には、ＰＭＯＳアクティブ領域１３０’’と隣接するＳＴＩ１１０の領域を露出させる領域であることができ、第６の実施形態の場合には、ＮＭＯＳアクティブ領域４２０’’と隣接するＳＴＩ４１０の領域を露出させる領域でありうる。図面には示さないが、工程によっては、第３の実施形態の場合には、ＮＭＯＳアクティブ領域１２０を露出させる配線領域１８２も形成することができ、第６の実施形態の場合にはＰＭＯＳアクティブ領域４３０を露出させる配線領域１８２も形成することもできる。
【００９６】
続けて、図２１Ｂを参照すれば、配線領域１８２を充填する導電膜を形成した後、平坦化してコンタクト補助パターンである局部配線３００（６００）を形成する。導電膜は、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌ−ａｌｌｏｙ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）及びモリブデン（Ｍｏ）からなる群から選択された少なくともいずれか一つから構成されることができる。そして、導電膜を形成する方法は、導電物質をスパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）法にて膜を形成し、リフロー（ｒｅｆｌｏｗ）する方法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する方法、電気鍍金法（Ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）により形成する方法のうちから選択されたいずれか一つの方法を用いることができる。電気鍍金法を用いる場合には、電解時に電流を流すためにシード層（ｓｅｅｄ ｌａｙｅｒ）を形成する必要がある。前述した単一導電膜の形成前に拡散防止膜を形成することができる。拡散防止膜の材料としては、Ｔａ，ＴａＮ，ＴｉＮ，ＷＮ，ＴａＣ，ＷＣ，ＴｉＳｉＮ，ＴａＳｉＮのうちから選択された少なくとも一つを使用することができ、形成方法としては、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）のうちから選択されたいずれか一つの方法を使用することができる。
【００９７】
次いで、図２１Ｃに示されたように、第２の層間絶縁膜１８０ｂを形成した後、局部配線からなるコンタクト補助パターン３００（６００）と接続するコンタクト１９０（４９０）を形成する。
【００９８】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００９９】
本発明は、ＣＭＯＳ素子が適用される半導体素子及びその製造方法に適用することができる。
【図面の簡単な説明】
【０１００】
【図１Ａ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｂ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｃ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｄ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｅ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｆ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図１Ｇ】本発明に従うＣＭＯＳ素子が適用される例示的な回路である。
【図２】浅いトレンチ素子分離領域に起因する圧縮ストレスを示す断面図である。
【図３】本発明の第１の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図４Ａ】図３のＡ−Ａ’線に沿って切った断面図である。
【図４Ｂ】図３のＢ−Ｂ’線に沿って切った断面図である。
【図５】ＳｉＯＮで窒化物のモル比によるストレスを示すグラフである。
【図６】本発明の第１の実施形態によるＣＭＯＳ素子の変形例を示すレイアウト図である。
【図７】本発明の第１の実施形態によるＣＭＯＳ素子の他の変形例を示すレイアウト図である。
【図８】本発明の第２の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図９Ａ】図８のＡ−Ａ’線に沿って切った断面図である。
【図９Ｂ】図８のＢ−Ｂ’線に沿って切った断面図である。
【図１０】本発明の第３の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１１Ａ】図１０のＡ−Ａ’線に沿って切った断面図である。
【図１１Ｂ】図１０のＢ−Ｂ’線に沿って切った断面図である。
【図１２】ＳＴＩに起因する引張ストレスを示す断面図である。
【図１３】本発明の第４の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１４Ａ】図１３のＡ−Ａ’線に沿って切った断面図である。
【図１４Ｂ】図１３のＢ−Ｂ’線に沿って切った断面図である。
【図１５】本発明の第５の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１６Ａ】図１５のＡ−Ａ’線に沿って切った断面図である。
【図１６Ｂ】図１５のＡ−Ａ’線に沿って切った断面図である。
【図１７】本発明の第６の実施形態によるＣＭＯＳ素子のレイアウト図である。
【図１８Ａ】図１７のＡ−Ａ’線に沿って切った断面図である。
【図１８Ｂ】図１７のＢ−Ｂ’線に沿って切った断面図である。
【図１９Ａ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図１９Ｂ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図１９Ｃ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図１９Ｄ】本発明の実施形態によるＣＭＯＳ素子を構成するＳＴＩを形成する方法を説明するための断面図である。
【図２０Ａ】本発明の第２及び第５の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンであるエピタキシャルパターン又はバッファポリパターン形成方法を説明するための断面図である。
【図２０Ｂ】本発明の第２及び第５の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンであるエピタキシャルパターン又はバッファポリパターン形成方法を説明するための断面図である。
【図２０Ｃ】本発明の第２及び第５の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンであるエピタキシャルパターン又はバッファポリパターン形成方法を説明するための断面図である。
【図２１Ａ】本発明の第３及び第６の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンである局部配線形成方法を説明するための断面図である。
【図２１Ｂ】本発明の第３及び第６の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンである局部配線形成方法を説明するための断面図である。
【図２１Ｃ】本発明の第３及び第６の実施形態によるＣＭＯＳ素子を構成するコンタクト補助パターンである局部配線形成方法を説明するための断面図である。
【符号の説明】
【０１０１】
１００ 基板
１１０ ＳＴＩ
１１２ トレンチ領域
１１４ 絶縁性物質
１２０ ＮＭＯＳアクティブ領域
１３０ ＰＭＯＳアクティブ領域
１３０ａ 第１の幅領域
１３０ｂ 第２の幅領域
１４０ ゲート絶縁膜
１５０ ゲート
１５０ａ，１５０ｂ ゲートパターン
１５０ｓ ゲート側壁スペーサ
１５５，１５７，１６０，１６２，１７０，１７２ ソース／ドレーン領域
１７７ ＰＭＯＳチャネル
１７９ ＮＭＯＳチャネル
１８０ 層間絶縁膜
１８７ ゲート配線
１９０ コンタクト
１９５ ゲートコンタクト
【特許請求の範囲】
【請求項１】
第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、
前記第１のアクティブ領域上に配列された第１のゲートと、
前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ；および
前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、
前記第２のアクティブ領域上に配列された第２のゲートと、
前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；
を備えることを特徴とするＣＭＯＳ素子。
【請求項２】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに圧縮ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項３】
前記圧縮ストレス型絶縁物は、ＴＥＯＳ−０３系ＰＥＣＶＤ酸化物、ＳｉＨ４系ＰＥＣＶＤ酸化物、高密度プラズマ酸化物、又は、窒化物のモル比が０．０５以下であるシリコン酸窒化物であることを特徴とする請求項２に記載のＣＭＯＳ素子。
【請求項４】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに引張ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項５】
前記引張ストレス性絶縁物は、ＴＥＯＳ−０３系ＣＶＤ酸化物、又は、窒化物のモル比が０．０５以上であるシリコン酸窒化物であることを特徴とする請求項４に記載のＣＭＯＳ素子。
【請求項６】
前記第２の幅と前記第３の幅は、同一であることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項７】
前記第１のゲートと前記第２のゲートは、同一信号が印加されることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項８】
第１の幅を有する第１のアクティブ領域と、
前記第１のアクティブ領域上に配列された第１のゲートと、
前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、
前記第１の幅より広い幅を有し、前記第１のアクティブ領域とオーバーラップされるコンタクト補助パターンと、を含む第１の導電型ＭＯＳトランジスタ；および
前記第１の幅より広い第２の幅を有する第２のアクティブ領域と、
前記第２のアクティブ領域上に配列された第２のゲートと、
前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；
を備えることを特徴とするＣＭＯＳ素子。
【請求項９】
前記コンタクト補助パターンは、エピタキシャルパターン、バッファポリパターン又は局部配線であることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１０】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに圧縮ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１１】
前記圧縮ストレス性絶縁物は、ＴＥＯＳ−０３系ＰＥＣＶＤ酸化物、ＳｉＨ４系ＰＥＣＶＤ酸化物、高密度プラズマ酸化物、又は、窒化物のモル比が０．０５以下であるシリコン酸窒化物であることを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１２】
前記コンタクト補助パターンは、エピタキシャルパターン又はバッファポリパターンであり、
前記Ｐ型ＭＯＳトランジスタは、前記エピタキシャルパターン又は前記バッファポリパターン上に形成されるとともに前記エピタキシャルパターン又は前記バッファポリパターンを通じて前記Ｐ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１３】
前記コンタクト補助パターンは、局部配線であり、
前記Ｐ型ＭＯＳトランジスタは、前記局部配線上に形成されるとともに前記局部配線を通じて前記Ｐ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１４】
前記Ｎ型ＭＯＳトランジスタは、前記第２のアクティブ領域上に形成されるとともに前記Ｎ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１５】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに引張ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１６】
前記引張ストレス性絶縁物は、ＴＥＯＳ−０３系ＣＶＤ酸化物、又は、窒化物のモル比が０．０５以上であるシリコン酸窒化物であることを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項１７】
前記コンタクト補助パターンは、エピタキシャルパターン又はバッファポリパターンであり、
前記Ｎ型ＭＯＳトランジスタは、前記エピタキシャルパターン又は前記バッファポリパターン上に形成されるとともに前記エピタキシャルパターン又は前記バッファポリパターンを通じて前記Ｎ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項１８】
前記コンタクト補助パターンは、局部配線であり、
前記Ｎ型ＭＯＳトランジスタは、前記局部配線上に形成されるとともに前記局部配線を通じて前記Ｎ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項１９】
前記Ｐ型ＭＯＳトランジスタは、前記第２のアクティブ領域上に形成されるとともに前記Ｐ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項２０】
前記第１のゲートと前記第２のゲートは、同一信号が印加されることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項２１】
（ａ）第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、を形成する段階；および
（ｂ）前記第１及び第２のアクティブ領域にそれぞれ第１の導電型ＭＯＳトランジスタ及び第２の導電型ＭＯＳトランジスタを形成する段階；
を備えることを特徴とするＣＭＯＳ素子の製造方法。
【請求項２２】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに圧縮ストレス性物質を埋め込む段階；
を含むことを特徴とする請求項２１に記載のＣＭＯＳ素子の製造方法。
【請求項２３】
前記圧縮ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用し、不活性ガスをスパッタリングガスとして使用する高密度プラズマ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以下になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項２２に記載のＣＭＯＳ素子の製造方法。
【請求項２４】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに引張ストレス性物質を埋め込む段階；
を含むこと
を特徴とする請求項２１に記載のＣＭＯＳ素子の製造方法。
【請求項２５】
前記引張ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＣＶＤ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以上になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項２４に記載のＣＭＯＳ素子の製造方法。
【請求項２６】
（ａ）第１の幅を有する第１のアクティブ領域と前記第１の幅より広い第２の幅を有する第２のアクティブ領域とを形成する段階；
（ｂ）前記第１及び第２のアクティブ領域上にそれぞれ第１及び第２のゲートを形成する段階；および
（ｃ）前記第１の幅より広い幅を有し、前記第１のゲートによって露出された前記第１のアクティブ領域とオーバーラップされるコンタクト補助パターンを形成する段階；
を備えることを特徴とするＣＭＯＳ素子の製造方法。
【請求項２７】
前記段階（ｃ）の前又は後に、前記第１及び第２のアクティブ領域にそれぞれ第１の導電型及び第２の導電型ソース／ドレーン領域を形成する段階をさらに含むことを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項２８】
前記コンタクト補助パターンは、エピタキシャルパターン、バッファポリパターン又は局部配線で形成することを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項２９】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに圧縮ストレス性物質を埋め込む段階；
を含むことを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項３０】
前記圧縮ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用し、不活性ガスをスパッタリングガスとして使用する高密度プラズマ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以下になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項２９に記載のＣＭＯＳ素子の製造方法。
【請求項３１】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに引張ストレス性物質を埋め込む段階；
を含むことを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項３２】
前記引張ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＣＶＤ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以上になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項３１に記載のＣＭＯＳ素子の製造方法。
【請求項１】
第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、
前記第１のアクティブ領域上に配列された第１のゲートと、
前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、を含む第１の導電型ＭＯＳトランジスタ；および
前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、
前記第２のアクティブ領域上に配列された第２のゲートと、
前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；
を備えることを特徴とするＣＭＯＳ素子。
【請求項２】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに圧縮ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項３】
前記圧縮ストレス型絶縁物は、ＴＥＯＳ−０３系ＰＥＣＶＤ酸化物、ＳｉＨ４系ＰＥＣＶＤ酸化物、高密度プラズマ酸化物、又は、窒化物のモル比が０．０５以下であるシリコン酸窒化物であることを特徴とする請求項２に記載のＣＭＯＳ素子。
【請求項４】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに引張ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項５】
前記引張ストレス性絶縁物は、ＴＥＯＳ−０３系ＣＶＤ酸化物、又は、窒化物のモル比が０．０５以上であるシリコン酸窒化物であることを特徴とする請求項４に記載のＣＭＯＳ素子。
【請求項６】
前記第２の幅と前記第３の幅は、同一であることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項７】
前記第１のゲートと前記第２のゲートは、同一信号が印加されることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項８】
第１の幅を有する第１のアクティブ領域と、
前記第１のアクティブ領域上に配列された第１のゲートと、
前記第１のアクティブ領域内に形成された第１の導電型ソース／ドレーン領域と、
前記第１の幅より広い幅を有し、前記第１のアクティブ領域とオーバーラップされるコンタクト補助パターンと、を含む第１の導電型ＭＯＳトランジスタ；および
前記第１の幅より広い第２の幅を有する第２のアクティブ領域と、
前記第２のアクティブ領域上に配列された第２のゲートと、
前記第２のアクティブ領域内に形成された第２の導電型ソース／ドレーン領域と、を含む第２の導電型ＭＯＳトランジスタ；
を備えることを特徴とするＣＭＯＳ素子。
【請求項９】
前記コンタクト補助パターンは、エピタキシャルパターン、バッファポリパターン又は局部配線であることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１０】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに圧縮ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１１】
前記圧縮ストレス性絶縁物は、ＴＥＯＳ−０３系ＰＥＣＶＤ酸化物、ＳｉＨ４系ＰＥＣＶＤ酸化物、高密度プラズマ酸化物、又は、窒化物のモル比が０．０５以下であるシリコン酸窒化物であることを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１２】
前記コンタクト補助パターンは、エピタキシャルパターン又はバッファポリパターンであり、
前記Ｐ型ＭＯＳトランジスタは、前記エピタキシャルパターン又は前記バッファポリパターン上に形成されるとともに前記エピタキシャルパターン又は前記バッファポリパターンを通じて前記Ｐ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１３】
前記コンタクト補助パターンは、局部配線であり、
前記Ｐ型ＭＯＳトランジスタは、前記局部配線上に形成されるとともに前記局部配線を通じて前記Ｐ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１４】
前記Ｎ型ＭＯＳトランジスタは、前記第２のアクティブ領域上に形成されるとともに前記Ｎ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１０に記載のＣＭＯＳ素子。
【請求項１５】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記第１のアクティブ領域と前記第２のアクティブ領域は、基板内に形成されているとともに引張ストレス性絶縁物が埋め込まれたトレンチ素子分離領域によって規定されていることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項１６】
前記引張ストレス性絶縁物は、ＴＥＯＳ−０３系ＣＶＤ酸化物、又は、窒化物のモル比が０．０５以上であるシリコン酸窒化物であることを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項１７】
前記コンタクト補助パターンは、エピタキシャルパターン又はバッファポリパターンであり、
前記Ｎ型ＭＯＳトランジスタは、前記エピタキシャルパターン又は前記バッファポリパターン上に形成されるとともに前記エピタキシャルパターン又は前記バッファポリパターンを通じて前記Ｎ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項１８】
前記コンタクト補助パターンは、局部配線であり、
前記Ｎ型ＭＯＳトランジスタは、前記局部配線上に形成されるとともに前記局部配線を通じて前記Ｎ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項１９】
前記Ｐ型ＭＯＳトランジスタは、前記第２のアクティブ領域上に形成されるとともに前記Ｐ型ソース／ドレーン領域と接続するコンタクトをさらに含むことを特徴とする請求項１５に記載のＣＭＯＳ素子。
【請求項２０】
前記第１のゲートと前記第２のゲートは、同一信号が印加されることを特徴とする請求項８に記載のＣＭＯＳ素子。
【請求項２１】
（ａ）第１の幅領域と、該第１の幅より広い第２の幅領域を有するとともにコンタクト形成領域になる少なくとも一つの多幅アクティブ領域対と、を含む第１のアクティブ領域と、前記第１の幅より広い第３の幅を有する第２のアクティブ領域と、を形成する段階；および
（ｂ）前記第１及び第２のアクティブ領域にそれぞれ第１の導電型ＭＯＳトランジスタ及び第２の導電型ＭＯＳトランジスタを形成する段階；
を備えることを特徴とするＣＭＯＳ素子の製造方法。
【請求項２２】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに圧縮ストレス性物質を埋め込む段階；
を含むことを特徴とする請求項２１に記載のＣＭＯＳ素子の製造方法。
【請求項２３】
前記圧縮ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用し、不活性ガスをスパッタリングガスとして使用する高密度プラズマ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以下になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項２２に記載のＣＭＯＳ素子の製造方法。
【請求項２４】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに引張ストレス性物質を埋め込む段階；
を含むこと
を特徴とする請求項２１に記載のＣＭＯＳ素子の製造方法。
【請求項２５】
前記引張ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＣＶＤ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以上になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項２４に記載のＣＭＯＳ素子の製造方法。
【請求項２６】
（ａ）第１の幅を有する第１のアクティブ領域と前記第１の幅より広い第２の幅を有する第２のアクティブ領域とを形成する段階；
（ｂ）前記第１及び第２のアクティブ領域上にそれぞれ第１及び第２のゲートを形成する段階；および
（ｃ）前記第１の幅より広い幅を有し、前記第１のゲートによって露出された前記第１のアクティブ領域とオーバーラップされるコンタクト補助パターンを形成する段階；
を備えることを特徴とするＣＭＯＳ素子の製造方法。
【請求項２７】
前記段階（ｃ）の前又は後に、前記第１及び第２のアクティブ領域にそれぞれ第１の導電型及び第２の導電型ソース／ドレーン領域を形成する段階をさらに含むことを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項２８】
前記コンタクト補助パターンは、エピタキシャルパターン、バッファポリパターン又は局部配線で形成することを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項２９】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに圧縮ストレス性物質を埋め込む段階；
を含むことを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項３０】
前記圧縮ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用するＰＥＣＶＤ法、ＳｉＨ４と酸素とを反応ガスとして使用し、不活性ガスをスパッタリングガスとして使用する高密度プラズマ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以下になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項２９に記載のＣＭＯＳ素子の製造方法。
【請求項３１】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であるＣＭＯＳ素子であり、
前記段階（ａ）は、
前記基板内に前記第１及び第２のアクティブ領域を規定するトレンチを形成する段階；および
前記トレンチに引張ストレス性物質を埋め込む段階；
を含むことを特徴とする請求項２６に記載のＣＭＯＳ素子の製造方法。
【請求項３２】
前記引張ストレス性物質を埋め込む段階は、
ＴＥＯＳガスとオゾンとを反応ガスとして使用するＣＶＤ法、又は、ジクロロシランとアンモニア及び窒酸を反応ガスとして使用し、形成物質内の窒化物のモル比が０．０５以上になるようにするＬＰＣＶＤ法によって進行することを特徴とする請求項３１に記載のＣＭＯＳ素子の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８Ａ】
【図１８Ｂ】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【公開番号】特開２００６−４９９０３（Ｐ２００６−４９９０３Ａ）
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願番号】特願２００５−２２３２５５（Ｐ２００５−２２３２５５）
【出願日】平成１７年８月１日（２００５．８．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年２月１６日（２００６．２．１６）
【国際特許分類】
【出願日】平成１７年８月１日（２００５．８．１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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