【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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【課題】ピッティング不良が抑制され、簡単な工程を通じて形成することができる高性能の半導体素子の製造方法を提供する。
【解決手段】半導体基板にゲート電極を形成する段階と、ゲート電極に側壁スペーサを形成する段階と、側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、トレンチ内にＳｉＧｅ混晶層を形成する段階と、ＳｉＧｅ混晶層上にシリコン層を形成する段階と、シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用してシリコン層の一部をエッチチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有する。キャッピング層を含むことによって半導体素子でホールの移動度が高まる。キャッピング層内のピッティング不良が減少することによって半導体素子の特性が良好になる。 （もっと読む）

【課題】リソグラフィを用いて形成される半導体装置を高性能化させる。
【解決手段】互いに同じ材質からなる第１導体パターンＰＥ１および第１ダミー導体パターンＤＭ１を含む第１の層Ｌ１と、第２導体パターンＰＥ２を含む第２の層Ｌ２とがシリコン基板ＳＵＢ１上に積層されている。第２導体パターンＰＥ２は、第１導体パターンＰＥ１または第１の層Ｌ１より下層の導電部と、コンタクトプラグＣＰ１によって電気的に接続されている。第１ダミー導体パターンＤＭ１のうち、コンタクトプラグＣＰ１と重なる部分には、それよりも断面積の大きい孔部ＨＬ１が形成されている。そして、コンタクトプラグＣＰ１は孔部ＨＬ１内を通って配置されることで、第１ダミー導体パターンＤＭ１と接触しないようにして形成されている。 （もっと読む）

【課題】１メモリセルが６トランジスタを有するＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避できる半導体記憶装置及びその製造方法を提供する。
【解決手段】１メモリセルが第１及び第２ドライバトランジスタ（ＤＴｒ１、ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）並びに第１及び第２ロードトランジスタ（ＬＴＲ１，ＬＴｒ２）の６トランジスタを有するＳＲＡＭにおいて第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクト（Ｃｂ，Ｃｎ，Ｃｗ）の径より大きく形成された構成とする。 （もっと読む）

【課題】チャネル領域に応力を印加しつつ、基板やソース／ドレイン領域においてリーク電流の発生が効果的に抑制された半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の不純物を含み、素子形成領域１７０を有する半導体基板１０１と、素子形成領域１７０上にゲート絶縁膜１３２を挟んで形成されたゲート電極１２５と、ゲート電極１２５の両側方に形成され、第２導電型の不純物を含むソース／ドレイン領域１５０とを備える。素子形成領域１７０のうちゲート電極の両側方に位置する領域には、半導体基板１０１の主面に対して傾いた半導体単結晶のファセット面を露出させる側壁を有し、コーナー部が丸められたリセス１３０が形成されており、ソース／ドレイン領域１５０は、リセス１３０に埋め込まれたシリコン混晶で構成されている。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】nチャネルおよびp型チャネルトランジスタに用いられる層構造を提供する。
【解決手段】nチャネルトランジスタを製作するのに用いる層構造を含む。層構造は、伝導帯底E_C1を有する第１の半導体層、離散正孔準位H₀を有する第２の半導体層、第１と第２の半導体層との間に配置された広バンドギャップ半導体バリア層、第１の半導体層の上方に配置されたゲート誘電体層、およびゲート誘電体層の上方に配置されたゲート金属層を含み、離散正孔準位H₀は、伝導帯底E_C1の下方に位置され、ゲート金属層にゼロバイアスが供給される。 （もっと読む）

【課題】ＭＩＳトランジスタに適当なしきい値電圧が与えられる一方、抵抗素子はシリコン膜からなる抵抗体層の異常成長を抑制して、シリコン膜の膜厚を安定化する。
【解決手段】半導体装置は、半導体基板１０の上部に形成された素子分離領域１２によって囲まれた第１の活性領域１０ａ、第１の活性領域の上に形成された第１の高誘電体膜１４ａを有する第１のゲート絶縁膜２７ａ、及び第１のゲート絶縁膜の上に形成された第１のゲート電極２８ａとを有する第１導電型の第１のＭＩＳトランジスタ１ａと、素子分離領域の上に形成された第２の高誘電体膜１４ｘ、及び該第２の高誘電体膜の上に形成されたシリコンからなる抵抗体層２０ｘを有する抵抗素子１ｘとを備えている。第１の高誘電体膜と第２の高誘電体膜とは、互いに同一の高誘電体材料からなり、第１の高誘電体膜は第１の調整用金属を含み、第２の高誘電体膜は第１の調整用金属を含まない。 （もっと読む）

【課題】高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、逆短チャネル効果の発生を防止して高性能化を実現する。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。 （もっと読む）

【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

【課題】 置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供する。
【解決手段】本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成する段階、前記エッチング停止層が露出するまで前記絶縁層を除去する段階、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックする段階、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する段階、前記絶縁層が露出するまで前記金属層を除去する段階、および前記金属層を所定の深さでエッチバックする段階を含む。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を備える半導体装置の閾値電圧を適切に制御すること。
【解決手段】半導体装置の形成方法は、仕事関数メタルを含むダミーメタルゲート層をベース絶縁膜の直上に形成することと、アニーリングによって仕事関数メタルをベース絶縁膜中に拡散させることと、ウェットエッチングによってダミーメタルゲート層を除去することと、ベース絶縁膜２１１、２１２上に高誘電率ゲート絶縁膜２１３、２１３を形成することと、高誘電率ゲート絶縁膜２１３上にメタルゲート２１４、２１５を形成することと、を含む。 （もっと読む）

【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。
【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。
【解決手段】低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、エクステンション層６１を形成する。そして、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成し、ゲート電極５１〜５４の側面においてはシリコン酸化膜ＯＸ２をオフセットサイドウォールとして使用し、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、ボロンをイオン注入により比較的低濃度に導入して、エクステンション層６２となるＰ型不純物層６２１を形成する。 （もっと読む）

【課題】工数の増加を招くことなく、更には、特性劣化を抑止して高品質の製品を供給することができる半導体素子の製造方法を提供する。
【解決手段】画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ^＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。 （もっと読む）