ＭＩＳＦＥＴ及びその製造方法
【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非対称な横方向二重拡散構造を有するＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
【背景技術】
【０００２】
非対称な横方向二重拡散構造を有するＭＩＳＦＥＴまたはＭＩＳＦＥＴの一種であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、その効率的な構造、高いブレークダウン電圧、低いオン抵抗率等により、電力制御エレクトロニクス分野で広く採用されている。以下、当該ＭＯＳＦＥＴをソース・ドレインが対称な構造を有するＭＯＳＦＥＴと区別して“ＡＬＤＭＯＳＦＥＴ（Ａｓｙｍｍｅｔｒｉｃ Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）”と称する。ＡＬＤＭＯＳＦＥＴは、一般的なＣＭＯＳプロセスとの互換性から、制御用ロジック回路とともに集積回路化される。一般的に、ＡＬＤＭＯＳＦＥＴは、外部負荷に対して大電流を供給する出力ドライバとして用いられる。ＡＬＤＭＯＳＦＥＴは、出力電流能力が２〜３Ａ以下の場合には、制御回路と同一集積回路内に搭載されるのが通常である。一方、駆動電流が上記より大きい場合、出力トランジスタを集積回路外にオフチップで設ける方がコスト的に効果的となる。
【０００３】
ＤＣ−ＤＣスイッチングコンバータの場合、インダクタ等の外付け素子のサイズを縮小できることから、できるだけ高いスイッチング周波数で動作させるのが好ましい。例えば、スイッチング周波数を１０倍にすれば、インダクタの値は１０分の１に小さくでき、装置のサイズ及びコストを低減できる。
【０００４】
しかしながら、動作周波数の増加は、大きなトランジスタ（ＡＬＤＭＯＳＦＥＴ）のスイッチング速度によって制限される。また、スイッチング速度は、主にＡＬＤＭＯＳＦＥＴのゲート・ドレイン間の大きなオーバラップ寄生容量Ｃｇｄによって制限される。よって、１〜３ＧＨｚの高周波帯域では、オーバラップ寄生容量Ｃｇｄを低減し、オフセット型のＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ：低濃度ドープドレイン）を用いた高周波ＡＬＤＭＯＳＦＥＴが使用される（下記の非特許文献１参照）。尚、当該高周波ＡＬＤＭＯＳＦＥＴの電気的性能は、ＬＤＤ領域の長さ及びトランジスタのトランスコンダクタンスによって定まる。
【０００５】
従来のＡＬＤＭＯＳＦＥＴの基本的な構造を、図７の素子断面図に示す。ＡＬＤＭＯＳＦＥＴは、以下の非対称構造に特徴がある。即ち、ＡＬＤＭＯＳＦＥＴでは、ソース領域４１はゲート電極４０に隣接して自己整合的に形成されるのに対して、高濃度ドープされたドレイン領域４２は、比較的長い距離の同じ導電型の低濃度ドープされたドレイン領域（ＬＤＤ領域）４３を介して、ゲート電極４０から離間して形成される。当該ＬＤＤ領域は、ドリフト領域とも呼ばれ、トランジスタが高印加電圧に耐え得るように設計される。
【０００６】
図８（ａ）に、図１に示すＬＤＤ領域の長さ（ＬＤＤ長）Ｌｄとトランジスタ速度の目安となる遷移周波数ｆＴの関係を、図８（ｂ）に、ＬＤＤ長Ｌｄとソース・ドレイン間のブレークダウン電圧ＢＶｄｓｓの関係を夫々示す。トランジスタの設計に当たっては、電源動作電圧の最大値を考慮して設定されたブレークダウン電圧ＢＶｄｓｓが保証されるようにＬＤＤ長Ｌｄが選択される。また、製造可能性を考慮して、最小のブレークダウン電圧ＢＶｄｓｓを確保すべく、ＬＤＤ長Ｌｄの設計にマージンが付加される。図８に示すように、ＬＤＤ長Ｌｄを長くすれば、トランジスタ速度が低下する。それ故、ＬＤＤ長Ｌｄを最小にしたＡＬＤＭＯＳＦＥＴの実現が望まれる。
【０００７】
ＬＤＤ長Ｌｄを制御可能とする種々のトランジスタ構造が開発されている（例えば、下記の特許文献１〜３参照）。特許文献１（Ｆｉｇ．１５Ａ参照）には、図９に示す素子構造が開示されている。図９では、フォトレジスト５０を用いてＮ＋イオン注入を行い高濃度ドープドレイン領域４２が形成される様子が示されており、ＬＤＤ長Ｌｄはフォトマスクで規定される。
【０００８】
特許文献２（Ｆｉｇ．２Ｃ参照）には、図１０に示す自己整合ＬＤＤ構造が開示されている。図１０に示す構造では、高濃度ドープドレイン領域４２が、ゲート電極層６０とフォトレジスト６１を用いて規定されるため、ＬＤＤ長Ｌｄはゲート電極層６０のパターニングで規定される。
【０００９】
特許文献３（図１（Ｂ）参照）には、図１１に示す素子構造が開示されている。図１１に示す構造では、ＬＤＤ長Ｌｄはソース側とドレイン側で非対称なサイドウォールスペーサ７０，７１のドレイン側のサイドウォールスペーサ７０の幅で規定される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許５５４１１２５号明細書
【特許文献２】米国特許６６６０６０３号明細書
【特許文献３】特開２００９−２７２４２６号公報
【非特許文献】
【００１１】
【非特許文献１】Ｋ．Ｅ．Ｅｈｗａｌｄ ｅｔ ａｌ．， “Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ＲＦ ＬＤＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ５ｎｍ ｇａｔｅ ｏｘｉｄｅ ｉｎ ａ ０．２５ｕｍ ＳｉＧｅ：Ｃ ＢｉＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００１，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐｐ．４０．４．１−４０．４．４．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１〜３に開示された従来のＡＬＤＭＯＳＦＥＴの素子構造では、中耐圧且つ高周波動作用途に対して、以下の問題がある。特許文献１に開示された素子構造では、ＬＤＤ領域が自己整合的でないため、ＬＤＤ長Ｌｄは、ゲート電極４０と高濃度ドープドレイン領域４２間の長さであり、制御性が悪く、結果として電気特性のバラツキが生じ、最大動作周波数の低下を招く。また、特許文献２に開示された素子構造では、低濃度の不純物イオン注入領域（ドレイン領域の延長部分）がゲート電極形成前にＮウェルとして形成されているため、ゲート電極のオーバラップによる寄生容量が大きく存在し、高周波動作が阻害される。更に、特許文献３に開示された素子構造では、ドレイン側のサイドウォールスペーサ７０の幅を調整することで、ＬＤＤ長Ｌｄを調整可能であるが、その範囲は、最大でも０．３μｍ程度である。従って、２０Ｖ程度のブレークダウン電圧ＢＶｄｓｓを実現するためには、ＬＤＤ長Ｌｄとして０．８〜１．０μｍ程度が要求されるため、当該素子構造では、中耐圧用途には適用できない。
【００１３】
本発明は、上記の問題点に鑑みてなされたもので、その目的は、ゲート電極のオーバラップによる寄生容量を低減でき、ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散構造を有するＭＩＳＦＥＴを提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、非対称な横方向二重拡散構造を有するＭＩＳＦＥＴの製造方法であって、第１導電型の基板またはウェル領域の上方にゲート絶縁膜を介してゲート電極を形成する工程と、前記基板またはウェル領域に第２導電型の不純物イオン注入によりドレイン領域を形成する工程と、前記基板またはウェル領域の上方に前記ゲート電極が形成されるゲート電極領域と前記ドレイン領域を少なくとも覆い、前記ゲート電極領域と前記ドレイン領域の間が開口したマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして自己整合的に、前記マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入により前記ドレイン領域より低濃度のＬＤＤ拡散領域を形成する工程と、前記基板またはウェル領域の前記ゲート電極を挟んで前記ドレイン領域の反対側の領域に第２導電型の不純物イオン注入により前記ＬＤＤ拡散領域より高濃度のソース領域を形成する工程と、を有することを第１の特徴とするＭＩＳＦＥＴ製造方法を提供する。
【００１５】
更に、上記第１の特徴のＭＩＳＦＥＴ製造方法は、前記マスクパターン層を形成する工程において、前記マスクパターン層をゲート電極材料で形成し、前記ゲート電極領域上の前記マスクパターン層を前記ゲート電極として形成することを第２の特徴とする
【００１６】
更に、上記第２の特徴のＭＩＳＦＥＴ製造方法は、前記ドレイン領域を形成する工程の後、前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程を実行し、前記ＬＤＤ拡散領域を形成する工程の後、前記ソース領域を形成する工程を実行することを第３の特徴とする。
【００１７】
更に、上記第３の特徴のＭＩＳＦＥＴ製造方法は、前記ドレイン領域を形成する工程において、前記ドレイン領域上の前記ゲート絶縁膜を除去した後に、前記第２導電型の不純物イオン注入を行い、前記マスクパターン層を形成する工程において、前記ドレイン領域上の前記マスクパターン層を前記ドレイン領域と接続するドレイン電極として形成することを第４の特徴とする。
【００１８】
更に、上記第２の特徴のＭＩＳＦＥＴ製造方法は、前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程、及び、前記ＬＤＤ拡散領域を形成する工程の後に、前記マスクパターン層の開口部を所定のマスク材料で充填する工程と、前記ドレイン領域上の前記マスクパターン層を除去する工程と、前記ドレイン領域を形成する工程を順番に実行し、前記ドレイン領域を形成する工程の後、前記ソース領域を形成する工程を実行することを第５の特徴とする。
【００１９】
更に、上記第１の特徴のＭＩＳＦＥＴ製造方法は、前記マスクパターン層を形成する工程において、前記マスクパターン層を所定の第１マスク材料で形成し、前記ＬＤＤ拡散領域を形成する工程の後、前記マスクパターン層の開口部を所定の第２マスク材料で充填する工程を実行し、前記第２マスク材料で充填する工程の後、前記ゲート電極を形成する工程を、前記ゲート電極領域上の前記第１マスク材料を選択的に除去して、前記第１マスク材料を除去した後の前記ゲート電極領域上の開口部内に前記ゲート電極材料を充填して実行し、前記ゲート電極を形成する工程の後、前記ドレイン領域上の前記第１マスク材料を除去して、前記ドレイン領域を形成する工程を実行し、前記ドレイン領域を形成する工程の後、前記第２マスク材料を除去してから、前記ソース領域を形成する工程を実行することを第６の特徴とする。
【００２０】
更に、上記第６の特徴のＭＩＳＦＥＴ製造方法は、前記第１マスク材料がシリコン窒化膜で、前記第２マスク材料がシリコン酸化膜であることを第７の特徴とする。
【００２１】
更に、本発明は、非対称な横方向二重拡散構造を有する第１タイプのＭＩＳＦＥＴと、対称な横方向二重拡散構造を有する前記第１タイプのＭＩＳＦＥＴと同じ導電型の第２タイプのＭＩＳＦＥＴを、上記第１乃至第７の何れかの特徴のＭＩＳＦＥＴ製造方法を用いて、同一基板上に同時に作製することを第８の特徴とするＭＩＳＦＥＴ製造方法を提供する。
【００２２】
更に、上記第８の特徴のＭＩＳＦＥＴ製造方法は、前記ゲート電極を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ゲート電極を同時に形成し、前記ＬＤＤ拡散領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ＬＤＤ拡散領域を同時に形成し、前記ソース領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴのソース領域と前記第２タイプのＭＩＳＦＥＴのドレイン領域とソース領域を同時に形成することを第９の特徴とする。
【００２３】
更に、本発明は、非対称な横方向二重拡散構造を有するＭＩＳＦＥＴであって、第１導電型の基板またはウェル領域と、前記基板またはウェル領域の上方にゲート絶縁膜を介して形成されたゲート電極と、前記基板またはウェル領域に形成された第２導電型の不純物拡散領域からなるドレイン領域と、前記ドレイン領域上に前記ゲート電極と同じ電極材料で形成され、前記ドレイン領域上に形成された前記ゲート絶縁膜の開口部を介して前記ドレイン領域と接続するドレイン電極と、前記基板またはウェル領域の前記ゲート電極と前記ドレイン電極間の領域に形成された前記ドレイン領域より低濃度の第２導電型の不純物拡散領域からなるＬＤＤ拡散領域と、前記基板またはウェル領域の前記ゲート電極を挟んで前記ＬＤＤ拡散領域の反対側の領域に形成された前記ＬＤＤ拡散領域より高濃度の第２導電型の不純物拡散領域からなるソース領域と、を備えることを特徴とするＭＩＳＦＥＴを提供する。
【発明の効果】
【００２４】
上記特徴のＭＩＳＦＥＴ製造方法によれば、ゲート電極が形成されるゲート電極領域とドレイン領域を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層をマスクとして用いて自己整合的に、マスクパターン層で覆われていない領域に低濃度の不純物イオン注入を行ってＬＤＤ拡散領域を形成するため、ＬＤＤ拡散領域の長さは、マスクパターン層のゲート電極領域とドレイン領域間の開口部の長さによって精度良く調整可能となり、ゲート電極とＬＤＤ拡散領域間のオーバラップ寄生容量も低減される。その結果、トランジスタの電気的特性の制御性が向上して、製品歩留まりの向上も図れる。更に、ＬＤＤ拡散領域の長さを精度良く調整できることによって、ＬＤＤ拡散領域の長さに対する設計マージンを抑制でき、結果として、トランジスタの動作周波数の高周波化が図れ、当該トランジスタを用いた製品の小型化及び低コスト化が図れる。
【００２５】
第２乃至第５の特徴のＭＩＳＦＥＴ製造方法では、マスクパターン層が、ゲート電極材料で形成され、ゲート電極領域上のマスクパターン層がゲート電極として形成されため、ゲート電極とＬＤＤ拡散領域間の自己整合性が担保される。一方、第６及び第７の特徴のＭＩＳＦＥＴ製造方法では、マスクパターン層は、ゲート電極材料以外の第１マスク材料で形成され、ＬＤＤ拡散領域がマスクパターン層に対し自己整合的に形成された後、ゲート電極領域上のマスクパターン層（第１マスク材料）がゲート電極材料と置換されてゲート電極となるため、ゲート電極とＬＤＤ拡散領域間の自己整合性が担保される。
【００２６】
第８及び第９の特徴のＭＩＳＦＥＴ製造方法では、非対称な横方向二重拡散構造を有する第１タイプのＭＩＳＦＥＴを出力ドライバとして用い、対称な横方向二重拡散構造を有する第２タイプのＭＩＳＦＥＴを制御回路用のトランジスタとして用いて、出力ドライバと制御回路を同一基板の集積回路上に、同時に作製することができ、製造コストの低廉化が図れる。
【００２７】
上記特徴のＭＩＳＦＥＴによれば、上記マスクパターン層がゲート電極とドレイン電極によって実現されるため、上記同様に、ＬＤＤ拡散領域の長さが精度良く調整可能となり、トランジスタの電気的特性の制御性が向上して、製品歩留まりの向上も図れる。更に、ＬＤＤ拡散領域の長さに対する設計マージンを抑制でき、結果として、トランジスタの動作周波数の高周波化が図れ、当該トランジスタを用いた製品の小型化及び低コスト化が図れる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図２】本発明の第２実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図３】本発明の第３実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図４】本発明の第４実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図５】本発明の第５実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図６】本発明の第６実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図７】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの基本的な断面構造を示す断面図
【図８】ＬＤＤ長と遷移周波数の関係、及び、ＬＤＤ長とソース・ドレイン間のブレークダウン電圧の関係を示す図
【図９】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの断面構造の一例を示す断面図
【図１０】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの断面構造の他の一例を示す断面図
【図１１】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの断面構造の他の一例を示す断面図
【発明を実施するための形態】
【００２９】
本発明のＭＩＳＦＥＴ製造方法（以下、適宜「本発明方法」と称す）及び当該製造方法で製造されたＭＩＳＦＥＴの各実施形態につき、図面を参照して説明する。
【００３０】
本発明方法は、上述のように、ゲート電極が形成されるゲート電極領域とドレイン領域を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口した同一層でなるマスクパターン層を形成し、当該マスクパターン層で覆われていない領域に低濃度の不純物イオン注入を行って当該マスクパターン層に対して自己整合的にＬＤＤ拡散領域を形成する点に特徴があり、当該特徴によって、ＬＤＤ拡散領域の長さ（ＬＤＤ長）を精度良く調整できるという効果を奏する。ところで、当該マスクパターン層は、ゲート電極と同一層で構成することもでき、また、ゲート電極を形成する前のＬＤＤ拡散領域を形成するためだけの犠牲層（最終的に削除される層）として構成することも可能である。従って、当該マスクパターン層の構成方法によって、幾通りかの実施形態が存在する。
【００３１】
以下の第１及び第２実施形態では、マスクパターン層がゲート電極と同一層で形成され、以下の第３実施形態では、マスクパターン層が犠牲層で形成される場合を説明する。
【００３２】
また、第１乃至第３実施形態の何れにおいても、本発明方法は、第１導電型の基板またはウェル領域の上方にゲート絶縁膜を介してゲート電極を形成する工程（ゲート形成工程）と、前記基板またはウェル領域に第２導電型の不純物イオン注入によりドレイン領域を形成する工程（ドレイン形成工程）と、マスクパターン層を形成する工程（マスクパターン形成工程）と、ＬＤＤ拡散領域を形成する工程（ＬＤＤ形成工程）と、前記基板またはウェル領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程（ソース形成工程）を有する点で共通するが、第１及び第２実施形態では、ゲート形成工程とマスクパターン形成工程が同時に実行され、第３実施形態では、ゲート形成工程とマスクパターン形成工程は夫々別個に実行される。
【００３３】
更に、以下の各実施形態では、Ｎチャネル型のＡＬＤＭＯＳＦＥＴを例に、つまり、第１導電型がＰ型で、第２導電型がＮ型の場合を例に、製造方法及び素子構造を説明するが、以下で説明する導電型を反転して同様の処理を行えば、Ｐチャネル型のＡＬＤＭＯＳＦＥＴにも適用可能であることは明らかである。
【００３４】
［第１実施形態］
図１に、第１実施形態における本発明方法の主たる製造工程途中におけるトランジスタの断面構造を示す。また、図１（ｆ）は、ゲート電極５、ＬＤＤ拡散領域６、ドレイン領域７、ソース領域８が形成されＭＯＳＦＥＴとして完成した状態の断面構造を示す。尚、以下の各断面図において、要部を強調表示しているため、各部の寸法比は実際に製造された素子の寸法比とは必ずしも一致しない。
【００３５】
先ず、図１（ａ）に示すように、シリコン基板内に、Ｐ型ウェル１、素子分離領域２、及び、ゲート絶縁膜３を公知の手法によって形成する（ステップ＃１０）。本実施形態では、素子分離領域２として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を想定し、ゲート絶縁膜３として、二酸化シリコン、または、二酸化シリコンと窒化シリコンの混合物の使用を想定する。素子分離領域２及びゲート絶縁膜３の上記具体例に関しては、他の実施形態についても同様である。その後、ゲート絶縁膜３の表面を保護するためのポリシリコン保護膜４を公知の手法によって全面に堆積する。ポリシリコン保護層４の膜厚は、例えば、２０〜５０ｎｍとする。次に、図１（ａ）に示すように、開口部１２を有するフォトレジストマスク１１を用いて、開口部１２下のゲート絶縁膜３とポリシリコン保護層４をエッチング除去した後、Ｎ型不純物イオン１３（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃１１）。
【００３６】
次に、図１（ｂ）に示すように、フォトレジストマスク１１を除去した後に、ゲート電極材料であるポリシリコン層１４を周知の堆積法により全面に堆積する（ステップ＃１２）。ポリシリコン層１４の膜厚は、例えば、１００〜３００ｎｍである。このとき、開口部１２下に注入されたＮ型不純物イオン１３がアニールされて、ドレイン領域７が形成される。ステップ＃１１及び＃１２がドレイン形成工程に相当する。尚、ゲート電極材料は、ポリシリコン単体に限定されず、シリサイドまたはサリサイドを積層したポリシリコンを用いても良い。ゲート電極材料は他の実施形態についても同様である。
【００３７】
次に、図１（ｃ）に示すように、ポリシリコン層１４を、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等の公知の異方性エッチングを用いてパターニングして、ゲート電極５とドレイン電極１５を形成する（ステップ＃１３）。ステップ＃１２及び＃１３がゲート形成工程とマスクパターン形成工程に相当する。尚、ポリシリコン層１４は、上記パターニング前に、Ｎ型不純物イオンが注入されＮ型のポリシリコンとなる。
【００３８】
次に、図１（ｄ）に示すように、ゲート電極５とドレイン電極１５（夫々がマスクパターン層に相当）をマスクとして、Ｎ型不純物イオン１３（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、０．５〜５×１０１３／ｃｍ２程度のドーズ量で注入し、アニール処理を施し、ＬＤＤ拡散領域６を形成する（ステップ＃１４）。これにより、ＬＤＤ拡散領域６は、ゲート電極５とドレイン電極１５に対して自己整合的に形成される。ステップ＃１４がＬＤＤ形成工程に相当する。尚、上記アニール処理は、後工程のサイドウォールスペーサ９を形成する際の熱処理によって実行されても良い。
【００３９】
次に、図１（ｅ）に示すように、サイドウォールスペーサ９を、ゲート電極５とドレイン電極１５の側壁に形成する（ステップ＃１５）。具体的には、サイドウォールスペーサ９は、シリコン酸化膜またはシリコン窒化膜またはその両方をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により全面に堆積した後、段差部を残してエッチバックする周知の方法により形成される。引き続き、図１（ｅ）に示すように、ゲート電極５、ドレイン電極１５、サイドウォールスペーサ９、及び、ゲート電極５とドレイン電極１５間のＬＤＤ拡散領域６と後に形成されるＰ型コンタクト領域１０を覆うフォトレジストマスク１６をマスクとして用いて、Ｎ型不純物イオン１７（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃１６）。以降のアニール処理により、ソース領域８が形成される。ステップ＃１６及び当該アニール処理がソース形成工程に相当する。
【００４０】
次に、フォトレジストマスク１６を除去した後、図１（ｆ）に示すように、ＬＤＤ拡散領域６とソース領域８（Ｎ型不純物イオン１７が注入された領域）を覆うフォトレジストマスク（図示せず）を用いて、Ｐ型不純物イオンを注入し、アニール処理を施し、Ｐ型コンタクト領域１０を形成する（ステップ＃１７）。Ｐ型コンタクト領域１０は、Ｐ型ウェル１に所定のウェル電位を印加するために用いられる。
【００４１】
以上のステップ＃１０〜＃１７により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴが作製される。第１実施形態の本発明方法によれば、ＬＤＤ拡散領域６がゲート電極５とドレイン電極１５をマスクとして自己整合的に形成され、その長さ（ＬＤＤ長）は、ゲート電極５とドレイン電極１５間の間隔Ｌｏｆで規定される。従って、ＬＤＤ長は、当該間隔Ｌｏｆを調整することで、精度良く制御される。
【００４２】
更に、ＬＤＤ拡散領域６が開口した追加のフォトレジストマスク（図示せず）を形成し、当該フォトレジストマスク、ゲート電極５とドレイン電極１５、及び、サイドウォールスペーサ９をマスクとして用い、ステップ＃１４のイオン注入より高濃度で、ステップ＃１１のイオン注入より低濃度のＮ型不純物イオンを注入して、ＬＤＤ拡散領域６よりサイドウォールスペーサ９の幅だけ内側にオフセットした深いＬＤＤ拡散領域１８を形成するのも好ましい。深いＬＤＤ拡散領域１８（図１（ｆ）に破線で示す）を設けることで、疑似飽和を抑制できる。
【００４３】
以降、図示しないが、層間絶縁膜の堆積、層間絶縁膜へのコンタクトの形成、及び、層間絶縁膜とコンタクト上への金属配線の形成が、周知の集積回路の製造方法によって行われ、図１（ｆ）に示す構造のＡＬＤＭＯＳＦＥＴが、集積回路上に形成される。
【００４４】
［第２実施形態］
図２に、第２実施形態における本発明方法の主たる製造工程途中におけるトランジスタの断面構造を示す。第２実施形態では、第１実施形態と同様に、マスクパターン層がゲート電極と同一層で形成されるが、第１実施形態のドレイン電極１５に相当する犠牲ドレイン電極２２が、最終的に除去される点、及び、ドレイン形成工程が、ゲート形成工程とマスクパターン形成工程とＬＤＤ形成工程の後に移動している点において、第１実施形態と相違する。また、図２（ｆ）は、ゲート電極５、ＬＤＤ拡散領域６、ドレイン領域７、ソース領域８が形成されＭＯＳＦＥＴとして完成した状態の断面構造を示す。尚、図２には、図１に示す構造と共通する部位には共通の符号を付して説明する。
【００４５】
先ず、図２（ａ）に示すように、シリコン基板内に、第１実施形態と同様に、Ｐ型ウェル１、素子分離領域２、及び、ゲート絶縁膜３を公知の手法によって形成する（ステップ＃２０）。次に、図２（ａ）に示すように、ゲート電極材料であるポリシリコン層２１を周知の堆積法により全面に堆積する（ステップ＃２１）。ポリシリコン層２１の膜厚は、例えば、１００〜３００ｎｍである。
【００４６】
次に、図２（ｂ）に示すように、ポリシリコン層２１をフォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等の公知の異方性エッチングを用いてパターニングして、ゲート電極５と犠牲ドレイン電極２２を形成する（ステップ＃２２）。後述するように、犠牲ドレイン電極２２のパターンにより、ドレイン領域７が規定される。ステップ＃２１及び＃２２がゲート形成工程とマスクパターン形成工程に相当する。尚、ポリシリコン層２１は、上記パターニング前に、Ｎ型不純物イオンが注入されＮ型のポリシリコンとなる。引き続き、図２（ｂ）に示すように、ゲート電極５と犠牲ドレイン電極２２（夫々がマスクパターン層に相当）をマスクとして、Ｎ型不純物イオン２３（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、０．５〜５×１０１３／ｃｍ２程度のドーズ量で注入し、アニール処理を施し、ＬＤＤ拡散領域６を形成する（ステップ＃２３）。これにより、ＬＤＤ拡散領域６は、ゲート電極５と犠牲ドレイン電極２２に対して自己整合的に形成される。ステップ＃２３がＬＤＤ形成工程に相当する。尚、上記アニール処理は、後工程のシリコン窒化膜層２４を形成する際の熱処理によって実行されても良い。
【００４７】
次に、図２（ｃ）に示すように、シリコン窒化膜をＣＶＤ法により全面に堆積した後、ゲート電極５と犠牲ドレイン電極２２の上面が露出するまで、公知のＣＭＰ法によりシリコン窒化膜を平坦化して、ゲート電極５と犠牲ドレイン電極２２の側方の開口部に当該シリコン窒化膜が充填されたシリコン窒化膜層２４を形成する（ステップ＃２４）。
【００４８】
次に、図２（ｄ）に示すように、ポリシリコンからなる犠牲ドレイン電極２２を周知のウェットエッチングにより除去し、犠牲ドレイン電極２２が存在していた領域に露出したＰ型ウェル１に、ゲート電極５とシリコン窒化膜層２４をマスクとして、Ｎ型不純物イオン２５（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃２５）。以降のアニール処理により、ドレイン領域７が形成される。ステップ＃２５及び以降のアニール処理がドレイン形成工程に相当する。
【００４９】
次に、図２（ｅ）に示すように、シリコン窒化膜層２４を周知のウェットエッチングにより除去し、サイドウォールスペーサ９を、第１実施形態と同じ要領で、ゲート電極５の側壁に形成する（ステップ＃２６）。引き続き、図２（ｅ）に示すように、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７と後に形成されるＰ型コンタクト領域１０を覆うフォトレジストマスク２６をマスクとして用いて、Ｎ型不純物イオン２７（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃２７）。以降のアニール処理により、ソース領域８が形成される。ステップ＃２７及び当該アニール処理がソース形成工程に相当する。
【００５０】
次に、フォトレジストマスク２６を除去した後、図２（ｆ）に示すように、ＬＤＤ拡散領域６とソース領域８（Ｎ型不純物イオン２７が注入された領域）を覆うフォトレジストマスク（図示せず）を用いて、Ｐ型不純物イオンを注入し、アニール処理を施し、Ｐ型コンタクト領域１０を形成する（ステップ＃２８）。Ｐ型コンタクト領域１０は、Ｐ型ウェル１に所定のウェル電位を印加するために用いられる。
【００５１】
以上のステップ＃２０〜＃２８により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴが作製される。第２実施形態の本発明方法によれば、ＬＤＤ拡散領域６がゲート電極５と犠牲ドレイン電極２２をマスクとして自己整合的に形成され、ドレイン領域７は犠牲ドレイン電極２２に対して自己整合的に形成されるため、ＬＤＤ拡散領域６の長さ（ＬＤＤ長）、及び、ゲート電極５とドレイン領域７間の間隔は、ゲート電極５と犠牲ドレイン電極２２間の間隔Ｌｏｆで規定される。従って、ＬＤＤ長は、当該間隔Ｌｏｆを調整することで、精度良く制御される。
【００５２】
以降、図示しないが、層間絶縁膜の堆積、層間絶縁膜へのコンタクトの形成、及び、層間絶縁膜とコンタクト上への金属配線の形成が、周知の集積回路の製造方法によって行われ、図２（ｆ）に示す構造のＡＬＤＭＯＳＦＥＴが、集積回路上に形成される。
【００５３】
［第３実施形態］
図３に、第３実施形態における本発明方法の主たる製造工程途中におけるトランジスタの断面構造を示す。第３実施形態では、第１及び第２実施形態と異なり、マスクパターン層がゲート電極と別の層で、犠牲層として形成される。また、図３（ｇ）は、ゲート電極５、ＬＤＤ拡散領域６、ドレイン領域７、ソース領域８が形成されＭＯＳＦＥＴとして完成した状態の断面構造を示す。尚、図３には、図１及び図２に示す構造と共通する部位には共通の符号を付して説明する。
【００５４】
先ず、図３（ａ）に示すように、シリコン基板内に、第１及び第２実施形態と同様に、Ｐ型ウェル１、素子分離領域２、及び、ゲート絶縁膜３を公知の手法によって形成する（ステップ＃３０）。その後、ゲート絶縁膜３の表面を保護するためのポリシリコン保護膜４を公知の手法によって全面に堆積する。ポリシリコン保護層４の膜厚は、例えば、２０〜５０ｎｍとする。次に、図３（ａ）に示すように、シリコン窒化膜３１（第１マスク材料に相当）をＣＶＤ法により全面に堆積する（ステップ＃３１）。シリコン窒化膜３１の膜厚は、例えば、１００〜３００ｎｍである。
【００５５】
次に、図３（ｂ）に示すように、シリコン窒化膜３１をフォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等の公知の異方性エッチングを用いてパターニングして、犠牲ゲート電極３２と犠牲ドレイン電極３３を形成する（ステップ＃３２）。後述するように、犠牲ゲート電極３２のパターンにより、ゲート電極５が規定され、犠牲ドレイン電極３３のパターンにより、ドレイン領域７が規定される。ステップ＃３１及び＃３２がマスクパターン形成工程に相当する。引き続き、図３（ｂ）に示すように、犠牲ゲート電極３２と犠牲ドレイン電極３３（夫々がマスクパターン層に相当）をマスクとして、Ｎ型不純物イオン３４（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、０．５〜５×１０１３／ｃｍ２程度のドーズ量で注入し、アニール処理を施し、ＬＤＤ拡散領域６を形成する（ステップ＃３３）。これにより、ＬＤＤ拡散領域６は、犠牲ゲート電極３２と犠牲ドレイン電極３３に対して自己整合的に形成される。ステップ＃３３がＬＤＤ形成工程に相当する。尚、上記アニール処理は、後工程のシリコン酸化膜層３５を形成する際の熱処理によって実行されても良い。
【００５６】
次に、図３（ｃ）に示すように、シリコン酸化膜（第２マスク材料に相当）をＣＶＤ法により全面に堆積した後、犠牲ゲート電極３２と犠牲ドレイン電極３３の上面が露出するまで、公知のＣＭＰ法によりシリコン酸化膜を平坦化して、犠牲ゲート電極３２と犠牲ドレイン電極３３の側方の開口部に当該シリコン酸化膜が充填されたシリコン酸化膜層３５を形成する（ステップ＃３４）。ここで、第２マスク材料の研摩時に、第１マスク材料が研摩を阻止する基準層となるように、シリコン窒化膜が第１マスク材料として、シリコン酸化膜が第２マスク材料として夫々採用されている。従って、第１マスク材料と第２マスク材料は、上記ＣＭＰ処理時の条件を満たす材料であれば良い。
【００５７】
次に、図３（ｄ）に示すように、シリコン窒化膜からなる犠牲ゲート電極３２を周知のウェットエッチングにより選択的に除去し、犠牲ゲート電極３２が存在していた領域に露出したポリシリコン保護膜４上に、ポリシリコンを結晶成長させて、当該領域をポリシリコンで充填することによりゲート電極５を形成する（ステップ＃３５）。ステップ＃３５がゲート形成工程に相当する。尚、シリコン窒化膜からなる犠牲ゲート電極３２のエッチングに使用するエッチャントとしては、シリコン酸化膜層３５に対してエッチング選択比が高くなる熱リン酸溶液を使用する。上記ゲート形成工程において、ポリシリコンを結晶成長させる代わりに、ポリシリコンを全面に堆積して、犠牲ゲート電極３２が存在していた領域にポリシリコンを充填した後に、ＣＭＰ法により、当該ポリシリコンをシリコン酸化膜層３５の上面が露出するまで平坦化して、ゲート電極５を形成するようにしても良い。
【００５８】
次に、図３（ｅ）に示すように、シリコン窒化膜からなる犠牲ドレイン電極３３を、犠牲ゲート電極３２と同様に周知のウェットエッチングにより除去し、犠牲ドレイン電極３３が存在していた領域３６下のＰ型ウェル１に、ゲート電極５とシリコン酸化膜層３５をマスクとして、Ｎ型不純物イオン３７（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃３６）。以降のアニール処理により、ドレイン領域７が形成される。ステップ＃３６及び以降のアニール処理がドレイン形成工程に相当する。
【００５９】
次に、図３（ｆ）に示すように、シリコン酸化膜層３５を周知のウェットエッチングにより除去し、サイドウォールスペーサ９を、第１及び第２実施形態と同じ要領で、ゲート電極５の側壁に形成する（ステップ＃３７）。引き続き、図３（ｆ）に示すように、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７と後に形成されるＰ型コンタクト領域１０を覆うフォトレジストマスク３８をマスクとして用いて、Ｎ型不純物イオン３９（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃３８）。以降のアニール処理により、ソース領域８が形成される。ステップ＃３８及び当該アニール処理がソース形成工程に相当する。
【００６０】
次に、フォトレジストマスク３８を除去した後、図３（ｇ）に示すように、ＬＤＤ拡散領域６とソース領域８（Ｎ型不純物イオン３９が注入された領域）を覆うフォトレジストマスク（図示せず）を用いて、Ｐ型不純物イオンを注入し、アニール処理を施し、Ｐ型コンタクト領域１０を形成する（ステップ＃３９）。Ｐ型コンタクト領域１０は、Ｐ型ウェル１に所定のウェル電位を印加するために用いられる。
【００６１】
以上のステップ＃３０〜＃３９により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴが作製される。第３実施形態の本発明方法によれば、ＬＤＤ拡散領域６が犠牲ゲート電極３２と犠牲ドレイン電極３３をマスクとして自己整合的に形成され、また、ゲート電極５は犠牲ゲート電極３２に対して自己整合的に形成され、ドレイン領域７は犠牲ドレイン電極３３に対して自己整合的に形成されるため、ＬＤＤ拡散領域６の長さ（ＬＤＤ長）、及び、ゲート電極５とドレイン領域７間の間隔は、犠牲ゲート電極３２と犠牲ドレイン電極３３間の間隔Ｌｏｆで規定される。従って、ＬＤＤ長は、当該間隔Ｌｏｆを調整することで、精度良く制御される。
【００６２】
以降、図示しないが、層間絶縁膜の堆積、層間絶縁膜へのコンタクトの形成、及び、層間絶縁膜とコンタクト上への金属配線の形成が、周知の集積回路の製造方法によって行われ、図３（ｇ）に示す構造のＡＬＤＭＯＳＦＥＴが、集積回路上に形成される。
【００６３】
［第４実施形態］
次に、非対称な横方向二重拡散構造を有するＮチャネル型のＡＬＤＭＯＳＦＥＴ（第１タイプのＭＩＳＦＥＴに相当）と、対称な横方向二重拡散構造を有するＮチャネル型の通常のＭＯＳＦＥＴ（第２タイプのＭＩＳＦＥＴに相当）を、上記第１実施形態の本発明方法を用いて、同一基板上に同時に作製する実施形態について、図４に示す工程断面図を用いて説明する。図４は、左側が図１と同じＡＬＤＭＯＳＦＥＴの工程断面図を、右側が通常のＭＯＳＦＥＴの工程断面図を夫々示している。図４において、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴにおいて、同じ部位には同じ符号を付している。
【００６４】
図４に示すように、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴは、同じＰ型ウェル１上に、素子分離領域２で分離されて形成される。以下、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴ間で、異なる点についてのみ説明する。尚、各工程（ステップ＃１０〜＃１７）の詳細は、第１実施形態と同じであり重複する説明は割愛する。
【００６５】
先ず、ステップ＃１１において、フォトレジストマスク１１は、ＡＬＤＭＯＳＦＥＴ側のドレイン領域７の上部に開口部１２が形成されているが、通常のＭＯＳＦＥＴ側のドレイン領域７の上部には開口部は形成されていない。従って、Ｎ型不純物イオン１３の注入によって、通常のＭＯＳＦＥＴ側にはドレイン領域７は形成されない（図４（ｂ）参照）。
【００６６】
次に、ステップ＃１３のポリシリコン層１４のパターニングにおいて、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５とドレイン電極１５が形成されるが、通常のＭＯＳＦＥＴ側では、ゲート電極５のみが形成され、ドレイン電極１５は形成されない。この結果、ステップ＃１４において、通常のＭＯＳＦＥＴ側では、ソース側とドレイン側で対称なＬＤＤ拡散領域６が形成される。
【００６７】
次に、ステップ＃１６において、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５、ドレイン電極１５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とＰ型コンタクト領域１０を覆うフォトレジストマスク１６をマスクとして用い、ソース領域８にのみＮ型不純物イオン１７の注入が行われるが、通常のＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、Ｐ型コンタクト領域１０を覆うフォトレジストマスク１６をマスクとして用い、ドレイン領域７とソース領域８の両方にＮ型不純物イオン１７の注入が行われる。この結果、通常のＭＯＳＦＥＴ側では、対称なドレイン領域７とソース領域８が、ＡＬＤＭＯＳＦＥＴのソース領域８と同時に形成される。以降の工程は、ＡＬＤＭＯＳＦＥＴ側と通常のＭＯＳＦＥＴ側で同じであるので、説明は割愛する。
【００６８】
以上のステップ＃１０〜＃１７により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴが同一基板上に同時に作製される。
【００６９】
［第５実施形態］
次に、非対称な横方向二重拡散構造を有するＮチャネル型のＡＬＤＭＯＳＦＥＴ（第１タイプのＭＩＳＦＥＴに相当）と、対称な横方向二重拡散構造を有するＮチャネル型の通常のＭＯＳＦＥＴ（第２タイプのＭＩＳＦＥＴに相当）を、上記第２実施形態の本発明方法を用いて、同一基板上に同時に作製する実施形態について、図５に示す工程断面図を用いて説明する。図５は、左側が図２と同じＡＬＤＭＯＳＦＥＴの工程断面図を、右側が通常のＭＯＳＦＥＴの工程断面図を夫々示している。図５において、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴにおいて、同じ部位には同じ符号を付している。
【００７０】
図５に示すように、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴは、同じＰ型ウェル１上に、素子分離領域２で分離されて形成される。以下、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴ間で、異なる点についてのみ説明する。尚、各工程（ステップ＃２０〜＃２８）の詳細は、第２実施形態と同じであり重複する説明は割愛する。
【００７１】
先ず、ステップ＃２２のポリシリコン層２１のパターニングにおいて、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５と犠牲ドレイン電極２２が形成されるが、通常のＭＯＳＦＥＴ側では、ゲート電極５だけが形成され、犠牲ドレイン電極２２は形成されない。この結果、ステップ＃２３において、通常のＭＯＳＦＥＴ側では、ソース側とドレイン側で対称なＬＤＤ拡散領域６が形成される。
【００７２】
次に、ステップ＃２５及び以降のアニール処理において、ＡＬＤＭＯＳＦＥＴ側では、犠牲ドレイン電極２２の除去とドレイン領域７の形成が行われるが、通常のＭＯＳＦＥＴ側では、ドレイン領域７は形成されない。
【００７３】
次に、ステップ＃２７において、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７とＰ型コンタクト領域１０を覆うフォトレジストマスク２６をマスクとして用い、ソース領域８にのみＮ型不純物イオン２７の注入が行われるが、通常のＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、Ｐ型コンタクト領域１０を覆うフォトレジストマスク２６をマスクとして用い、ドレイン領域７とソース領域８の両方にＮ型不純物イオン２７の注入が行われる。この結果、通常のＭＯＳＦＥＴ側では、対称なドレイン領域７とソース領域８が、ＡＬＤＭＯＳＦＥＴのソース領域８と同時に形成される。以降の工程は、ＡＬＤＭＯＳＦＥＴ側と通常のＭＯＳＦＥＴ側で同じであるので、説明は割愛する。
【００７４】
以上のステップ＃２０〜＃２７により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴが同一基板上に同時に作製される。
【００７５】
［第６実施形態］
次に、非対称な横方向二重拡散構造を有するＮチャネル型のＡＬＤＭＯＳＦＥＴ（第１タイプのＭＩＳＦＥＴに相当）と、対称な横方向二重拡散構造を有するＮチャネル型の通常のＭＯＳＦＥＴ（第２タイプのＭＩＳＦＥＴに相当）を、上記第３実施形態の本発明方法を用いて、同一基板上に同時に作製する実施形態について、図６に示す工程断面図を用いて説明する。図６は、左側が図３と同じＡＬＤＭＯＳＦＥＴの工程断面図を、右側が通常のＭＯＳＦＥＴの工程断面図を夫々示している。図６において、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴにおいて、同じ部位には同じ符号を付している。
【００７６】
図６に示すように、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴは、同じＰ型ウェル１上に、素子分離領域２で分離されて形成される。以下、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴ間で、異なる点についてのみ説明する。尚、各工程（ステップ＃３０〜＃３９）の詳細は、第３実施形態と同じであり重複する説明は割愛する。
【００７７】
先ず、ステップ＃３２のシリコン窒化膜３１のパターニングにおいて、ＡＬＤＭＯＳＦＥＴ側では、犠牲ゲート電極３２と犠牲ドレイン電極３３が形成されるが、通常のＭＯＳＦＥＴ側では、犠牲ゲート電極３２だけが形成され、犠牲ドレイン電極３３は形成されない。この結果、ステップ＃３３において、通常のＭＯＳＦＥＴ側では、ソース側とドレイン側で対称なＬＤＤ拡散領域６が形成される。
【００７８】
次に、ステップ＃３６及び以降のアニール処理において、ＡＬＤＭＯＳＦＥＴ側では、犠牲ドレイン電極３３の除去とドレイン領域７の形成が行われるが、通常のＭＯＳＦＥＴ側では、ドレイン領域７は形成されない。
【００７９】
次に、ステップ＃３８において、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７を覆うフォトレジストマスク３８をマスクとして用い、ソース領域８にのみＮ型不純物イオン３９の注入が行われるが、通常のＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、Ｐ型コンタクト領域１０を覆うフォトレジストマスク３８をマスクとして用い、ドレイン領域７とソース領域８の両方にＮ型不純物イオン３９の注入が行われる。この結果、通常のＭＯＳＦＥＴ側では、対称なドレイン領域７とソース領域８が、ＡＬＤＭＯＳＦＥＴのソース領域８と同時に形成される。以降の工程は、ＡＬＤＭＯＳＦＥＴ側と通常のＭＯＳＦＥＴ側で同じであるので、説明は割愛する。
【００８０】
以上のステップ＃３０〜＃３９により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴが同一基板上に同時に作製される。
【００８１】
以上、本発明のＭＩＳＦＥＴ製造方法及び当該製造方法で製造されたＭＩＳＦＥＴについて、上記第１乃至第６の実施形態を用いて詳細に説明した。尚、本発明は、ゲート電極が形成されるゲート電極領域とドレイン領域を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口した同一層のマスクパターン層をマスクとして用いて自己整合的に、当該マスクパターン層で覆われていない領域に低濃度の不純物イオン注入を行ってＬＤＤ拡散領域を形成することを特徴とするものであり、当該特徴を備える限りにおいて種々の変形が可能であり、本発明は、上記実施形態の製造方法及びその製造方法で製造されたＭＩＳＦＥＴに限定されるものではない。例えば、本発明は、Ｐチャネル型のＡＬＤＭＯＳＦＥＴの製造にも適用でき、また、基板もシリコン基板に限定されるものではない。更に、ＭＩＳＦＥＴをウェル上ではなく、基板上、或いは、基板上のエピタキシャル層に形成しても構わない。
【符号の説明】
【００８２】
１： Ｐ型ウェル
２： 素子分離領域
３： ゲート絶縁膜
４： ポリシリコン保護膜
５： ゲート電極
６： ＬＤＤ拡散領域
７： ドレイン領域
８： ソース領域
９： サイドウォールスペーサ
１０： Ｐ型コンタクト領域
１１，１６： フォトレジストマスク
１２： 開口部
１３，１７： Ｎ型不純物イオン
１４： ポリシリコン層
１５： ドレイン電極
１８： 深いＬＤＤ拡散領域
２１： ポリシリコン層
２２： 犠牲ドレイン電極
２３，２５，２７： Ｎ型不純物イオン
２４： シリコン窒化膜層
２６： フォトレジストマスク
３１： シリコン窒化膜
３２： 犠牲ゲート電極
３３： 犠牲ドレイン電極
３４，３７，３９： Ｎ型不純物イオン
３５： シリコン酸化膜層
３６： 犠牲ドレイン電極除去後の空間
３８： フォトレジストマスク
【技術分野】
【０００１】
本発明は、非対称な横方向二重拡散構造を有するＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）及びその製造方法に関する。
【背景技術】
【０００２】
非対称な横方向二重拡散構造を有するＭＩＳＦＥＴまたはＭＩＳＦＥＴの一種であるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、その効率的な構造、高いブレークダウン電圧、低いオン抵抗率等により、電力制御エレクトロニクス分野で広く採用されている。以下、当該ＭＯＳＦＥＴをソース・ドレインが対称な構造を有するＭＯＳＦＥＴと区別して“ＡＬＤＭＯＳＦＥＴ（Ａｓｙｍｍｅｔｒｉｃ Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）”と称する。ＡＬＤＭＯＳＦＥＴは、一般的なＣＭＯＳプロセスとの互換性から、制御用ロジック回路とともに集積回路化される。一般的に、ＡＬＤＭＯＳＦＥＴは、外部負荷に対して大電流を供給する出力ドライバとして用いられる。ＡＬＤＭＯＳＦＥＴは、出力電流能力が２〜３Ａ以下の場合には、制御回路と同一集積回路内に搭載されるのが通常である。一方、駆動電流が上記より大きい場合、出力トランジスタを集積回路外にオフチップで設ける方がコスト的に効果的となる。
【０００３】
ＤＣ−ＤＣスイッチングコンバータの場合、インダクタ等の外付け素子のサイズを縮小できることから、できるだけ高いスイッチング周波数で動作させるのが好ましい。例えば、スイッチング周波数を１０倍にすれば、インダクタの値は１０分の１に小さくでき、装置のサイズ及びコストを低減できる。
【０００４】
しかしながら、動作周波数の増加は、大きなトランジスタ（ＡＬＤＭＯＳＦＥＴ）のスイッチング速度によって制限される。また、スイッチング速度は、主にＡＬＤＭＯＳＦＥＴのゲート・ドレイン間の大きなオーバラップ寄生容量Ｃｇｄによって制限される。よって、１〜３ＧＨｚの高周波帯域では、オーバラップ寄生容量Ｃｇｄを低減し、オフセット型のＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ：低濃度ドープドレイン）を用いた高周波ＡＬＤＭＯＳＦＥＴが使用される（下記の非特許文献１参照）。尚、当該高周波ＡＬＤＭＯＳＦＥＴの電気的性能は、ＬＤＤ領域の長さ及びトランジスタのトランスコンダクタンスによって定まる。
【０００５】
従来のＡＬＤＭＯＳＦＥＴの基本的な構造を、図７の素子断面図に示す。ＡＬＤＭＯＳＦＥＴは、以下の非対称構造に特徴がある。即ち、ＡＬＤＭＯＳＦＥＴでは、ソース領域４１はゲート電極４０に隣接して自己整合的に形成されるのに対して、高濃度ドープされたドレイン領域４２は、比較的長い距離の同じ導電型の低濃度ドープされたドレイン領域（ＬＤＤ領域）４３を介して、ゲート電極４０から離間して形成される。当該ＬＤＤ領域は、ドリフト領域とも呼ばれ、トランジスタが高印加電圧に耐え得るように設計される。
【０００６】
図８（ａ）に、図１に示すＬＤＤ領域の長さ（ＬＤＤ長）Ｌｄとトランジスタ速度の目安となる遷移周波数ｆＴの関係を、図８（ｂ）に、ＬＤＤ長Ｌｄとソース・ドレイン間のブレークダウン電圧ＢＶｄｓｓの関係を夫々示す。トランジスタの設計に当たっては、電源動作電圧の最大値を考慮して設定されたブレークダウン電圧ＢＶｄｓｓが保証されるようにＬＤＤ長Ｌｄが選択される。また、製造可能性を考慮して、最小のブレークダウン電圧ＢＶｄｓｓを確保すべく、ＬＤＤ長Ｌｄの設計にマージンが付加される。図８に示すように、ＬＤＤ長Ｌｄを長くすれば、トランジスタ速度が低下する。それ故、ＬＤＤ長Ｌｄを最小にしたＡＬＤＭＯＳＦＥＴの実現が望まれる。
【０００７】
ＬＤＤ長Ｌｄを制御可能とする種々のトランジスタ構造が開発されている（例えば、下記の特許文献１〜３参照）。特許文献１（Ｆｉｇ．１５Ａ参照）には、図９に示す素子構造が開示されている。図９では、フォトレジスト５０を用いてＮ＋イオン注入を行い高濃度ドープドレイン領域４２が形成される様子が示されており、ＬＤＤ長Ｌｄはフォトマスクで規定される。
【０００８】
特許文献２（Ｆｉｇ．２Ｃ参照）には、図１０に示す自己整合ＬＤＤ構造が開示されている。図１０に示す構造では、高濃度ドープドレイン領域４２が、ゲート電極層６０とフォトレジスト６１を用いて規定されるため、ＬＤＤ長Ｌｄはゲート電極層６０のパターニングで規定される。
【０００９】
特許文献３（図１（Ｂ）参照）には、図１１に示す素子構造が開示されている。図１１に示す構造では、ＬＤＤ長Ｌｄはソース側とドレイン側で非対称なサイドウォールスペーサ７０，７１のドレイン側のサイドウォールスペーサ７０の幅で規定される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許５５４１１２５号明細書
【特許文献２】米国特許６６６０６０３号明細書
【特許文献３】特開２００９−２７２４２６号公報
【非特許文献】
【００１１】
【非特許文献１】Ｋ．Ｅ．Ｅｈｗａｌｄ ｅｔ ａｌ．， “Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ＲＦ ＬＤＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ５ｎｍ ｇａｔｅ ｏｘｉｄｅ ｉｎ ａ ０．２５ｕｍ ＳｉＧｅ：Ｃ ＢｉＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００１，ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐｐ．４０．４．１−４０．４．４．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１〜３に開示された従来のＡＬＤＭＯＳＦＥＴの素子構造では、中耐圧且つ高周波動作用途に対して、以下の問題がある。特許文献１に開示された素子構造では、ＬＤＤ領域が自己整合的でないため、ＬＤＤ長Ｌｄは、ゲート電極４０と高濃度ドープドレイン領域４２間の長さであり、制御性が悪く、結果として電気特性のバラツキが生じ、最大動作周波数の低下を招く。また、特許文献２に開示された素子構造では、低濃度の不純物イオン注入領域（ドレイン領域の延長部分）がゲート電極形成前にＮウェルとして形成されているため、ゲート電極のオーバラップによる寄生容量が大きく存在し、高周波動作が阻害される。更に、特許文献３に開示された素子構造では、ドレイン側のサイドウォールスペーサ７０の幅を調整することで、ＬＤＤ長Ｌｄを調整可能であるが、その範囲は、最大でも０．３μｍ程度である。従って、２０Ｖ程度のブレークダウン電圧ＢＶｄｓｓを実現するためには、ＬＤＤ長Ｌｄとして０．８〜１．０μｍ程度が要求されるため、当該素子構造では、中耐圧用途には適用できない。
【００１３】
本発明は、上記の問題点に鑑みてなされたもので、その目的は、ゲート電極のオーバラップによる寄生容量を低減でき、ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散構造を有するＭＩＳＦＥＴを提供する点にある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、非対称な横方向二重拡散構造を有するＭＩＳＦＥＴの製造方法であって、第１導電型の基板またはウェル領域の上方にゲート絶縁膜を介してゲート電極を形成する工程と、前記基板またはウェル領域に第２導電型の不純物イオン注入によりドレイン領域を形成する工程と、前記基板またはウェル領域の上方に前記ゲート電極が形成されるゲート電極領域と前記ドレイン領域を少なくとも覆い、前記ゲート電極領域と前記ドレイン領域の間が開口したマスクパターン層を形成する工程と、前記マスクパターン層をマスクとして自己整合的に、前記マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入により前記ドレイン領域より低濃度のＬＤＤ拡散領域を形成する工程と、前記基板またはウェル領域の前記ゲート電極を挟んで前記ドレイン領域の反対側の領域に第２導電型の不純物イオン注入により前記ＬＤＤ拡散領域より高濃度のソース領域を形成する工程と、を有することを第１の特徴とするＭＩＳＦＥＴ製造方法を提供する。
【００１５】
更に、上記第１の特徴のＭＩＳＦＥＴ製造方法は、前記マスクパターン層を形成する工程において、前記マスクパターン層をゲート電極材料で形成し、前記ゲート電極領域上の前記マスクパターン層を前記ゲート電極として形成することを第２の特徴とする
【００１６】
更に、上記第２の特徴のＭＩＳＦＥＴ製造方法は、前記ドレイン領域を形成する工程の後、前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程を実行し、前記ＬＤＤ拡散領域を形成する工程の後、前記ソース領域を形成する工程を実行することを第３の特徴とする。
【００１７】
更に、上記第３の特徴のＭＩＳＦＥＴ製造方法は、前記ドレイン領域を形成する工程において、前記ドレイン領域上の前記ゲート絶縁膜を除去した後に、前記第２導電型の不純物イオン注入を行い、前記マスクパターン層を形成する工程において、前記ドレイン領域上の前記マスクパターン層を前記ドレイン領域と接続するドレイン電極として形成することを第４の特徴とする。
【００１８】
更に、上記第２の特徴のＭＩＳＦＥＴ製造方法は、前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程、及び、前記ＬＤＤ拡散領域を形成する工程の後に、前記マスクパターン層の開口部を所定のマスク材料で充填する工程と、前記ドレイン領域上の前記マスクパターン層を除去する工程と、前記ドレイン領域を形成する工程を順番に実行し、前記ドレイン領域を形成する工程の後、前記ソース領域を形成する工程を実行することを第５の特徴とする。
【００１９】
更に、上記第１の特徴のＭＩＳＦＥＴ製造方法は、前記マスクパターン層を形成する工程において、前記マスクパターン層を所定の第１マスク材料で形成し、前記ＬＤＤ拡散領域を形成する工程の後、前記マスクパターン層の開口部を所定の第２マスク材料で充填する工程を実行し、前記第２マスク材料で充填する工程の後、前記ゲート電極を形成する工程を、前記ゲート電極領域上の前記第１マスク材料を選択的に除去して、前記第１マスク材料を除去した後の前記ゲート電極領域上の開口部内に前記ゲート電極材料を充填して実行し、前記ゲート電極を形成する工程の後、前記ドレイン領域上の前記第１マスク材料を除去して、前記ドレイン領域を形成する工程を実行し、前記ドレイン領域を形成する工程の後、前記第２マスク材料を除去してから、前記ソース領域を形成する工程を実行することを第６の特徴とする。
【００２０】
更に、上記第６の特徴のＭＩＳＦＥＴ製造方法は、前記第１マスク材料がシリコン窒化膜で、前記第２マスク材料がシリコン酸化膜であることを第７の特徴とする。
【００２１】
更に、本発明は、非対称な横方向二重拡散構造を有する第１タイプのＭＩＳＦＥＴと、対称な横方向二重拡散構造を有する前記第１タイプのＭＩＳＦＥＴと同じ導電型の第２タイプのＭＩＳＦＥＴを、上記第１乃至第７の何れかの特徴のＭＩＳＦＥＴ製造方法を用いて、同一基板上に同時に作製することを第８の特徴とするＭＩＳＦＥＴ製造方法を提供する。
【００２２】
更に、上記第８の特徴のＭＩＳＦＥＴ製造方法は、前記ゲート電極を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ゲート電極を同時に形成し、前記ＬＤＤ拡散領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ＬＤＤ拡散領域を同時に形成し、前記ソース領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴのソース領域と前記第２タイプのＭＩＳＦＥＴのドレイン領域とソース領域を同時に形成することを第９の特徴とする。
【００２３】
更に、本発明は、非対称な横方向二重拡散構造を有するＭＩＳＦＥＴであって、第１導電型の基板またはウェル領域と、前記基板またはウェル領域の上方にゲート絶縁膜を介して形成されたゲート電極と、前記基板またはウェル領域に形成された第２導電型の不純物拡散領域からなるドレイン領域と、前記ドレイン領域上に前記ゲート電極と同じ電極材料で形成され、前記ドレイン領域上に形成された前記ゲート絶縁膜の開口部を介して前記ドレイン領域と接続するドレイン電極と、前記基板またはウェル領域の前記ゲート電極と前記ドレイン電極間の領域に形成された前記ドレイン領域より低濃度の第２導電型の不純物拡散領域からなるＬＤＤ拡散領域と、前記基板またはウェル領域の前記ゲート電極を挟んで前記ＬＤＤ拡散領域の反対側の領域に形成された前記ＬＤＤ拡散領域より高濃度の第２導電型の不純物拡散領域からなるソース領域と、を備えることを特徴とするＭＩＳＦＥＴを提供する。
【発明の効果】
【００２４】
上記特徴のＭＩＳＦＥＴ製造方法によれば、ゲート電極が形成されるゲート電極領域とドレイン領域を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層をマスクとして用いて自己整合的に、マスクパターン層で覆われていない領域に低濃度の不純物イオン注入を行ってＬＤＤ拡散領域を形成するため、ＬＤＤ拡散領域の長さは、マスクパターン層のゲート電極領域とドレイン領域間の開口部の長さによって精度良く調整可能となり、ゲート電極とＬＤＤ拡散領域間のオーバラップ寄生容量も低減される。その結果、トランジスタの電気的特性の制御性が向上して、製品歩留まりの向上も図れる。更に、ＬＤＤ拡散領域の長さを精度良く調整できることによって、ＬＤＤ拡散領域の長さに対する設計マージンを抑制でき、結果として、トランジスタの動作周波数の高周波化が図れ、当該トランジスタを用いた製品の小型化及び低コスト化が図れる。
【００２５】
第２乃至第５の特徴のＭＩＳＦＥＴ製造方法では、マスクパターン層が、ゲート電極材料で形成され、ゲート電極領域上のマスクパターン層がゲート電極として形成されため、ゲート電極とＬＤＤ拡散領域間の自己整合性が担保される。一方、第６及び第７の特徴のＭＩＳＦＥＴ製造方法では、マスクパターン層は、ゲート電極材料以外の第１マスク材料で形成され、ＬＤＤ拡散領域がマスクパターン層に対し自己整合的に形成された後、ゲート電極領域上のマスクパターン層（第１マスク材料）がゲート電極材料と置換されてゲート電極となるため、ゲート電極とＬＤＤ拡散領域間の自己整合性が担保される。
【００２６】
第８及び第９の特徴のＭＩＳＦＥＴ製造方法では、非対称な横方向二重拡散構造を有する第１タイプのＭＩＳＦＥＴを出力ドライバとして用い、対称な横方向二重拡散構造を有する第２タイプのＭＩＳＦＥＴを制御回路用のトランジスタとして用いて、出力ドライバと制御回路を同一基板の集積回路上に、同時に作製することができ、製造コストの低廉化が図れる。
【００２７】
上記特徴のＭＩＳＦＥＴによれば、上記マスクパターン層がゲート電極とドレイン電極によって実現されるため、上記同様に、ＬＤＤ拡散領域の長さが精度良く調整可能となり、トランジスタの電気的特性の制御性が向上して、製品歩留まりの向上も図れる。更に、ＬＤＤ拡散領域の長さに対する設計マージンを抑制でき、結果として、トランジスタの動作周波数の高周波化が図れ、当該トランジスタを用いた製品の小型化及び低コスト化が図れる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図２】本発明の第２実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図３】本発明の第３実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図４】本発明の第４実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図５】本発明の第５実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図６】本発明の第６実施形態におけるＭＩＳＦＥＴ製造方法の主たる製造工程を示す工程断面図
【図７】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの基本的な断面構造を示す断面図
【図８】ＬＤＤ長と遷移周波数の関係、及び、ＬＤＤ長とソース・ドレイン間のブレークダウン電圧の関係を示す図
【図９】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの断面構造の一例を示す断面図
【図１０】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの断面構造の他の一例を示す断面図
【図１１】非対称な横方向二重拡散構造を有する従来のＭＯＳＦＥＴの断面構造の他の一例を示す断面図
【発明を実施するための形態】
【００２９】
本発明のＭＩＳＦＥＴ製造方法（以下、適宜「本発明方法」と称す）及び当該製造方法で製造されたＭＩＳＦＥＴの各実施形態につき、図面を参照して説明する。
【００３０】
本発明方法は、上述のように、ゲート電極が形成されるゲート電極領域とドレイン領域を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口した同一層でなるマスクパターン層を形成し、当該マスクパターン層で覆われていない領域に低濃度の不純物イオン注入を行って当該マスクパターン層に対して自己整合的にＬＤＤ拡散領域を形成する点に特徴があり、当該特徴によって、ＬＤＤ拡散領域の長さ（ＬＤＤ長）を精度良く調整できるという効果を奏する。ところで、当該マスクパターン層は、ゲート電極と同一層で構成することもでき、また、ゲート電極を形成する前のＬＤＤ拡散領域を形成するためだけの犠牲層（最終的に削除される層）として構成することも可能である。従って、当該マスクパターン層の構成方法によって、幾通りかの実施形態が存在する。
【００３１】
以下の第１及び第２実施形態では、マスクパターン層がゲート電極と同一層で形成され、以下の第３実施形態では、マスクパターン層が犠牲層で形成される場合を説明する。
【００３２】
また、第１乃至第３実施形態の何れにおいても、本発明方法は、第１導電型の基板またはウェル領域の上方にゲート絶縁膜を介してゲート電極を形成する工程（ゲート形成工程）と、前記基板またはウェル領域に第２導電型の不純物イオン注入によりドレイン領域を形成する工程（ドレイン形成工程）と、マスクパターン層を形成する工程（マスクパターン形成工程）と、ＬＤＤ拡散領域を形成する工程（ＬＤＤ形成工程）と、前記基板またはウェル領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程（ソース形成工程）を有する点で共通するが、第１及び第２実施形態では、ゲート形成工程とマスクパターン形成工程が同時に実行され、第３実施形態では、ゲート形成工程とマスクパターン形成工程は夫々別個に実行される。
【００３３】
更に、以下の各実施形態では、Ｎチャネル型のＡＬＤＭＯＳＦＥＴを例に、つまり、第１導電型がＰ型で、第２導電型がＮ型の場合を例に、製造方法及び素子構造を説明するが、以下で説明する導電型を反転して同様の処理を行えば、Ｐチャネル型のＡＬＤＭＯＳＦＥＴにも適用可能であることは明らかである。
【００３４】
［第１実施形態］
図１に、第１実施形態における本発明方法の主たる製造工程途中におけるトランジスタの断面構造を示す。また、図１（ｆ）は、ゲート電極５、ＬＤＤ拡散領域６、ドレイン領域７、ソース領域８が形成されＭＯＳＦＥＴとして完成した状態の断面構造を示す。尚、以下の各断面図において、要部を強調表示しているため、各部の寸法比は実際に製造された素子の寸法比とは必ずしも一致しない。
【００３５】
先ず、図１（ａ）に示すように、シリコン基板内に、Ｐ型ウェル１、素子分離領域２、及び、ゲート絶縁膜３を公知の手法によって形成する（ステップ＃１０）。本実施形態では、素子分離領域２として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を想定し、ゲート絶縁膜３として、二酸化シリコン、または、二酸化シリコンと窒化シリコンの混合物の使用を想定する。素子分離領域２及びゲート絶縁膜３の上記具体例に関しては、他の実施形態についても同様である。その後、ゲート絶縁膜３の表面を保護するためのポリシリコン保護膜４を公知の手法によって全面に堆積する。ポリシリコン保護層４の膜厚は、例えば、２０〜５０ｎｍとする。次に、図１（ａ）に示すように、開口部１２を有するフォトレジストマスク１１を用いて、開口部１２下のゲート絶縁膜３とポリシリコン保護層４をエッチング除去した後、Ｎ型不純物イオン１３（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃１１）。
【００３６】
次に、図１（ｂ）に示すように、フォトレジストマスク１１を除去した後に、ゲート電極材料であるポリシリコン層１４を周知の堆積法により全面に堆積する（ステップ＃１２）。ポリシリコン層１４の膜厚は、例えば、１００〜３００ｎｍである。このとき、開口部１２下に注入されたＮ型不純物イオン１３がアニールされて、ドレイン領域７が形成される。ステップ＃１１及び＃１２がドレイン形成工程に相当する。尚、ゲート電極材料は、ポリシリコン単体に限定されず、シリサイドまたはサリサイドを積層したポリシリコンを用いても良い。ゲート電極材料は他の実施形態についても同様である。
【００３７】
次に、図１（ｃ）に示すように、ポリシリコン層１４を、フォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等の公知の異方性エッチングを用いてパターニングして、ゲート電極５とドレイン電極１５を形成する（ステップ＃１３）。ステップ＃１２及び＃１３がゲート形成工程とマスクパターン形成工程に相当する。尚、ポリシリコン層１４は、上記パターニング前に、Ｎ型不純物イオンが注入されＮ型のポリシリコンとなる。
【００３８】
次に、図１（ｄ）に示すように、ゲート電極５とドレイン電極１５（夫々がマスクパターン層に相当）をマスクとして、Ｎ型不純物イオン１３（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、０．５〜５×１０１３／ｃｍ２程度のドーズ量で注入し、アニール処理を施し、ＬＤＤ拡散領域６を形成する（ステップ＃１４）。これにより、ＬＤＤ拡散領域６は、ゲート電極５とドレイン電極１５に対して自己整合的に形成される。ステップ＃１４がＬＤＤ形成工程に相当する。尚、上記アニール処理は、後工程のサイドウォールスペーサ９を形成する際の熱処理によって実行されても良い。
【００３９】
次に、図１（ｅ）に示すように、サイドウォールスペーサ９を、ゲート電極５とドレイン電極１５の側壁に形成する（ステップ＃１５）。具体的には、サイドウォールスペーサ９は、シリコン酸化膜またはシリコン窒化膜またはその両方をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により全面に堆積した後、段差部を残してエッチバックする周知の方法により形成される。引き続き、図１（ｅ）に示すように、ゲート電極５、ドレイン電極１５、サイドウォールスペーサ９、及び、ゲート電極５とドレイン電極１５間のＬＤＤ拡散領域６と後に形成されるＰ型コンタクト領域１０を覆うフォトレジストマスク１６をマスクとして用いて、Ｎ型不純物イオン１７（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃１６）。以降のアニール処理により、ソース領域８が形成される。ステップ＃１６及び当該アニール処理がソース形成工程に相当する。
【００４０】
次に、フォトレジストマスク１６を除去した後、図１（ｆ）に示すように、ＬＤＤ拡散領域６とソース領域８（Ｎ型不純物イオン１７が注入された領域）を覆うフォトレジストマスク（図示せず）を用いて、Ｐ型不純物イオンを注入し、アニール処理を施し、Ｐ型コンタクト領域１０を形成する（ステップ＃１７）。Ｐ型コンタクト領域１０は、Ｐ型ウェル１に所定のウェル電位を印加するために用いられる。
【００４１】
以上のステップ＃１０〜＃１７により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴが作製される。第１実施形態の本発明方法によれば、ＬＤＤ拡散領域６がゲート電極５とドレイン電極１５をマスクとして自己整合的に形成され、その長さ（ＬＤＤ長）は、ゲート電極５とドレイン電極１５間の間隔Ｌｏｆで規定される。従って、ＬＤＤ長は、当該間隔Ｌｏｆを調整することで、精度良く制御される。
【００４２】
更に、ＬＤＤ拡散領域６が開口した追加のフォトレジストマスク（図示せず）を形成し、当該フォトレジストマスク、ゲート電極５とドレイン電極１５、及び、サイドウォールスペーサ９をマスクとして用い、ステップ＃１４のイオン注入より高濃度で、ステップ＃１１のイオン注入より低濃度のＮ型不純物イオンを注入して、ＬＤＤ拡散領域６よりサイドウォールスペーサ９の幅だけ内側にオフセットした深いＬＤＤ拡散領域１８を形成するのも好ましい。深いＬＤＤ拡散領域１８（図１（ｆ）に破線で示す）を設けることで、疑似飽和を抑制できる。
【００４３】
以降、図示しないが、層間絶縁膜の堆積、層間絶縁膜へのコンタクトの形成、及び、層間絶縁膜とコンタクト上への金属配線の形成が、周知の集積回路の製造方法によって行われ、図１（ｆ）に示す構造のＡＬＤＭＯＳＦＥＴが、集積回路上に形成される。
【００４４】
［第２実施形態］
図２に、第２実施形態における本発明方法の主たる製造工程途中におけるトランジスタの断面構造を示す。第２実施形態では、第１実施形態と同様に、マスクパターン層がゲート電極と同一層で形成されるが、第１実施形態のドレイン電極１５に相当する犠牲ドレイン電極２２が、最終的に除去される点、及び、ドレイン形成工程が、ゲート形成工程とマスクパターン形成工程とＬＤＤ形成工程の後に移動している点において、第１実施形態と相違する。また、図２（ｆ）は、ゲート電極５、ＬＤＤ拡散領域６、ドレイン領域７、ソース領域８が形成されＭＯＳＦＥＴとして完成した状態の断面構造を示す。尚、図２には、図１に示す構造と共通する部位には共通の符号を付して説明する。
【００４５】
先ず、図２（ａ）に示すように、シリコン基板内に、第１実施形態と同様に、Ｐ型ウェル１、素子分離領域２、及び、ゲート絶縁膜３を公知の手法によって形成する（ステップ＃２０）。次に、図２（ａ）に示すように、ゲート電極材料であるポリシリコン層２１を周知の堆積法により全面に堆積する（ステップ＃２１）。ポリシリコン層２１の膜厚は、例えば、１００〜３００ｎｍである。
【００４６】
次に、図２（ｂ）に示すように、ポリシリコン層２１をフォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等の公知の異方性エッチングを用いてパターニングして、ゲート電極５と犠牲ドレイン電極２２を形成する（ステップ＃２２）。後述するように、犠牲ドレイン電極２２のパターンにより、ドレイン領域７が規定される。ステップ＃２１及び＃２２がゲート形成工程とマスクパターン形成工程に相当する。尚、ポリシリコン層２１は、上記パターニング前に、Ｎ型不純物イオンが注入されＮ型のポリシリコンとなる。引き続き、図２（ｂ）に示すように、ゲート電極５と犠牲ドレイン電極２２（夫々がマスクパターン層に相当）をマスクとして、Ｎ型不純物イオン２３（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、０．５〜５×１０１３／ｃｍ２程度のドーズ量で注入し、アニール処理を施し、ＬＤＤ拡散領域６を形成する（ステップ＃２３）。これにより、ＬＤＤ拡散領域６は、ゲート電極５と犠牲ドレイン電極２２に対して自己整合的に形成される。ステップ＃２３がＬＤＤ形成工程に相当する。尚、上記アニール処理は、後工程のシリコン窒化膜層２４を形成する際の熱処理によって実行されても良い。
【００４７】
次に、図２（ｃ）に示すように、シリコン窒化膜をＣＶＤ法により全面に堆積した後、ゲート電極５と犠牲ドレイン電極２２の上面が露出するまで、公知のＣＭＰ法によりシリコン窒化膜を平坦化して、ゲート電極５と犠牲ドレイン電極２２の側方の開口部に当該シリコン窒化膜が充填されたシリコン窒化膜層２４を形成する（ステップ＃２４）。
【００４８】
次に、図２（ｄ）に示すように、ポリシリコンからなる犠牲ドレイン電極２２を周知のウェットエッチングにより除去し、犠牲ドレイン電極２２が存在していた領域に露出したＰ型ウェル１に、ゲート電極５とシリコン窒化膜層２４をマスクとして、Ｎ型不純物イオン２５（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃２５）。以降のアニール処理により、ドレイン領域７が形成される。ステップ＃２５及び以降のアニール処理がドレイン形成工程に相当する。
【００４９】
次に、図２（ｅ）に示すように、シリコン窒化膜層２４を周知のウェットエッチングにより除去し、サイドウォールスペーサ９を、第１実施形態と同じ要領で、ゲート電極５の側壁に形成する（ステップ＃２６）。引き続き、図２（ｅ）に示すように、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７と後に形成されるＰ型コンタクト領域１０を覆うフォトレジストマスク２６をマスクとして用いて、Ｎ型不純物イオン２７（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃２７）。以降のアニール処理により、ソース領域８が形成される。ステップ＃２７及び当該アニール処理がソース形成工程に相当する。
【００５０】
次に、フォトレジストマスク２６を除去した後、図２（ｆ）に示すように、ＬＤＤ拡散領域６とソース領域８（Ｎ型不純物イオン２７が注入された領域）を覆うフォトレジストマスク（図示せず）を用いて、Ｐ型不純物イオンを注入し、アニール処理を施し、Ｐ型コンタクト領域１０を形成する（ステップ＃２８）。Ｐ型コンタクト領域１０は、Ｐ型ウェル１に所定のウェル電位を印加するために用いられる。
【００５１】
以上のステップ＃２０〜＃２８により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴが作製される。第２実施形態の本発明方法によれば、ＬＤＤ拡散領域６がゲート電極５と犠牲ドレイン電極２２をマスクとして自己整合的に形成され、ドレイン領域７は犠牲ドレイン電極２２に対して自己整合的に形成されるため、ＬＤＤ拡散領域６の長さ（ＬＤＤ長）、及び、ゲート電極５とドレイン領域７間の間隔は、ゲート電極５と犠牲ドレイン電極２２間の間隔Ｌｏｆで規定される。従って、ＬＤＤ長は、当該間隔Ｌｏｆを調整することで、精度良く制御される。
【００５２】
以降、図示しないが、層間絶縁膜の堆積、層間絶縁膜へのコンタクトの形成、及び、層間絶縁膜とコンタクト上への金属配線の形成が、周知の集積回路の製造方法によって行われ、図２（ｆ）に示す構造のＡＬＤＭＯＳＦＥＴが、集積回路上に形成される。
【００５３】
［第３実施形態］
図３に、第３実施形態における本発明方法の主たる製造工程途中におけるトランジスタの断面構造を示す。第３実施形態では、第１及び第２実施形態と異なり、マスクパターン層がゲート電極と別の層で、犠牲層として形成される。また、図３（ｇ）は、ゲート電極５、ＬＤＤ拡散領域６、ドレイン領域７、ソース領域８が形成されＭＯＳＦＥＴとして完成した状態の断面構造を示す。尚、図３には、図１及び図２に示す構造と共通する部位には共通の符号を付して説明する。
【００５４】
先ず、図３（ａ）に示すように、シリコン基板内に、第１及び第２実施形態と同様に、Ｐ型ウェル１、素子分離領域２、及び、ゲート絶縁膜３を公知の手法によって形成する（ステップ＃３０）。その後、ゲート絶縁膜３の表面を保護するためのポリシリコン保護膜４を公知の手法によって全面に堆積する。ポリシリコン保護層４の膜厚は、例えば、２０〜５０ｎｍとする。次に、図３（ａ）に示すように、シリコン窒化膜３１（第１マスク材料に相当）をＣＶＤ法により全面に堆積する（ステップ＃３１）。シリコン窒化膜３１の膜厚は、例えば、１００〜３００ｎｍである。
【００５５】
次に、図３（ｂ）に示すように、シリコン窒化膜３１をフォトリソグラフィ技術及び反応性イオンエッチング（ＲＩＥ）等の公知の異方性エッチングを用いてパターニングして、犠牲ゲート電極３２と犠牲ドレイン電極３３を形成する（ステップ＃３２）。後述するように、犠牲ゲート電極３２のパターンにより、ゲート電極５が規定され、犠牲ドレイン電極３３のパターンにより、ドレイン領域７が規定される。ステップ＃３１及び＃３２がマスクパターン形成工程に相当する。引き続き、図３（ｂ）に示すように、犠牲ゲート電極３２と犠牲ドレイン電極３３（夫々がマスクパターン層に相当）をマスクとして、Ｎ型不純物イオン３４（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、０．５〜５×１０１３／ｃｍ２程度のドーズ量で注入し、アニール処理を施し、ＬＤＤ拡散領域６を形成する（ステップ＃３３）。これにより、ＬＤＤ拡散領域６は、犠牲ゲート電極３２と犠牲ドレイン電極３３に対して自己整合的に形成される。ステップ＃３３がＬＤＤ形成工程に相当する。尚、上記アニール処理は、後工程のシリコン酸化膜層３５を形成する際の熱処理によって実行されても良い。
【００５６】
次に、図３（ｃ）に示すように、シリコン酸化膜（第２マスク材料に相当）をＣＶＤ法により全面に堆積した後、犠牲ゲート電極３２と犠牲ドレイン電極３３の上面が露出するまで、公知のＣＭＰ法によりシリコン酸化膜を平坦化して、犠牲ゲート電極３２と犠牲ドレイン電極３３の側方の開口部に当該シリコン酸化膜が充填されたシリコン酸化膜層３５を形成する（ステップ＃３４）。ここで、第２マスク材料の研摩時に、第１マスク材料が研摩を阻止する基準層となるように、シリコン窒化膜が第１マスク材料として、シリコン酸化膜が第２マスク材料として夫々採用されている。従って、第１マスク材料と第２マスク材料は、上記ＣＭＰ処理時の条件を満たす材料であれば良い。
【００５７】
次に、図３（ｄ）に示すように、シリコン窒化膜からなる犠牲ゲート電極３２を周知のウェットエッチングにより選択的に除去し、犠牲ゲート電極３２が存在していた領域に露出したポリシリコン保護膜４上に、ポリシリコンを結晶成長させて、当該領域をポリシリコンで充填することによりゲート電極５を形成する（ステップ＃３５）。ステップ＃３５がゲート形成工程に相当する。尚、シリコン窒化膜からなる犠牲ゲート電極３２のエッチングに使用するエッチャントとしては、シリコン酸化膜層３５に対してエッチング選択比が高くなる熱リン酸溶液を使用する。上記ゲート形成工程において、ポリシリコンを結晶成長させる代わりに、ポリシリコンを全面に堆積して、犠牲ゲート電極３２が存在していた領域にポリシリコンを充填した後に、ＣＭＰ法により、当該ポリシリコンをシリコン酸化膜層３５の上面が露出するまで平坦化して、ゲート電極５を形成するようにしても良い。
【００５８】
次に、図３（ｅ）に示すように、シリコン窒化膜からなる犠牲ドレイン電極３３を、犠牲ゲート電極３２と同様に周知のウェットエッチングにより除去し、犠牲ドレイン電極３３が存在していた領域３６下のＰ型ウェル１に、ゲート電極５とシリコン酸化膜層３５をマスクとして、Ｎ型不純物イオン３７（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃３６）。以降のアニール処理により、ドレイン領域７が形成される。ステップ＃３６及び以降のアニール処理がドレイン形成工程に相当する。
【００５９】
次に、図３（ｆ）に示すように、シリコン酸化膜層３５を周知のウェットエッチングにより除去し、サイドウォールスペーサ９を、第１及び第２実施形態と同じ要領で、ゲート電極５の側壁に形成する（ステップ＃３７）。引き続き、図３（ｆ）に示すように、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７と後に形成されるＰ型コンタクト領域１０を覆うフォトレジストマスク３８をマスクとして用いて、Ｎ型不純物イオン３９（例えば、３１Ｐ＋または７５Ａｓ＋）を、例えば、１〜５×１０１５／ｃｍ２程度のドーズ量で注入する（ステップ＃３８）。以降のアニール処理により、ソース領域８が形成される。ステップ＃３８及び当該アニール処理がソース形成工程に相当する。
【００６０】
次に、フォトレジストマスク３８を除去した後、図３（ｇ）に示すように、ＬＤＤ拡散領域６とソース領域８（Ｎ型不純物イオン３９が注入された領域）を覆うフォトレジストマスク（図示せず）を用いて、Ｐ型不純物イオンを注入し、アニール処理を施し、Ｐ型コンタクト領域１０を形成する（ステップ＃３９）。Ｐ型コンタクト領域１０は、Ｐ型ウェル１に所定のウェル電位を印加するために用いられる。
【００６１】
以上のステップ＃３０〜＃３９により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴが作製される。第３実施形態の本発明方法によれば、ＬＤＤ拡散領域６が犠牲ゲート電極３２と犠牲ドレイン電極３３をマスクとして自己整合的に形成され、また、ゲート電極５は犠牲ゲート電極３２に対して自己整合的に形成され、ドレイン領域７は犠牲ドレイン電極３３に対して自己整合的に形成されるため、ＬＤＤ拡散領域６の長さ（ＬＤＤ長）、及び、ゲート電極５とドレイン領域７間の間隔は、犠牲ゲート電極３２と犠牲ドレイン電極３３間の間隔Ｌｏｆで規定される。従って、ＬＤＤ長は、当該間隔Ｌｏｆを調整することで、精度良く制御される。
【００６２】
以降、図示しないが、層間絶縁膜の堆積、層間絶縁膜へのコンタクトの形成、及び、層間絶縁膜とコンタクト上への金属配線の形成が、周知の集積回路の製造方法によって行われ、図３（ｇ）に示す構造のＡＬＤＭＯＳＦＥＴが、集積回路上に形成される。
【００６３】
［第４実施形態］
次に、非対称な横方向二重拡散構造を有するＮチャネル型のＡＬＤＭＯＳＦＥＴ（第１タイプのＭＩＳＦＥＴに相当）と、対称な横方向二重拡散構造を有するＮチャネル型の通常のＭＯＳＦＥＴ（第２タイプのＭＩＳＦＥＴに相当）を、上記第１実施形態の本発明方法を用いて、同一基板上に同時に作製する実施形態について、図４に示す工程断面図を用いて説明する。図４は、左側が図１と同じＡＬＤＭＯＳＦＥＴの工程断面図を、右側が通常のＭＯＳＦＥＴの工程断面図を夫々示している。図４において、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴにおいて、同じ部位には同じ符号を付している。
【００６４】
図４に示すように、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴは、同じＰ型ウェル１上に、素子分離領域２で分離されて形成される。以下、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴ間で、異なる点についてのみ説明する。尚、各工程（ステップ＃１０〜＃１７）の詳細は、第１実施形態と同じであり重複する説明は割愛する。
【００６５】
先ず、ステップ＃１１において、フォトレジストマスク１１は、ＡＬＤＭＯＳＦＥＴ側のドレイン領域７の上部に開口部１２が形成されているが、通常のＭＯＳＦＥＴ側のドレイン領域７の上部には開口部は形成されていない。従って、Ｎ型不純物イオン１３の注入によって、通常のＭＯＳＦＥＴ側にはドレイン領域７は形成されない（図４（ｂ）参照）。
【００６６】
次に、ステップ＃１３のポリシリコン層１４のパターニングにおいて、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５とドレイン電極１５が形成されるが、通常のＭＯＳＦＥＴ側では、ゲート電極５のみが形成され、ドレイン電極１５は形成されない。この結果、ステップ＃１４において、通常のＭＯＳＦＥＴ側では、ソース側とドレイン側で対称なＬＤＤ拡散領域６が形成される。
【００６７】
次に、ステップ＃１６において、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５、ドレイン電極１５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とＰ型コンタクト領域１０を覆うフォトレジストマスク１６をマスクとして用い、ソース領域８にのみＮ型不純物イオン１７の注入が行われるが、通常のＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、Ｐ型コンタクト領域１０を覆うフォトレジストマスク１６をマスクとして用い、ドレイン領域７とソース領域８の両方にＮ型不純物イオン１７の注入が行われる。この結果、通常のＭＯＳＦＥＴ側では、対称なドレイン領域７とソース領域８が、ＡＬＤＭＯＳＦＥＴのソース領域８と同時に形成される。以降の工程は、ＡＬＤＭＯＳＦＥＴ側と通常のＭＯＳＦＥＴ側で同じであるので、説明は割愛する。
【００６８】
以上のステップ＃１０〜＃１７により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴが同一基板上に同時に作製される。
【００６９】
［第５実施形態］
次に、非対称な横方向二重拡散構造を有するＮチャネル型のＡＬＤＭＯＳＦＥＴ（第１タイプのＭＩＳＦＥＴに相当）と、対称な横方向二重拡散構造を有するＮチャネル型の通常のＭＯＳＦＥＴ（第２タイプのＭＩＳＦＥＴに相当）を、上記第２実施形態の本発明方法を用いて、同一基板上に同時に作製する実施形態について、図５に示す工程断面図を用いて説明する。図５は、左側が図２と同じＡＬＤＭＯＳＦＥＴの工程断面図を、右側が通常のＭＯＳＦＥＴの工程断面図を夫々示している。図５において、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴにおいて、同じ部位には同じ符号を付している。
【００７０】
図５に示すように、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴは、同じＰ型ウェル１上に、素子分離領域２で分離されて形成される。以下、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴ間で、異なる点についてのみ説明する。尚、各工程（ステップ＃２０〜＃２８）の詳細は、第２実施形態と同じであり重複する説明は割愛する。
【００７１】
先ず、ステップ＃２２のポリシリコン層２１のパターニングにおいて、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５と犠牲ドレイン電極２２が形成されるが、通常のＭＯＳＦＥＴ側では、ゲート電極５だけが形成され、犠牲ドレイン電極２２は形成されない。この結果、ステップ＃２３において、通常のＭＯＳＦＥＴ側では、ソース側とドレイン側で対称なＬＤＤ拡散領域６が形成される。
【００７２】
次に、ステップ＃２５及び以降のアニール処理において、ＡＬＤＭＯＳＦＥＴ側では、犠牲ドレイン電極２２の除去とドレイン領域７の形成が行われるが、通常のＭＯＳＦＥＴ側では、ドレイン領域７は形成されない。
【００７３】
次に、ステップ＃２７において、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７とＰ型コンタクト領域１０を覆うフォトレジストマスク２６をマスクとして用い、ソース領域８にのみＮ型不純物イオン２７の注入が行われるが、通常のＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、Ｐ型コンタクト領域１０を覆うフォトレジストマスク２６をマスクとして用い、ドレイン領域７とソース領域８の両方にＮ型不純物イオン２７の注入が行われる。この結果、通常のＭＯＳＦＥＴ側では、対称なドレイン領域７とソース領域８が、ＡＬＤＭＯＳＦＥＴのソース領域８と同時に形成される。以降の工程は、ＡＬＤＭＯＳＦＥＴ側と通常のＭＯＳＦＥＴ側で同じであるので、説明は割愛する。
【００７４】
以上のステップ＃２０〜＃２７により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴが同一基板上に同時に作製される。
【００７５】
［第６実施形態］
次に、非対称な横方向二重拡散構造を有するＮチャネル型のＡＬＤＭＯＳＦＥＴ（第１タイプのＭＩＳＦＥＴに相当）と、対称な横方向二重拡散構造を有するＮチャネル型の通常のＭＯＳＦＥＴ（第２タイプのＭＩＳＦＥＴに相当）を、上記第３実施形態の本発明方法を用いて、同一基板上に同時に作製する実施形態について、図６に示す工程断面図を用いて説明する。図６は、左側が図３と同じＡＬＤＭＯＳＦＥＴの工程断面図を、右側が通常のＭＯＳＦＥＴの工程断面図を夫々示している。図６において、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴにおいて、同じ部位には同じ符号を付している。
【００７６】
図６に示すように、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴは、同じＰ型ウェル１上に、素子分離領域２で分離されて形成される。以下、ＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴ間で、異なる点についてのみ説明する。尚、各工程（ステップ＃３０〜＃３９）の詳細は、第３実施形態と同じであり重複する説明は割愛する。
【００７７】
先ず、ステップ＃３２のシリコン窒化膜３１のパターニングにおいて、ＡＬＤＭＯＳＦＥＴ側では、犠牲ゲート電極３２と犠牲ドレイン電極３３が形成されるが、通常のＭＯＳＦＥＴ側では、犠牲ゲート電極３２だけが形成され、犠牲ドレイン電極３３は形成されない。この結果、ステップ＃３３において、通常のＭＯＳＦＥＴ側では、ソース側とドレイン側で対称なＬＤＤ拡散領域６が形成される。
【００７８】
次に、ステップ＃３６及び以降のアニール処理において、ＡＬＤＭＯＳＦＥＴ側では、犠牲ドレイン電極３３の除去とドレイン領域７の形成が行われるが、通常のＭＯＳＦＥＴ側では、ドレイン領域７は形成されない。
【００７９】
次に、ステップ＃３８において、ＡＬＤＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、ＬＤＤ拡散領域６とドレイン領域７を覆うフォトレジストマスク３８をマスクとして用い、ソース領域８にのみＮ型不純物イオン３９の注入が行われるが、通常のＭＯＳＦＥＴ側では、ゲート電極５、サイドウォールスペーサ９、及び、Ｐ型コンタクト領域１０を覆うフォトレジストマスク３８をマスクとして用い、ドレイン領域７とソース領域８の両方にＮ型不純物イオン３９の注入が行われる。この結果、通常のＭＯＳＦＥＴ側では、対称なドレイン領域７とソース領域８が、ＡＬＤＭＯＳＦＥＴのソース領域８と同時に形成される。以降の工程は、ＡＬＤＭＯＳＦＥＴ側と通常のＭＯＳＦＥＴ側で同じであるので、説明は割愛する。
【００８０】
以上のステップ＃３０〜＃３９により、Ｎチャネル型のＡＬＤＭＯＳＦＥＴと通常のＭＯＳＦＥＴが同一基板上に同時に作製される。
【００８１】
以上、本発明のＭＩＳＦＥＴ製造方法及び当該製造方法で製造されたＭＩＳＦＥＴについて、上記第１乃至第６の実施形態を用いて詳細に説明した。尚、本発明は、ゲート電極が形成されるゲート電極領域とドレイン領域を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口した同一層のマスクパターン層をマスクとして用いて自己整合的に、当該マスクパターン層で覆われていない領域に低濃度の不純物イオン注入を行ってＬＤＤ拡散領域を形成することを特徴とするものであり、当該特徴を備える限りにおいて種々の変形が可能であり、本発明は、上記実施形態の製造方法及びその製造方法で製造されたＭＩＳＦＥＴに限定されるものではない。例えば、本発明は、Ｐチャネル型のＡＬＤＭＯＳＦＥＴの製造にも適用でき、また、基板もシリコン基板に限定されるものではない。更に、ＭＩＳＦＥＴをウェル上ではなく、基板上、或いは、基板上のエピタキシャル層に形成しても構わない。
【符号の説明】
【００８２】
１： Ｐ型ウェル
２： 素子分離領域
３： ゲート絶縁膜
４： ポリシリコン保護膜
５： ゲート電極
６： ＬＤＤ拡散領域
７： ドレイン領域
８： ソース領域
９： サイドウォールスペーサ
１０： Ｐ型コンタクト領域
１１，１６： フォトレジストマスク
１２： 開口部
１３，１７： Ｎ型不純物イオン
１４： ポリシリコン層
１５： ドレイン電極
１８： 深いＬＤＤ拡散領域
２１： ポリシリコン層
２２： 犠牲ドレイン電極
２３，２５，２７： Ｎ型不純物イオン
２４： シリコン窒化膜層
２６： フォトレジストマスク
３１： シリコン窒化膜
３２： 犠牲ゲート電極
３３： 犠牲ドレイン電極
３４，３７，３９： Ｎ型不純物イオン
３５： シリコン酸化膜層
３６： 犠牲ドレイン電極除去後の空間
３８： フォトレジストマスク
【特許請求の範囲】
【請求項１】
非対称な横方向二重拡散構造を有するＭＩＳＦＥＴの製造方法であって、
第１導電型の基板またはウェル領域の上方にゲート絶縁膜を介してゲート電極を形成する工程と、
前記基板またはウェル領域に第２導電型の不純物イオン注入によりドレイン領域を形成する工程と、
前記基板またはウェル領域の上方に前記ゲート電極が形成されるゲート電極領域と前記ドレイン領域を少なくとも覆い、前記ゲート電極領域と前記ドレイン領域の間が開口したマスクパターン層を形成する工程と、
前記マスクパターン層をマスクとして自己整合的に、前記マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入により前記ドレイン領域より低濃度のＬＤＤ拡散領域を形成する工程と、
前記基板またはウェル領域の前記ゲート電極を挟んで前記ドレイン領域の反対側の領域に第２導電型の不純物イオン注入により前記ＬＤＤ拡散領域より高濃度のソース領域を形成する工程と、を有することを特徴とするＭＩＳＦＥＴ製造方法。
【請求項２】
前記マスクパターン層を形成する工程において、前記マスクパターン層をゲート電極材料で形成し、前記ゲート電極領域上の前記マスクパターン層を前記ゲート電極として形成することを特徴とする請求項１に記載のＭＩＳＦＥＴ製造方法。
【請求項３】
前記ドレイン領域を形成する工程の後、前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程を実行し、
前記ＬＤＤ拡散領域を形成する工程の後、前記ソース領域を形成する工程を実行することを特徴とする請求項２に記載のＭＩＳＦＥＴ製造方法。
【請求項４】
前記ドレイン領域を形成する工程において、前記ドレイン領域上の前記ゲート絶縁膜を除去した後に、前記第２導電型の不純物イオン注入を行い、
前記マスクパターン層を形成する工程において、前記ドレイン領域上の前記マスクパターン層を前記ドレイン領域と接続するドレイン電極として形成することを特徴とする請求項３に記載のＭＩＳＦＥＴ製造方法。
【請求項５】
前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程、及び、前記ＬＤＤ拡散領域を形成する工程の後に、前記マスクパターン層の開口部を所定のマスク材料で充填する工程と、前記ドレイン領域上の前記マスクパターン層を除去する工程と、前記ドレイン領域を形成する工程を順番に実行し、
前記ドレイン領域を形成する工程の後、前記ソース領域を形成する工程を実行することを特徴とする請求項２に記載のＭＩＳＦＥＴ製造方法。
【請求項６】
前記マスクパターン層を形成する工程において、前記マスクパターン層を所定の第１マスク材料で形成し、
前記ＬＤＤ拡散領域を形成する工程の後、前記マスクパターン層の開口部を所定の第２マスク材料で充填する工程を実行し、
前記第２マスク材料で充填する工程の後、前記ゲート電極を形成する工程を、前記ゲート電極領域上の前記第１マスク材料を選択的に除去して、前記第１マスク材料を除去した後の前記ゲート電極領域上の開口部内に前記ゲート電極材料を充填して実行し、
前記ゲート電極を形成する工程の後、前記ドレイン領域上の前記第１マスク材料を除去して、前記ドレイン領域を形成する工程を実行し、
前記ドレイン領域を形成する工程の後、前記第２マスク材料を除去してから、前記ソース領域を形成する工程を実行することを特徴とする請求項１に記載のＭＩＳＦＥＴ製造方法。
【請求項７】
前記第１マスク材料がシリコン窒化膜で、前記第２マスク材料がシリコン酸化膜であることを特徴とする請求項６に記載のＭＩＳＦＥＴ製造方法。
【請求項８】
非対称な横方向二重拡散構造を有する第１タイプのＭＩＳＦＥＴと、対称な横方向二重拡散構造を有する前記第１タイプのＭＩＳＦＥＴと同じ導電型の第２タイプのＭＩＳＦＥＴを、請求項１〜７の何れか１項に記載のＭＩＳＦＥＴ製造方法を用いて、同一基板上に同時に作製することを特徴とするＭＩＳＦＥＴ製造方法。
【請求項９】
前記ゲート電極を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ゲート電極を同時に形成し、
前記ＬＤＤ拡散領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ＬＤＤ拡散領域を同時に形成し、
前記ソース領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴのソース領域と前記第２タイプのＭＩＳＦＥＴのドレイン領域とソース領域を同時に形成することを特徴とする請求項８に記載のＭＩＳＦＥＴ製造方法。
【請求項１０】
非対称な横方向二重拡散構造を有するＭＩＳＦＥＴであって、
第１導電型の基板またはウェル領域と、
前記基板またはウェル領域の上方にゲート絶縁膜を介して形成されたゲート電極と、
前記基板またはウェル領域に形成された第２導電型の不純物拡散領域からなるドレイン領域と、
前記ドレイン領域上に前記ゲート電極と同じ電極材料で形成され、前記ドレイン領域上に形成された前記ゲート絶縁膜の開口部を介して前記ドレイン領域と接続するドレイン電極と、
前記基板またはウェル領域の前記ゲート電極と前記ドレイン電極間の領域に形成された前記ドレイン領域より低濃度の第２導電型の不純物拡散領域からなるＬＤＤ拡散領域と、
前記基板またはウェル領域の前記ゲート電極を挟んで前記ＬＤＤ拡散領域の反対側の領域に形成された前記ＬＤＤ拡散領域より高濃度の第２導電型の不純物拡散領域からなるソース領域と、を備えることを特徴とするＭＩＳＦＥＴ。
【請求項１】
非対称な横方向二重拡散構造を有するＭＩＳＦＥＴの製造方法であって、
第１導電型の基板またはウェル領域の上方にゲート絶縁膜を介してゲート電極を形成する工程と、
前記基板またはウェル領域に第２導電型の不純物イオン注入によりドレイン領域を形成する工程と、
前記基板またはウェル領域の上方に前記ゲート電極が形成されるゲート電極領域と前記ドレイン領域を少なくとも覆い、前記ゲート電極領域と前記ドレイン領域の間が開口したマスクパターン層を形成する工程と、
前記マスクパターン層をマスクとして自己整合的に、前記マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入により前記ドレイン領域より低濃度のＬＤＤ拡散領域を形成する工程と、
前記基板またはウェル領域の前記ゲート電極を挟んで前記ドレイン領域の反対側の領域に第２導電型の不純物イオン注入により前記ＬＤＤ拡散領域より高濃度のソース領域を形成する工程と、を有することを特徴とするＭＩＳＦＥＴ製造方法。
【請求項２】
前記マスクパターン層を形成する工程において、前記マスクパターン層をゲート電極材料で形成し、前記ゲート電極領域上の前記マスクパターン層を前記ゲート電極として形成することを特徴とする請求項１に記載のＭＩＳＦＥＴ製造方法。
【請求項３】
前記ドレイン領域を形成する工程の後、前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程を実行し、
前記ＬＤＤ拡散領域を形成する工程の後、前記ソース領域を形成する工程を実行することを特徴とする請求項２に記載のＭＩＳＦＥＴ製造方法。
【請求項４】
前記ドレイン領域を形成する工程において、前記ドレイン領域上の前記ゲート絶縁膜を除去した後に、前記第２導電型の不純物イオン注入を行い、
前記マスクパターン層を形成する工程において、前記ドレイン領域上の前記マスクパターン層を前記ドレイン領域と接続するドレイン電極として形成することを特徴とする請求項３に記載のＭＩＳＦＥＴ製造方法。
【請求項５】
前記ゲート電極を形成する工程を含む前記マスクパターン層を形成する工程、及び、前記ＬＤＤ拡散領域を形成する工程の後に、前記マスクパターン層の開口部を所定のマスク材料で充填する工程と、前記ドレイン領域上の前記マスクパターン層を除去する工程と、前記ドレイン領域を形成する工程を順番に実行し、
前記ドレイン領域を形成する工程の後、前記ソース領域を形成する工程を実行することを特徴とする請求項２に記載のＭＩＳＦＥＴ製造方法。
【請求項６】
前記マスクパターン層を形成する工程において、前記マスクパターン層を所定の第１マスク材料で形成し、
前記ＬＤＤ拡散領域を形成する工程の後、前記マスクパターン層の開口部を所定の第２マスク材料で充填する工程を実行し、
前記第２マスク材料で充填する工程の後、前記ゲート電極を形成する工程を、前記ゲート電極領域上の前記第１マスク材料を選択的に除去して、前記第１マスク材料を除去した後の前記ゲート電極領域上の開口部内に前記ゲート電極材料を充填して実行し、
前記ゲート電極を形成する工程の後、前記ドレイン領域上の前記第１マスク材料を除去して、前記ドレイン領域を形成する工程を実行し、
前記ドレイン領域を形成する工程の後、前記第２マスク材料を除去してから、前記ソース領域を形成する工程を実行することを特徴とする請求項１に記載のＭＩＳＦＥＴ製造方法。
【請求項７】
前記第１マスク材料がシリコン窒化膜で、前記第２マスク材料がシリコン酸化膜であることを特徴とする請求項６に記載のＭＩＳＦＥＴ製造方法。
【請求項８】
非対称な横方向二重拡散構造を有する第１タイプのＭＩＳＦＥＴと、対称な横方向二重拡散構造を有する前記第１タイプのＭＩＳＦＥＴと同じ導電型の第２タイプのＭＩＳＦＥＴを、請求項１〜７の何れか１項に記載のＭＩＳＦＥＴ製造方法を用いて、同一基板上に同時に作製することを特徴とするＭＩＳＦＥＴ製造方法。
【請求項９】
前記ゲート電極を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ゲート電極を同時に形成し、
前記ＬＤＤ拡散領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴと前記第２タイプのＭＩＳＦＥＴの各ＬＤＤ拡散領域を同時に形成し、
前記ソース領域を形成する工程において、前記第１タイプのＭＩＳＦＥＴのソース領域と前記第２タイプのＭＩＳＦＥＴのドレイン領域とソース領域を同時に形成することを特徴とする請求項８に記載のＭＩＳＦＥＴ製造方法。
【請求項１０】
非対称な横方向二重拡散構造を有するＭＩＳＦＥＴであって、
第１導電型の基板またはウェル領域と、
前記基板またはウェル領域の上方にゲート絶縁膜を介して形成されたゲート電極と、
前記基板またはウェル領域に形成された第２導電型の不純物拡散領域からなるドレイン領域と、
前記ドレイン領域上に前記ゲート電極と同じ電極材料で形成され、前記ドレイン領域上に形成された前記ゲート絶縁膜の開口部を介して前記ドレイン領域と接続するドレイン電極と、
前記基板またはウェル領域の前記ゲート電極と前記ドレイン電極間の領域に形成された前記ドレイン領域より低濃度の第２導電型の不純物拡散領域からなるＬＤＤ拡散領域と、
前記基板またはウェル領域の前記ゲート電極を挟んで前記ＬＤＤ拡散領域の反対側の領域に形成された前記ＬＤＤ拡散領域より高濃度の第２導電型の不純物拡散領域からなるソース領域と、を備えることを特徴とするＭＩＳＦＥＴ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１７１４５２（Ｐ２０１１−１７１４５２Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３２７８９（Ｐ２０１０−３２７８９）
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１７日（２０１０．２．１７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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