半導体装置及びその製造方法
【課題】高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、逆短チャネル効果の発生を防止して高性能化を実現する。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に開示の技術は、高誘電率ゲート絶縁膜、及び、ゲート電極の構成要素としてメタル膜を含む半導体装置及びその製造方法に関して、特に、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を効果的に活用することにより、高性能化を実現することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における高駆動能力化の一つの手段として、ゲート空乏化を抑制するため、メタルゲート電極、又は、ポリシリコン膜と高誘電率ゲート絶縁膜との間にメタル膜を挟むＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）構造のゲート電極が導入されつつある。これらの構造は最近の学会においても多数報告されており、中には、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ともにＭＩＰＳ構造を採用するものも報告されている。さらには、仕事関数を調整するため、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を高誘電率ゲート絶縁膜上に形成する半導体装置が提案されている（例えば、非特許文献１参照）。
【０００３】
キャップ膜として、ＮＭＯＳ及びＰＭＯＳそれぞれに異なる膜種が用いられるのが一般的である。同一の高誘電率ゲート絶縁膜及び同一のメタル膜の下で、数ｎｍ程度の極薄膜をキャップ膜として用いるだけで、ＮＭＯＳ及びＰＭＯＳそれぞれの仕事関数を調整することが可能である。その結果、ＮＭＯＳ及びＰＭＯＳのゲート電極材料は極薄膜のキャップ膜が異なるだけであるため、ＣＭＯＳプロセスにおけるゲート電極の加工が比較的容易に実現できるという特長を有している。
【０００４】
このプロセスフローについて、図面を参照しながら以下に簡単に説明する。
【０００５】
まず、図８（ａ）に示すように、半導体基板１１にＰ型半導体領域１１ｂ及びＮ型半導体領域１１ａを区画する素子分離１２を形成した後、半導体基板１１上に高誘電率ゲート絶縁膜１３を形成する。続いて、ＰＭＯＳトランジスタ用のキャップ膜としてＡｌＯｘ膜１４を堆積する。
【０００６】
次に、図８（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域ＮにおけるＡｌＯｘ膜１４を除去する。続いて、ＰＭＯＳトランジスタ形成領域ＰにおけるＡｌＯｘ膜１４及びＮＭＯＳトランジスタ形成領域Ｎにおける高誘電率ゲート絶縁膜１３上に、ＮＭＯＳトランジスタ用のキャップ膜としてＬａＯｘ膜１５を堆積した後、ＰＭＯＳトランジスタ形成領域ＰにおけるＬａＯｘ膜１５を除去する。
【０００７】
次に、図８（ｃ）に示すように、ＡｌＯｘ膜１４及びＬａＯｘ膜１５の上に、導電膜としてメタル膜１６及びポリシリコン膜１７を順に堆積する。
【０００８】
次に、図９（ａ）に示すように、リソグラフィー技術及びドライエッチ技術を用いて、高誘電率絶縁膜１３、ＡｌＯｘ膜１４、ＬａＯｘ膜１５、メタル膜１６及びポリシリコン膜１７をパターン化してゲート電極を形成する。
【０００９】
次に、図９（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに所望のイオン注入を行うことにより、半導体基板１１におけるゲート電極の外側方の領域に、接合深さが比較的浅いエクステンション拡散層１８を形成する。
【００１０】
次に、図９（ｃ）に示すように、ゲート電極の両側面に絶縁膜からなるサイドウォール１９を形成する。続いて、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに所望のイオン注入を行うことにより、半導体基板１１におけるサイドウォール１９の外側方の領域に、接合深さが比較的深いソースドレイン拡散層２０を形成する。このようにして、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成される。
【００１１】
以上のような構造において、ポリシリコン膜、メタル膜、及び高誘電率ゲート絶縁膜は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで共通である。ＮＭＯＳトランジスタ用及びＰＭＯＳトランジスタ用にそれぞれ個別のキャップ膜を選択することにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれに適した仕事関数の調整、すなわち、閾値電圧の調整が可能となる。さらには、キャップ膜は数ｎｍ程度の極薄膜であるため、エッチングによるゲート加工が比較的容易であるという特長がある。このように、上記で説明した特長を有することにより、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置並びにこれに類似する構造の半導体装置は、今後の主流となる可能性がある。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】Ｃ．Ｓ．Ｐａｒｋ ｅｔ ａｌ．，ＶＬＳＩ２００９，ｐ２０８
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、このように形成されたＮＭＯＳトランジスタにおいて、ゲート長（Ｌｇ）が短い領域で閾値電圧（Ｖｔ）の上昇が顕在化する逆短チャネル効果が発生するという問題が存在することが明らかになってきている。このような現象が発生すると、ゲート長を微細化しても半導体装置の高性能化の実現が困難となる。
【００１４】
前記に鑑み、本発明の目的は、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置であって、逆短チャネル効果の発生を防止して高性能化を実現する構造を備える半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、
本発明の第１の側面の半導体装置は、半導体基板の上に形成されたランタンを含有する高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜の上に形成された導電膜を含むゲート電極と、少なくとも高誘電率ゲート絶縁膜の両側面に形成されたランタンを含有するゲート側壁絶縁膜とを備えている。
【００１６】
このような構成により、高誘電率ゲート絶縁膜へ一旦拡散したランタンは高誘電率ゲート絶縁膜の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜のチャネル方向のランタン濃度を一様にするか、又は、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。
【００１７】
本発明の一側面の半導体装置において、誘電率ゲート絶縁膜と導電膜との間に形成されたランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜をさらに備えていることが好ましい。
【００１８】
本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。
【００１９】
本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。
【００２０】
本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜は、ハフニウムオキサイド又はハフニウムシリケートからなることが好ましい。
【００２１】
本発明の一側面の半導体装置において、導電膜は、下から順にメタル膜及びポリシリコン膜が積層された構造からなることが好ましい。
【００２２】
本発明の一側面の半導体装置において、チャネル不純物がＰ型となるＮ型半導体装置であることが好ましい。
【００２３】
本発明の一側面の半導体装置において、チャネル不純物は、ボロン若しくはインジウム、又はボロン及びインジウムの双方であることが好ましい。
【００２４】
本発明の第１の側面の半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、高誘電率ゲート絶縁膜の上に、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜を形成する工程（ｂ）と、キャップ膜の上に導電膜を形成する工程（ｃ）と、エッチングにより、高誘電率ゲート絶縁膜、キャップ膜及び導電膜をパターン化する工程（ｄ）と、パターン化された少なくとも高誘電率ゲート絶縁膜の両側面に、ランタンを含有する金属酸化膜又は金属酸窒化膜から構成されるゲート側壁絶縁膜を形成する工程（ｅ）と、少なくとも工程（ｅ）よりも後に、ランタンが拡散される熱処理を行う工程（ｆ）とを備える。
【００２５】
この構成により、高誘電率ゲート絶縁膜上面にはキャップ膜、高誘電率ゲート絶縁膜両側面にはゲート側壁絶縁膜が近接しているため、高誘電率ゲート絶縁膜へのランタン供給量が十分となり、高誘電率ゲート絶縁膜中のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部に比べてゲート電極両端部のランタン濃度を高くすることができる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。
【００２６】
本発明の第１の側面の半導体装置の製造方法において、工程（ｆ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。
【００２７】
本発明の第１の側面の半導体装置の製造方法において、工程（ｆ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。
【００２８】
本発明の第１の側面の半導体装置の製造方法において、チャネル不純物がＰ型となるＮ型半導体装置の製造方法である。
【００２９】
本発明の第２の側面の半導体装置の製造方法は、半導体基板上にダミーゲートを形成する工程（ａ）と、ダミーゲートをマスクに用いて不純物注入を行うことにより、半導体基板におけるダミーゲートの外側方に接合深さが浅いソースドレイン拡散層を形成する工程（ｂ）と、半導体基板上に、ゲート電極を覆うように層間絶縁膜を堆積する工程（ｃ）と、ＣＭＰ法を用いて、ダミーゲートの上面が露出するまで、層間絶縁膜を平坦化する工程（ｄ）と、ダミーゲートのみを選択的に除去することにより、層間絶縁膜に半導体基板の表面を露出する開口部を形成する工程（ｅ）と、開口部の側壁部にのみに、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるゲート側壁絶縁膜を選択的に形成する工程（ｆ）と、開口部における底部に、下から順に、高誘電率ゲート絶縁膜、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜、及び導電膜を埋め込む工程（ｇ）とを備え、少なくとも工程（ｇ）よりも後に、ランタンが拡散される熱処理を行う工程（ｈ）をさらに備える。
【００３０】
この構成により、高誘電率ゲート絶縁膜上面にはキャップ膜、高誘電率ゲート絶縁膜両側面にはゲート側壁絶縁膜が近接しているため、高誘電率ゲート絶縁膜へのランタン供給量が十分となり、高誘電率ゲート絶縁膜中のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部に比べてゲート電極両端部のランタン濃度を高くすることができる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。さらに、埋め込み型ゲート電極構造となっているため、高誘電率ゲート絶縁膜が高温の活性化熱処理にさらされることがないため、ゲート絶縁膜の信頼性を向上させることができる。
【００３１】
本発明の第２の側面の半導体装置の製造方法において、工程（ｂ）と工程（ｃ）との間に、半導体基板におけるダミーゲートの外側方に接合深さが深いソースドレイン拡散層を形成する工程をさらに備えてもよい。
【００３２】
本発明の第２の側面の半導体装置の製造方法において、工程（ｈ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。
【００３３】
本発明の第２の側面の半導体装置の製造方法において、工程（ｈ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。
【００３４】
本発明の第２の側面の半導体装置の製造方法において、チャネル不純物がＰ型となるＮ型半導体装置の製造方法であることが好ましい。
【発明の効果】
【００３５】
本発明によると、高誘電率ゲート絶縁膜及びメタル膜を有するゲート電極を備えた半導体装置であって、逆短チャネル効果の発生を防止して高性能化を実現する構造を備えた半導体装置及びその製造方法を提供することである。
【図面の簡単な説明】
【００３６】
【図１】図１（ａ）は、背景技術の課題を説明するためのＮＭＯＳトランジスタの一般的な構造を示す断面図であり、図１（ｂ）は、図１（ａ）のIb-Ib線の断面における高誘電率ゲート絶縁膜中のランタン濃度とゲート長（Ｌｇ）との関係図であり、図１（ｃ）は、閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係図である。
【図２】図２（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、図２（ｂ）は、図２（ａ）のIIb-IIb線の断面における高誘電率ゲート絶縁膜中のランタン濃度とゲート長（Ｌｇ）との関係図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７は、本発明の第１の実施形態に係る半導体装置の変形例の構造を示す断面図である。
【図８】図８（ａ）〜（ｃ）は、背景技術に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、背景技術に係る半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００３７】
本件発明者らが、上記課題の解明のために鋭意検討を詳細に行ったところ、逆短チャネル効果は、一般的にはゲート長が短くなるほど半導体基板内の実効的な不純物濃度が上昇することが原因である理解されているが、ゲート電極の形成条件によっても引き起こされることが明らかになった。以下に、ゲート電極の形成条件によってもたらされる逆短チャネル効果の発生メカニズムについて、図面を参照しながら説明する。
【００３８】
図１（ａ）は、ＮＭＯＳトランジスタの断面図であって、具体的には、例えば上述した図９（ｃ）のＮＭＯＳトランジスタ形成領域ＮにおけるＮＭＯＳトランジスタの構造を示している。ＬａＯｘ膜１５からなるキャップ膜による仕事関数の調整には、図１（ａ）に示すように、ＬａＯｘ膜１５からなるキャップ膜中のランタン（Ｌａ）が高誘電率ゲート絶縁膜１３中に熱拡散していることが必要である。
【００３９】
そこで、図１（ａ）の高誘電率ゲート絶縁膜１３におけるIb-Ib線の断面のランタン濃度を分析してみると、図１（ｂ）の模式図に示す通り、ランタン濃度は、ゲート電極中央部に比べてゲート電極両端部の近傍において減少していることが分かった。ゲート電極両端部の近傍におけるランタン濃度の減少は、ゲート電極外の領域、すなわち、例えばサイドウォール１９などへランタンが熱拡散することによって生じるものと考えられる。このような結果は、ゲート電極中央部では仕事関数の調整に十分なランタン量が確保されているが、ゲート電極両端部の近傍では仕事関数の調整に必要なランタン量が不足していることを意味している。このような状態を閾値電圧（Ｖｔ）の点で考えると、ゲート電極中央部では低閾値電圧になっているが、ゲート電極両端部の近傍では高閾値電圧になっていることと等価である。このため、図１（ｃ）に示す閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係図から分かるように、ゲート長（Ｌｇ）が短くなるほど高閾値電圧となる逆短チャネル効果がもたらされることになる。その結果、上述したように、ゲート長（Ｌｇ）を微細化しても半導体装置の高性能化の実現が困難になるという問題が発生するのである。
【００４０】
本発明は、以上のように得られた知見に基づいてなされたものであり、具体的には、ランタンを含有する高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、少なくとも高誘電率ゲート絶縁膜の側面にランタンを含有するゲート側壁絶縁膜を備えた構成としたものである。
【００４１】
このような構成により、高誘電率ゲート絶縁膜へ一旦拡散したランタンは高誘電率ゲート絶縁膜の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜のチャネル方向のランタン濃度を一様にするか、又は、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。
【００４２】
以下に、上述した本発明を具体的に実施する各実施形態について、図面を参照しながら説明する。
【００４３】
（第１の実施形態）
図２（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。なお、図２（ａ）は、ＮＭＯＳトランジスタ形成領域に形成されるＮＭＯＳトランジスタを図示している。
【００４４】
図２（ａ）に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａが形成されている。半導体領域１０１ａ上には、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ２）膜等の高誘電率ゲート絶縁膜１０２を介して、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍのランタン酸化（ＬａＯｘ）膜からなるキャップ膜１０３、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜１０４、及び例えば膜厚約９０ｎｍのポリシリコン膜１０５が順に積層されてなるゲート電極が形成されている。なお、高誘電率ゲート絶縁膜１０２と半導体基板１０１との間に、例えば膜厚約１ｎｍのシリコン酸窒化（ＳｉＯＮ）膜からなる下敷き絶縁膜を形成してもよい。また、高誘電率ゲート絶縁膜１０２として、ハフニウムシリケート（ＨｆＳｉＯ２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ２）膜を用いることもできる。また、キャップ膜１０３として、ランタン酸化（ＬａＯｘ）膜の代わりに、ランタン酸窒化（ＬａＯｘＮｙ）膜を用いることもできる。
【００４５】
半導体領域１０１ａにおけるゲート電極の外側方の領域には、例えばヒ素（Ａｓ）が注入された接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７が形成されている。
【００４６】
また、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面には、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４ｎｍのランタン酸化（ＬａＯｘ）膜からなるゲート側壁絶縁膜１０６が形成されている。ゲート側壁絶縁膜１０６の両側面及び半導体領域１０１ａ上には、絶縁膜として例えば底部の幅約５０ｎｍのシリコン窒化（Ｓｉ３Ｎ４）膜からなるサイドウォール１０８が形成されている。半導体領域１０１ａにおけるサイドウォール１０８の外側方の領域には、例えばヒ素（Ａｓ）が注入され、接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９が形成されている。
【００４７】
ここで、高誘電率ゲート絶縁膜１０２中には、キャップ膜１０３に含有されるランタンが熱処理によって拡散しているが、高誘電率ゲート絶縁膜１０２の両側面にはランタンを含有するゲート側壁絶縁膜１０６が接しているため、ゲート側壁絶縁膜１０６に含有されるランタンが熱処理によって高誘電率ゲート絶縁膜１０２の両側面からもその内部に拡散していることになる。
【００４８】
図２（ｂ）は、本実施形態の半導体装置の高誘電率ゲート絶縁膜１０２におけるランタン濃度を示す図であって、具体的には、上記図２（ａ）のIIb-IIb線の断面における高誘電率ゲート絶縁膜１０２のランタン濃度を示している。図２（ｂ）に示すように、高誘電率ゲート絶縁膜１０２におけるチャネル長方向のランタン濃度は、全体に亘って一様になっている（矢印２ａの場合）か、ゲート電極中央部に比べてゲート電極両端部の近傍が高濃度になっている（矢印２ｂの場合）。このように、本実施形態の構造によると、ゲート長（Ｌｇ）が短くなるほど高閾値電圧（Ｖｔ）となる逆短チャネル効果を抑制できる。さらに、ゲート電極両端部を低閾値電圧化することができるため、ゲート長（Ｌｇ）を微細化しても半導体装置の高性能化を実現することができる。なお、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜１０６に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。
【００４９】
以下、本発明の第１の実施形態に係る半導体装置の製造方法として、上述した図１（ａ）のＮＭＯＳトランジスタの製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示している。
【００５０】
まず、図３（ａ）に示すように、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａが形成された例えばシリコンからなる半導体基板１０１上に、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ２）膜等の高誘電率ゲート絶縁膜１０２ａを形成する。続いて、高誘電率ゲート絶縁膜１０２ａの上に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍの例えばランタン酸化（ＬａＯｘ）膜からなるキャップ膜１０３を形成する。なお、素子分離領域を形成した後に、閾値電圧制御の目的で、ボロン若しくはインジウムを用いたイオン注入、又はボロン及びインジウムの両方を用いたイオン注入を行っておく。また、高誘電率ゲート絶縁膜１０２ａを堆積する前に、下敷き絶縁膜として例えばシリコン酸窒化（ＳｉＯＮ）膜を約１ｎｍ堆積することもできる。高誘電率ゲート絶縁膜１０２ａとして、ハフニウムシリケート（ＨｆＳｉＯ２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ２）膜を用いることもできる。また、キャップ膜１０３として、ランタン酸化（ＬａＯｘ）膜の代わりに、ランタン酸窒化（ＬａＯｘＮｙ）膜を用いることもできる。
【００５１】
次に、図３（ｂ）に示すように、７００℃の熱処理により、キャップ膜１０３に含有されるランタンを高誘電率ゲート絶縁膜１０２ａ中に拡散させることにより、ランタンが拡散された高誘電率ゲート絶縁膜１０２が形成される。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、該ＰＭＯＳトランジスタが形成される領域におけるキャップ膜１０３を除去する工程を備えてもよい。
【００５２】
次に、図３（ｃ）に示すように、キャップ膜１０３の上に、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜１０４、及び例えば膜厚約９０ｎｍのポリシリコン膜１０５を順に形成する。
【００５３】
次に、図３（ｄ）に示すように、リソグラフィー技術及びドライエッチング技術を用いて、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５をパターン化する。これにより、パターン化された高誘電率ゲート絶縁膜１０２、及び、パターン化されたキャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５からなるゲート電極が形成される。
【００５４】
次に、図４（ａ）に示すように、半導体基板１０１の上に、ゲート電極を覆うように、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜を堆積した後、エッチバック技術により、高誘電率ゲート絶縁膜１０２及びゲート電極それぞれの両側面に、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜からなるゲート側壁絶縁膜１０６を形成する。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、ＰＭＯＳトランジスタが形成される領域にランタン酸化膜が存在していると、ＰＭＯＳトランジスタの特性劣化が生じる可能性があるため、ＰＭＯＳトランジスタが形成される領域のランタン酸化膜を除去する工程を備えてもよい。
【００５５】
次に、図４（ｂ）に示すように、ゲート電極及びゲート側壁絶縁膜１０６をマスクとして、注入エネルギー２ｋｅＶ、注入ドーズ量１×１０１５ｃｍ−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域１０１ａにおけるゲート電極及びゲート側壁絶縁膜１０６の外側方下の領域に、接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７を形成する。
【００５６】
次に、図４（ｃ）に示すように、半導体基板１０１の上に、ゲート電極及びゲート側壁絶縁膜１０６を覆うように、絶縁膜として例えば膜厚４０ｎｍのシリコン窒化（ＳｉＮ）膜を堆積した後、エッチバック技術により、ゲート側壁絶縁膜１０６の側面にサイドウォール１０８を形成する。続いて、ゲート電極、ゲート側壁絶縁膜１０６、及びサイドウォール１０８をマスクとして、注入エネルギー１０ｋｅＶ、注入ドーズ量３×１０１５ｃｍ−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域１０１ａにおけるサイドウォール１０８の外側方下の領域に、接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９を形成する。この後、ｎ型ソースドレイン領域１０７及びｎ型ソースドレイン領域１０９に注入された不純物を活性化させるために、例えば１０５０℃の熱処理を行うことにより、図１（ａ）に示したＮＭＯＳトランジスタが形成される。なお、この工程の後は、コンタクト抵抗の低抵抗化を目的とするシリサイド形成工程や配線工程などの公知の工程を行う。
【００５７】
なお、上記図４（ａ）の工程において、膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜を堆積する代わりに、膜厚約２ｎｍのランタン酸化膜を堆積し、上記図４（ｃ）の工程において、エッチバックを行うことなく、該ランタン酸化膜の膜越しでヒ素のイオン注入を行うプロセスも選択することもできる。この場合は、図４（ｄ）に示すように、ランタン酸化膜からなるゲート側壁絶縁膜１０６ａの断面形状はＬ字状になる。
【００５８】
また、上記図４（ａ）の工程において、ゲート側壁絶縁膜１０６はランタン酸化膜の単層からなる場合に限定されるものではなく、ゲート電極側から順に例えばランタン酸化膜及びシリコン窒化（ＳｉＮ）膜が積層されてなる構造を採用することもできる。ただし、この場合は、高誘電率ゲート絶縁膜１０２にランタン酸化膜が接するように、ランタン酸化膜をゲート電極側に配置することが重要である。微細化が進展したトランジスタでは、ゲート長（Ｌｇ）が小さくなるほど閾値電圧（Ｖｔ）が減少する短チャネル効果を抑制することが必須となるため、ゲート電極の側壁に絶縁膜からなるオフセットスペーサを形成することが一般的である。したがって、本積層構造を採用したＮＭＯＳトランジスタでは、ゲート側壁絶縁膜１０６を構成するランタン酸化膜もオフセットスペーサの役割を果たすことになるが、前述のように、ＰＭＯＳトランジスタが形成される領域が存在して該領域のランタン酸化膜を除去した場合には、該領域においてオフセットスペーサを形成する必要がある。このようにして形成されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する構造は、例えば図７に示す構造である。図７に示すように、ＮＭＯＳトランジスタ形成領域ＮにおけるＮＭＯＳトランジスタには、素子分離領域１１２によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａ上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２、ランタン酸化膜からなるキャップ膜１０３及びゲート電極（１０４、１０５）と、その側面上に形成されたランタン酸化膜（ゲート側壁絶縁膜１０６）及びシリコン窒化膜７０１と、半導体領域１０１ａにおけるゲート電極及びゲート側壁絶縁膜１０６の外側方下の領域に形成された接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７と、半導体領域１０１ａにおけるサイドウォール１０８の外側方下の領域に形成された接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９が設けられている。一方、ＰＭＯＳトランジスタ形成領域ＰにおけるＰＭＯＳトランジスタには、素子分離領域１１２によって囲まれたｎウェル（図示せず）からなる半導体領域１０１ｂ上に形成されたＡｌを含有する高誘電率ゲート絶縁膜１０２ｂ、ＡｌＯｘ膜からなるキャップ膜７０２及びゲート電極（１０４、１０５）と、その側面上に形成されたシリコン窒化膜７０１と、半導体領域１０１ｂにおけるゲート電極の外側方下の領域に形成された接合深さが浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１０７ｂと、半導体領域１０１ｂにおけるサイドウォール１０８の外側方下の領域に形成された接合深さがｐ型ソースドレイン領域１０７ｂよりも深いｐ型ソースドレイン領域１０９ｂが設けられている。
【００５９】
本実施形態の半導体装置の製造方法によると、上述した半導体装置による効果を得ることができる。すなわち、高誘電率ゲート絶縁膜１０２の上面及び側面がランタンを含有するキャップ膜１０３及びゲート側壁絶縁膜１０６で覆われるため、高誘電率ゲート絶縁膜１０２へ一旦拡散したランタンは、ゲート側壁絶縁膜１０６の形成後におけるランタンが拡散される熱処理により、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜１０２中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。なお、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜１０６に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。なお、本実施形態において、ゲート側壁絶縁膜１０６が少なくとも高誘電率ゲート絶縁膜１０２の側面を覆っていれば、ゲート電極の側面の全体を覆っていない構成であっても、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがないという効果は実現される。
【００６０】
（第２の実施形態）
まず、本発明の第２の実施形態に係る半導体装置の構造は、埋め込み型ゲート電極を有するＮＭＯＳトランジスタである点（後述の図６（ｄ）参照）で、上述した第１の実施形態に係る半導体装置の構造と異なるのみであって、その他の構造は同様であるから、その説明は繰り返さない。以下では、本実施形態の特徴である半導体装置の製造方法について、図面を参照しながら具体的に説明する。
【００６１】
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示している。
【００６２】
図５（ａ）に示すように、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域５０１ａが形成された例えばシリコンからなる半導体基板５０１上に、リソグラフィー技術及びエッチング技術を用いて、所望の形状にパターン化された例えば膜厚１００ｎｍのポリシリコン膜からなるダミーゲート５０２を形成する。続いて、ダミーゲート５０２をマスクに用いて、注入エネルギー２ｋｅＶ、注入ドーズ量１×１０１５ｃｍ−２の条件で、ヒ素（Ａｓ）のイオン注入を行うことにより、半導体領域５０１ａにおけるダミーゲート５０２の外側方の領域に、接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）５０３を形成する。なお、素子分離領域を形成した後に、閾値電圧制御の目的で、Ｐ型のチャネル不純物として、例えば、ボロン若しくはインジウム、又はボロン及びインジウムの両方を用いたイオン注入を行っておく。
【００６３】
次に、図５（ｂ）に示すように、半導体基板５０１の上に、ダミーゲート５０２を覆うように、絶縁膜として例えば膜厚４０ｎｍのシリコン窒化（ＳｉＮ）膜を堆積した後、エッチバック技術により、ダミーゲート５０２の側面にサイドウォール５０４を形成する。続いて、ダミーゲート５０２及びサイドウォール５０４をマスクとして、注入エネルギー１０ｋｅＶ、注入ドーズ量３×１０１５ｃｍ−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域５０１ａにおけるサイドウォール５０４の外側方の領域に、接合深さがｎ型ソースドレイン領域５０３よりも深いｎ型ソースドレイン領域５０５を形成する。この後、ｎ型ソースドレイン領域５０３及びｎ型ソースドレイン領域５０５に注入された不純物を活性化させるために、例えば１０５０℃の熱処理を行う。
【００６４】
次に、図５（ｃ）に示すように、例えば膜厚２００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０６を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、ダミーゲート５０２の上面が露出するまで層間絶縁膜５０６の上部を除去する。
【００６５】
次に、図５（ｄ）に示すように、リソグラフィー技術及びエッチング技術を用いて、ダミーゲート５０２を選択的に除去することにより、半導体基板５０１を露出する開口部５０６ｈが形成される。
【００６６】
次に、図６（ａ）に示すように、開口部５０６ｈの壁部及び底部並びに層間絶縁膜５０６の上面に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜を堆積した後、異方性エッチングを行うことにより、開口部５０６ｈの側壁部のみに、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜からなるゲート側壁絶縁膜５０７を形成する。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、ＰＭＯＳトランジスタが形成される領域にランタン酸化膜が存在していると、ＰＭＯＳトランジスタの特性劣化が生じる可能性があるため、ＰＭＯＳトランジスタが形成される領域のランタン酸化膜を除去する工程をさらに備えてもよい。
【００６７】
次に、図６（ｂ）に示すように、開口部５０６ｈの底部に、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ２）膜等の高誘電率ゲート絶縁膜５０８ａを形成する。続いて、高誘電率ゲート絶縁膜５０８ａの上に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍの例えばランタン酸化（ＬａＯｘ）膜からなるキャップ膜５０９を形成する。また、高誘電率ゲート絶縁膜５０８ａを堆積する前に、下敷き絶縁膜として例えばシリコン酸窒化（ＳｉＯＮ）膜を約１ｎｍ堆積することもできる。また、高誘電率ゲート絶縁膜５０８ａとして、ハフニウムシリケート（ＨｆＳｉＯ２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ２）膜を用いることもできる。また、キャップ膜５０９として、ランタン酸化（ＬａＯｘ）膜の代わりに、ランタン酸窒化（ＬａＯｘＮｙ）膜を用いることもできる。
【００６８】
次に、図６（ｃ）に示すように、７００℃の熱処理により、キャップ膜５０９に含有されるランタンを高誘電率ゲート絶縁膜５０８ａ中に拡散させることにより、ランタンが拡散された高誘電率ゲート絶縁膜５０８が形成される。
【００６９】
次に、図６（ｄ）に示すように、キャップ膜５０９の上に、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜５１０、及び、例えば膜厚約９０ｎｍのポリシリコン膜５１１を順に形成することにより、埋め込み型ゲート電極を有するＮＭＯＳトランジスタが形成される。なお、この工程の後は、コンタクト抵抗の低抵抗化を目的とするシリサイド形成工程や配線工程などの公知の工程を行う。
【００７０】
本発明の第２の実施形態に係る半導体装置の製造方法によると、上述した第１の実施形態に係る半導体装置及びその製造方法と同様の効果を得ることができる。すなわち、高誘電率ゲート絶縁膜５０８の上面及び側面がランタンを含有するキャップ膜５０９及びゲート側壁絶縁膜５０７で覆われるため、高誘電率ゲート絶縁膜５０８へ一旦拡散したランタンは、高誘電率ゲート絶縁膜５０８の形成後におけるランタンが拡散される熱処理により、高誘電率ゲート絶縁膜５０８の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜５０８のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜５０８中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。なお、高誘電率ゲート絶縁膜５０８のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜５０７に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。なお、本実施形態において、ゲート側壁絶縁膜５０７が少なくとも高誘電率ゲート絶縁膜５０８の側面を覆っていれば、ゲート電極の側面を全体を覆っていない構成であっても、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがないという効果は実現される。
【００７１】
さらに、本実施形態では、活性化のための高温熱処理を加えた後に、ゲート電極を構成する高誘電率ゲート絶縁膜５０８を形成しているため、ゲート絶縁膜の信頼性を高めることができる。すなわち、高誘電率ゲート絶縁膜５０８の結晶化を抑制することができる。結晶化が起こった場合、結晶粒界に起因した電荷トラップにより移動度が低下したり、閾値電圧（Ｖｔ）のヒステリシスが増大するなどの悪影響が引き起こされるが、本実施形態によると、このような事態の発生を抑制することができる。
【産業上の利用可能性】
【００７２】
本発明は、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置及びその製造方法にとって有用であり、特に、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を効果的に活用する方法にとって有用である。
【符号の説明】
【００７３】
１０１ 半導体基板
１０１ａ 半導体領域
１０２ ランタンが拡散された高誘電率ゲート絶縁膜
１０２ａ （ランタンが拡散する前の）高誘電率ゲート絶縁膜
１０２ｂ Ａｌを含有する高誘電率ゲート絶縁膜
１０３ キャップ膜
１０４ メタル膜
１０５ ポリシリコン膜
１０６ ゲート側壁絶縁膜
１０７ 接合深さが浅いｎ型ソースドレイン拡散層
１０７ｂ 接合深さが浅いｐ型ソースドレイン拡散層
１０８ サイドウォール
１０９ 接合深さが深いｎ型ソースドレイン拡散層
１０９ｂ 接合深さが深いｐ型ソースドレイン拡散層
１１２ 素子分離領域
５０１ 半導体基板
５０１ａ 半導体領域
５０２ ダミーゲート
５０３ 接合深さが浅いソースドレイン拡散層
５０５ 接合深さが深いソースドレイン拡散層
５０４ サイドウォール
５０６ 層間絶縁膜
５０７ ゲート側壁絶縁膜
５０８ ランタンが拡散された高誘電率ゲート絶縁膜
５０８ａ （ランタンが拡散する前の）高誘電率ゲート絶縁膜
５０９ キャップ膜
５１０ メタル膜
５１１ ポリシリコン膜
７０１ シリコン窒化膜（オフセットスペーサ）
７０２ キャップ膜
【技術分野】
【０００１】
本発明に開示の技術は、高誘電率ゲート絶縁膜、及び、ゲート電極の構成要素としてメタル膜を含む半導体装置及びその製造方法に関して、特に、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を効果的に活用することにより、高性能化を実現することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における高駆動能力化の一つの手段として、ゲート空乏化を抑制するため、メタルゲート電極、又は、ポリシリコン膜と高誘電率ゲート絶縁膜との間にメタル膜を挟むＭＩＰＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）構造のゲート電極が導入されつつある。これらの構造は最近の学会においても多数報告されており、中には、ＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ともにＭＩＰＳ構造を採用するものも報告されている。さらには、仕事関数を調整するため、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を高誘電率ゲート絶縁膜上に形成する半導体装置が提案されている（例えば、非特許文献１参照）。
【０００３】
キャップ膜として、ＮＭＯＳ及びＰＭＯＳそれぞれに異なる膜種が用いられるのが一般的である。同一の高誘電率ゲート絶縁膜及び同一のメタル膜の下で、数ｎｍ程度の極薄膜をキャップ膜として用いるだけで、ＮＭＯＳ及びＰＭＯＳそれぞれの仕事関数を調整することが可能である。その結果、ＮＭＯＳ及びＰＭＯＳのゲート電極材料は極薄膜のキャップ膜が異なるだけであるため、ＣＭＯＳプロセスにおけるゲート電極の加工が比較的容易に実現できるという特長を有している。
【０００４】
このプロセスフローについて、図面を参照しながら以下に簡単に説明する。
【０００５】
まず、図８（ａ）に示すように、半導体基板１１にＰ型半導体領域１１ｂ及びＮ型半導体領域１１ａを区画する素子分離１２を形成した後、半導体基板１１上に高誘電率ゲート絶縁膜１３を形成する。続いて、ＰＭＯＳトランジスタ用のキャップ膜としてＡｌＯｘ膜１４を堆積する。
【０００６】
次に、図８（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域ＮにおけるＡｌＯｘ膜１４を除去する。続いて、ＰＭＯＳトランジスタ形成領域ＰにおけるＡｌＯｘ膜１４及びＮＭＯＳトランジスタ形成領域Ｎにおける高誘電率ゲート絶縁膜１３上に、ＮＭＯＳトランジスタ用のキャップ膜としてＬａＯｘ膜１５を堆積した後、ＰＭＯＳトランジスタ形成領域ＰにおけるＬａＯｘ膜１５を除去する。
【０００７】
次に、図８（ｃ）に示すように、ＡｌＯｘ膜１４及びＬａＯｘ膜１５の上に、導電膜としてメタル膜１６及びポリシリコン膜１７を順に堆積する。
【０００８】
次に、図９（ａ）に示すように、リソグラフィー技術及びドライエッチ技術を用いて、高誘電率絶縁膜１３、ＡｌＯｘ膜１４、ＬａＯｘ膜１５、メタル膜１６及びポリシリコン膜１７をパターン化してゲート電極を形成する。
【０００９】
次に、図９（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに所望のイオン注入を行うことにより、半導体基板１１におけるゲート電極の外側方の領域に、接合深さが比較的浅いエクステンション拡散層１８を形成する。
【００１０】
次に、図９（ｃ）に示すように、ゲート電極の両側面に絶縁膜からなるサイドウォール１９を形成する。続いて、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに所望のイオン注入を行うことにより、半導体基板１１におけるサイドウォール１９の外側方の領域に、接合深さが比較的深いソースドレイン拡散層２０を形成する。このようにして、ＮＭＯＳトランジスタ形成領域Ｎ及びＰＭＯＳトランジスタ形成領域Ｐのそれぞれに、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成される。
【００１１】
以上のような構造において、ポリシリコン膜、メタル膜、及び高誘電率ゲート絶縁膜は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタで共通である。ＮＭＯＳトランジスタ用及びＰＭＯＳトランジスタ用にそれぞれ個別のキャップ膜を選択することにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれに適した仕事関数の調整、すなわち、閾値電圧の調整が可能となる。さらには、キャップ膜は数ｎｍ程度の極薄膜であるため、エッチングによるゲート加工が比較的容易であるという特長がある。このように、上記で説明した特長を有することにより、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置並びにこれに類似する構造の半導体装置は、今後の主流となる可能性がある。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】Ｃ．Ｓ．Ｐａｒｋ ｅｔ ａｌ．，ＶＬＳＩ２００９，ｐ２０８
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、このように形成されたＮＭＯＳトランジスタにおいて、ゲート長（Ｌｇ）が短い領域で閾値電圧（Ｖｔ）の上昇が顕在化する逆短チャネル効果が発生するという問題が存在することが明らかになってきている。このような現象が発生すると、ゲート長を微細化しても半導体装置の高性能化の実現が困難となる。
【００１４】
前記に鑑み、本発明の目的は、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置であって、逆短チャネル効果の発生を防止して高性能化を実現する構造を備える半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、
本発明の第１の側面の半導体装置は、半導体基板の上に形成されたランタンを含有する高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜の上に形成された導電膜を含むゲート電極と、少なくとも高誘電率ゲート絶縁膜の両側面に形成されたランタンを含有するゲート側壁絶縁膜とを備えている。
【００１６】
このような構成により、高誘電率ゲート絶縁膜へ一旦拡散したランタンは高誘電率ゲート絶縁膜の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜のチャネル方向のランタン濃度を一様にするか、又は、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。
【００１７】
本発明の一側面の半導体装置において、誘電率ゲート絶縁膜と導電膜との間に形成されたランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜をさらに備えていることが好ましい。
【００１８】
本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。
【００１９】
本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。
【００２０】
本発明の一側面の半導体装置において、高誘電率ゲート絶縁膜は、ハフニウムオキサイド又はハフニウムシリケートからなることが好ましい。
【００２１】
本発明の一側面の半導体装置において、導電膜は、下から順にメタル膜及びポリシリコン膜が積層された構造からなることが好ましい。
【００２２】
本発明の一側面の半導体装置において、チャネル不純物がＰ型となるＮ型半導体装置であることが好ましい。
【００２３】
本発明の一側面の半導体装置において、チャネル不純物は、ボロン若しくはインジウム、又はボロン及びインジウムの双方であることが好ましい。
【００２４】
本発明の第１の側面の半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、高誘電率ゲート絶縁膜の上に、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜を形成する工程（ｂ）と、キャップ膜の上に導電膜を形成する工程（ｃ）と、エッチングにより、高誘電率ゲート絶縁膜、キャップ膜及び導電膜をパターン化する工程（ｄ）と、パターン化された少なくとも高誘電率ゲート絶縁膜の両側面に、ランタンを含有する金属酸化膜又は金属酸窒化膜から構成されるゲート側壁絶縁膜を形成する工程（ｅ）と、少なくとも工程（ｅ）よりも後に、ランタンが拡散される熱処理を行う工程（ｆ）とを備える。
【００２５】
この構成により、高誘電率ゲート絶縁膜上面にはキャップ膜、高誘電率ゲート絶縁膜両側面にはゲート側壁絶縁膜が近接しているため、高誘電率ゲート絶縁膜へのランタン供給量が十分となり、高誘電率ゲート絶縁膜中のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部に比べてゲート電極両端部のランタン濃度を高くすることができる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。
【００２６】
本発明の第１の側面の半導体装置の製造方法において、工程（ｆ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。
【００２７】
本発明の第１の側面の半導体装置の製造方法において、工程（ｆ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。
【００２８】
本発明の第１の側面の半導体装置の製造方法において、チャネル不純物がＰ型となるＮ型半導体装置の製造方法である。
【００２９】
本発明の第２の側面の半導体装置の製造方法は、半導体基板上にダミーゲートを形成する工程（ａ）と、ダミーゲートをマスクに用いて不純物注入を行うことにより、半導体基板におけるダミーゲートの外側方に接合深さが浅いソースドレイン拡散層を形成する工程（ｂ）と、半導体基板上に、ゲート電極を覆うように層間絶縁膜を堆積する工程（ｃ）と、ＣＭＰ法を用いて、ダミーゲートの上面が露出するまで、層間絶縁膜を平坦化する工程（ｄ）と、ダミーゲートのみを選択的に除去することにより、層間絶縁膜に半導体基板の表面を露出する開口部を形成する工程（ｅ）と、開口部の側壁部にのみに、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるゲート側壁絶縁膜を選択的に形成する工程（ｆ）と、開口部における底部に、下から順に、高誘電率ゲート絶縁膜、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜、及び導電膜を埋め込む工程（ｇ）とを備え、少なくとも工程（ｇ）よりも後に、ランタンが拡散される熱処理を行う工程（ｈ）をさらに備える。
【００３０】
この構成により、高誘電率ゲート絶縁膜上面にはキャップ膜、高誘電率ゲート絶縁膜両側面にはゲート側壁絶縁膜が近接しているため、高誘電率ゲート絶縁膜へのランタン供給量が十分となり、高誘電率ゲート絶縁膜中のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部に比べてゲート電極両端部のランタン濃度を高くすることができる。このため、高誘電率ゲート絶縁膜中のランタン濃度が十分に確保され、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。さらに、埋め込み型ゲート電極構造となっているため、高誘電率ゲート絶縁膜が高温の活性化熱処理にさらされることがないため、ゲート絶縁膜の信頼性を向上させることができる。
【００３１】
本発明の第２の側面の半導体装置の製造方法において、工程（ｂ）と工程（ｃ）との間に、半導体基板におけるダミーゲートの外側方に接合深さが深いソースドレイン拡散層を形成する工程をさらに備えてもよい。
【００３２】
本発明の第２の側面の半導体装置の製造方法において、工程（ｈ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様であることが好ましい。
【００３３】
本発明の第２の側面の半導体装置の製造方法において、工程（ｈ）を行った後における高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、ゲート電極の中央部に比べてゲート電極の両端部の方が高いことが好ましい。
【００３４】
本発明の第２の側面の半導体装置の製造方法において、チャネル不純物がＰ型となるＮ型半導体装置の製造方法であることが好ましい。
【発明の効果】
【００３５】
本発明によると、高誘電率ゲート絶縁膜及びメタル膜を有するゲート電極を備えた半導体装置であって、逆短チャネル効果の発生を防止して高性能化を実現する構造を備えた半導体装置及びその製造方法を提供することである。
【図面の簡単な説明】
【００３６】
【図１】図１（ａ）は、背景技術の課題を説明するためのＮＭＯＳトランジスタの一般的な構造を示す断面図であり、図１（ｂ）は、図１（ａ）のIb-Ib線の断面における高誘電率ゲート絶縁膜中のランタン濃度とゲート長（Ｌｇ）との関係図であり、図１（ｃ）は、閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係図である。
【図２】図２（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であり、図２（ｂ）は、図２（ａ）のIIb-IIb線の断面における高誘電率ゲート絶縁膜中のランタン濃度とゲート長（Ｌｇ）との関係図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７は、本発明の第１の実施形態に係る半導体装置の変形例の構造を示す断面図である。
【図８】図８（ａ）〜（ｃ）は、背景技術に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、背景技術に係る半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００３７】
本件発明者らが、上記課題の解明のために鋭意検討を詳細に行ったところ、逆短チャネル効果は、一般的にはゲート長が短くなるほど半導体基板内の実効的な不純物濃度が上昇することが原因である理解されているが、ゲート電極の形成条件によっても引き起こされることが明らかになった。以下に、ゲート電極の形成条件によってもたらされる逆短チャネル効果の発生メカニズムについて、図面を参照しながら説明する。
【００３８】
図１（ａ）は、ＮＭＯＳトランジスタの断面図であって、具体的には、例えば上述した図９（ｃ）のＮＭＯＳトランジスタ形成領域ＮにおけるＮＭＯＳトランジスタの構造を示している。ＬａＯｘ膜１５からなるキャップ膜による仕事関数の調整には、図１（ａ）に示すように、ＬａＯｘ膜１５からなるキャップ膜中のランタン（Ｌａ）が高誘電率ゲート絶縁膜１３中に熱拡散していることが必要である。
【００３９】
そこで、図１（ａ）の高誘電率ゲート絶縁膜１３におけるIb-Ib線の断面のランタン濃度を分析してみると、図１（ｂ）の模式図に示す通り、ランタン濃度は、ゲート電極中央部に比べてゲート電極両端部の近傍において減少していることが分かった。ゲート電極両端部の近傍におけるランタン濃度の減少は、ゲート電極外の領域、すなわち、例えばサイドウォール１９などへランタンが熱拡散することによって生じるものと考えられる。このような結果は、ゲート電極中央部では仕事関数の調整に十分なランタン量が確保されているが、ゲート電極両端部の近傍では仕事関数の調整に必要なランタン量が不足していることを意味している。このような状態を閾値電圧（Ｖｔ）の点で考えると、ゲート電極中央部では低閾値電圧になっているが、ゲート電極両端部の近傍では高閾値電圧になっていることと等価である。このため、図１（ｃ）に示す閾値電圧（Ｖｔ）とゲート長（Ｌｇ）との関係図から分かるように、ゲート長（Ｌｇ）が短くなるほど高閾値電圧となる逆短チャネル効果がもたらされることになる。その結果、上述したように、ゲート長（Ｌｇ）を微細化しても半導体装置の高性能化の実現が困難になるという問題が発生するのである。
【００４０】
本発明は、以上のように得られた知見に基づいてなされたものであり、具体的には、ランタンを含有する高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、少なくとも高誘電率ゲート絶縁膜の側面にランタンを含有するゲート側壁絶縁膜を備えた構成としたものである。
【００４１】
このような構成により、高誘電率ゲート絶縁膜へ一旦拡散したランタンは高誘電率ゲート絶縁膜の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜のチャネル方向のランタン濃度を一様にするか、又は、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。
【００４２】
以下に、上述した本発明を具体的に実施する各実施形態について、図面を参照しながら説明する。
【００４３】
（第１の実施形態）
図２（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。なお、図２（ａ）は、ＮＭＯＳトランジスタ形成領域に形成されるＮＭＯＳトランジスタを図示している。
【００４４】
図２（ａ）に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａが形成されている。半導体領域１０１ａ上には、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ２）膜等の高誘電率ゲート絶縁膜１０２を介して、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍのランタン酸化（ＬａＯｘ）膜からなるキャップ膜１０３、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜１０４、及び例えば膜厚約９０ｎｍのポリシリコン膜１０５が順に積層されてなるゲート電極が形成されている。なお、高誘電率ゲート絶縁膜１０２と半導体基板１０１との間に、例えば膜厚約１ｎｍのシリコン酸窒化（ＳｉＯＮ）膜からなる下敷き絶縁膜を形成してもよい。また、高誘電率ゲート絶縁膜１０２として、ハフニウムシリケート（ＨｆＳｉＯ２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ２）膜を用いることもできる。また、キャップ膜１０３として、ランタン酸化（ＬａＯｘ）膜の代わりに、ランタン酸窒化（ＬａＯｘＮｙ）膜を用いることもできる。
【００４５】
半導体領域１０１ａにおけるゲート電極の外側方の領域には、例えばヒ素（Ａｓ）が注入された接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７が形成されている。
【００４６】
また、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面には、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４ｎｍのランタン酸化（ＬａＯｘ）膜からなるゲート側壁絶縁膜１０６が形成されている。ゲート側壁絶縁膜１０６の両側面及び半導体領域１０１ａ上には、絶縁膜として例えば底部の幅約５０ｎｍのシリコン窒化（Ｓｉ３Ｎ４）膜からなるサイドウォール１０８が形成されている。半導体領域１０１ａにおけるサイドウォール１０８の外側方の領域には、例えばヒ素（Ａｓ）が注入され、接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９が形成されている。
【００４７】
ここで、高誘電率ゲート絶縁膜１０２中には、キャップ膜１０３に含有されるランタンが熱処理によって拡散しているが、高誘電率ゲート絶縁膜１０２の両側面にはランタンを含有するゲート側壁絶縁膜１０６が接しているため、ゲート側壁絶縁膜１０６に含有されるランタンが熱処理によって高誘電率ゲート絶縁膜１０２の両側面からもその内部に拡散していることになる。
【００４８】
図２（ｂ）は、本実施形態の半導体装置の高誘電率ゲート絶縁膜１０２におけるランタン濃度を示す図であって、具体的には、上記図２（ａ）のIIb-IIb線の断面における高誘電率ゲート絶縁膜１０２のランタン濃度を示している。図２（ｂ）に示すように、高誘電率ゲート絶縁膜１０２におけるチャネル長方向のランタン濃度は、全体に亘って一様になっている（矢印２ａの場合）か、ゲート電極中央部に比べてゲート電極両端部の近傍が高濃度になっている（矢印２ｂの場合）。このように、本実施形態の構造によると、ゲート長（Ｌｇ）が短くなるほど高閾値電圧（Ｖｔ）となる逆短チャネル効果を抑制できる。さらに、ゲート電極両端部を低閾値電圧化することができるため、ゲート長（Ｌｇ）を微細化しても半導体装置の高性能化を実現することができる。なお、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜１０６に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。
【００４９】
以下、本発明の第１の実施形態に係る半導体装置の製造方法として、上述した図１（ａ）のＮＭＯＳトランジスタの製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示している。
【００５０】
まず、図３（ａ）に示すように、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａが形成された例えばシリコンからなる半導体基板１０１上に、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ２）膜等の高誘電率ゲート絶縁膜１０２ａを形成する。続いて、高誘電率ゲート絶縁膜１０２ａの上に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍの例えばランタン酸化（ＬａＯｘ）膜からなるキャップ膜１０３を形成する。なお、素子分離領域を形成した後に、閾値電圧制御の目的で、ボロン若しくはインジウムを用いたイオン注入、又はボロン及びインジウムの両方を用いたイオン注入を行っておく。また、高誘電率ゲート絶縁膜１０２ａを堆積する前に、下敷き絶縁膜として例えばシリコン酸窒化（ＳｉＯＮ）膜を約１ｎｍ堆積することもできる。高誘電率ゲート絶縁膜１０２ａとして、ハフニウムシリケート（ＨｆＳｉＯ２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ２）膜を用いることもできる。また、キャップ膜１０３として、ランタン酸化（ＬａＯｘ）膜の代わりに、ランタン酸窒化（ＬａＯｘＮｙ）膜を用いることもできる。
【００５１】
次に、図３（ｂ）に示すように、７００℃の熱処理により、キャップ膜１０３に含有されるランタンを高誘電率ゲート絶縁膜１０２ａ中に拡散させることにより、ランタンが拡散された高誘電率ゲート絶縁膜１０２が形成される。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、該ＰＭＯＳトランジスタが形成される領域におけるキャップ膜１０３を除去する工程を備えてもよい。
【００５２】
次に、図３（ｃ）に示すように、キャップ膜１０３の上に、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜１０４、及び例えば膜厚約９０ｎｍのポリシリコン膜１０５を順に形成する。
【００５３】
次に、図３（ｄ）に示すように、リソグラフィー技術及びドライエッチング技術を用いて、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５をパターン化する。これにより、パターン化された高誘電率ゲート絶縁膜１０２、及び、パターン化されたキャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５からなるゲート電極が形成される。
【００５４】
次に、図４（ａ）に示すように、半導体基板１０１の上に、ゲート電極を覆うように、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜を堆積した後、エッチバック技術により、高誘電率ゲート絶縁膜１０２及びゲート電極それぞれの両側面に、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜からなるゲート側壁絶縁膜１０６を形成する。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、ＰＭＯＳトランジスタが形成される領域にランタン酸化膜が存在していると、ＰＭＯＳトランジスタの特性劣化が生じる可能性があるため、ＰＭＯＳトランジスタが形成される領域のランタン酸化膜を除去する工程を備えてもよい。
【００５５】
次に、図４（ｂ）に示すように、ゲート電極及びゲート側壁絶縁膜１０６をマスクとして、注入エネルギー２ｋｅＶ、注入ドーズ量１×１０１５ｃｍ−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域１０１ａにおけるゲート電極及びゲート側壁絶縁膜１０６の外側方下の領域に、接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７を形成する。
【００５６】
次に、図４（ｃ）に示すように、半導体基板１０１の上に、ゲート電極及びゲート側壁絶縁膜１０６を覆うように、絶縁膜として例えば膜厚４０ｎｍのシリコン窒化（ＳｉＮ）膜を堆積した後、エッチバック技術により、ゲート側壁絶縁膜１０６の側面にサイドウォール１０８を形成する。続いて、ゲート電極、ゲート側壁絶縁膜１０６、及びサイドウォール１０８をマスクとして、注入エネルギー１０ｋｅＶ、注入ドーズ量３×１０１５ｃｍ−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域１０１ａにおけるサイドウォール１０８の外側方下の領域に、接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９を形成する。この後、ｎ型ソースドレイン領域１０７及びｎ型ソースドレイン領域１０９に注入された不純物を活性化させるために、例えば１０５０℃の熱処理を行うことにより、図１（ａ）に示したＮＭＯＳトランジスタが形成される。なお、この工程の後は、コンタクト抵抗の低抵抗化を目的とするシリサイド形成工程や配線工程などの公知の工程を行う。
【００５７】
なお、上記図４（ａ）の工程において、膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜を堆積する代わりに、膜厚約２ｎｍのランタン酸化膜を堆積し、上記図４（ｃ）の工程において、エッチバックを行うことなく、該ランタン酸化膜の膜越しでヒ素のイオン注入を行うプロセスも選択することもできる。この場合は、図４（ｄ）に示すように、ランタン酸化膜からなるゲート側壁絶縁膜１０６ａの断面形状はＬ字状になる。
【００５８】
また、上記図４（ａ）の工程において、ゲート側壁絶縁膜１０６はランタン酸化膜の単層からなる場合に限定されるものではなく、ゲート電極側から順に例えばランタン酸化膜及びシリコン窒化（ＳｉＮ）膜が積層されてなる構造を採用することもできる。ただし、この場合は、高誘電率ゲート絶縁膜１０２にランタン酸化膜が接するように、ランタン酸化膜をゲート電極側に配置することが重要である。微細化が進展したトランジスタでは、ゲート長（Ｌｇ）が小さくなるほど閾値電圧（Ｖｔ）が減少する短チャネル効果を抑制することが必須となるため、ゲート電極の側壁に絶縁膜からなるオフセットスペーサを形成することが一般的である。したがって、本積層構造を採用したＮＭＯＳトランジスタでは、ゲート側壁絶縁膜１０６を構成するランタン酸化膜もオフセットスペーサの役割を果たすことになるが、前述のように、ＰＭＯＳトランジスタが形成される領域が存在して該領域のランタン酸化膜を除去した場合には、該領域においてオフセットスペーサを形成する必要がある。このようにして形成されたＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを有する構造は、例えば図７に示す構造である。図７に示すように、ＮＭＯＳトランジスタ形成領域ＮにおけるＮＭＯＳトランジスタには、素子分離領域１１２によって囲まれたｐウェル（図示せず）からなる半導体領域１０１ａ上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２、ランタン酸化膜からなるキャップ膜１０３及びゲート電極（１０４、１０５）と、その側面上に形成されたランタン酸化膜（ゲート側壁絶縁膜１０６）及びシリコン窒化膜７０１と、半導体領域１０１ａにおけるゲート電極及びゲート側壁絶縁膜１０６の外側方下の領域に形成された接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０７と、半導体領域１０１ａにおけるサイドウォール１０８の外側方下の領域に形成された接合深さがｎ型ソースドレイン領域１０７よりも深いｎ型ソースドレイン領域１０９が設けられている。一方、ＰＭＯＳトランジスタ形成領域ＰにおけるＰＭＯＳトランジスタには、素子分離領域１１２によって囲まれたｎウェル（図示せず）からなる半導体領域１０１ｂ上に形成されたＡｌを含有する高誘電率ゲート絶縁膜１０２ｂ、ＡｌＯｘ膜からなるキャップ膜７０２及びゲート電極（１０４、１０５）と、その側面上に形成されたシリコン窒化膜７０１と、半導体領域１０１ｂにおけるゲート電極の外側方下の領域に形成された接合深さが浅いｐ型ソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）１０７ｂと、半導体領域１０１ｂにおけるサイドウォール１０８の外側方下の領域に形成された接合深さがｐ型ソースドレイン領域１０７ｂよりも深いｐ型ソースドレイン領域１０９ｂが設けられている。
【００５９】
本実施形態の半導体装置の製造方法によると、上述した半導体装置による効果を得ることができる。すなわち、高誘電率ゲート絶縁膜１０２の上面及び側面がランタンを含有するキャップ膜１０３及びゲート側壁絶縁膜１０６で覆われるため、高誘電率ゲート絶縁膜１０２へ一旦拡散したランタンは、ゲート側壁絶縁膜１０６の形成後におけるランタンが拡散される熱処理により、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜１０２中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。なお、高誘電率ゲート絶縁膜１０２のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜１０６に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。なお、本実施形態において、ゲート側壁絶縁膜１０６が少なくとも高誘電率ゲート絶縁膜１０２の側面を覆っていれば、ゲート電極の側面の全体を覆っていない構成であっても、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがないという効果は実現される。
【００６０】
（第２の実施形態）
まず、本発明の第２の実施形態に係る半導体装置の構造は、埋め込み型ゲート電極を有するＮＭＯＳトランジスタである点（後述の図６（ｄ）参照）で、上述した第１の実施形態に係る半導体装置の構造と異なるのみであって、その他の構造は同様であるから、その説明は繰り返さない。以下では、本実施形態の特徴である半導体装置の製造方法について、図面を参照しながら具体的に説明する。
【００６１】
図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示している。
【００６２】
図５（ａ）に示すように、素子分離領域（図示せず）によって囲まれたｐウェル（図示せず）からなる半導体領域５０１ａが形成された例えばシリコンからなる半導体基板５０１上に、リソグラフィー技術及びエッチング技術を用いて、所望の形状にパターン化された例えば膜厚１００ｎｍのポリシリコン膜からなるダミーゲート５０２を形成する。続いて、ダミーゲート５０２をマスクに用いて、注入エネルギー２ｋｅＶ、注入ドーズ量１×１０１５ｃｍ−２の条件で、ヒ素（Ａｓ）のイオン注入を行うことにより、半導体領域５０１ａにおけるダミーゲート５０２の外側方の領域に、接合深さが浅いｎ型ソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）５０３を形成する。なお、素子分離領域を形成した後に、閾値電圧制御の目的で、Ｐ型のチャネル不純物として、例えば、ボロン若しくはインジウム、又はボロン及びインジウムの両方を用いたイオン注入を行っておく。
【００６３】
次に、図５（ｂ）に示すように、半導体基板５０１の上に、ダミーゲート５０２を覆うように、絶縁膜として例えば膜厚４０ｎｍのシリコン窒化（ＳｉＮ）膜を堆積した後、エッチバック技術により、ダミーゲート５０２の側面にサイドウォール５０４を形成する。続いて、ダミーゲート５０２及びサイドウォール５０４をマスクとして、注入エネルギー１０ｋｅＶ、注入ドーズ量３×１０１５ｃｍ−２の条件で、ヒ素のイオン注入を行うことにより、半導体領域５０１ａにおけるサイドウォール５０４の外側方の領域に、接合深さがｎ型ソースドレイン領域５０３よりも深いｎ型ソースドレイン領域５０５を形成する。この後、ｎ型ソースドレイン領域５０３及びｎ型ソースドレイン領域５０５に注入された不純物を活性化させるために、例えば１０５０℃の熱処理を行う。
【００６４】
次に、図５（ｃ）に示すように、例えば膜厚２００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０６を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、ダミーゲート５０２の上面が露出するまで層間絶縁膜５０６の上部を除去する。
【００６５】
次に、図５（ｄ）に示すように、リソグラフィー技術及びエッチング技術を用いて、ダミーゲート５０２を選択的に除去することにより、半導体基板５０１を露出する開口部５０６ｈが形成される。
【００６６】
次に、図６（ａ）に示すように、開口部５０６ｈの壁部及び底部並びに層間絶縁膜５０６の上面に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜を堆積した後、異方性エッチングを行うことにより、開口部５０６ｈの側壁部のみに、例えば膜厚約４．０ｎｍのランタン酸化（ＬａＯｘ）膜からなるゲート側壁絶縁膜５０７を形成する。なお、ＮＭＯＳトランジスタが形成される領域に隣接して図示しないＰＭＯＳトランジスタが形成される領域が存在する場合には、ＰＭＯＳトランジスタが形成される領域にランタン酸化膜が存在していると、ＰＭＯＳトランジスタの特性劣化が生じる可能性があるため、ＰＭＯＳトランジスタが形成される領域のランタン酸化膜を除去する工程をさらに備えてもよい。
【００６７】
次に、図６（ｂ）に示すように、開口部５０６ｈの底部に、例えば膜厚約２ｎｍのハフニウムシリケート（ＨｆＳｉＯ２）膜等の高誘電率ゲート絶縁膜５０８ａを形成する。続いて、高誘電率ゲート絶縁膜５０８ａの上に、金属酸化膜又は金属酸窒化膜からなり且つランタンを含有する膜として、例えば膜厚約２．０ｎｍの例えばランタン酸化（ＬａＯｘ）膜からなるキャップ膜５０９を形成する。また、高誘電率ゲート絶縁膜５０８ａを堆積する前に、下敷き絶縁膜として例えばシリコン酸窒化（ＳｉＯＮ）膜を約１ｎｍ堆積することもできる。また、高誘電率ゲート絶縁膜５０８ａとして、ハフニウムシリケート（ＨｆＳｉＯ２）膜の代わりに、ハフニウムオキサイド（ＨｆＯ２）膜を用いることもできる。また、キャップ膜５０９として、ランタン酸化（ＬａＯｘ）膜の代わりに、ランタン酸窒化（ＬａＯｘＮｙ）膜を用いることもできる。
【００６８】
次に、図６（ｃ）に示すように、７００℃の熱処理により、キャップ膜５０９に含有されるランタンを高誘電率ゲート絶縁膜５０８ａ中に拡散させることにより、ランタンが拡散された高誘電率ゲート絶縁膜５０８が形成される。
【００６９】
次に、図６（ｄ）に示すように、キャップ膜５０９の上に、例えば膜厚約１５ｎｍの窒化チタン（ＴｉＮ）膜からなるメタル膜５１０、及び、例えば膜厚約９０ｎｍのポリシリコン膜５１１を順に形成することにより、埋め込み型ゲート電極を有するＮＭＯＳトランジスタが形成される。なお、この工程の後は、コンタクト抵抗の低抵抗化を目的とするシリサイド形成工程や配線工程などの公知の工程を行う。
【００７０】
本発明の第２の実施形態に係る半導体装置の製造方法によると、上述した第１の実施形態に係る半導体装置及びその製造方法と同様の効果を得ることができる。すなわち、高誘電率ゲート絶縁膜５０８の上面及び側面がランタンを含有するキャップ膜５０９及びゲート側壁絶縁膜５０７で覆われるため、高誘電率ゲート絶縁膜５０８へ一旦拡散したランタンは、高誘電率ゲート絶縁膜５０８の形成後におけるランタンが拡散される熱処理により、高誘電率ゲート絶縁膜５０８の両端部より外方へ再拡散することがない。このため、高誘電率ゲート絶縁膜５０８のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めることが可能となる。このように、高誘電率ゲート絶縁膜５０８中のランタン濃度を十分に確保することにより、逆短チャネル効果を抑制することができる。その結果、ゲート電極両端部における高閾値電圧化を抑制することができるため、半導体装置の高駆動能力化を実現することができる。なお、高誘電率ゲート絶縁膜５０８のチャネル方向のランタン濃度を一様にするか、ゲート電極中央部よりもゲート電極両端部のランタン濃度を高めるかは、ゲート側壁絶縁膜５０７に用いるランタン酸化膜の膜厚又はプロセスフロー中のサーマルバジェットで決定することができる。なお、本実施形態において、ゲート側壁絶縁膜５０７が少なくとも高誘電率ゲート絶縁膜５０８の側面を覆っていれば、ゲート電極の側面を全体を覆っていない構成であっても、高誘電率ゲート絶縁膜１０２の両端部より外方へ再拡散することがないという効果は実現される。
【００７１】
さらに、本実施形態では、活性化のための高温熱処理を加えた後に、ゲート電極を構成する高誘電率ゲート絶縁膜５０８を形成しているため、ゲート絶縁膜の信頼性を高めることができる。すなわち、高誘電率ゲート絶縁膜５０８の結晶化を抑制することができる。結晶化が起こった場合、結晶粒界に起因した電荷トラップにより移動度が低下したり、閾値電圧（Ｖｔ）のヒステリシスが増大するなどの悪影響が引き起こされるが、本実施形態によると、このような事態の発生を抑制することができる。
【産業上の利用可能性】
【００７２】
本発明は、高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置及びその製造方法にとって有用であり、特に、金属酸化膜又は金属酸窒化膜から構成されるキャップ膜を効果的に活用する方法にとって有用である。
【符号の説明】
【００７３】
１０１ 半導体基板
１０１ａ 半導体領域
１０２ ランタンが拡散された高誘電率ゲート絶縁膜
１０２ａ （ランタンが拡散する前の）高誘電率ゲート絶縁膜
１０２ｂ Ａｌを含有する高誘電率ゲート絶縁膜
１０３ キャップ膜
１０４ メタル膜
１０５ ポリシリコン膜
１０６ ゲート側壁絶縁膜
１０７ 接合深さが浅いｎ型ソースドレイン拡散層
１０７ｂ 接合深さが浅いｐ型ソースドレイン拡散層
１０８ サイドウォール
１０９ 接合深さが深いｎ型ソースドレイン拡散層
１０９ｂ 接合深さが深いｐ型ソースドレイン拡散層
１１２ 素子分離領域
５０１ 半導体基板
５０１ａ 半導体領域
５０２ ダミーゲート
５０３ 接合深さが浅いソースドレイン拡散層
５０５ 接合深さが深いソースドレイン拡散層
５０４ サイドウォール
５０６ 層間絶縁膜
５０７ ゲート側壁絶縁膜
５０８ ランタンが拡散された高誘電率ゲート絶縁膜
５０８ａ （ランタンが拡散する前の）高誘電率ゲート絶縁膜
５０９ キャップ膜
５１０ メタル膜
５１１ ポリシリコン膜
７０１ シリコン窒化膜（オフセットスペーサ）
７０２ キャップ膜
【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたランタンを含有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜の上に形成された導電膜を含むゲート電極と、
少なくとも前記高誘電率ゲート絶縁膜の両側面に形成されたランタンを含有するゲート側壁絶縁膜とを備えている、半導体装置。
【請求項２】
前記高誘電率ゲート絶縁膜と前記導電膜との間に形成されたランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜をさらに備えている、請求項１に記載の半導体装置。
【請求項３】
前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様である、請求項１又は２に記載の半導体装置。
【請求項４】
前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、前記ゲート電極の中央部に比べて前記ゲート電極の両端部の方が高い、請求項１又は２に記載の半導体装置。
【請求項５】
前記高誘電率ゲート絶縁膜は、ハフニウムオキサイド又はハフニウムシリケートからなる、請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記導電膜は、下から順にメタル膜及びポリシリコン膜が積層された構造からなる、請求項１〜５に記載の半導体装置。
【請求項７】
チャネル不純物がＰ型となるＮ型半導体装置である、請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記チャネル不純物は、ボロン若しくはインジウム、又はボロン及びインジウムの双方である、請求項７に記載の半導体装置。
【請求項９】
半導体基板上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、
前記高誘電率ゲート絶縁膜の上に、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜を形成する工程（ｂ）と、
前記キャップ膜の上に導電膜を形成する工程（ｃ）と、
エッチングにより、前記高誘電率ゲート絶縁膜、前記キャップ膜及び前記導電膜をパターン化する工程（ｄ）と、
前記パターン化された少なくとも前記高誘電率ゲート絶縁膜の両側面に、ランタンを含有する金属酸化膜又は金属酸窒化膜から構成されるゲート側壁絶縁膜を形成する工程（ｅ）と、
少なくとも前記工程（ｅ）よりも後に、ランタンが拡散される熱処理を行う工程（ｆ）とを備える、半導体装置の製造方法。
【請求項１０】
前記工程（ｆ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様である、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、前記ゲート電極の中央部に比べて前記ゲート電極の両端部の方が高い、請求項９に記載の半導体装置の製造方法。
【請求項１２】
チャネル不純物がＰ型となるＮ型半導体装置の製造方法である、請求項９〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上にダミーゲートを形成する工程（ａ）と、
前記ダミーゲートをマスクに用いて不純物注入を行うことにより、前記半導体基板における前記ダミーゲートの外側方に接合深さが浅いソースドレイン拡散層を形成する工程（ｂ）と、
前記半導体基板上に、前記ゲート電極を覆うように層間絶縁膜を堆積する工程（ｃ）と、
ＣＭＰ法を用いて、前記ダミーゲートの上面が露出するまで、前記層間絶縁膜を平坦化する工程（ｄ）と、
前記ダミーゲートのみを選択的に除去することにより、前記層間絶縁膜に前記半導体基板の表面を露出する開口部を形成する工程（ｅ）と、
前記開口部の側壁部にのみに、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるゲート側壁絶縁膜を選択的に形成する工程（ｆ）と、
前記開口部における底部に、下から順に、高誘電率ゲート絶縁膜、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜、及び導電膜を埋め込む工程（ｇ）とを備え、
少なくとも前記工程（ｇ）よりも後に、ランタンが拡散される熱処理を行う工程（ｈ）をさらに備える、半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）と前記工程（ｃ）との間に、前記半導体基板における前記ダミーゲートの外側方に接合深さが深いソースドレイン拡散層を形成する工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｈ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様である、請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｈ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、前記ゲート電極の中央部に比べて前記ゲート電極の両端部の方が高い、請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１７】
チャネル不純物がＰ型となるＮ型半導体装置の製造方法である、請求項１３〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上に形成されたランタンを含有する高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜の上に形成された導電膜を含むゲート電極と、
少なくとも前記高誘電率ゲート絶縁膜の両側面に形成されたランタンを含有するゲート側壁絶縁膜とを備えている、半導体装置。
【請求項２】
前記高誘電率ゲート絶縁膜と前記導電膜との間に形成されたランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜をさらに備えている、請求項１に記載の半導体装置。
【請求項３】
前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様である、請求項１又は２に記載の半導体装置。
【請求項４】
前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、前記ゲート電極の中央部に比べて前記ゲート電極の両端部の方が高い、請求項１又は２に記載の半導体装置。
【請求項５】
前記高誘電率ゲート絶縁膜は、ハフニウムオキサイド又はハフニウムシリケートからなる、請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記導電膜は、下から順にメタル膜及びポリシリコン膜が積層された構造からなる、請求項１〜５に記載の半導体装置。
【請求項７】
チャネル不純物がＰ型となるＮ型半導体装置である、請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記チャネル不純物は、ボロン若しくはインジウム、又はボロン及びインジウムの双方である、請求項７に記載の半導体装置。
【請求項９】
半導体基板上に高誘電率ゲート絶縁膜を形成する工程（ａ）と、
前記高誘電率ゲート絶縁膜の上に、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜を形成する工程（ｂ）と、
前記キャップ膜の上に導電膜を形成する工程（ｃ）と、
エッチングにより、前記高誘電率ゲート絶縁膜、前記キャップ膜及び前記導電膜をパターン化する工程（ｄ）と、
前記パターン化された少なくとも前記高誘電率ゲート絶縁膜の両側面に、ランタンを含有する金属酸化膜又は金属酸窒化膜から構成されるゲート側壁絶縁膜を形成する工程（ｅ）と、
少なくとも前記工程（ｅ）よりも後に、ランタンが拡散される熱処理を行う工程（ｆ）とを備える、半導体装置の製造方法。
【請求項１０】
前記工程（ｆ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様である、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｆ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、前記ゲート電極の中央部に比べて前記ゲート電極の両端部の方が高い、請求項９に記載の半導体装置の製造方法。
【請求項１２】
チャネル不純物がＰ型となるＮ型半導体装置の製造方法である、請求項９〜１１のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
半導体基板上にダミーゲートを形成する工程（ａ）と、
前記ダミーゲートをマスクに用いて不純物注入を行うことにより、前記半導体基板における前記ダミーゲートの外側方に接合深さが浅いソースドレイン拡散層を形成する工程（ｂ）と、
前記半導体基板上に、前記ゲート電極を覆うように層間絶縁膜を堆積する工程（ｃ）と、
ＣＭＰ法を用いて、前記ダミーゲートの上面が露出するまで、前記層間絶縁膜を平坦化する工程（ｄ）と、
前記ダミーゲートのみを選択的に除去することにより、前記層間絶縁膜に前記半導体基板の表面を露出する開口部を形成する工程（ｅ）と、
前記開口部の側壁部にのみに、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるゲート側壁絶縁膜を選択的に形成する工程（ｆ）と、
前記開口部における底部に、下から順に、高誘電率ゲート絶縁膜、ランタンを含有する金属酸化膜又は金属酸窒化膜からなるキャップ膜、及び導電膜を埋め込む工程（ｇ）とを備え、
少なくとも前記工程（ｇ）よりも後に、ランタンが拡散される熱処理を行う工程（ｈ）をさらに備える、半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）と前記工程（ｃ）との間に、前記半導体基板における前記ダミーゲートの外側方に接合深さが深いソースドレイン拡散層を形成する工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｈ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、一様である、請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｈ）を行った後における前記高誘電率ゲート絶縁膜におけるチャネル長方向のランタン濃度は、前記ゲート電極の中央部に比べて前記ゲート電極の両端部の方が高い、請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１７】
チャネル不純物がＰ型となるＮ型半導体装置の製造方法である、請求項１３〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１６５９７３（Ｐ２０１１−１６５９７３Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２８０６３（Ｐ２０１０−２８０６３）
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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