一の実施形態では、ゲート誘電体層（１８）を基板（１０）の上に形成し、次に第１金属層（２６）を、ゲート誘電体層（１８）の内、第１素子タイプが形成される予定の部分の上に選択的に堆積させる。第１金属層（２６）とは異なる第２金属層（２８）は、ゲート誘電体層（１８）の内、第２素子タイプが形成される予定の露出部分の上に選択的に形成される。第１及び第２素子タイプの各々は異なる仕事関数を有することになる、というのは、第１及び第２素子タイプの各々が、ゲート誘電体と直接コンタクトする異なる金属を含むことになるからである。一の実施形態では、第１金属層（２６）の選択的堆積は、ＡＬＤにより、かつ阻止層（２４）を使用することにより行なわれ、阻止層は、第１金属層（２６）を、ゲート誘電体層（１８）の内、阻止層（２４）によって覆われない部分の上にのみ選択的に堆積させることができるようにゲート誘電体層（１８）の上に選択的に形成される。 （もっと読む）

レアアース・スカンデートのようなペロブスカイト格子構造を有する絶縁材料の層を含むＳＯＩ（semiconductor on insulator）デバイスである。この絶縁材料（５２）は、この絶縁材料（５２）のすぐ上にダイヤモンド格子を有する半導体材料（５４）を成長させることができる、有効な格子定数を有するように選択される。レアアース・スカンデート絶縁体の例としては、ガドリニウム・スカンデート（GdScO₃）、ジスプロシウム・スカンデート（DyScO₃）、およびガドリニウムとジスプロシウム・スカンデートの合金（Gd_1-xDy_XScO₃）が含まれる。
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異なるスペーサ絶縁領域幅を有するＰチャネルトランジスタ（８２３）とＮチャネルトランジスタ（８２１）とを備えた集積回路が開示されている。一実施形態において、Ｎチャネルトランジスタのスペーサ絶縁領域幅がＰチャネルトランジスタのスペーサ絶縁領域幅よりも小さくなるようにＰチャネル領域（１１５）をマスクしている間に、Ｎチャネルトランジスタの外側壁スペーサ（３２１）は除去される。また、Ｐチャネルソース／ドレインシリサイド領域（８０９）がＰチャネルトランジスタのゲート（１１９）に対して配置されるよりも、Ｎチャネルトランジスタのドレイン／ソースシリサイド領域（８０５）はＮチャネルトランジスタのゲート（１１７）に対してより近い位置に配置される。Ｐチャネルトランジスタのスペーサ絶縁幅をより大きくし、ソース／ドレインシリサイド領域とゲートとの間の距離をより大きくすることにより、Ｎチャネルトランジスタのチャネル領域の応力に対しＰチャネルトランジスタのチャネル領域の相対圧縮応力を増大させた結果、Ｐチャネルトランジスタの性能が向上する。
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【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

半導体・オン・インシュレータ・トランジスタ４５が、バルクのシリコン基板１２から形成される。活性領域は基板１２上に画定され、単結晶である酸素リッチ型シリコン層は活性領域の頂部面に形成される。この酸素リッチ型シリコン層の上に、シリコンのエピタキシャル層が成長する。シリコンのエピタキシャル層が形成された後に、酸素リッチ型シリコン層が、該エピタキシャル層の少なくとも一部を単結晶シリコンとして残した状態にてシリコン酸化物２４に変換される。これは、高温水蒸気をエピタキシャル層に適用することにより実施される。得られたものがトランジスタ４５を形成するのに有用なシリコン・オン・インシュレータ構造体１０であり、該トランジスタにおいて、ゲート誘電体２６が残りの単結晶シリコン上に存在し、該ゲート２８はゲート誘電体２６上に存在し、かつ、ゲート２８の下側にある残りの単結晶シリコン内にチャネル３６が存在する。
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半導体材料の構造物または本体（例えば基板または層）によって定められる境界を横切って加えられる応力を受ける膜は、境界の近傍の半導体材料中に引張り応力から圧縮応力への変化を提供し、アニーリングの間のホウ素拡散速度を変化させ、ひいては最終ホウ素濃度またはプロフィル／勾配あるいはその両方を変化させるために用いられる。電界効果トランジスターの場合、側壁の有無にかかわらず、ソース／ドレイン、拡張注入部またはハロ注入部、あるいはその両方に対する境界の位置を調節するために、ゲート構造物を形成させることができる。水平方向と垂直方向とで異なるホウ素拡散速度を作り出すことができ、ヒ素と同程度の拡散速度を実現することができる。同じプロセス工程で、ｎＦＥＴとｐＦＥＴとの両方の接合キャパシタンスの減少を同時に実現することができる。

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ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの各々においてチャネル方向を＜１００＞方向に設定し、ＳＴＩ型素子分離構造に、引っ張り応力を蓄積した第１の応力補償膜を形成し、さらにシリコン基板上に素子分離構造を覆うように引っ張り応力を蓄積した第２の応力補償膜を形成する。 （もっと読む）

マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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【課題】 チャネル移動度の向上を利用して性能を改善した半導体デバイス構造およびその製造方法を提供する。
【解決手段】 半導体デバイス構造を製造する方法であって、基板を設けるステップと、基板上に電極を設けるステップと、電極内に開口を有するくぼみを形成するステップと、くぼみ内に細粒半導体材料を配置するステップと、開口を覆ってくぼみ内に細粒半導体材料を閉じこめるステップと、上述のステップの結果として得られる構造をアニーリングするステップと、
を含む。 （もっと読む）

極めて小型の半導体デバイスにおけるエピタキシャル成長させた半導体領域の高さは、２つ以上のエピタキシャル成長を実行しうる異なるデバイス領域に対して、個別に調節することができる。エピタキシャル成長マスクは、特定のデバイス領域における半導体領域の形成を選択的に抑制する。他の実施形態において、２つ以上の異なるデバイス領域に対して、一般的なエピタキシャル成長プロセスを用いてもよく、選択されたエリアにあるすでにエピタキシャル成長させた半導体領域の高さを正確に低減するように、引き続き、選択されたデバイス領域に選択的酸化プロセスを実行することができる。
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バリア性を有する絶縁膜サイドウォールスペーサを有する半導体装置を提供する。 半導体装置は、半導体基板の上に形成されたゲート酸化膜とゲート電極と；半導体基板内に形成されたソース／ドレイン領域と；ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が半導体基板またはゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；を有する。さらに、不揮発性メモリの積層ゲート電極構造と；積層ゲート電極構造の側壁上に形成され、中間層として半導体基板に接しない窒化膜を含む３層以上の第２積層サイドウォールスペーサと；を有することもできる。
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ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
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一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約６００℃〜９００℃の範囲の温度に、プロセスチャンバ内の圧力を約１３Ｐａ（０.１トール）〜約２７ｋＰａ（２００トール）の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、ＳｉＨ_４、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも１つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。 （もっと読む）

ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター（例えばシリコンナノ結晶）を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。１つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。 （もっと読む）

半導体装置は、複数の積層された層群を有する超格子を有する。また装置は、電荷キャリアが積層された層群と平行な方向に超格子を通って輸送される領域を有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。さらにエネルギーバンド調整層は、少なくとも一つの非半導体分子層を有し、この層は、連接する基本半導体部分の結晶格子内に閉じ込められる。従って超格子は、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

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ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

集積回路半導体デバイスの製造プロセスに統合可能な非対称スペーサの形成方法が提供される。この方法は、基板上にゲート構造（１５）を形成するステップと、ゲート構造および基板の上に側壁層（１０）を形成するステップとを含み、側壁層は、ゲート構造の第１の側壁の上に第１の部分を含む。第１の部分に隣接して、フォトレジスト構造（１１）が形成され、イオンビームにさらされる。フォトレジスト構造は、第１の部分の少なくとも一部をイオンビームから遮蔽するように働く。照射中、ウェハは、イオンビーム（１３、１７）の経路と、第１の側壁の表面との間に、非直交傾斜角が存在するように配向される。遮蔽されていない側壁部分への放射ダメージにより、その後に続くエッチングがより高速に進むため、非対称スペーサの形成が可能である。
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複数の積層された層群を有する超格子を形成するステップによって、半導体装置を製作する方法である。また当該方法は、前記超格子を通って、前記積層された層群と平行な方向に、電荷キャリアの輸送が生じる領域を形成するステップを有する。超格子の各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。前記エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取りこまれた、少なくとも一つの非半導体分子層を有し、前記超格子は、超格子が存在しない場合に比べて、前記平行な方向において大きな電荷キャリア移動度を有する。また前記超格子は、共通のエネルギーバンド構造を有しても良い。

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【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）