ナノクラスターを備えた半導体デバイス
ナノクラスターを備えたデバイスを形成するプロセス。本プロセスは、ナノクラスター(例えばシリコンナノ結晶)を形成する段階と、デバイスの誘電体を形成する次の段階中に酸化剤によるナノクラスターの酸化を抑制するためにナノクラスターを覆って酸化バリア層を形成する段階とを含む。酸化バリア層の少なくとも一部は、誘電体の形成後に除去される。1つの実施例では、本デバイスは、ナノクラスターがメモリの電荷蓄積トランジスタの電荷蓄積位置として利用されるメモリである。この実施例では、酸化バリア層が、メモリの高電圧トランジスタ用のゲート誘電体を形成することにより、ナノクラスターを酸化剤から保護する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はナノクラスターを備えたデバイスに関する。
【背景技術】
【0002】
メモリ(例えば不揮発性メモリ)などの幾つかのデバイスは、トランジスタの電荷蓄積位置に電荷を蓄えるために、ナノクラスター(例えばシリコン、アルミニウム、金、又はゲルマニウムからなる)と呼ばれる離散的な電荷蓄積素子を利用する。幾つかの例では、ナノクラスターは、2つの誘電層、すなわち下部誘電層と制御誘電層との間に位置付けられる。このようなトランジスタの例としては、薄膜記憶トランジスタがある。メモリは通常、このようなトランジスタのアレイを含む。ナノクラスターのタイプの例には、シリコンナノ結晶、ゲルマニウムナノ結晶、金ナノクラスター、及びアルミニウムナノクラスターがある。幾つかの例では、ナノクラスターは10〜100オングストロームのサイズであり、ドープ/アンドープの半導体材料又は導電性材料から作ることができる。
【0003】
ナノクラスターを備えた電荷蓄積トランジスタを有する幾つかのメモリは、電荷蓄積トランジスタの電荷蓄積位置を充放電するのに使用される回路において高電圧トランジスタを同様に含む集積回路上に実装される。電荷蓄積位置の充放電は、1つ又はそれ以上のビットの情報を格納するのに使用され、プログラム又は消去と呼ぶことができる。これらの高電圧トランジスタは通常、比較的厚いゲート酸化膜を含む。このゲート酸化膜は、水蒸気酸化プロセスにより成長することができる。この水蒸気酸化プロセスは、電荷蓄積トランジスタの制御誘電体を透過することができるので、好ましくないことには、ナノ結晶を酸化し、下部誘電体の厚さを増大させる。
【発明の開示】
【発明が解決しようとする課題】
【0004】
必要なことは、ナノクラスターを備えたデバイスを製造する方法の改善である。
【発明を実施するための最良の形態】
【0005】
本発明は、添付図面を参照することにより当業者には十分に理解され、多数の目的、機能、及び利点を明らかにすることができる。
異なる図面で用いられる同じ参照符号は、特に明記しない限り同じ要素を示す。図に示された各図面は、必ずしも縮尺通りに描かれていない。
以下には本発明を実施するための様態の詳細な説明を記載する。この説明は本発明を例証することを意図するものであり、限定としてみなすべきではない。
【0006】
図1〜図6は、本発明の第1実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示す。本方法は、以下で説明するように、ナノクラスター及び下部誘電体の酸化を抑制するための酸化バリア層の利用を含む。
【0007】
図1を参照すると、ウェーハ101は半導体基板103を含む。下部誘電体105(例えば二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、又はランタンシリケートからなる)は、例えば、酸化又は化学蒸着により基板103を覆って形成されている。1つの実施形態では、下部誘電体は5ナノメートルの厚さであるが、他の実施形態では異なる厚さにすることができる。ナノクラスター107の層(例えばシリコン、アルミニウム、金、ゲルマニウム、又はシリコン・ゲルマニウム合金もしくは他の種類の導電性材料、或いはドープ/アンドープの半導体材料からなる)は、例えば、化学蒸着法、エアロゾルデポジション法、スピンコート法、又は例えば薄膜をアニーリングしてナノクラスターを形成するなどの自己組織化法によって、下部誘電体105を覆って形成される。1つの実施形態では、ナノクラスター107はシリコンナノ結晶である。ナノクラスターが不揮発性メモリで使用される1つの実施形態では、5〜7ナノメートルのサイズで1×1012cm2の平面密度を有する。幾つかの実施形態では、ナノクラスターは、10〜100オングストロームのサイズである。しかしながら他の実施形態では、ナノクラスターは他のサイズ及び/又は他の密度の場合もある。ナノクラスター107は、ウェーハ101上に作製されたメモリのトランジスタ(図示せず)において電荷蓄積位置を実装するのに利用される。
【0008】
図2を参照すると、誘電性材料(例えば二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、及びケイ酸ランタン)の層は、制御誘電体209を形成するため、例えば化学蒸着によってウェーハ101を覆って形成される。1つの実施形態では、制御誘電体209は、5〜10ナノメートルの厚さであるが、他の実施形態では異なる厚さの場合もある。
【0009】
幾つかの実施形態では、下部誘電体105、ナノクラスター107、及び制御誘電体209は、イオン(例えばシリコン又はゲルマニウム)を誘電性材料の層(図示せず)に注入し、その後イオンをアニーリングして誘電性材料の層内にナノ結晶を形成することによって形成することができる。他の実施形態では、下部誘電体105、ナノクラスター107及び制御誘電体209は、ナノクラスターを形成するため誘電性材料の2つの層の間にシリコンリッチな酸化層を再結晶化することによって形成することができる。他の実施形態では、ナノクラスターは、下部誘電体上に位置する複数の層に実装することができる。他の実施形態では、ナノクラスターは、ナノクラスター材料の薄い非晶質層(例えば1〜5ナノメートル)を堆積させることにより形成され、その結果として得られる構造体は、引き続きアニーリング処理装置によりアニールされる。
【0010】
別の実施形態では、例えば、窒酸化シリコン材料から作られた薄い(例えば0.5ナノメートル)保護層(図示せず)は、ナノクラスター上に配置することができ、ここで制御誘電体209は保護層を覆って形成される。
【0011】
図3を参照すると、酸化バリア層311は、ウェーハ101を覆って堆積される。1つの実施形態では、層311は窒化シリコンから作られる。他の実施形態では、バリア層311は、制御誘電体表面への酸化剤の拡散を遅らせる任意の材料又はその組み合わせを含むことができる。このような材料は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、例えば酸化ハフニウムなどの高K誘電体、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、及び酸化チタン、並びに一般に酸化剤の通過に影響されない金属を含むことができる。このような金属の例として、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンがある。
【0012】
1つの実施形態では、バリア層311は、厚さが9ナノメートルである。他の実施形態では、層311は異なる厚さの場合がある。幾つかの実施形態では、層311は厚さが2ナノメートルよりも大きい場合もある。1つの実施形態では、バリア層311は、酸素がバリア層311の下に透過する「ピンホール」欠陥がなく連続的であるように十分に厚い。他の実施形態では、バリア層311は、炉の酸化プロセスの温度(例えば600℃以上)に耐えることができる材料からなる。
【0013】
図4を参照すると、層311、制御誘電体209、ナノクラスター107、及び下部誘電体105は、ウェーハ101のメモリアレイ領域(例えば403)内にこれらの構造体を残し、ウェーハ101の他の領域(例えば高電圧領域405)からこれらの構造体を除去するようにパターン化される。1つの実施形態では、層311はドライエッチングによって除去され、制御誘電体209、ナノクラスター107、及び下部誘電体105は、ウエットエッチングによって除去される。別の実施形態では、ウエット及びドライエッチングの組み合わせを用いることもできる。複数のトランジスタは、後のプロセス中にメモリ領域403内に形成することができる。
【0014】
図5を参照すると、高電圧誘電体515は、高電圧領域407及び405において基板103上に成長する。誘電体515は、幾つかの実施形態では、メモリ領域403内に形成されることになる電荷蓄積トランジスタを充放電するためのプログラム及び消去回路を実装するのに利用される高電圧トランジスタ(図示せず)用のゲート誘電体として利用される。1つの実施形態では、誘電体515は、ウェーハ101を高温の蒸気及び酸素又は亜酸化窒素に曝露して、領域407及び405における基板103の曝露された半導体材料を酸化することにより形成される。1つの実施形態では、誘電体515は、厚さ7〜14ナノメートルであるが、他の実施形態では異なる厚さとすることができる。他の実施形態では、誘電体515は、ウェーハ101を覆って全体的に堆積された後、領域403を覆う誘電体を除去することによって形成することができる。
【0015】
誘電体515の形成中、バリア層311は、酸化剤が制御誘電体209、ナノクラスター107、及び下部誘電体105に透過するのを抑制する。酸化剤がナノクラスター、制御誘電体、及び下部誘電体に透過するのを抑制するためにナノクラスターを覆うバリア層を含める方法により、酸化形成プロセス中にナノクラスターの酸化及び/又は下部誘電体の肥厚化を最小にする方法を提供することができる。
【0016】
図6を参照すると、バリア層311は、高電圧誘電体515の成長後に除去される。1つの実施形態では、バリア層311は選択的ウエットエッチングによって除去される。他の実施形態では、ウェーハは、バリア層311を曝露して誘電体515を保護するようにパターン化される。層311がウエットエッチング又はドライエッチングによって除去された後、パターン形成材料は除去される。
【0017】
次のプロセス(図示せず)において、電荷蓄積トランジスタが領域403に形成され、高電圧トランジスタが領域405及び407に形成される。他の実施形態では、回路ロジック及び集積回路の入力/出力回路用のトランジスタなどの他の種類のトランジスタを領域407及び405に形成することができる。ナノクラスター107の一部は、メモリの電荷蓄積トランジスタの電荷蓄積位置を形成するのに利用される。幾つかの実施形態の次のプロセスにおいて、ゲート材料の層がウェーハ101を覆って堆積される。次いで、ゲート材料の層、ナノクラスター107、及び制御誘電体209が領域405でパターン化され、電荷蓄積トランジスタのゲート、電荷蓄積位置、及び制御誘電体を形成する。
【0018】
図7〜図11は、本発明の第2実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示している。図7を参照すると、下部誘電体705が、ウェーハ701の基板703を覆って形成される。次にナノクラスター707がウェーハ701を覆い形成される。
【0019】
図8を参照すると、酸化バリア層809は、ナノクラスター707上でウェーハ701を覆って堆積される。酸化バリア層809は、ナノクラスター707とは異なる材料でからなる。1つの実施形態では、層809は窒化シリコンを含むが、他の実施形態では、層809は、例えば層311について上述した材料などの他の材料を含むことができる。
【0020】
図9を参照すると、層809、ナノクラスター707、及び下部誘電体705は、メモリアレイ領域(たとえば903)においてこれらの構造体を残し、他の領域(例えば高電圧領域905)からこれらの構造体を除去するようにパターン化される。
【0021】
図10を参照すると、誘電層1015は、曝露された半導体基板703の酸化によって領域905及び907内に成長される。曝露された半導体基板703の酸化中、バリア層809は、酸化剤がナノクラスター707及び下部誘電体705に透過するのを抑制する。以下で説明するように、誘電層1015は、領域905及び907に形成されたトランジスタのゲート誘電体の一部を形成するのに利用される。
【0022】
図11を参照すると、層1015の形成後、バリア層809が除去され、誘電層1117が、層1015及びナノクラスター707を覆うことを含めてウェーハ701を覆って堆積される。1つの実施形態では、層809はウエット窒化ストリップによって除去されるが、他の実施形態では、異なる技術によって除去することもできる。1つの実施形態では、誘電層1117は化学蒸着により堆積された二酸化シリコンで作られる。誘電層1117は、メモリアレイ領域903内に形成されるトランジスタの制御誘電体として利用される。また誘電層1117は、領域905及び907内に形成されるトランジスタのゲート誘電体(誘電層1015と共に)の一部として機能する。
【0023】
次のプロセス(図示せず)では、電荷蓄積トランジスタが領域903に形成され、高電圧トランジスタ(及び/又は他の種類のトランジスタ)が領域905及び905に形成される。ナノクラスター707の一部は、メモリの電荷蓄積トランジスタの電荷蓄積位置を形成するのに利用される。幾つかの実施形態の次のプロセスにおいて、ゲート材料の層がウェーハ101を覆って堆積される。次いで、ゲート材料の層、ナノクラスター107、及び制御誘電体209は、領域903において、当該領域に形成される電荷蓄積トランジスタのゲート及び電荷蓄積位置を形成するようにパターン化される。ゲート材料の層は、領域905及び907内に形成されたトランジスタのゲートを形成するようにパターン化することができる。
【0024】
図12〜図18は、本発明の第3実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示す。図12を参照すると、下部誘電体1205が、ウェーハ1201の基板1203を覆って形成される。次にナノクラスター1207がウェーハ101を覆って形成される。
【0025】
図13を参照すると、誘電性材料(例えば二酸化シリコン)の層が、例えば化学蒸着によってウェーハ1201を覆って形成されて、制御誘電体1309を形成する。1つの実施形態において、制御誘電体1309は、厚さが5〜10ナノメートルであるが、他の実施形態では異なる厚さにすることができる。次いで、酸化バリア層1311は、ウェーハ1201を覆って誘電体1309上に堆積される。1つの実施形態では、層1311は窒化シリコンを含むが、他の実施形態では、層1311は、例えば層311について上述した材料などの他の材料を含む場合もある。
【0026】
図14を参照すると、バリア層1311の上部が酸化され、層1311の残部分1413を残して酸化部分1415を形成する。1つの実施形態では、層1311は水蒸気酸化プロセスを用いて酸化される。バリア層1311が厚さ8.5ナノメートルの窒化シリコンで作られた1つの実施形態では、水蒸気酸化プロセスは、厚さがほぼ3〜5ナノメートルで一般には二酸化シリコンで作られる部分1415をもたらす。部分1413の上部は酸窒化物を含む。部分1413の底部は主として窒化シリコンである。
【0027】
水蒸気酸化プロセスは、バリア層の厚さを減少(例えば8.5ナノメートルから4ナノメートル未満まで)させると共に、部分1413の電荷蓄積容量を低下させる。従って、ウェーハ1201上に形成された電荷蓄積トランジスタでは、支配的な電荷蓄積構造体は、ナノクラスター1207となり、部分1413の窒化シリコン(又は他の材料)ではない。部分1413に蓄えられるどのような電荷も、部分1413がトランジスタのゲートに密接に近接しているので、トランジスタのスレショルド電圧に対して小さな作用しか持たないことになる。
【0028】
図15は、部分1415が除去された後のウェーハ1201を示す。1つの実施形態では、部分1415はウエットエッチング(例えば水50に対してHF1)又はドライエッチングによって除去される。
【0029】
図16を参照すると、部分1413、制御誘電体1309、ナノクラスター1207、及び下部誘電体1205は、メモリアレイ領域(たとえば1603)においてこれらの構造体を残し、他の領域(例えば高電圧領域1605)ではこれらの構造体を除去するようにパターン化される。1つの実施形態では、部分1413はドライエッチングによって除去され、制御誘電体1309、ナノクラスター1207、及び下部誘電体1205は、ウエットエッチングによって除去される。複数のトランジスタは、後のプロセス中にメモリ領域1603内に形成される。
【0030】
図17を参照すると、高電圧誘電体1715は、高電圧領域1607及び1605において成長する。誘電体1715は、高電圧トランジスタ(図示せず)用のゲート誘電体として利用されることになり、幾つかの実施形態では、ゲート誘電体はメモリ領域1603内に形成されることになる電荷蓄積トランジスタをプログラム及び消去するためのプログラム及び消去回路を実装するのに利用される。1つの実施形態では、誘電体1715は厚さが10ナノメートルである。
【0031】
誘電体1715の形成中、バリア部分1413は、酸化剤が制御誘電体1309、ナノクラスター1207、及び下部誘電体1205に透過するのを抑制する。
【0032】
図18を参照すると、ゲート材料の層1802は、メモリアレイ領域1603内の部分1413を覆うことを含めてウェーハ1201を覆って堆積される。次のプロセスでは、層1802、部分1413、制御誘電体1309、ナノクラスター1207、及び下部誘電体1205は、領域1603内の電荷蓄積トランジスタのゲート、制御誘電体、電荷蓄積位置、及び下部誘電体を形成するようにパターン化される。また、層1802及び誘電体1715は、領域1605及び1607においてトランジスタ(例えば高電圧トランジスタ)のゲート及びゲート誘電体を形成するようにパターン化される。
【0033】
1つの実施形態では、下部誘電体1205は厚さが5ナノメートルであり、制御誘電体1309は厚さが5ナノメートル、及び部分1413は厚さが4ナノメートルである。しかしながら、これらの構造体は他の実施形態では異なる厚さの場合もある。
【0034】
幾つかの実施形態では、電荷蓄積トランジスタの部分1413における電荷トラップに起因するスレショルド電圧のシフトは、部分1413の部分酸化、部分1413の厚さの低減、部分1413のゲート電極への近接(電荷蓄積トランジスタのゲートを形成するのに使用される層1802の部分)によって制限することができる。
【0035】
図12〜図18で示された方法を利用する幾つかの実施形態で想定することができる1つの利点は、窒化ストリップはバリア層部分1413の除去に必要ではないことである(層1311が窒化シリコンで作られている場合)。これにより、制御誘電体(1309)の厚さ及びゲート誘電体(1715)の厚さの両方に関するプロセスを良好に制御することができるようになる。
【0036】
図19は、図12〜図18で示されたものと同様の方法で作られた高電圧トランジスタ及び電荷蓄積トランジスタの両方を含むウェーハの側面図である。電荷蓄積トランジスタ1909は、ウェーハ1901のメモリアレイ領域1951内に形成される。トランジスタ1909は、ゲート1911、部分拡散バリア部分1923、制御誘電体1921、ナノクラスター1919、下部誘電体1917、及びスペーサ1925を含む。ソース/ドレイン領域1915及び1913は、例えばイオン注入によって基板1903内に形成される。部分1923は、拡散バリア層の部分(例えば1413)で形成される。1つの実施形態では、トランジスタ1909は、不揮発性の電気的消去可能読み取り専用メモリ(EEPROM)で利用される。
【0037】
トランジスタ1907は、領域1952内に形成された高電圧トランジスタである。トランジスタ1907は、ゲート1933、ゲート誘電体1931、スペーサ1935、ソース/ドレイン領域1937、及び1939を含む。ゲート誘電体1931は、部分1923が形成される部分の形成後、基板の曝露部分上に成長したゲート誘電層(例えば1602)で形成される。絶縁領域1905は、トランジスタ1907及び1909を絶縁するために基板1903に位置付けられる。
【0038】
1つの実施形態では、トランジスタ1907は、ナノクラスター1919内に蓄えられた電荷をプログラム及び/又は消去するためのプログラム又は消去回路内のトランジスタである。トランジスタ1907は、集積回路の入力/出力デバイス及び論理回路のトランジスタよりも高い電圧で動作する点で、高電圧トランジスタとして特徴付けられる。1つの実施形態では、トランジスタ1907は、電荷蓄積トランジスタ1909内に電荷を蓄えるためのプログラム及び消去電圧を供給するために6Vで動作し、入力/出力デバイス及び他の論理回路(図示せず)のトランジスタは1.2Vで動作する。またトランジスタ1907は、2.5V又は3.3Vで動作する入力/出力トランジスタとすることができる。
【0039】
メモリの製造においては、酸化剤によるナノクラスターの酸化を抑制するための酸素拡散バリアの利用が示されているが、上述と同じ又は類似のプロセスは、例えば光電子デバイスなどのナノクラスターを利用する他のデバイスの製造において利用することができる。
【0040】
1つの実施形態では、デバイスを製造する方法は、基板を準備する段階、基板を覆ってナノクラスターを形成する段階、ナノクラスターを覆って酸化バリア層を堆積する段階、及び第1領域と第2領域を形成するようパターン化する段階を含む。第1領域は、基板を覆う酸化バリア層及びナノクラスターを含む。第2領域は、酸化バリア層及びナノクラスターが除去される。本方法はまた、パターン化段階の後に第1領域を覆って第2誘電体を形成する段階を含む。本方法は更に、第2誘電性体を形成する段階の後に、第1領域から酸化バリア層の少なくとも一部を除去する段階を含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【0041】
別の実施形態では、デバイスを製造する方法は、基板を覆ってナノクラスターの構造体及び誘電体を有する基板を準備する段階、該構造体を覆って酸化バリア層を堆積する段階、及び第1領域及び第2領域を形成するようパターン化する段階を含む。第1領域は、基板を覆う酸化バリア層及び構造体を含む。第2領域は、酸化バリア層及び少なくとも構造体のナノクラスターが除去される。本方法はまた、パターン化段階の後に第1領域を覆って第2誘電体を形成する段階と、第2誘電体を形成する段階の後に、酸化バリア層の少なくとも一部を第1領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【0042】
別の実施形態では、半導体デバイスを製造する方法は、基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、該構造体を覆って酸化バリア層を堆積する段階とを含む。酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む。本方法はまた、第1領域及び第2領域を形成するようパターン化する段階を含む。第1領域は酸化バリア層の部分及び構造体を含み、第2領域は酸化バリア層の部分及び構造体の少なくともナノクラスターが除去される。本方法はまた、パターン化段階の後に第2領域に第2誘電体を形成する段階と、第2誘電体を形成する段階の後に酸化バリア層の少なくとも一部を第1領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【0043】
別の実施形態では、半導体メモリを製造する方法は、基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階、構造体を覆って酸化バリア層を堆積する段階、及び第1領域と第2領域を形成するようパターン化する段階を含む。第1領域は酸化バリア層の部分及び構造体を含み、第2領域は酸化バリア層の部分及び構造体の少なくともナノクラスター部分が除去される。本方法は更に、パターン化段階の後に第1領域の外側に第2誘電体を形成する段階と、第2誘電体を形成する段階の後に少なくとも酸化バリア層の一部を第1領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。本方法は更に、第1領域内に電荷蓄積トランジスタを形成する段階を含む。ナノクラスターの少なくとも一部は、電荷蓄積トランジスタの電荷蓄積位置として利用される。本方法はまた、第2領域内に第2トランジスタを形成する段階を含む。第2誘電体の一部は、第2トランジスタのゲート誘電体の少なくとも一部として機能する。
【0044】
本発明の特定の実施形態を図示し説明してきたが、本明細書での教示に基づいて、本発明及びその広範な態様から逸脱することなく変更及び修正を更に行うことができ、従って、添付の請求項は、本発明の真の精神及び範囲内にあるこのような全ての変更及び修正を、該請求項の範囲内に包含されることになる点を当業者であれば理解するであろう。
【図面の簡単な説明】
【0045】
【図1】本発明の第1実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図2】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図3】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図4】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図5】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図6】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図7】本発明の第2実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図8】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図9】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図10】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図11】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図12】本発明の第3実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図13】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図14】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図15】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図16】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図17】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図18】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図19】本発明よる半導体ウェーハの部分側面図である。
【符号の説明】
【0046】
101 ウェーハ
103 半導体基板
105 下部誘電体
107 ナノクラスター
【技術分野】
【0001】
本発明はナノクラスターを備えたデバイスに関する。
【背景技術】
【0002】
メモリ(例えば不揮発性メモリ)などの幾つかのデバイスは、トランジスタの電荷蓄積位置に電荷を蓄えるために、ナノクラスター(例えばシリコン、アルミニウム、金、又はゲルマニウムからなる)と呼ばれる離散的な電荷蓄積素子を利用する。幾つかの例では、ナノクラスターは、2つの誘電層、すなわち下部誘電層と制御誘電層との間に位置付けられる。このようなトランジスタの例としては、薄膜記憶トランジスタがある。メモリは通常、このようなトランジスタのアレイを含む。ナノクラスターのタイプの例には、シリコンナノ結晶、ゲルマニウムナノ結晶、金ナノクラスター、及びアルミニウムナノクラスターがある。幾つかの例では、ナノクラスターは10〜100オングストロームのサイズであり、ドープ/アンドープの半導体材料又は導電性材料から作ることができる。
【0003】
ナノクラスターを備えた電荷蓄積トランジスタを有する幾つかのメモリは、電荷蓄積トランジスタの電荷蓄積位置を充放電するのに使用される回路において高電圧トランジスタを同様に含む集積回路上に実装される。電荷蓄積位置の充放電は、1つ又はそれ以上のビットの情報を格納するのに使用され、プログラム又は消去と呼ぶことができる。これらの高電圧トランジスタは通常、比較的厚いゲート酸化膜を含む。このゲート酸化膜は、水蒸気酸化プロセスにより成長することができる。この水蒸気酸化プロセスは、電荷蓄積トランジスタの制御誘電体を透過することができるので、好ましくないことには、ナノ結晶を酸化し、下部誘電体の厚さを増大させる。
【発明の開示】
【発明が解決しようとする課題】
【0004】
必要なことは、ナノクラスターを備えたデバイスを製造する方法の改善である。
【発明を実施するための最良の形態】
【0005】
本発明は、添付図面を参照することにより当業者には十分に理解され、多数の目的、機能、及び利点を明らかにすることができる。
異なる図面で用いられる同じ参照符号は、特に明記しない限り同じ要素を示す。図に示された各図面は、必ずしも縮尺通りに描かれていない。
以下には本発明を実施するための様態の詳細な説明を記載する。この説明は本発明を例証することを意図するものであり、限定としてみなすべきではない。
【0006】
図1〜図6は、本発明の第1実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示す。本方法は、以下で説明するように、ナノクラスター及び下部誘電体の酸化を抑制するための酸化バリア層の利用を含む。
【0007】
図1を参照すると、ウェーハ101は半導体基板103を含む。下部誘電体105(例えば二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、又はランタンシリケートからなる)は、例えば、酸化又は化学蒸着により基板103を覆って形成されている。1つの実施形態では、下部誘電体は5ナノメートルの厚さであるが、他の実施形態では異なる厚さにすることができる。ナノクラスター107の層(例えばシリコン、アルミニウム、金、ゲルマニウム、又はシリコン・ゲルマニウム合金もしくは他の種類の導電性材料、或いはドープ/アンドープの半導体材料からなる)は、例えば、化学蒸着法、エアロゾルデポジション法、スピンコート法、又は例えば薄膜をアニーリングしてナノクラスターを形成するなどの自己組織化法によって、下部誘電体105を覆って形成される。1つの実施形態では、ナノクラスター107はシリコンナノ結晶である。ナノクラスターが不揮発性メモリで使用される1つの実施形態では、5〜7ナノメートルのサイズで1×1012cm2の平面密度を有する。幾つかの実施形態では、ナノクラスターは、10〜100オングストロームのサイズである。しかしながら他の実施形態では、ナノクラスターは他のサイズ及び/又は他の密度の場合もある。ナノクラスター107は、ウェーハ101上に作製されたメモリのトランジスタ(図示せず)において電荷蓄積位置を実装するのに利用される。
【0008】
図2を参照すると、誘電性材料(例えば二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、及びケイ酸ランタン)の層は、制御誘電体209を形成するため、例えば化学蒸着によってウェーハ101を覆って形成される。1つの実施形態では、制御誘電体209は、5〜10ナノメートルの厚さであるが、他の実施形態では異なる厚さの場合もある。
【0009】
幾つかの実施形態では、下部誘電体105、ナノクラスター107、及び制御誘電体209は、イオン(例えばシリコン又はゲルマニウム)を誘電性材料の層(図示せず)に注入し、その後イオンをアニーリングして誘電性材料の層内にナノ結晶を形成することによって形成することができる。他の実施形態では、下部誘電体105、ナノクラスター107及び制御誘電体209は、ナノクラスターを形成するため誘電性材料の2つの層の間にシリコンリッチな酸化層を再結晶化することによって形成することができる。他の実施形態では、ナノクラスターは、下部誘電体上に位置する複数の層に実装することができる。他の実施形態では、ナノクラスターは、ナノクラスター材料の薄い非晶質層(例えば1〜5ナノメートル)を堆積させることにより形成され、その結果として得られる構造体は、引き続きアニーリング処理装置によりアニールされる。
【0010】
別の実施形態では、例えば、窒酸化シリコン材料から作られた薄い(例えば0.5ナノメートル)保護層(図示せず)は、ナノクラスター上に配置することができ、ここで制御誘電体209は保護層を覆って形成される。
【0011】
図3を参照すると、酸化バリア層311は、ウェーハ101を覆って堆積される。1つの実施形態では、層311は窒化シリコンから作られる。他の実施形態では、バリア層311は、制御誘電体表面への酸化剤の拡散を遅らせる任意の材料又はその組み合わせを含むことができる。このような材料は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、例えば酸化ハフニウムなどの高K誘電体、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル、及び酸化チタン、並びに一般に酸化剤の通過に影響されない金属を含むことができる。このような金属の例として、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンがある。
【0012】
1つの実施形態では、バリア層311は、厚さが9ナノメートルである。他の実施形態では、層311は異なる厚さの場合がある。幾つかの実施形態では、層311は厚さが2ナノメートルよりも大きい場合もある。1つの実施形態では、バリア層311は、酸素がバリア層311の下に透過する「ピンホール」欠陥がなく連続的であるように十分に厚い。他の実施形態では、バリア層311は、炉の酸化プロセスの温度(例えば600℃以上)に耐えることができる材料からなる。
【0013】
図4を参照すると、層311、制御誘電体209、ナノクラスター107、及び下部誘電体105は、ウェーハ101のメモリアレイ領域(例えば403)内にこれらの構造体を残し、ウェーハ101の他の領域(例えば高電圧領域405)からこれらの構造体を除去するようにパターン化される。1つの実施形態では、層311はドライエッチングによって除去され、制御誘電体209、ナノクラスター107、及び下部誘電体105は、ウエットエッチングによって除去される。別の実施形態では、ウエット及びドライエッチングの組み合わせを用いることもできる。複数のトランジスタは、後のプロセス中にメモリ領域403内に形成することができる。
【0014】
図5を参照すると、高電圧誘電体515は、高電圧領域407及び405において基板103上に成長する。誘電体515は、幾つかの実施形態では、メモリ領域403内に形成されることになる電荷蓄積トランジスタを充放電するためのプログラム及び消去回路を実装するのに利用される高電圧トランジスタ(図示せず)用のゲート誘電体として利用される。1つの実施形態では、誘電体515は、ウェーハ101を高温の蒸気及び酸素又は亜酸化窒素に曝露して、領域407及び405における基板103の曝露された半導体材料を酸化することにより形成される。1つの実施形態では、誘電体515は、厚さ7〜14ナノメートルであるが、他の実施形態では異なる厚さとすることができる。他の実施形態では、誘電体515は、ウェーハ101を覆って全体的に堆積された後、領域403を覆う誘電体を除去することによって形成することができる。
【0015】
誘電体515の形成中、バリア層311は、酸化剤が制御誘電体209、ナノクラスター107、及び下部誘電体105に透過するのを抑制する。酸化剤がナノクラスター、制御誘電体、及び下部誘電体に透過するのを抑制するためにナノクラスターを覆うバリア層を含める方法により、酸化形成プロセス中にナノクラスターの酸化及び/又は下部誘電体の肥厚化を最小にする方法を提供することができる。
【0016】
図6を参照すると、バリア層311は、高電圧誘電体515の成長後に除去される。1つの実施形態では、バリア層311は選択的ウエットエッチングによって除去される。他の実施形態では、ウェーハは、バリア層311を曝露して誘電体515を保護するようにパターン化される。層311がウエットエッチング又はドライエッチングによって除去された後、パターン形成材料は除去される。
【0017】
次のプロセス(図示せず)において、電荷蓄積トランジスタが領域403に形成され、高電圧トランジスタが領域405及び407に形成される。他の実施形態では、回路ロジック及び集積回路の入力/出力回路用のトランジスタなどの他の種類のトランジスタを領域407及び405に形成することができる。ナノクラスター107の一部は、メモリの電荷蓄積トランジスタの電荷蓄積位置を形成するのに利用される。幾つかの実施形態の次のプロセスにおいて、ゲート材料の層がウェーハ101を覆って堆積される。次いで、ゲート材料の層、ナノクラスター107、及び制御誘電体209が領域405でパターン化され、電荷蓄積トランジスタのゲート、電荷蓄積位置、及び制御誘電体を形成する。
【0018】
図7〜図11は、本発明の第2実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示している。図7を参照すると、下部誘電体705が、ウェーハ701の基板703を覆って形成される。次にナノクラスター707がウェーハ701を覆い形成される。
【0019】
図8を参照すると、酸化バリア層809は、ナノクラスター707上でウェーハ701を覆って堆積される。酸化バリア層809は、ナノクラスター707とは異なる材料でからなる。1つの実施形態では、層809は窒化シリコンを含むが、他の実施形態では、層809は、例えば層311について上述した材料などの他の材料を含むことができる。
【0020】
図9を参照すると、層809、ナノクラスター707、及び下部誘電体705は、メモリアレイ領域(たとえば903)においてこれらの構造体を残し、他の領域(例えば高電圧領域905)からこれらの構造体を除去するようにパターン化される。
【0021】
図10を参照すると、誘電層1015は、曝露された半導体基板703の酸化によって領域905及び907内に成長される。曝露された半導体基板703の酸化中、バリア層809は、酸化剤がナノクラスター707及び下部誘電体705に透過するのを抑制する。以下で説明するように、誘電層1015は、領域905及び907に形成されたトランジスタのゲート誘電体の一部を形成するのに利用される。
【0022】
図11を参照すると、層1015の形成後、バリア層809が除去され、誘電層1117が、層1015及びナノクラスター707を覆うことを含めてウェーハ701を覆って堆積される。1つの実施形態では、層809はウエット窒化ストリップによって除去されるが、他の実施形態では、異なる技術によって除去することもできる。1つの実施形態では、誘電層1117は化学蒸着により堆積された二酸化シリコンで作られる。誘電層1117は、メモリアレイ領域903内に形成されるトランジスタの制御誘電体として利用される。また誘電層1117は、領域905及び907内に形成されるトランジスタのゲート誘電体(誘電層1015と共に)の一部として機能する。
【0023】
次のプロセス(図示せず)では、電荷蓄積トランジスタが領域903に形成され、高電圧トランジスタ(及び/又は他の種類のトランジスタ)が領域905及び905に形成される。ナノクラスター707の一部は、メモリの電荷蓄積トランジスタの電荷蓄積位置を形成するのに利用される。幾つかの実施形態の次のプロセスにおいて、ゲート材料の層がウェーハ101を覆って堆積される。次いで、ゲート材料の層、ナノクラスター107、及び制御誘電体209は、領域903において、当該領域に形成される電荷蓄積トランジスタのゲート及び電荷蓄積位置を形成するようにパターン化される。ゲート材料の層は、領域905及び907内に形成されたトランジスタのゲートを形成するようにパターン化することができる。
【0024】
図12〜図18は、本発明の第3実施形態によるナノクラスターを含むメモリの製造段階中の半導体ウェーハの部分側面図を示す。図12を参照すると、下部誘電体1205が、ウェーハ1201の基板1203を覆って形成される。次にナノクラスター1207がウェーハ101を覆って形成される。
【0025】
図13を参照すると、誘電性材料(例えば二酸化シリコン)の層が、例えば化学蒸着によってウェーハ1201を覆って形成されて、制御誘電体1309を形成する。1つの実施形態において、制御誘電体1309は、厚さが5〜10ナノメートルであるが、他の実施形態では異なる厚さにすることができる。次いで、酸化バリア層1311は、ウェーハ1201を覆って誘電体1309上に堆積される。1つの実施形態では、層1311は窒化シリコンを含むが、他の実施形態では、層1311は、例えば層311について上述した材料などの他の材料を含む場合もある。
【0026】
図14を参照すると、バリア層1311の上部が酸化され、層1311の残部分1413を残して酸化部分1415を形成する。1つの実施形態では、層1311は水蒸気酸化プロセスを用いて酸化される。バリア層1311が厚さ8.5ナノメートルの窒化シリコンで作られた1つの実施形態では、水蒸気酸化プロセスは、厚さがほぼ3〜5ナノメートルで一般には二酸化シリコンで作られる部分1415をもたらす。部分1413の上部は酸窒化物を含む。部分1413の底部は主として窒化シリコンである。
【0027】
水蒸気酸化プロセスは、バリア層の厚さを減少(例えば8.5ナノメートルから4ナノメートル未満まで)させると共に、部分1413の電荷蓄積容量を低下させる。従って、ウェーハ1201上に形成された電荷蓄積トランジスタでは、支配的な電荷蓄積構造体は、ナノクラスター1207となり、部分1413の窒化シリコン(又は他の材料)ではない。部分1413に蓄えられるどのような電荷も、部分1413がトランジスタのゲートに密接に近接しているので、トランジスタのスレショルド電圧に対して小さな作用しか持たないことになる。
【0028】
図15は、部分1415が除去された後のウェーハ1201を示す。1つの実施形態では、部分1415はウエットエッチング(例えば水50に対してHF1)又はドライエッチングによって除去される。
【0029】
図16を参照すると、部分1413、制御誘電体1309、ナノクラスター1207、及び下部誘電体1205は、メモリアレイ領域(たとえば1603)においてこれらの構造体を残し、他の領域(例えば高電圧領域1605)ではこれらの構造体を除去するようにパターン化される。1つの実施形態では、部分1413はドライエッチングによって除去され、制御誘電体1309、ナノクラスター1207、及び下部誘電体1205は、ウエットエッチングによって除去される。複数のトランジスタは、後のプロセス中にメモリ領域1603内に形成される。
【0030】
図17を参照すると、高電圧誘電体1715は、高電圧領域1607及び1605において成長する。誘電体1715は、高電圧トランジスタ(図示せず)用のゲート誘電体として利用されることになり、幾つかの実施形態では、ゲート誘電体はメモリ領域1603内に形成されることになる電荷蓄積トランジスタをプログラム及び消去するためのプログラム及び消去回路を実装するのに利用される。1つの実施形態では、誘電体1715は厚さが10ナノメートルである。
【0031】
誘電体1715の形成中、バリア部分1413は、酸化剤が制御誘電体1309、ナノクラスター1207、及び下部誘電体1205に透過するのを抑制する。
【0032】
図18を参照すると、ゲート材料の層1802は、メモリアレイ領域1603内の部分1413を覆うことを含めてウェーハ1201を覆って堆積される。次のプロセスでは、層1802、部分1413、制御誘電体1309、ナノクラスター1207、及び下部誘電体1205は、領域1603内の電荷蓄積トランジスタのゲート、制御誘電体、電荷蓄積位置、及び下部誘電体を形成するようにパターン化される。また、層1802及び誘電体1715は、領域1605及び1607においてトランジスタ(例えば高電圧トランジスタ)のゲート及びゲート誘電体を形成するようにパターン化される。
【0033】
1つの実施形態では、下部誘電体1205は厚さが5ナノメートルであり、制御誘電体1309は厚さが5ナノメートル、及び部分1413は厚さが4ナノメートルである。しかしながら、これらの構造体は他の実施形態では異なる厚さの場合もある。
【0034】
幾つかの実施形態では、電荷蓄積トランジスタの部分1413における電荷トラップに起因するスレショルド電圧のシフトは、部分1413の部分酸化、部分1413の厚さの低減、部分1413のゲート電極への近接(電荷蓄積トランジスタのゲートを形成するのに使用される層1802の部分)によって制限することができる。
【0035】
図12〜図18で示された方法を利用する幾つかの実施形態で想定することができる1つの利点は、窒化ストリップはバリア層部分1413の除去に必要ではないことである(層1311が窒化シリコンで作られている場合)。これにより、制御誘電体(1309)の厚さ及びゲート誘電体(1715)の厚さの両方に関するプロセスを良好に制御することができるようになる。
【0036】
図19は、図12〜図18で示されたものと同様の方法で作られた高電圧トランジスタ及び電荷蓄積トランジスタの両方を含むウェーハの側面図である。電荷蓄積トランジスタ1909は、ウェーハ1901のメモリアレイ領域1951内に形成される。トランジスタ1909は、ゲート1911、部分拡散バリア部分1923、制御誘電体1921、ナノクラスター1919、下部誘電体1917、及びスペーサ1925を含む。ソース/ドレイン領域1915及び1913は、例えばイオン注入によって基板1903内に形成される。部分1923は、拡散バリア層の部分(例えば1413)で形成される。1つの実施形態では、トランジスタ1909は、不揮発性の電気的消去可能読み取り専用メモリ(EEPROM)で利用される。
【0037】
トランジスタ1907は、領域1952内に形成された高電圧トランジスタである。トランジスタ1907は、ゲート1933、ゲート誘電体1931、スペーサ1935、ソース/ドレイン領域1937、及び1939を含む。ゲート誘電体1931は、部分1923が形成される部分の形成後、基板の曝露部分上に成長したゲート誘電層(例えば1602)で形成される。絶縁領域1905は、トランジスタ1907及び1909を絶縁するために基板1903に位置付けられる。
【0038】
1つの実施形態では、トランジスタ1907は、ナノクラスター1919内に蓄えられた電荷をプログラム及び/又は消去するためのプログラム又は消去回路内のトランジスタである。トランジスタ1907は、集積回路の入力/出力デバイス及び論理回路のトランジスタよりも高い電圧で動作する点で、高電圧トランジスタとして特徴付けられる。1つの実施形態では、トランジスタ1907は、電荷蓄積トランジスタ1909内に電荷を蓄えるためのプログラム及び消去電圧を供給するために6Vで動作し、入力/出力デバイス及び他の論理回路(図示せず)のトランジスタは1.2Vで動作する。またトランジスタ1907は、2.5V又は3.3Vで動作する入力/出力トランジスタとすることができる。
【0039】
メモリの製造においては、酸化剤によるナノクラスターの酸化を抑制するための酸素拡散バリアの利用が示されているが、上述と同じ又は類似のプロセスは、例えば光電子デバイスなどのナノクラスターを利用する他のデバイスの製造において利用することができる。
【0040】
1つの実施形態では、デバイスを製造する方法は、基板を準備する段階、基板を覆ってナノクラスターを形成する段階、ナノクラスターを覆って酸化バリア層を堆積する段階、及び第1領域と第2領域を形成するようパターン化する段階を含む。第1領域は、基板を覆う酸化バリア層及びナノクラスターを含む。第2領域は、酸化バリア層及びナノクラスターが除去される。本方法はまた、パターン化段階の後に第1領域を覆って第2誘電体を形成する段階を含む。本方法は更に、第2誘電性体を形成する段階の後に、第1領域から酸化バリア層の少なくとも一部を除去する段階を含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【0041】
別の実施形態では、デバイスを製造する方法は、基板を覆ってナノクラスターの構造体及び誘電体を有する基板を準備する段階、該構造体を覆って酸化バリア層を堆積する段階、及び第1領域及び第2領域を形成するようパターン化する段階を含む。第1領域は、基板を覆う酸化バリア層及び構造体を含む。第2領域は、酸化バリア層及び少なくとも構造体のナノクラスターが除去される。本方法はまた、パターン化段階の後に第1領域を覆って第2誘電体を形成する段階と、第2誘電体を形成する段階の後に、酸化バリア層の少なくとも一部を第1領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【0042】
別の実施形態では、半導体デバイスを製造する方法は、基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、該構造体を覆って酸化バリア層を堆積する段階とを含む。酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む。本方法はまた、第1領域及び第2領域を形成するようパターン化する段階を含む。第1領域は酸化バリア層の部分及び構造体を含み、第2領域は酸化バリア層の部分及び構造体の少なくともナノクラスターが除去される。本方法はまた、パターン化段階の後に第2領域に第2誘電体を形成する段階と、第2誘電体を形成する段階の後に酸化バリア層の少なくとも一部を第1領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。
【0043】
別の実施形態では、半導体メモリを製造する方法は、基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階、構造体を覆って酸化バリア層を堆積する段階、及び第1領域と第2領域を形成するようパターン化する段階を含む。第1領域は酸化バリア層の部分及び構造体を含み、第2領域は酸化バリア層の部分及び構造体の少なくともナノクラスター部分が除去される。本方法は更に、パターン化段階の後に第1領域の外側に第2誘電体を形成する段階と、第2誘電体を形成する段階の後に少なくとも酸化バリア層の一部を第1領域から除去する段階とを含む。少なくとも一部を除去する段階により、少なくとも酸化バリア層の厚さが低減される。本方法は更に、第1領域内に電荷蓄積トランジスタを形成する段階を含む。ナノクラスターの少なくとも一部は、電荷蓄積トランジスタの電荷蓄積位置として利用される。本方法はまた、第2領域内に第2トランジスタを形成する段階を含む。第2誘電体の一部は、第2トランジスタのゲート誘電体の少なくとも一部として機能する。
【0044】
本発明の特定の実施形態を図示し説明してきたが、本明細書での教示に基づいて、本発明及びその広範な態様から逸脱することなく変更及び修正を更に行うことができ、従って、添付の請求項は、本発明の真の精神及び範囲内にあるこのような全ての変更及び修正を、該請求項の範囲内に包含されることになる点を当業者であれば理解するであろう。
【図面の簡単な説明】
【0045】
【図1】本発明の第1実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図2】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図3】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図4】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図5】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図6】本発明の第1実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図7】本発明の第2実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図8】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図9】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図10】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図11】本発明の第2実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図12】本発明の第3実施形態による集積回路の製造段階中の半導体ウェーハの部分側面図である。
【図13】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図14】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図15】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図16】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図17】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図18】本発明の第3実施形態による集積回路の別の製造段階中の半導体ウェーハの部分側面図である。
【図19】本発明よる半導体ウェーハの部分側面図である。
【符号の説明】
【0046】
101 ウェーハ
103 半導体基板
105 下部誘電体
107 ナノクラスター
【特許請求の範囲】
【請求項1】
デバイスの製造方法であって、
基板を準備する段階と、
前記基板を覆ってナノクラスターを形成する段階と、
前記ナノクラスターを覆って酸化バリア層を堆積する段階と、
基板を覆う酸化バリア層及び前記ナノクラスターを含む第1領域と酸化バリア層及びナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第1領域を覆って第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項2】
前記ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン・ゲルマニウム合金ナノ結晶、及び金属ナノ結晶からなるグループから選択された少なくとも1つを含む請求項1に記載の方法。
【請求項3】
前記第2誘電体を形成する段階が、前記酸化バリア層を600℃より高い温度に曝す段階を含む請求項1に記載の方法。
【請求項4】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む請求項1に記載の方法。
【請求項5】
前記高K誘電性材料は、酸化ハフニウム、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル及び酸化チタンからなるグループから選択された少なくとも1つを含む請求項4に記載の方法。
【請求項6】
前記金属は、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンからなるグループから選択された少なくとも1つを含む請求項4に記載の方法。
【請求項7】
前記酸化バリア層は厚さが2ナノメートル以上である請求項1に記載の方法。
【請求項8】
前記第1領域及び前記第2領域内にトランジスタを形成する段階を更に含む請求項1に記載の方法。
【請求項9】
前記第1領域内のトランジスタは電荷蓄積トランジスタを含み、前記ナノクラスターの一部が前記電荷蓄積トランジスタの電荷蓄積位置として利用される請求項8に記載の方法。
【請求項10】
前記第2領域内のトランジスタは、ゲート誘電体を有するトランジスタを含み、該ゲート誘電体が前記第2誘電体の一部を含む請求項8に記載の方法。
【請求項11】
前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階は、前記酸化バリア層の少なくとも実質的に全てを前記第1領域から除去する段階を含む請求項1に記載の方法。
【請求項12】
前記酸化バリア層が、第1層部分と該第1層部分の上に位置付けられる第2層部分とを含み、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階が、前記第1層部分を残して前記第2層部分を除去する段階を含む請求項1に記載の方法。
【請求項13】
前記酸化バリア層が酸化されて前記第2層部分を形成する請求項12に記載の方法。
【請求項14】
前記第1層部分は5ナノメートル以下である請求項12に記載の方法。
【請求項15】
前記第2層部分を除去する段階が更に、エッチ液により前記第2層部分をエッチングする段階を含む請求項12に記載の方法。
【請求項16】
前記第2層部分を除去する段階の後に、前記第1層部分を覆ってゲート材料の層を形成する段階を更に含む請求項12に記載の方法。
【請求項17】
デバイスの製造方法であって、
基板を覆ってナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
前記構造体を覆って酸化バリア層を堆積する段階と、
基板を覆う酸化バリア層及び構造体を含む第1領域と酸化バリア層及び構造体の少なくともナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第1領域を覆って第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項18】
前記構造体のナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン・ゲルマニウム合金ナノ結晶、及び金属ナノ結晶からなるグループから選択された少なくとも1つを含む請求項17に記載の方法。
【請求項19】
前記第2誘電体を形成する段階が、前記酸化バリア層を600℃より高い温度に曝す段階を含む請求項17に記載の方法。
【請求項20】
前記構造体が、
前記基板を覆って下部誘電体を形成する段階と、
前記下部誘電体を覆ってナノクラスターを形成する段階と、
前記ナノクラスターを覆って制御誘電体を形成する段階と、
を含む方法によって形成される請求項17に記載の方法。
【請求項21】
前記下部誘電層及び前記制御誘電層が各々、二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、及びケイ酸ランタンからなるグループから選択されたものを含む請求項20に記載の方法。
【請求項22】
前記ナノクラスターが、
ナノクラスター材料を前記誘電体内に注入し、次に前記構造体をアニーリングして相分離を誘起してナノクラスターを形成する段階を含む方法によって形成される請求項17に記載の方法。
【請求項23】
前記構造体が、
基板を覆って下部誘電体を形成する段階と、
前記下部誘電体を覆ってナノクラスター材料の少なくとも1つの層を堆積する段階と、
前記少なくとも1つのナノクラスター材料層を覆って制御誘電体を形成する段階と、
前記ナノクラスター材料の少なくとも1つの層をアニーリングしてナノクラスターを形成する段階と、
を含む方法によって形成される請求項17に記載の方法。
【請求項24】
前記デバイスがメモリを含み、前記第1領域がメモリアレイ領域を含む請求項17に記載の方法。
【請求項25】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む請求項17に記載の方法。
【請求項26】
前記高K誘電性材料は、酸化ハフニウム、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル及び酸化チタンからなるグループから選択された少なくとも1つを含む請求項25に記載の方法。
【請求項27】
前記金属は、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンからなるグループから選択された少なくとも1つを含む請求項25に記載の方法。
【請求項28】
前記酸化バリア層は厚さが2ナノメートル以上である請求項17に記載の方法。
【請求項29】
前記第1領域及び前記第2領域内にトランジスタを形成する段階を更に含む請求項17に記載の方法。
【請求項30】
前記第1領域内のトランジスタは電荷蓄積トランジスタを含み、前記ナノクラスターの一部が前記電荷蓄積トランジスタの電荷蓄積位置として利用される請求項29に記載の方法。
【請求項31】
前記第2領域内のトランジスタは、ゲート誘電体を有するトランジスタを含み、該ゲート誘電体が前記第2誘電体の一部を含む請求項29に記載の方法。
【請求項32】
前記第1領域内のトランジスタは、ある厚さの下部誘電体を有する電荷蓄積トランジスタを含み、前記第2領域のトランジスタのゲート誘電体の厚さが前記下部誘電体の厚さよりも大きいことを特徴とする請求項31に記載の方法。
【請求項33】
前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階は、前記酸化バリア層の少なくとも実質的に全てを前記第1領域から除去する段階を含む請求項17に記載の方法。
【請求項34】
前記酸化バリア層が、第1層部分と該第1層部分の上に位置付けられる第2層部分とを含み、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階が、前記第1層部分を残して前記第2層部分を除去する段階を含む請求項17に記載の方法。
【請求項35】
前記酸化バリア層が酸化されて前記第2層部分を形成する請求項34に記載の方法。
【請求項36】
前記第1層部分は4ナノメートル以下である請求項34に記載の方法。
【請求項37】
前記第2層部分を除去する段階が更に、エッチ液により前記第2層部分をエッチングする段階を含む請求項34に記載の方法。
【請求項38】
前記第2層部分を除去する段階の後に、前記第1層部分を覆ってゲート材料の層を形成する段階を更に含む請求項34に記載の方法。
【請求項39】
半導体デバイスの製造方法であって、
基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む酸化バリア層を前記構造体を覆って堆積する段階と、
前記酸化バリア層の一部及び構造体を含む第1領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第2領域内に第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項40】
半導体デバイスの製造方法であって、
基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
前記構造体を覆って酸化バリア層を堆積する段階と、
前記酸化バリア層の一部及び構造体を含む第1領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第1領域の外側に第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させ、
前記方法が更に、
前記ナノクラスターの少なくとも一部が電荷蓄積位置として利用される電荷蓄積トランジスタを第1領域において形成する段階と、
前記第2誘電体の一部がゲート誘電体の少なくとも一部として機能する第2トランジスタを第2領域において形成する段階と、
を含む方法。
【請求項41】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む請求項40に記載の方法。
【請求項1】
デバイスの製造方法であって、
基板を準備する段階と、
前記基板を覆ってナノクラスターを形成する段階と、
前記ナノクラスターを覆って酸化バリア層を堆積する段階と、
基板を覆う酸化バリア層及び前記ナノクラスターを含む第1領域と酸化バリア層及びナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第1領域を覆って第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項2】
前記ナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン・ゲルマニウム合金ナノ結晶、及び金属ナノ結晶からなるグループから選択された少なくとも1つを含む請求項1に記載の方法。
【請求項3】
前記第2誘電体を形成する段階が、前記酸化バリア層を600℃より高い温度に曝す段階を含む請求項1に記載の方法。
【請求項4】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む請求項1に記載の方法。
【請求項5】
前記高K誘電性材料は、酸化ハフニウム、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル及び酸化チタンからなるグループから選択された少なくとも1つを含む請求項4に記載の方法。
【請求項6】
前記金属は、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンからなるグループから選択された少なくとも1つを含む請求項4に記載の方法。
【請求項7】
前記酸化バリア層は厚さが2ナノメートル以上である請求項1に記載の方法。
【請求項8】
前記第1領域及び前記第2領域内にトランジスタを形成する段階を更に含む請求項1に記載の方法。
【請求項9】
前記第1領域内のトランジスタは電荷蓄積トランジスタを含み、前記ナノクラスターの一部が前記電荷蓄積トランジスタの電荷蓄積位置として利用される請求項8に記載の方法。
【請求項10】
前記第2領域内のトランジスタは、ゲート誘電体を有するトランジスタを含み、該ゲート誘電体が前記第2誘電体の一部を含む請求項8に記載の方法。
【請求項11】
前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階は、前記酸化バリア層の少なくとも実質的に全てを前記第1領域から除去する段階を含む請求項1に記載の方法。
【請求項12】
前記酸化バリア層が、第1層部分と該第1層部分の上に位置付けられる第2層部分とを含み、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階が、前記第1層部分を残して前記第2層部分を除去する段階を含む請求項1に記載の方法。
【請求項13】
前記酸化バリア層が酸化されて前記第2層部分を形成する請求項12に記載の方法。
【請求項14】
前記第1層部分は5ナノメートル以下である請求項12に記載の方法。
【請求項15】
前記第2層部分を除去する段階が更に、エッチ液により前記第2層部分をエッチングする段階を含む請求項12に記載の方法。
【請求項16】
前記第2層部分を除去する段階の後に、前記第1層部分を覆ってゲート材料の層を形成する段階を更に含む請求項12に記載の方法。
【請求項17】
デバイスの製造方法であって、
基板を覆ってナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
前記構造体を覆って酸化バリア層を堆積する段階と、
基板を覆う酸化バリア層及び構造体を含む第1領域と酸化バリア層及び構造体の少なくともナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第1領域を覆って第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項18】
前記構造体のナノクラスターは、シリコンナノ結晶、ゲルマニウムナノ結晶、シリコン・ゲルマニウム合金ナノ結晶、及び金属ナノ結晶からなるグループから選択された少なくとも1つを含む請求項17に記載の方法。
【請求項19】
前記第2誘電体を形成する段階が、前記酸化バリア層を600℃より高い温度に曝す段階を含む請求項17に記載の方法。
【請求項20】
前記構造体が、
前記基板を覆って下部誘電体を形成する段階と、
前記下部誘電体を覆ってナノクラスターを形成する段階と、
前記ナノクラスターを覆って制御誘電体を形成する段階と、
を含む方法によって形成される請求項17に記載の方法。
【請求項21】
前記下部誘電層及び前記制御誘電層が各々、二酸化シリコン、酸窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化ランタン、及びケイ酸ランタンからなるグループから選択されたものを含む請求項20に記載の方法。
【請求項22】
前記ナノクラスターが、
ナノクラスター材料を前記誘電体内に注入し、次に前記構造体をアニーリングして相分離を誘起してナノクラスターを形成する段階を含む方法によって形成される請求項17に記載の方法。
【請求項23】
前記構造体が、
基板を覆って下部誘電体を形成する段階と、
前記下部誘電体を覆ってナノクラスター材料の少なくとも1つの層を堆積する段階と、
前記少なくとも1つのナノクラスター材料層を覆って制御誘電体を形成する段階と、
前記ナノクラスター材料の少なくとも1つの層をアニーリングしてナノクラスターを形成する段階と、
を含む方法によって形成される請求項17に記載の方法。
【請求項24】
前記デバイスがメモリを含み、前記第1領域がメモリアレイ領域を含む請求項17に記載の方法。
【請求項25】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む請求項17に記載の方法。
【請求項26】
前記高K誘電性材料は、酸化ハフニウム、酸化ランタン、ランタンアルミニウム、五酸化タンタル、ケイ酸ジルコニウム、ケイ酸ランタン、酸化アルミニウム、酸化ジルコニウム、ケイ酸ジルコニウム、酸化タンタル及び酸化チタンからなるグループから選択された少なくとも1つを含む請求項25に記載の方法。
【請求項27】
前記金属は、タンタル、ケイ化タングステン、ケイ化モリブデン、ニッケル、ケイ化ニッケル、コバルト、ケイ化コバルト、イリジウム、酸化イリジウム、ルテニウム、酸化ルテニウム、及びチタンからなるグループから選択された少なくとも1つを含む請求項25に記載の方法。
【請求項28】
前記酸化バリア層は厚さが2ナノメートル以上である請求項17に記載の方法。
【請求項29】
前記第1領域及び前記第2領域内にトランジスタを形成する段階を更に含む請求項17に記載の方法。
【請求項30】
前記第1領域内のトランジスタは電荷蓄積トランジスタを含み、前記ナノクラスターの一部が前記電荷蓄積トランジスタの電荷蓄積位置として利用される請求項29に記載の方法。
【請求項31】
前記第2領域内のトランジスタは、ゲート誘電体を有するトランジスタを含み、該ゲート誘電体が前記第2誘電体の一部を含む請求項29に記載の方法。
【請求項32】
前記第1領域内のトランジスタは、ある厚さの下部誘電体を有する電荷蓄積トランジスタを含み、前記第2領域のトランジスタのゲート誘電体の厚さが前記下部誘電体の厚さよりも大きいことを特徴とする請求項31に記載の方法。
【請求項33】
前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階は、前記酸化バリア層の少なくとも実質的に全てを前記第1領域から除去する段階を含む請求項17に記載の方法。
【請求項34】
前記酸化バリア層が、第1層部分と該第1層部分の上に位置付けられる第2層部分とを含み、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階が、前記第1層部分を残して前記第2層部分を除去する段階を含む請求項17に記載の方法。
【請求項35】
前記酸化バリア層が酸化されて前記第2層部分を形成する請求項34に記載の方法。
【請求項36】
前記第1層部分は4ナノメートル以下である請求項34に記載の方法。
【請求項37】
前記第2層部分を除去する段階が更に、エッチ液により前記第2層部分をエッチングする段階を含む請求項34に記載の方法。
【請求項38】
前記第2層部分を除去する段階の後に、前記第1層部分を覆ってゲート材料の層を形成する段階を更に含む請求項34に記載の方法。
【請求項39】
半導体デバイスの製造方法であって、
基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む酸化バリア層を前記構造体を覆って堆積する段階と、
前記酸化バリア層の一部及び構造体を含む第1領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第2領域内に第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させることを特徴とする方法。
【請求項40】
半導体デバイスの製造方法であって、
基板の上にナノクラスターの構造体及び誘電体を有する基板を準備する段階と、
前記構造体を覆って酸化バリア層を堆積する段階と、
前記酸化バリア層の一部及び構造体を含む第1領域と、前記酸化バリア層の一部及び前記構造体の少なくともナノクラスターが除去された第2領域とを形成するようパターン化する段階と、
前記パターン化段階の後に前記第1領域の外側に第2誘電体を形成する段階と、
前記第2誘電体を形成する段階の後に、前記酸化バリア層の少なくとも一部を前記第1領域から除去する段階と、
を含み、
前記少なくとも一部を除去する段階が、前記酸化バリア層の厚さを少なくとも減少させ、
前記方法が更に、
前記ナノクラスターの少なくとも一部が電荷蓄積位置として利用される電荷蓄積トランジスタを第1領域において形成する段階と、
前記第2誘電体の一部がゲート誘電体の少なくとも一部として機能する第2トランジスタを第2領域において形成する段階と、
を含む方法。
【請求項41】
前記酸化バリア層は、窒化シリコン、酸窒化シリコン、シリコン、シリコン・ゲルマニウム合金、高K誘電性材料、及び金属からなるグループから選択された少なくとも1つを含む請求項40に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公表番号】特表2007−506265(P2007−506265A)
【公表日】平成19年3月15日(2007.3.15)
【国際特許分類】
【出願番号】特願2006−526067(P2006−526067)
【出願日】平成16年7月15日(2004.7.15)
【国際出願番号】PCT/US2004/022508
【国際公開番号】WO2005/036640
【国際公開日】平成17年4月21日(2005.4.21)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
【公表日】平成19年3月15日(2007.3.15)
【国際特許分類】
【出願日】平成16年7月15日(2004.7.15)
【国際出願番号】PCT/US2004/022508
【国際公開番号】WO2005/036640
【国際公開日】平成17年4月21日(2005.4.21)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
[ Back to top ]