２種類の金属酸化物ゲート誘電体に１種類の金属ゲート電極が設けられる半導体プロセス及び集積回路
半導体形成プロセスでは、第１及び第２トランジスタを第１及び第２ウェル領域のそれぞれの上に形成し、第１トランジスタは第１ゲート誘電体を有し、そして第２トランジスタは第１ゲート誘電体とは異なる第２ゲート誘電体を有する。第１トランジスタは第１ゲート電極を有し、そして第２トランジスタは第２ゲート電極を有する。第１及び第２ゲート電極は組成が同じである。第１ゲート誘電体及び第２ゲート誘電体は共に、酸化ハフニウム及び酸化アルミニウムのような高ｋ誘電体を含むことができる。第１及び第２ゲート電極は共に、ゲート電極層を該当するゲート誘電体の上に含む。ゲート電極層は、ＴａＳｉＮ及びＴａＣのいずれかであることが好ましい。第１及び第２ゲート電極は共に、導電層をゲート電極層の上に含むことができる。このような一の実施形態では、導電層はポリシリコン及びタングステンからなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体形成プロセスの分野に関し、特に相補型金属酸化膜半導体（ＣＭＯＳ）の半導体プロセスの分野に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ形成プロセスはこれまで、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方に関して１種類のゲート誘電体を使用してきた。従来のゲート誘電体はＳｉＯ２，ＳｉＯＮ，及びＳｉ３Ｎ４を含む。これらの誘電体の膜厚（Ｔｏｘ）が徐々に小さくなって、より小さな素子を形成することができるようになるにつれて、直接トンネルによるゲートリーク電流が大きくなっている。更に、薄い酸化膜を有するトランジスタのポリシリコンの空乏化によりゲート容量が非常に大きくなって望ましくない。
【０００３】
高い誘電率を有する材料（高Ｋ材料）を使用して薄いゲート誘電体に関連する問題の幾つかを解決してきた。高Ｋ誘電体を有するトランジスタは相対的に厚いゲート誘電体を使用して形成することができるとともに、相対的に薄いゲート誘電体を有する従来のトランジスタと同じ容量の効果を実現する。最も広く用いられてきた高Ｋ材料は、酸化ハフニウム（例えば、ＨｆＯ２）、酸化アルミニウム（例えば、Ａｌ２Ｏ３）、及びこれらの化合物の誘導体のような金属酸化物系化合物を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高Ｋ材料によって誘電体の膜厚問題を解決することができるので有利であるが、高Ｋ材料はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧に不所望かつ非対称の影響を及ぼすことが判明している。酸化ハフニウムから成る金属酸化物ゲート誘電体は、ゲート電極の仕事関数をバンドギャップの中程に固定（ピニング）するように作用し、この現象が閾値電圧及び駆動電流を含むデバイスパラメータに悪い影響を与えることが理論的に判明している。更に、酸化ハフニウムのような金属酸化物系ゲート化合物に関するフェルミピニングは、不純物ドープポリシリコンをゲート電極として使用する場合に特に、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタにおいて顕著である（すなわち、ＰＭＯＳトランジスタのデバイスパラメータの方がＮＭＯＳトランジスタのデバイスパラメータよりも大きな影響を受ける）。高Ｋ材料を取り入れたプロセスを用いて、非常に薄いゲート誘電体に関連する問題を解決し、同時に高Ｋゲート誘電体を１種類だけ使用する場合に観察される素子特性の非対称なずれの問題も解決することが望ましい。更に、用いるプロセスが、プロセスフローを簡単にするためにゲート電極材料を１種類だけ使用することができれば望ましい。
【課題を解決するための手段】
【０００５】
要約すると、本発明は、ゲート電極を１種類のみ設けた構造の２つの異なるゲート誘電体を使用して集積化を行なうＣＭＯＳ形成プロセスである。異なるゲート誘電体によって、ゲート電極材料の差を補償するとともに、１種類のゲート電極のみを使用することによりプロセスフローを簡単にし、かつプロセスコストを下げる。２つの異なる特定のプロセスフローまたは集積化方法について明示的に記載する。
【発明を実施するための最良の形態】
【０００６】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００７】
次に、図１を参照すると、プロセスフローの中間工程における半導体ウェハ１０２の部分断面図が示される。図示の実施形態では、ウェハ１０２は、第１ウェル領域１０４（第１ウェル１０４とも呼ぶ）、及び第２ウェル領域１０６（第２ウェル１０６とも呼ぶ）を含み、これらのウェル領域は互いに対して横方向にずれて配置される。第１ウェル１０４及び第２ウェル１０６は逆導電型の不純物を含み、これらのウェルの一方がｐ型ウェルとなり、そしてこれらのウェルのもう一方がｎ型ウェルとなる。記載の実施形態では、第１ウェル１０４がｐ型ウェル（ｐウェル）であり、このウェルには、ＮＭＯＳトランジスタが形成され、そして第２ウェル１０６がｎ型ウェル（ｎウェル）であり、このウェルには、ｐＭＯＳトランジスタが形成される。
【０００８】
誘電体分離トレンチ１０８がウェハ１０２内部に形成されている。トレンチの名前が示すとおり、誘電体分離トレンチ１０８は隣接素子（トランジスタ）の間の電気的絶縁及び物理的絶縁を実現するように機能する。誘電体分離トレンチ１０８はシリコン酸化物（または他の誘電体）系化合物により構成されることが好ましく、このシリコン酸化物系化合物は、エッチングによりトレンチをウェハ１０２内部に形成し、トレンチに誘電体を堆積させることにより充填し、そしてウェハを研磨する、またはエッチングして不要の誘電体を除去することにより形成される。別の方法として、誘電体分離トレンチ１０８は従来のＬＯＣＯＳ法を使用して形成することができ、このＬＯＣＯＳ法では、シリコン窒化膜を堆積させ、そしてパターニングして絶縁領域を画定し、その後ウェハ１０２の露出シリコンを熱酸化して絶縁誘電体を形成する。
【０００９】
ウェル１０４及び１０６、及び分離トレンチ１０８を形成した後、第１ゲート誘電体１１０をブランケット堆積法によりウェハ１０２全体を覆って堆積させる。第１誘電体は第１タイプのトランジスタのゲート誘電体として機能する。図示の実施形態では、第１誘電体１１０は、複数のトランジスタの内、第１ウェル１０４の上に形成されるゲート誘電体として機能する。第１ウェル１０４がｐウェルである実施形態では、第１ゲート誘電体１１０はＮＭＯＳトランジスタに使用されるゲート誘電体である。このような一の実施形態では、第１ゲート誘電体１１０は化学気相成長により形成される金属酸化物系化合物である。第１誘電体１１０としての使用に適する金属酸化物系化合物は酸化ランタン（好適には、Ｌａ２Ｏ３）である。第１ゲート誘電体の通常の膜厚は０．５〜１０ナノメートルの範囲である。
【００１０】
次に、図２及び図３によれば、第１誘電体１１０形成した後、第１ゲート積層構造１１１が、ゲート電極層１１２、導電層１１４、及び反射防止コーティング（ＡＲＣ）１１６を連続して第１誘電体１１０を覆うように堆積させることにより形成される。一の実施形態では、ゲート電極層１１２はＴａＳｉＮ層であり、この層は１〜２０ナノメートルの範囲の膜厚を有することが好ましい。別の実施形態では、ゲート電極層１１２はＴａＣ層であり、この層は１〜２０ナノメートルの範囲の膜厚を有する。
【００１１】
導電層１１４は、設けるかどうかは任意の層であり、この層を使用して、例えば集積化を簡単に行なうことができる。導電層１１４は高不純物濃度ポリシリコン、タングステン、または別の適切な導電材料であることが好ましく、これらの材料は約１０〜１００ナノメートルの範囲の膜厚を有する。反射防止コーティング（ＡＲＣ）１１６は非常に薄い層であり、この層を使用して、半導体形成の分野で公知のように、後続のフォトリソグラフィ工程を容易に行なうことができるようにする。ＡＲＣ１１６はＳｉｘＮｙ、またはフォトリソグラフィ技術における露光波長で高い吸光率を有するポリマーにより構成することができる。
【００１２】
次に、図４によれば、ＡＲＣ１１６を形成した後、ハードマスク１２０を、第１ウェル領域１０４上方のＡＲＣ１１６の上に選択的に形成する。ハードマスク１２０はＣＶＤにより形成される酸化シリコン層であることが好ましい。ハードマスク１２０は、第１ウェル領域１０４上方の第１ゲート積層構造１１１を、同様のゲート構造を第２ウェル領域１０６上方に形成している間に保護するように機能する。
【００１３】
次に、図５によれば、ハードマスク１２０をパターニングした後、ゲート積層構造１１１の露出部分を除去する。ゲート積層構造１１１の露出部分は、ゲート積層構造の内、第２ウェル領域１０６上方の部分を含む。ゲート積層構造の内、第２ウェル領域１０６上方の部分を除去することにより、ゲート積層構造１１１の内、第１ウェル領域１０４上方の部分の上の保護コーティングを残しながら、ウェハ１０６の内、第２ウェル領域１０６上方の上側表面を露出させる。
【００１４】
次に、図６によれば、第２ゲート誘電体１３０をウェハ１０２の上に非選択的に堆積させる。第２ゲート誘電体１３０は第１ゲート誘電体１１０とは異なる材料であり、そして第２ウェル領域１０６上の第２ゲート誘電体１３０の膜厚は第１ウェル領域１０４上の第１ゲート誘電体１１０の膜厚とは異ならせることができる。本発明の一の実施形態では、第１ゲート誘電体１１０及び第２ゲート誘電体１３０は共に、高Ｋ誘電体であることが重要である。本開示の目的を達成するために、高Ｋ誘電体は、ＳｉＯ２の誘電率の少なくとも１．５倍の誘電率を有する誘電体である。タンタル系ゲート電極を有するＰＭＯＳトランジスタに関連する形での使用に適するこのような一の実施形態では、第２ゲート誘電体１３０は、堆積法により形成され、かつ０．５〜１０ナノメートルの範囲の膜厚を有する酸化アルミニウム膜を含む。
【００１５】
図７では、第２ゲート積層構造１３１は、第２ゲート誘電体膜１３２を第２ゲート誘電体１３０上に、第２導電膜１３４を第２ゲート電極１３２上に、そして第２ＡＲＣ膜１３６を第２導電膜１３４上に連続して堆積させることにより形成される。一の実施形態では、第２ゲート積層構造１３１は第１ゲート積層構造１１１に、第２ゲート電極１３２が第１ゲート電極膜１１２と同じ組成及び膜厚を有し、第２導電膜１３４が第１導電膜１１４と同じ組成及び膜厚を有し、そして第２ＡＲＣ１３６が第１ＡＲＣ１１６と同じ組成及び膜厚を有するという点で同等である。設けるかどうかが任意の第１導電層１１４を設けない実施形態では、第２導電層１３４を第２ゲート積層構造１３１には設けないなどとするので、第１ゲート積層構造１１１及び第２ゲート積層構造１３１は組成及び寸法（膜厚）に関してほぼ同じになる。
【００１６】
図８及び図９では、フォトレジストマスク１４０をパターニングして、第２ウェル領域１０６上の第２ゲート積層構造１３１の上に残す。次に、第２ゲート積層構造１３１の露出部分（第２ウェル領域１０６上に位置しない部分）が、第１ゲート積層構造１１１の一部分を除去するために使用するエッチング手順とほぼ同じエッチング手順を使用して除去される。第２ゲート積層構造１３１の露出部分を除去した後、図９に示すフォトレジスト層１４０の残りの部分だけでなく、図９に示すハードマスク１２０の残りの部分を、更に別の処理を継続する前に除去する。
【００１７】
図１０では、従来のゲート電極エッチング手順を実施して第１トランジスタ１５０及び第２トランジスタ１６０を、第１ウェル領域１０４及び第２ウェル領域１０６の上にそれぞれ形成する。第１トランジスタ１５０及び第２トランジスタ１６０を逆の導電型とし、例えば第１トランジスタ１５０がＮＭＯＳトランジスタとなり、第２トランジスタ１６０がＰＭＯＳトランジスタとなるようにすることが好ましい。第１トランジスタ１５０及び第２トランジスタ１６０のゲート誘電体は組成が異なる。上に記載したように、例えば第１ゲート誘電体１１０を酸化ランタンのような第１材料により構成し、そして第２ゲート誘電体１３０を酸化アルミニウムのような第２材料により構成することができる。更に、第１トランジスタ１５０及び第２トランジスタ１６０が異なる導電型であり、かつ異なるゲート誘電体を有するが、両方のトランジスタのゲート電極は組成及び膜厚の両方に関してほぼ同じである。
【００１８】
半導体製造における当業者であれば、更に別の従来の処理工程（図示せず）を実行して第１トランジスタ１５０及び第２トランジスタ１６０を完成させることが分かるであろう。例えば、一つ以上のエクステンションイオン注入工程、ハロイオン注入工程、スペーサ形成工程、及びソース／ドレインイオン注入工程を実行してトランジスタを完成させることができる。更に続いて、多層配線を通常含む従来の後工程処理（図示せず）が、トランジスタを所望の方法で接続して所望の機能を実現するために必要になる。
【００１９】
図１１〜１５には、本発明による形成プロセスの第２の実施形態の関連部分が示される。この第２の実施形態の図１１の前に、図１〜３に関して示し、そして説明した処理手順を実行する。しかしながらその後の処理手順は図４〜１０に示す手順とは異なる。
【００２０】
図１１によれば、第１ゲート積層構造１１１を第１ゲート誘電体１１０の上に図３に示すように形成した後、第１ウェル領域１０４上のゲート電極１５１を第１ゲート積層構造１１１により、従来のゲート電極形成手順を使用して形成する。詳細には、ゲート電極１５１は、第１ゲート積層構造１１１上のフォトレジスト層をパターニングして、所望のゲート電極１５１が形成される予定の領域を除くゲート積層構造１１１を露出させることにより形成される。その後、第１ゲート積層構造１１１を、従来のゲート電極エッチング処理手順を使用してエッチングする。
【００２１】
図１２では、窒化シリコンにより形成されることが好ましいハードマスク２０２をウェハ１０２上に堆積させ、そして選択的にエッチングしてハードマスクの内、第２ウェル領域１０６上の部分を除去して第２ウェル領域１０６の上側表面を露出させる。次に、第２ゲート誘電体１３０を図１３に示すように堆積させる。
【００２２】
図１４では、第２ゲート積層構造１３１をウェハ１０２上に形成するが、この場合、第２ゲート積層構造１３１は、第１ゲート電極１５１を形成するために使用した第１ゲート積層構造１１１の組成及び膜厚と同じ組成及び膜厚を有する。図１５では、第２ゲート電極１６１が、フォトレジスト層をＰＭＯＳゲートマスクを使用してパターニングし、その後、第２ゲート積層構造１３１の露出部分をエッチングすることにより形成されている。更に、ハードマスク２０２がウェハから適切なエッチングプロセスを使用して除去されている。
【００２３】
本発明の一の実施形態では２層のゲート誘電体を使用する。この実施形態の２つの変形例は第１変形例及び第２変形例を含み、第１変形例では、第１ウェル及び第２ウェルの両方の上のゲート誘電体が２層構造になっており、第２変形例では、これらのウェルの内の第１ウェルの上のゲート誘電体が１層構造誘電体であり、第２ウェルの上のゲート誘電体が２層構造誘電体である。好ましくは５〜１０オングストロームの膜厚を有する第１誘電体層は、ＮＭＯＳ側及びＰＭＯＳ側の両方で同じにすることができる。好ましくは５〜２０オングストロームの膜厚を有する第２層は、第１ウェル上で第１組成を有し、そして第２ウェル上で第２組成を有して、異なるゲート電極仕事関数を実現する。この第２層は基本的に仕事関数設定用の誘電体層である。
【００２４】
次に、図１６〜１９を参照すると、本発明の或る実施形態が示され、この実施形態では、第１ゲート誘電体（すなわち、第１ウェル１０４上に形成されるゲート誘電体）は第２誘電体膜２２０を第１誘電体膜２１０上に含み、第１誘電体膜２１０は第１ウェル１０４上に設けられる。第２ゲート誘電体（すなわち、第２ウェル１０６上に形成されるゲート誘電体）は第３誘電体膜２３０を第１誘電体膜２１０上に含む。この実施形態は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ組成のゲート電極を使用する構成において、異なるゲート誘電体をＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに関して設けるというコンセプトを含むが、異なるゲート誘電体は共通の誘電体膜を含む。詳細には、図１６によれば、第１誘電体膜２１０は第１ウェル１０４及び第２ウェル１０６の上に形成される。一の実施形態では、第１誘電体膜２１０はＳｉＯ２，酸化ハフニウム、または約５〜１００オングストロームの範囲の膜厚を有する別の高Ｋ誘電体である。第１誘電体膜２１０は、原子層堆積法（ＡＬＤ）、ＣＶＤ、またはＰＶＤにより堆積させることができる。次に、第２誘電体膜２２０を堆積させ、そして図１７に示すようにパターニングして、第２誘電体膜２２０が第１ウェル１０４上に残るが、第２ウェル１０６の上から除去されるようにする。次に、第３誘電体膜２３０を堆積させ、そして図１８に示すようにパターニングして、第３誘電体膜２３０が第２ウェル１０６上に残るが、第１ウェル１０４の上から除去されるようにする。第２誘電体膜２２０が５〜２０オングストロームの厚さの酸化ランタンまたはＬａＡｌＯ３であり、第３誘電体膜２３０が５〜２０オングストロームの厚さの酸化アルミニウムであることが好ましい。第１誘電体膜２１０と同じように、第２誘電体膜２２０及び第３誘電体膜２３０は、ＡＬＤ、ＣＶＤ、またはＰＶＤにより堆積させることができる。図１９において、第１ゲート積層構造１５１及び第２ゲート積層構造１６１は第１ウェル１０４及び第２ウェル１０６の上にそれぞれ形成される。
【００２５】
図２０及び図２１を参照すると、前の段落で説明した手順の変形例が示され、この変形例では、第１ウェル１０４上に形成されるゲート誘電体が第２誘電体膜２２０を第１誘電体膜２１０上に含み、第２ウェル１０６上に形成されるゲート誘電体が第１誘電体膜２１０を基板（すなわち第２ウェル領域１０６）上に含む。この実施形態は、第１誘電体膜２１０を堆積させ、その後、第２誘電体膜２２０を堆積させ、そしてパターニングして第２誘電体膜２２０の内、第２ウェル１０６領域上の部分を除去することにより得られる。図２１において、ゲート積層構造１５１及び１６１は、それぞれ第１ゲート誘電体及び第２ゲート誘電体の上に形成される。一の実施形態では、第１誘電体膜２１０はＳｉＯ２，酸化ハフニウム、または酸化アルミニウムにより構成することができ、第２誘電体膜２２０は酸化ランタンである。
【００２６】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、図１に示す素子構造に関する別の構造では、第１ウェル１０４をｎ型ウェルとし、第２ウェル１０６をｐ型ウェルとする。また、第１及び第２ゲート電極層（１１２，１３２）、及び第１及び第２導電層（１１４，１３４）は開示した材料とは異なる材料とすることができる。更に、記載の層の膜厚は開示した膜厚値とは異なるようにすることができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。
【００２７】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２８】
【図１】半導体ウェハの部分断面図であり、このウェハでは、第１ゲート誘電体層がウェハを覆って形成される。
【図２】ゲート電極層を第１ゲート誘電体層を覆うように形成する、図１に続く処理を示す部分断面図。
【図３】導電層及び反射防止コーティングをゲート電極層を覆うように形成する、図２に続く処理を示す部分断面図。
【図４】ハードマスクを反射防止コーティングの第１部分を覆うように形成する、図３に続く処理を示す部分断面図。
【図５】反射防止コーティング、導電層、及びゲート電極層の露出部分を除去する、図４に続く処理を示す部分断面図。
【図６】第２ゲート誘電体をウェハの第２部分を覆うように形成する、図５に続く処理を示す部分断面図。
【図７】第２ゲート電極層、導電層、及び反射防止コーティングを第２ゲート誘電体を覆うように形成する、図６に続く処理を示す部分断面図。
【図８】フォトレジストマスクをウェハの第２部分を覆うように形成する、図７に続く処理を示す部分断面図。
【図９】第２反射防止コーティング、導電層、及びゲート電極層の露出部分を除去する、図８に続く処理を示す部分断面図。
【図１０】第１及び第２ゲート電極をウェハの第１及び第２部分を覆うように形成する、図９に続く処理を示す部分断面図。
【図１１】第１ゲート電極をウェハの第１部分を覆うように形成する、本発明の第２の実施形態による図３に続く処理を示す部分断面図。
【図１２】ハードマスクを第１ゲート電極を覆うように形成する、図１１に続く処理を示す部分断面図。
【図１３】第２ゲート誘電体をウェハの第２部分を覆うように形成する、図１２に続く処理を示す部分断面図。
【図１４】第２ゲート電極層、導電層、及び反射防止コーティングをウェハを覆うように形成する、図１３に続く処理を示す部分断面図。
【図１５】第２ゲート電極をウェハの第２部分を覆うように形成する、図１４に続く処理を示す部分断面図。
【図１６】半導体ウェハの部分断面図であり、このウェハでは、第１ゲート誘電体層がウェハを覆うように形成される部分断面図。
【図１７】第２ゲート誘電体層をウェハの第１部分を覆うように形成する、図１６に続く処理を示す部分断面図。
【図１８】第３ゲート誘電体層をウェハの第２部分を覆うように形成する、図１７に続く処理を示す部分断面図。
【図１９】第１及び第２ゲート電極をウェハの第１及び第２部分を覆うように形成する、図１８に続く処理を示す部分断面図。
【図２０】第２ゲート電極層をウェハの第１部分を覆うように形成する、別の実施形態による図１６に続く処理を示す部分断面図。
【図２１】第１及び第２ゲート電極をウェハの第１及び第２部分覆うように形成する、図２０に続く処理を示す部分断面図。
【技術分野】
【０００１】
本発明は半導体形成プロセスの分野に関し、特に相補型金属酸化膜半導体（ＣＭＯＳ）の半導体プロセスの分野に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ形成プロセスはこれまで、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方に関して１種類のゲート誘電体を使用してきた。従来のゲート誘電体はＳｉＯ２，ＳｉＯＮ，及びＳｉ３Ｎ４を含む。これらの誘電体の膜厚（Ｔｏｘ）が徐々に小さくなって、より小さな素子を形成することができるようになるにつれて、直接トンネルによるゲートリーク電流が大きくなっている。更に、薄い酸化膜を有するトランジスタのポリシリコンの空乏化によりゲート容量が非常に大きくなって望ましくない。
【０００３】
高い誘電率を有する材料（高Ｋ材料）を使用して薄いゲート誘電体に関連する問題の幾つかを解決してきた。高Ｋ誘電体を有するトランジスタは相対的に厚いゲート誘電体を使用して形成することができるとともに、相対的に薄いゲート誘電体を有する従来のトランジスタと同じ容量の効果を実現する。最も広く用いられてきた高Ｋ材料は、酸化ハフニウム（例えば、ＨｆＯ２）、酸化アルミニウム（例えば、Ａｌ２Ｏ３）、及びこれらの化合物の誘導体のような金属酸化物系化合物を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高Ｋ材料によって誘電体の膜厚問題を解決することができるので有利であるが、高Ｋ材料はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧に不所望かつ非対称の影響を及ぼすことが判明している。酸化ハフニウムから成る金属酸化物ゲート誘電体は、ゲート電極の仕事関数をバンドギャップの中程に固定（ピニング）するように作用し、この現象が閾値電圧及び駆動電流を含むデバイスパラメータに悪い影響を与えることが理論的に判明している。更に、酸化ハフニウムのような金属酸化物系ゲート化合物に関するフェルミピニングは、不純物ドープポリシリコンをゲート電極として使用する場合に特に、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタにおいて顕著である（すなわち、ＰＭＯＳトランジスタのデバイスパラメータの方がＮＭＯＳトランジスタのデバイスパラメータよりも大きな影響を受ける）。高Ｋ材料を取り入れたプロセスを用いて、非常に薄いゲート誘電体に関連する問題を解決し、同時に高Ｋゲート誘電体を１種類だけ使用する場合に観察される素子特性の非対称なずれの問題も解決することが望ましい。更に、用いるプロセスが、プロセスフローを簡単にするためにゲート電極材料を１種類だけ使用することができれば望ましい。
【課題を解決するための手段】
【０００５】
要約すると、本発明は、ゲート電極を１種類のみ設けた構造の２つの異なるゲート誘電体を使用して集積化を行なうＣＭＯＳ形成プロセスである。異なるゲート誘電体によって、ゲート電極材料の差を補償するとともに、１種類のゲート電極のみを使用することによりプロセスフローを簡単にし、かつプロセスコストを下げる。２つの異なる特定のプロセスフローまたは集積化方法について明示的に記載する。
【発明を実施するための最良の形態】
【０００６】
本発明は例を通して示され、そして添付の図によって制限されるものではなく、これらの図では、同様の参照記号は同様の構成要素を指す。
当業者であれば、これらの図における構成要素が説明を簡単かつ明瞭にするために示され、そして必ずしも寸法通りには描かれていないことが分かるであろう。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００７】
次に、図１を参照すると、プロセスフローの中間工程における半導体ウェハ１０２の部分断面図が示される。図示の実施形態では、ウェハ１０２は、第１ウェル領域１０４（第１ウェル１０４とも呼ぶ）、及び第２ウェル領域１０６（第２ウェル１０６とも呼ぶ）を含み、これらのウェル領域は互いに対して横方向にずれて配置される。第１ウェル１０４及び第２ウェル１０６は逆導電型の不純物を含み、これらのウェルの一方がｐ型ウェルとなり、そしてこれらのウェルのもう一方がｎ型ウェルとなる。記載の実施形態では、第１ウェル１０４がｐ型ウェル（ｐウェル）であり、このウェルには、ＮＭＯＳトランジスタが形成され、そして第２ウェル１０６がｎ型ウェル（ｎウェル）であり、このウェルには、ｐＭＯＳトランジスタが形成される。
【０００８】
誘電体分離トレンチ１０８がウェハ１０２内部に形成されている。トレンチの名前が示すとおり、誘電体分離トレンチ１０８は隣接素子（トランジスタ）の間の電気的絶縁及び物理的絶縁を実現するように機能する。誘電体分離トレンチ１０８はシリコン酸化物（または他の誘電体）系化合物により構成されることが好ましく、このシリコン酸化物系化合物は、エッチングによりトレンチをウェハ１０２内部に形成し、トレンチに誘電体を堆積させることにより充填し、そしてウェハを研磨する、またはエッチングして不要の誘電体を除去することにより形成される。別の方法として、誘電体分離トレンチ１０８は従来のＬＯＣＯＳ法を使用して形成することができ、このＬＯＣＯＳ法では、シリコン窒化膜を堆積させ、そしてパターニングして絶縁領域を画定し、その後ウェハ１０２の露出シリコンを熱酸化して絶縁誘電体を形成する。
【０００９】
ウェル１０４及び１０６、及び分離トレンチ１０８を形成した後、第１ゲート誘電体１１０をブランケット堆積法によりウェハ１０２全体を覆って堆積させる。第１誘電体は第１タイプのトランジスタのゲート誘電体として機能する。図示の実施形態では、第１誘電体１１０は、複数のトランジスタの内、第１ウェル１０４の上に形成されるゲート誘電体として機能する。第１ウェル１０４がｐウェルである実施形態では、第１ゲート誘電体１１０はＮＭＯＳトランジスタに使用されるゲート誘電体である。このような一の実施形態では、第１ゲート誘電体１１０は化学気相成長により形成される金属酸化物系化合物である。第１誘電体１１０としての使用に適する金属酸化物系化合物は酸化ランタン（好適には、Ｌａ２Ｏ３）である。第１ゲート誘電体の通常の膜厚は０．５〜１０ナノメートルの範囲である。
【００１０】
次に、図２及び図３によれば、第１誘電体１１０形成した後、第１ゲート積層構造１１１が、ゲート電極層１１２、導電層１１４、及び反射防止コーティング（ＡＲＣ）１１６を連続して第１誘電体１１０を覆うように堆積させることにより形成される。一の実施形態では、ゲート電極層１１２はＴａＳｉＮ層であり、この層は１〜２０ナノメートルの範囲の膜厚を有することが好ましい。別の実施形態では、ゲート電極層１１２はＴａＣ層であり、この層は１〜２０ナノメートルの範囲の膜厚を有する。
【００１１】
導電層１１４は、設けるかどうかは任意の層であり、この層を使用して、例えば集積化を簡単に行なうことができる。導電層１１４は高不純物濃度ポリシリコン、タングステン、または別の適切な導電材料であることが好ましく、これらの材料は約１０〜１００ナノメートルの範囲の膜厚を有する。反射防止コーティング（ＡＲＣ）１１６は非常に薄い層であり、この層を使用して、半導体形成の分野で公知のように、後続のフォトリソグラフィ工程を容易に行なうことができるようにする。ＡＲＣ１１６はＳｉｘＮｙ、またはフォトリソグラフィ技術における露光波長で高い吸光率を有するポリマーにより構成することができる。
【００１２】
次に、図４によれば、ＡＲＣ１１６を形成した後、ハードマスク１２０を、第１ウェル領域１０４上方のＡＲＣ１１６の上に選択的に形成する。ハードマスク１２０はＣＶＤにより形成される酸化シリコン層であることが好ましい。ハードマスク１２０は、第１ウェル領域１０４上方の第１ゲート積層構造１１１を、同様のゲート構造を第２ウェル領域１０６上方に形成している間に保護するように機能する。
【００１３】
次に、図５によれば、ハードマスク１２０をパターニングした後、ゲート積層構造１１１の露出部分を除去する。ゲート積層構造１１１の露出部分は、ゲート積層構造の内、第２ウェル領域１０６上方の部分を含む。ゲート積層構造の内、第２ウェル領域１０６上方の部分を除去することにより、ゲート積層構造１１１の内、第１ウェル領域１０４上方の部分の上の保護コーティングを残しながら、ウェハ１０６の内、第２ウェル領域１０６上方の上側表面を露出させる。
【００１４】
次に、図６によれば、第２ゲート誘電体１３０をウェハ１０２の上に非選択的に堆積させる。第２ゲート誘電体１３０は第１ゲート誘電体１１０とは異なる材料であり、そして第２ウェル領域１０６上の第２ゲート誘電体１３０の膜厚は第１ウェル領域１０４上の第１ゲート誘電体１１０の膜厚とは異ならせることができる。本発明の一の実施形態では、第１ゲート誘電体１１０及び第２ゲート誘電体１３０は共に、高Ｋ誘電体であることが重要である。本開示の目的を達成するために、高Ｋ誘電体は、ＳｉＯ２の誘電率の少なくとも１．５倍の誘電率を有する誘電体である。タンタル系ゲート電極を有するＰＭＯＳトランジスタに関連する形での使用に適するこのような一の実施形態では、第２ゲート誘電体１３０は、堆積法により形成され、かつ０．５〜１０ナノメートルの範囲の膜厚を有する酸化アルミニウム膜を含む。
【００１５】
図７では、第２ゲート積層構造１３１は、第２ゲート誘電体膜１３２を第２ゲート誘電体１３０上に、第２導電膜１３４を第２ゲート電極１３２上に、そして第２ＡＲＣ膜１３６を第２導電膜１３４上に連続して堆積させることにより形成される。一の実施形態では、第２ゲート積層構造１３１は第１ゲート積層構造１１１に、第２ゲート電極１３２が第１ゲート電極膜１１２と同じ組成及び膜厚を有し、第２導電膜１３４が第１導電膜１１４と同じ組成及び膜厚を有し、そして第２ＡＲＣ１３６が第１ＡＲＣ１１６と同じ組成及び膜厚を有するという点で同等である。設けるかどうかが任意の第１導電層１１４を設けない実施形態では、第２導電層１３４を第２ゲート積層構造１３１には設けないなどとするので、第１ゲート積層構造１１１及び第２ゲート積層構造１３１は組成及び寸法（膜厚）に関してほぼ同じになる。
【００１６】
図８及び図９では、フォトレジストマスク１４０をパターニングして、第２ウェル領域１０６上の第２ゲート積層構造１３１の上に残す。次に、第２ゲート積層構造１３１の露出部分（第２ウェル領域１０６上に位置しない部分）が、第１ゲート積層構造１１１の一部分を除去するために使用するエッチング手順とほぼ同じエッチング手順を使用して除去される。第２ゲート積層構造１３１の露出部分を除去した後、図９に示すフォトレジスト層１４０の残りの部分だけでなく、図９に示すハードマスク１２０の残りの部分を、更に別の処理を継続する前に除去する。
【００１７】
図１０では、従来のゲート電極エッチング手順を実施して第１トランジスタ１５０及び第２トランジスタ１６０を、第１ウェル領域１０４及び第２ウェル領域１０６の上にそれぞれ形成する。第１トランジスタ１５０及び第２トランジスタ１６０を逆の導電型とし、例えば第１トランジスタ１５０がＮＭＯＳトランジスタとなり、第２トランジスタ１６０がＰＭＯＳトランジスタとなるようにすることが好ましい。第１トランジスタ１５０及び第２トランジスタ１６０のゲート誘電体は組成が異なる。上に記載したように、例えば第１ゲート誘電体１１０を酸化ランタンのような第１材料により構成し、そして第２ゲート誘電体１３０を酸化アルミニウムのような第２材料により構成することができる。更に、第１トランジスタ１５０及び第２トランジスタ１６０が異なる導電型であり、かつ異なるゲート誘電体を有するが、両方のトランジスタのゲート電極は組成及び膜厚の両方に関してほぼ同じである。
【００１８】
半導体製造における当業者であれば、更に別の従来の処理工程（図示せず）を実行して第１トランジスタ１５０及び第２トランジスタ１６０を完成させることが分かるであろう。例えば、一つ以上のエクステンションイオン注入工程、ハロイオン注入工程、スペーサ形成工程、及びソース／ドレインイオン注入工程を実行してトランジスタを完成させることができる。更に続いて、多層配線を通常含む従来の後工程処理（図示せず）が、トランジスタを所望の方法で接続して所望の機能を実現するために必要になる。
【００１９】
図１１〜１５には、本発明による形成プロセスの第２の実施形態の関連部分が示される。この第２の実施形態の図１１の前に、図１〜３に関して示し、そして説明した処理手順を実行する。しかしながらその後の処理手順は図４〜１０に示す手順とは異なる。
【００２０】
図１１によれば、第１ゲート積層構造１１１を第１ゲート誘電体１１０の上に図３に示すように形成した後、第１ウェル領域１０４上のゲート電極１５１を第１ゲート積層構造１１１により、従来のゲート電極形成手順を使用して形成する。詳細には、ゲート電極１５１は、第１ゲート積層構造１１１上のフォトレジスト層をパターニングして、所望のゲート電極１５１が形成される予定の領域を除くゲート積層構造１１１を露出させることにより形成される。その後、第１ゲート積層構造１１１を、従来のゲート電極エッチング処理手順を使用してエッチングする。
【００２１】
図１２では、窒化シリコンにより形成されることが好ましいハードマスク２０２をウェハ１０２上に堆積させ、そして選択的にエッチングしてハードマスクの内、第２ウェル領域１０６上の部分を除去して第２ウェル領域１０６の上側表面を露出させる。次に、第２ゲート誘電体１３０を図１３に示すように堆積させる。
【００２２】
図１４では、第２ゲート積層構造１３１をウェハ１０２上に形成するが、この場合、第２ゲート積層構造１３１は、第１ゲート電極１５１を形成するために使用した第１ゲート積層構造１１１の組成及び膜厚と同じ組成及び膜厚を有する。図１５では、第２ゲート電極１６１が、フォトレジスト層をＰＭＯＳゲートマスクを使用してパターニングし、その後、第２ゲート積層構造１３１の露出部分をエッチングすることにより形成されている。更に、ハードマスク２０２がウェハから適切なエッチングプロセスを使用して除去されている。
【００２３】
本発明の一の実施形態では２層のゲート誘電体を使用する。この実施形態の２つの変形例は第１変形例及び第２変形例を含み、第１変形例では、第１ウェル及び第２ウェルの両方の上のゲート誘電体が２層構造になっており、第２変形例では、これらのウェルの内の第１ウェルの上のゲート誘電体が１層構造誘電体であり、第２ウェルの上のゲート誘電体が２層構造誘電体である。好ましくは５〜１０オングストロームの膜厚を有する第１誘電体層は、ＮＭＯＳ側及びＰＭＯＳ側の両方で同じにすることができる。好ましくは５〜２０オングストロームの膜厚を有する第２層は、第１ウェル上で第１組成を有し、そして第２ウェル上で第２組成を有して、異なるゲート電極仕事関数を実現する。この第２層は基本的に仕事関数設定用の誘電体層である。
【００２４】
次に、図１６〜１９を参照すると、本発明の或る実施形態が示され、この実施形態では、第１ゲート誘電体（すなわち、第１ウェル１０４上に形成されるゲート誘電体）は第２誘電体膜２２０を第１誘電体膜２１０上に含み、第１誘電体膜２１０は第１ウェル１０４上に設けられる。第２ゲート誘電体（すなわち、第２ウェル１０６上に形成されるゲート誘電体）は第３誘電体膜２３０を第１誘電体膜２１０上に含む。この実施形態は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがほぼ同じ組成のゲート電極を使用する構成において、異なるゲート誘電体をＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに関して設けるというコンセプトを含むが、異なるゲート誘電体は共通の誘電体膜を含む。詳細には、図１６によれば、第１誘電体膜２１０は第１ウェル１０４及び第２ウェル１０６の上に形成される。一の実施形態では、第１誘電体膜２１０はＳｉＯ２，酸化ハフニウム、または約５〜１００オングストロームの範囲の膜厚を有する別の高Ｋ誘電体である。第１誘電体膜２１０は、原子層堆積法（ＡＬＤ）、ＣＶＤ、またはＰＶＤにより堆積させることができる。次に、第２誘電体膜２２０を堆積させ、そして図１７に示すようにパターニングして、第２誘電体膜２２０が第１ウェル１０４上に残るが、第２ウェル１０６の上から除去されるようにする。次に、第３誘電体膜２３０を堆積させ、そして図１８に示すようにパターニングして、第３誘電体膜２３０が第２ウェル１０６上に残るが、第１ウェル１０４の上から除去されるようにする。第２誘電体膜２２０が５〜２０オングストロームの厚さの酸化ランタンまたはＬａＡｌＯ３であり、第３誘電体膜２３０が５〜２０オングストロームの厚さの酸化アルミニウムであることが好ましい。第１誘電体膜２１０と同じように、第２誘電体膜２２０及び第３誘電体膜２３０は、ＡＬＤ、ＣＶＤ、またはＰＶＤにより堆積させることができる。図１９において、第１ゲート積層構造１５１及び第２ゲート積層構造１６１は第１ウェル１０４及び第２ウェル１０６の上にそれぞれ形成される。
【００２５】
図２０及び図２１を参照すると、前の段落で説明した手順の変形例が示され、この変形例では、第１ウェル１０４上に形成されるゲート誘電体が第２誘電体膜２２０を第１誘電体膜２１０上に含み、第２ウェル１０６上に形成されるゲート誘電体が第１誘電体膜２１０を基板（すなわち第２ウェル領域１０６）上に含む。この実施形態は、第１誘電体膜２１０を堆積させ、その後、第２誘電体膜２２０を堆積させ、そしてパターニングして第２誘電体膜２２０の内、第２ウェル１０６領域上の部分を除去することにより得られる。図２１において、ゲート積層構造１５１及び１６１は、それぞれ第１ゲート誘電体及び第２ゲート誘電体の上に形成される。一の実施形態では、第１誘電体膜２１０はＳｉＯ２，酸化ハフニウム、または酸化アルミニウムにより構成することができ、第２誘電体膜２２０は酸化ランタンである。
【００２６】
これまでの明細書では、本発明について特定の実施形態を参照しながら記載してきた。しかしながら、この技術分野の当業者であれば、種々の変形及び変更を、以下の請求項に示す本発明の技術範囲から逸脱しない範囲において加え得ることが分かるであろう。例えば、図１に示す素子構造に関する別の構造では、第１ウェル１０４をｎ型ウェルとし、第２ウェル１０６をｐ型ウェルとする。また、第１及び第２ゲート電極層（１１２，１３２）、及び第１及び第２導電層（１１４，１３４）は開示した材料とは異なる材料とすることができる。更に、記載の層の膜厚は開示した膜厚値とは異なるようにすることができる。従って、明細書及び図は、本発明を制限するものとしてではなく例示として捉えられるべきであり、そしてこのような変更の全てが本発明の技術範囲に含まれるべきものである。
【００２７】
効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及びいずれかの効果、利点、または問題解決法をもたらし、またはさらに顕著にし得る全ての要素（群）が、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。本明細書で使用されるように、「ｃｏｍｐｒｉｓｅｓ」、「ｃｏｍｐｒｉｓｉｎｇ」という用語、または他の全てのこれらの変形は包括的な意味で適用されるものであり、一連の要素を備えるプロセス、方法、製品、または装置がこれらの要素のみを含むのではなく、明らかには列挙されていない、またはそのようなプロセス、方法、製品、または装置に固有の他の要素も含むことができる。
【図面の簡単な説明】
【００２８】
【図１】半導体ウェハの部分断面図であり、このウェハでは、第１ゲート誘電体層がウェハを覆って形成される。
【図２】ゲート電極層を第１ゲート誘電体層を覆うように形成する、図１に続く処理を示す部分断面図。
【図３】導電層及び反射防止コーティングをゲート電極層を覆うように形成する、図２に続く処理を示す部分断面図。
【図４】ハードマスクを反射防止コーティングの第１部分を覆うように形成する、図３に続く処理を示す部分断面図。
【図５】反射防止コーティング、導電層、及びゲート電極層の露出部分を除去する、図４に続く処理を示す部分断面図。
【図６】第２ゲート誘電体をウェハの第２部分を覆うように形成する、図５に続く処理を示す部分断面図。
【図７】第２ゲート電極層、導電層、及び反射防止コーティングを第２ゲート誘電体を覆うように形成する、図６に続く処理を示す部分断面図。
【図８】フォトレジストマスクをウェハの第２部分を覆うように形成する、図７に続く処理を示す部分断面図。
【図９】第２反射防止コーティング、導電層、及びゲート電極層の露出部分を除去する、図８に続く処理を示す部分断面図。
【図１０】第１及び第２ゲート電極をウェハの第１及び第２部分を覆うように形成する、図９に続く処理を示す部分断面図。
【図１１】第１ゲート電極をウェハの第１部分を覆うように形成する、本発明の第２の実施形態による図３に続く処理を示す部分断面図。
【図１２】ハードマスクを第１ゲート電極を覆うように形成する、図１１に続く処理を示す部分断面図。
【図１３】第２ゲート誘電体をウェハの第２部分を覆うように形成する、図１２に続く処理を示す部分断面図。
【図１４】第２ゲート電極層、導電層、及び反射防止コーティングをウェハを覆うように形成する、図１３に続く処理を示す部分断面図。
【図１５】第２ゲート電極をウェハの第２部分を覆うように形成する、図１４に続く処理を示す部分断面図。
【図１６】半導体ウェハの部分断面図であり、このウェハでは、第１ゲート誘電体層がウェハを覆うように形成される部分断面図。
【図１７】第２ゲート誘電体層をウェハの第１部分を覆うように形成する、図１６に続く処理を示す部分断面図。
【図１８】第３ゲート誘電体層をウェハの第２部分を覆うように形成する、図１７に続く処理を示す部分断面図。
【図１９】第１及び第２ゲート電極をウェハの第１及び第２部分を覆うように形成する、図１８に続く処理を示す部分断面図。
【図２０】第２ゲート電極層をウェハの第１部分を覆うように形成する、別の実施形態による図１６に続く処理を示す部分断面図。
【図２１】第１及び第２ゲート電極をウェハの第１及び第２部分覆うように形成する、図２０に続く処理を示す部分断面図。
【特許請求の範囲】
【請求項１】
第１ゲート誘電体を第１ウェル領域の上に、かつ第１ウェル領域とコンタクトするように、及び、第２ゲート誘電体を第２ウェル領域の上に、かつ第２ウェル領域とコンタクトするように形成する工程と、第１及び第２ゲート誘電体の組成は異なることと、
第１ゲート電極を第１ゲート誘電体の上に、かつ第１ゲート誘電体とコンタクトするように、そして第２ゲート電極を第２ゲート誘電体の上に、かつ第２ゲート誘電体とコンタクトするように形成する工程と、第１及び第２ゲート電極は組成及び膜厚が同じであることとからなる、半導体の製造方法。
【請求項２】
第１及び第２ゲート誘電体は共に、高Ｋ誘電体である、請求項１記載の製造方法。
【請求項３】
第１ゲート誘電体は酸化ランタンであり、及び、第２ゲート誘電体は酸化アルミニウムである、請求項２記載の製造方法。
【請求項４】
第１及び第２ゲート電極はタンタル含有層を、第１及び第２ゲート誘電体のそれぞれの上に、かつ第１及び第２ゲート誘電体のそれぞれとコンタクトする形で含む、請求項３記載の製造方法。
【請求項５】
タンタル含有層はほとんどがＴａＣから成る、請求項４記載の製造方法。
【請求項６】
タンタル含有層はほとんどがＴａＳｉＮから成る、請求項４記載の製造方法。
【請求項７】
第１及び第２ゲート電極は導電層を、タンタル含有層の上に、かつタンタル含有層とコンタクトする形で含み、導電層はポリシリコン及びタングステンから成るグループから選択される、請求項４記載の製造方法。
【請求項８】
第１ゲート誘電体は第２誘電体膜を、第１ウェル領域の上側表面の上の第１誘電体膜の上に含み、そして第２ゲート誘電体は第３誘電体膜を、第２ウェル領域の上側表面の上の第１誘電体膜の上に含む、請求項１記載の製造方法。
【請求項９】
第１ゲート電極では第２誘電体膜が第１誘電体膜の上に設けられ、そして第２ゲート電極では第２誘電体膜が第２ウェルの上側表面の上に設けられる、請求項１記載の製造方法。
【請求項１０】
第１トランジスタを第１ウェル領域の上に、そして第２トランジスタを第２ウェル領域の上に形成する工程を備え、
前記第１トランジスタは第１ゲート誘電体を有し、及び、第２トランジスタは、第１ゲート誘電体とは組成が異なる第２ゲート誘電体を有し、
第１トランジスタは第１ゲート電極を有し、及び第２トランジスタは第２ゲート電極を有し、第１及び第２ゲート電極は組成が同じである、半導体の製造方法。
【請求項１１】
第１ゲート誘電体及び第２ゲート誘電体は共に高Ｋ誘電体である、請求項１０記載の製造方法。
【請求項１２】
第１ゲート誘電体は酸化ハフニウムであり、そして第２ゲート誘電体は酸化アルミニウムである、請求項１１記載の製造方法。
【請求項１３】
第１及び第２ゲート電極は共にゲート電極層を、該当するゲート誘電体の上に、かつ該当するゲート誘電体とコンタクトする形で含み、ゲート電極層はＴａＳｉＮ及びＴａＣから成るグループから選択される、請求項１２記載の製造方法。
【請求項１４】
第１及び第２ゲート電極は共に導電層を、該当するゲート電極層の上に含み、導電層はポリシリコン及びタングステンから成るグループから選択される、請求項１３記載の製造方法。
【請求項１５】
半導体基板の第１ウェル領域の上に形成され、かつ第１ゲート電極を第１ゲート誘電体の上に含む第１トランジスタと、
半導体基板の第２ウェル領域の上に形成され、かつ第２ゲート電極を第２ゲート誘電体の上に含む第２トランジスタと、を備え、
第１及び第２ゲート誘電体は組成が異なり、更に第１及び第２ゲート電極は組成及び膜厚がほぼ同じである、集積回路。
【請求項１６】
第１及び第２ゲート誘電体は高Ｋ誘電体である、請求項１５記載の集積回路。
【請求項１７】
第１及び第２ゲート電極はポリシリコン及びタングステンから選択される材料から成る導電層を、ＴａＳｉＮ及びＴａＣから選択される材料から成るゲート電極層の上に含む、請求項１６記載の集積回路。
【請求項１８】
第１ゲート誘電体は酸化ランタンから成り、そして第２ゲート誘電体は酸化アルミニウムから成る、請求項１７記載の集積回路。
【請求項１９】
第１ゲート誘電体は第２ゲート誘電体膜を第１誘電体膜の上に含む、請求項１５記載の集積回路。
【請求項２０】
第２ゲート誘電体は第３ゲート誘電体膜を第１誘電体膜の上に含む、請求項１９記載の集積回路。
【請求項２１】
第１誘電体膜はＳｉＯ２及び酸化ハフニウムから選択される材料から成り、第２誘電体膜は酸化ランタンから成り、そして第３誘電体膜は酸化アルミニウムから成る、請求項２０記載の集積回路。
【請求項２２】
第２ゲート誘電体は第２ウェル領域上の第２誘電体膜から成る、請求項１９記載の集積回路。
【請求項２３】
第１誘電体膜は酸化ハフニウム、酸化アルミニウム、及びＳｉＯ２から選択される材料であり、そして第２誘電体膜は酸化ランタンである、請求項２１記載の集積回路。
【請求項２４】
半導体基板の上に第１ゲート積層構造を、第１導電型トランジスタの第１ゲート位置に、そして第２ゲート積層構造を、第２導電型トランジスタの第２ゲート位置に形成する方法であって、
第１高ｋ誘電体を含む第１ゲート誘電体層を第１ゲート位置及び第２ゲート位置の上に形成する工程と、
第２ゲート位置上の領域の第１ゲート誘電体層を除去する工程と、
第１高ｋ誘電体とは異なる第２高ｋ誘電体を含む第２ゲート誘電体層を第１ゲート位置及び第２ゲート位置の上に形成する工程と、
第１ゲート位置上の領域の第２ゲート誘電体層を除去する工程と、
第１ゲート層を第１ゲート位置及び第２ゲート位置の上に形成する工程と、
第１ゲート層の第２部分を第１ゲート位置の上に残すべく、第１ゲート層の第１部分を除去する工程と、
第２ゲート層を第１ゲート位置及び第２ゲート位置の上に形成する工程とを備える方法。
【請求項２５】
第１導電型はＮ型であり、第１高ｋ誘電体は酸化ランタンを含み、第２導電型はＰ型であり、そして第２高ｋ誘電体は酸化アルミニウムを含む、請求項２４記載の方法。
【請求項２６】
第１ゲート誘電体層を除去する処理は第１ゲート電極層を形成した後に行なう、請求項２４記載の方法。
【請求項２７】
第１ゲート誘電体層を除去する処理は第１ゲート電極層を形成する前に行なう、請求項２４記載の方法。
【請求項１】
第１ゲート誘電体を第１ウェル領域の上に、かつ第１ウェル領域とコンタクトするように、及び、第２ゲート誘電体を第２ウェル領域の上に、かつ第２ウェル領域とコンタクトするように形成する工程と、第１及び第２ゲート誘電体の組成は異なることと、
第１ゲート電極を第１ゲート誘電体の上に、かつ第１ゲート誘電体とコンタクトするように、そして第２ゲート電極を第２ゲート誘電体の上に、かつ第２ゲート誘電体とコンタクトするように形成する工程と、第１及び第２ゲート電極は組成及び膜厚が同じであることとからなる、半導体の製造方法。
【請求項２】
第１及び第２ゲート誘電体は共に、高Ｋ誘電体である、請求項１記載の製造方法。
【請求項３】
第１ゲート誘電体は酸化ランタンであり、及び、第２ゲート誘電体は酸化アルミニウムである、請求項２記載の製造方法。
【請求項４】
第１及び第２ゲート電極はタンタル含有層を、第１及び第２ゲート誘電体のそれぞれの上に、かつ第１及び第２ゲート誘電体のそれぞれとコンタクトする形で含む、請求項３記載の製造方法。
【請求項５】
タンタル含有層はほとんどがＴａＣから成る、請求項４記載の製造方法。
【請求項６】
タンタル含有層はほとんどがＴａＳｉＮから成る、請求項４記載の製造方法。
【請求項７】
第１及び第２ゲート電極は導電層を、タンタル含有層の上に、かつタンタル含有層とコンタクトする形で含み、導電層はポリシリコン及びタングステンから成るグループから選択される、請求項４記載の製造方法。
【請求項８】
第１ゲート誘電体は第２誘電体膜を、第１ウェル領域の上側表面の上の第１誘電体膜の上に含み、そして第２ゲート誘電体は第３誘電体膜を、第２ウェル領域の上側表面の上の第１誘電体膜の上に含む、請求項１記載の製造方法。
【請求項９】
第１ゲート電極では第２誘電体膜が第１誘電体膜の上に設けられ、そして第２ゲート電極では第２誘電体膜が第２ウェルの上側表面の上に設けられる、請求項１記載の製造方法。
【請求項１０】
第１トランジスタを第１ウェル領域の上に、そして第２トランジスタを第２ウェル領域の上に形成する工程を備え、
前記第１トランジスタは第１ゲート誘電体を有し、及び、第２トランジスタは、第１ゲート誘電体とは組成が異なる第２ゲート誘電体を有し、
第１トランジスタは第１ゲート電極を有し、及び第２トランジスタは第２ゲート電極を有し、第１及び第２ゲート電極は組成が同じである、半導体の製造方法。
【請求項１１】
第１ゲート誘電体及び第２ゲート誘電体は共に高Ｋ誘電体である、請求項１０記載の製造方法。
【請求項１２】
第１ゲート誘電体は酸化ハフニウムであり、そして第２ゲート誘電体は酸化アルミニウムである、請求項１１記載の製造方法。
【請求項１３】
第１及び第２ゲート電極は共にゲート電極層を、該当するゲート誘電体の上に、かつ該当するゲート誘電体とコンタクトする形で含み、ゲート電極層はＴａＳｉＮ及びＴａＣから成るグループから選択される、請求項１２記載の製造方法。
【請求項１４】
第１及び第２ゲート電極は共に導電層を、該当するゲート電極層の上に含み、導電層はポリシリコン及びタングステンから成るグループから選択される、請求項１３記載の製造方法。
【請求項１５】
半導体基板の第１ウェル領域の上に形成され、かつ第１ゲート電極を第１ゲート誘電体の上に含む第１トランジスタと、
半導体基板の第２ウェル領域の上に形成され、かつ第２ゲート電極を第２ゲート誘電体の上に含む第２トランジスタと、を備え、
第１及び第２ゲート誘電体は組成が異なり、更に第１及び第２ゲート電極は組成及び膜厚がほぼ同じである、集積回路。
【請求項１６】
第１及び第２ゲート誘電体は高Ｋ誘電体である、請求項１５記載の集積回路。
【請求項１７】
第１及び第２ゲート電極はポリシリコン及びタングステンから選択される材料から成る導電層を、ＴａＳｉＮ及びＴａＣから選択される材料から成るゲート電極層の上に含む、請求項１６記載の集積回路。
【請求項１８】
第１ゲート誘電体は酸化ランタンから成り、そして第２ゲート誘電体は酸化アルミニウムから成る、請求項１７記載の集積回路。
【請求項１９】
第１ゲート誘電体は第２ゲート誘電体膜を第１誘電体膜の上に含む、請求項１５記載の集積回路。
【請求項２０】
第２ゲート誘電体は第３ゲート誘電体膜を第１誘電体膜の上に含む、請求項１９記載の集積回路。
【請求項２１】
第１誘電体膜はＳｉＯ２及び酸化ハフニウムから選択される材料から成り、第２誘電体膜は酸化ランタンから成り、そして第３誘電体膜は酸化アルミニウムから成る、請求項２０記載の集積回路。
【請求項２２】
第２ゲート誘電体は第２ウェル領域上の第２誘電体膜から成る、請求項１９記載の集積回路。
【請求項２３】
第１誘電体膜は酸化ハフニウム、酸化アルミニウム、及びＳｉＯ２から選択される材料であり、そして第２誘電体膜は酸化ランタンである、請求項２１記載の集積回路。
【請求項２４】
半導体基板の上に第１ゲート積層構造を、第１導電型トランジスタの第１ゲート位置に、そして第２ゲート積層構造を、第２導電型トランジスタの第２ゲート位置に形成する方法であって、
第１高ｋ誘電体を含む第１ゲート誘電体層を第１ゲート位置及び第２ゲート位置の上に形成する工程と、
第２ゲート位置上の領域の第１ゲート誘電体層を除去する工程と、
第１高ｋ誘電体とは異なる第２高ｋ誘電体を含む第２ゲート誘電体層を第１ゲート位置及び第２ゲート位置の上に形成する工程と、
第１ゲート位置上の領域の第２ゲート誘電体層を除去する工程と、
第１ゲート層を第１ゲート位置及び第２ゲート位置の上に形成する工程と、
第１ゲート層の第２部分を第１ゲート位置の上に残すべく、第１ゲート層の第１部分を除去する工程と、
第２ゲート層を第１ゲート位置及び第２ゲート位置の上に形成する工程とを備える方法。
【請求項２５】
第１導電型はＮ型であり、第１高ｋ誘電体は酸化ランタンを含み、第２導電型はＰ型であり、そして第２高ｋ誘電体は酸化アルミニウムを含む、請求項２４記載の方法。
【請求項２６】
第１ゲート誘電体層を除去する処理は第１ゲート電極層を形成した後に行なう、請求項２４記載の方法。
【請求項２７】
第１ゲート誘電体層を除去する処理は第１ゲート電極層を形成する前に行なう、請求項２４記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公表番号】特表２００７−５３７５９５（Ｐ２００７−５３７５９５Ａ）
【公表日】平成１９年１２月２０日（２００７．１２．２０）
【国際特許分類】
【出願番号】特願２００７−５１３１５７（Ｐ２００７−５１３１５７）
【出願日】平成１７年４月１８日（２００５．４．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１３０７６
【国際公開番号】ＷＯ２００５／１１４７１８
【国際公開日】平成１７年１２月１日（２００５．１２．１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年１２月２０日（２００７．１２．２０）
【国際特許分類】
【出願日】平成１７年４月１８日（２００５．４．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１３０７６
【国際公開番号】ＷＯ２００５／１１４７１８
【国際公開日】平成１７年１２月１日（２００５．１２．１）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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