半導体装置及びその製造方法
【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に相補型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３２ｎｍ世代の相補型金属絶縁膜半導体（ＣＭＩＳ）における消費電力の低減及び性能の向上のため、ゲート絶縁膜をさらに薄膜化することが求められている。従来のシリコン酸化膜系材料からなるゲート絶縁膜をさらに薄膜化すると、リーク電流の増大が許容範囲を超えてしまう。そのため、従来のシリコン酸化膜系材料と比べて高い比誘電率を有する高誘電率膜（ｈｉｇｈ−ｋ膜）をゲート絶縁膜に用いることが検討されている。ハフニウム（Ｈｆ）系の絶縁膜は、１０００℃以上の熱的安定性を有すると共に１３以上の比誘電率を有するため、高誘電率膜の候補として有望視されている。しかしながら、ゲート絶縁膜にハフニウムシリケート（ＨｆＳｉＯｘ）膜又はハフニウムオキサイド（ＨｆＯｘ）膜を用い且つゲート電極にポリシリコンを用いた構造の場合、空乏化による酸化膜換算膜厚（ＥＯＴ）の増加及びフェルミレベルピニングによるしきい値電圧の上昇が無視できない。これは、特にｐ型ＭＩＳトランジスタにおいて顕著な問題となる。
【０００３】
このため、ゲート電極としてポリシリコンの代わりに金属を用いたメタルゲート電極の利用が検討されている。バルクＣＭＩＳ向けに、メタルゲートを適用する場合、ｎ型ＭＩＳトランジスタにはシリコン（Ｓｉ）の伝導帯近傍の実効仕事関数（ｅＷＦ）を有する金属を用い、ｐ型ＭＩＳトランジスタにはＳｉの価電子帯近傍のｅＷＦを有する金属を用いればよい。具体的には、ｐ型ＭＩＳトランジスタにはｅＷＦが４．８ｅＶ以上となる金属を用い、ｎ型ＭＩＳトランジスタにはｅＷＦが４．３ｅＶ以下となる金属を用いることが好ましい。
【０００４】
金属材料とｅＷＦとの関係から、ｎ型ＭＩＳトランジスタの場合にはチタン（Ｔｉ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）といった金属材料が有望であり、ｐ型ＭＩＳトランジスタの場合には白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）又は窒化チタン（ＴｉＮ）といった金属材料が有望である。従って、ＣＭＩＳトランジスタを形成する場合には、これらの材料を用いてデュアルメタルゲートプロセスを構築すればよい。しかし、ｐ型ＭＩＳトランジスタのゲート電極として有望なＰｔ及びＲｕＯ2等は、非常に加工が困難である。ｎ型ＭＩＳトランジスタ用のゲート電極として有望なＴｉ、Ｍｏ及びＴａ等の材料も加工が容易ではなく且つ高熱負荷時の不安定性等の問題も有している。このため、デュアルメタルゲートプロセスの構築は容易ではない。
【０００５】
そこで、窒化チタン（ＴｉＮ）等からなるメタルゲート電極をｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方に用いる方法が提案されている。例えば、ランタン（Ｌａ）、イットリウム（Ｙ）又はマグネシウム（Ｍｇ）等の金属からなるキャップ膜をメタルゲート電極とゲート絶縁膜との間に挿入することによりｎ型ＭＩＳトランジスタに適したｅＷＦを実現することができる。また、酸化アルミニウム（ＡｌＯｘ）からなるキャップ膜をメタルゲート電極とゲート絶縁膜との間に挿入することによりｐ型ＭＩＳトランジスタに適したｅＷＦを実現することができる（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３２９２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＡｌＯｘ膜をキャップ膜としてｐ型ＭＩＳトランジスタに適したｅＷＦを実現しようとすると、以下のような問題が生じることを本願発明者らは見出した。
【０００８】
まず、ゲート電極とゲート絶縁膜との間にＡｌＯｘ膜を挿入すると、ＥＯＴが増大し、ゲート容量が低下してしまうという問題があることを見出した。比誘電率が低いＡｌＯｘ膜を高誘電率膜の上に形成すると、高誘電率膜は相対的に低誘電率化する。また、ＡｌＯｘ膜中の余剰酸素成分が高誘電率膜中に拡散するため、後工程の熱処理において界面層の再酸化増膜が生じ、ＥＯＴが増大するということが明らかとなった。
【０００９】
ＥＯＴの増大を抑えるために、ＡｌＯｘを挿入する分だけ高誘電率膜の物理膜厚を薄くすることが考えられる。しかし、ｐ型ＭＩＳトランジスタの形成領域とｎ型ＭＩＳトランジスタの形成領域とに互いに膜厚が異なる高誘電率膜を形成しようとすると、工程が増加し、製造コストが上昇する。
【００１０】
さらに、ＡｌＯｘ膜をキャップ膜として用いた場合には、ｎ型ＭＩＳトランジスタの特性を悪化させるおそれがあることが本願発明者らにより明らかとなった。ＡｌＯｘ膜をｐ型ＭＩＳトランジスタのキャップ膜として用いる場合には、通常はｎ型ＭＩＳトランジスタの形成領域において、高誘電率膜の上に形成されたＡｌＯｘ膜を選択的に除去する必要がある。高誘電率膜にダメージを与えることなく、選択的にＡｌＯｘ膜を除去する方法として、塩酸−過酸化水素系の洗浄が知られている。しかし、高誘電率膜の上にＡｌＯｘ膜を形成すると、塩酸又は塩酸−過酸化水素系の薬剤では十分に除去することができない。
その理由は、ＡｌＯｘ膜が化学的に安定であり、これらの薬剤に対して除去耐性を持つためであると考えられる。また、ＡｌＯｘと高誘電率膜との反応及び化合による化学的な安定性の向上による薬剤除去性の低下も考えられる。高誘電率膜上のＡｌＯｘが容易に高誘電率膜と反応すること及び高誘電率膜中にＡｌが拡散することによりＨｆとＡｌとの結合が形成されることが、物理分析により明らかとなっている。このことからＨｆと結合したＡｌは化学的に安定となり、これらの薬剤により除去することができなくなると考えられる。
【００１１】
このため、ｎ型ＭＩＳトランジスタの形成領域にＡｌが残存してしまい、ｎ型ＭＩＳトランジスタのｅＷＦがシフトし、しきい値電圧が上昇してしまう。また、残存するＡｌの影響を抑えるためにＬａＯｘの導入量を多くすると、過剰なＬａによるＮチャネル側の移動度低下及びゲート容量の低下等が生じる。もちろんＬａＯｘ膜を先に形成することは可能であるが、その場合にはＰチャネル上のＬａＯｘ膜の除去性がＡｌの除去性と同様に問題となる。これにより、ｐ型ＭＩＳトランジスタの特性が悪化するため、根本的な解決策とはならない。
【００１２】
本願は、前記の問題を解決し、デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は半導体装置をアルミニウムからなるキャップ膜と、窒化アルミニウムからなる拡散防止膜を用いてｐ型ＭＩＳトランジスタの実効仕事関数を調整する構成とする。
【００１４】
具体的に、本発明に係る半導体装置は、ｐ型半導体領域及びｎ型半導体領域を有する半導体基板と、ｐ型半導体領域の上に形成された第１の界面層と、第１の界面層の上に形成され、アルミニウムを含む第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、ｎ型半導体領域の上に形成された第２の界面層と、第２の界面層の上に形成され、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、第１の界面シリコン酸化膜の膜厚と第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下である。
【００１５】
本発明の半導体装置は、１×１０20／ｃｍ3以上であり、第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、第１の界面シリコン酸化膜の膜厚と第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下である。このため、ｐ型ＭＩＳトランジスタに適したｅＷＦを実現すると共に、ＥＯＴを小さく抑えることができる。また、ｎ型ＭＩＳトランジスタのゲート絶縁膜にＡｌがほとんど含まれていないため、第２のゲート絶縁膜中における実効仕事関数を低下させる効果を有する元素の濃度を低く抑えることができる。従って、ｎ型ＭＩＳトランジスタの移動度及び駆動力を向上させることができる。
【００１６】
本発明の半導体装置において、第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、第１のゲート絶縁膜の下部におけるアルミニウムの濃度よりも高くてもよい。
【００１７】
本発明の半導体装置は、戦記第１のゲート絶縁膜と第１のゲート電極との間に形成されたアルミニウムからなる第１のキャップ膜をさらに備えていてもよい。
【００１８】
本発明の半導体装置は、第１のゲート絶縁膜と第１のゲート電極との間に形成された窒化アルミニウムからなる拡散防止膜をさらに備えていてもよい。このような構成とすることにより、Ａｌを高誘電率膜中に効率よく拡散させることが可能となる。
第１のゲート電極及び第２のゲート電極には、窒化チタン、窒化タンタル、窒化タンタルシリコン、窒化チタンアルミニウム又は窒化ハフニウムからなる膜を用いることができる。
【００１９】
本発明の半導体装置において、第２のゲート絶縁膜には、ランタン、イットリウム、マグネシウム又はガドリニウムを含む膜を用いることができる。
【００２０】
本発明の半導体装置において、第２のゲート絶縁膜は、ランタンを含み、第２の界面シリコン酸化膜と半導体基板との界面におけるランタンの濃度は１．５原子％以下としてもよい。
【００２１】
本発明の半導体装置において、高誘電率膜には、ハフニウムを含む膜又はジルコニウムを含む膜を用いることができる。
【００２２】
本発明の半導体装置は、半導体基板の上に形成された層間絶縁膜をさらに備え、層間絶縁膜は、ｐ型半導体領域を露出する第１の開口部と、ｎ型半導体領域を露出する第２の開口部とを有し、第１のゲート絶縁膜は、第１の開口部の側面及びｐ型半導体領域の第１の開口部から露出した部分を覆うように形成され、第２のゲート絶縁膜は、第２の開口部の側面及びｎ型半導体領域の第２の開口部から露出した部分を覆うように形成されている構成とすればよい。このような構成とすることにより、ソースドレインをゲート絶縁膜よりも先に形成できるため、ゲート絶縁膜を形成した後の熱処理工程を低減できる。
【００２３】
本発明に係る半導体装置の製造方法は、ｐ型半導体領域及びｎ型半導体領域を有する半導体基板の上に、界面シリコン酸化膜、高誘電率膜、アルミニウムからなる第１のキャップ膜、窒化アルミニウムからなる拡散防止膜及びハードマスクを順次形成する工程（ａ）と、工程（ａ）よりも後に、第１のキャップ膜、拡散防止膜及びハードマスクにおけるｎ型半導体領域の上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上に実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、熱処理を行う工程（ｄ）と、工程（ｄ）よりも後に、半導体基板上に電極膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、電極膜、高誘電率膜及び界面シリコン酸化膜をパターニングすることにより、ｎ型半導体領域の上に第１の界面シリコン酸化膜、第１のゲート絶縁膜及び第１のゲート電極を形成し、ｐ型半導体領域の上に第２の界面シリコン酸化膜、第１のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする。
【００２４】
本発明の半導体装置の製造方法は、Ａｌからなる第１のキャップ膜の上にＡｌＮからなる拡散防止膜を形成する。このため、ハードマスクへのＡｌの拡散を抑えることができ、高誘電率膜中に効率よくＡｌを拡散させることが可能となる。また、第１のキャップ膜がＡｌであるため、界面シリコン酸化膜の増膜を抑えることができ、ＥＯＴを小さく保つことが可能となる。さらに、Ａｌは除去し易いためｎ型半導体領域に残存するＡｌを低減することができる。これにより、第２のゲート絶縁膜中における実効仕事関数を低下させる効果を有する元素の濃度を低く抑えることが可能となる。従って、ｎ型ＭＩＳトランジスタの移動度及び駆動力を向上させる効果も得られる。
【００２５】
本発明の半導体装置の製造方法において、第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、第１の界面シリコン酸化膜の膜厚と第２の界面シリコン酸化膜の膜厚との差は０．２ｍ以下とすればよい。
【００２６】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｅ）よりも前に、第１のキャップ膜に含まれるアルミニウムを拡散させるアルミニウム拡散工程（ｆ）をさらに備えていてもよい。
【００２７】
本発明の半導体装置の製造方法において、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第２のキャップ膜を除去する工程（ｈ）をさらに備えていてもよい。
【００２８】
本発明の半導体装置の製造方法は、工程（ｈ）よりも後で且つ工程（ｅ）よりも前に、ｐ型半導体領域においてハードマスクを除去する工程（ｉ）をさらに備えていてもよい。
【００２９】
本発明の半導体装置の製造方法は、工程（ｉ）よりも後で且つ工程（ｅ）よりも前に、ｐ型半導体領域において、拡散防止膜を除去する工程（ｊ）をさらに備えていてもよい。
【００３０】
本発明の半導体装置の製造方法において、第２のキャップ膜には、ランタン、イットリウム、マグネシウム又はガドリニウムを含む膜を用いることができる。
【００３１】
本発明の半導体装置の製造方法において、第２のキャップ膜は、ランタンを含み、工程（ｄ）では、８００℃以下の温度で熱処理を行えばよい。
【００３２】
本発明の半導体装置の製造方法において、高誘電率膜には、ハフニウムを含む膜又はジルコニウムを含む膜を用いることができる。
【００３３】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、ｐ型半導体領域にｐ型ソースドレイン拡散層を形成し、ｎ型半導体領域にｎ型ソースドレイン拡散層を形成する工程（ｉ）と、工程（ｉ）よりも後で且つ工程（ａ）よりも前に、ｐ型半導体領域を露出する第１の開口部及びｎ型半導体領域を露出する第２の開口部を有する層間絶縁膜を形成する工程（ｊ）とをさらに備え、工程（ａ）では、高誘電率膜を第１の開口部及び第２の開口部の側面並びにｐ型半導体領域の第１の開口部から露出した部分及びｎ型半導体領域の第２の開口部から露出した部分を覆うように形成してもよい。
【発明の効果】
【００３４】
本発明に係る半導体装置及びその半導体装置の製造方法によれば、デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できる。
【図面の簡単な説明】
【００３５】
【図１】評価用半導体装置を示す断面図である。
【図２】評価用半導体装置の容量と電圧との関係を示す特性図である。
【図３】キャップ膜の膜厚とＥＯＴとの関係を示す特性図である。
【図４】（ａ）〜（ｃ）は評価用半導体装置の断面であり、（ａ）はキャップ膜がＡｌＯｘ膜の場合におけるＰチャネル側の断面を示し、（ｂ）はキャップ膜がＡｌ膜の場合のＰチャネル側の断面を示し、（ｃ）はＮチャネル側の断面を示す。
【図５】塩酸による処理時間とキャップ膜の残存量との関係を示す特性図である。
【図６】キャップ膜を除去した後に高誘電率膜に含まれるアルミニウム濃度を測定した結果を示す特性図である。
【図７】キャップ膜の膜厚とｎ型ＭＩＳトランジスタのｅＷＦとの関係を示す特性図である。
【図８】（ａ）〜（ｃ）はＴｉＮ膜中へのＡｌ拡散を測定した結果であり、（ａ）は熱処理前の分布を示し、（ｂ）は８００℃で熱処理した後の分布を示し、（ｃ）はＡｌＮからなる拡散防止膜を形成した場合に８００℃で熱処理した後の分布を示す。
【図９】第１の実施形態に係る半導体装置を示す断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】ｐ型ＭＩＳトランジスタにおけるＡｌの垂直方向の分布を示す特性図である。
【図１４】ｐ型ＭＩＳトランジスタにおけるＥＯＴ及びｅＷＦの分布を示す特性図である。
【図１５】ｎ型ＭＩＳトランジスタにおける熱処理温度とｅＷＦ及びＥＯＴとの関係を示す特性図である。
【図１６】ｎ型ＭＩＳトランジスタにおけるＬａの深さ方向の分布を示す特性図である。
【図１７】ｐ型ＭＩＳトランジスタにおける熱処理温度とｅＷＦ及びＥＯＴとの関係を示す特性図である。
【図１８】第２の実施形態に係る半導体装置を示す断面図である。
【図１９】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００３６】
まず、ｐ型ＭＩＳトランジスタの酸化膜換算膜厚（ＥＯＴ）の増大を抑えつつ、ｐ型ＭＩＳトランジスタに適した実効仕事関数（ｅＷＦ）を実現できるようにする原理を説明する。
【００３７】
図１は、評価用半導体装置の断面構成を示している。評価用半導体装置は、シリコン基板である半導体基板３０１の上に順次形成された、金属−絶縁膜−半導体（ＭＩＳ）キャパシタであり、界面シリコン酸化膜３０２、高誘電率膜３０３、キャップ膜３０４及び電極膜３０５を有している。界面シリコン酸化膜３０２は、膜厚が１．２ｎｍ程度のＳｉＯ2膜である。高誘電率膜３０３は、膜厚が１．５ｎｍの窒素含有ハフニウムシリケート（ＨｆＳｉＯＮ）膜である。電極膜３０５は、膜厚が１５ｎｍのＴｉＮ膜である。
【００３８】
図２は、評価用半導体装置の容量−電圧（ＣＶ）特性を示している。図２において、印加する電圧の周波数は１００ｋＨｚとした。キャップ膜３０４として膜厚が０．５ｎｍのＡｌＯｘ膜又はＡｌ膜を設けた場合には、キャップ膜を形成していない場合よりもフラットバンド電圧（Ｖｆｂ）が正方向にシフトした。これは、ＡｌＯｘ膜又はＡｌ膜からなるキャップ膜３０４を設けることによりｅＷＦが増加したことを示している。また、膜厚が同じ場合、ｅＷＦの増加量はＡｌＯｘ膜の方がＡｌ膜よりも大きくなった。
【００３９】
一方、図２に示すようにキャップ膜３０４をＡｌＯｘ膜とした場合には、キャップ膜を形成していない場合と比べて蓄積容量が低下した。これは、ＥＯＴが増大していることを示している。一方、キャップ膜３０４をＡｌ膜とした場合には、蓄積容量はキャップ膜を形成していない場合とほぼ同じであった。
【００４０】
図３は、キャップ膜の膜厚とＥＯＴの増加量との関係を示している。ＡｌＯｘ膜の場合には、膜厚が厚くなるに従いＥＯＴの増加量が大きくなった。しかし、Ａｌ膜の場合には、膜厚が厚くなってもＥＯＴの値はほぼ一定であった。
【００４１】
図４（ａ）〜（ｃ）は、評価用半導体装置の断面を透過型電子顕微鏡（ＴＥＭ）により観察した結果を模式的に示している。（ａ）はキャップ膜に膜厚が０．５ｎｍのＡｌＯｘ膜を用いた場合を示し、（ｂ）はキャップ膜に膜厚が０．５ｎｍのＡｌ膜を用いた場合を示している。また、（ｃ）はＮチャネル側の断面を示している。図４に示すように、キャップ膜がＡｌ膜である場合の方がＡｌＯｘ膜である場合よりも界面シリコン酸化膜の膜厚が薄くなっていることが明らかとなった。これは、キャップ膜がＡｌＯｘ膜である場合には、余剰の酸素がキャップ膜の堆積直後又は堆積後の熱処理工程において、高誘電率膜及び界面シリコン酸化膜中に拡散し、界面シリコン酸化膜を増膜させていることを示している。一方、Ａｌ膜の場合には、余剰の酸素が拡散することがないため、界面シリコン酸化膜の増膜を抑えることができる。図４（ｃ）に示したＮチャネルの断面と比較すると、Ｎチャネル側の界面シリコン酸化膜の膜厚はキャップ膜がＡｌの場合の膜厚とほぼ同等になることが分かる。一方、キャップ膜にＡｌＯｘを用いた場合には、界面シリコン酸化膜の膜厚がＮチャネル側の界面シリコン酸化膜と比較して０．２ｎｍ以上厚くなることが分かった。
【００４２】
金属膜であるＡｌ膜は、酸化膜であるＡｌＯｘ膜と異なり希塩酸により容易に溶解除去することができる。図５は希塩酸による処理時間と高誘電率膜の上に形成したＡｌ系キャップ膜の残存量との関係を示している。キャップ膜の膜厚はＸ線光電子分光（ＸＰＳ）測定により求めた値である。図５に示すようにＡｌ膜の場合には、数十秒の処理を行うことによりほぼ完全にキャップ膜を除去することができる。しかし、ＡｌＯｘ膜の場合には、１０００秒程度処理を続けても０．１ｎｍ程度のＡｌＯｘ膜が残存した状態で飽和するという結果となった。
【００４３】
図６は、Ｎチャネル領域においてＡｌ又はＡｌＯｘからなるキャップ膜を除去した後に、高誘電率膜に残存するＡｌ量の深さ方向の分布を図示している。まず、Ｓｉ基板の上に、ＳｉＯ2からなる界面シリコン酸化膜、ＨｆＳｉＯＮからなる高誘電率膜及びキャップ膜を形成した後、希塩酸によりキャップ膜を除去し、ＴｉＮからなる電極膜を形成した。図６において、キャップ膜を膜厚が０．５ｎｍのＡｌＯｘ膜とした場合を破線で示し、キャップ膜を膜厚が１．０ｎｍのＡｌ膜とした場合を実線で示している。Ａｌ残存量の測定にはバックサイドからの二次イオン質量分析（ＳＩＭＳ）法を用いた。図６に示すように、キャップ膜をＡｌＯｘ膜とした場合には、塩酸系のＡｌ除去洗浄を行っても、高誘電率膜とＴｉＮ膜との界面において２×１０20原子／ｃｍ3程度のＡｌが残留している。一方、キャップ膜をＡｌ膜とした場合には、塩酸系のＡｌ除去洗浄を行った後の高誘電率膜バルク中におけるＡｌの残留量は、１×１０19原子／ｃｍ3以下となった。
【００４４】
ｎ型ＭＩＳトランジスタのゲート絶縁膜にＡｌが拡散してしまうと、ｅＷＦを低い側にシフトさせるＬａ等の効果が阻害されるおそれがある。図７はキャップ膜を除去した後に、高誘電率膜の上にＬａＯｘ膜を堆積し、ＴｉＮからなる電極膜を形成した場合のＬａＯｘ膜の膜厚とｅＷＦとの関係を示している。キャップ膜がＡｌＯｘ膜である場合においても、Ａｌ膜である場合においても、ＬａＯｘ膜の膜厚が厚くなるに従い、ｅＷＦが小さくなる傾向が認められた。しかし、これは、ＬａＯｘ膜を厚くすることにより高誘電率膜中に拡散するＬａの量が増大するためである。キャップ膜がＡｌＯｘ膜である場合には、Ａｌ膜である場合よりもｅＷＦが０．１５ｅＶから０．２ｅＶ程度高くなった。従って、キャップ膜がＡｌ膜である場合の方がＡｌＯｘ膜の場合よりも、同じｅＷＦを実現するために必要なＬａの濃度を低くすることができる。ゲート絶縁膜中におけるＬａ濃度を低くすることができれば、Ｎチャネル側のキャリアの移動度が上昇し、トランジスタの電流駆動力を向上させることが可能となるという利点が得られる。
【００４５】
ＡｌＯｘ膜に代えてＡｌ膜を用いることによりｐ型ＭＩＳトランジスタのＥＯＴの増加を抑えることができ且つｎ型ＭＩＳトランジスタの電流駆動力を向上できるという利点が得られる。しかし、ＡｌＯｘ膜と同等のｅＷＦを実現するためには、Ａｌ膜の膜厚をＡｌＯｘ膜よりも厚くする必要がある。Ａｌ膜の膜厚を厚くしなければならない理由は、Ａｌ膜の場合にはＡｌＯｘ膜よりもＴｉＮ膜中に拡散し易いためであると考えられる。つまり、Ａｌ膜を用いた場合には、Ａｌが高誘電率膜中だけでなくＴｉＮ膜中にも拡散する。このため、高誘電率膜中のＡｌ濃度が低下し、ｅＷＦのシフト量が小さくなると考えられる。
【００４６】
Ａｌ膜の膜厚を厚くしてもＥＯＴにはほとんど影響が生じない。このため、ＥＯＴに関しては、ＡｌのＴｉＮ膜への拡散が生じても大きな問題はない。しかし、ＡｌのＴｉＮ膜への拡散はアニール特性に起因して、面内において常に一定となるとは限らない。このため、ハードマスク除去後のＡｌの残留膜厚にばらつきが生じ、ｅＷＦにばらつきが生じるおそれがある。従って、ＡｌのＴｉＮ膜への拡散を抑える必要がある。
【００４７】
ＡｌのＴｉＮ膜への拡散を抑えるためには、Ａｌ膜とＴｉＮ膜との間に、拡散防止膜を形成すればよい。拡散防止膜は、化学的に安定な膜であればよいが、相補型トランジスタを形成するためには、除去が容易な膜である必要がある。このため、拡散防止膜として窒化アルミニウム（ＡｌＮ）膜を用いることが好ましい。
【００４８】
図８（ａ）〜（ｃ）は、ＴｉＮ膜とＡｌ膜との界面におけるＴｉ及びＡｌのプロファイルを示している。（ａ）は、ＴｉＮ膜の上にＡｌ膜を積層した直後のプロファイルを示し、（ｂ）は８００℃の熱処理を行った後のプロファイルを示し、（ｃ）はＴｉＮ膜とＡｌ膜との間にＡｌＮ膜を挿入した場合における、８００℃の熱処理を行った後のプロファイルを示している。図８（ｂ）に示すようにＡｌＮ膜がない場合には、熱処理を行った後ＡｌはＴｉＮ膜中に深く拡散している。しかし、図８（ｃ）に示すようにＡｌＮ膜を挿入した場合には熱処理をした後においてもＴｉＮ膜中へのＡｌの拡散が抑えられている。
【００４９】
ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとを形成し相補型ＭＩＳトランジスタを形成する場合には、ｐ型ＭＩＳトランジスタのｅＷＦを増大させる効果を有する第１のキャップ膜を形成した後、ＴｉＮ等からなるハードマスクを形成することが一般的である。ハードマスクは、ｎ型ＭＩＳトランジスタのｅＷＦを低下させる効果を有する第２のキャップ膜中に含まれるＬａ等が、ｐ型ＭＩＳトランジスタのゲート絶縁膜中に拡散することを防止するために形成する。このため、第２のキャップ膜を拡散させた後、ハードマスクの少なくとも一部を除去することが一般的である。また、ハードマスクをすべて除去することも行われる。Ａｌ膜とＡｌＮ膜とはエッチレートが異なるため、Ａｌ膜とＡｌＮ膜との界面においてエッチングを容易に停止させることができる。従って、ＡｌＮからなる拡散防止膜を、Ａｌからなる第１のキャップ膜とＴｉＮからなるハードマスクとの間に形成した場合には、ハードマスクの除去が容易となるという利点も得られる。
【００５０】
このように、ｐ型ＭＩＳトランジスタのキャップ膜としてＡｌＯｘ膜に代えてＡｌ膜を用い、さらにＡｌＮからなる拡散防止膜を設けることにより、ｐ型ＭＩＳトランジスタのＥＯＴを増大させることなくｅＷＦを増大させることができる。また、ＡｌのＴｉＮへの拡散を阻止することにより、Ａｌの拡散量及びハードマスク除去後のＡｌ残留量のばらつきを抑制できる。これにより、ｅＷＦシフト量のばらつきを抑えることができる。さらに、ｎ型ＭＩＳトランジスタの高誘電率膜中のＡｌ残存量を従来のキャップ膜としてＡｌＯｘを用いた場合と比べて大幅に減らすことができる。その結果、ｎ型ＭＩＳトランジスタ特性の劣化を抑制することが可能となる。以下に、実施形態を用いてさらに詳細に説明する。
【００５１】
（第１の実施形態）
図９は、第１の実施形態に係る半導体装置の断面構成を示している。シリコン（Ｓｉ）基板等の半導体基板１０１には、ｐ型ＭＩＳトランジスタが形成されたｐ型半導体領域１０Ａ及びｎ型ＭＩＳトランジスタが形成されたｎ型半導体領域１０Ｂが形成されている。ｐ型半導体領域１０Ａは、素子分離領域１０２により分離されたｎウェル１０３を有し、ｎ型半導体領域１０Ｂは、素子分離領域１０２により分離されたｐウェル１０４を有している。素子分離領域１０２は、ＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法等とすればよい。
【００５２】
ｎウェル１０３の上には、ｐ型ゲートスタックが形成されている。ｐ型ゲートスタックは順次形成された、シリコン酸膜（ＳｉＯ2膜）又は酸窒化シリコン膜（ＳｉＯＮ膜）等からなる界面シリコン酸化膜１０５と、高誘電率膜である第１のゲート絶縁膜１０６Ａと、Ａｌ膜である第１のキャップ膜１０７と、ＡｌＮ膜である拡散防止膜１１７と、第１のゲート電極１１９Ａとを有している。ｐウェル１０４の上には、ｎ型ゲートスタックが形成されている。ｎ型ゲートスタックは順次形成された、界面シリコン酸化膜１０５と、Ｌａ等の元素を含む高誘電率膜である第２のゲート絶縁膜１０６Ｂと、第２のゲート電極１１９Ｂとを有している。
【００５３】
高誘電率膜は、ハフニウムシリケート（ＨｆＳｉＯ）膜、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜、酸化ハフニウム（ＨｆＯ）膜又はジルコン酸ハフニウム（ＨｆＺｒＯ）膜等のＨｆ及びＯを含む絶縁膜又は酸化ジルコニウム（ＺｒＯ）等のジルコニウムを含む絶縁膜であればよい。第１のゲート絶縁膜１０６ＡにはｅＷＦを増大させる効果を有するＡｌが含まれ、第１のゲート絶縁膜１０６Ａの上部におけるＡｌの面密度は、１×１０15ｃｍ-2以上である。第２のゲート絶縁膜１０６Ｂには、Ａｌは実質的に含まれておらず、第２のゲート絶縁膜１０６Ｂの上部におけるＡｌの面密度は１×１０12ｃｍ-2以下である。また、第２のゲート絶縁膜１０６ＢにはｅＷＦを低下させる効果を有するＬａが含まれている。一方、第１のゲート絶縁膜１０６ＡにはＬａは実質的に含まれていない。なお、第２のゲート絶縁膜１０６Ｂは、Ｌａに代えてマグネシウム（Ｍｇ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）若しくはガドリニウム（Ｇｄ）等を含んでいてもよい。
【００５４】
第１のゲート電極１１９Ａは、ＴｉＮからなるハードマスク１０８と、ＴｉＮからなる第１の電極膜１１０と、ポリシリコンからなる第２の電極膜１１１との積層膜である、第２のゲート電極１１９Ｂは、ＴｉＮからなる第１の電極膜１１０と、ポリシリコンからなる第２の電極膜１１１との積層膜である。第１のゲート電極１１９Ａはハードマスク１０８を含むため、第２のゲート電極１１９Ｂよりも厚い。このため、ｅＷＦをより大きくすることができる。但し、第１のゲート電極１１９Ａはハードマスク１０８を含まない構成であってもよい。また、ハードマスク１０８及び第１の電極膜１１０は、ＴｉＮに代えて窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）又は窒化ハフニウム（ＨｆＮ）等であってもよい。
【００５５】
ｐ型ゲートスタックが、拡散防止膜１１７及び第１のキャップ膜１０７を有している構成を示した。しかし、拡散防止膜１１７は除去されていてもよい。また、第１のキャップ膜１０７は拡散して第１のゲート絶縁膜１０６Ａと一体となっていてもよい。ｎ型ゲートスタックは、ｅＷＦを低下させる効果を有する元素を含む第２のキャップ膜を有していてもよい。
【００５６】
ｐ型ゲートスタック及びｎ型ゲートスタックの側面には、サイドウォール１１３が形成されている。ｎウェル１０３におけるｐ型ゲートスタックの両側方にはｐ型エクステンション拡散層１１５Ａが形成され、ｐ型エクステンション拡散層１１５Ａの外側方にはｐ型ソースドレイン拡散層１１６Ａが形成されている。ｐウェル１０４におけるｎ型ゲートスタックの両側方にはｎ型エクステンション拡散層１１５Ｂが形成されｎ型エクステンション拡散層１１５Ｂの外側方にはｎ型ソースドレイン拡散層１１６Ｂが形成されている。第１のゲート電極１１９Ａ、第２のゲート電極１１９Ｂ、ｐ型ソースドレイン拡散層１１６Ａ及びｎ型ソースドレイン拡散層１１６Ｂの上部にはシリサイド層１１４が形成されている。ｐ型ゲートスタック及びｎ型ゲートスタックを覆うように層間絶縁膜１２１が形成され、層間絶縁膜１２１には、シリサイド層１１４と接続されたコンタクトプラグ１２２が形成されている。
【００５７】
図１０〜図１２は、第１の実施形態に係る半導体装置の製造方法を工程順に示している。まず、図１０（ａ）に示すように、半導体基板１０１に素子分離領域１０２により互いに分離されたｐ型ＭＩＳトランジスタを形成するｐ型半導体領域１０Ａ及びｎ型ＭＩＳトランジスタを形成するｎ型半導体領域１０Ｂを形成する。半導体基板１０１は例えばＳｉ基板とすればよい。ｐ型半導体領域１０Ａにはｎウェル１０３が形成され、ｎ型半導体領域１０Ｂにはｐウェル１０４が形成されている。素子分離領域１０２は、ＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法等により形成すればよい。
【００５８】
次に、図１０（ｂ）に示すように、半導体基板１０１上の全面に、界面シリコン酸化膜１０５を形成する。界面シリコン酸化膜１０５は、シリコン酸化膜（ＳｉＯ2膜）又は酸窒化シリコン膜（ＳｉＯＮ膜）等とすればよい。詳細には、光学膜厚が０．５ｎｍ程度のケミカル酸化膜と、膜厚が０．５ｎｍ〜１．５ｎｍ程度のラジカル酸化膜とすればよい。ケミカル酸化膜は、塩酸及び過酸化水素混合溶液により半導体基板１０１を処理することにより形成すればよい。ラジカル酸化膜は、Ｈ2及びＮ2Ｏ混合ガス雰囲気で６００℃〜８５０℃程度の熱処理を行うことにより形成すればよい。
【００５９】
続いて、界面シリコン酸化膜１０５の上に、高誘電率膜１０６を形成する。高誘電率膜１０６は、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＯ膜又はＨｆＺｒＯ等のＨｆ系の絶縁膜とすればよい。高誘電率膜１０６は例えば原子層堆積法（ＡＬＤ法）により形成すればよい。この場合、HfCl4（四塩化ハフニウム）等の無機系原料又はHf[N(C2H5)CH3]4（テトラキス（エチルメチルアミノ）ハフニウム）等のＨｆを含む有機系材料と、ＳｉＨ4等のＳｉを含むガス又はSiH[N(CH3)2]3（トリス（ジメチルアミノ）シラン）等のＳｉを含む有機系材料とを原料として形成すればよい。３００℃〜６００℃程度の成膜温度において、短時間交互に堆積を行い、余剰原料のパージを行いながら、酸素（Ｏ2）、オゾン（Ｏ3）又は水蒸気（Ｈ2Ｏ）等を用いて酸化すればよい。
【００６０】
高誘電率膜１０６の膜厚は、ＥＯＴが１．０ｎｍ〜１．５ｎｍ程度の範囲を実現しようとする場合には、ラジカル酸化膜と合わせた物理膜厚を２ｎｍ〜３．５ｎｍ程度とすればよい。なお、高誘電率膜１０６はＨｆ系以外に酸化ジルコニウム（ＺｒＯ）等のジルコニウム系の膜としてもよい。Ｚｒ系の膜とする場合には、無機系原料であるZrCl4（四塩化ジルコニウム）又は有機系原料であるZr[N(C2H5)CH3]4（テトラキス（エチルメチルアミノ）ジルコニウム）等を用いてＨｆ系の膜と同様の成膜方法により形成したり、Ｚｒの導入を行ったりすればよい。
【００６１】
続いて、高誘電率膜１０６の結晶化を防止するために、高誘電率膜１０６に対してプラズマ窒化処理を行うことも可能である。プラズマ窒化処理における窒素の導入量が多すぎる場合には、トランジスタ界面特性の劣化と共にＢＴＩ特性を劣化させるおそれがある。また、高誘電率膜中において窒素元素が正の固定電荷を持ち、窒素導入量を増加させると仕事関数が低下するため、窒素の導入量は１０原子％程度以下とすることが好ましい。
【００６２】
この後、高誘電率膜１０６に対して、酸素又は窒素雰囲気において熱処理を行うことも可能である。これにより高誘電率膜１０６中の不純物の除去及び欠陥の修復ができる。また、界面シリコン酸化膜１０５との密着性を向上させることができる。
【００６３】
続いて、高誘電率膜１０６の上に、アルミニウム（Ａｌ）からなる第１のキャップ膜１０７を形成する。第１のキャップ膜１０７は物理気相堆積（ＰＶＤ）法により形成すればよい。詳細には、アルミニウムターゲットを用いて、希ガス雰囲気におけるスパッタ放電にて、物理膜厚が０．３ｎｍ〜２ｎｍ程度となるように成膜を行う。続いて、窒化アルミニウム（ＡｌＮ）からなる拡散防止膜１１７を形成する。拡散防止膜１１７の膜厚は１ｎｍ〜５ｎｍ程度とすればよい。拡散防止膜１１７を形成する際には、窒素雰囲気においてＡｌターゲットを用いたＰＶＤ法により形成することが可能である。その後、ＴｉＮからなるハードマスク１０８を形成する。形成したハードマスク１０８の膜厚は第２のキャップ膜拡散侵入深さに応じて決定すればよい。第２のキャップ膜をＬａＯｘとする場合には、Ｌａの拡散侵入深さが４ｎｍ程度となるため、６ｎｍ〜１５ｎｍ程度とすればよい。
【００６４】
第１のキャップ膜１０７、拡散防止膜１１７及びハードマスク１０８は、ＰＶＤ法により連続して成膜することが好ましい。ハードマスク１０８を形成する前に大気開放を行った場合、Ａｌの酸化が進行し、ｐ型ＭＩＳトランジスタのＥＯＴ及びｅＷＦがばらつくおそれがある。また、Ａｌの除去性が低下しｎ型ＭＩＳトランジスタの特性が劣化するおそれがある。なお、ＰＶＤ法に代えて、ＡＬＤ法又は化学気相堆積（ＣＶＤ）法等により形成してもよい。ＡＬＤ法を用いることにより、膜厚及び不純物含有量の制御性を向上できるのみならず、プロセスの低温化が可能となる等の利点が得られる。
【００６５】
次に、図１０（ｃ）に示すように、ハードマスク１０８、拡散防止膜１１７及び第１のキャップ膜１０７におけるｎ型半導体領域１０Ｂに形成された部分を、リソグラフィ及びエッチング技術を用いて選択的に除去する。エッチングの条件は、高誘電率膜１０６がダメージを受けないように設定する。具体的には、塩酸、塩酸と過酸化水素水との混合溶液（ＨＰＭ）又は硫酸と過酸化水素水との混合溶液（ＳＰＭ）を用いればよい。塩酸の場合、濃度を１／１００〜１／１０００程度とすればよい。ＨＰＭ又はＳＰＭの場合、濃度を、１／１００〜１／１０００程度とすればよい。Ａｌ膜は、ＡｌＯｘ膜よりも除去性に優れており洗浄負荷を低減できるため、高誘電率膜１０６へのダメージをより低減できるという利点も有する。
【００６６】
なお、先に述べた高誘電率膜１０６へのプラズマ窒化処理をこの段階において、行うことも可能である。Ｐチャネル側に窒素が混入すると、界面特性及びＢＩＴ特性の劣化が誘引される。しかしこの段階においては、Ｐチャネル側がＴｉＮ／ＡｌＮによりマスクされているため、Ｐチャネル側への窒素の混入を阻止し、Ｎチャネルのみ選択的に窒化させることが可能となる。
【００６７】
次に、図１０（ｄ）に示すように、Ｌａを含む第２のキャップ膜１０９を形成する。第２のキャップ膜はスパッタ法又はＡＬＤ法を用いて形成すればよい。スパッタ法を用いる場合には、ランタンからなるターゲットを用い、Ａｒガスを用いた直流放電により形成すれば、Ｌａ膜が形成できる。また、酸素ガスを用いた反応性スパッタによって酸化ランタン（ＬａＯｘ）膜を形成することができる。ＬａＯｘからなるターゲットを用いたＲＦスパッタによってＬａＯｘ膜を形成してもよい。また、Ｌａを含む有機材料を気化させ、堆積した後、パージ処理、酸化処理及び有機物除去処理を順に行って、いわゆるＡＬＤ法によりＬａＯｘ膜を形成してもよい。
【００６８】
以下に、ＲＦスパッタを用いて第２のキャップ膜１０９としてＬａＯｘ膜を形成する場合の具体的な条件を説明する。高誘電率膜へのダメージを抑制するため、ＲＦパワーを３００Ｗ〜８００Ｗ程度、放電圧力を０．１Ｔｏｒｒ程度、自己バイアス電圧を１００Ｖ程度とすることが好ましい。これにより成膜レートを１ｎｍあたり４０秒〜１００秒程度に制御することができる。このようにして、膜厚が０．１ｎｍ〜２ｎｍ程度の第２のキャップ膜１０９を形成する。
【００６９】
この後、熱処理を行うことにより、ｎ型半導体領域１０Ｂには、第２のキャップ膜１０９に含まれるＬａが拡散したＬａ拡散高誘電率膜１０６ｂが形成される。また、ｐ型半導体領域１０Ａにおいては、Ｌａがハードマスク１０８中に拡散し、Ｌａ拡散領域１０８ａが形成される。熱処理は窒素雰囲気において６００℃〜８５０℃程度の温度で行えばよい。熱処理時間は雰囲気の圧力、熱処理方法に依存するが、常圧で急速熱処理法を用いた場合は５秒〜１２０秒程度、減圧下で抵抗加熱ヒータを用いた場合は１分〜１０分程度であれば特性を劣化させないことを確認している。
【００７０】
図１１（ａ）に示すように、高誘電率膜１０６及びハードマスク１０８の上に残存する未反応の第２のキャップ膜１０９を除去する。未反応の第２のキャップ膜１０９の除去は行わなくてもよいが、未反応の第２のキャップ膜１０９を除去することにより、ｎ型ＭＩＳトランジスタにおいて過剰なＬａによる耐圧及び信頼性の低下を抑えることができる。また、ｐ型トランジスタにおいてゲートエッチング時のエッチストップ及び界面抵抗の上昇によるデバイスの遅延を抑えることができる。
【００７１】
未反応の第２のキャップ膜１０９を洗浄除去する際は、ｎ型半導体領域１０Ｂにおける高誘電率膜１０６にダメージを与えないような条件で行う。具体的には、塩酸、塩酸過酸化水素（ＨＰＭ）又は硫酸過酸化水素（ＳＰＭ）を用いればよい。塩酸の場合、濃度を１／１００〜１／１０００程度とすればよい。ＨＰＭ又はＳＰＭの場合、濃度を、１／１００〜１／１０００程度とすればよい。
【００７２】
また、ハードマスク１０８の上部に形成されたＬａ拡散領域１０８ａも除去することが好ましい。第２のキャップ膜１０９をＬａＯｘとした場合には、Ｌａ拡散領域１０８ａは、酸素を吸収している。このため、第２のキャップ膜１０９を残存させた場合には酸素の供給源となり、後の工程において界面増膜等の原因となるおそれがある。ハードマスク１０８中へのＬａの拡散長は熱処理温度に依存し、８００℃の場合には３ｎｍ程度となることが明らかとなっている。従って、第２のキャップ膜１０９を除去する際に、ハードマスク１０８の表面を３ｎｍ以上除去することが好ましく、オーバーエッチを含め５ｎｍ程度除去することがさらに好ましい。また、ハードマスク１０８を完全に除去してもよい。但し、ハードマスク１０８を残存させ、ｐ型ＭＩＳトランジスタのゲート電極の一部とすれば、ｐ型ＭＩＳトランジスタのゲート電極の膜厚とｎ型ＭＩＳトランジスタのゲート電極の膜厚とに差を設けることができ、ｅＷＦを制御することが可能となる。
【００７３】
また、ハードマスク１０８を完全に除去する場合に、拡散防止膜１１７の一部が除去されても問題ない。また、拡散防止膜１１７を完全に除去してもよい。但し、拡散防止膜１１７を完全に除去する場合には、拡散防止膜１１７を除去する前に第１のキャップ膜１０７を高誘電率膜中に十分拡散させることが好ましい。
【００７４】
次に、図１１（ｂ）に示すように、半導体基板１０１の全面に、ＴｉＮからなる第１の電極膜１１０を形成する。第１の電極膜１１０は、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法により形成すればよい。第１の電極膜１１０の膜厚は、ゲート電極の仕事関数に影響を与える。従って、第１の電極膜１１０の膜厚は４ｎｍ〜２０ｎｍ程度とすればよい。
【００７５】
次に、図１１（ｂ）に示すように、膜厚が８０ｎｍ〜１５０ｎｍのリンがドーピングされたポリシリコンからなる第２の電極膜１１１を堆積する。リンの濃度は１×１０14〜２×１０15／ｃｍ2程度とすればよい。また、ノンドープのポリシリコン膜を形成した後、砒素等を注入してもよい。
【００７６】
次に、図１２（ａ）に示すように、リソグラフィ及びエッチング技術を用いて、ｐ型半導体領域１０Ａにおいて、第２の電極膜１１１、第１の電極膜１１０、ハードマスク１０８、高誘電率膜１０６及び界面シリコン酸化膜１０５をエッチングしてｐ型ゲートスタックを形成する。ｐ型ゲートスタックは、第２の電極膜１１１、第１の電極膜１１０及びハードマスク１０８を含む第１のゲート電極１１９Ａと、Ａｌが拡散した高誘電率膜からなる第１のゲート絶縁膜１０６Ａとを有する。また、ｎ型半導体領域１０Ｂにおいて、第２の電極膜１１１、第１の電極膜１１０、Ｌａ拡散高誘電率膜１０６ｂ及び界面シリコン酸化膜１０５をエッチングしてｎ型ゲートスタックを形成する。ｎ型ゲートスタックは、第２の電極膜１１１及び第１の電極膜１１０を含む第２のゲート電極１１９Ｂと、Ｌａが拡散した高誘電率膜からなる第２のゲート絶縁膜１０６Ｂとを有する。
【００７７】
次に、図１２（ｂ）に示すように、公知の方法により、ｎウェル１０３及びｐウェル１０４に接合深さが比較的浅いｐ型エクステンション拡散層１１５Ａ及びｎ型エクステンション拡散層１１５Ｂをそれぞれ形成する。続いて、ｐ型ゲートスタック及びｎ型ゲートスタックの側面にサイドウォール１１３を形成する。この後、ｎウェル１０３及びｐウェル１０４に接合深さがエクステンション拡散層よりも深いｐ型ソースドレイン拡散層１１６Ａ及びｎ型ソースドレイン拡散層１１６Ｂをそれぞれ形成する。さらに、シリサイド層１１４を形成する。
【００７８】
次に、図１２（ｃ）に示すように、公知の方法により、半導体基板１０１の上に、ｐ型ゲートスタック及びｎ型ゲートスタックを覆うように、例えばＳｉＯ2膜からなる層間絶縁膜１２１を形成する。続いて、層間絶縁膜１２１を貫通してシリサイド層１１４に到達するタングステン等からなるコンタクトプラグ１２２を形成する。その後、必要に応じて配線等（図示せず）を形成する。
【００７９】
本実施形態においては、Ａｌからなる第１のキャップ膜１０７を拡散させるための熱処理工程は特に設けなかった。しかし、第２のキャップ膜１０９を拡散させる熱処理工程及びその後の熱処理工程において、第１のキャップ膜１０７の拡散が生じる。また、これらの熱処理工程とは別に、Ａｌ拡散工程を設けてもよい。Ａｌ拡散工程を行わない場合には、図１３において破線で示すように、高誘電率膜の上部にＡｌ濃度が高い部分が生じる。一方、Ａｌ拡散工程を行うことにより、図１３において実線で示すように、高誘電率膜中へのＡｌの拡散が促進され、高誘電率膜中のＡｌ濃度はさらに均一となる。Ａｌを高誘電率膜中に十分拡散させ、ＡｌとＨｆとの強固な結合を形成することにより、ｅＷＦを増大させる効果がより大きくなり、ゲートリーク電流（Ｊｇ）を低減させたり、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等の信頼性を向上させたりする効果が得られる。
【００８０】
Ａｌ拡散工程である熱処理は、第１のキャップ膜１０７を形成した後で且つゲートスタックを形成する前であればいつ行ってもよい。しかし、熱処理によりｎ型半導体領域１０Ｂにおいて第１のキャップ膜１０７の除去性が低下するおそれがある。このため、ｎ型半導体領域１０Ｂにおいて第１のキャップ膜１０７を除去した後にＡｌ拡散工程を行うことが好ましい。また、第２のキャップ膜１０９を拡散するための熱処理を行った後、又はその後のハードマスク１０８の除去後に、Ａｌ拡散工程を実施してもよい。但し、拡散防止膜１１７を除去した後にＡｌ拡散工程を行うと、ＴｉＮからなる第１の電極膜中にＡｌが拡散するおそれがある。従って、拡散防止膜１１７を除去する前にＡｌ拡散工程を行うことが好ましい。
【００８１】
第１のキャップ膜中のＡｌが高誘電率膜中に拡散しＨｆとＡｌとが結合した後は、ＡｌのＴｉＮ膜中への拡散はほとんど生じない。従って、第２のキャップ膜１０９を拡散するための熱処理を行った後であれば、拡散防止膜１１７を除去しても問題ない。
【００８２】
また、Ａｌ拡散工程は、Ａｌの酸化を抑えるため不活性ガス雰囲気において行うことが好ましい。処理温度は８００℃以上で行えばよいが、温度が高すぎると高誘電率膜の酸化及び結晶化が進行するため１０００℃以下とすることが好ましい。
【００８３】
図１４は、第１のキャップ膜を膜厚が１ｎｍのＡｌ膜とした場合と、膜厚が０．５ｎｍのＡｌＯｘ膜とした場合のＥＯＴ及びｅＷＦの分布を示している。第１のキャップ膜に膜厚が１ｎｍのＡｌ膜を用いた場合には、膜厚が０．５ｎｍのＡｌＯｘ膜を用いた場合と比べてｐ型ＭＩＳトランジスタのｅＷＦを低下させることなく、ＥＯＴを０．２ｎｍ程度小さくすることができる。また、キャップ膜を形成していない場合のＥＯＴとの差は０．２ｎｍ以下となる。従って、ｎ型ＭＩＳトランジスタの第２のゲート絶縁膜のＥＯＴと、ｐ型ＭＩＳトランジスタの第１のゲート絶縁膜とＥＯＴとの差は０．２ｎｍ以下となる。
【００８４】
また、第１のキャップ膜をＡｌ膜とすることにより、第２のキャップ膜の材料であるＬａＯｘをゲート絶縁膜中に熱拡散するための熱処理の温度を低くすることが可能となる。図１５は、第２のキャップ膜を拡散するための熱処理の温度と、ｎ型ＭＩＳトランジスタのｅＷＦ及びＥＯＴの関係を示している。図１５に示すように、熱処理温度が高いほどｅＷＦの値を低くすることができる。ｎ型ＭＩＳトランジスタのｅＷＦの値は、４．１ｅＶ程度であればよい。第１のキャップ膜をＡｌＯｘ膜とした場合には、塩酸系の溶液による除去性が劣るため、高誘電率膜中にＡｌが残存する。このため、残存したＡｌがｅＷＦへ及ぼす影響を打ち消し且つ必要なｅＷＦを得るためには、８５０℃程度の高温で熱処理を行い、Ｌａ拡散量を増加させる必要がある。しかし、第１のキャップ膜をＡｌ膜とした場合には、図１５に示すように熱処理温度を７００℃〜７５０℃と低温化することができる。図１５に示すように、第１のキャップ膜がＡｌ膜の場合には、ＡｌＯｘ膜の場合と異なり、熱処理温度が低い方がＥＯＴを小さくできるという効果も得られる。また、熱処理温度を低くすることにより、図１６に示すように熱処理温度を低くした場合には、半導体基板との界面近傍におけるＬａの濃度を低くすることができ、界面特性を向上させることができる。界面特性の向上に伴い、ｎ型ＭＩＳトランジスタの移動度及び電流駆動力をさらに向上させることも可能となる。ｎ型ＭＩＳトランジスタにおいて界面シリコン酸化膜と半導体基板との界面におけるＬａの濃度は１．５原子％以下程度とすることが好ましい。
【００８５】
また、第２のキャップ膜を拡散するための熱処理の温度を低くすることによりｐ型ＭＩＳトランジスタの特性をさらに向上させることも可能となる。図１７は第２のキャップ膜を拡散するための熱処理の温度と、ｐ型ＭＩＳトランジスタのｅＷＦ及びＥＯＴとの関係を示している。第１のキャップ膜がＡｌ膜である場合には、第２のキャップ膜を拡散するための熱処理の温度を低くしてもｐ型ＭＩＳトランジスタのｅＷＦを劣化させることなくＥＯＴを小さくすることができる。
【００８６】
第２のキャップ膜は、ｎＭＩＳトランジスタのｅＷＦを低下させる効果を有する元素を含んでいればよく、Ｌａに代えてガドリニウム（Ｇｄ）等の他のランタノイド又はその酸化膜としてもよい。また、イットリウム（Ｙ）若しくはマグネシウム（Ｍｇ）又はこれらの酸化膜等としてもよい。
【００８７】
第１の電極膜は、ＴｉＮに代えて窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）又は窒化ハフニウム（ＨｆＮ）等としてもよい。
【００８８】
（第２の実施形態）
図１８は第２の実施形態に係る半導体装置の断面構成を示している。図１８において図９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８９】
本実施形態の半導体装置は、層間絶縁膜に形成された開口部に埋め込まれた立体型の第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａを有するｐ型ＭＩＳトランジスタと、立体型の第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ｂを有するｎ型ＭＩＳトランジスタとを備えている。
【００９０】
このような構成とすることにより、ソースドレイン拡散層等の不純物拡散層を形成した後に、ゲート絶縁膜を形成することが可能となる。従って、ゲート絶縁膜に熱が加わる工程を低減することができるので、後の熱工程による高誘電率膜及びゲート電極材料のミキシング、界面層の増膜並びに高誘電率膜中のＡｌプロファイル及びＬａプロファイルのブロード化による特性の劣化を抑制することが可能となる。
【００９１】
なお、図１８において、サイドウォール１１３と半導体基板１０１との間には、ＳｉＯ2からなる表面保護膜１３１が形成されている。ＳｉＮからなる層間絶縁膜１３６とサイドウォール１１３及び半導体基板１０１との間にはＳｉＯ2からなるエッチングストッパー膜１３５が形成されている。
【００９２】
図１９〜図２１は、第２の実施形態に係る半導体装置の製造方法を工程順に示している。まず、図１９（ａ）に示すように、ｐ型ＭＩＳトランジスタを形成するｐ型半導体領域１０Ａとｎ型ＭＩＳトランジスタを形成するｎ型半導体領域１０Ｂを有する半導体基板１０１に、素子分離領域１０２により互いに分離されたｎウェル１０３及びｐウェル１０４を形成する。
【００９３】
続いて、半導体基板１０１上の全面に膜厚が５ｎｍ程度のＳｉＯ2膜からなる表面保護膜１３１を形成する。表面保護膜１３１の上に、膜厚が１００ｎｍ程度のポリシリコン膜又はアモルファスシリコン膜からなるダミーゲート１３２を形成する。ダミーゲート１３２の膜厚は、後で形成するｐ型ゲート電極及びｎ型ゲート電極の高さを考慮して決定すればよい。ダミーゲート１３２をマスクとしたセルフアラインプロセスにより、ｎウェル１０３にｐ型エクステンション拡散層１１５Ａを形成し、ｐウェル１０４にｎ型エクステンション拡散層１１５Ｂを形成する。なお、ダミーゲート１３２に対してセルフアラインに、それぞれカウンター（逆極性）方向のイオン注入を行う、いわゆるハロー層の形成を行ってもよい。
【００９４】
次に、図１９（ｂ）に示すように、半導体基板１０１上の全面に膜厚が８ｎｍ〜２０ｎｍ程度の低温成膜シリコン窒化膜（ＳｉＮ膜）を形成する。続いて、エッチバックを行いｐ型ゲート電極のサイドウォール１１３及びｎ型ゲート電極のサイドウォール１１３を形成する。続いて、ｎウェル１０３にダミーゲート１３２及びサイドウォール１１３をマスクとしたセルフアラインプロセスによりイオン注入を行い、さらに熱処理を行うことによりｐ型ソースドレイン拡散層１１６Ａを形成する。同様に、ｐウェル１０４にダミーゲート１３２及びサイドウォール１１３をマスクとしたセルフアラインプロセスによりイオン注入を行い、さらに熱処理を行うことによりｎ型ソースドレイン拡散層１１６Ｂを形成する。続いて、表面保護膜１３１におけるｐ型ソースドレイン拡散層１１６Ａ及びｎ型ソースドレイン拡散層１１６Ｂの上に形成された部分を除去した後、ＳｉＯ2膜等からなるエッチングストッパー膜１３５を形成する。さらに、ＳｉＮ膜からなる層間絶縁膜１３６を形成する。
【００９５】
次に、図１９（ｃ）に示すように、化学的機械的研磨（ＣＭＰ）法を用いて、エッチングストッパー膜１３５が露出するまで層間絶縁膜１３６を研磨する。この後、エッチングストッパー膜１３５及びダミーゲート１３２を反応性イオンエッチング（ＲＩＥ）等により除去し、開口部１３６ａを形成する。この際に、表面保護膜１３１も除去し、ｎウェル１０３及びｐウェル１０４を露出させる。
【００９６】
次に、図２０（ａ）に示すように、低温酸化にて半導体基板１０１の開口部１３６ａから露出した部分に界面シリコン酸化膜１０５を形成し、続いてＡＬＤ法等により高誘電率膜１０６を形成する。この後、第１の実施形態と同様に高誘電率膜１０６に対してプラズマ窒化処理を行ってもよい。続いて、高誘電率膜１０６の上にＡｌからなる第１のキャップ膜１０７を形成し、第１のキャップ膜１０７の上にＡｌＮからなる拡散防止膜１１７を形成する。さらに、拡散防止膜１１７の上にＴｉＮからなるハードマスク１０８を形成する。
【００９７】
次に、図２０（ｂ）に示すように公知のリソグラフィ技術を用いて、ｐ型半導体領域１０Ａを覆うレジストマスク１３８を形成する。続いて、レジストマスク１３８をエッチングマスクとして、ハードマスク１０８、拡散防止膜１１７及び第１のキャップ膜１０７を選択的にエッチング除去する。エッチングの条件は高誘電率膜１０６にダメージが生じないように設定する。希塩酸、塩酸過酸化水素（ＨＰＭ）又は硫酸過酸化水素（ＳＰＭ）等を用いたウエットエッチングが好ましい。
【００９８】
次に、図２０（ｃ）に示すようにレジストマスク１３８の除去を行う。この後、第１の実施形態において説明したようにしてプラズマ窒化処理を行うことも可能である。続いて、ＬａＯ膜等のｅＷＦを低下させる効果を有する元素を含む第２のキャップ膜１０９を形成する。続いて、第２のキャップ膜１０９を拡散させるための熱処理を行う。熱処理は６００℃〜８５０℃程度の温度で行えばよい。但し、第１の実施形態において説明したように熱処理温度は低い方が好ましい。これにより、高誘電率膜１０６におけるｎ型半導体領域１０Ｂに形成された部分は、Ｌａ拡散高誘電率膜１０６ｂとなる。また、ハードマスク１０８の上部にはＬａを含むＬａ拡散領域１０８ａが形成される。
【００９９】
次に、図２１（ａ）に示すように、未反応の第２のキャップ膜１０９及びＬａ拡散領域１０８ａのエッチング除去を行う。第２のキャップ膜１０９及びＬａ拡散領域１０８ａの除去は、高誘電率膜１０６にダメージを与えないように条件を設定する。希塩酸、ＨＰＭ又はＳＰＭ等を用いたウエットエッチングが好ましい。
【０１００】
Ｌａ拡散領域１０８ａを除去する際に、Ｌａ拡散領域１０８ａ以外のハードマスク１０８の少なくとも一部を除去してもよい。また、ハードマスク１０８を完全に除去する場合には、拡散防止膜１１７の少なくとも一部を除去してもよい。但し、拡散防止膜１１７を完全に除去する場合には、拡散防止膜１１７を除去する前に第１のキャップ膜１０７を高誘電率膜１０６中に十分拡散させることが好ましい。
【０１０１】
次に、図２１（ｂ）に示すように、膜厚が１０ｎｍ〜２０ｎｍ程度のＴｉＮ膜からなる第１の電極膜１１０を形成する。第１の電極膜１１０の形成は、塩化チタン（ＴｉＣｌ4）及びアンモニア（ＮＨ3）を用いたＡＬＤ法により形成すればよい。成膜温度は４００℃〜６００℃程度とすればよい。第１の電極膜１１０はゲート電極の側壁に対する金属バリア膜としても機能する。このため、一般的に段差被覆性が高いＡＬＤ法により成膜することが好ましい。しかし、アスペクト比が大きくないため、スパッタ法により形成することも可能である。
【０１０２】
次に、開口部を埋めるように、タングステン（Ｗ）若しくは銅（Ｃｕ）又はこれらを含む合金等からなる第２の電極膜１３９を形成する。第２の電極膜１３９の形成には、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法又はめっき法等を用いればよい。続いて、水素雰囲気において３５０℃〜５００℃程度の温度でシンタリングを行ってもよい。その後、ＣＭＰ法等を用いて、層間絶縁膜１２１をストッパーとして用いて、第２の電極膜１３９、第１の電極膜１１０、拡散防止膜１１７、第１のキャップ膜１０７及び高誘電率膜１０６等における、開口部の外側に形成された部分を除去する。これにより、ｐ型半導体領域１０Ａには、Ａｌが拡散した高誘電率膜からなる第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａを有するｐ型ＭＩＳトランジスタが形成される。ｎ型半導体領域１０Ｂには、Ｌａが拡散した高誘電率膜からなる第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ｂを有するｎ型ＭＩＳトランジスタが形成される。この後、必要に応じてコンタクト及び配線等の形成を行えばよい。
【０１０３】
第２のキャップ膜は、ｎＭＩＳトランジスタのｅＷＦを低下させる効果を有する元素を含んでいればよく、Ｌａに代えてガドリニウム（Ｇｄ）等の他のランタノイド又はその酸化膜としてもよい。また、イットリウム（Ｙ）若しくはマグネシウム（Ｍｇ）又はこれらの酸化膜等としてもよい。
【０１０４】
第１の電極膜は、ＴｉＮに代えて窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）又は窒化ハフニウム（ＨｆＮ）等としてもよい。
【産業上の利用可能性】
【０１０５】
本発明に係る半導体装置及びその半導体装置の製造方法は、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上することができ、相補型ＭＩＳトランジスタを備えた半導体装置及びその製造方法等として有用である。
【符号の説明】
【０１０６】
１０Ａ ｐ型半導体領域
１０Ｂ ｎ型半導体領域
１０１ 半導体基板
１０２ 素子分離領域
１０３ ｎウェル
１０４ ｐウェル
１０５ 界面シリコン酸化膜
１０６ 高誘電率膜
１０６Ａ 第１のゲート絶縁膜
１０６Ｂ 第２のゲート絶縁膜
１０６ｂ Ｌａ拡散高誘電率膜
１０７ 第１のキャップ膜
１０８ ハードマスク
１０８ａ Ｌａ拡散領域
１０９ 第２のキャップ膜
１１０ 第１の電極膜
１１１ 第２の電極膜
１１３ サイドウォール
１１４ シリサイド層
１１５Ａ ｐ型エクステンション拡散層
１１５Ｂ ｎ型エクステンション拡散層
１１６Ａ ｐ型ソースドレイン拡散層
１１６Ｂ ｎ型ソースドレイン拡散層
１１７ 拡散防止膜
１１９Ａ 第１のゲート電極
１１９Ｂ 第２のゲート電極
１２１ 層間絶縁膜
１２２ コンタクトプラグ
１３１ 表面保護膜
１３２ ダミーゲート
１３５ エッチングストッパー膜
１３６ 層間絶縁膜
１３６ａ 開口部
１３８ レジストマスク
１３９ 第２の電極膜
３０１ 半導体基板
３０２ 界面シリコン酸化膜
３０３ 高誘電率膜
３０４ キャップ膜
３０５ 電極膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に相補型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３２ｎｍ世代の相補型金属絶縁膜半導体（ＣＭＩＳ）における消費電力の低減及び性能の向上のため、ゲート絶縁膜をさらに薄膜化することが求められている。従来のシリコン酸化膜系材料からなるゲート絶縁膜をさらに薄膜化すると、リーク電流の増大が許容範囲を超えてしまう。そのため、従来のシリコン酸化膜系材料と比べて高い比誘電率を有する高誘電率膜（ｈｉｇｈ−ｋ膜）をゲート絶縁膜に用いることが検討されている。ハフニウム（Ｈｆ）系の絶縁膜は、１０００℃以上の熱的安定性を有すると共に１３以上の比誘電率を有するため、高誘電率膜の候補として有望視されている。しかしながら、ゲート絶縁膜にハフニウムシリケート（ＨｆＳｉＯｘ）膜又はハフニウムオキサイド（ＨｆＯｘ）膜を用い且つゲート電極にポリシリコンを用いた構造の場合、空乏化による酸化膜換算膜厚（ＥＯＴ）の増加及びフェルミレベルピニングによるしきい値電圧の上昇が無視できない。これは、特にｐ型ＭＩＳトランジスタにおいて顕著な問題となる。
【０００３】
このため、ゲート電極としてポリシリコンの代わりに金属を用いたメタルゲート電極の利用が検討されている。バルクＣＭＩＳ向けに、メタルゲートを適用する場合、ｎ型ＭＩＳトランジスタにはシリコン（Ｓｉ）の伝導帯近傍の実効仕事関数（ｅＷＦ）を有する金属を用い、ｐ型ＭＩＳトランジスタにはＳｉの価電子帯近傍のｅＷＦを有する金属を用いればよい。具体的には、ｐ型ＭＩＳトランジスタにはｅＷＦが４．８ｅＶ以上となる金属を用い、ｎ型ＭＩＳトランジスタにはｅＷＦが４．３ｅＶ以下となる金属を用いることが好ましい。
【０００４】
金属材料とｅＷＦとの関係から、ｎ型ＭＩＳトランジスタの場合にはチタン（Ｔｉ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）といった金属材料が有望であり、ｐ型ＭＩＳトランジスタの場合には白金（Ｐｔ）、酸化ルテニウム（ＲｕＯ2）又は窒化チタン（ＴｉＮ）といった金属材料が有望である。従って、ＣＭＩＳトランジスタを形成する場合には、これらの材料を用いてデュアルメタルゲートプロセスを構築すればよい。しかし、ｐ型ＭＩＳトランジスタのゲート電極として有望なＰｔ及びＲｕＯ2等は、非常に加工が困難である。ｎ型ＭＩＳトランジスタ用のゲート電極として有望なＴｉ、Ｍｏ及びＴａ等の材料も加工が容易ではなく且つ高熱負荷時の不安定性等の問題も有している。このため、デュアルメタルゲートプロセスの構築は容易ではない。
【０００５】
そこで、窒化チタン（ＴｉＮ）等からなるメタルゲート電極をｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの双方に用いる方法が提案されている。例えば、ランタン（Ｌａ）、イットリウム（Ｙ）又はマグネシウム（Ｍｇ）等の金属からなるキャップ膜をメタルゲート電極とゲート絶縁膜との間に挿入することによりｎ型ＭＩＳトランジスタに適したｅＷＦを実現することができる。また、酸化アルミニウム（ＡｌＯｘ）からなるキャップ膜をメタルゲート電極とゲート絶縁膜との間に挿入することによりｐ型ＭＩＳトランジスタに適したｅＷＦを実現することができる（例えば、特許文献１を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３２９２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＡｌＯｘ膜をキャップ膜としてｐ型ＭＩＳトランジスタに適したｅＷＦを実現しようとすると、以下のような問題が生じることを本願発明者らは見出した。
【０００８】
まず、ゲート電極とゲート絶縁膜との間にＡｌＯｘ膜を挿入すると、ＥＯＴが増大し、ゲート容量が低下してしまうという問題があることを見出した。比誘電率が低いＡｌＯｘ膜を高誘電率膜の上に形成すると、高誘電率膜は相対的に低誘電率化する。また、ＡｌＯｘ膜中の余剰酸素成分が高誘電率膜中に拡散するため、後工程の熱処理において界面層の再酸化増膜が生じ、ＥＯＴが増大するということが明らかとなった。
【０００９】
ＥＯＴの増大を抑えるために、ＡｌＯｘを挿入する分だけ高誘電率膜の物理膜厚を薄くすることが考えられる。しかし、ｐ型ＭＩＳトランジスタの形成領域とｎ型ＭＩＳトランジスタの形成領域とに互いに膜厚が異なる高誘電率膜を形成しようとすると、工程が増加し、製造コストが上昇する。
【００１０】
さらに、ＡｌＯｘ膜をキャップ膜として用いた場合には、ｎ型ＭＩＳトランジスタの特性を悪化させるおそれがあることが本願発明者らにより明らかとなった。ＡｌＯｘ膜をｐ型ＭＩＳトランジスタのキャップ膜として用いる場合には、通常はｎ型ＭＩＳトランジスタの形成領域において、高誘電率膜の上に形成されたＡｌＯｘ膜を選択的に除去する必要がある。高誘電率膜にダメージを与えることなく、選択的にＡｌＯｘ膜を除去する方法として、塩酸−過酸化水素系の洗浄が知られている。しかし、高誘電率膜の上にＡｌＯｘ膜を形成すると、塩酸又は塩酸−過酸化水素系の薬剤では十分に除去することができない。
その理由は、ＡｌＯｘ膜が化学的に安定であり、これらの薬剤に対して除去耐性を持つためであると考えられる。また、ＡｌＯｘと高誘電率膜との反応及び化合による化学的な安定性の向上による薬剤除去性の低下も考えられる。高誘電率膜上のＡｌＯｘが容易に高誘電率膜と反応すること及び高誘電率膜中にＡｌが拡散することによりＨｆとＡｌとの結合が形成されることが、物理分析により明らかとなっている。このことからＨｆと結合したＡｌは化学的に安定となり、これらの薬剤により除去することができなくなると考えられる。
【００１１】
このため、ｎ型ＭＩＳトランジスタの形成領域にＡｌが残存してしまい、ｎ型ＭＩＳトランジスタのｅＷＦがシフトし、しきい値電圧が上昇してしまう。また、残存するＡｌの影響を抑えるためにＬａＯｘの導入量を多くすると、過剰なＬａによるＮチャネル側の移動度低下及びゲート容量の低下等が生じる。もちろんＬａＯｘ膜を先に形成することは可能であるが、その場合にはＰチャネル上のＬａＯｘ膜の除去性がＡｌの除去性と同様に問題となる。これにより、ｐ型ＭＩＳトランジスタの特性が悪化するため、根本的な解決策とはならない。
【００１２】
本願は、前記の問題を解決し、デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は半導体装置をアルミニウムからなるキャップ膜と、窒化アルミニウムからなる拡散防止膜を用いてｐ型ＭＩＳトランジスタの実効仕事関数を調整する構成とする。
【００１４】
具体的に、本発明に係る半導体装置は、ｐ型半導体領域及びｎ型半導体領域を有する半導体基板と、ｐ型半導体領域の上に形成された第１の界面層と、第１の界面層の上に形成され、アルミニウムを含む第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極と、ｎ型半導体領域の上に形成された第２の界面層と、第２の界面層の上に形成され、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、第１の界面シリコン酸化膜の膜厚と第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下である。
【００１５】
本発明の半導体装置は、１×１０20／ｃｍ3以上であり、第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、第１の界面シリコン酸化膜の膜厚と第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下である。このため、ｐ型ＭＩＳトランジスタに適したｅＷＦを実現すると共に、ＥＯＴを小さく抑えることができる。また、ｎ型ＭＩＳトランジスタのゲート絶縁膜にＡｌがほとんど含まれていないため、第２のゲート絶縁膜中における実効仕事関数を低下させる効果を有する元素の濃度を低く抑えることができる。従って、ｎ型ＭＩＳトランジスタの移動度及び駆動力を向上させることができる。
【００１６】
本発明の半導体装置において、第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、第１のゲート絶縁膜の下部におけるアルミニウムの濃度よりも高くてもよい。
【００１７】
本発明の半導体装置は、戦記第１のゲート絶縁膜と第１のゲート電極との間に形成されたアルミニウムからなる第１のキャップ膜をさらに備えていてもよい。
【００１８】
本発明の半導体装置は、第１のゲート絶縁膜と第１のゲート電極との間に形成された窒化アルミニウムからなる拡散防止膜をさらに備えていてもよい。このような構成とすることにより、Ａｌを高誘電率膜中に効率よく拡散させることが可能となる。
第１のゲート電極及び第２のゲート電極には、窒化チタン、窒化タンタル、窒化タンタルシリコン、窒化チタンアルミニウム又は窒化ハフニウムからなる膜を用いることができる。
【００１９】
本発明の半導体装置において、第２のゲート絶縁膜には、ランタン、イットリウム、マグネシウム又はガドリニウムを含む膜を用いることができる。
【００２０】
本発明の半導体装置において、第２のゲート絶縁膜は、ランタンを含み、第２の界面シリコン酸化膜と半導体基板との界面におけるランタンの濃度は１．５原子％以下としてもよい。
【００２１】
本発明の半導体装置において、高誘電率膜には、ハフニウムを含む膜又はジルコニウムを含む膜を用いることができる。
【００２２】
本発明の半導体装置は、半導体基板の上に形成された層間絶縁膜をさらに備え、層間絶縁膜は、ｐ型半導体領域を露出する第１の開口部と、ｎ型半導体領域を露出する第２の開口部とを有し、第１のゲート絶縁膜は、第１の開口部の側面及びｐ型半導体領域の第１の開口部から露出した部分を覆うように形成され、第２のゲート絶縁膜は、第２の開口部の側面及びｎ型半導体領域の第２の開口部から露出した部分を覆うように形成されている構成とすればよい。このような構成とすることにより、ソースドレインをゲート絶縁膜よりも先に形成できるため、ゲート絶縁膜を形成した後の熱処理工程を低減できる。
【００２３】
本発明に係る半導体装置の製造方法は、ｐ型半導体領域及びｎ型半導体領域を有する半導体基板の上に、界面シリコン酸化膜、高誘電率膜、アルミニウムからなる第１のキャップ膜、窒化アルミニウムからなる拡散防止膜及びハードマスクを順次形成する工程（ａ）と、工程（ａ）よりも後に、第１のキャップ膜、拡散防止膜及びハードマスクにおけるｎ型半導体領域の上に形成された部分を除去する工程（ｂ）と、工程（ｂ）よりも後に、半導体基板上に実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、熱処理を行う工程（ｄ）と、工程（ｄ）よりも後に、半導体基板上に電極膜を形成する工程（ｅ）と、工程（ｅ）よりも後に、電極膜、高誘電率膜及び界面シリコン酸化膜をパターニングすることにより、ｎ型半導体領域の上に第１の界面シリコン酸化膜、第１のゲート絶縁膜及び第１のゲート電極を形成し、ｐ型半導体領域の上に第２の界面シリコン酸化膜、第１のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする。
【００２４】
本発明の半導体装置の製造方法は、Ａｌからなる第１のキャップ膜の上にＡｌＮからなる拡散防止膜を形成する。このため、ハードマスクへのＡｌの拡散を抑えることができ、高誘電率膜中に効率よくＡｌを拡散させることが可能となる。また、第１のキャップ膜がＡｌであるため、界面シリコン酸化膜の増膜を抑えることができ、ＥＯＴを小さく保つことが可能となる。さらに、Ａｌは除去し易いためｎ型半導体領域に残存するＡｌを低減することができる。これにより、第２のゲート絶縁膜中における実効仕事関数を低下させる効果を有する元素の濃度を低く抑えることが可能となる。従って、ｎ型ＭＩＳトランジスタの移動度及び駆動力を向上させる効果も得られる。
【００２５】
本発明の半導体装置の製造方法において、第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、第１の界面シリコン酸化膜の膜厚と第２の界面シリコン酸化膜の膜厚との差は０．２ｍ以下とすればよい。
【００２６】
本発明の半導体装置の製造方法は、工程（ｂ）よりも後で且つ工程（ｅ）よりも前に、第１のキャップ膜に含まれるアルミニウムを拡散させるアルミニウム拡散工程（ｆ）をさらに備えていてもよい。
【００２７】
本発明の半導体装置の製造方法において、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第２のキャップ膜を除去する工程（ｈ）をさらに備えていてもよい。
【００２８】
本発明の半導体装置の製造方法は、工程（ｈ）よりも後で且つ工程（ｅ）よりも前に、ｐ型半導体領域においてハードマスクを除去する工程（ｉ）をさらに備えていてもよい。
【００２９】
本発明の半導体装置の製造方法は、工程（ｉ）よりも後で且つ工程（ｅ）よりも前に、ｐ型半導体領域において、拡散防止膜を除去する工程（ｊ）をさらに備えていてもよい。
【００３０】
本発明の半導体装置の製造方法において、第２のキャップ膜には、ランタン、イットリウム、マグネシウム又はガドリニウムを含む膜を用いることができる。
【００３１】
本発明の半導体装置の製造方法において、第２のキャップ膜は、ランタンを含み、工程（ｄ）では、８００℃以下の温度で熱処理を行えばよい。
【００３２】
本発明の半導体装置の製造方法において、高誘電率膜には、ハフニウムを含む膜又はジルコニウムを含む膜を用いることができる。
【００３３】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、ｐ型半導体領域にｐ型ソースドレイン拡散層を形成し、ｎ型半導体領域にｎ型ソースドレイン拡散層を形成する工程（ｉ）と、工程（ｉ）よりも後で且つ工程（ａ）よりも前に、ｐ型半導体領域を露出する第１の開口部及びｎ型半導体領域を露出する第２の開口部を有する層間絶縁膜を形成する工程（ｊ）とをさらに備え、工程（ａ）では、高誘電率膜を第１の開口部及び第２の開口部の側面並びにｐ型半導体領域の第１の開口部から露出した部分及びｎ型半導体領域の第２の開口部から露出した部分を覆うように形成してもよい。
【発明の効果】
【００３４】
本発明に係る半導体装置及びその半導体装置の製造方法によれば、デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できる。
【図面の簡単な説明】
【００３５】
【図１】評価用半導体装置を示す断面図である。
【図２】評価用半導体装置の容量と電圧との関係を示す特性図である。
【図３】キャップ膜の膜厚とＥＯＴとの関係を示す特性図である。
【図４】（ａ）〜（ｃ）は評価用半導体装置の断面であり、（ａ）はキャップ膜がＡｌＯｘ膜の場合におけるＰチャネル側の断面を示し、（ｂ）はキャップ膜がＡｌ膜の場合のＰチャネル側の断面を示し、（ｃ）はＮチャネル側の断面を示す。
【図５】塩酸による処理時間とキャップ膜の残存量との関係を示す特性図である。
【図６】キャップ膜を除去した後に高誘電率膜に含まれるアルミニウム濃度を測定した結果を示す特性図である。
【図７】キャップ膜の膜厚とｎ型ＭＩＳトランジスタのｅＷＦとの関係を示す特性図である。
【図８】（ａ）〜（ｃ）はＴｉＮ膜中へのＡｌ拡散を測定した結果であり、（ａ）は熱処理前の分布を示し、（ｂ）は８００℃で熱処理した後の分布を示し、（ｃ）はＡｌＮからなる拡散防止膜を形成した場合に８００℃で熱処理した後の分布を示す。
【図９】第１の実施形態に係る半導体装置を示す断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】ｐ型ＭＩＳトランジスタにおけるＡｌの垂直方向の分布を示す特性図である。
【図１４】ｐ型ＭＩＳトランジスタにおけるＥＯＴ及びｅＷＦの分布を示す特性図である。
【図１５】ｎ型ＭＩＳトランジスタにおける熱処理温度とｅＷＦ及びＥＯＴとの関係を示す特性図である。
【図１６】ｎ型ＭＩＳトランジスタにおけるＬａの深さ方向の分布を示す特性図である。
【図１７】ｐ型ＭＩＳトランジスタにおける熱処理温度とｅＷＦ及びＥＯＴとの関係を示す特性図である。
【図１８】第２の実施形態に係る半導体装置を示す断面図である。
【図１９】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００３６】
まず、ｐ型ＭＩＳトランジスタの酸化膜換算膜厚（ＥＯＴ）の増大を抑えつつ、ｐ型ＭＩＳトランジスタに適した実効仕事関数（ｅＷＦ）を実現できるようにする原理を説明する。
【００３７】
図１は、評価用半導体装置の断面構成を示している。評価用半導体装置は、シリコン基板である半導体基板３０１の上に順次形成された、金属−絶縁膜−半導体（ＭＩＳ）キャパシタであり、界面シリコン酸化膜３０２、高誘電率膜３０３、キャップ膜３０４及び電極膜３０５を有している。界面シリコン酸化膜３０２は、膜厚が１．２ｎｍ程度のＳｉＯ2膜である。高誘電率膜３０３は、膜厚が１．５ｎｍの窒素含有ハフニウムシリケート（ＨｆＳｉＯＮ）膜である。電極膜３０５は、膜厚が１５ｎｍのＴｉＮ膜である。
【００３８】
図２は、評価用半導体装置の容量−電圧（ＣＶ）特性を示している。図２において、印加する電圧の周波数は１００ｋＨｚとした。キャップ膜３０４として膜厚が０．５ｎｍのＡｌＯｘ膜又はＡｌ膜を設けた場合には、キャップ膜を形成していない場合よりもフラットバンド電圧（Ｖｆｂ）が正方向にシフトした。これは、ＡｌＯｘ膜又はＡｌ膜からなるキャップ膜３０４を設けることによりｅＷＦが増加したことを示している。また、膜厚が同じ場合、ｅＷＦの増加量はＡｌＯｘ膜の方がＡｌ膜よりも大きくなった。
【００３９】
一方、図２に示すようにキャップ膜３０４をＡｌＯｘ膜とした場合には、キャップ膜を形成していない場合と比べて蓄積容量が低下した。これは、ＥＯＴが増大していることを示している。一方、キャップ膜３０４をＡｌ膜とした場合には、蓄積容量はキャップ膜を形成していない場合とほぼ同じであった。
【００４０】
図３は、キャップ膜の膜厚とＥＯＴの増加量との関係を示している。ＡｌＯｘ膜の場合には、膜厚が厚くなるに従いＥＯＴの増加量が大きくなった。しかし、Ａｌ膜の場合には、膜厚が厚くなってもＥＯＴの値はほぼ一定であった。
【００４１】
図４（ａ）〜（ｃ）は、評価用半導体装置の断面を透過型電子顕微鏡（ＴＥＭ）により観察した結果を模式的に示している。（ａ）はキャップ膜に膜厚が０．５ｎｍのＡｌＯｘ膜を用いた場合を示し、（ｂ）はキャップ膜に膜厚が０．５ｎｍのＡｌ膜を用いた場合を示している。また、（ｃ）はＮチャネル側の断面を示している。図４に示すように、キャップ膜がＡｌ膜である場合の方がＡｌＯｘ膜である場合よりも界面シリコン酸化膜の膜厚が薄くなっていることが明らかとなった。これは、キャップ膜がＡｌＯｘ膜である場合には、余剰の酸素がキャップ膜の堆積直後又は堆積後の熱処理工程において、高誘電率膜及び界面シリコン酸化膜中に拡散し、界面シリコン酸化膜を増膜させていることを示している。一方、Ａｌ膜の場合には、余剰の酸素が拡散することがないため、界面シリコン酸化膜の増膜を抑えることができる。図４（ｃ）に示したＮチャネルの断面と比較すると、Ｎチャネル側の界面シリコン酸化膜の膜厚はキャップ膜がＡｌの場合の膜厚とほぼ同等になることが分かる。一方、キャップ膜にＡｌＯｘを用いた場合には、界面シリコン酸化膜の膜厚がＮチャネル側の界面シリコン酸化膜と比較して０．２ｎｍ以上厚くなることが分かった。
【００４２】
金属膜であるＡｌ膜は、酸化膜であるＡｌＯｘ膜と異なり希塩酸により容易に溶解除去することができる。図５は希塩酸による処理時間と高誘電率膜の上に形成したＡｌ系キャップ膜の残存量との関係を示している。キャップ膜の膜厚はＸ線光電子分光（ＸＰＳ）測定により求めた値である。図５に示すようにＡｌ膜の場合には、数十秒の処理を行うことによりほぼ完全にキャップ膜を除去することができる。しかし、ＡｌＯｘ膜の場合には、１０００秒程度処理を続けても０．１ｎｍ程度のＡｌＯｘ膜が残存した状態で飽和するという結果となった。
【００４３】
図６は、Ｎチャネル領域においてＡｌ又はＡｌＯｘからなるキャップ膜を除去した後に、高誘電率膜に残存するＡｌ量の深さ方向の分布を図示している。まず、Ｓｉ基板の上に、ＳｉＯ2からなる界面シリコン酸化膜、ＨｆＳｉＯＮからなる高誘電率膜及びキャップ膜を形成した後、希塩酸によりキャップ膜を除去し、ＴｉＮからなる電極膜を形成した。図６において、キャップ膜を膜厚が０．５ｎｍのＡｌＯｘ膜とした場合を破線で示し、キャップ膜を膜厚が１．０ｎｍのＡｌ膜とした場合を実線で示している。Ａｌ残存量の測定にはバックサイドからの二次イオン質量分析（ＳＩＭＳ）法を用いた。図６に示すように、キャップ膜をＡｌＯｘ膜とした場合には、塩酸系のＡｌ除去洗浄を行っても、高誘電率膜とＴｉＮ膜との界面において２×１０20原子／ｃｍ3程度のＡｌが残留している。一方、キャップ膜をＡｌ膜とした場合には、塩酸系のＡｌ除去洗浄を行った後の高誘電率膜バルク中におけるＡｌの残留量は、１×１０19原子／ｃｍ3以下となった。
【００４４】
ｎ型ＭＩＳトランジスタのゲート絶縁膜にＡｌが拡散してしまうと、ｅＷＦを低い側にシフトさせるＬａ等の効果が阻害されるおそれがある。図７はキャップ膜を除去した後に、高誘電率膜の上にＬａＯｘ膜を堆積し、ＴｉＮからなる電極膜を形成した場合のＬａＯｘ膜の膜厚とｅＷＦとの関係を示している。キャップ膜がＡｌＯｘ膜である場合においても、Ａｌ膜である場合においても、ＬａＯｘ膜の膜厚が厚くなるに従い、ｅＷＦが小さくなる傾向が認められた。しかし、これは、ＬａＯｘ膜を厚くすることにより高誘電率膜中に拡散するＬａの量が増大するためである。キャップ膜がＡｌＯｘ膜である場合には、Ａｌ膜である場合よりもｅＷＦが０．１５ｅＶから０．２ｅＶ程度高くなった。従って、キャップ膜がＡｌ膜である場合の方がＡｌＯｘ膜の場合よりも、同じｅＷＦを実現するために必要なＬａの濃度を低くすることができる。ゲート絶縁膜中におけるＬａ濃度を低くすることができれば、Ｎチャネル側のキャリアの移動度が上昇し、トランジスタの電流駆動力を向上させることが可能となるという利点が得られる。
【００４５】
ＡｌＯｘ膜に代えてＡｌ膜を用いることによりｐ型ＭＩＳトランジスタのＥＯＴの増加を抑えることができ且つｎ型ＭＩＳトランジスタの電流駆動力を向上できるという利点が得られる。しかし、ＡｌＯｘ膜と同等のｅＷＦを実現するためには、Ａｌ膜の膜厚をＡｌＯｘ膜よりも厚くする必要がある。Ａｌ膜の膜厚を厚くしなければならない理由は、Ａｌ膜の場合にはＡｌＯｘ膜よりもＴｉＮ膜中に拡散し易いためであると考えられる。つまり、Ａｌ膜を用いた場合には、Ａｌが高誘電率膜中だけでなくＴｉＮ膜中にも拡散する。このため、高誘電率膜中のＡｌ濃度が低下し、ｅＷＦのシフト量が小さくなると考えられる。
【００４６】
Ａｌ膜の膜厚を厚くしてもＥＯＴにはほとんど影響が生じない。このため、ＥＯＴに関しては、ＡｌのＴｉＮ膜への拡散が生じても大きな問題はない。しかし、ＡｌのＴｉＮ膜への拡散はアニール特性に起因して、面内において常に一定となるとは限らない。このため、ハードマスク除去後のＡｌの残留膜厚にばらつきが生じ、ｅＷＦにばらつきが生じるおそれがある。従って、ＡｌのＴｉＮ膜への拡散を抑える必要がある。
【００４７】
ＡｌのＴｉＮ膜への拡散を抑えるためには、Ａｌ膜とＴｉＮ膜との間に、拡散防止膜を形成すればよい。拡散防止膜は、化学的に安定な膜であればよいが、相補型トランジスタを形成するためには、除去が容易な膜である必要がある。このため、拡散防止膜として窒化アルミニウム（ＡｌＮ）膜を用いることが好ましい。
【００４８】
図８（ａ）〜（ｃ）は、ＴｉＮ膜とＡｌ膜との界面におけるＴｉ及びＡｌのプロファイルを示している。（ａ）は、ＴｉＮ膜の上にＡｌ膜を積層した直後のプロファイルを示し、（ｂ）は８００℃の熱処理を行った後のプロファイルを示し、（ｃ）はＴｉＮ膜とＡｌ膜との間にＡｌＮ膜を挿入した場合における、８００℃の熱処理を行った後のプロファイルを示している。図８（ｂ）に示すようにＡｌＮ膜がない場合には、熱処理を行った後ＡｌはＴｉＮ膜中に深く拡散している。しかし、図８（ｃ）に示すようにＡｌＮ膜を挿入した場合には熱処理をした後においてもＴｉＮ膜中へのＡｌの拡散が抑えられている。
【００４９】
ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタとを形成し相補型ＭＩＳトランジスタを形成する場合には、ｐ型ＭＩＳトランジスタのｅＷＦを増大させる効果を有する第１のキャップ膜を形成した後、ＴｉＮ等からなるハードマスクを形成することが一般的である。ハードマスクは、ｎ型ＭＩＳトランジスタのｅＷＦを低下させる効果を有する第２のキャップ膜中に含まれるＬａ等が、ｐ型ＭＩＳトランジスタのゲート絶縁膜中に拡散することを防止するために形成する。このため、第２のキャップ膜を拡散させた後、ハードマスクの少なくとも一部を除去することが一般的である。また、ハードマスクをすべて除去することも行われる。Ａｌ膜とＡｌＮ膜とはエッチレートが異なるため、Ａｌ膜とＡｌＮ膜との界面においてエッチングを容易に停止させることができる。従って、ＡｌＮからなる拡散防止膜を、Ａｌからなる第１のキャップ膜とＴｉＮからなるハードマスクとの間に形成した場合には、ハードマスクの除去が容易となるという利点も得られる。
【００５０】
このように、ｐ型ＭＩＳトランジスタのキャップ膜としてＡｌＯｘ膜に代えてＡｌ膜を用い、さらにＡｌＮからなる拡散防止膜を設けることにより、ｐ型ＭＩＳトランジスタのＥＯＴを増大させることなくｅＷＦを増大させることができる。また、ＡｌのＴｉＮへの拡散を阻止することにより、Ａｌの拡散量及びハードマスク除去後のＡｌ残留量のばらつきを抑制できる。これにより、ｅＷＦシフト量のばらつきを抑えることができる。さらに、ｎ型ＭＩＳトランジスタの高誘電率膜中のＡｌ残存量を従来のキャップ膜としてＡｌＯｘを用いた場合と比べて大幅に減らすことができる。その結果、ｎ型ＭＩＳトランジスタ特性の劣化を抑制することが可能となる。以下に、実施形態を用いてさらに詳細に説明する。
【００５１】
（第１の実施形態）
図９は、第１の実施形態に係る半導体装置の断面構成を示している。シリコン（Ｓｉ）基板等の半導体基板１０１には、ｐ型ＭＩＳトランジスタが形成されたｐ型半導体領域１０Ａ及びｎ型ＭＩＳトランジスタが形成されたｎ型半導体領域１０Ｂが形成されている。ｐ型半導体領域１０Ａは、素子分離領域１０２により分離されたｎウェル１０３を有し、ｎ型半導体領域１０Ｂは、素子分離領域１０２により分離されたｐウェル１０４を有している。素子分離領域１０２は、ＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法等とすればよい。
【００５２】
ｎウェル１０３の上には、ｐ型ゲートスタックが形成されている。ｐ型ゲートスタックは順次形成された、シリコン酸膜（ＳｉＯ2膜）又は酸窒化シリコン膜（ＳｉＯＮ膜）等からなる界面シリコン酸化膜１０５と、高誘電率膜である第１のゲート絶縁膜１０６Ａと、Ａｌ膜である第１のキャップ膜１０７と、ＡｌＮ膜である拡散防止膜１１７と、第１のゲート電極１１９Ａとを有している。ｐウェル１０４の上には、ｎ型ゲートスタックが形成されている。ｎ型ゲートスタックは順次形成された、界面シリコン酸化膜１０５と、Ｌａ等の元素を含む高誘電率膜である第２のゲート絶縁膜１０６Ｂと、第２のゲート電極１１９Ｂとを有している。
【００５３】
高誘電率膜は、ハフニウムシリケート（ＨｆＳｉＯ）膜、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜、酸化ハフニウム（ＨｆＯ）膜又はジルコン酸ハフニウム（ＨｆＺｒＯ）膜等のＨｆ及びＯを含む絶縁膜又は酸化ジルコニウム（ＺｒＯ）等のジルコニウムを含む絶縁膜であればよい。第１のゲート絶縁膜１０６ＡにはｅＷＦを増大させる効果を有するＡｌが含まれ、第１のゲート絶縁膜１０６Ａの上部におけるＡｌの面密度は、１×１０15ｃｍ-2以上である。第２のゲート絶縁膜１０６Ｂには、Ａｌは実質的に含まれておらず、第２のゲート絶縁膜１０６Ｂの上部におけるＡｌの面密度は１×１０12ｃｍ-2以下である。また、第２のゲート絶縁膜１０６ＢにはｅＷＦを低下させる効果を有するＬａが含まれている。一方、第１のゲート絶縁膜１０６ＡにはＬａは実質的に含まれていない。なお、第２のゲート絶縁膜１０６Ｂは、Ｌａに代えてマグネシウム（Ｍｇ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）若しくはガドリニウム（Ｇｄ）等を含んでいてもよい。
【００５４】
第１のゲート電極１１９Ａは、ＴｉＮからなるハードマスク１０８と、ＴｉＮからなる第１の電極膜１１０と、ポリシリコンからなる第２の電極膜１１１との積層膜である、第２のゲート電極１１９Ｂは、ＴｉＮからなる第１の電極膜１１０と、ポリシリコンからなる第２の電極膜１１１との積層膜である。第１のゲート電極１１９Ａはハードマスク１０８を含むため、第２のゲート電極１１９Ｂよりも厚い。このため、ｅＷＦをより大きくすることができる。但し、第１のゲート電極１１９Ａはハードマスク１０８を含まない構成であってもよい。また、ハードマスク１０８及び第１の電極膜１１０は、ＴｉＮに代えて窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）又は窒化ハフニウム（ＨｆＮ）等であってもよい。
【００５５】
ｐ型ゲートスタックが、拡散防止膜１１７及び第１のキャップ膜１０７を有している構成を示した。しかし、拡散防止膜１１７は除去されていてもよい。また、第１のキャップ膜１０７は拡散して第１のゲート絶縁膜１０６Ａと一体となっていてもよい。ｎ型ゲートスタックは、ｅＷＦを低下させる効果を有する元素を含む第２のキャップ膜を有していてもよい。
【００５６】
ｐ型ゲートスタック及びｎ型ゲートスタックの側面には、サイドウォール１１３が形成されている。ｎウェル１０３におけるｐ型ゲートスタックの両側方にはｐ型エクステンション拡散層１１５Ａが形成され、ｐ型エクステンション拡散層１１５Ａの外側方にはｐ型ソースドレイン拡散層１１６Ａが形成されている。ｐウェル１０４におけるｎ型ゲートスタックの両側方にはｎ型エクステンション拡散層１１５Ｂが形成されｎ型エクステンション拡散層１１５Ｂの外側方にはｎ型ソースドレイン拡散層１１６Ｂが形成されている。第１のゲート電極１１９Ａ、第２のゲート電極１１９Ｂ、ｐ型ソースドレイン拡散層１１６Ａ及びｎ型ソースドレイン拡散層１１６Ｂの上部にはシリサイド層１１４が形成されている。ｐ型ゲートスタック及びｎ型ゲートスタックを覆うように層間絶縁膜１２１が形成され、層間絶縁膜１２１には、シリサイド層１１４と接続されたコンタクトプラグ１２２が形成されている。
【００５７】
図１０〜図１２は、第１の実施形態に係る半導体装置の製造方法を工程順に示している。まず、図１０（ａ）に示すように、半導体基板１０１に素子分離領域１０２により互いに分離されたｐ型ＭＩＳトランジスタを形成するｐ型半導体領域１０Ａ及びｎ型ＭＩＳトランジスタを形成するｎ型半導体領域１０Ｂを形成する。半導体基板１０１は例えばＳｉ基板とすればよい。ｐ型半導体領域１０Ａにはｎウェル１０３が形成され、ｎ型半導体領域１０Ｂにはｐウェル１０４が形成されている。素子分離領域１０２は、ＬＯＣＯＳ（local oxidation of silicon）法又はＳＴＩ（shallow trench isolation）法等により形成すればよい。
【００５８】
次に、図１０（ｂ）に示すように、半導体基板１０１上の全面に、界面シリコン酸化膜１０５を形成する。界面シリコン酸化膜１０５は、シリコン酸化膜（ＳｉＯ2膜）又は酸窒化シリコン膜（ＳｉＯＮ膜）等とすればよい。詳細には、光学膜厚が０．５ｎｍ程度のケミカル酸化膜と、膜厚が０．５ｎｍ〜１．５ｎｍ程度のラジカル酸化膜とすればよい。ケミカル酸化膜は、塩酸及び過酸化水素混合溶液により半導体基板１０１を処理することにより形成すればよい。ラジカル酸化膜は、Ｈ2及びＮ2Ｏ混合ガス雰囲気で６００℃〜８５０℃程度の熱処理を行うことにより形成すればよい。
【００５９】
続いて、界面シリコン酸化膜１０５の上に、高誘電率膜１０６を形成する。高誘電率膜１０６は、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＯ膜又はＨｆＺｒＯ等のＨｆ系の絶縁膜とすればよい。高誘電率膜１０６は例えば原子層堆積法（ＡＬＤ法）により形成すればよい。この場合、HfCl4（四塩化ハフニウム）等の無機系原料又はHf[N(C2H5)CH3]4（テトラキス（エチルメチルアミノ）ハフニウム）等のＨｆを含む有機系材料と、ＳｉＨ4等のＳｉを含むガス又はSiH[N(CH3)2]3（トリス（ジメチルアミノ）シラン）等のＳｉを含む有機系材料とを原料として形成すればよい。３００℃〜６００℃程度の成膜温度において、短時間交互に堆積を行い、余剰原料のパージを行いながら、酸素（Ｏ2）、オゾン（Ｏ3）又は水蒸気（Ｈ2Ｏ）等を用いて酸化すればよい。
【００６０】
高誘電率膜１０６の膜厚は、ＥＯＴが１．０ｎｍ〜１．５ｎｍ程度の範囲を実現しようとする場合には、ラジカル酸化膜と合わせた物理膜厚を２ｎｍ〜３．５ｎｍ程度とすればよい。なお、高誘電率膜１０６はＨｆ系以外に酸化ジルコニウム（ＺｒＯ）等のジルコニウム系の膜としてもよい。Ｚｒ系の膜とする場合には、無機系原料であるZrCl4（四塩化ジルコニウム）又は有機系原料であるZr[N(C2H5)CH3]4（テトラキス（エチルメチルアミノ）ジルコニウム）等を用いてＨｆ系の膜と同様の成膜方法により形成したり、Ｚｒの導入を行ったりすればよい。
【００６１】
続いて、高誘電率膜１０６の結晶化を防止するために、高誘電率膜１０６に対してプラズマ窒化処理を行うことも可能である。プラズマ窒化処理における窒素の導入量が多すぎる場合には、トランジスタ界面特性の劣化と共にＢＴＩ特性を劣化させるおそれがある。また、高誘電率膜中において窒素元素が正の固定電荷を持ち、窒素導入量を増加させると仕事関数が低下するため、窒素の導入量は１０原子％程度以下とすることが好ましい。
【００６２】
この後、高誘電率膜１０６に対して、酸素又は窒素雰囲気において熱処理を行うことも可能である。これにより高誘電率膜１０６中の不純物の除去及び欠陥の修復ができる。また、界面シリコン酸化膜１０５との密着性を向上させることができる。
【００６３】
続いて、高誘電率膜１０６の上に、アルミニウム（Ａｌ）からなる第１のキャップ膜１０７を形成する。第１のキャップ膜１０７は物理気相堆積（ＰＶＤ）法により形成すればよい。詳細には、アルミニウムターゲットを用いて、希ガス雰囲気におけるスパッタ放電にて、物理膜厚が０．３ｎｍ〜２ｎｍ程度となるように成膜を行う。続いて、窒化アルミニウム（ＡｌＮ）からなる拡散防止膜１１７を形成する。拡散防止膜１１７の膜厚は１ｎｍ〜５ｎｍ程度とすればよい。拡散防止膜１１７を形成する際には、窒素雰囲気においてＡｌターゲットを用いたＰＶＤ法により形成することが可能である。その後、ＴｉＮからなるハードマスク１０８を形成する。形成したハードマスク１０８の膜厚は第２のキャップ膜拡散侵入深さに応じて決定すればよい。第２のキャップ膜をＬａＯｘとする場合には、Ｌａの拡散侵入深さが４ｎｍ程度となるため、６ｎｍ〜１５ｎｍ程度とすればよい。
【００６４】
第１のキャップ膜１０７、拡散防止膜１１７及びハードマスク１０８は、ＰＶＤ法により連続して成膜することが好ましい。ハードマスク１０８を形成する前に大気開放を行った場合、Ａｌの酸化が進行し、ｐ型ＭＩＳトランジスタのＥＯＴ及びｅＷＦがばらつくおそれがある。また、Ａｌの除去性が低下しｎ型ＭＩＳトランジスタの特性が劣化するおそれがある。なお、ＰＶＤ法に代えて、ＡＬＤ法又は化学気相堆積（ＣＶＤ）法等により形成してもよい。ＡＬＤ法を用いることにより、膜厚及び不純物含有量の制御性を向上できるのみならず、プロセスの低温化が可能となる等の利点が得られる。
【００６５】
次に、図１０（ｃ）に示すように、ハードマスク１０８、拡散防止膜１１７及び第１のキャップ膜１０７におけるｎ型半導体領域１０Ｂに形成された部分を、リソグラフィ及びエッチング技術を用いて選択的に除去する。エッチングの条件は、高誘電率膜１０６がダメージを受けないように設定する。具体的には、塩酸、塩酸と過酸化水素水との混合溶液（ＨＰＭ）又は硫酸と過酸化水素水との混合溶液（ＳＰＭ）を用いればよい。塩酸の場合、濃度を１／１００〜１／１０００程度とすればよい。ＨＰＭ又はＳＰＭの場合、濃度を、１／１００〜１／１０００程度とすればよい。Ａｌ膜は、ＡｌＯｘ膜よりも除去性に優れており洗浄負荷を低減できるため、高誘電率膜１０６へのダメージをより低減できるという利点も有する。
【００６６】
なお、先に述べた高誘電率膜１０６へのプラズマ窒化処理をこの段階において、行うことも可能である。Ｐチャネル側に窒素が混入すると、界面特性及びＢＩＴ特性の劣化が誘引される。しかしこの段階においては、Ｐチャネル側がＴｉＮ／ＡｌＮによりマスクされているため、Ｐチャネル側への窒素の混入を阻止し、Ｎチャネルのみ選択的に窒化させることが可能となる。
【００６７】
次に、図１０（ｄ）に示すように、Ｌａを含む第２のキャップ膜１０９を形成する。第２のキャップ膜はスパッタ法又はＡＬＤ法を用いて形成すればよい。スパッタ法を用いる場合には、ランタンからなるターゲットを用い、Ａｒガスを用いた直流放電により形成すれば、Ｌａ膜が形成できる。また、酸素ガスを用いた反応性スパッタによって酸化ランタン（ＬａＯｘ）膜を形成することができる。ＬａＯｘからなるターゲットを用いたＲＦスパッタによってＬａＯｘ膜を形成してもよい。また、Ｌａを含む有機材料を気化させ、堆積した後、パージ処理、酸化処理及び有機物除去処理を順に行って、いわゆるＡＬＤ法によりＬａＯｘ膜を形成してもよい。
【００６８】
以下に、ＲＦスパッタを用いて第２のキャップ膜１０９としてＬａＯｘ膜を形成する場合の具体的な条件を説明する。高誘電率膜へのダメージを抑制するため、ＲＦパワーを３００Ｗ〜８００Ｗ程度、放電圧力を０．１Ｔｏｒｒ程度、自己バイアス電圧を１００Ｖ程度とすることが好ましい。これにより成膜レートを１ｎｍあたり４０秒〜１００秒程度に制御することができる。このようにして、膜厚が０．１ｎｍ〜２ｎｍ程度の第２のキャップ膜１０９を形成する。
【００６９】
この後、熱処理を行うことにより、ｎ型半導体領域１０Ｂには、第２のキャップ膜１０９に含まれるＬａが拡散したＬａ拡散高誘電率膜１０６ｂが形成される。また、ｐ型半導体領域１０Ａにおいては、Ｌａがハードマスク１０８中に拡散し、Ｌａ拡散領域１０８ａが形成される。熱処理は窒素雰囲気において６００℃〜８５０℃程度の温度で行えばよい。熱処理時間は雰囲気の圧力、熱処理方法に依存するが、常圧で急速熱処理法を用いた場合は５秒〜１２０秒程度、減圧下で抵抗加熱ヒータを用いた場合は１分〜１０分程度であれば特性を劣化させないことを確認している。
【００７０】
図１１（ａ）に示すように、高誘電率膜１０６及びハードマスク１０８の上に残存する未反応の第２のキャップ膜１０９を除去する。未反応の第２のキャップ膜１０９の除去は行わなくてもよいが、未反応の第２のキャップ膜１０９を除去することにより、ｎ型ＭＩＳトランジスタにおいて過剰なＬａによる耐圧及び信頼性の低下を抑えることができる。また、ｐ型トランジスタにおいてゲートエッチング時のエッチストップ及び界面抵抗の上昇によるデバイスの遅延を抑えることができる。
【００７１】
未反応の第２のキャップ膜１０９を洗浄除去する際は、ｎ型半導体領域１０Ｂにおける高誘電率膜１０６にダメージを与えないような条件で行う。具体的には、塩酸、塩酸過酸化水素（ＨＰＭ）又は硫酸過酸化水素（ＳＰＭ）を用いればよい。塩酸の場合、濃度を１／１００〜１／１０００程度とすればよい。ＨＰＭ又はＳＰＭの場合、濃度を、１／１００〜１／１０００程度とすればよい。
【００７２】
また、ハードマスク１０８の上部に形成されたＬａ拡散領域１０８ａも除去することが好ましい。第２のキャップ膜１０９をＬａＯｘとした場合には、Ｌａ拡散領域１０８ａは、酸素を吸収している。このため、第２のキャップ膜１０９を残存させた場合には酸素の供給源となり、後の工程において界面増膜等の原因となるおそれがある。ハードマスク１０８中へのＬａの拡散長は熱処理温度に依存し、８００℃の場合には３ｎｍ程度となることが明らかとなっている。従って、第２のキャップ膜１０９を除去する際に、ハードマスク１０８の表面を３ｎｍ以上除去することが好ましく、オーバーエッチを含め５ｎｍ程度除去することがさらに好ましい。また、ハードマスク１０８を完全に除去してもよい。但し、ハードマスク１０８を残存させ、ｐ型ＭＩＳトランジスタのゲート電極の一部とすれば、ｐ型ＭＩＳトランジスタのゲート電極の膜厚とｎ型ＭＩＳトランジスタのゲート電極の膜厚とに差を設けることができ、ｅＷＦを制御することが可能となる。
【００７３】
また、ハードマスク１０８を完全に除去する場合に、拡散防止膜１１７の一部が除去されても問題ない。また、拡散防止膜１１７を完全に除去してもよい。但し、拡散防止膜１１７を完全に除去する場合には、拡散防止膜１１７を除去する前に第１のキャップ膜１０７を高誘電率膜中に十分拡散させることが好ましい。
【００７４】
次に、図１１（ｂ）に示すように、半導体基板１０１の全面に、ＴｉＮからなる第１の電極膜１１０を形成する。第１の電極膜１１０は、ＰＶＤ法、ＣＶＤ法又はＡＬＤ法により形成すればよい。第１の電極膜１１０の膜厚は、ゲート電極の仕事関数に影響を与える。従って、第１の電極膜１１０の膜厚は４ｎｍ〜２０ｎｍ程度とすればよい。
【００７５】
次に、図１１（ｂ）に示すように、膜厚が８０ｎｍ〜１５０ｎｍのリンがドーピングされたポリシリコンからなる第２の電極膜１１１を堆積する。リンの濃度は１×１０14〜２×１０15／ｃｍ2程度とすればよい。また、ノンドープのポリシリコン膜を形成した後、砒素等を注入してもよい。
【００７６】
次に、図１２（ａ）に示すように、リソグラフィ及びエッチング技術を用いて、ｐ型半導体領域１０Ａにおいて、第２の電極膜１１１、第１の電極膜１１０、ハードマスク１０８、高誘電率膜１０６及び界面シリコン酸化膜１０５をエッチングしてｐ型ゲートスタックを形成する。ｐ型ゲートスタックは、第２の電極膜１１１、第１の電極膜１１０及びハードマスク１０８を含む第１のゲート電極１１９Ａと、Ａｌが拡散した高誘電率膜からなる第１のゲート絶縁膜１０６Ａとを有する。また、ｎ型半導体領域１０Ｂにおいて、第２の電極膜１１１、第１の電極膜１１０、Ｌａ拡散高誘電率膜１０６ｂ及び界面シリコン酸化膜１０５をエッチングしてｎ型ゲートスタックを形成する。ｎ型ゲートスタックは、第２の電極膜１１１及び第１の電極膜１１０を含む第２のゲート電極１１９Ｂと、Ｌａが拡散した高誘電率膜からなる第２のゲート絶縁膜１０６Ｂとを有する。
【００７７】
次に、図１２（ｂ）に示すように、公知の方法により、ｎウェル１０３及びｐウェル１０４に接合深さが比較的浅いｐ型エクステンション拡散層１１５Ａ及びｎ型エクステンション拡散層１１５Ｂをそれぞれ形成する。続いて、ｐ型ゲートスタック及びｎ型ゲートスタックの側面にサイドウォール１１３を形成する。この後、ｎウェル１０３及びｐウェル１０４に接合深さがエクステンション拡散層よりも深いｐ型ソースドレイン拡散層１１６Ａ及びｎ型ソースドレイン拡散層１１６Ｂをそれぞれ形成する。さらに、シリサイド層１１４を形成する。
【００７８】
次に、図１２（ｃ）に示すように、公知の方法により、半導体基板１０１の上に、ｐ型ゲートスタック及びｎ型ゲートスタックを覆うように、例えばＳｉＯ2膜からなる層間絶縁膜１２１を形成する。続いて、層間絶縁膜１２１を貫通してシリサイド層１１４に到達するタングステン等からなるコンタクトプラグ１２２を形成する。その後、必要に応じて配線等（図示せず）を形成する。
【００７９】
本実施形態においては、Ａｌからなる第１のキャップ膜１０７を拡散させるための熱処理工程は特に設けなかった。しかし、第２のキャップ膜１０９を拡散させる熱処理工程及びその後の熱処理工程において、第１のキャップ膜１０７の拡散が生じる。また、これらの熱処理工程とは別に、Ａｌ拡散工程を設けてもよい。Ａｌ拡散工程を行わない場合には、図１３において破線で示すように、高誘電率膜の上部にＡｌ濃度が高い部分が生じる。一方、Ａｌ拡散工程を行うことにより、図１３において実線で示すように、高誘電率膜中へのＡｌの拡散が促進され、高誘電率膜中のＡｌ濃度はさらに均一となる。Ａｌを高誘電率膜中に十分拡散させ、ＡｌとＨｆとの強固な結合を形成することにより、ｅＷＦを増大させる効果がより大きくなり、ゲートリーク電流（Ｊｇ）を低減させたり、ＴＤＤＢ（Time Dependent Dielectric Breakdown）等の信頼性を向上させたりする効果が得られる。
【００８０】
Ａｌ拡散工程である熱処理は、第１のキャップ膜１０７を形成した後で且つゲートスタックを形成する前であればいつ行ってもよい。しかし、熱処理によりｎ型半導体領域１０Ｂにおいて第１のキャップ膜１０７の除去性が低下するおそれがある。このため、ｎ型半導体領域１０Ｂにおいて第１のキャップ膜１０７を除去した後にＡｌ拡散工程を行うことが好ましい。また、第２のキャップ膜１０９を拡散するための熱処理を行った後、又はその後のハードマスク１０８の除去後に、Ａｌ拡散工程を実施してもよい。但し、拡散防止膜１１７を除去した後にＡｌ拡散工程を行うと、ＴｉＮからなる第１の電極膜中にＡｌが拡散するおそれがある。従って、拡散防止膜１１７を除去する前にＡｌ拡散工程を行うことが好ましい。
【００８１】
第１のキャップ膜中のＡｌが高誘電率膜中に拡散しＨｆとＡｌとが結合した後は、ＡｌのＴｉＮ膜中への拡散はほとんど生じない。従って、第２のキャップ膜１０９を拡散するための熱処理を行った後であれば、拡散防止膜１１７を除去しても問題ない。
【００８２】
また、Ａｌ拡散工程は、Ａｌの酸化を抑えるため不活性ガス雰囲気において行うことが好ましい。処理温度は８００℃以上で行えばよいが、温度が高すぎると高誘電率膜の酸化及び結晶化が進行するため１０００℃以下とすることが好ましい。
【００８３】
図１４は、第１のキャップ膜を膜厚が１ｎｍのＡｌ膜とした場合と、膜厚が０．５ｎｍのＡｌＯｘ膜とした場合のＥＯＴ及びｅＷＦの分布を示している。第１のキャップ膜に膜厚が１ｎｍのＡｌ膜を用いた場合には、膜厚が０．５ｎｍのＡｌＯｘ膜を用いた場合と比べてｐ型ＭＩＳトランジスタのｅＷＦを低下させることなく、ＥＯＴを０．２ｎｍ程度小さくすることができる。また、キャップ膜を形成していない場合のＥＯＴとの差は０．２ｎｍ以下となる。従って、ｎ型ＭＩＳトランジスタの第２のゲート絶縁膜のＥＯＴと、ｐ型ＭＩＳトランジスタの第１のゲート絶縁膜とＥＯＴとの差は０．２ｎｍ以下となる。
【００８４】
また、第１のキャップ膜をＡｌ膜とすることにより、第２のキャップ膜の材料であるＬａＯｘをゲート絶縁膜中に熱拡散するための熱処理の温度を低くすることが可能となる。図１５は、第２のキャップ膜を拡散するための熱処理の温度と、ｎ型ＭＩＳトランジスタのｅＷＦ及びＥＯＴの関係を示している。図１５に示すように、熱処理温度が高いほどｅＷＦの値を低くすることができる。ｎ型ＭＩＳトランジスタのｅＷＦの値は、４．１ｅＶ程度であればよい。第１のキャップ膜をＡｌＯｘ膜とした場合には、塩酸系の溶液による除去性が劣るため、高誘電率膜中にＡｌが残存する。このため、残存したＡｌがｅＷＦへ及ぼす影響を打ち消し且つ必要なｅＷＦを得るためには、８５０℃程度の高温で熱処理を行い、Ｌａ拡散量を増加させる必要がある。しかし、第１のキャップ膜をＡｌ膜とした場合には、図１５に示すように熱処理温度を７００℃〜７５０℃と低温化することができる。図１５に示すように、第１のキャップ膜がＡｌ膜の場合には、ＡｌＯｘ膜の場合と異なり、熱処理温度が低い方がＥＯＴを小さくできるという効果も得られる。また、熱処理温度を低くすることにより、図１６に示すように熱処理温度を低くした場合には、半導体基板との界面近傍におけるＬａの濃度を低くすることができ、界面特性を向上させることができる。界面特性の向上に伴い、ｎ型ＭＩＳトランジスタの移動度及び電流駆動力をさらに向上させることも可能となる。ｎ型ＭＩＳトランジスタにおいて界面シリコン酸化膜と半導体基板との界面におけるＬａの濃度は１．５原子％以下程度とすることが好ましい。
【００８５】
また、第２のキャップ膜を拡散するための熱処理の温度を低くすることによりｐ型ＭＩＳトランジスタの特性をさらに向上させることも可能となる。図１７は第２のキャップ膜を拡散するための熱処理の温度と、ｐ型ＭＩＳトランジスタのｅＷＦ及びＥＯＴとの関係を示している。第１のキャップ膜がＡｌ膜である場合には、第２のキャップ膜を拡散するための熱処理の温度を低くしてもｐ型ＭＩＳトランジスタのｅＷＦを劣化させることなくＥＯＴを小さくすることができる。
【００８６】
第２のキャップ膜は、ｎＭＩＳトランジスタのｅＷＦを低下させる効果を有する元素を含んでいればよく、Ｌａに代えてガドリニウム（Ｇｄ）等の他のランタノイド又はその酸化膜としてもよい。また、イットリウム（Ｙ）若しくはマグネシウム（Ｍｇ）又はこれらの酸化膜等としてもよい。
【００８７】
第１の電極膜は、ＴｉＮに代えて窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）又は窒化ハフニウム（ＨｆＮ）等としてもよい。
【００８８】
（第２の実施形態）
図１８は第２の実施形態に係る半導体装置の断面構成を示している。図１８において図９と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００８９】
本実施形態の半導体装置は、層間絶縁膜に形成された開口部に埋め込まれた立体型の第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａを有するｐ型ＭＩＳトランジスタと、立体型の第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ｂを有するｎ型ＭＩＳトランジスタとを備えている。
【００９０】
このような構成とすることにより、ソースドレイン拡散層等の不純物拡散層を形成した後に、ゲート絶縁膜を形成することが可能となる。従って、ゲート絶縁膜に熱が加わる工程を低減することができるので、後の熱工程による高誘電率膜及びゲート電極材料のミキシング、界面層の増膜並びに高誘電率膜中のＡｌプロファイル及びＬａプロファイルのブロード化による特性の劣化を抑制することが可能となる。
【００９１】
なお、図１８において、サイドウォール１１３と半導体基板１０１との間には、ＳｉＯ2からなる表面保護膜１３１が形成されている。ＳｉＮからなる層間絶縁膜１３６とサイドウォール１１３及び半導体基板１０１との間にはＳｉＯ2からなるエッチングストッパー膜１３５が形成されている。
【００９２】
図１９〜図２１は、第２の実施形態に係る半導体装置の製造方法を工程順に示している。まず、図１９（ａ）に示すように、ｐ型ＭＩＳトランジスタを形成するｐ型半導体領域１０Ａとｎ型ＭＩＳトランジスタを形成するｎ型半導体領域１０Ｂを有する半導体基板１０１に、素子分離領域１０２により互いに分離されたｎウェル１０３及びｐウェル１０４を形成する。
【００９３】
続いて、半導体基板１０１上の全面に膜厚が５ｎｍ程度のＳｉＯ2膜からなる表面保護膜１３１を形成する。表面保護膜１３１の上に、膜厚が１００ｎｍ程度のポリシリコン膜又はアモルファスシリコン膜からなるダミーゲート１３２を形成する。ダミーゲート１３２の膜厚は、後で形成するｐ型ゲート電極及びｎ型ゲート電極の高さを考慮して決定すればよい。ダミーゲート１３２をマスクとしたセルフアラインプロセスにより、ｎウェル１０３にｐ型エクステンション拡散層１１５Ａを形成し、ｐウェル１０４にｎ型エクステンション拡散層１１５Ｂを形成する。なお、ダミーゲート１３２に対してセルフアラインに、それぞれカウンター（逆極性）方向のイオン注入を行う、いわゆるハロー層の形成を行ってもよい。
【００９４】
次に、図１９（ｂ）に示すように、半導体基板１０１上の全面に膜厚が８ｎｍ〜２０ｎｍ程度の低温成膜シリコン窒化膜（ＳｉＮ膜）を形成する。続いて、エッチバックを行いｐ型ゲート電極のサイドウォール１１３及びｎ型ゲート電極のサイドウォール１１３を形成する。続いて、ｎウェル１０３にダミーゲート１３２及びサイドウォール１１３をマスクとしたセルフアラインプロセスによりイオン注入を行い、さらに熱処理を行うことによりｐ型ソースドレイン拡散層１１６Ａを形成する。同様に、ｐウェル１０４にダミーゲート１３２及びサイドウォール１１３をマスクとしたセルフアラインプロセスによりイオン注入を行い、さらに熱処理を行うことによりｎ型ソースドレイン拡散層１１６Ｂを形成する。続いて、表面保護膜１３１におけるｐ型ソースドレイン拡散層１１６Ａ及びｎ型ソースドレイン拡散層１１６Ｂの上に形成された部分を除去した後、ＳｉＯ2膜等からなるエッチングストッパー膜１３５を形成する。さらに、ＳｉＮ膜からなる層間絶縁膜１３６を形成する。
【００９５】
次に、図１９（ｃ）に示すように、化学的機械的研磨（ＣＭＰ）法を用いて、エッチングストッパー膜１３５が露出するまで層間絶縁膜１３６を研磨する。この後、エッチングストッパー膜１３５及びダミーゲート１３２を反応性イオンエッチング（ＲＩＥ）等により除去し、開口部１３６ａを形成する。この際に、表面保護膜１３１も除去し、ｎウェル１０３及びｐウェル１０４を露出させる。
【００９６】
次に、図２０（ａ）に示すように、低温酸化にて半導体基板１０１の開口部１３６ａから露出した部分に界面シリコン酸化膜１０５を形成し、続いてＡＬＤ法等により高誘電率膜１０６を形成する。この後、第１の実施形態と同様に高誘電率膜１０６に対してプラズマ窒化処理を行ってもよい。続いて、高誘電率膜１０６の上にＡｌからなる第１のキャップ膜１０７を形成し、第１のキャップ膜１０７の上にＡｌＮからなる拡散防止膜１１７を形成する。さらに、拡散防止膜１１７の上にＴｉＮからなるハードマスク１０８を形成する。
【００９７】
次に、図２０（ｂ）に示すように公知のリソグラフィ技術を用いて、ｐ型半導体領域１０Ａを覆うレジストマスク１３８を形成する。続いて、レジストマスク１３８をエッチングマスクとして、ハードマスク１０８、拡散防止膜１１７及び第１のキャップ膜１０７を選択的にエッチング除去する。エッチングの条件は高誘電率膜１０６にダメージが生じないように設定する。希塩酸、塩酸過酸化水素（ＨＰＭ）又は硫酸過酸化水素（ＳＰＭ）等を用いたウエットエッチングが好ましい。
【００９８】
次に、図２０（ｃ）に示すようにレジストマスク１３８の除去を行う。この後、第１の実施形態において説明したようにしてプラズマ窒化処理を行うことも可能である。続いて、ＬａＯ膜等のｅＷＦを低下させる効果を有する元素を含む第２のキャップ膜１０９を形成する。続いて、第２のキャップ膜１０９を拡散させるための熱処理を行う。熱処理は６００℃〜８５０℃程度の温度で行えばよい。但し、第１の実施形態において説明したように熱処理温度は低い方が好ましい。これにより、高誘電率膜１０６におけるｎ型半導体領域１０Ｂに形成された部分は、Ｌａ拡散高誘電率膜１０６ｂとなる。また、ハードマスク１０８の上部にはＬａを含むＬａ拡散領域１０８ａが形成される。
【００９９】
次に、図２１（ａ）に示すように、未反応の第２のキャップ膜１０９及びＬａ拡散領域１０８ａのエッチング除去を行う。第２のキャップ膜１０９及びＬａ拡散領域１０８ａの除去は、高誘電率膜１０６にダメージを与えないように条件を設定する。希塩酸、ＨＰＭ又はＳＰＭ等を用いたウエットエッチングが好ましい。
【０１００】
Ｌａ拡散領域１０８ａを除去する際に、Ｌａ拡散領域１０８ａ以外のハードマスク１０８の少なくとも一部を除去してもよい。また、ハードマスク１０８を完全に除去する場合には、拡散防止膜１１７の少なくとも一部を除去してもよい。但し、拡散防止膜１１７を完全に除去する場合には、拡散防止膜１１７を除去する前に第１のキャップ膜１０７を高誘電率膜１０６中に十分拡散させることが好ましい。
【０１０１】
次に、図２１（ｂ）に示すように、膜厚が１０ｎｍ〜２０ｎｍ程度のＴｉＮ膜からなる第１の電極膜１１０を形成する。第１の電極膜１１０の形成は、塩化チタン（ＴｉＣｌ4）及びアンモニア（ＮＨ3）を用いたＡＬＤ法により形成すればよい。成膜温度は４００℃〜６００℃程度とすればよい。第１の電極膜１１０はゲート電極の側壁に対する金属バリア膜としても機能する。このため、一般的に段差被覆性が高いＡＬＤ法により成膜することが好ましい。しかし、アスペクト比が大きくないため、スパッタ法により形成することも可能である。
【０１０２】
次に、開口部を埋めるように、タングステン（Ｗ）若しくは銅（Ｃｕ）又はこれらを含む合金等からなる第２の電極膜１３９を形成する。第２の電極膜１３９の形成には、ＡＬＤ法、ＣＶＤ法、ＰＶＤ法又はめっき法等を用いればよい。続いて、水素雰囲気において３５０℃〜５００℃程度の温度でシンタリングを行ってもよい。その後、ＣＭＰ法等を用いて、層間絶縁膜１２１をストッパーとして用いて、第２の電極膜１３９、第１の電極膜１１０、拡散防止膜１１７、第１のキャップ膜１０７及び高誘電率膜１０６等における、開口部の外側に形成された部分を除去する。これにより、ｐ型半導体領域１０Ａには、Ａｌが拡散した高誘電率膜からなる第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａを有するｐ型ＭＩＳトランジスタが形成される。ｎ型半導体領域１０Ｂには、Ｌａが拡散した高誘電率膜からなる第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ｂを有するｎ型ＭＩＳトランジスタが形成される。この後、必要に応じてコンタクト及び配線等の形成を行えばよい。
【０１０３】
第２のキャップ膜は、ｎＭＩＳトランジスタのｅＷＦを低下させる効果を有する元素を含んでいればよく、Ｌａに代えてガドリニウム（Ｇｄ）等の他のランタノイド又はその酸化膜としてもよい。また、イットリウム（Ｙ）若しくはマグネシウム（Ｍｇ）又はこれらの酸化膜等としてもよい。
【０１０４】
第１の電極膜は、ＴｉＮに代えて窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、窒化タンタルシリコン（ＴａＳｉＮ）、炭化タンタル（ＴａＣ）又は窒化ハフニウム（ＨｆＮ）等としてもよい。
【産業上の利用可能性】
【０１０５】
本発明に係る半導体装置及びその半導体装置の製造方法は、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上することができ、相補型ＭＩＳトランジスタを備えた半導体装置及びその製造方法等として有用である。
【符号の説明】
【０１０６】
１０Ａ ｐ型半導体領域
１０Ｂ ｎ型半導体領域
１０１ 半導体基板
１０２ 素子分離領域
１０３ ｎウェル
１０４ ｐウェル
１０５ 界面シリコン酸化膜
１０６ 高誘電率膜
１０６Ａ 第１のゲート絶縁膜
１０６Ｂ 第２のゲート絶縁膜
１０６ｂ Ｌａ拡散高誘電率膜
１０７ 第１のキャップ膜
１０８ ハードマスク
１０８ａ Ｌａ拡散領域
１０９ 第２のキャップ膜
１１０ 第１の電極膜
１１１ 第２の電極膜
１１３ サイドウォール
１１４ シリサイド層
１１５Ａ ｐ型エクステンション拡散層
１１５Ｂ ｎ型エクステンション拡散層
１１６Ａ ｐ型ソースドレイン拡散層
１１６Ｂ ｎ型ソースドレイン拡散層
１１７ 拡散防止膜
１１９Ａ 第１のゲート電極
１１９Ｂ 第２のゲート電極
１２１ 層間絶縁膜
１２２ コンタクトプラグ
１３１ 表面保護膜
１３２ ダミーゲート
１３５ エッチングストッパー膜
１３６ 層間絶縁膜
１３６ａ 開口部
１３８ レジストマスク
１３９ 第２の電極膜
３０１ 半導体基板
３０２ 界面シリコン酸化膜
３０３ 高誘電率膜
３０４ キャップ膜
３０５ 電極膜
【特許請求の範囲】
【請求項１】
ｐ型半導体領域及びｎ型半導体領域を有する半導体基板と、
前記ｐ型半導体領域の上に形成された第１の界面シリコン酸化膜と、
前記第１の界面シリコン酸化膜の上に形成され、アルミニウムを含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記ｎ型半導体領域の上に形成された第２の界面シリコン酸化膜と、
前記第２の界面シリコン酸化膜の上に形成され、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、
前記第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、
前記第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、
前記第１の界面シリコン酸化膜の膜厚と前記第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、前記第１のゲート絶縁膜の下部におけるアルミニウムの濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜と前記第１のゲート電極との間に形成されたアルミニウムからなる第１のキャップ膜をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のゲート絶縁膜と前記第１のゲート電極との間に形成された窒化アルミニウムからなる拡散防止膜をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のゲート電極及び第２のゲート電極は、窒化チタン、窒化タンタル、窒化タンタルシリコン、窒化チタンアルミニウム又は窒化ハフニウムからなる膜を有している特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２のゲート絶縁膜は、ランタン、イットリウム、マグネシウム又はガドリニウムを含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のゲート絶縁膜は、ランタンを含み、
前記第２の界面シリコン酸化膜と前記半導体基板との界面におけるランタンの濃度は１．５原子％以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記高誘電率膜は、ハフニウムを含む膜又はジルコニウムを含む膜であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体基板の上に形成された層間絶縁膜をさらに備え、
前記層間絶縁膜は、前記ｐ型半導体領域を露出する第１の開口部と、前記ｎ型半導体領域を露出する第２の開口部とを有し、
前記第１のゲート絶縁膜は、前記第１の開口部の側面及び前記ｐ型半導体領域の前記第１の開口部から露出した部分を覆うように形成され、
前記第２のゲート絶縁膜は、前記第２の開口部の側面及び前記ｎ型半導体領域の前記第２の開口部から露出した部分を覆うように形成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
ｐ型半導体領域及びｎ型半導体領域を有する半導体基板の上に、界面シリコン酸化膜、高誘電率膜、アルミニウムからなる第１のキャップ膜、窒化アルミニウムからなる拡散防止膜及びハードマスクを順次形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記第１のキャップ膜、拡散防止膜及びハードマスクにおける前記ｎ型半導体領域の上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜を前記半導体基板上に形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、熱処理を行う工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体基板上に電極膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記電極膜、高誘電率膜及び前記界面シリコン酸化膜をパターニングすることにより、前記ｎ型半導体領域の上に第１の界面シリコン酸化膜、第１のゲート絶縁膜及び第１のゲート電極を形成し、前記ｐ型半導体領域の上に第２の界面シリコン酸化膜、第１のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、
前記第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、
前記第１の界面シリコン酸化膜の膜厚と前記第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）よりも後で且つ前記工程（ｅ）よりも前に、前記第１のキャップ膜に含まれるアルミニウムを拡散させるアルミニウム拡散工程（ｆ）をさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記第２のキャップ膜を除去する工程（ｈ）をさらに備えていることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｈ）よりも後で且つ前記工程（ｅ）よりも前に、前記ｐ型半導体領域において前記ハードマスクを除去する工程（ｉ）をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｉ）よりも後で且つ前記工程（ｅ）よりも前に、前記ｐ型半導体領域において、前記拡散防止膜を除去する工程（ｊ）をさらに備えていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２のキャップ膜は、ランタン、イットリウム、マグネシウム又はガドリニウムを含むことを特徴とする請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２のキャップ膜は、ランタンを含み、
前記工程（ｄ）では、８００℃以下の温度で熱処理を行うことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記高誘電率膜は、ハフニウムを含む膜又はジルコニウムを含む膜であることを特徴とする請求項１０〜１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ａ）よりも前に、前記ｐ型半導体領域にｐ型ソースドレイン拡散層を形成し、前記ｎ型半導体領域にｎ型ソースドレイン拡散層を形成する工程（ｉ）と、
前記工程（ｉ）よりも後で且つ工程（ａ）よりも前に、前記ｐ型半導体領域を露出する第１の開口部及び前記ｎ型半導体領域を露出する第２の開口部を有する層間絶縁膜を形成する工程（ｊ）とをさらに備え、
前記工程（ａ）では、前記高誘電率膜を前記第１の開口部及び第２の開口部の側面並びに前記ｐ型半導体領域の前記第１の開口部から露出した部分及び前記ｎ型半導体領域の前記第２の開口部から露出した部分を覆うように形成することを特徴とする請求項１０〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
ｐ型半導体領域及びｎ型半導体領域を有する半導体基板と、
前記ｐ型半導体領域の上に形成された第１の界面シリコン酸化膜と、
前記第１の界面シリコン酸化膜の上に形成され、アルミニウムを含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記ｎ型半導体領域の上に形成された第２の界面シリコン酸化膜と、
前記第２の界面シリコン酸化膜の上に形成され、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを備え、
前記第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、
前記第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、
前記第１の界面シリコン酸化膜の膜厚と前記第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下であることを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、前記第１のゲート絶縁膜の下部におけるアルミニウムの濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜と前記第１のゲート電極との間に形成されたアルミニウムからなる第１のキャップ膜をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のゲート絶縁膜と前記第１のゲート電極との間に形成された窒化アルミニウムからなる拡散防止膜をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のゲート電極及び第２のゲート電極は、窒化チタン、窒化タンタル、窒化タンタルシリコン、窒化チタンアルミニウム又は窒化ハフニウムからなる膜を有している特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２のゲート絶縁膜は、ランタン、イットリウム、マグネシウム又はガドリニウムを含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のゲート絶縁膜は、ランタンを含み、
前記第２の界面シリコン酸化膜と前記半導体基板との界面におけるランタンの濃度は１．５原子％以下であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記高誘電率膜は、ハフニウムを含む膜又はジルコニウムを含む膜であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体基板の上に形成された層間絶縁膜をさらに備え、
前記層間絶縁膜は、前記ｐ型半導体領域を露出する第１の開口部と、前記ｎ型半導体領域を露出する第２の開口部とを有し、
前記第１のゲート絶縁膜は、前記第１の開口部の側面及び前記ｐ型半導体領域の前記第１の開口部から露出した部分を覆うように形成され、
前記第２のゲート絶縁膜は、前記第２の開口部の側面及び前記ｎ型半導体領域の前記第２の開口部から露出した部分を覆うように形成されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
ｐ型半導体領域及びｎ型半導体領域を有する半導体基板の上に、界面シリコン酸化膜、高誘電率膜、アルミニウムからなる第１のキャップ膜、窒化アルミニウムからなる拡散防止膜及びハードマスクを順次形成する工程（ａ）と、
前記工程（ａ）よりも後に、前記第１のキャップ膜、拡散防止膜及びハードマスクにおける前記ｎ型半導体領域の上に形成された部分を除去する工程（ｂ）と、
前記工程（ｂ）よりも後に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜を前記半導体基板上に形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、熱処理を行う工程（ｄ）と、
前記工程（ｄ）よりも後に、前記半導体基板上に電極膜を形成する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記電極膜、高誘電率膜及び前記界面シリコン酸化膜をパターニングすることにより、前記ｎ型半導体領域の上に第１の界面シリコン酸化膜、第１のゲート絶縁膜及び第１のゲート電極を形成し、前記ｐ型半導体領域の上に第２の界面シリコン酸化膜、第１のゲート絶縁膜及び第２のゲート電極を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０20／ｃｍ3以上であり、
前記第２のゲート絶縁膜の上部におけるアルミニウムの濃度は、１×１０19／ｃｍ3以下であり、
前記第１の界面シリコン酸化膜の膜厚と前記第２の界面シリコン酸化膜の膜厚との差は０．２ｎｍ以下であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）よりも後で且つ前記工程（ｅ）よりも前に、前記第１のキャップ膜に含まれるアルミニウムを拡散させるアルミニウム拡散工程（ｆ）をさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記第２のキャップ膜を除去する工程（ｈ）をさらに備えていることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｈ）よりも後で且つ前記工程（ｅ）よりも前に、前記ｐ型半導体領域において前記ハードマスクを除去する工程（ｉ）をさらに備えていることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｉ）よりも後で且つ前記工程（ｅ）よりも前に、前記ｐ型半導体領域において、前記拡散防止膜を除去する工程（ｊ）をさらに備えていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２のキャップ膜は、ランタン、イットリウム、マグネシウム又はガドリニウムを含むことを特徴とする請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第２のキャップ膜は、ランタンを含み、
前記工程（ｄ）では、８００℃以下の温度で熱処理を行うことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記高誘電率膜は、ハフニウムを含む膜又はジルコニウムを含む膜であることを特徴とする請求項１０〜１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ａ）よりも前に、前記ｐ型半導体領域にｐ型ソースドレイン拡散層を形成し、前記ｎ型半導体領域にｎ型ソースドレイン拡散層を形成する工程（ｉ）と、
前記工程（ｉ）よりも後で且つ工程（ａ）よりも前に、前記ｐ型半導体領域を露出する第１の開口部及び前記ｎ型半導体領域を露出する第２の開口部を有する層間絶縁膜を形成する工程（ｊ）とをさらに備え、
前記工程（ａ）では、前記高誘電率膜を前記第１の開口部及び第２の開口部の側面並びに前記ｐ型半導体領域の前記第１の開口部から露出した部分及び前記ｎ型半導体領域の前記第２の開口部から露出した部分を覆うように形成することを特徴とする請求項１０〜１８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−１０３３２９（Ｐ２０１１−１０３３２９Ａ）
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願番号】特願２００９−２５７０４０（Ｐ２００９−２５７０４０）
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年５月２６日（２０１１．５．２６）
【国際特許分類】
【出願日】平成２１年１１月１０日（２００９．１１．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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