半導体装置およびその製造方法
【課題】半導体装置の性能を向上させる。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【０００３】
しかしながら、近年、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００４】
また、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料（高誘電率材料）を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００５】
非特許文献１〜４には、メタルゲート電極および高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】V.Narayanan et al., VLSI2006, p.224
【非特許文献２】P. Sivasubramani et al., VLSI2007, p.68
【非特許文献３】H-S. Jung et al., VLSI2005, p.232
【非特許文献４】M. Inoue et al., VLSI2009, p.40
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ＭＩＳＦＥＴのしきい値電圧（しきい値）の絶対値が大きくなってしまい、ＣＭＩＳＦＥＴであれば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまう。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を図ることが望まれる。
【０００９】
ゲート絶縁膜用の高誘電率膜（Ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ＭＩＳＦＥＴの低しきい値化を図るためには、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入することが有効である。ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に、低しきい値化用の元素として希土類元素などを導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。また、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に、低しきい値化用の元素としてアルミニウムなどを導入すると、ｐチャネル型ＭＩＳＦＥＴを低しきい値化することができる。
【００１０】
しかしながら、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入した場合、Ｈｆ系ゲート絶縁膜に導入された低しきい値化用の元素は、素子分離領域を構成する酸化シリコン膜中に拡散しやすい性質を有している。
【００１１】
このため、活性領域から素子分離領域上にかけて延在するようにメタルゲート電極が形成されていた場合には、メタルゲート電極の下に位置するＨｆ系ゲート絶縁膜から素子分離領域に、低しきい値化用の元素が拡散してしまい、Ｈｆ系ゲート絶縁膜における低しきい値化用の元素の濃度が低下する現象が生じてしまう。この現象が生じると、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入したことによる低しきい値化の効果が薄れ、ＭＩＳＦＥＴのしきい値電圧の絶対値が大きくなってしまうが、これは、チャネル幅が短くなるほど顕著となる。このため、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入したことによる低しきい値化の効果を的確に得て、半導体装置の性能を向上させることが望まれる。
【００１２】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、半導体基板と、前記半導体基板に形成された素子分離用溝と、前記素子分離用溝に埋め込まれた酸化シリコン膜からなり上部が前記半導体基板から突出している素子分離領域と、前記半導体基板から突出している部分の前記素子分離領域の側壁上に形成されかつ窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜とを有している。更に、前記素子分離領域によって規定された前記半導体基板の活性領域上に形成されかつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜からなるゲート絶縁膜と、前記半導体基板の前記活性領域上に前記ゲート絶縁膜を介して形成されたメタルゲート電極とを有している。ｎチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、ｐチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかである。そして、前記メタルゲート電極は、一部が前記素子分離領域上に延在しており、前記ゲート電極と前記半導体基板の前記活性領域との間に位置する前記ゲート絶縁膜と、前記素子分離領域との間には、前記側壁絶縁膜が介在している。
【００１６】
また、他の代表的な実施の形態による半導体装置は、半導体基板と、前記半導体基板に形成された素子分離用溝と、前記素子分離用溝に埋め込まれた酸化シリコン膜からなる素子分離領域と、前記素子分離領域によって規定された活性領域と、前記素子分離領域に隣接して配置され、窒化シリコンまたは酸窒化シリコンからなる絶縁体部とを有している。更に、前記活性領域、前記絶縁体部および前記素子分離領域上に延在するメタルゲート電極と、前記メタルゲート電極と前記活性領域、前記絶縁体部および前記素子分離領域との間に形成されかつゲート絶縁膜用の第１絶縁膜とを有している。前記第１絶縁膜は、ハフニウムと酸素と第１元素とを主成分として含有し、ｎチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、ｐチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかである。そして、前記活性領域上に位置する部分の前記第１絶縁膜と前記素子分離領域上に位置する部分の前記第１絶縁膜との間には、前記絶縁体部上に位置する部分の前記第１絶縁膜が介在している。
【００１７】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上に、ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、（ｄ）前記金属膜上に、第１材料膜を形成する工程を有している。更に、（ｅ）前記第１材料膜、前記金属膜および前記第１絶縁膜をパターニングして、積層パターンを形成する工程、（ｆ）前記積層パターンの側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、（ｇ）前記側壁絶縁膜および前記積層パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程を有している。更に、（ｈ）前記素子分離用溝を埋め、前記積層パターンおよび前記側壁絶縁膜を覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、（ｉ）前記積層パターンの前記第１材料膜が露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程を有している。更に、（ｊ）前記（ｉ）工程後、前記積層パターンの前記第１材料膜を除去する工程、（ｋ）前記（ｊ）工程後、前記金属膜上および前記素子分離領域上を含む前記半導体基板上に、シリコン膜を形成する工程、（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程を有している。そして、前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成される。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部平面図である。
【図１４】図１３と同じ半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図１５】図１３および図１４と同じ半導体装置の製造工程中の要部平面図（Ｂ−Ｂ断面図）である。
【図１６】図１３〜図１５に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図１７】図１６と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図１８】図１６および図１７に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図１９】図１８と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２０】図１８および図１９に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図２１】図２０と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２２】図２０および図２１に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図２３】図２２と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２４】図２２および図２３に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図２５】図２４と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２６】比較例の半導体装置の要部断面図である。
【図２７】比較例の半導体装置の要部断面図である。
【図２８】ｎチャネル型ＭＩＳＦＥＴのしきい値電圧のチャネル幅に対する依存性を示すグラフである。
【図２９】本発明の実施の形態１の変形例の半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図３２】図３１と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図３３】本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部平面図である。
【図４４】図４３と同じ半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図４５】図４３および図４４と同じ半導体装置の製造工程中の要部平面図（Ｂ−Ｂ断面図）である。
【図４６】図４３〜図４５に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図４７】図４６と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図４８】本発明の実施の形態２の変形例の半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図５１】図５０と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図５２】本発明の実施の形態３の半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５６に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５７に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５８に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図６０】図５９と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図６１】本発明の実施の形態３の変形例の半導体装置の要部断面図（Ａ−Ａ断面図）である。
【図６２】本発明の実施の形態３の変形例の半導体装置の要部断面図（Ｂ−Ｂ断面図）である。
【図６３】本発明の実施の形態４の半導体装置の要部断面図である。
【図６４】本発明の実施の形態４の半導体装置の要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図２５は、本実施の形態の半導体装置、ここではＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図または要部平面図である。図１〜図２５のうち、図１〜図１２および図１４〜図２５は要部断面図であり、図１３は要部平面図である。なお、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明する。
【００２５】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備（用意）する。
【００２６】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。
【００２７】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエルＰＷ）の表面（シリコン面）が露出される。
【００２８】
次に、図２に示されるように、半導体基板１の表面上（すなわちｐ型ウエルＰＷの表面上）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層（絶縁層、絶縁膜）２を形成する。
【００２９】
界面層２を形成することなく、半導体基板１（ｐ型ウエルＰＷ）の表面（シリコン面）上に直接的に後述のＨｆ含有膜３を形成することもできるが、界面層２を形成してから、この界面層２上に後述のＨｆ含有膜３を形成すれば、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができるため、より好ましい。界面層２を形成する場合、界面層２の膜厚は薄く、例えば１ｎｍ程度とすることができる。界面層２は、例えば熱酸化法などを用いて形成することができる。また、界面層２が酸窒化シリコン膜の場合は、Ｎ２Ｏ、Ｏ２およびＨ２を用いた高温短時間酸化法により形成することができる。
【００３０】
次に、半導体基板１の主面上に、すなわち界面層２上に、Ｈｆ含有膜（Ｈｆ含有層）３を形成する。このＨｆ含有膜３は、ＭＩＳＦＥＴの高誘電率ゲート絶縁膜形成用のベースとなる絶縁膜である。
【００３１】
Ｈｆ含有膜３は、ハフニウム（Ｈｆ）を含有する絶縁膜であり、より特定的には、ハフニウム（Ｈｆ）と酸素（Ｏ）を含有する絶縁材料からなる。Ｈｆ含有膜３は、好ましくは、ＨｆＯ膜（酸化ハフニウム膜、代表的なのはＨｆＯ２膜）、ＨｆＯＮ膜（酸窒化ハフニウム膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）またはＨｆＳｉＯ膜（ハフニウムシリケート膜）とすることができる。このうち、ＨｆＯＮ膜をＨｆ含有膜３として用いれば、耐熱性向上やリーク電流の更なる低減を図ることができる。従って、Ｈｆ含有膜３は、ハフニウム（Ｈｆ）と酸素（Ｏ）を主成分として含有する絶縁膜とみなすことができる。Ｈｆ含有膜３の膜厚（形成膜厚）は、例えば２ｎｍ程度とすることができる。この段階のＨｆ含有膜３は、低しきい値化用の元素（ここでは希土類元素）を含有していない。
【００３２】
Ｈｆ含有膜３は、例えば次のようにして形成することができる。
【００３３】
Ｈｆ含有膜３がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３４】
Ｈｆ含有膜３がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３５】
Ｈｆ含有膜３がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３６】
Ｈｆ含有膜３がＨｆＳｉＯ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＳｉＯ膜を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３７】
Ｈｆ含有膜３を形成した後、半導体基板１の主面上に、すなわちＨｆ含有膜３上に、Ｈｆ含有膜３に接するように、低しきい値化用の元素を含有する材料膜として希土類含有膜（希土類含有層）４を形成する。
【００３８】
ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を低下させるためにｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に導入する低しきい値化用の元素としては、希土類元素が好適であり、その中でもＬａ（ランタン）が特に好適である。このため、希土類含有膜４は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはＬａ（ランタン）を含有している。安定性の観点から、希土類含有膜４は、好ましくは酸化希土類膜（希土類酸化物層）であり、特に好ましくは酸化ランタン膜（酸化ランタンとして代表的なのはＬａ２Ｏ３）である。この段階の希土類含有膜４は、Ｈｆ（ハフニウム）を含有していない。
【００３９】
希土類含有膜４は、ＰＶＤ（Physical Vapor Deposition）法またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、例えば０．５ｎｍ程度とすることができる。
【００４０】
次に、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を好ましくは６００〜１０００℃の範囲内とし、不活性ガス雰囲気中（窒素ガス雰囲気中でもよい）で行うことができる。
【００４１】
この熱処理により、Ｈｆ含有膜３と希土類含有膜４とが反応（混合、ミキシング、相互拡散）して、図３に示されるように、Ｈｆ含有膜３と希土類含有膜４との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５が形成される。すなわち、希土類含有膜４の希土類元素がＨｆ含有膜３に導入されて、Ｈｆ含有膜３が、Ｈｆ含有絶縁膜５となる。Ｈｆ含有絶縁膜５における各元素（Ｈｆ、希土類元素など）の厚み方向の濃度分布は、均一な場合と、不均一な場合（例えばＨｆ含有膜３と希土類含有膜４との反応前の組成分布をある程度維持した不均一な分布）とがあり得るが、どちらも許容できる。ここで、厚み方向の濃度分布とは、Ｈｆ含有絶縁膜５において、半導体基板１の主面に垂直な方向での濃度分布に対応する。
【００４２】
また、Ｈｆ含有膜３を形成する前に界面層２を形成した場合には、この熱処理時には、Ｈｆ含有膜３と下部の界面層２との反応を抑制して、酸化シリコン膜または酸窒化シリコン膜からなる界面層２を残存させることが好ましい。この場合、Ｈｆ含有絶縁膜５と半導体基板１（ｐ型ウエルＰＷ）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層２が存在した状態となる。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。但し、Ｈｆ含有膜３からのＨｆや希土類含有膜４からの希土類元素が界面層２に多少導入される場合もある。また、界面層２とＨｆ含有絶縁膜５とが混合された構造になる場合もある。なお、界面層２の半導体基板１に接する部分においては、Ｈｆ（ハフニウム）や希土類元素が存在していないことが望ましい。
【００４３】
Ｈｆ含有膜３は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、希土類含有膜４は、希土類元素（Ｌｎ）を主成分として含有しているため、Ｈｆ含有膜３と希土類含有膜４とが反応して形成されたＨｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）とを主成分として含有する絶縁膜である。
【００４４】
ここで、Ｈｆ含有絶縁膜５に導入された希土類元素Ｌｎは、低しきい値化（しきい値電圧の絶対値の低下）のために導入された元素であるため、低しきい値化用の元素（第１元素）とみなすことができる。従って、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と、酸素（Ｏ）と、低しきい値化用の元素（第１元素）とを主成分として含有する絶縁膜とみなすことができる。
【００４５】
Ｈｆ含有絶縁膜５が含有する希土類元素Ｌｎは、希土類含有膜４が含有していた希土類元素Ｌｎと同じである。また、Ｈｆ含有膜３が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更に窒素（Ｎ）も含有したものとなる。また、Ｈｆ含有膜３が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００４６】
また、希土類含有膜４は、上述のように好ましくは酸化希土類膜である。この場合、希土類含有膜４は、希土類元素（Ｌｎ）以外に酸素（Ｏ）も含有しているが、Ｈｆ含有膜３も酸素（Ｏ）を含有しているため、希土類含有膜４が酸素（Ｏ）を含有しているかどうかにかかわらず、Ｈｆ含有絶縁膜５は、酸素（Ｏ）を含有したものとなる。すなわち、希土類含有膜４は、希土類元素（Ｌｎ）に加えて更に酸素（Ｏ）も含有することが好ましいが、希土類含有膜４が酸素（Ｏ）を含有する場合と酸素（Ｏ）を含有しない場合のいずれであっても、Ｈｆ含有絶縁膜５は、酸素（Ｏ）を含有したものとなる。
【００４７】
従って、Ｈｆ含有膜３がＨｆＳｉＯＮ膜の場合には、Ｈｆ含有絶縁膜５はＨｆＬｎＳｉＯＮ膜となり、Ｈｆ含有膜３がＨｆＳｉＯ膜の場合には、Ｈｆ含有絶縁膜５はＨｆＬｎＳｉＯ膜となり、Ｈｆ含有膜３がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜５はＨｆＬｎＯＮ膜となり、Ｈｆ含有膜３がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜５はＨｆＬｎＯ膜となる。
【００４８】
なお、ＨｆＬａＳｉＯＮ膜と表記した場合、ＨｆＬａＳｉＯＮ膜におけるＨｆとＬａとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。このことは、ＨｆＬａＳｉＯＮ膜以外の膜においても同様である。
【００４９】
この熱処理工程を行った後、希土類含有膜４の未反応部分（熱処理工程で反応しなかった部分）があれば、エッチング（好ましくはウェットエッチング）によって除去することもできる。
【００５０】
次に、図４に示されるように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に、メタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）６を形成する。
【００５１】
金属膜６は、好ましくは、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜である。金属膜６は、例えばスパッタリング法などにより形成することができる。加工性が容易なことと、ゲート抵抗の観点から、金属膜６を窒化チタン（ＴｉＮ）膜とすれば、更に好ましい。金属膜６の膜厚（形成膜厚）は、例えば５〜２０ｎｍ程度とすることができる。
【００５２】
次に、半導体基板１の主面上に、すなわち金属膜６上に、材料膜として絶縁膜７を形成する、絶縁膜７は、好ましくは窒化シリコン膜からなり、比較的低温なプロセスであるプラズマＣＶＤ法により形成される。
【００５３】
絶縁膜７は、窒化シリコン膜が好ましいが、他の材料膜とすることもできる。但し、後述の図１１の工程で後述の素子分離領域１３、側壁絶縁膜ＳＷ１および金属膜６のエッチングを抑制しながら絶縁膜７を選択的に除去できるように、絶縁膜７を選択する必要がある。絶縁膜７の膜厚（形成膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。
【００５４】
次に、図５に示されるように、絶縁膜７、金属膜６、Ｈｆ含有絶縁膜５および界面層２をパターニングして、パターニングされた絶縁膜７、金属膜６、Ｈｆ含有絶縁膜５および界面層２からなる積層パターン８を形成する。このパターニング工程は、例えば次のようにして行うことができる。
【００５５】
すなわち、まず、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜７をパターニングする。それから、パターニングされた絶縁膜７をエッチングマスクとしたエッチングにより、金属膜６、Ｈｆ含有絶縁膜５および界面層２をパターニングする。このパターニング工程は、ドライエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせによって行うことができる。これにより、界面層２、Ｈｆ含有絶縁膜５、金属膜６および絶縁膜７が下から順に積層された積層パターン（積層膜パターン）８を形成することができる。積層パターン８を形成した領域は、後述の活性領域１４となるため、活性領域１４とすべき領域に、積層パターン８を形成しておく。
【００５６】
他の形態として、絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたエッチングにより、絶縁膜７、金属膜６、Ｈｆ含有絶縁膜５および界面層２をパターニングして積層パターン８を形成することもできる。
【００５７】
次に、積層パターン８の側壁上に、絶縁体（絶縁膜）として窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷ１を形成する。具体的には、図６に示されるように、半導体基板１上に、積層パターン８を覆うように絶縁膜９を形成してから、図７に示されるように、この絶縁膜９を異方性エッチング（エッチバック）することによって、積層パターン８の側壁上に残存する絶縁膜９からなる側壁絶縁膜ＳＷ１を形成する。この際、側壁絶縁膜ＳＷ１となる部分以外の絶縁膜９は除去される。側壁絶縁膜ＳＷ１は、積層パターン８の側壁上に、サイドウォールスペーサ状に形成される。
【００５８】
絶縁膜９は、窒化シリコン膜または酸窒化シリコン膜からなり、窒化シリコン膜であればより好ましい。このため、側壁絶縁膜ＳＷ１は、窒化シリコン（絶縁膜９が窒化シリコン膜の場合）または酸窒化シリコン（絶縁膜９が酸窒化シリコン膜の場合）からなり、窒化シリコンで構成されていればより好ましい。後述するように、側壁絶縁膜ＳＷ１は、Ｈｆ含有絶縁膜５（または後述するＨｆ含有絶縁膜５ａ）が含有する低しきい値化用の元素が後述する素子分離領域１３に拡散するのを防止する機能を有するため、この機能を考慮すると、側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンで形成する必要があり、側壁絶縁膜ＳＷ１が窒化シリコンで構成されていればより好ましい。
【００５９】
側壁絶縁膜ＳＷ１用の絶縁膜９は、熱ＣＶＤ法またはプラズマＣＶＤ法で形成することができるが、成膜温度や成膜時の圧力などを調整することにより、絶縁膜７に比べて、ウェットエッチング耐性が高い膜とする。
【００６０】
次に、図８に示されるように、積層パターン８（の絶縁膜７）と側壁絶縁膜ＳＷ１とをエッチングマスクとして、半導体基板１を所定の深さまでエッチング（好ましくはドライエッチング）することにより、半導体基板１に溝（素子分離用の溝）１１を形成する。この溝１１は、側壁絶縁膜ＳＷ１の側面（積層パターン８に隣接していない側の側面）に整合して形成される。後述するように、この溝１１に酸化シリコン膜１２が埋め込まれて素子分離領域１３が形成されるため、溝１１は素子分離用の溝とみなすことができる。
【００６１】
次に、図９に示されるように、ＣＶＤ法などを用いて、絶縁膜として酸化シリコン膜１２を、溝１１を埋めるように半導体基板１の主面上に形成する。酸化シリコン膜１２は、溝１１内を埋めるとともに、積層パターン８および側壁絶縁膜ＳＷ１を覆うように形成される。
【００６２】
次に、図１０に示されるように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）により、酸化シリコン膜１２の上面を研磨する。この研磨は、積層パターン８の最上層の絶縁膜７の上面が露出した段階で、終了する。溝１１に埋め込まれた酸化シリコン膜１２により、素子分離領域１３が形成される。図１０にも示されるように、素子分離領域１３の上面は、半導体基板１の表面よりも高い位置にあり、積層パターン８の上面（すなわち絶縁膜７の上面）と、ほぼ同一平面上にある。すなわち、素子分離領域１３は、半導体基板１の表面よりも突出している。つまり、積層パターン８の絶縁膜７が露出するまで酸化シリコン膜１２を研磨することにより、溝（素子分離溝）１１に埋め込まれた酸化シリコン膜１２からなり、かつ上部が半導体基板１から突出している素子分離領域１３を形成するのである。素子分離領域１３の底面は、溝１１の底面（を構成する半導体基板１）に接し、素子分離領域１３の側面は、溝１１の側面（を構成する半導体基板１）および側壁絶縁膜ＳＷ１の側面（積層パターン８に隣接していない側の側面）に接した状態となる。このため、側壁絶縁膜ＳＷ１は、積層パターン８と素子分離領域１３とに挟まれた状態になっている。
【００６３】
側壁絶縁膜ＳＷ１は、積層パターン８の側壁に形成したが、素子分離領域１３が側壁絶縁膜ＳＷ１に接する（隣接する）ように形成されるため、素子分離領域１３を形成すると、半導体基板１の表面から突出した部分の素子分離領域１３の側壁に側壁絶縁膜ＳＷ１が形成されている状態になる。半導体基板１の主面において、素子分離領域１３で囲まれた領域（平面領域）が活性領域１４となる。すなわち、活性領域１４は、素子分離領域１３によって規定（画定）されており、素子分離領域１３によって周囲を囲まれている。活性領域１４には、ｐ型ウエルＰＷが形成されている。活性領域１４は、積層パターン８とその側壁上の側壁絶縁膜ＳＷ１とを形成した領域に対応している。
【００６４】
次に、図１１に示されるように、積層パターン８の絶縁膜７をウェットエッチングによって選択的に除去する。絶縁膜７を除去したことにより、積層パターン８を構成していた金属膜６（の上面）が露出される。界面層２、Ｈｆ含有絶縁膜５、金属膜６および絶縁膜７からなる積層パターン８は、絶縁膜７を除去したことにより、界面層２、Ｈｆ含有絶縁膜５および金属膜６からなる積層パターン８ａとなる。ここで、積層パターン８ａは、積層パターン８から絶縁膜７を除いたものに対応する。
【００６５】
絶縁膜７のエッチング工程（図１１の工程）では、絶縁膜７を、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および積層パターン８の金属膜６に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および金属膜６の各エッチング速度よりも、絶縁膜７のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜７をウェットエッチングする。これにより、絶縁膜７を選択的に除去し、側壁絶縁膜ＳＷ１、素子分離領域１３および金属膜６を残すことができる。金属膜６の下に位置するＨｆ含有絶縁膜５および界面層２も、エッチングされずに残存する。
【００６６】
絶縁膜７と側壁絶縁膜ＳＷ１とをいずれも窒化シリコンにより形成した場合には、上述のように、側壁絶縁膜ＳＷ１形成用の絶縁膜９（窒化シリコン膜）の成膜条件と、絶縁膜７（窒化シリコン膜）の成膜条件とを制御することにより、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜７を選択的にエッチングすることが可能になる。例えば、成膜温度などの成膜条件を調整することで、絶縁膜７（窒化シリコン膜）よりも絶縁膜９（窒化シリコン膜）をより緻密な膜とし、それによって、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜７を選択的にエッチングすることが可能になる。
【００６７】
絶縁膜７を除去したことにより、凹部（窪み部）１５が形成される。この凹部１５は、絶縁膜７を除去するまで絶縁膜７が存在していた空間である。凹部１５の底面は金属膜６の上面で形成され、凹部１５の側面は、側壁絶縁膜ＳＷ１の側面（絶縁膜７を除去するまでその絶縁膜７に接していた側面）により形成される。
【００６８】
また、他の形態として、絶縁膜７のエッチング工程（図１１の工程）を、ドライエッチングによって行うこともできる。但し、絶縁膜７のエッチング工程（図１１の工程）をウェットエッチングによって行えば、エッチング選択比を高くしやすいので、より好ましい。
【００６９】
次に、図１２に示されるように、半導体基板１の主面全面上にシリコン膜１６を形成する。すなわち、金属膜６上、側壁絶縁膜ＳＷ１上および素子分離領域１３上を含む前記半導体基板１上に、シリコン膜１６を形成する。シリコン膜１６は、凹部１５を埋め、積層パターン８ａ、側壁絶縁膜ＳＷ１および素子分離領域１３を覆うように形成される。シリコン膜１６を形成すると、積層パターン８ａの金属膜６の上面は、シリコン膜１６と接してシリコン膜１６で覆われた状態となり、また、素子分離領域１３の上面は、シリコン膜１６と接してシリコン膜１６で覆われた状態となる。
【００７０】
シリコン膜１６は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレインに導入した不純物の活性化アニール処理）で多結晶シリコン膜となり得る。シリコン膜１６の膜厚（形成膜厚）は、例えば３０〜１００ｎｍ程度とすることができる。
【００７１】
次に、シリコン膜１６および金属膜６（積層パターン８ａを構成していた金属膜６）をパターニングすることにより、図１３〜図１５に示されるように、パターニングされた金属膜６およびシリコン膜１６からなるゲート電極ＧＥを形成する。このパターニング工程（ゲート電極ＧＥ形成工程）は、例えば、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）をシリコン膜１６上に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜１６および金属膜６をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【００７２】
なお、図１３は、ゲート電極ＧＥを形成した段階の半導体装置の要部平面図であり、図１４および図１５は、ゲート電極ＧＥを形成した段階の半導体装置の要部断面図であるが、図１３のＡ−Ａ線の断面図が図１４に対応し、図１３のＢ−Ｂ線の断面図が図１５に対応する。後述の図１６〜図２５のうち、図１６、図１８、図２０、図２２および図２４はＡ−Ａ線の断面図に対応し、図１７、図１９、図２１、図２３および図２５はＢ−Ｂ線の断面図に対応しており、図１６と図１７とは同じ工程段階に対応し、図１８と図１９とは同じ工程段階に対応し、図２０と図２１とは同じ工程段階に対応し、図２２と図２３は同じ工程段階に対応し、図２４と図２５とは同じ工程段階に対応する。また、図１〜図１２の各工程段階では、Ａ−Ａ線の断面とＢ−Ｂ線の断面とは同じ断面構造となるため、図１〜図１２は、Ａ−Ａ線での断面図とＢ−Ｂ線での断面図とで共通である。
【００７３】
シリコン膜１６および金属膜６をパターニングするドライエッチング工程（すなわちゲート電極ＧＥを形成するためのドライエッチング工程）の後に、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５を除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥの下部に位置するＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングするためのドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【００７４】
ゲート電極ＧＥは、ゲート電極ＧＥの一部が素子分離領域１３上に延在するように形成される。すなわち、ゲート電極ＧＥは、活性領域１４上から側壁絶縁膜ＳＷ１上および素子分離領域１３上にかけて延在するように形成される。
【００７５】
ゲート電極ＧＥは、活性領域１４（ｐ型ウエルＰＷ）上では、金属膜６と金属膜６上のシリコン膜１６とにより構成されているが、素子分離領域１３上および側壁絶縁膜ＳＷ１上では、ゲート電極ＧＥはシリコン膜１６で構成され、金属膜６を有していない。素子分離領域１３上に金属膜６が形成されていない分、ゲート電極ＧＥの厚みは、素子分離領域１３上よりも活性領域１４（ｐ型ウエルＰＷ、チャネル領域）上で厚くなっている。
【００７６】
ゲート電極ＧＥのうち、ＭＩＳＦＥＴのゲート電極として機能できるのは活性領域１４（ｐ型ウエルＰＷ）上に位置する部分のゲート電極ＧＥ（すなわち金属膜６とシリコン膜１６との積層膜からなる部分）であり、素子分離領域１３上および側壁絶縁膜ＳＷ１上に位置する部分のゲート電極ＧＥ（すなわち金属膜６が無くシリコン膜１６で形成される部分）は、ＭＩＳＦＥＴのゲート電極としては機能しない。このため、ゲート電極ＧＥは、ＭＩＳＦＥＴのゲート電極として機能する部分（すなわち活性領域１４上に位置する部分）は金属膜６と金属膜６上のシリコン膜１６との積層構造を有しているため、いわゆるメタルゲート電極（金属ゲート電極）とみなすことができる。
【００７７】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜６は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜６として特に好ましいのは、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜であり、本実施の形態では、加工性が容易なことと、ゲート抵抗の観点から、窒化チタン（ＴｉＮ）膜を金属膜６として用いている。
【００７８】
活性領域１４においては、半導体基板１（ｐ型ウエルＰＷ）とゲート電極ＧＥとの間には、界面層２およびＨｆ含有絶縁膜５が介在しており、これ（界面層２およびＨｆ含有絶縁膜５）がＭＩＳＦＥＴのゲート絶縁膜として機能する。すなわち、活性領域１４のｐ型ウエルＰＷの表面上に、金属膜６および金属膜６上のシリコン膜１６からなるゲート電極ＧＥが、ゲート絶縁膜としてのＨｆ含有絶縁膜５を介して形成された状態となる（界面層２を形成した場合はその界面層２も介在する）。Ｈｆ含有絶縁膜５は、酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【００７９】
また、ゲート電極ＧＥは、一部が素子分離領域１３上および側壁絶縁膜ＳＷ１上にも延在しており、Ｈｆ含有絶縁膜５（および界面層２）は、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ）との間に介在しているが、ゲート電極ＧＥと素子分離領域１３との間やゲート電極ＧＥと側壁絶縁膜ＳＷ１との間には、Ｈｆ含有絶縁膜５（および界面層２）は介在していない。
【００８０】
次に、図１６（Ａ−Ａ断面）および図１７（Ｂ−Ｂ断面）に示されるように、活性領域１４（ｐ型ウエルＰＷ）におけるゲート電極ＧＥの両側の領域（ゲート電極ＧＥで覆われていない領域）に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸを形成する。ｎ−型半導体領域ＥＸ形成用のイオン注入時には、活性領域１４の半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥをマスクとしてイオン注入する。このため、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥに整合して形成され、ゲート電極ＧＥの直下には、ｎ−型半導体領域ＥＸは形成されない。
【００８１】
次に、図１８（Ａ−Ａ断面）および図１９（Ｂ−Ｂ断面）に示されるように、ゲート電極ＧＥの側壁上に、絶縁体（絶縁膜）からなるサイドウォール（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷ２を形成する。例えば、半導体基板１上に、ゲート電極ＧＥ、素子分離領域１３および側壁絶縁膜ＳＷ１を覆うように、酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥの側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールＳＷ２を形成することができる。なお、図面の簡略化のために、図２１では、サイドウォールＳＷ２を構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。また、ゲート電極ＧＥの側壁上にサイドウォールＳＷ２を形成する際に、側壁絶縁膜ＳＷ１の側面（素子分離領域１３にもゲート電極ＧＥにも隣接していない側面）上に、サイドウォールＳＷ２が形成される場合もあり得る。
【００８２】
次に、活性領域１４（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤをイオン注入により形成する。
【００８３】
ｎ＋型半導体領域ＳＤは、活性領域１４（ｐ型ウエルＰＷ）におけるゲート電極ＧＥおよびサイドウォールＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、形成することができる。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域ＳＤ形成用のイオン注入時には、活性領域１４の半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥおよびその側壁上のサイドウォールＳＷ２をマスクとしてイオン注入する。このため、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥに整合して形成され、ｎ＋型半導体領域ＳＤは、ゲート電極ＧＥの側壁上に形成されたサイドウォールＳＷ２に整合して形成され、ゲート電極ＧＥおよびサイドウォールＳＷ２の直下には、ｎ＋型半導体領域ＳＤは形成されない。
【００８４】
ｎチャネル型ＭＩＳＦＥＴのゲート電極ＧＥを構成するシリコン膜１６は、ｎ−型半導体領域ＥＸ形成用のイオン注入工程やｎ＋型半導体領域ＳＤ形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となり得る。
【００８５】
ｎ+型半導体領域ＳＤ形成用のイオン注入を行った後、導入した不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う。この熱処理により、ｎ−型半導体領域ＥＸ、ｎ＋型半導体領域ＳＤおよびシリコン膜１６などに導入されている不純物を活性化することができる。この熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【００８６】
このようにして、図１８（Ａ−Ａ断面図）および図１９（Ｂ−Ｂ断面図）に示されるような構造が得られ、活性領域１４に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００８７】
ゲート電極ＧＥがｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥの下のＨｆ含有絶縁膜５（およびその下の界面層２）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸにより形成される。
【００８８】
次に、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤの上部（上層部分）や、ゲート電極ＧＥを構成するシリコン膜１６の上部（上層部分）に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層１８を形成する。図２０（Ａ−Ａ断面）および図２１（Ｂ−Ｂ断面）には、金属シリサイド層１８が形成された状態が示されている。金属シリサイド層１８を形成するには、例えばニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜のような金属膜を半導体基板１に堆積して熱処理することによって、金属シリサイド層１８を形成し、その後、未反応の金属膜を除去する。金属シリサイド層１８を形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができるが、場合によっては、金属シリサイド層１８の形成を省略することもできる。また、ゲート電極ＧＥ（を構成するシリコン膜１６）上に金属シリサイド層１８を形成した場合には、ゲート電極ＧＥ上に形成されている金属シリサイド層１８を、ゲート電極ＧＥの一部とみなすこともできる。
【００８９】
次に、図２２（Ａ−Ａ断面）および図２３（Ｂ−Ｂ断面）に示されるように、半導体基板１の主面上に、素子分離領域１３、ゲート電極ＧＥおよびサイドウォールＳＷ２を覆うように、絶縁膜（層間絶縁膜）２１を形成する。絶縁膜２１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜２１の形成後、絶縁膜２１の表面（上面）を、例えばＣＭＰ法を使用して平坦化する。
【００９０】
次に、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２１をドライエッチングすることにより、絶縁膜２１にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、ｎ＋型半導体領域ＳＤや、ゲート電極ＧＥの上部などに形成される。
【００９１】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜２１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成し、絶縁膜２１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、プラグＰＧは、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。プラグＰＧは、その底部でｎ＋型半導体領域ＳＤの表面上の金属シリサイド層１８や、ゲート電極ＧＥ上の金属シリサイド層１８などと接して、電気的に接続される。
【００９２】
次に、図２４（Ａ−Ａ断面）および図２５（Ｂ−Ｂ断面）に示されるように、プラグＰＧが埋め込まれた絶縁膜２１上に、絶縁膜２２を形成する。絶縁膜２２は、複数の絶縁膜の積層膜で形成することもできる。
【００９３】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２２の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜２２上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリアメタル膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、配線Ｍ１を構成するバリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００９４】
配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用のｎ＋型半導体領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９５】
以上のようにして、本実施の形態の半導体装置が製造される。
【００９６】
次に、本実施の形態の半導体装置の主要な特徴と効果について説明する。
【００９７】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥは、ゲート絶縁膜（ここでは界面層２およびＨｆ含有絶縁膜５）上に位置する金属膜６を有しており、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【００９８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜５を用いている。すなわち、酸化シリコンより誘電率（比誘電率）の高い材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）であるＨｆ含有絶縁膜５を、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Ｈｆ含有絶縁膜５の物理的膜厚を増加させることができるため、リーク電流を低減することができる。
【００９９】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜５に希土類元素を導入しているので、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。ここで、ＭＩＳＦＥＴのしきい値電圧の絶対値を低く（小さく）することを、「低しきい値化」と呼ぶものとする。また、Ｈｆを主成分として含有するゲート絶縁膜（高誘電率ゲート絶縁膜）を、Ｈｆ系ゲート絶縁膜（Ｈｆ系高誘電率ゲート絶縁膜）と呼ぶものとする。
【０１００】
ｎチャネル型ＭＩＳＦＥＴのＨｆ系の高誘電率ゲート絶縁膜に、低しきい値化用の元素として希土類元素を導入することで低しきい値化を図ることができるが、本発明者の検討によれば、Ｈｆ系の高誘電率ゲート絶縁膜に導入された希土類元素が、素子分離領域を構成する酸化シリコン膜中に拡散することで、Ｈｆ系の高誘電率ゲート絶縁膜中の希土類濃度が減少し、低しきい値化の効果が薄れる虞があることが分かった。このことについて、図２６および図２７の比較例の半導体装置を参照しながら説明する。
【０１０１】
図２６および図２７は、比較例の半導体装置の要部断面図である。図２６は、比較例の半導体装置において、ゲート電極ＧＥ１０１をゲート長方向に横切る断面（上記Ａ−Ａ線に相当する位置での断面）が示され、図２７は、比較例の半導体装置において、ゲート電極ＧＥ１０１をゲート幅方向に横切る断面（上記Ｂ−Ｂ線に相当する位置での断面）が示されている。
【０１０２】
図２６および図２７に示される比較例の半導体装置においては、半導体基板１０１に素子分離領域１１３が形成され、素子分離領域１１３で規定された半導体基板１０１の活性領域にｐ型ウエルＰＷ１０１が形成されている。ｐ型ウエルＰＷ１０１上には、界面層１０２およびＨｆ含有絶縁膜１０５を介して、ゲート電極ＧＥ１０１が形成されている。ゲート電極ＧＥ１０１は、金属膜１０６とその上のシリコン膜１１６との積層構造を有しており、いわゆるメタルゲート電極であり、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のゲート電極（メタルゲート電極）として機能する。ゲート電極ＧＥ１０１とｐ型ウエルＰＷ１０１との間に介在する界面層１０２およびＨｆ含有絶縁膜１０５は、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のゲート絶縁膜として機能する。界面層１０２、Ｈｆ含有絶縁膜１０５、金属膜１０６およびシリコン膜１１６は、それぞれ、上記界面層２、Ｈｆ含有絶縁膜５、金属膜６およびシリコン膜１６と同様の材料膜であるため、ここではその繰り返しの説明は省略する。ゲート電極ＧＥ１０１の側壁上には、上記サイドウォールＳＷ２に相当するサイドウォールＳＷ１０２が形成され、ｐ型ウエルＰＷには、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１０１およびｎ−型半導体領域ＥＸ１０１により形成されている。
【０１０３】
図２６および図２７に示される比較例の半導体装置においては、半導体基板１０１に素子分離領域１１３が形成されているが、この素子分離領域１１３は、ＳＴＩ（Shallow Trench Isolation）法により形成されており、半導体基板１０１に溝（素子分離溝）１１１を形成してこの溝１１１に酸化シリコン膜を埋め込むことで形成されている。本実施の形態とは異なり、図２６および図２７に示される比較例の半導体装置では、素子分離領域１１３の上面の高さは、半導体基板１０１の主面（表面）とほぼ同じ高さであり、上記側壁絶縁膜ＳＷ１に相当するものは形成されていない。
【０１０４】
ゲート電極は、一部が素子分離領域上にも延在していることが一般的である。これは、ゲート電極上にコンタクトホールを形成して、このコンタクトホールに埋め込んだプラグとゲート電極とを接続する場合、素子分離領域上に位置する部分のゲート電極上にコンタクトホール（およびそれを埋めるプラグ）を配置するためである。また、一本のゲート電極が複数のＭＩＳＦＥＴのゲート電極を兼ねる場合には、ＭＩＳＦＥＴ間の素子分離領域上をゲート電極が延在する必要がある。このため、図２６および図２７に示される比較例の半導体装置においても、ゲート電極ＧＥ１０１は、図２７からも分かるように、一部が素子分離領域１１３上に延在している。
【０１０５】
界面層１０２は、熱酸化で形成したため、活性領域の半導体基板１０１の表面に形成される。Ｈｆ含有絶縁膜１０５は、上記Ｈｆ含有絶縁膜５と同様の手法により形成されており、具体的には、半導体基板１の主面上にＨｆ含有膜（例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、ＨｆＯＮ膜またはＨｆＯ膜）と希土類含有膜（例えば酸化ランタン膜）とを下から順に形成してから、これらを熱処理で反応させることで形成している。このＨｆ含有膜と希土類含有膜とは、半導体基板１０１の活性領域上だけでなく、素子分離領域１１３上にも形成されるため、Ｈｆ含有絶縁膜１０５は、素子分離領域１１３上にも形成されることになる。このため、Ｈｆ含有絶縁膜１０５形成後に、ゲート電極ＧＥ１０１を、ゲート電極ＧＥ１０１の一部が素子分離領域１１３上にも延在するように形成すると、図２７に示されるように、ゲート電極ＧＥ１０１と素子分離領域１１３との間にもＨｆ含有絶縁膜１０５が介在した状態となる。
【０１０６】
図２６および図２７に示される比較例の半導体装置においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜１０５に、低しきい値化用の元素として希土類元素が導入されているため、希土類元素が導入されていない場合に比べて、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１を低しきい値化することができる。しかしながら、Ｈｆ含有絶縁膜１０５に導入された希土類元素は、素子分離領域１１３を構成する酸化シリコン膜中に拡散しやすい性質を有している。これは、希土類元素が導入されたＨｆ系ゲート絶縁膜が酸化シリコン膜に接していると、Ｈｆ系ゲート絶縁膜に導入されている希土類元素が酸化シリコン膜側に拡散しやすいことに加えて、素子分離領域を構成する酸化シリコン膜は、体積が大きいため、希土類元素を吸収する許容量が大きく、Ｈｆ系ゲート絶縁膜に導入されている希土類元素が、素子分離領域に多量に拡散してしまうためである。Ｈｆ含有絶縁膜１０５に導入された希土類元素が素子分離領域１１３に拡散する現象は、ソース・ドレイン領域形成後の活性化アニール（導入した不純物の活性化のための熱処理）の際に、特に生じやすい。
【０１０７】
このため、図２６および図２７に示される比較例の半導体装置においては、素子分離領域１１３上に位置する部分とその近傍のＨｆ含有絶縁膜１０５は、希土類元素が素子分離領域１１３に拡散したことで、希土類濃度が低下してしまう。このため、ｐ型ウエルＰＷ１０１上に位置するＨｆ含有絶縁膜１０５は、全体がｎチャネル型ＭＩＳＦＥＴＱｎ１０１のゲート絶縁膜として機能するが、素子分離領域１１３に隣接する領域ＲＧ（図２７に示されている）において、希土類濃度が低下してしまう。
【０１０８】
素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下すると、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果が薄れ、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のしきい値電圧の絶対値が大きくなってしまう虞がある。
【０１０９】
それに対して、本実施の形態の半導体装置においては、ゲート電極ＧＥは、一部が素子分離領域１３上に延在しており、この素子分離領域１３は、半導体基板１に形成された素子分離用の溝１１に埋め込まれた酸化シリコン膜１２からなるが、素子分離領域１３の上部は半導体基板１（の主面）から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１が形成されている。そして、この側壁絶縁膜ＳＷ１は窒化シリコンまたは酸窒化シリコンからなる。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されたＨｆ含有絶縁膜５（および界面層２）からなるが、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置するゲート絶縁膜（Ｈｆ含有絶縁膜５）と、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。
【０１１０】
本実施の形態の半導体装置では、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（すなわちゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５）は、素子分離領域１３に隣接（近接）しておらず、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンからなるため、Ｈｆ含有絶縁膜５が側壁絶縁膜ＳＷ１に隣接していたとしても、Ｈｆ含有絶縁膜５から側壁絶縁膜ＳＷ１へは、希土類元素は拡散しにくい。
【０１１１】
これは、希土類元素が導入されたＨｆ系ゲート絶縁膜が酸化シリコン膜に接していると、Ｈｆ系ゲート絶縁膜に導入されている希土類元素が酸化シリコン膜側に拡散しやすいのに比べて、希土類元素が導入されたＨｆ系ゲート絶縁膜が窒化シリコン膜または酸窒化シリコン膜に接していても、Ｈｆ系ゲート絶縁膜に導入されている希土類元素は窒化シリコン膜または酸窒化シリコン膜側に拡散しにくいためである。
【０１１２】
このため、希土類元素が拡散しにくい窒化シリコンまたは酸窒化シリコンによって側壁絶縁膜ＳＷ１を形成して、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５と素子分離領域１３との間にこの側壁絶縁膜ＳＷ１を介在させることで、側壁絶縁膜ＳＷ１を希土類元素（低しきい値化用の元素）の拡散バリアとして機能させることができる。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。従って、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の絶対値を的確に小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０１１３】
また、側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンからなるが、窒化シリコンで構成されていればより好ましく、これは、希土類元素が導入されたＨｆ系ゲート絶縁膜が窒化シリコン膜に接している場合と酸窒化シリコン膜に接している場合とを比べると、窒化シリコン膜の方がＨｆ系ゲート絶縁膜に導入されている希土類元素が拡散しにくいためである。
【０１１４】
図２８は、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧のチャネル幅に対する依存性を示すグラフである。図２８のグラフの縦軸は、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧に対応し、任意単位（arbitrary unit）で示されており、図２８のグラフの横軸は、ｎチャネル型ＭＩＳＦＥＴのチャネル幅に対応し、任意単位（arbitrary unit）で示されている。図２６および図２７の比較例の半導体装置の構造において、Ｈｆ含有絶縁膜１０５に希土類元素が導入されていない場合を、図２８のグラフで「比較例１」として一点鎖線で示し、図２６および図２７の比較例の半導体装置の構造において、Ｈｆ含有絶縁膜１０５に希土類元素が導入されている場合を、図２８のグラフで「比較例２」として点線で示してある。また、本実施の形態の半導体装置の構造の場合（Ｈｆ含有絶縁膜５に希土類元素が導入されている）を、図２８のグラフで「本実施の形態」として実線で示してある。
【０１１５】
図２６および図２７の比較例の半導体装置の構造において、Ｈｆ含有絶縁膜１０５に希土類元素が導入されていない場合は、図２８のグラフにおいて一点鎖線で示されるように、しきい値電圧が高くなる。それに対して、ｎチャネル型ＭＩＳＦＥＴのＨｆ系の高誘電率ゲート絶縁膜（Ｈｆ含有絶縁膜５，１０５）に希土類元素を導入することで、図２８のグラフの点線（比較例１）および実線（本実施の形態）で示されるように、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を低くすることができる。しかしながら、比較例２（図２６および図２７の比較例の半導体装置の構造）の場合には、チャネル幅がある程度大きいときには、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果を得られるが、チャネル幅が小さくなるにしたがって、低しきい値化の効果は小さくなっていき、比較例１（Ｈｆ含有絶縁膜１０５に希土類元素を導入していない場合）のしきい値電圧に近づいていく。これは、図２６および図２７の比較例の半導体装置の構造の場合は、素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下するため、チャネル幅が小さくなるほど、ゲート絶縁膜と機能する部分のＨｆ含有絶縁膜１０５のうち、希土類濃度が低下した部分が占める割合が大きくなるためと考えられる。
【０１１６】
すなわち、チャネル幅が十分に大きい場合は、素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下したとしても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜１０５全体から見ると、希土類濃度の低下はわずかであるため、その影響は小さく、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果を十分に得ることができる。しかしながら、チャネル幅が小さくなってくると、素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下したことによる影響が、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜１０５全体から見て相対的に大きくなってくるため、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果が低下し、比較例１のしきい値電圧に近づいていく。このため、図２６および図２７の比較例の半導体装置の構造では、しきい値電圧のチャネル幅依存性が大きくなってしまう。
【０１１７】
それに対して、本実施の形態では、上述のように、側壁絶縁膜ＳＷ１によって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。このため、図２８のグラフの実線で示されるように、チャネル幅によらず、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、本実施の形態では、しきい値電圧のチャネル幅依存性を小さくすることができる。本実施の形態は、ＭＩＳＦＥＴのチャネル幅が１μｍ以下の場合に適用すれば特に有効であり、これは、以下の実施の形態２〜４においても同様である。
【０１１８】
また、ｎチャネル型ＭＩＳＦＥＴを低しきい値化するには、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を導入することが非常に有効であるが、希土類元素以外でも、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素であれば、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜に導入することで、ｎチャネル型ＭＩＳＦＥＴの低しきい値化を図ることができる。このため、本実施の形態において、希土類含有膜４の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いることができ、この場合には、形成されたＨｆ含有絶縁膜５は、低しきい値化用の元素として、希土類元素の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有したものとなる。このため、本実施の形態は、希土類含有膜４の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いた場合、すなわちＨｆ含有絶縁膜５が、低しきい値化用の元素として、希土類元素の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有する場合にも有効であり、これは、以下の実施の形態２〜４でも同様である。但し、ｎチャネル型ＭＩＳＦＥＴをより的確に低しきい値化するためには、Ｈｆ含有絶縁膜５に導入された低しきい値化用の元素は、希土類元素またはＭｇ（マグネシウム）が好ましく、Ｍｇ（マグネシウム）よりも希土類元素がより好ましく、希土類元素の中でもＬａ（ランタン）が特に好ましい。
【０１１９】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｐチャネル型ＭＩＳＦＥＴについても適用できる。図２９〜図３２は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図であり、ｐチャネル型ＭＩＳＦＥＴを形成する場合が示されている。図２９は上記図２に対応し、図３０は上記図３に対応し、図３１は上記図２４に対応し、図３２は上記図２５に対応している。
【０１２０】
ｐチャネル型ＭＩＳＦＥＴＱｐもｎチャネル型ＭＩＳＦＥＴＱｎと基本的には同様にして形成することができるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを形成する場合との相違点について説明する。
【０１２１】
図２９に示されるように、上記ｐ型ウエルＰＷの代わりにｎ型ウエルＮＷを形成するが、ｎ型ウエルＮＷは、ｐ型ウエルＰＷと導電型が逆（反対）であること以外は、形成法や構成はｐ型ウエルＰＷと同様である。
【０１２２】
また、図２９に示されるように、Ｈｆ含有膜３上に、上記希土類含有膜４の代わりに材料膜４ａを形成する。材料膜４ａは、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）のうちの少なくとも一種を含有する材料膜である。材料膜４ａとしては、安定性の観点から酸化膜（酸化アルミニウム膜、酸化チタン膜または酸化タンタル膜）が好ましいが、それ以外にも酸窒化膜（酸窒化アルミニウム膜、酸窒化チタン膜または酸窒化タンタル膜）または金属の単体膜（アルミニウム膜、チタン膜またはタンタル膜）とすることもできる。材料膜４ａは、スパッタリング法またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、例えば０．５ｎｍ程度とすることができる。
【０１２３】
上記希土類含有膜４の代わりに材料膜４ａを形成した後、上記熱処理（Ｈｆ含有膜３と上記希土類含有膜４とを反応させる熱処理）と同様の熱処理を行うが、この熱処理により、Ｈｆ含有膜３と材料膜４ａとが反応（混合、ミキシング、相互拡散）して、図３０に示されるように、Ｈｆ含有膜３と材料膜４ａとの反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５ａが形成される。すなわち、上記Ｈｆ含有絶縁膜５の代わりにＨｆ含有絶縁膜５ａが形成される。
【０１２４】
図３０のＨｆ含有絶縁膜５ａと上記図３のＨｆ含有絶縁膜５との相違点は、上記図３のＨｆ含有絶縁膜５が、低しきい値化用の元素として希土類元素を含有していたのに対して、図３０のＨｆ含有絶縁膜５ａは、低しきい値化用の元素として、希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していることである。希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していること以外については、図３０のＨｆ含有絶縁膜５ａは上記図３のＨｆ含有絶縁膜５と同様の構成を有しているので、ここではその繰り返しの説明は省略する。Ｈｆ含有絶縁膜５と同様、Ｈｆ含有絶縁膜５ａも、酸化シリコンよりも誘電率が高く、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。
【０１２５】
その後、ｎ−型半導体領域ＥＸの代わりにｐ−型半導体領域ＥＸａを形成し、ｎ＋型半導体領域ＳＤの代わりにｐ＋型半導体領域ＳＤａを形成するが、ｐ−型半導体領域ＥＸａは、ｎ−型半導体領域ＥＸと導電型が逆であること以外は、形成法や構成はｎ−型半導体領域ＥＸと同様であり、ｐ＋型半導体領域ＳＤａは、ｎ＋型半導体領域ＳＤと導電型が逆であること以外は、形成法や構成はｎ＋型半導体領域ＳＤと同様である。
【０１２６】
このようにして、上記図２４（Ａ−Ａ断面）および図２５（Ｂ−Ｂ断面）にそれぞれ対応する図３１（Ａ−Ａ断面）および図３２（Ｂ−Ｂ断面）の構造が得られる。
【０１２７】
上記図２４および図２５の半導体装置に対する図３１および図３２の半導体装置の相違点は、上記ｐ型ウエルＰＷ、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの導電型を逆にして、それぞれｎ型ウエルＮＷ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａにしたことと、Ｈｆ含有絶縁膜５を、含有する低しきい値化用の元素（希土類元素）をＡｌ、ＴｉまたはＴａに代えて、Ｈｆ含有絶縁膜５ａとしたことである。図３１および図３２の半導体装置の他の構成は、上記図２４および図２５の半導体装置とほぼ同様である。
【０１２８】
なお、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５であり、チャネル（ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域）上に位置する部分のＨｆ含有絶縁膜５でもある。また、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａは、ゲート電極ＧＥと半導体基板１の活性領域１４（ｎ型ウエルＮＷ）との間に位置する部分のＨｆ含有絶縁膜５ａであり、チャネル（ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域）上に位置する部分のＨｆ含有絶縁膜５ａでもある。このことは、以下の実施の形態２〜４でも同様である。
【０１２９】
ｎチャネル型ＭＩＳＦＥＴＱｎが形成された上記図２４および図２５の半導体装置の場合、Ｈｆ含有絶縁膜５から素子分離領域１３への拡散が側壁絶縁膜ＳＷ１によって防止される、Ｈｆ含有絶縁膜５が含有する低しきい値化用の元素は、希土類元素であった。一方、ｐチャネル型ＭＩＳＦＥＴＱｐが形成された上記図３１および図３２の半導体装置の場合、Ｈｆ含有絶縁膜５ａから素子分離領域１３への拡散が側壁絶縁膜ＳＷ１によって防止される、Ｈｆ含有絶縁膜５ａが含有する低しきい値化用の元素は、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）である。
【０１３０】
ｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合でも、本実施の形態では、側壁絶縁膜ＳＷ１によって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａから素子分離領域１３に低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）が拡散するのを抑制または防止することができる。このため、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａにおける低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）の濃度の低下を抑制または防止できる。従って、ｎチャネル型ＭＩＳＦＥＴと同様に、ｐチャネル型ＭＩＳＦＥＴにおいても、上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５ａにＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、しきい値電圧のチャネル幅依存性を小さくすることができる。従って、半導体装置の性能を向上させることができる。
【０１３１】
ｐチャネル型ＭＩＳＦＥＴを低しきい値化する（すなわちしきい値電圧の絶対値を小さくする）には、ｐチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜にＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）の少なくとも１種を導入することが有効である。但し、ｎチャネル型ＭＩＳＦＥＴをより的確に低しきい値化するためには、Ｈｆ含有絶縁膜５ａに導入する低しきい値化用の元素は、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）のうちでも、Ａｌ（アルミニウム）が特に好ましく、これは、以下の実施の形態２〜４でも同様である。
【０１３２】
上述のように、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜５）が含有する低しきい値化用の元素は、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素であり、希土類元素またはＭｇ（マグネシウム）が好ましく、希土類元素がより好ましく、Ｌａ（ランタン）が特に好ましい。また、ｐチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜５ａ）が含有する低しきい値化用の元素は、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）であり、Ａｌ（アルミニウム）が特に好ましい。これらの低しきい値化用の元素をＨｆ系ゲート絶縁膜に導入した場合、上記図２６および図２７に示される比較例の半導体装置の構造であれば、Ｈｆ系ゲート絶縁膜に導入した低しきい値化用の元素が素子分離領域１１３に拡散する課題が生じ得る。このため、これらの低しきい値化用の元素をＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜５またはＨｆ含有絶縁膜５ａ）に導入する場合には、本実施の形態および以下の実施の形態２〜４のような半導体装置の構造や製造工程を適用することで、Ｈｆ系ゲート絶縁膜に導入した低しきい値化用の元素が素子分離領域に拡散することに起因した課題を解決することができる。
【０１３３】
また、半導体基板１上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を形成した半導体装置、すなわち、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に本実施の形態および以下の実施の形態２〜４を適用することもできる。
【０１３４】
また、側壁絶縁膜ＳＷ１の厚み（幅）Ｔ１は、５ｎｍ以上（すなわちＴ１≧５ｎｍ）が好ましい。ここで、側壁絶縁膜ＳＷ１の厚みＴ１は、図７、図２４および図２５にも示されており、半導体基板１の主面に平行な方向の厚みに対応している。側壁絶縁膜ＳＷ１の厚みＴ１は、絶縁膜９の堆積膜厚によって制御することができる。側壁絶縁膜ＳＷ１の厚みＴ１を５ｎｍ以上とすることで、Ｈｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）から素子分離領域１３に低しきい値化用の元素が拡散するのを、側壁絶縁膜ＳＷ１によって的確に防止できるようになる。また、側壁絶縁膜ＳＷ１の厚みＴ１を大きくしすぎると、半導体装置の小型化（小面積化）に不利となるため、側壁絶縁膜ＳＷ１の厚みＴ１を５〜１０ｎｍとすれば（すなわち１０ｎｍ≧Ｔ１≧５ｎｍとすれば）より好ましく、これにより、低しきい値化用の元素が素子分離領域１３に拡散するのを側壁絶縁膜ＳＷ１によって防止する効果を的確に得た上で、半導体装置の小型化（小面積化）を図ることもできる。このことは、後述の実施の形態２の側壁絶縁膜ＳＷ１の厚みや後述の実施の形態３の側壁絶縁膜ＳＷ１ａの厚みについても同様である。
【０１３５】
また、本実施の形態の製造工程は、先に界面層２、Ｈｆ含有膜３および希土類含有膜４を形成することでＨｆ含有絶縁膜５を形成してから、積層パターン８などを形成している。このため、清浄なゲート絶縁膜（Ｈｆ含有絶縁膜５）を形成しやすいという利点もある。
【０１３６】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。図３３〜図４７は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図３３〜図４７のうち、図３３〜図４２および図４４〜図４７は要部断面図であり、図４３は要部平面図である。なお、上記実施の形態１と同様、本実施の形態でも、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明する。
【０１３７】
まず、図３３に示されるように、上記実施の形態１と同様に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエルＰＷを形成する。
【０１３８】
次に、半導体基板１の表面上（すなわちｐ型ウエルＰＷの表面上）に、絶縁膜３１および絶縁膜３２を、下から順に形成する。絶縁膜３１は、好ましくは酸化シリコン膜からなり、熱酸化法などにより形成することができる。絶縁膜３２は、好ましくは窒化シリコン膜からなり、上記実施の形態１の絶縁膜７と同様の手法により、形成することができる。絶縁膜３２は、絶縁膜３１よりも厚く、絶縁膜３１の膜厚（形成膜厚）は、例えば２〜１０ｎｍ程度とすることができ、絶縁膜３２の膜厚（形成膜厚）は、例えば３０〜１００ｎｍ程度とすることができる。絶縁膜３１は、その形成を省略することもでき、その場合には、半導体基板１の表面上に絶縁膜３２が形成される。
【０１３９】
絶縁膜３２は、窒化シリコン膜が好ましいが、他の材料膜とすることもできる。但し、後述の図３９の工程で素子分離領域１３および側壁絶縁膜ＳＷ１のエッチングを抑制しながら絶縁膜３２を選択的に除去できるように、絶縁膜３２を選択する必要がある。
【０１４０】
次に、図３４に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜３２，３１をパターニングする。
【０１４１】
この際、絶縁膜３２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜３２および絶縁膜３１をエッチングし、その後、このフォトレジストパターンを除去すればよい。あるいは、絶縁膜３２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜３２をエッチングしてから、このフォトレジストパターンを除去した後、残存する絶縁膜３２をエッチングマスク（ハードマスク）として用いて絶縁膜３１をエッチングすることもできる。
【０１４２】
絶縁膜３２，３１をパターニングしたことにより、絶縁膜３１および絶縁膜３２が下から順に積層された積層パターン（積層膜パターン、材料膜パターン）８ｂが形成される。積層パターン８ｂを形成した領域は、後述の活性領域１４となるため、活性領域１４とすべき領域に、積層パターン８ｂを形成しておく。絶縁膜３１の形成を省略した場合には、積層パターン８ｂは、絶縁膜３２の単体膜により形成される。積層パターン８ｂは、半導体基板１上に形成した材料膜（ここでは絶縁膜３１，３２の積層膜または絶縁膜３２の単体膜）をパターニングすることで形成されているので、材料膜パターンとみなすことができる。
【０１４３】
次に、図３５に示されるように、積層パターン８ｂの側壁上に側壁絶縁膜ＳＷ１を形成する。側壁絶縁膜ＳＷ１の形成法は、上記実施の形態１と同様である。上記実施の形態１と相違しているのは、上記実施の形態１では、界面層２、Ｈｆ含有絶縁膜５、金属膜６および絶縁膜７からなる積層パターン８の側壁上に側壁絶縁膜ＳＷ１が形成されていたのに対して、本実施の形態では、絶縁膜膜３１および絶縁膜３２からなる積層パターン８ｂの側壁上に側壁絶縁膜ＳＷ１が形成されていることである。側壁絶縁膜ＳＷ１は、積層パターン８ｂの側壁上に、サイドウォールスペーサ状に形成される。側壁絶縁膜ＳＷ１は、上記実施の形態１と同様に、窒化シリコンまたは酸窒化シリコンからなり、より好ましくは窒化シリコンからなる。
【０１４４】
側壁絶縁膜ＳＷ１用の窒化シリコン膜は、熱ＣＶＤ法またはプラズマＣＶＤ法で形成することができるが、成膜温度や成膜時の圧力などを調整することにより、絶縁膜３２に比べて、ウェットエッチング耐性が高い膜とする。
【０１４５】
次に、図３６に示されるように、積層パターン８ｂ（の絶縁膜膜３２）と側壁絶縁膜ＳＷ１とをエッチングマスクとして、半導体基板１を所定の深さまでエッチング（好ましくはドライエッチング）することにより、半導体基板１に溝（素子分離用の溝）１１を形成する。この溝１１は、側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に整合して形成される。
【０１４６】
次に、上記実施の形態１と同様にして、素子分離領域１３を形成する。
【０１４７】
素子分離領域１３の形成法は、上記実施の形態１と同様である。すなわち、まず、図３７に示されるように、ＣＶＤ法などを用いて、絶縁膜として酸化シリコン膜１２を、溝１１を埋めるように半導体基板１の主面上に形成する。酸化シリコン膜１２は、溝１１内を埋めるとともに、積層パターン８ｂおよび側壁絶縁膜ＳＷ１を覆うように形成される。それから、図３８に示されるように、ＣＭＰにより、酸化シリコン膜１２の上面を研磨する。この研磨は、積層パターン８ｂの最上層の絶縁膜３２の上面が露出した段階で、終了する。溝１１に埋め込まれた酸化シリコン膜１２により、素子分離領域１３が形成される。図３８にも示されるように、素子分離領域１３の上面は、半導体基板１の表面よりも高い位置にあり、積層パターン８ｂの上面（すなわち絶縁膜３２の上面）と、ほぼ同一平面上にある。すなわち、素子分離領域１３は、半導体基板１の表面よりも突出している。つまり、積層パターン８ｂ（の絶縁膜３２）が露出するまで酸化シリコン膜１２を研磨することにより、溝（素子分離溝）１１に埋め込まれた酸化シリコン膜１２からなり、かつ上部が半導体基板１から突出している素子分離領域１３を形成するのである。
【０１４８】
素子分離領域１３の底面は、溝１１の底面（を構成する半導体基板１）に接し、素子分離領域１３の側面は、溝１１の側面（を構成する半導体基板１）および側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に接した状態となる。側壁絶縁膜ＳＷ１は、積層パターン８ｂと素子分離領域１３とに挟まれた状態になっている。
【０１４９】
側壁絶縁膜ＳＷ１は、積層パターン８ｂの側壁に形成したが、素子分離領域１３が側壁絶縁膜ＳＷ１に接する（隣接する）ように形成されるため、素子分離領域１３を形成すると、半導体基板１の表面から突出した部分の素子分離領域１３の側壁に側壁絶縁膜ＳＷ１が形成されている状態になる。半導体基板１の主面において、素子分離領域１３で囲まれた領域（平面領域）が活性領域１４となる。すなわち、活性領域１４は、素子分離領域１３によって規定（画定）されており、素子分離領域１３によって周囲を囲まれている。活性領域１４には、ｐ型ウエルＰＷが形成されている。活性領域１４は、積層パターン８ｂとその側壁上の側壁絶縁膜ＳＷ１とを形成した領域に対応している。
【０１５０】
次に、積層パターン８ｂの絶縁膜３２をウェットエッチングによって選択的に除去する。この際、絶縁膜３２を、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および積層パターン８ｂの絶縁膜３１に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および絶縁膜３１の各エッチング速度よりも、絶縁膜３２のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜３２をウェットエッチングする。これにより、絶縁膜３２を選択的に除去し、側壁絶縁膜ＳＷ１および素子分離領域１３を残すことができる。
【０１５１】
絶縁膜３２と側壁絶縁膜ＳＷ１とをいずれも窒化シリコンにより形成した場合には、上述のように、側壁絶縁膜ＳＷ１形成用の窒化シリコン膜（上記絶縁膜９に対応）の成膜条件と、絶縁膜３２（窒化シリコン膜）の成膜条件とを制御することにより、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜３２を選択的にエッチングすることが可能になる。例えば、成膜温度などの成膜条件を調整することで、絶縁膜３２（窒化シリコン膜）よりも側壁絶縁膜ＳＷ１形成用の窒化シリコン膜（上記絶縁膜９に対応）をより緻密な膜とし、それによって、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜３２を選択的にエッチングすることが可能になる。
【０１５２】
次に、絶縁膜３２を除去したことによって露出した絶縁膜３１を、ウェットエッチングによって選択的に除去する。この際、絶縁膜３１を、側壁絶縁膜ＳＷ１に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、側壁絶縁膜ＳＷ１のエッチング速度よりも、絶縁膜３１のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜３１をウェットエッチングする。図３９には、絶縁膜３２および絶縁膜３１を除去した状態（すなわち積層パターン８ｂを除去した状態）が示されている。
【０１５３】
絶縁膜３１を酸化シリコン膜で形成した場合には、絶縁膜３１をエッチングする際に、素子分離領域１３が若干エッチングされる場合もある。しかしながら、絶縁膜３１の形成厚みは絶縁膜３２の形成厚みよりも薄かったため、絶縁膜３２のエッチング工程に比べて、絶縁膜３１のエッチング工程は、エッチング対象膜のエッチング量（エッチング厚み）が少なくて済む。このため、絶縁膜３１のエッチング工程（除去工程）において、素子分離領域１３のエッチング量を抑制することができる。このため、素子分離領域１３の上部が半導体基板１から突出し、半導体基板から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１が配置されている状態は維持される。
【０１５４】
また、他の形態として、素子分離領域１３形成後の絶縁膜３２のエッチング工程を、ドライエッチングによって行うこともでき、また、素子分離領域１３形成後でかつ絶縁膜３２除去後の絶縁膜３１のエッチング工程を、ドライエッチングによって行うこともできる。但し、これらのエッチング工程（絶縁膜３２のエッチング工程および絶縁膜３１のエッチング工程）をウェットエッチングによって行えば、エッチング選択比を高くしやすいので、より好ましい。
【０１５５】
絶縁膜３２，３１を除去したこと（すなわち積層パターン８ｂを除去したこと）により、図３９に示されるように、凹部（窪み部）１５ａが形成される。この凹部１５ａは、積層パターン８ｂを除去するまで積層パターン８ｂが存在していた空間である。凹部１５ａの底面は半導体基板１（ｐ型ウエルＰＷ）の表面で形成され、凹部１５ａの側面は、側壁絶縁膜ＳＷ１の側面（積層パターン８ｂを除去するまでその積層パターン８ｂに接していた側面）により形成される。
【０１５６】
次に、図４０に示されるように、半導体基板１の表面（すなわち活性領域１４のｐ型ウエルＰＷの表面）上に、酸化シリコン膜または酸窒化シリコン膜からなる界面層２を形成する。界面層２の形成法は、上記実施の形態１と同様である。但し、上記実施の形態１では、素子分離領域１３および側壁絶縁膜ＳＷ１の形成前に界面層２を形成するため、界面層２形成時には、上記図２のように、半導体基板１の主面全体に界面層２を形成していた。それに対して、本実施の形態では、素子分離領域１３および側壁絶縁膜ＳＷ１の形成後に界面層２を形成するため、界面層２は、凹部１５ａの底面で露出する半導体基板１（ここではｐ型ウエルＰＷ）の表面に形成され、素子分離領域１３上および側壁絶縁膜ＳＷ１上には形成されない。
【０１５７】
次に、半導体基板１の主面上にＨｆ含有膜３を形成する。Ｈｆ含有膜３の構成および形成法は、上記実施の形態１と同様である。Ｈｆ含有膜３は、半導体基板１の主面全体に形成されるため、界面層２が形成されている領域（すなわち凹部１５ａの底面）では、その界面層２上にＨｆ含有膜３が形成され、界面層２が形成されていない素子分離領域１３および側壁絶縁膜ＳＷ１では、素子分離領域１３および側壁絶縁膜ＳＷ１上にＨｆ含有膜３が形成される。
【０１５８】
次に、半導体基板１の主面上に、すなわちＨｆ含有膜３上に、Ｈｆ含有膜３に接するように、希土類含有膜４を形成する。希土類含有膜４の構成および形成法は、上記実施の形態１と同様である。
【０１５９】
これにより、凹部１５ａの底面（活性領域１４）では、半導体基板１（ｐ型ウエルＰＷ）上に界面層２、Ｈｆ含有膜３および希土類含有膜４が下から順に積層された状態となり、素子分離領域１３および側壁絶縁膜ＳＷ１上では、Ｈｆ含有膜３および希土類含有膜４が下から順に積層された状態となる。
【０１６０】
次に、半導体基板１に対して熱処理を施す。この熱処理工程は、上記実施の形態１で希土類含有膜４形成後に行う熱処理（すなわちＨｆ含有絶縁膜５を形成するための熱処理）と同様に行うことができる。
【０１６１】
この熱処理により、Ｈｆ含有膜３と希土類含有膜４とが反応（混合、ミキシング、相互拡散）して、図４１に示されるように、Ｈｆ含有膜３と希土類含有膜４との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５が形成される。すなわち、希土類含有膜４の希土類元素がＨｆ含有膜３に導入されて、Ｈｆ含有膜３が、Ｈｆ含有絶縁膜５となる。
【０１６２】
上記実施の形態１においては、Ｈｆ含有絶縁膜５を形成した後に、このＨｆ含有絶縁膜５などをパターニングして積層パターン８を形成してから、積層パターン８で覆われていない領域に、側壁絶縁膜ＳＷ１および素子分離領域１３を形成していた。このため、上記実施の形態１においては、素子分離領域１３上および側壁絶縁膜ＳＷ１上には、Ｈｆ含有絶縁膜５は形成されない。一方、本実施の形態においては、側壁絶縁膜ＳＷ１および素子分離領域１３を形成した後に、Ｈｆ含有膜３および希土類含有膜４を形成してこれらを反応させることでＨｆ含有絶縁膜５を形成する。このため、本実施の形態においては、図４１に示されるように、Ｈｆ含有絶縁膜５は、凹部１５ａの底面（活性層１４）の半導体基板１（ｐ型ウエルＰＷ）上に形成される（界面層２を形成した場合は界面層２を介して形成される）だけでなく、素子分離領域１３上および側壁絶縁膜ＳＷ１上にも、Ｈｆ含有絶縁膜５が形成される。すなわち、素子分離領域１３で囲まれ、かつ側壁絶縁膜ＳＷ１で覆われていない領域（活性領域１４）の半導体基板１（ｐ型ウエルＰＷ）上に、Ｈｆ含有絶縁膜５が形成され、このＨｆ含有絶縁膜５は、側壁絶縁膜ＳＷ１上および素子分離領域１３上にも形成される。
【０１６３】
Ｈｆ含有膜３を形成する前に界面層２を形成した場合には、Ｈｆ含有絶縁膜５を形成するための熱処理時には、Ｈｆ含有膜３と下部の界面層２との反応を抑制して、界面層２としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、凹部１５ａの底面（活性領域１４）において、Ｈｆ含有絶縁膜５と半導体基板１（ｐ型ウエルＰＷ）との間に界面層２としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。但し、希土類含有膜４からの希土類が界面層２に多少導入される場合もある。
【０１６４】
Ｈｆ含有絶縁膜５の組成については、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０１６５】
次に、図４２に示されるように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に、メタルゲート（金属ゲート電極）用の金属膜６を形成する。金属膜６の構成および形成法は、上記実施の形態１と同様である。
【０１６６】
次に、半導体基板１の主面上に、すなわち金属膜６上に、シリコン膜１６を形成する。シリコン膜１６の構成および形成法は、上記実施の形態１と同様である。この段階で、図４２に示されるように、凹部１５ａの底面（活性領域１４）においては、半導体基板１（ｐ型ウエルＰＷ）上に、界面層２、Ｈｆ含有絶縁膜５、金属膜６およびシリコン膜１６が下から順に積層され、素子分離領域１３上および側壁絶縁膜ＳＷ１上においては、Ｈｆ含有絶縁膜５、金属膜６およびシリコン膜１６が下から順に積層された状態となっている。
【０１６７】
金属膜６の厚みを厚くすることでシリコン膜１６の形成工程を省略する（この場合ゲート電極ＧＥはシリコン膜１６無しの金属膜６で形成されることになる）ことも可能であるが、金属膜６上にシリコン膜１６を形成する（すなわちゲート電極ＧＥを金属膜６とその上のシリコン膜１６との積層膜で形成する）方が、より好ましい。その理由は、金属膜６の厚みが厚すぎると、金属膜６が剥離しやすくなる問題や、あるいは金属膜６をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜６とシリコン膜１６との積層膜でゲート電極を形成することで、金属膜６のみでゲート電極を形成する場合に比べて金属膜６の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜６上にシリコン膜１６を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【０１６８】
次に、シリコン膜１６および金属膜６の積層膜をパターニングすることにより、図４３および図４４に示されるように、金属膜６および金属膜６上のシリコン膜１６からなるゲート電極ＧＥを形成する。このパターニング工程（ゲート電極ＧＥ形成工程）は、例えば、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）をシリコン膜１６上に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜１６および金属膜６の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【０１６９】
なお、図４３は、ゲート電極ＧＥを形成した段階の半導体装置の要部平面図である。図４４および図４５は、ゲート電極ＧＥを形成した段階の半導体装置の要部断面図であるが、図４３のＡ−Ａ線の断面図が図４４に対応し、図４３のＢ−Ｂ線の断面図が図４５に対応する。従って、図４３、図４４および図４５は、上記実施の形態１の図１３、図１４および図１５にそれぞれ対応するものである。後述の図４６はＡ−Ａ線の断面図に対応し、後述の図４７はＢ−Ｂ線の断面図に対応しており、図４６と図４７とは同じ工程段階に対応する。また、図３３〜図４２の各工程段階では、Ａ−Ａ線の断面とＢ−Ｂ線の断面とは同じ断面構造となるため、図３３〜図４２は、Ａ−Ａ線での断面図とＢ−Ｂ線での断面図とで共通である。
【０１７０】
シリコン膜１６および金属膜６をパターニングするドライエッチング工程（すなわちゲート電極ＧＥを形成するためのドライエッチング工程）の後に、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５を除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥの下部に位置するＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングするためのドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【０１７１】
ゲート電極ＧＥは、ゲート電極ＧＥの一部が素子分離領域１３上に延在するように形成される。すなわち、ゲート電極ＧＥは、活性領域１４上から側壁絶縁膜ＳＷ１上および素子分離領域１３上にかけて延在するように形成される。
【０１７２】
ゲート電極ＧＥは、金属膜６と金属膜６上のシリコン膜１６との積層構造を有しているため、いわゆるメタルゲート電極（金属ゲート電極）とみなすことができる。
【０１７３】
本実施の形態では、ゲート電極ＧＥは、活性領域１４（ｐ型ウエルＰＷ）上に位置する部分だけでなく、素子分離領域１３上および側壁絶縁膜ＳＷ１に位置する部分も、金属膜６と金属膜６上のシリコン膜１６との積層構造を有している。すなわち、ゲート電極ＧＥ全体が、金属膜６と金属膜６上のシリコン膜１６との積層構造となっている。
【０１７４】
活性領域１４においては、半導体基板１（ｐ型ウエルＰＷ）とゲート電極ＧＥとの間には、界面層２およびＨｆ含有絶縁膜５が介在しており、これ（界面層２およびＨｆ含有絶縁膜５）がＭＩＳＦＥＴのゲート絶縁膜として機能する。すなわち、活性領域１４のｐ型ウエルＰＷの表面上に、金属膜６および金属膜６上のシリコン膜１６からなるゲート電極ＧＥが、ゲート絶縁膜としてのＨｆ含有絶縁膜５を介して形成された状態となる（界面層２を形成した場合はその界面層２も介在する）。Ｈｆ含有絶縁膜５は、酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【０１７５】
ゲート電極ＧＥは、一部が素子分離領域１３上および側壁絶縁膜ＳＷ１上にも延在しており、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ）との間、ゲート電極ＧＥと素子分離領域１３との間、およびゲート電極ＧＥと側壁絶縁膜ＳＷ１との間には、Ｈｆ含有絶縁膜５が介在している。また、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ）との間には界面層２も介在しているが、ゲート電極ＧＥと素子分離領域１３との間およびゲート電極ＧＥと側壁絶縁膜ＳＷ１との間には、界面層２は介在していない。
【０１７６】
以降の工程は、上記実施の形態１とほぼ同様である。
【０１７７】
すなわち、図４６および図４７に示されるように、活性領域１４（ｐ型ウエルＰＷ）におけるゲート電極ＧＥの両側の領域（ゲート電極ＧＥで覆われていない領域）に、上記実施の形態１と同様に、ｎ−型半導体領域ＥＸを形成する。それから、ゲート電極ＧＥの側壁上に、上記実施の形態１と同様に、サイドウォールＳＷ２を形成してから、活性領域１４（ｐ型ウエルＰＷ）に、上記実施の形態１と同様に、ｎ＋型半導体領域ＳＤを形成し、その後、導入した不純物の活性化のための熱処理を上記実施の形態１と同様に行う。ｎ−型半導体領域ＥＸ、サイドウォールＳＷ２およびｎ＋型半導体領域ＳＤの構成、形成法および形成位置については、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１７８】
このようにして、活性領域１４に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【０１７９】
ゲート電極ＧＥがｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥの下のＨｆ含有絶縁膜５（およびその下の界面層２）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸにより形成される。
【０１８０】
次に、図４６および図４７に示されるように、上記実施の形態１と同様に、サリサイドプロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤの上部（上層部分）や、ゲート電極ＧＥを構成するシリコン膜１６の上部（上層部分）に金属シリサイド層１８を形成する。それから、上記実施の形態１と同様に、半導体基板１の主面上に、素子分離領域１３、ゲート電極ＧＥおよびサイドウォールＳＷ２を覆うように、絶縁膜２１を形成し、絶縁膜２１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、上記実施の形態１と同様に、プラグＰＧが埋め込まれた絶縁膜２１上に絶縁膜２２を形成し、絶縁膜２２にダマシン法で配線Ｍ１を形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０１８１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１８２】
本実施の形態の半導体装置（図４６および図４７の半導体装置）が上記実施の形態１の半導体装置（上記図２４および図２５の半導体装置）と相違しているのは、次の点である。
【０１８３】
すなわち、上記実施の形態１の半導体装置では、側壁絶縁膜ＳＷ１上および素子分離領域１３上にはＨｆ含有絶縁膜５が形成されていなかったが、本実施の形態の半導体装置では、側壁絶縁膜ＳＷ１上および素子分離領域１３上にもＨｆ含有絶縁膜５が形成されている。換言すれば、上記実施の形態１の半導体装置では、Ｈｆ含有絶縁膜５は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されているが、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間およびゲート電極ＧＥと素子分離領域１３との間には形成されていない。一方、本実施の形態の半導体装置では、Ｈｆ含有絶縁膜５は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間、およびゲート電極ＧＥと素子分離領域１３との間に形成されている。また、上記実施の形態１の半導体装置では、ゲート電極ＧＥのうち、半導体基板１の活性領域１４（ｐ型ウエルＰＷ）上にゲート絶縁膜（Ｈｆ含有絶縁膜５および界面層２）を介して形成された部分は、金属膜６と金属膜６上のシリコン膜１６との積層構造を有し、ゲート電極ＧＥのうち、素子分離領域１３上に位置する部分は、金属膜６を有さず、シリコン膜１６で構成されている。一方、本実施の形態の半導体装置では、ゲート電極ＧＥは、全体が、金属膜６と金属膜６上のシリコン膜１６との積層構造を有している。本実施の形態の半導体装置の他の構成は、上記実施の形態１の半導体装置とほぼ同様である。
【０１８４】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
【０１８５】
すなわち、上記実施の形態１と同様、本実施の形態の半導体装置においても、ゲート電極ＧＥは、一部が素子分離領域１３上に延在しており、この素子分離領域１３は、半導体基板１に形成された素子分離用の溝１１に埋め込まれた酸化シリコン膜１２からなるが、素子分離領域１３の上部は半導体基板１（の主面）から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１が形成されている。そして、この側壁絶縁膜ＳＷ１は窒化シリコンまたは酸窒化シリコンからなる。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されたＨｆ含有絶縁膜５（および界面層２）からなるが、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置するゲート絶縁膜（Ｈｆ含有絶縁膜５）と、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。
【０１８６】
本実施の形態の半導体装置においても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（すなわちゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５）は、素子分離領域１３に隣接（近接）しておらず、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。Ｈｆ含有絶縁膜５が側壁絶縁膜ＳＷ１に隣接している（すなわち側壁絶縁膜ＳＷ１上にもＨｆ含有絶縁膜５が形成されている）が、側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンからなるため、Ｈｆ含有絶縁膜５から側壁絶縁膜ＳＷ１へは、希土類元素は拡散しにくい。
【０１８７】
このため、希土類元素が拡散しにくい窒化シリコンまたは酸窒化シリコンによって側壁絶縁膜ＳＷ１を形成して、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５と素子分離領域１３との間にこの側壁絶縁膜ＳＷ１を介在させることで、側壁絶縁膜ＳＷ１を希土類元素の拡散バリアとして機能させることができる。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。従って、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の絶対値を的確に小さくすることができる。また、上記実施の形態１の上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができるため、しきい値電圧のチャネル幅依存性を小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０１８８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｐチャネル型ＭＩＳＦＥＴについても適用できる。図４８〜図５１は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図であり、ｐチャネル型ＭＩＳＦＥＴを形成する場合が示されている。図４８は上記図４０に対応し、図４９は上記図４１に対応し、図５０は上記図４６に対応し、図５１は上記図４７に対応している。
【０１８９】
ｐチャネル型ＭＩＳＦＥＴＱｐもｎチャネル型ＭＩＳＦＥＴＱｎと基本的には同様にして形成することができるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを形成する場合との相違点について説明する。
【０１９０】
図４８に示されるように、上記ｐ型ウエルＰＷの代わりにｎ型ウエルＮＷを形成するが、ｎ型ウエルＮＷは、ｐ型ウエルＰＷと導電型が逆（反対）であること以外は、形成法や構成はｐ型ウエルＰＷと同様である。
【０１９１】
また、図４８に示されるように、Ｈｆ含有膜３上に、上記希土類含有膜４の代わりに材料膜４ａを形成する。材料膜４ａについては、上記実施の形態１（上記図２９に関連した説明）で説明したので、ここではその繰り返しの説明は省略する。
【０１９２】
上記希土類含有膜４の代わりに材料膜４ａを形成した後、上記熱処理（Ｈｆ含有膜３と上記希土類含有膜４とを反応させる熱処理）と同様の熱処理を行うが、この熱処理により、Ｈｆ含有膜３と材料膜４ａとが反応（混合、ミキシング、相互拡散）して、図４９に示されるように、Ｈｆ含有膜３と材料膜４ａとの反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５ａが形成される。すなわち、上記Ｈｆ含有絶縁膜５の代わりにＨｆ含有絶縁膜５ａが形成される。
【０１９３】
図４９のＨｆ含有絶縁膜５ａと上記図４１のＨｆ含有絶縁膜５との相違点は、上記図４１のＨｆ含有絶縁膜５が、低しきい値化用の元素として希土類元素を含有していたのに対して、図４９のＨｆ含有絶縁膜５ａは、低しきい値化用の元素として、希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していることである。低しきい値化用の元素として、希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していること以外については、図４９のＨｆ含有絶縁膜５ａは上記図４１のＨｆ含有絶縁膜５と同様の構成を有しているので、ここではその繰り返しの説明は省略する。
【０１９４】
その後、ｎ−型半導体領域ＥＸの代わりにｐ−型半導体領域ＥＸａを形成し、ｎ＋型半導体領域ＳＤの代わりにｐ＋型半導体領域ＳＤａを形成するが、ｐ−型半導体領域ＥＸａは、ｎ−型半導体領域ＥＸと導電型が逆であること以外は、形成法や構成はｎ−型半導体領域ＥＸと同様であり、ｐ＋型半導体領域ＳＤａは、ｎ＋型半導体領域ＳＤと導電型が逆であること以外は、形成法や構成はｎ＋型半導体領域ＳＤと同様である。
【０１９５】
このようにして、上記図４６（Ａ−Ａ断面）および図４７（Ｂ−Ｂ断面）にそれぞれ対応する図５０（Ａ−Ａ断面）および図５１（Ｂ−Ｂ断面）の構造が得られる。
【０１９６】
上記図４６および図４７の半導体装置に対する図５０および図５１の半導体装置の相違点は、上記ｐ型ウエルＰＷ、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの導電型を逆にして、ｎ型ウエルＮＷ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａにしたことと、Ｈｆ含有絶縁膜５を、含有する低しきい値化用の元素をＡｌ、ＴｉまたはＴａに代えて、Ｈｆ含有絶縁膜５ａとしたことである。図５０および図５１の半導体装置の他の構成は、上記図４６および図４７の半導体装置とほぼ同様である。
【０１９７】
ｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合でも、本実施の形態では、側壁絶縁膜ＳＷ１によって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａから素子分離領域１３に低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）が拡散するのを抑制または防止することができる。このため、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａにおける低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）の濃度の低下を抑制または防止できる。従って、ｎチャネル型ＭＩＳＦＥＴと同様に、ｐチャネル型ＭＩＳＦＥＴにおいても、上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５ａにＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、しきい値電圧のチャネル幅依存性を小さくすることができる。
【０１９８】
また、上記実施の形態１では、Ｈｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）は、ゲート電極ＧＥと活性領域１４の半導体基板１（ｐ型ウエルＰＷまたはｎ型ウエルＮＷ）との間に形成されているが、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間およびゲート電極ＧＥと素子分離領域１３との間には形成されていない。このため、Ｈｆ含有絶縁膜５，５ａは素子分離領域１３に接する部分を有していないため、Ｈｆ含有絶縁膜５，５ａから素子分離領域１３に低しきい値化用の元素が拡散するのを確実に防止することができる。
【０１９９】
一方、本実施の形態では、Ｈｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）は、ゲート電極ＧＥと活性領域１４の半導体基板１（ｐ型ウエルＰＷまたはｎ型ウエルＮＷ）との間、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間、およびゲート電極ＧＥと素子分離領域１３との間に形成されている。このため、本実施の形態では、Ｈｆ含有絶縁膜５，５ａが、素子分離領域１３に接する部分（素子分離領域１３とゲート電極ＧＥとの間に形成されている部分がこれに対応する）を有しているため、素子分離領域１３に接する部分のＨｆ含有絶縁膜５，５ａから低しきい値化用の元素が素子分離領域１３に拡散する虞がある。
【０２００】
しかしながら、本実施の形態では、Ｈｆ含有絶縁膜５，５ａは、ゲート電極ＧＥと活性領域１４の半導体基板１（ｐ型ウエルＰＷまたはｎ型ウエルＮＷ）との間に位置する部分と、ゲート電極ＧＥと素子分離領域１３との間に位置する部分との間に、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間に位置する部分が介在している。すなわち、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａ（ゲート電極ＧＥと活性領域１４の半導体基板１との間に位置する部分のＨｆ含有絶縁膜５，５ａ）は、素子分離領域１３に隣接しておらず、素子分離領域１３に接する部分との間に、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間に位置する部分が介在している。そして、この側壁絶縁膜ＳＷ１は、低しきい値化用の元素が拡散しにくい窒化シリコンまたは酸窒化シリコン（窒化シリコンがより好ましい）で構成されている。このため、本実施の形態では、素子分離領域１３に接する部分のＨｆ含有絶縁膜５，５ａから低しきい値化用の元素が素子分離領域１３に拡散したとしても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａ（ゲート電極ＧＥと活性領域１４の半導体基板１との間に位置する部分のＨｆ含有絶縁膜５，５ａ）では、低しきい値化用の元素の濃度はほとんど減らないため、低しきい値化の効果を的確に得ることができる。また、チャネル幅が小さいＭＩＳＦＥＴも低しきい値化することができる。このことは、以下の実施の形態３においても同様であるが、後述の実施の形態３の場合は側壁絶縁膜ＳＷ１を側壁絶縁膜ＳＷ１ａと読み替えればよい。
【０２０１】
本実施の形態では、活性領域から素子分離領域１３上にかけて延在するようにゲート電極ＧＥを形成し、ゲート電極ＧＥ全体の下部にＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）が形成されている。この場合、本実施の形態のように、ゲート絶縁膜として機能する部分（すなわち活性領域上に位置する部分）のＨｆ含有絶縁膜５，５ａと、素子分離領域１３上に位置する部分のＨｆ含有絶縁膜５，５ａとの間に、窒化シリコンまたは酸窒化シリコンで構成された側壁絶縁膜ＳＷ１上に位置する部分のＨｆ含有絶縁膜５，５ａを介在させることが有効である。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａにおける低しきい値化用の元素の濃度の低下を抑制または防止して、Ｈｆ含有絶縁膜５，５ａに低しきい値化用の元素を導入したことによる低しきい値化の効果を的確に得ることができ、チャネル幅が小さいＭＩＳＦＥＴも低しきい値化することができる。このことは、以下の実施の形態３においても同様であるが、後述の実施の形態３の場合は側壁絶縁膜ＳＷ１を側壁絶縁膜ＳＷ１ａと読み替えればよい。
【０２０２】
また、本実施の形態の製造工程は、積層パターン８ｂを形成することで素子分離領域１３を形成してから、Ｈｆ含有絶縁膜５などを形成している。このため、半導体装置の製造工程を行いやすいという利点もある。
【０２０３】
また、素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１は、１０ｎｍ以上（Ｈ１≧１０ｎｍ）が好ましい。ここで、突出量Ｈ１は、図４６、図４７、図５０および図５１にも示されており、半導体基板１の主面（表面）と素子分離領域１３の上面との高さの差（高低差）に対応している（ここで言う高さは、半導体基板１の主面に垂直な方向の高さである）。素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１を１０ｎｍ以上とすることで、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１を配置しやすくなり、また、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）から素子分離領域１３に低しきい値化用の元素が拡散するのを側壁絶縁膜ＳＷ１によって防止する効果を高めることができる。
【０２０４】
（実施の形態３）
本実施の形態３の半導体装置の製造工程を図面を参照して説明する。図５２〜図６０は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、上記実施の形態１，２と同様、本実施の形態でも、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明する。
【０２０５】
まず、上記実施の形態２と同様にして、上記図３３の構造を得る。上記図３３の構造を得るまで（すなわち絶縁膜３２を形成するまで）は、上記実施の形態２の工程と同様であるので、ここではその説明を省略する。
【０２０６】
次に、図５２に示されるように、上記実施の形態２と同様に、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜３２および絶縁膜３１をパターニングして、積層パターン８ｂを形成する。絶縁膜３１および絶縁膜３２の構成、形成法およびパターニング法は、上記実施の形態２と同様であり、積層パターン８ｂの構成も、上記実施の形態２と同様である。
【０２０７】
上記実施の形態２では、積層パターン８ｂの形成後、側壁絶縁膜ＳＷ１を形成してから素子分離領域１３を形成していたが、本実施の形態では、積層パターン８ｂの形成後、側壁絶縁膜ＳＷ１を形成せずに素子分離領域１３を形成する。以下、具体的に説明する。
【０２０８】
積層パターン８ｂを形成した後、図５３に示されるように、積層パターン８ｂ（の絶縁膜３２）をエッチングマスクとして、半導体基板１を所定の深さまでエッチング（好ましくはドライエッチング）することにより、半導体基板１に溝（素子分離用の溝）１１を形成する。上記実施の形態１，２では、溝１１は、側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に整合して形成されたのに対して、本実施の形態では、溝１１は、積層パターン８ｂの側面に整合して形成される。
【０２０９】
次に、上記実施の形態１，２と同様にして、素子分離領域１３を形成する。
【０２１０】
素子分離領域１３の形成法は、上記実施の形態２と同様である。すなわち、まず、図５４に示されるように、ＣＶＤ法などを用いて、絶縁膜として酸化シリコン膜１２を、溝１１を埋めるように半導体基板１の主面上に形成する。酸化シリコン膜１２は、溝１１内を埋めるとともに、積層パターン８ｂを覆うように形成される。それから、図５５に示されるように、ＣＭＰにより、酸化シリコン膜１２の上面を研磨する。この研磨は、積層パターン８ｂの最上層の絶縁膜３２の上面が露出した段階で、終了する。溝１１に埋め込まれた酸化シリコン膜１２により、素子分離領域１３が形成される。図５５にも示されるように、素子分離領域１３の上面は、半導体基板１の表面よりも高い位置にあり、積層パターン８ｂの上面（すなわち絶縁膜３２の上面）と、ほぼ同一平面上にある。すなわち、素子分離領域１３は、半導体基板１の表面よりも突出している。つまり、積層パターン８ｂ（の絶縁膜３２）が露出するまで酸化シリコン膜１２を研磨することにより、溝（素子分離溝）１１に埋め込まれた酸化シリコン膜１２からなり、かつ上部が半導体基板１から突出している素子分離領域１３を形成するのである。素子分離領域１３の底面は、溝１１の底面（を構成する半導体基板１）に接し、素子分離領域１３の側面は、溝１１の側面（を構成する半導体基板１）および積層パターン８ｂの側面に接した状態となる。
【０２１１】
上記実施の形態２では、素子分離領域１３の側面は、溝１１の側面および側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に接した状態となったが、本実施の形態では、まだ側壁絶縁膜ＳＷ１を形成していないため、素子分離領域１３の側面は、溝１１の側面および積層パターン８ｂの側面に接した状態となっている。すなわち、素子分離領域１３を形成すると、半導体基板１の表面から突出した部分の素子分離領域１３の側壁に積層パターン８ｂが隣接した状態になる。半導体基板１の主面において、素子分離領域１３で囲まれた領域（平面領域）が活性領域１４となる。すなわち、活性領域１４は、素子分離領域１３によって規定（画定）されており、素子分離領域１３によって周囲を囲まれている。活性領域１４には、ｐ型ウエルＰＷが形成されている。活性領域１４は、積層パターン８ｂを形成した領域に対応している。
【０２１２】
次に、積層パターン８ｂの絶縁膜３２をウェットエッチングによって選択的に除去する。この際、絶縁膜３２を、素子分離領域１３（酸化シリコン膜１２）および積層パターン８ｂの絶縁膜３１に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、素子分離領域１３（酸化シリコン膜１２）および絶縁膜３１の各エッチング速度よりも、絶縁膜３２のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜３２をウェットエッチングする。これにより、絶縁膜３２を選択的に除去し、素子分離領域１３を残すことができる。
【０２１３】
次に、絶縁膜３２を除去したことによって露出した絶縁膜３１を、ウェットエッチングによって選択的に除去する。図５６には、絶縁膜３２および絶縁膜３１を除去した状態（すなわち積層パターン８ｂを除去した状態）が示されている。
【０２１４】
絶縁膜３１を酸化シリコン膜で形成した場合には、絶縁膜３１をエッチングする際に、素子分離領域１３が若干エッチングされる場合もある。しかしながら、絶縁膜３１の形成厚みは絶縁膜３２の形成厚みよりも薄かったため、絶縁膜３２のエッチング工程に比べて、絶縁膜３１のエッチング工程は、エッチング対象膜のエッチング量（エッチング厚み）が少なくて済む。このため、絶縁膜３１のエッチング工程（除去工程）において、素子分離領域１３のエッチング量を抑制することができる。このため、素子分離領域１３の上部が半導体基板１から突出している状態は維持される。
【０２１５】
また、他の形態として、素子分離領域１３形成後の絶縁膜３２のエッチング工程を、ドライエッチングによって行うこともでき、また、素子分離領域１３形成後でかつ絶縁膜３２除去後の絶縁膜３１のエッチング工程を、ドライエッチングによって行うこともできる。但し、これらのエッチング工程（絶縁膜３２のエッチング工程および絶縁膜３１のエッチング工程）をウェットエッチングによって行えば、より好ましい。
【０２１６】
絶縁膜３２および絶縁膜３１を除去したこと（すなわち積層パターン８ｂを除去したこと）により、図５６に示されるように、凹部（窪み部）１５ｂが形成される。この凹部１５ｂは、積層パターン８ｂを除去するまで積層パターン８ｂが存在していた空間である。凹部１５ｂの底面は半導体基板１（ｐ型ウエルＰＷ）の表面で形成され、凹部１５ｂの側面は、素子分離領域１３の側面（具体的には半導体基板１の表面から突出した部分の素子分離領域１３の側面）により形成される。
【０２１７】
次に、凹部１５ｂの側面（側壁）上に、すなわち半導体基板１の表面から突出している部分の素子分離領域１３の側面（側壁）上に、絶縁体（絶縁膜）として窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷ１ａを形成する。具体的には、図５７に示されるように、凹部１５ｂの底面および側面上を含む半導体基板１上に、絶縁膜９ａを形成してから、図５８に示されるように、この絶縁膜９ａを異方性エッチング（エッチバック）することによって、凹部１５ｂの側面（具体的には半導体基板１の表面から突出した部分の素子分離領域１３の側面）上に残存する絶縁膜９ａからなる側壁絶縁膜ＳＷ１ａを形成する。この際、側壁絶縁膜ＳＷ１ａとなる部分以外の絶縁膜９ａは除去される。側壁絶縁膜ＳＷ１ａは、凹部１５ｂの側面（具体的には半導体基板１の表面から突出した部分の素子分離領域１３の側面）上に、サイドウォールスペーサ状に形成される。
【０２１８】
絶縁膜９ａは、窒化シリコン膜または酸窒化シリコン膜からなり、窒化シリコン膜であればより好ましい。このため、側壁絶縁膜ＳＷ１ａは、窒化シリコン（絶縁膜９ａが窒化シリコン膜の場合）または酸窒化シリコン（絶縁膜９ａが酸窒化シリコン膜の場合）からなり、窒化シリコンで構成されていればより好ましい。上記側壁絶縁膜ＳＷ１と同様、側壁絶縁膜ＳＷ１ａも、Ｈｆ含有絶縁膜５（または後述するＨｆ含有絶縁膜５ａ）が含有する低しきい値化用の元素が素子分離領域１３に拡散するのを防止する機能を有するため、この機能を考慮すると、側壁絶縁膜ＳＷ１ａは、窒化シリコンまたは酸窒化シリコンで形成する必要があり、側壁絶縁膜ＳＷ１が窒化シリコンで構成されていればより好ましい。
【０２１９】
以降の工程は、上記実施の形態２とほぼ同様であり、上記実施の形態２で上記図４０〜図４７を参照して説明した工程を行うが、この際、上記実施の形態２の説明中の「側壁絶縁膜ＳＷ１」を「側壁絶縁膜ＳＷ１ａ」と読み替えればよい。
【０２２０】
すなわち、上記実施の形態２と同様に、界面層２、Ｈｆ含有膜３および希土類含有膜４を形成してから、熱処理によってＨｆ含有膜３と希土類含有膜４とを反応させてＨｆ含有絶縁膜５を形成する。それから、上記実施の形態２と同様に、金属膜６およびシリコン膜１６を形成してこれらをパターニングすることでゲート電極ＧＥを形成し、ｎ−型半導体領域ＥＸ、サイドウォールＳＷ２およびｎ＋型半導体領域ＳＤを形成し、サリサイドプロセスにより金属シリサイド層１８を形成する。その後、上記実施の形態２と同様に、絶縁膜２１を形成し、絶縁膜２１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた絶縁膜２１上に絶縁膜２２を形成し、絶縁膜２２にダマシン法で配線Ｍ１を形成する。このようにして、図５９（Ａ−Ａ断面図）および図６０（Ｂ−Ｂ断面図）の構造が得られる。図５９は、上記実施の形態２の上記図４６に対応し、図６０は、上記実施の形態２の上記図４７に対応する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０２２１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０２２２】
本実施の形態の半導体装置の構造と上記実施の形態２の半導体装置の構造とは基本的には同じであり、素子分離領域１３の上部が半導体基板１（の表面）から突出し、半導体基板１の表面から突出した部分の素子分離領域１３の側面（側壁）上に側壁絶縁膜ＳＷ１または側壁絶縁膜ＳＷ１ａが配置（形成）された構造を有している。しかしながら、本実施の形態の半導体装置の構造と上記実施の形態２の半導体装置とは、次の点が相違している。
【０２２３】
すなわち、上記実施の形態２では、積層パターン８ｂの側壁上に側壁絶縁膜ＳＷ１を形成してから、側壁絶縁膜ＳＷ１に隣接するように素子分離領域１３を形成し、その後、積層パターン８ｂを除去している。それに対して、本実施の形態では、積層パターン８ｂに隣接するように素子分離領域１３を形成してから、積層パターン８ｂを除去し、その後、半導体基板１から突出する部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１ａを形成している。このことを反映して、上記実施の形態２の半導体装置では、上記図３９や上記図４６および図４７にも示されるように、素子分離領域１３に隣接していない側の側壁絶縁膜ＳＷ１ａの側面は、半導体基板１の主面に対して略垂直である。それに対して、本実施の形態では、図５８や図５９および図６０にも示されるように、素子分離領域１３に隣接していない側の側壁絶縁膜ＳＷ１ａの側面は、下部は半導体基板１の主面に対して略垂直であるが上部は丸みを帯びている。本実施の形態の半導体装置の他の構成は、上記実施の形態２の半導体装置とほぼ同様である。
【０２２４】
本実施の形態においても、上記実施の形態２とほぼ同様の効果を得ることができる。
【０２２５】
すなわち、上記実施の形態２と同様、本実施の形態の半導体装置においても、ゲート電極ＧＥは、一部が素子分離領域１３上に延在しており、この素子分離領域１３は、半導体基板１に形成された素子分離用の溝１１に埋め込まれた酸化シリコン膜１２からなるが、素子分離領域１３の上部は半導体基板１（の主面）から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１ａが形成されている。そして、この側壁絶縁膜ＳＷ１ａは窒化シリコンまたは酸窒化シリコンからなる。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されたＨｆ含有絶縁膜５（および界面層２）からなるが、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置するゲート絶縁膜（Ｈｆ含有絶縁膜５）と、素子分離領域１３との間には、側壁絶縁膜ＳＷ１ａが介在している。
【０２２６】
本実施の形態の半導体装置においても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（すなわちゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５）は、素子分離領域１３に隣接（近接）しておらず、素子分離領域１３との間には、側壁絶縁膜ＳＷ１ａが介在している。Ｈｆ含有絶縁膜５が側壁絶縁膜ＳＷ１ａに隣接している（すなわち側壁絶縁膜ＳＷ１上にもＨｆ含有絶縁膜５が形成されている）が、側壁絶縁膜ＳＷ１ａは、窒化シリコンまたは酸窒化シリコンからなるため、Ｈｆ含有絶縁膜５から側壁絶縁膜ＳＷ１ａへは、希土類元素は拡散しにくい。
【０２２７】
このため、希土類元素が拡散しにくい窒化シリコンまたは酸窒化シリコンによって側壁絶縁膜ＳＷ１ａを形成して、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５と素子分離領域１３との間にこの側壁絶縁膜ＳＷ１ａを介在させることで、側壁絶縁膜ＳＷ１ａを希土類元素の拡散バリアとして機能させることができる。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。従って、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の絶対値を的確に小さくすることができる。また、上記実施の形態１の上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができるため、しきい値電圧のチャネル幅依存性を小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０２２８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｐチャネル型ＭＩＳＦＥＴについても適用できる。図６１および図６２は、本実施の形態の変形例の半導体装置の要部断面図であり、ｐチャネル型ＭＩＳＦＥＴを形成した場合が示されている。図６１は上記図５９に対応し、図６２は上記図６０に対応している。
【０２２９】
ｐチャネル型ＭＩＳＦＥＴＱｐもｎチャネル型ＭＩＳＦＥＴＱｎと基本的には同様にして形成することができるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを形成する場合との相違点について説明する。
【０２３０】
上記図５９および図６０の半導体装置に対する図６１および図６２の半導体装置の相違点は、上記ｐ型ウエルＰＷ、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの導電型を逆にして、ｎ型ウエルＮＷ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａにしたことと、Ｈｆ含有絶縁膜５を、含有する低しきい値化用の元素をＡｌ、ＴｉまたはＴａに代えて、Ｈｆ含有絶縁膜５ａとしたことである。図６１および図６２の半導体装置の他の構成は、上記図５９および図６０の半導体装置とほぼ同様である。Ｈｆ含有絶縁膜５ａの構成および形成法については、上記実施の形態２で説明したのと同様である。
【０２３１】
ｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合でも、本実施の形態では、側壁絶縁膜ＳＷ１ａによって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａから素子分離領域１３に低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）が拡散するのを抑制または防止することができる。このため、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａにおける低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）の濃度の低下を抑制または防止できる。従って、ｎチャネル型ＭＩＳＦＥＴと同様に、ｐチャネル型ＭＩＳＦＥＴにおいても、上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５ａにＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、しきい値電圧のチャネル幅依存性を小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０２３２】
また、素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１は、１０ｎｍ以上（Ｈ１≧１０ｎｍ）が好ましい。ここで、突出量Ｈ１は、図５９〜図６２にも示されており、半導体基板１の主面（表面）と素子分離領域１３の上面との高さの差（高低差）に対応している（ここで言う高さは、半導体基板１の主面に垂直な方向の高さである）。素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１を１０ｎｍ以上とすることで、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１ａを配置しやすくなり、また、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）から素子分離領域１３に低しきい値化用の元素が拡散するのを側壁絶縁膜ＳＷ１ａによって防止する効果を高めることができる。
【０２３３】
（実施の形態４）
図６３および図６４は、本実施の形態の半導体装置の要部断面図であり、図６３は、ゲート電極ＧＥをゲート長方向に横切る断面（上記Ａ−Ａ線に相当する位置での断面）が示され、図６４は、ゲート電極ＧＥをゲート幅方向に横切る断面（上記Ｂ−Ｂ線に相当する位置での断面）が示されている。
【０２３４】
図６３および図６４に示される本実施の形態の半導体装置は、素子分離領域１３の上部が半導体基板１から突出していない点が、上記実施の形態２の半導体装置と相違している。また、上記側壁絶縁膜ＳＷ１に相当するバリア部（絶縁体部）４１が、半導体基板１内に形成されている点も、上記実施の形態２の半導体装置と相違している。また、ゲート電極ＧＥが平坦である点も、上記実施の形態２の半導体装置と相違している。それ以外については、図６３および図６４に示される本実施の形態の半導体装置の構成は、上記実施の形態２の半導体装置とほぼ同様である。
【０２３５】
なお、図６３において、ｎチャネル型ＭＩＳＦＥＴＱｎが形成されている場合は、ｐ型ウエルＰＷ、Ｈｆ含有絶縁膜５、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤが形成され、ｐチャネル型ＭＩＳＦＥＴＱｐが形成されている場合は、ｎ型ウエルＮＷ、Ｈｆ含有絶縁膜５ａ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａが形成されている。
【０２３６】
図６３および図６４の半導体装置では、素子分離領域１３の上面の高さは、半導体基板１の主面（表面）の高さとほぼ同じであるが、素子分離領域１３に隣接して、窒化シリコンまたは酸窒化シリコンからなるバリア部４１が形成されている。このバリア部４１の上面の高さも半導体基板１の主面（表面）の高さとほぼ同じである。バリア部４１は、上記側壁絶縁膜ＳＷ１，ＳＷ１ａと同様、Ｈｆ含有絶縁膜５，５ａに導入した低しきい値化用の元素の拡散防止のために設けたものであり、窒化シリコンまたは酸窒化シリコンからなるが、窒化シリコンで構成されていればより好ましい。バリア部４１は、窒化シリコンまたは酸窒化シリコンからなるため、絶縁体部とみなすこともできる。
【０２３７】
上記実施の形態２，３と本実施の形態とは、以下の点で共通している。すなわち、素子分離領域１３に隣接して窒化シリコンまたは酸窒化シリコンからなる絶縁体部（上記実施の形態２，３では側壁絶縁膜ＳＷ１，ＳＷ１ａに対応し、本実施の形態ではバリア部４１に対応する）を配置している。また、ゲート電極ＧＥが、活性領域１４（素子分離領域１３によって規定された活性領域１４）上、窒化シリコンまたは酸窒化シリコンからなる前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１に対応）上、および素子分離領域１３上に延在している。また、ゲート電極ＧＥと活性領域１４、前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）および素子分離領域１３との間にＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）が形成されている。また、活性領域１４上に位置する部分のＨｆ含有絶縁膜５（５ａ）と素子分離領域１３上に位置する部分のＨｆ含有絶縁膜５（５ａ）との間には、前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）上に位置する部分のＨｆ含有絶縁膜５（５ａ）が介在している。すなわち、Ｈｆ含有絶縁膜５（５ａ）は、ゲート電極ＧＥと半導体基板１の活性領域１４との間に位置する部分と、ゲート電極ＧＥと素子分離領域１３との間に位置する部分との間に、ゲート電極ＧＥと前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）との間に位置する部分が介在している。
【０２３８】
このため、上記実施の形態２，３および本実施の形態においては、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａ（ゲート電極ＧＥと活性領域１４の半導体基板１との間に位置する部分のＨｆ含有絶縁膜５，５ａ）は、素子分離領域１３に隣接しておらず、素子分離領域１３に接する部分との間に、ゲート電極ＧＥと窒化シリコンまたは酸窒化シリコンからなる前記絶縁体部との間に位置する部分が介在している。前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）は、窒化シリコンまたは酸窒化シリコン（窒化シリコンがより好ましい）で構成されているため、低しきい値化用の元素が拡散しにくい。上記実施の形態２，３および本実施の形態においては、素子分離領域１３に接する部分のＨｆ含有絶縁膜５，５ａから低しきい値化用の元素が素子分離領域１３に拡散したとしても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａにおける低しきい値化用の元素の濃度が減るのを抑制または防止できる。このため、低しきい値化の効果を的確に得ることができ、チャネル幅が小さいＭＩＳＦＥＴも低しきい値化することができる。従って、半導体装置の性能を向上させることができる。
【０２３９】
但し、本実施の形態のように、素子分離領域１３の上部が半導体基板１から突出していない場合に比べて、上記実施の形態２，３のように、素子分離領域１３の上部が半導体基板１から突出し、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１，ＳＷ１ａを形成している場合には、次のような利点を得ることができる。
【０２４０】
すなわち、素子分離領域１３に隣接する位置に窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１，ＳＷ１ａを容易かつ的確に配置できる。更に、側壁絶縁膜ＳＷ１，ＳＷ１ａの厚み（上記Ｔ１に対応する厚み）をそれほど厚くしなくとも、側壁絶縁膜ＳＤ１，ＳＤ１ａ上に位置する部分のＨｆ含有絶縁膜５，５ａの寸法を大きくすることができるため、側壁絶縁膜ＳＷ１，ＳＷ１ａの厚み（上記Ｔ１に対応する厚み）を抑制しながら、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａにおける低しきい値化用の元素の濃度の減少を防止できる。これにより、低しきい値化の効果を的確に得た上で、半導体装置の小型化（小面積化）を図ることができる。
【０２４１】
一方、図６３および図６４の半導体装置では、上記実施の形態２，３の半導体装置と同等の低しきい値化の効果を得ようとすると、バリア部４１の厚みＴ２を、側壁絶縁膜ＳＷ１，ＳＷ１ａの厚み（上記Ｔ１に対応する厚み）よりもかなり大きくする必要があるため、上記実施の形態２，３の半導体装置に比べて、半導体装置の小型化（小面積化）の面で不利である。ここで、バリア部４１の厚みＴ２は、図６４にも示されており、半導体基板１の主面に平行で、ゲート電極ＧＥの延在方向に沿った方向の寸法（厚み）に対応している。バリア部４１による低しきい値化用の元素の拡散防止の効果を得るためには、バリア部４１の厚みＴ２は、１０ｎｍ以上が好ましい。
【０２４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２４３】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２４４】
１ 半導体基板
２ 界面層
３ Ｈｆ含有膜
４ 希土類含有膜
４ａ 材料膜
５，５ａ Ｈｆ含有絶縁膜
６ 金属膜
７ 絶縁膜
８，８ａ，８ｂ 積層パターン
９，９ａ 絶縁膜
１１ 溝
１２ 酸化シリコン膜
１３ 素子分離領域
１４ 活性領域
１５，１５ａ，１５ｂ 凹部
１６ シリコン膜
１８ 金属シリサイド層
２１，２２ 絶縁膜
３１ 絶縁膜
３２ 絶縁膜
４１ バリア部
ＣＴ コンタクトホール
ＥＸ ｎ−型半導体領域
ＥＸａ ｐ−型半導体領域
ＧＥ ゲート電極
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ ｎ＋型半導体領域
ＳＤａ ｐ＋型半導体領域
ＳＷ１，ＳＷ１ａ 側壁絶縁膜
ＳＷ２ サイドウォール
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。ゲート電極としては、ポリシリコン膜を使用することが一般的である。
【０００３】
しかしながら、近年、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００４】
また、ＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料（高誘電率材料）を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００５】
非特許文献１〜４には、メタルゲート電極および高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】V.Narayanan et al., VLSI2006, p.224
【非特許文献２】P. Sivasubramani et al., VLSI2007, p.68
【非特許文献３】H-S. Jung et al., VLSI2005, p.232
【非特許文献４】M. Inoue et al., VLSI2009, p.40
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ＭＩＳＦＥＴのしきい値電圧（しきい値）の絶対値が大きくなってしまい、ＣＭＩＳＦＥＴであれば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまう。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を図ることが望まれる。
【０００９】
ゲート絶縁膜用の高誘電率膜（Ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ＭＩＳＦＥＴの低しきい値化を図るためには、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入することが有効である。ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に、低しきい値化用の元素として希土類元素などを導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。また、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に、低しきい値化用の元素としてアルミニウムなどを導入すると、ｐチャネル型ＭＩＳＦＥＴを低しきい値化することができる。
【００１０】
しかしながら、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入した場合、Ｈｆ系ゲート絶縁膜に導入された低しきい値化用の元素は、素子分離領域を構成する酸化シリコン膜中に拡散しやすい性質を有している。
【００１１】
このため、活性領域から素子分離領域上にかけて延在するようにメタルゲート電極が形成されていた場合には、メタルゲート電極の下に位置するＨｆ系ゲート絶縁膜から素子分離領域に、低しきい値化用の元素が拡散してしまい、Ｈｆ系ゲート絶縁膜における低しきい値化用の元素の濃度が低下する現象が生じてしまう。この現象が生じると、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入したことによる低しきい値化の効果が薄れ、ＭＩＳＦＥＴのしきい値電圧の絶対値が大きくなってしまうが、これは、チャネル幅が短くなるほど顕著となる。このため、Ｈｆ系ゲート絶縁膜に低しきい値化用の元素を導入したことによる低しきい値化の効果を的確に得て、半導体装置の性能を向上させることが望まれる。
【００１２】
本発明の目的は、半導体装置の性能向上を図ることができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態による半導体装置は、半導体基板と、前記半導体基板に形成された素子分離用溝と、前記素子分離用溝に埋め込まれた酸化シリコン膜からなり上部が前記半導体基板から突出している素子分離領域と、前記半導体基板から突出している部分の前記素子分離領域の側壁上に形成されかつ窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜とを有している。更に、前記素子分離領域によって規定された前記半導体基板の活性領域上に形成されかつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜からなるゲート絶縁膜と、前記半導体基板の前記活性領域上に前記ゲート絶縁膜を介して形成されたメタルゲート電極とを有している。ｎチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、ｐチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかである。そして、前記メタルゲート電極は、一部が前記素子分離領域上に延在しており、前記ゲート電極と前記半導体基板の前記活性領域との間に位置する前記ゲート絶縁膜と、前記素子分離領域との間には、前記側壁絶縁膜が介在している。
【００１６】
また、他の代表的な実施の形態による半導体装置は、半導体基板と、前記半導体基板に形成された素子分離用溝と、前記素子分離用溝に埋め込まれた酸化シリコン膜からなる素子分離領域と、前記素子分離領域によって規定された活性領域と、前記素子分離領域に隣接して配置され、窒化シリコンまたは酸窒化シリコンからなる絶縁体部とを有している。更に、前記活性領域、前記絶縁体部および前記素子分離領域上に延在するメタルゲート電極と、前記メタルゲート電極と前記活性領域、前記絶縁体部および前記素子分離領域との間に形成されかつゲート絶縁膜用の第１絶縁膜とを有している。前記第１絶縁膜は、ハフニウムと酸素と第１元素とを主成分として含有し、ｎチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、ｐチャネル型のＭＩＳＦＥＴの場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかである。そして、前記活性領域上に位置する部分の前記第１絶縁膜と前記素子分離領域上に位置する部分の前記第１絶縁膜との間には、前記絶縁体部上に位置する部分の前記第１絶縁膜が介在している。
【００１７】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上に、ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、（ｄ）前記金属膜上に、第１材料膜を形成する工程を有している。更に、（ｅ）前記第１材料膜、前記金属膜および前記第１絶縁膜をパターニングして、積層パターンを形成する工程、（ｆ）前記積層パターンの側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、（ｇ）前記側壁絶縁膜および前記積層パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程を有している。更に、（ｈ）前記素子分離用溝を埋め、前記積層パターンおよび前記側壁絶縁膜を覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、（ｉ）前記積層パターンの前記第１材料膜が露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程を有している。更に、（ｊ）前記（ｉ）工程後、前記積層パターンの前記第１材料膜を除去する工程、（ｋ）前記（ｊ）工程後、前記金属膜上および前記素子分離領域上を含む前記半導体基板上に、シリコン膜を形成する工程、（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程を有している。そして、前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成される。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
代表的な実施の形態によれば、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部平面図である。
【図１４】図１３と同じ半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図１５】図１３および図１４と同じ半導体装置の製造工程中の要部平面図（Ｂ−Ｂ断面図）である。
【図１６】図１３〜図１５に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図１７】図１６と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図１８】図１６および図１７に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図１９】図１８と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２０】図１８および図１９に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図２１】図２０と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２２】図２０および図２１に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図２３】図２２と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２４】図２２および図２３に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図２５】図２４と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図２６】比較例の半導体装置の要部断面図である。
【図２７】比較例の半導体装置の要部断面図である。
【図２８】ｎチャネル型ＭＩＳＦＥＴのしきい値電圧のチャネル幅に対する依存性を示すグラフである。
【図２９】本発明の実施の形態１の変形例の半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図３２】図３１と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図３３】本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部平面図である。
【図４４】図４３と同じ半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図４５】図４３および図４４と同じ半導体装置の製造工程中の要部平面図（Ｂ−Ｂ断面図）である。
【図４６】図４３〜図４５に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図４７】図４６と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図４８】本発明の実施の形態２の変形例の半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図５１】図５０と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図５２】本発明の実施の形態３の半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５６に続く半導体装置の製造工程中の要部断面図である。
【図５８】図５７に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５８に続く半導体装置の製造工程中の要部断面図（Ａ−Ａ断面図）である。
【図６０】図５９と同じ半導体装置の製造工程中の要部断面図（Ｂ−Ｂ断面図）である。
【図６１】本発明の実施の形態３の変形例の半導体装置の要部断面図（Ａ−Ａ断面図）である。
【図６２】本発明の実施の形態３の変形例の半導体装置の要部断面図（Ｂ−Ｂ断面図）である。
【図６３】本発明の実施の形態４の半導体装置の要部断面図である。
【図６４】本発明の実施の形態４の半導体装置の要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２４】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図２５は、本実施の形態の半導体装置、ここではＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図または要部平面図である。図１〜図２５のうち、図１〜図１２および図１４〜図２５は要部断面図であり、図１３は要部平面図である。なお、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明する。
【００２５】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備（用意）する。
【００２６】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエルＰＷを形成する。ｐ型ウエルＰＷは、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。
【００２７】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去することによって、半導体基板１の表面を清浄化（洗浄）する。これにより、半導体基板１（ｐ型ウエルＰＷ）の表面（シリコン面）が露出される。
【００２８】
次に、図２に示されるように、半導体基板１の表面上（すなわちｐ型ウエルＰＷの表面上）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層（絶縁層、絶縁膜）２を形成する。
【００２９】
界面層２を形成することなく、半導体基板１（ｐ型ウエルＰＷ）の表面（シリコン面）上に直接的に後述のＨｆ含有膜３を形成することもできるが、界面層２を形成してから、この界面層２上に後述のＨｆ含有膜３を形成すれば、トラップなどの欠陥数を減らして、駆動能力や信頼性を向上させることができるため、より好ましい。界面層２を形成する場合、界面層２の膜厚は薄く、例えば１ｎｍ程度とすることができる。界面層２は、例えば熱酸化法などを用いて形成することができる。また、界面層２が酸窒化シリコン膜の場合は、Ｎ２Ｏ、Ｏ２およびＨ２を用いた高温短時間酸化法により形成することができる。
【００３０】
次に、半導体基板１の主面上に、すなわち界面層２上に、Ｈｆ含有膜（Ｈｆ含有層）３を形成する。このＨｆ含有膜３は、ＭＩＳＦＥＴの高誘電率ゲート絶縁膜形成用のベースとなる絶縁膜である。
【００３１】
Ｈｆ含有膜３は、ハフニウム（Ｈｆ）を含有する絶縁膜であり、より特定的には、ハフニウム（Ｈｆ）と酸素（Ｏ）を含有する絶縁材料からなる。Ｈｆ含有膜３は、好ましくは、ＨｆＯ膜（酸化ハフニウム膜、代表的なのはＨｆＯ２膜）、ＨｆＯＮ膜（酸窒化ハフニウム膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）またはＨｆＳｉＯ膜（ハフニウムシリケート膜）とすることができる。このうち、ＨｆＯＮ膜をＨｆ含有膜３として用いれば、耐熱性向上やリーク電流の更なる低減を図ることができる。従って、Ｈｆ含有膜３は、ハフニウム（Ｈｆ）と酸素（Ｏ）を主成分として含有する絶縁膜とみなすことができる。Ｈｆ含有膜３の膜厚（形成膜厚）は、例えば２ｎｍ程度とすることができる。この段階のＨｆ含有膜３は、低しきい値化用の元素（ここでは希土類元素）を含有していない。
【００３２】
Ｈｆ含有膜３は、例えば次のようにして形成することができる。
【００３３】
Ｈｆ含有膜３がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３４】
Ｈｆ含有膜３がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。この窒化処理の後に、不活性または酸化雰囲気中で熱処理する場合もある。
【００３５】
Ｈｆ含有膜３がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３６】
Ｈｆ含有膜３がＨｆＳｉＯ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＳｉＯ膜を堆積すればよく、窒化処理を行う必要はない。その後、不活性または酸化雰囲気中で熱処理する場合もある。
【００３７】
Ｈｆ含有膜３を形成した後、半導体基板１の主面上に、すなわちＨｆ含有膜３上に、Ｈｆ含有膜３に接するように、低しきい値化用の元素を含有する材料膜として希土類含有膜（希土類含有層）４を形成する。
【００３８】
ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を低下させるためにｎチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜に導入する低しきい値化用の元素としては、希土類元素が好適であり、その中でもＬａ（ランタン）が特に好適である。このため、希土類含有膜４は、希土類元素を含有する材料膜であり、希土類元素を主成分として含有し、特に好ましくはＬａ（ランタン）を含有している。安定性の観点から、希土類含有膜４は、好ましくは酸化希土類膜（希土類酸化物層）であり、特に好ましくは酸化ランタン膜（酸化ランタンとして代表的なのはＬａ２Ｏ３）である。この段階の希土類含有膜４は、Ｈｆ（ハフニウム）を含有していない。
【００３９】
希土類含有膜４は、ＰＶＤ（Physical Vapor Deposition）法またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、例えば０．５ｎｍ程度とすることができる。
【００４０】
次に、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を好ましくは６００〜１０００℃の範囲内とし、不活性ガス雰囲気中（窒素ガス雰囲気中でもよい）で行うことができる。
【００４１】
この熱処理により、Ｈｆ含有膜３と希土類含有膜４とが反応（混合、ミキシング、相互拡散）して、図３に示されるように、Ｈｆ含有膜３と希土類含有膜４との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５が形成される。すなわち、希土類含有膜４の希土類元素がＨｆ含有膜３に導入されて、Ｈｆ含有膜３が、Ｈｆ含有絶縁膜５となる。Ｈｆ含有絶縁膜５における各元素（Ｈｆ、希土類元素など）の厚み方向の濃度分布は、均一な場合と、不均一な場合（例えばＨｆ含有膜３と希土類含有膜４との反応前の組成分布をある程度維持した不均一な分布）とがあり得るが、どちらも許容できる。ここで、厚み方向の濃度分布とは、Ｈｆ含有絶縁膜５において、半導体基板１の主面に垂直な方向での濃度分布に対応する。
【００４２】
また、Ｈｆ含有膜３を形成する前に界面層２を形成した場合には、この熱処理時には、Ｈｆ含有膜３と下部の界面層２との反応を抑制して、酸化シリコン膜または酸窒化シリコン膜からなる界面層２を残存させることが好ましい。この場合、Ｈｆ含有絶縁膜５と半導体基板１（ｐ型ウエルＰＷ）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる絶縁性の界面層２が存在した状態となる。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。但し、Ｈｆ含有膜３からのＨｆや希土類含有膜４からの希土類元素が界面層２に多少導入される場合もある。また、界面層２とＨｆ含有絶縁膜５とが混合された構造になる場合もある。なお、界面層２の半導体基板１に接する部分においては、Ｈｆ（ハフニウム）や希土類元素が存在していないことが望ましい。
【００４３】
Ｈｆ含有膜３は、ハフニウム（Ｈｆ）と酸素（Ｏ）とを主成分として含有し、希土類含有膜４は、希土類元素（Ｌｎ）を主成分として含有しているため、Ｈｆ含有膜３と希土類含有膜４とが反応して形成されたＨｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）とを主成分として含有する絶縁膜である。
【００４４】
ここで、Ｈｆ含有絶縁膜５に導入された希土類元素Ｌｎは、低しきい値化（しきい値電圧の絶対値の低下）のために導入された元素であるため、低しきい値化用の元素（第１元素）とみなすことができる。従って、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と、酸素（Ｏ）と、低しきい値化用の元素（第１元素）とを主成分として含有する絶縁膜とみなすことができる。
【００４５】
Ｈｆ含有絶縁膜５が含有する希土類元素Ｌｎは、希土類含有膜４が含有していた希土類元素Ｌｎと同じである。また、Ｈｆ含有膜３が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更に窒素（Ｎ）も含有していた場合には、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更に窒素（Ｎ）も含有したものとなる。また、Ｈｆ含有膜３が、ハフニウム（Ｈｆ）と酸素（Ｏ）だけでなく更にＳｉ（シリコン、ケイ素）も含有していた場合には、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）と酸素（Ｏ）と希土類元素（Ｌｎ）だけでなく更にＳｉ（シリコン、ケイ素）も含有したものとなる。
【００４６】
また、希土類含有膜４は、上述のように好ましくは酸化希土類膜である。この場合、希土類含有膜４は、希土類元素（Ｌｎ）以外に酸素（Ｏ）も含有しているが、Ｈｆ含有膜３も酸素（Ｏ）を含有しているため、希土類含有膜４が酸素（Ｏ）を含有しているかどうかにかかわらず、Ｈｆ含有絶縁膜５は、酸素（Ｏ）を含有したものとなる。すなわち、希土類含有膜４は、希土類元素（Ｌｎ）に加えて更に酸素（Ｏ）も含有することが好ましいが、希土類含有膜４が酸素（Ｏ）を含有する場合と酸素（Ｏ）を含有しない場合のいずれであっても、Ｈｆ含有絶縁膜５は、酸素（Ｏ）を含有したものとなる。
【００４７】
従って、Ｈｆ含有膜３がＨｆＳｉＯＮ膜の場合には、Ｈｆ含有絶縁膜５はＨｆＬｎＳｉＯＮ膜となり、Ｈｆ含有膜３がＨｆＳｉＯ膜の場合には、Ｈｆ含有絶縁膜５はＨｆＬｎＳｉＯ膜となり、Ｈｆ含有膜３がＨｆＯＮ膜の場合は、Ｈｆ含有絶縁膜５はＨｆＬｎＯＮ膜となり、Ｈｆ含有膜３がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、Ｈｆ含有絶縁膜５はＨｆＬｎＯ膜となる。
【００４８】
なお、ＨｆＬａＳｉＯＮ膜と表記した場合、ＨｆＬａＳｉＯＮ膜におけるＨｆとＬａとＳｉとＯとＮの原子比は１：１：１：１：１に限定されるものではない。このことは、ＨｆＬａＳｉＯＮ膜以外の膜においても同様である。
【００４９】
この熱処理工程を行った後、希土類含有膜４の未反応部分（熱処理工程で反応しなかった部分）があれば、エッチング（好ましくはウェットエッチング）によって除去することもできる。
【００５０】
次に、図４に示されるように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に、メタルゲート（金属ゲート電極）用の金属膜（金属層、メタルゲート膜）６を形成する。
【００５１】
金属膜６は、好ましくは、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜である。金属膜６は、例えばスパッタリング法などにより形成することができる。加工性が容易なことと、ゲート抵抗の観点から、金属膜６を窒化チタン（ＴｉＮ）膜とすれば、更に好ましい。金属膜６の膜厚（形成膜厚）は、例えば５〜２０ｎｍ程度とすることができる。
【００５２】
次に、半導体基板１の主面上に、すなわち金属膜６上に、材料膜として絶縁膜７を形成する、絶縁膜７は、好ましくは窒化シリコン膜からなり、比較的低温なプロセスであるプラズマＣＶＤ法により形成される。
【００５３】
絶縁膜７は、窒化シリコン膜が好ましいが、他の材料膜とすることもできる。但し、後述の図１１の工程で後述の素子分離領域１３、側壁絶縁膜ＳＷ１および金属膜６のエッチングを抑制しながら絶縁膜７を選択的に除去できるように、絶縁膜７を選択する必要がある。絶縁膜７の膜厚（形成膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。
【００５４】
次に、図５に示されるように、絶縁膜７、金属膜６、Ｈｆ含有絶縁膜５および界面層２をパターニングして、パターニングされた絶縁膜７、金属膜６、Ｈｆ含有絶縁膜５および界面層２からなる積層パターン８を形成する。このパターニング工程は、例えば次のようにして行うことができる。
【００５５】
すなわち、まず、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜７をパターニングする。それから、パターニングされた絶縁膜７をエッチングマスクとしたエッチングにより、金属膜６、Ｈｆ含有絶縁膜５および界面層２をパターニングする。このパターニング工程は、ドライエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせによって行うことができる。これにより、界面層２、Ｈｆ含有絶縁膜５、金属膜６および絶縁膜７が下から順に積層された積層パターン（積層膜パターン）８を形成することができる。積層パターン８を形成した領域は、後述の活性領域１４となるため、活性領域１４とすべき領域に、積層パターン８を形成しておく。
【００５６】
他の形態として、絶縁膜７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとしたエッチングにより、絶縁膜７、金属膜６、Ｈｆ含有絶縁膜５および界面層２をパターニングして積層パターン８を形成することもできる。
【００５７】
次に、積層パターン８の側壁上に、絶縁体（絶縁膜）として窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷ１を形成する。具体的には、図６に示されるように、半導体基板１上に、積層パターン８を覆うように絶縁膜９を形成してから、図７に示されるように、この絶縁膜９を異方性エッチング（エッチバック）することによって、積層パターン８の側壁上に残存する絶縁膜９からなる側壁絶縁膜ＳＷ１を形成する。この際、側壁絶縁膜ＳＷ１となる部分以外の絶縁膜９は除去される。側壁絶縁膜ＳＷ１は、積層パターン８の側壁上に、サイドウォールスペーサ状に形成される。
【００５８】
絶縁膜９は、窒化シリコン膜または酸窒化シリコン膜からなり、窒化シリコン膜であればより好ましい。このため、側壁絶縁膜ＳＷ１は、窒化シリコン（絶縁膜９が窒化シリコン膜の場合）または酸窒化シリコン（絶縁膜９が酸窒化シリコン膜の場合）からなり、窒化シリコンで構成されていればより好ましい。後述するように、側壁絶縁膜ＳＷ１は、Ｈｆ含有絶縁膜５（または後述するＨｆ含有絶縁膜５ａ）が含有する低しきい値化用の元素が後述する素子分離領域１３に拡散するのを防止する機能を有するため、この機能を考慮すると、側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンで形成する必要があり、側壁絶縁膜ＳＷ１が窒化シリコンで構成されていればより好ましい。
【００５９】
側壁絶縁膜ＳＷ１用の絶縁膜９は、熱ＣＶＤ法またはプラズマＣＶＤ法で形成することができるが、成膜温度や成膜時の圧力などを調整することにより、絶縁膜７に比べて、ウェットエッチング耐性が高い膜とする。
【００６０】
次に、図８に示されるように、積層パターン８（の絶縁膜７）と側壁絶縁膜ＳＷ１とをエッチングマスクとして、半導体基板１を所定の深さまでエッチング（好ましくはドライエッチング）することにより、半導体基板１に溝（素子分離用の溝）１１を形成する。この溝１１は、側壁絶縁膜ＳＷ１の側面（積層パターン８に隣接していない側の側面）に整合して形成される。後述するように、この溝１１に酸化シリコン膜１２が埋め込まれて素子分離領域１３が形成されるため、溝１１は素子分離用の溝とみなすことができる。
【００６１】
次に、図９に示されるように、ＣＶＤ法などを用いて、絶縁膜として酸化シリコン膜１２を、溝１１を埋めるように半導体基板１の主面上に形成する。酸化シリコン膜１２は、溝１１内を埋めるとともに、積層パターン８および側壁絶縁膜ＳＷ１を覆うように形成される。
【００６２】
次に、図１０に示されるように、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）により、酸化シリコン膜１２の上面を研磨する。この研磨は、積層パターン８の最上層の絶縁膜７の上面が露出した段階で、終了する。溝１１に埋め込まれた酸化シリコン膜１２により、素子分離領域１３が形成される。図１０にも示されるように、素子分離領域１３の上面は、半導体基板１の表面よりも高い位置にあり、積層パターン８の上面（すなわち絶縁膜７の上面）と、ほぼ同一平面上にある。すなわち、素子分離領域１３は、半導体基板１の表面よりも突出している。つまり、積層パターン８の絶縁膜７が露出するまで酸化シリコン膜１２を研磨することにより、溝（素子分離溝）１１に埋め込まれた酸化シリコン膜１２からなり、かつ上部が半導体基板１から突出している素子分離領域１３を形成するのである。素子分離領域１３の底面は、溝１１の底面（を構成する半導体基板１）に接し、素子分離領域１３の側面は、溝１１の側面（を構成する半導体基板１）および側壁絶縁膜ＳＷ１の側面（積層パターン８に隣接していない側の側面）に接した状態となる。このため、側壁絶縁膜ＳＷ１は、積層パターン８と素子分離領域１３とに挟まれた状態になっている。
【００６３】
側壁絶縁膜ＳＷ１は、積層パターン８の側壁に形成したが、素子分離領域１３が側壁絶縁膜ＳＷ１に接する（隣接する）ように形成されるため、素子分離領域１３を形成すると、半導体基板１の表面から突出した部分の素子分離領域１３の側壁に側壁絶縁膜ＳＷ１が形成されている状態になる。半導体基板１の主面において、素子分離領域１３で囲まれた領域（平面領域）が活性領域１４となる。すなわち、活性領域１４は、素子分離領域１３によって規定（画定）されており、素子分離領域１３によって周囲を囲まれている。活性領域１４には、ｐ型ウエルＰＷが形成されている。活性領域１４は、積層パターン８とその側壁上の側壁絶縁膜ＳＷ１とを形成した領域に対応している。
【００６４】
次に、図１１に示されるように、積層パターン８の絶縁膜７をウェットエッチングによって選択的に除去する。絶縁膜７を除去したことにより、積層パターン８を構成していた金属膜６（の上面）が露出される。界面層２、Ｈｆ含有絶縁膜５、金属膜６および絶縁膜７からなる積層パターン８は、絶縁膜７を除去したことにより、界面層２、Ｈｆ含有絶縁膜５および金属膜６からなる積層パターン８ａとなる。ここで、積層パターン８ａは、積層パターン８から絶縁膜７を除いたものに対応する。
【００６５】
絶縁膜７のエッチング工程（図１１の工程）では、絶縁膜７を、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および積層パターン８の金属膜６に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および金属膜６の各エッチング速度よりも、絶縁膜７のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜７をウェットエッチングする。これにより、絶縁膜７を選択的に除去し、側壁絶縁膜ＳＷ１、素子分離領域１３および金属膜６を残すことができる。金属膜６の下に位置するＨｆ含有絶縁膜５および界面層２も、エッチングされずに残存する。
【００６６】
絶縁膜７と側壁絶縁膜ＳＷ１とをいずれも窒化シリコンにより形成した場合には、上述のように、側壁絶縁膜ＳＷ１形成用の絶縁膜９（窒化シリコン膜）の成膜条件と、絶縁膜７（窒化シリコン膜）の成膜条件とを制御することにより、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜７を選択的にエッチングすることが可能になる。例えば、成膜温度などの成膜条件を調整することで、絶縁膜７（窒化シリコン膜）よりも絶縁膜９（窒化シリコン膜）をより緻密な膜とし、それによって、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜７を選択的にエッチングすることが可能になる。
【００６７】
絶縁膜７を除去したことにより、凹部（窪み部）１５が形成される。この凹部１５は、絶縁膜７を除去するまで絶縁膜７が存在していた空間である。凹部１５の底面は金属膜６の上面で形成され、凹部１５の側面は、側壁絶縁膜ＳＷ１の側面（絶縁膜７を除去するまでその絶縁膜７に接していた側面）により形成される。
【００６８】
また、他の形態として、絶縁膜７のエッチング工程（図１１の工程）を、ドライエッチングによって行うこともできる。但し、絶縁膜７のエッチング工程（図１１の工程）をウェットエッチングによって行えば、エッチング選択比を高くしやすいので、より好ましい。
【００６９】
次に、図１２に示されるように、半導体基板１の主面全面上にシリコン膜１６を形成する。すなわち、金属膜６上、側壁絶縁膜ＳＷ１上および素子分離領域１３上を含む前記半導体基板１上に、シリコン膜１６を形成する。シリコン膜１６は、凹部１５を埋め、積層パターン８ａ、側壁絶縁膜ＳＷ１および素子分離領域１３を覆うように形成される。シリコン膜１６を形成すると、積層パターン８ａの金属膜６の上面は、シリコン膜１６と接してシリコン膜１６で覆われた状態となり、また、素子分離領域１３の上面は、シリコン膜１６と接してシリコン膜１６で覆われた状態となる。
【００７０】
シリコン膜１６は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレインに導入した不純物の活性化アニール処理）で多結晶シリコン膜となり得る。シリコン膜１６の膜厚（形成膜厚）は、例えば３０〜１００ｎｍ程度とすることができる。
【００７１】
次に、シリコン膜１６および金属膜６（積層パターン８ａを構成していた金属膜６）をパターニングすることにより、図１３〜図１５に示されるように、パターニングされた金属膜６およびシリコン膜１６からなるゲート電極ＧＥを形成する。このパターニング工程（ゲート電極ＧＥ形成工程）は、例えば、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）をシリコン膜１６上に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜１６および金属膜６をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【００７２】
なお、図１３は、ゲート電極ＧＥを形成した段階の半導体装置の要部平面図であり、図１４および図１５は、ゲート電極ＧＥを形成した段階の半導体装置の要部断面図であるが、図１３のＡ−Ａ線の断面図が図１４に対応し、図１３のＢ−Ｂ線の断面図が図１５に対応する。後述の図１６〜図２５のうち、図１６、図１８、図２０、図２２および図２４はＡ−Ａ線の断面図に対応し、図１７、図１９、図２１、図２３および図２５はＢ−Ｂ線の断面図に対応しており、図１６と図１７とは同じ工程段階に対応し、図１８と図１９とは同じ工程段階に対応し、図２０と図２１とは同じ工程段階に対応し、図２２と図２３は同じ工程段階に対応し、図２４と図２５とは同じ工程段階に対応する。また、図１〜図１２の各工程段階では、Ａ−Ａ線の断面とＢ−Ｂ線の断面とは同じ断面構造となるため、図１〜図１２は、Ａ−Ａ線での断面図とＢ−Ｂ線での断面図とで共通である。
【００７３】
シリコン膜１６および金属膜６をパターニングするドライエッチング工程（すなわちゲート電極ＧＥを形成するためのドライエッチング工程）の後に、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５を除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥの下部に位置するＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングするためのドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【００７４】
ゲート電極ＧＥは、ゲート電極ＧＥの一部が素子分離領域１３上に延在するように形成される。すなわち、ゲート電極ＧＥは、活性領域１４上から側壁絶縁膜ＳＷ１上および素子分離領域１３上にかけて延在するように形成される。
【００７５】
ゲート電極ＧＥは、活性領域１４（ｐ型ウエルＰＷ）上では、金属膜６と金属膜６上のシリコン膜１６とにより構成されているが、素子分離領域１３上および側壁絶縁膜ＳＷ１上では、ゲート電極ＧＥはシリコン膜１６で構成され、金属膜６を有していない。素子分離領域１３上に金属膜６が形成されていない分、ゲート電極ＧＥの厚みは、素子分離領域１３上よりも活性領域１４（ｐ型ウエルＰＷ、チャネル領域）上で厚くなっている。
【００７６】
ゲート電極ＧＥのうち、ＭＩＳＦＥＴのゲート電極として機能できるのは活性領域１４（ｐ型ウエルＰＷ）上に位置する部分のゲート電極ＧＥ（すなわち金属膜６とシリコン膜１６との積層膜からなる部分）であり、素子分離領域１３上および側壁絶縁膜ＳＷ１上に位置する部分のゲート電極ＧＥ（すなわち金属膜６が無くシリコン膜１６で形成される部分）は、ＭＩＳＦＥＴのゲート電極としては機能しない。このため、ゲート電極ＧＥは、ＭＩＳＦＥＴのゲート電極として機能する部分（すなわち活性領域１４上に位置する部分）は金属膜６と金属膜６上のシリコン膜１６との積層構造を有しているため、いわゆるメタルゲート電極（金属ゲート電極）とみなすことができる。
【００７７】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜６は、金属伝導を示す導電膜であり、金属級に抵抗率が低い。金属膜６として特に好ましいのは、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜であり、本実施の形態では、加工性が容易なことと、ゲート抵抗の観点から、窒化チタン（ＴｉＮ）膜を金属膜６として用いている。
【００７８】
活性領域１４においては、半導体基板１（ｐ型ウエルＰＷ）とゲート電極ＧＥとの間には、界面層２およびＨｆ含有絶縁膜５が介在しており、これ（界面層２およびＨｆ含有絶縁膜５）がＭＩＳＦＥＴのゲート絶縁膜として機能する。すなわち、活性領域１４のｐ型ウエルＰＷの表面上に、金属膜６および金属膜６上のシリコン膜１６からなるゲート電極ＧＥが、ゲート絶縁膜としてのＨｆ含有絶縁膜５を介して形成された状態となる（界面層２を形成した場合はその界面層２も介在する）。Ｈｆ含有絶縁膜５は、酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【００７９】
また、ゲート電極ＧＥは、一部が素子分離領域１３上および側壁絶縁膜ＳＷ１上にも延在しており、Ｈｆ含有絶縁膜５（および界面層２）は、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ）との間に介在しているが、ゲート電極ＧＥと素子分離領域１３との間やゲート電極ＧＥと側壁絶縁膜ＳＷ１との間には、Ｈｆ含有絶縁膜５（および界面層２）は介在していない。
【００８０】
次に、図１６（Ａ−Ａ断面）および図１７（Ｂ−Ｂ断面）に示されるように、活性領域１４（ｐ型ウエルＰＷ）におけるゲート電極ＧＥの両側の領域（ゲート電極ＧＥで覆われていない領域）に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｎ−型半導体領域ＥＸを形成する。ｎ−型半導体領域ＥＸ形成用のイオン注入時には、活性領域１４の半導体基板１（ｐ型ウエルＰＷ）にゲート電極ＧＥをマスクとしてイオン注入する。このため、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥに整合して形成され、ゲート電極ＧＥの直下には、ｎ−型半導体領域ＥＸは形成されない。
【００８１】
次に、図１８（Ａ−Ａ断面）および図１９（Ｂ−Ｂ断面）に示されるように、ゲート電極ＧＥの側壁上に、絶縁体（絶縁膜）からなるサイドウォール（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷ２を形成する。例えば、半導体基板１上に、ゲート電極ＧＥ、素子分離領域１３および側壁絶縁膜ＳＷ１を覆うように、酸化シリコン膜と窒化シリコン膜とを下から順に形成してから、この酸化シリコン膜と窒化シリコン膜との積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥの側壁上に残存する酸化シリコン膜および窒化シリコン膜からなるサイドウォールＳＷ２を形成することができる。なお、図面の簡略化のために、図２１では、サイドウォールＳＷ２を構成する酸化シリコン膜および窒化シリコン膜を一体化して示してある。また、ゲート電極ＧＥの側壁上にサイドウォールＳＷ２を形成する際に、側壁絶縁膜ＳＷ１の側面（素子分離領域１３にもゲート電極ＧＥにも隣接していない側面）上に、サイドウォールＳＷ２が形成される場合もあり得る。
【００８２】
次に、活性領域１４（ｐ型ウエルＰＷ）にｎ＋型半導体領域ＳＤをイオン注入により形成する。
【００８３】
ｎ＋型半導体領域ＳＤは、活性領域１４（ｐ型ウエルＰＷ）におけるゲート電極ＧＥおよびサイドウォールＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、形成することができる。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域ＳＤ形成用のイオン注入時には、活性領域１４の半導体基板１（ｐ型ウエルＰＷ）に、ゲート電極ＧＥおよびその側壁上のサイドウォールＳＷ２をマスクとしてイオン注入する。このため、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥに整合して形成され、ｎ＋型半導体領域ＳＤは、ゲート電極ＧＥの側壁上に形成されたサイドウォールＳＷ２に整合して形成され、ゲート電極ＧＥおよびサイドウォールＳＷ２の直下には、ｎ＋型半導体領域ＳＤは形成されない。
【００８４】
ｎチャネル型ＭＩＳＦＥＴのゲート電極ＧＥを構成するシリコン膜１６は、ｎ−型半導体領域ＥＸ形成用のイオン注入工程やｎ＋型半導体領域ＳＤ形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となり得る。
【００８５】
ｎ+型半導体領域ＳＤ形成用のイオン注入を行った後、導入した不純物の活性化のための熱処理（アニール処理、活性化アニール）を行う。この熱処理により、ｎ−型半導体領域ＥＸ、ｎ＋型半導体領域ＳＤおよびシリコン膜１６などに導入されている不純物を活性化することができる。この熱処理は、例えば、９００℃〜１１００℃の熱処理温度で、不活性ガス雰囲気中、より好ましくは窒素雰囲気中で行うことができる。
【００８６】
このようにして、図１８（Ａ−Ａ断面図）および図１９（Ｂ−Ｂ断面図）に示されるような構造が得られ、活性領域１４に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００８７】
ゲート電極ＧＥがｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥの下のＨｆ含有絶縁膜５（およびその下の界面層２）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸにより形成される。
【００８８】
次に、サリサイド（Salicide：Self Aligned Silicide）プロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤの上部（上層部分）や、ゲート電極ＧＥを構成するシリコン膜１６の上部（上層部分）に、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層１８を形成する。図２０（Ａ−Ａ断面）および図２１（Ｂ−Ｂ断面）には、金属シリサイド層１８が形成された状態が示されている。金属シリサイド層１８を形成するには、例えばニッケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜のような金属膜を半導体基板１に堆積して熱処理することによって、金属シリサイド層１８を形成し、その後、未反応の金属膜を除去する。金属シリサイド層１８を形成することにより、拡散抵抗やコンタクト抵抗などを低抵抗化することができるが、場合によっては、金属シリサイド層１８の形成を省略することもできる。また、ゲート電極ＧＥ（を構成するシリコン膜１６）上に金属シリサイド層１８を形成した場合には、ゲート電極ＧＥ上に形成されている金属シリサイド層１８を、ゲート電極ＧＥの一部とみなすこともできる。
【００８９】
次に、図２２（Ａ−Ａ断面）および図２３（Ｂ−Ｂ断面）に示されるように、半導体基板１の主面上に、素子分離領域１３、ゲート電極ＧＥおよびサイドウォールＳＷ２を覆うように、絶縁膜（層間絶縁膜）２１を形成する。絶縁膜２１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜２１の形成後、絶縁膜２１の表面（上面）を、例えばＣＭＰ法を使用して平坦化する。
【００９０】
次に、絶縁膜２１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２１をドライエッチングすることにより、絶縁膜２１にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴは、ｎ＋型半導体領域ＳＤや、ゲート電極ＧＥの上部などに形成される。
【００９１】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜２１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成し、絶縁膜２１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、プラグＰＧは、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。プラグＰＧは、その底部でｎ＋型半導体領域ＳＤの表面上の金属シリサイド層１８や、ゲート電極ＧＥ上の金属シリサイド層１８などと接して、電気的に接続される。
【００９２】
次に、図２４（Ａ−Ａ断面）および図２５（Ｂ−Ｂ断面）に示されるように、プラグＰＧが埋め込まれた絶縁膜２１上に、絶縁膜２２を形成する。絶縁膜２２は、複数の絶縁膜の積層膜で形成することもできる。
【００９３】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２２の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜２２上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリアメタル膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、配線Ｍ１を構成するバリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００９４】
配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用のｎ＋型半導体領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００９５】
以上のようにして、本実施の形態の半導体装置が製造される。
【００９６】
次に、本実施の形態の半導体装置の主要な特徴と効果について説明する。
【００９７】
本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥは、ゲート絶縁膜（ここでは界面層２およびＨｆ含有絶縁膜５）上に位置する金属膜６を有しており、いわゆるメタルゲート電極（金属ゲート電極）である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【００９８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆ含有絶縁膜５を用いている。すなわち、酸化シリコンより誘電率（比誘電率）の高い材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）であるＨｆ含有絶縁膜５を、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、Ｈｆ含有絶縁膜５の物理的膜厚を増加させることができるため、リーク電流を低減することができる。
【００９９】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜５に希土類元素を導入しているので、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。ここで、ＭＩＳＦＥＴのしきい値電圧の絶対値を低く（小さく）することを、「低しきい値化」と呼ぶものとする。また、Ｈｆを主成分として含有するゲート絶縁膜（高誘電率ゲート絶縁膜）を、Ｈｆ系ゲート絶縁膜（Ｈｆ系高誘電率ゲート絶縁膜）と呼ぶものとする。
【０１００】
ｎチャネル型ＭＩＳＦＥＴのＨｆ系の高誘電率ゲート絶縁膜に、低しきい値化用の元素として希土類元素を導入することで低しきい値化を図ることができるが、本発明者の検討によれば、Ｈｆ系の高誘電率ゲート絶縁膜に導入された希土類元素が、素子分離領域を構成する酸化シリコン膜中に拡散することで、Ｈｆ系の高誘電率ゲート絶縁膜中の希土類濃度が減少し、低しきい値化の効果が薄れる虞があることが分かった。このことについて、図２６および図２７の比較例の半導体装置を参照しながら説明する。
【０１０１】
図２６および図２７は、比較例の半導体装置の要部断面図である。図２６は、比較例の半導体装置において、ゲート電極ＧＥ１０１をゲート長方向に横切る断面（上記Ａ−Ａ線に相当する位置での断面）が示され、図２７は、比較例の半導体装置において、ゲート電極ＧＥ１０１をゲート幅方向に横切る断面（上記Ｂ−Ｂ線に相当する位置での断面）が示されている。
【０１０２】
図２６および図２７に示される比較例の半導体装置においては、半導体基板１０１に素子分離領域１１３が形成され、素子分離領域１１３で規定された半導体基板１０１の活性領域にｐ型ウエルＰＷ１０１が形成されている。ｐ型ウエルＰＷ１０１上には、界面層１０２およびＨｆ含有絶縁膜１０５を介して、ゲート電極ＧＥ１０１が形成されている。ゲート電極ＧＥ１０１は、金属膜１０６とその上のシリコン膜１１６との積層構造を有しており、いわゆるメタルゲート電極であり、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のゲート電極（メタルゲート電極）として機能する。ゲート電極ＧＥ１０１とｐ型ウエルＰＷ１０１との間に介在する界面層１０２およびＨｆ含有絶縁膜１０５は、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のゲート絶縁膜として機能する。界面層１０２、Ｈｆ含有絶縁膜１０５、金属膜１０６およびシリコン膜１１６は、それぞれ、上記界面層２、Ｈｆ含有絶縁膜５、金属膜６およびシリコン膜１６と同様の材料膜であるため、ここではその繰り返しの説明は省略する。ゲート電極ＧＥ１０１の側壁上には、上記サイドウォールＳＷ２に相当するサイドウォールＳＷ１０２が形成され、ｐ型ウエルＰＷには、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤ１０１およびｎ−型半導体領域ＥＸ１０１により形成されている。
【０１０３】
図２６および図２７に示される比較例の半導体装置においては、半導体基板１０１に素子分離領域１１３が形成されているが、この素子分離領域１１３は、ＳＴＩ（Shallow Trench Isolation）法により形成されており、半導体基板１０１に溝（素子分離溝）１１１を形成してこの溝１１１に酸化シリコン膜を埋め込むことで形成されている。本実施の形態とは異なり、図２６および図２７に示される比較例の半導体装置では、素子分離領域１１３の上面の高さは、半導体基板１０１の主面（表面）とほぼ同じ高さであり、上記側壁絶縁膜ＳＷ１に相当するものは形成されていない。
【０１０４】
ゲート電極は、一部が素子分離領域上にも延在していることが一般的である。これは、ゲート電極上にコンタクトホールを形成して、このコンタクトホールに埋め込んだプラグとゲート電極とを接続する場合、素子分離領域上に位置する部分のゲート電極上にコンタクトホール（およびそれを埋めるプラグ）を配置するためである。また、一本のゲート電極が複数のＭＩＳＦＥＴのゲート電極を兼ねる場合には、ＭＩＳＦＥＴ間の素子分離領域上をゲート電極が延在する必要がある。このため、図２６および図２７に示される比較例の半導体装置においても、ゲート電極ＧＥ１０１は、図２７からも分かるように、一部が素子分離領域１１３上に延在している。
【０１０５】
界面層１０２は、熱酸化で形成したため、活性領域の半導体基板１０１の表面に形成される。Ｈｆ含有絶縁膜１０５は、上記Ｈｆ含有絶縁膜５と同様の手法により形成されており、具体的には、半導体基板１の主面上にＨｆ含有膜（例えばＨｆＳｉＯＮ膜、ＨｆＳｉＯ膜、ＨｆＯＮ膜またはＨｆＯ膜）と希土類含有膜（例えば酸化ランタン膜）とを下から順に形成してから、これらを熱処理で反応させることで形成している。このＨｆ含有膜と希土類含有膜とは、半導体基板１０１の活性領域上だけでなく、素子分離領域１１３上にも形成されるため、Ｈｆ含有絶縁膜１０５は、素子分離領域１１３上にも形成されることになる。このため、Ｈｆ含有絶縁膜１０５形成後に、ゲート電極ＧＥ１０１を、ゲート電極ＧＥ１０１の一部が素子分離領域１１３上にも延在するように形成すると、図２７に示されるように、ゲート電極ＧＥ１０１と素子分離領域１１３との間にもＨｆ含有絶縁膜１０５が介在した状態となる。
【０１０６】
図２６および図２７に示される比較例の半導体装置においては、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のＨｆ系の高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜１０５に、低しきい値化用の元素として希土類元素が導入されているため、希土類元素が導入されていない場合に比べて、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１を低しきい値化することができる。しかしながら、Ｈｆ含有絶縁膜１０５に導入された希土類元素は、素子分離領域１１３を構成する酸化シリコン膜中に拡散しやすい性質を有している。これは、希土類元素が導入されたＨｆ系ゲート絶縁膜が酸化シリコン膜に接していると、Ｈｆ系ゲート絶縁膜に導入されている希土類元素が酸化シリコン膜側に拡散しやすいことに加えて、素子分離領域を構成する酸化シリコン膜は、体積が大きいため、希土類元素を吸収する許容量が大きく、Ｈｆ系ゲート絶縁膜に導入されている希土類元素が、素子分離領域に多量に拡散してしまうためである。Ｈｆ含有絶縁膜１０５に導入された希土類元素が素子分離領域１１３に拡散する現象は、ソース・ドレイン領域形成後の活性化アニール（導入した不純物の活性化のための熱処理）の際に、特に生じやすい。
【０１０７】
このため、図２６および図２７に示される比較例の半導体装置においては、素子分離領域１１３上に位置する部分とその近傍のＨｆ含有絶縁膜１０５は、希土類元素が素子分離領域１１３に拡散したことで、希土類濃度が低下してしまう。このため、ｐ型ウエルＰＷ１０１上に位置するＨｆ含有絶縁膜１０５は、全体がｎチャネル型ＭＩＳＦＥＴＱｎ１０１のゲート絶縁膜として機能するが、素子分離領域１１３に隣接する領域ＲＧ（図２７に示されている）において、希土類濃度が低下してしまう。
【０１０８】
素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下すると、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果が薄れ、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のしきい値電圧の絶対値が大きくなってしまう虞がある。
【０１０９】
それに対して、本実施の形態の半導体装置においては、ゲート電極ＧＥは、一部が素子分離領域１３上に延在しており、この素子分離領域１３は、半導体基板１に形成された素子分離用の溝１１に埋め込まれた酸化シリコン膜１２からなるが、素子分離領域１３の上部は半導体基板１（の主面）から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１が形成されている。そして、この側壁絶縁膜ＳＷ１は窒化シリコンまたは酸窒化シリコンからなる。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されたＨｆ含有絶縁膜５（および界面層２）からなるが、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置するゲート絶縁膜（Ｈｆ含有絶縁膜５）と、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。
【０１１０】
本実施の形態の半導体装置では、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（すなわちゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５）は、素子分離領域１３に隣接（近接）しておらず、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンからなるため、Ｈｆ含有絶縁膜５が側壁絶縁膜ＳＷ１に隣接していたとしても、Ｈｆ含有絶縁膜５から側壁絶縁膜ＳＷ１へは、希土類元素は拡散しにくい。
【０１１１】
これは、希土類元素が導入されたＨｆ系ゲート絶縁膜が酸化シリコン膜に接していると、Ｈｆ系ゲート絶縁膜に導入されている希土類元素が酸化シリコン膜側に拡散しやすいのに比べて、希土類元素が導入されたＨｆ系ゲート絶縁膜が窒化シリコン膜または酸窒化シリコン膜に接していても、Ｈｆ系ゲート絶縁膜に導入されている希土類元素は窒化シリコン膜または酸窒化シリコン膜側に拡散しにくいためである。
【０１１２】
このため、希土類元素が拡散しにくい窒化シリコンまたは酸窒化シリコンによって側壁絶縁膜ＳＷ１を形成して、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５と素子分離領域１３との間にこの側壁絶縁膜ＳＷ１を介在させることで、側壁絶縁膜ＳＷ１を希土類元素（低しきい値化用の元素）の拡散バリアとして機能させることができる。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。従って、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の絶対値を的確に小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０１１３】
また、側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンからなるが、窒化シリコンで構成されていればより好ましく、これは、希土類元素が導入されたＨｆ系ゲート絶縁膜が窒化シリコン膜に接している場合と酸窒化シリコン膜に接している場合とを比べると、窒化シリコン膜の方がＨｆ系ゲート絶縁膜に導入されている希土類元素が拡散しにくいためである。
【０１１４】
図２８は、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧のチャネル幅に対する依存性を示すグラフである。図２８のグラフの縦軸は、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧に対応し、任意単位（arbitrary unit）で示されており、図２８のグラフの横軸は、ｎチャネル型ＭＩＳＦＥＴのチャネル幅に対応し、任意単位（arbitrary unit）で示されている。図２６および図２７の比較例の半導体装置の構造において、Ｈｆ含有絶縁膜１０５に希土類元素が導入されていない場合を、図２８のグラフで「比較例１」として一点鎖線で示し、図２６および図２７の比較例の半導体装置の構造において、Ｈｆ含有絶縁膜１０５に希土類元素が導入されている場合を、図２８のグラフで「比較例２」として点線で示してある。また、本実施の形態の半導体装置の構造の場合（Ｈｆ含有絶縁膜５に希土類元素が導入されている）を、図２８のグラフで「本実施の形態」として実線で示してある。
【０１１５】
図２６および図２７の比較例の半導体装置の構造において、Ｈｆ含有絶縁膜１０５に希土類元素が導入されていない場合は、図２８のグラフにおいて一点鎖線で示されるように、しきい値電圧が高くなる。それに対して、ｎチャネル型ＭＩＳＦＥＴのＨｆ系の高誘電率ゲート絶縁膜（Ｈｆ含有絶縁膜５，１０５）に希土類元素を導入することで、図２８のグラフの点線（比較例１）および実線（本実施の形態）で示されるように、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を低くすることができる。しかしながら、比較例２（図２６および図２７の比較例の半導体装置の構造）の場合には、チャネル幅がある程度大きいときには、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果を得られるが、チャネル幅が小さくなるにしたがって、低しきい値化の効果は小さくなっていき、比較例１（Ｈｆ含有絶縁膜１０５に希土類元素を導入していない場合）のしきい値電圧に近づいていく。これは、図２６および図２７の比較例の半導体装置の構造の場合は、素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下するため、チャネル幅が小さくなるほど、ゲート絶縁膜と機能する部分のＨｆ含有絶縁膜１０５のうち、希土類濃度が低下した部分が占める割合が大きくなるためと考えられる。
【０１１６】
すなわち、チャネル幅が十分に大きい場合は、素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下したとしても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜１０５全体から見ると、希土類濃度の低下はわずかであるため、その影響は小さく、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果を十分に得ることができる。しかしながら、チャネル幅が小さくなってくると、素子分離領域１１３に隣接する領域ＲＧにおいてＨｆ含有絶縁膜１０５の希土類濃度が低下したことによる影響が、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜１０５全体から見て相対的に大きくなってくるため、Ｈｆ含有絶縁膜１０５に希土類元素を導入したことによる低しきい値化の効果が低下し、比較例１のしきい値電圧に近づいていく。このため、図２６および図２７の比較例の半導体装置の構造では、しきい値電圧のチャネル幅依存性が大きくなってしまう。
【０１１７】
それに対して、本実施の形態では、上述のように、側壁絶縁膜ＳＷ１によって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。このため、図２８のグラフの実線で示されるように、チャネル幅によらず、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、本実施の形態では、しきい値電圧のチャネル幅依存性を小さくすることができる。本実施の形態は、ＭＩＳＦＥＴのチャネル幅が１μｍ以下の場合に適用すれば特に有効であり、これは、以下の実施の形態２〜４においても同様である。
【０１１８】
また、ｎチャネル型ＭＩＳＦＥＴを低しきい値化するには、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を導入することが非常に有効であるが、希土類元素以外でも、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素であれば、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜に導入することで、ｎチャネル型ＭＩＳＦＥＴの低しきい値化を図ることができる。このため、本実施の形態において、希土類含有膜４の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いることができ、この場合には、形成されたＨｆ含有絶縁膜５は、低しきい値化用の元素として、希土類元素の代わりに、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有したものとなる。このため、本実施の形態は、希土類含有膜４の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を主成分として含有する材料膜を用いた場合、すなわちＨｆ含有絶縁膜５が、低しきい値化用の元素として、希土類元素の代わりに１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素を含有する場合にも有効であり、これは、以下の実施の形態２〜４でも同様である。但し、ｎチャネル型ＭＩＳＦＥＴをより的確に低しきい値化するためには、Ｈｆ含有絶縁膜５に導入された低しきい値化用の元素は、希土類元素またはＭｇ（マグネシウム）が好ましく、Ｍｇ（マグネシウム）よりも希土類元素がより好ましく、希土類元素の中でもＬａ（ランタン）が特に好ましい。
【０１１９】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｐチャネル型ＭＩＳＦＥＴについても適用できる。図２９〜図３２は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図であり、ｐチャネル型ＭＩＳＦＥＴを形成する場合が示されている。図２９は上記図２に対応し、図３０は上記図３に対応し、図３１は上記図２４に対応し、図３２は上記図２５に対応している。
【０１２０】
ｐチャネル型ＭＩＳＦＥＴＱｐもｎチャネル型ＭＩＳＦＥＴＱｎと基本的には同様にして形成することができるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを形成する場合との相違点について説明する。
【０１２１】
図２９に示されるように、上記ｐ型ウエルＰＷの代わりにｎ型ウエルＮＷを形成するが、ｎ型ウエルＮＷは、ｐ型ウエルＰＷと導電型が逆（反対）であること以外は、形成法や構成はｐ型ウエルＰＷと同様である。
【０１２２】
また、図２９に示されるように、Ｈｆ含有膜３上に、上記希土類含有膜４の代わりに材料膜４ａを形成する。材料膜４ａは、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）のうちの少なくとも一種を含有する材料膜である。材料膜４ａとしては、安定性の観点から酸化膜（酸化アルミニウム膜、酸化チタン膜または酸化タンタル膜）が好ましいが、それ以外にも酸窒化膜（酸窒化アルミニウム膜、酸窒化チタン膜または酸窒化タンタル膜）または金属の単体膜（アルミニウム膜、チタン膜またはタンタル膜）とすることもできる。材料膜４ａは、スパッタリング法またはＡＬＤ法などによって形成することができ、その膜厚（形成膜厚）は、例えば０．５ｎｍ程度とすることができる。
【０１２３】
上記希土類含有膜４の代わりに材料膜４ａを形成した後、上記熱処理（Ｈｆ含有膜３と上記希土類含有膜４とを反応させる熱処理）と同様の熱処理を行うが、この熱処理により、Ｈｆ含有膜３と材料膜４ａとが反応（混合、ミキシング、相互拡散）して、図３０に示されるように、Ｈｆ含有膜３と材料膜４ａとの反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５ａが形成される。すなわち、上記Ｈｆ含有絶縁膜５の代わりにＨｆ含有絶縁膜５ａが形成される。
【０１２４】
図３０のＨｆ含有絶縁膜５ａと上記図３のＨｆ含有絶縁膜５との相違点は、上記図３のＨｆ含有絶縁膜５が、低しきい値化用の元素として希土類元素を含有していたのに対して、図３０のＨｆ含有絶縁膜５ａは、低しきい値化用の元素として、希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していることである。希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していること以外については、図３０のＨｆ含有絶縁膜５ａは上記図３のＨｆ含有絶縁膜５と同様の構成を有しているので、ここではその繰り返しの説明は省略する。Ｈｆ含有絶縁膜５と同様、Ｈｆ含有絶縁膜５ａも、酸化シリコンよりも誘電率が高く、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。
【０１２５】
その後、ｎ−型半導体領域ＥＸの代わりにｐ−型半導体領域ＥＸａを形成し、ｎ＋型半導体領域ＳＤの代わりにｐ＋型半導体領域ＳＤａを形成するが、ｐ−型半導体領域ＥＸａは、ｎ−型半導体領域ＥＸと導電型が逆であること以外は、形成法や構成はｎ−型半導体領域ＥＸと同様であり、ｐ＋型半導体領域ＳＤａは、ｎ＋型半導体領域ＳＤと導電型が逆であること以外は、形成法や構成はｎ＋型半導体領域ＳＤと同様である。
【０１２６】
このようにして、上記図２４（Ａ−Ａ断面）および図２５（Ｂ−Ｂ断面）にそれぞれ対応する図３１（Ａ−Ａ断面）および図３２（Ｂ−Ｂ断面）の構造が得られる。
【０１２７】
上記図２４および図２５の半導体装置に対する図３１および図３２の半導体装置の相違点は、上記ｐ型ウエルＰＷ、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの導電型を逆にして、それぞれｎ型ウエルＮＷ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａにしたことと、Ｈｆ含有絶縁膜５を、含有する低しきい値化用の元素（希土類元素）をＡｌ、ＴｉまたはＴａに代えて、Ｈｆ含有絶縁膜５ａとしたことである。図３１および図３２の半導体装置の他の構成は、上記図２４および図２５の半導体装置とほぼ同様である。
【０１２８】
なお、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５であり、チャネル（ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域）上に位置する部分のＨｆ含有絶縁膜５でもある。また、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａは、ゲート電極ＧＥと半導体基板１の活性領域１４（ｎ型ウエルＮＷ）との間に位置する部分のＨｆ含有絶縁膜５ａであり、チャネル（ｐチャネル型ＭＩＳＦＥＴＱｐのチャネル領域）上に位置する部分のＨｆ含有絶縁膜５ａでもある。このことは、以下の実施の形態２〜４でも同様である。
【０１２９】
ｎチャネル型ＭＩＳＦＥＴＱｎが形成された上記図２４および図２５の半導体装置の場合、Ｈｆ含有絶縁膜５から素子分離領域１３への拡散が側壁絶縁膜ＳＷ１によって防止される、Ｈｆ含有絶縁膜５が含有する低しきい値化用の元素は、希土類元素であった。一方、ｐチャネル型ＭＩＳＦＥＴＱｐが形成された上記図３１および図３２の半導体装置の場合、Ｈｆ含有絶縁膜５ａから素子分離領域１３への拡散が側壁絶縁膜ＳＷ１によって防止される、Ｈｆ含有絶縁膜５ａが含有する低しきい値化用の元素は、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）である。
【０１３０】
ｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合でも、本実施の形態では、側壁絶縁膜ＳＷ１によって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａから素子分離領域１３に低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）が拡散するのを抑制または防止することができる。このため、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａにおける低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）の濃度の低下を抑制または防止できる。従って、ｎチャネル型ＭＩＳＦＥＴと同様に、ｐチャネル型ＭＩＳＦＥＴにおいても、上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５ａにＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、しきい値電圧のチャネル幅依存性を小さくすることができる。従って、半導体装置の性能を向上させることができる。
【０１３１】
ｐチャネル型ＭＩＳＦＥＴを低しきい値化する（すなわちしきい値電圧の絶対値を小さくする）には、ｐチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜にＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）の少なくとも１種を導入することが有効である。但し、ｎチャネル型ＭＩＳＦＥＴをより的確に低しきい値化するためには、Ｈｆ含有絶縁膜５ａに導入する低しきい値化用の元素は、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）のうちでも、Ａｌ（アルミニウム）が特に好ましく、これは、以下の実施の形態２〜４でも同様である。
【０１３２】
上述のように、ｎチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜５）が含有する低しきい値化用の元素は、１族（Ｉａ族）、２族（ＩＩａ族）または３族（ＩＩＩａ族）のいずれかに属する元素であり、希土類元素またはＭｇ（マグネシウム）が好ましく、希土類元素がより好ましく、Ｌａ（ランタン）が特に好ましい。また、ｐチャネル型ＭＩＳＦＥＴ用のＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜５ａ）が含有する低しきい値化用の元素は、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）であり、Ａｌ（アルミニウム）が特に好ましい。これらの低しきい値化用の元素をＨｆ系ゲート絶縁膜に導入した場合、上記図２６および図２７に示される比較例の半導体装置の構造であれば、Ｈｆ系ゲート絶縁膜に導入した低しきい値化用の元素が素子分離領域１１３に拡散する課題が生じ得る。このため、これらの低しきい値化用の元素をＨｆ系ゲート絶縁膜（Ｈｆ含有絶縁膜５またはＨｆ含有絶縁膜５ａ）に導入する場合には、本実施の形態および以下の実施の形態２〜４のような半導体装置の構造や製造工程を適用することで、Ｈｆ系ゲート絶縁膜に導入した低しきい値化用の元素が素子分離領域に拡散することに起因した課題を解決することができる。
【０１３３】
また、半導体基板１上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方を形成した半導体装置、すなわち、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に本実施の形態および以下の実施の形態２〜４を適用することもできる。
【０１３４】
また、側壁絶縁膜ＳＷ１の厚み（幅）Ｔ１は、５ｎｍ以上（すなわちＴ１≧５ｎｍ）が好ましい。ここで、側壁絶縁膜ＳＷ１の厚みＴ１は、図７、図２４および図２５にも示されており、半導体基板１の主面に平行な方向の厚みに対応している。側壁絶縁膜ＳＷ１の厚みＴ１は、絶縁膜９の堆積膜厚によって制御することができる。側壁絶縁膜ＳＷ１の厚みＴ１を５ｎｍ以上とすることで、Ｈｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）から素子分離領域１３に低しきい値化用の元素が拡散するのを、側壁絶縁膜ＳＷ１によって的確に防止できるようになる。また、側壁絶縁膜ＳＷ１の厚みＴ１を大きくしすぎると、半導体装置の小型化（小面積化）に不利となるため、側壁絶縁膜ＳＷ１の厚みＴ１を５〜１０ｎｍとすれば（すなわち１０ｎｍ≧Ｔ１≧５ｎｍとすれば）より好ましく、これにより、低しきい値化用の元素が素子分離領域１３に拡散するのを側壁絶縁膜ＳＷ１によって防止する効果を的確に得た上で、半導体装置の小型化（小面積化）を図ることもできる。このことは、後述の実施の形態２の側壁絶縁膜ＳＷ１の厚みや後述の実施の形態３の側壁絶縁膜ＳＷ１ａの厚みについても同様である。
【０１３５】
また、本実施の形態の製造工程は、先に界面層２、Ｈｆ含有膜３および希土類含有膜４を形成することでＨｆ含有絶縁膜５を形成してから、積層パターン８などを形成している。このため、清浄なゲート絶縁膜（Ｈｆ含有絶縁膜５）を形成しやすいという利点もある。
【０１３６】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。図３３〜図４７は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図３３〜図４７のうち、図３３〜図４２および図４４〜図４７は要部断面図であり、図４３は要部平面図である。なお、上記実施の形態１と同様、本実施の形態でも、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明する。
【０１３７】
まず、図３３に示されるように、上記実施の形態１と同様に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエルＰＷを形成する。
【０１３８】
次に、半導体基板１の表面上（すなわちｐ型ウエルＰＷの表面上）に、絶縁膜３１および絶縁膜３２を、下から順に形成する。絶縁膜３１は、好ましくは酸化シリコン膜からなり、熱酸化法などにより形成することができる。絶縁膜３２は、好ましくは窒化シリコン膜からなり、上記実施の形態１の絶縁膜７と同様の手法により、形成することができる。絶縁膜３２は、絶縁膜３１よりも厚く、絶縁膜３１の膜厚（形成膜厚）は、例えば２〜１０ｎｍ程度とすることができ、絶縁膜３２の膜厚（形成膜厚）は、例えば３０〜１００ｎｍ程度とすることができる。絶縁膜３１は、その形成を省略することもでき、その場合には、半導体基板１の表面上に絶縁膜３２が形成される。
【０１３９】
絶縁膜３２は、窒化シリコン膜が好ましいが、他の材料膜とすることもできる。但し、後述の図３９の工程で素子分離領域１３および側壁絶縁膜ＳＷ１のエッチングを抑制しながら絶縁膜３２を選択的に除去できるように、絶縁膜３２を選択する必要がある。
【０１４０】
次に、図３４に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜３２，３１をパターニングする。
【０１４１】
この際、絶縁膜３２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜３２および絶縁膜３１をエッチングし、その後、このフォトレジストパターンを除去すればよい。あるいは、絶縁膜３２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜３２をエッチングしてから、このフォトレジストパターンを除去した後、残存する絶縁膜３２をエッチングマスク（ハードマスク）として用いて絶縁膜３１をエッチングすることもできる。
【０１４２】
絶縁膜３２，３１をパターニングしたことにより、絶縁膜３１および絶縁膜３２が下から順に積層された積層パターン（積層膜パターン、材料膜パターン）８ｂが形成される。積層パターン８ｂを形成した領域は、後述の活性領域１４となるため、活性領域１４とすべき領域に、積層パターン８ｂを形成しておく。絶縁膜３１の形成を省略した場合には、積層パターン８ｂは、絶縁膜３２の単体膜により形成される。積層パターン８ｂは、半導体基板１上に形成した材料膜（ここでは絶縁膜３１，３２の積層膜または絶縁膜３２の単体膜）をパターニングすることで形成されているので、材料膜パターンとみなすことができる。
【０１４３】
次に、図３５に示されるように、積層パターン８ｂの側壁上に側壁絶縁膜ＳＷ１を形成する。側壁絶縁膜ＳＷ１の形成法は、上記実施の形態１と同様である。上記実施の形態１と相違しているのは、上記実施の形態１では、界面層２、Ｈｆ含有絶縁膜５、金属膜６および絶縁膜７からなる積層パターン８の側壁上に側壁絶縁膜ＳＷ１が形成されていたのに対して、本実施の形態では、絶縁膜膜３１および絶縁膜３２からなる積層パターン８ｂの側壁上に側壁絶縁膜ＳＷ１が形成されていることである。側壁絶縁膜ＳＷ１は、積層パターン８ｂの側壁上に、サイドウォールスペーサ状に形成される。側壁絶縁膜ＳＷ１は、上記実施の形態１と同様に、窒化シリコンまたは酸窒化シリコンからなり、より好ましくは窒化シリコンからなる。
【０１４４】
側壁絶縁膜ＳＷ１用の窒化シリコン膜は、熱ＣＶＤ法またはプラズマＣＶＤ法で形成することができるが、成膜温度や成膜時の圧力などを調整することにより、絶縁膜３２に比べて、ウェットエッチング耐性が高い膜とする。
【０１４５】
次に、図３６に示されるように、積層パターン８ｂ（の絶縁膜膜３２）と側壁絶縁膜ＳＷ１とをエッチングマスクとして、半導体基板１を所定の深さまでエッチング（好ましくはドライエッチング）することにより、半導体基板１に溝（素子分離用の溝）１１を形成する。この溝１１は、側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に整合して形成される。
【０１４６】
次に、上記実施の形態１と同様にして、素子分離領域１３を形成する。
【０１４７】
素子分離領域１３の形成法は、上記実施の形態１と同様である。すなわち、まず、図３７に示されるように、ＣＶＤ法などを用いて、絶縁膜として酸化シリコン膜１２を、溝１１を埋めるように半導体基板１の主面上に形成する。酸化シリコン膜１２は、溝１１内を埋めるとともに、積層パターン８ｂおよび側壁絶縁膜ＳＷ１を覆うように形成される。それから、図３８に示されるように、ＣＭＰにより、酸化シリコン膜１２の上面を研磨する。この研磨は、積層パターン８ｂの最上層の絶縁膜３２の上面が露出した段階で、終了する。溝１１に埋め込まれた酸化シリコン膜１２により、素子分離領域１３が形成される。図３８にも示されるように、素子分離領域１３の上面は、半導体基板１の表面よりも高い位置にあり、積層パターン８ｂの上面（すなわち絶縁膜３２の上面）と、ほぼ同一平面上にある。すなわち、素子分離領域１３は、半導体基板１の表面よりも突出している。つまり、積層パターン８ｂ（の絶縁膜３２）が露出するまで酸化シリコン膜１２を研磨することにより、溝（素子分離溝）１１に埋め込まれた酸化シリコン膜１２からなり、かつ上部が半導体基板１から突出している素子分離領域１３を形成するのである。
【０１４８】
素子分離領域１３の底面は、溝１１の底面（を構成する半導体基板１）に接し、素子分離領域１３の側面は、溝１１の側面（を構成する半導体基板１）および側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に接した状態となる。側壁絶縁膜ＳＷ１は、積層パターン８ｂと素子分離領域１３とに挟まれた状態になっている。
【０１４９】
側壁絶縁膜ＳＷ１は、積層パターン８ｂの側壁に形成したが、素子分離領域１３が側壁絶縁膜ＳＷ１に接する（隣接する）ように形成されるため、素子分離領域１３を形成すると、半導体基板１の表面から突出した部分の素子分離領域１３の側壁に側壁絶縁膜ＳＷ１が形成されている状態になる。半導体基板１の主面において、素子分離領域１３で囲まれた領域（平面領域）が活性領域１４となる。すなわち、活性領域１４は、素子分離領域１３によって規定（画定）されており、素子分離領域１３によって周囲を囲まれている。活性領域１４には、ｐ型ウエルＰＷが形成されている。活性領域１４は、積層パターン８ｂとその側壁上の側壁絶縁膜ＳＷ１とを形成した領域に対応している。
【０１５０】
次に、積層パターン８ｂの絶縁膜３２をウェットエッチングによって選択的に除去する。この際、絶縁膜３２を、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および積層パターン８ｂの絶縁膜３１に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、側壁絶縁膜ＳＷ１、素子分離領域１３（酸化シリコン膜１２）および絶縁膜３１の各エッチング速度よりも、絶縁膜３２のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜３２をウェットエッチングする。これにより、絶縁膜３２を選択的に除去し、側壁絶縁膜ＳＷ１および素子分離領域１３を残すことができる。
【０１５１】
絶縁膜３２と側壁絶縁膜ＳＷ１とをいずれも窒化シリコンにより形成した場合には、上述のように、側壁絶縁膜ＳＷ１形成用の窒化シリコン膜（上記絶縁膜９に対応）の成膜条件と、絶縁膜３２（窒化シリコン膜）の成膜条件とを制御することにより、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜３２を選択的にエッチングすることが可能になる。例えば、成膜温度などの成膜条件を調整することで、絶縁膜３２（窒化シリコン膜）よりも側壁絶縁膜ＳＷ１形成用の窒化シリコン膜（上記絶縁膜９に対応）をより緻密な膜とし、それによって、側壁絶縁膜ＳＷ１のエッチングを抑えながら、絶縁膜３２を選択的にエッチングすることが可能になる。
【０１５２】
次に、絶縁膜３２を除去したことによって露出した絶縁膜３１を、ウェットエッチングによって選択的に除去する。この際、絶縁膜３１を、側壁絶縁膜ＳＷ１に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、側壁絶縁膜ＳＷ１のエッチング速度よりも、絶縁膜３１のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜３１をウェットエッチングする。図３９には、絶縁膜３２および絶縁膜３１を除去した状態（すなわち積層パターン８ｂを除去した状態）が示されている。
【０１５３】
絶縁膜３１を酸化シリコン膜で形成した場合には、絶縁膜３１をエッチングする際に、素子分離領域１３が若干エッチングされる場合もある。しかしながら、絶縁膜３１の形成厚みは絶縁膜３２の形成厚みよりも薄かったため、絶縁膜３２のエッチング工程に比べて、絶縁膜３１のエッチング工程は、エッチング対象膜のエッチング量（エッチング厚み）が少なくて済む。このため、絶縁膜３１のエッチング工程（除去工程）において、素子分離領域１３のエッチング量を抑制することができる。このため、素子分離領域１３の上部が半導体基板１から突出し、半導体基板から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１が配置されている状態は維持される。
【０１５４】
また、他の形態として、素子分離領域１３形成後の絶縁膜３２のエッチング工程を、ドライエッチングによって行うこともでき、また、素子分離領域１３形成後でかつ絶縁膜３２除去後の絶縁膜３１のエッチング工程を、ドライエッチングによって行うこともできる。但し、これらのエッチング工程（絶縁膜３２のエッチング工程および絶縁膜３１のエッチング工程）をウェットエッチングによって行えば、エッチング選択比を高くしやすいので、より好ましい。
【０１５５】
絶縁膜３２，３１を除去したこと（すなわち積層パターン８ｂを除去したこと）により、図３９に示されるように、凹部（窪み部）１５ａが形成される。この凹部１５ａは、積層パターン８ｂを除去するまで積層パターン８ｂが存在していた空間である。凹部１５ａの底面は半導体基板１（ｐ型ウエルＰＷ）の表面で形成され、凹部１５ａの側面は、側壁絶縁膜ＳＷ１の側面（積層パターン８ｂを除去するまでその積層パターン８ｂに接していた側面）により形成される。
【０１５６】
次に、図４０に示されるように、半導体基板１の表面（すなわち活性領域１４のｐ型ウエルＰＷの表面）上に、酸化シリコン膜または酸窒化シリコン膜からなる界面層２を形成する。界面層２の形成法は、上記実施の形態１と同様である。但し、上記実施の形態１では、素子分離領域１３および側壁絶縁膜ＳＷ１の形成前に界面層２を形成するため、界面層２形成時には、上記図２のように、半導体基板１の主面全体に界面層２を形成していた。それに対して、本実施の形態では、素子分離領域１３および側壁絶縁膜ＳＷ１の形成後に界面層２を形成するため、界面層２は、凹部１５ａの底面で露出する半導体基板１（ここではｐ型ウエルＰＷ）の表面に形成され、素子分離領域１３上および側壁絶縁膜ＳＷ１上には形成されない。
【０１５７】
次に、半導体基板１の主面上にＨｆ含有膜３を形成する。Ｈｆ含有膜３の構成および形成法は、上記実施の形態１と同様である。Ｈｆ含有膜３は、半導体基板１の主面全体に形成されるため、界面層２が形成されている領域（すなわち凹部１５ａの底面）では、その界面層２上にＨｆ含有膜３が形成され、界面層２が形成されていない素子分離領域１３および側壁絶縁膜ＳＷ１では、素子分離領域１３および側壁絶縁膜ＳＷ１上にＨｆ含有膜３が形成される。
【０１５８】
次に、半導体基板１の主面上に、すなわちＨｆ含有膜３上に、Ｈｆ含有膜３に接するように、希土類含有膜４を形成する。希土類含有膜４の構成および形成法は、上記実施の形態１と同様である。
【０１５９】
これにより、凹部１５ａの底面（活性領域１４）では、半導体基板１（ｐ型ウエルＰＷ）上に界面層２、Ｈｆ含有膜３および希土類含有膜４が下から順に積層された状態となり、素子分離領域１３および側壁絶縁膜ＳＷ１上では、Ｈｆ含有膜３および希土類含有膜４が下から順に積層された状態となる。
【０１６０】
次に、半導体基板１に対して熱処理を施す。この熱処理工程は、上記実施の形態１で希土類含有膜４形成後に行う熱処理（すなわちＨｆ含有絶縁膜５を形成するための熱処理）と同様に行うことができる。
【０１６１】
この熱処理により、Ｈｆ含有膜３と希土類含有膜４とが反応（混合、ミキシング、相互拡散）して、図４１に示されるように、Ｈｆ含有膜３と希土類含有膜４との反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５が形成される。すなわち、希土類含有膜４の希土類元素がＨｆ含有膜３に導入されて、Ｈｆ含有膜３が、Ｈｆ含有絶縁膜５となる。
【０１６２】
上記実施の形態１においては、Ｈｆ含有絶縁膜５を形成した後に、このＨｆ含有絶縁膜５などをパターニングして積層パターン８を形成してから、積層パターン８で覆われていない領域に、側壁絶縁膜ＳＷ１および素子分離領域１３を形成していた。このため、上記実施の形態１においては、素子分離領域１３上および側壁絶縁膜ＳＷ１上には、Ｈｆ含有絶縁膜５は形成されない。一方、本実施の形態においては、側壁絶縁膜ＳＷ１および素子分離領域１３を形成した後に、Ｈｆ含有膜３および希土類含有膜４を形成してこれらを反応させることでＨｆ含有絶縁膜５を形成する。このため、本実施の形態においては、図４１に示されるように、Ｈｆ含有絶縁膜５は、凹部１５ａの底面（活性層１４）の半導体基板１（ｐ型ウエルＰＷ）上に形成される（界面層２を形成した場合は界面層２を介して形成される）だけでなく、素子分離領域１３上および側壁絶縁膜ＳＷ１上にも、Ｈｆ含有絶縁膜５が形成される。すなわち、素子分離領域１３で囲まれ、かつ側壁絶縁膜ＳＷ１で覆われていない領域（活性領域１４）の半導体基板１（ｐ型ウエルＰＷ）上に、Ｈｆ含有絶縁膜５が形成され、このＨｆ含有絶縁膜５は、側壁絶縁膜ＳＷ１上および素子分離領域１３上にも形成される。
【０１６３】
Ｈｆ含有膜３を形成する前に界面層２を形成した場合には、Ｈｆ含有絶縁膜５を形成するための熱処理時には、Ｈｆ含有膜３と下部の界面層２との反応を抑制して、界面層２としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。すなわち、凹部１５ａの底面（活性領域１４）において、Ｈｆ含有絶縁膜５と半導体基板１（ｐ型ウエルＰＷ）との間に界面層２としての酸化シリコン膜または酸窒化シリコン膜を残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。但し、希土類含有膜４からの希土類が界面層２に多少導入される場合もある。
【０１６４】
Ｈｆ含有絶縁膜５の組成については、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０１６５】
次に、図４２に示されるように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に、メタルゲート（金属ゲート電極）用の金属膜６を形成する。金属膜６の構成および形成法は、上記実施の形態１と同様である。
【０１６６】
次に、半導体基板１の主面上に、すなわち金属膜６上に、シリコン膜１６を形成する。シリコン膜１６の構成および形成法は、上記実施の形態１と同様である。この段階で、図４２に示されるように、凹部１５ａの底面（活性領域１４）においては、半導体基板１（ｐ型ウエルＰＷ）上に、界面層２、Ｈｆ含有絶縁膜５、金属膜６およびシリコン膜１６が下から順に積層され、素子分離領域１３上および側壁絶縁膜ＳＷ１上においては、Ｈｆ含有絶縁膜５、金属膜６およびシリコン膜１６が下から順に積層された状態となっている。
【０１６７】
金属膜６の厚みを厚くすることでシリコン膜１６の形成工程を省略する（この場合ゲート電極ＧＥはシリコン膜１６無しの金属膜６で形成されることになる）ことも可能であるが、金属膜６上にシリコン膜１６を形成する（すなわちゲート電極ＧＥを金属膜６とその上のシリコン膜１６との積層膜で形成する）方が、より好ましい。その理由は、金属膜６の厚みが厚すぎると、金属膜６が剥離しやすくなる問題や、あるいは金属膜６をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜６とシリコン膜１６との積層膜でゲート電極を形成することで、金属膜６のみでゲート電極を形成する場合に比べて金属膜６の厚みを薄くすることができるため、上記問題を改善できるからである。また、金属膜６上にシリコン膜１６を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【０１６８】
次に、シリコン膜１６および金属膜６の積層膜をパターニングすることにより、図４３および図４４に示されるように、金属膜６および金属膜６上のシリコン膜１６からなるゲート電極ＧＥを形成する。このパターニング工程（ゲート電極ＧＥ形成工程）は、例えば、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）をシリコン膜１６上に形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜１６および金属膜６の積層膜をエッチング（好ましくはドライエッチング）してパターニングすることにより、行うことができる。その後、このフォトレジストパターンは除去される。
【０１６９】
なお、図４３は、ゲート電極ＧＥを形成した段階の半導体装置の要部平面図である。図４４および図４５は、ゲート電極ＧＥを形成した段階の半導体装置の要部断面図であるが、図４３のＡ−Ａ線の断面図が図４４に対応し、図４３のＢ−Ｂ線の断面図が図４５に対応する。従って、図４３、図４４および図４５は、上記実施の形態１の図１３、図１４および図１５にそれぞれ対応するものである。後述の図４６はＡ−Ａ線の断面図に対応し、後述の図４７はＢ−Ｂ線の断面図に対応しており、図４６と図４７とは同じ工程段階に対応する。また、図３３〜図４２の各工程段階では、Ａ−Ａ線の断面とＢ−Ｂ線の断面とは同じ断面構造となるため、図３３〜図４２は、Ａ−Ａ線での断面図とＢ−Ｂ線での断面図とで共通である。
【０１７０】
シリコン膜１６および金属膜６をパターニングするドライエッチング工程（すなわちゲート電極ＧＥを形成するためのドライエッチング工程）の後に、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５を除去するためのウェットエッチング行うことが、より好ましい。ゲート電極ＧＥの下部に位置するＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングするためのドライエッチングおよびその後のウェットエッチングで除去されずに残存して、高誘電率ゲート絶縁膜となる。一方、ゲート電極ＧＥで覆われない部分のＨｆ含有絶縁膜５は、シリコン膜１６および金属膜６をパターニングする際のドライエッチングや、その後のウェットエッチングで除去される。
【０１７１】
ゲート電極ＧＥは、ゲート電極ＧＥの一部が素子分離領域１３上に延在するように形成される。すなわち、ゲート電極ＧＥは、活性領域１４上から側壁絶縁膜ＳＷ１上および素子分離領域１３上にかけて延在するように形成される。
【０１７２】
ゲート電極ＧＥは、金属膜６と金属膜６上のシリコン膜１６との積層構造を有しているため、いわゆるメタルゲート電極（金属ゲート電極）とみなすことができる。
【０１７３】
本実施の形態では、ゲート電極ＧＥは、活性領域１４（ｐ型ウエルＰＷ）上に位置する部分だけでなく、素子分離領域１３上および側壁絶縁膜ＳＷ１に位置する部分も、金属膜６と金属膜６上のシリコン膜１６との積層構造を有している。すなわち、ゲート電極ＧＥ全体が、金属膜６と金属膜６上のシリコン膜１６との積層構造となっている。
【０１７４】
活性領域１４においては、半導体基板１（ｐ型ウエルＰＷ）とゲート電極ＧＥとの間には、界面層２およびＨｆ含有絶縁膜５が介在しており、これ（界面層２およびＨｆ含有絶縁膜５）がＭＩＳＦＥＴのゲート絶縁膜として機能する。すなわち、活性領域１４のｐ型ウエルＰＷの表面上に、金属膜６および金属膜６上のシリコン膜１６からなるゲート電極ＧＥが、ゲート絶縁膜としてのＨｆ含有絶縁膜５を介して形成された状態となる（界面層２を形成した場合はその界面層２も介在する）。Ｈｆ含有絶縁膜５は、酸化シリコンよりも誘電率（比誘電率）が高く、高誘電率ゲート絶縁膜として機能する。
【０１７５】
ゲート電極ＧＥは、一部が素子分離領域１３上および側壁絶縁膜ＳＷ１上にも延在しており、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ）との間、ゲート電極ＧＥと素子分離領域１３との間、およびゲート電極ＧＥと側壁絶縁膜ＳＷ１との間には、Ｈｆ含有絶縁膜５が介在している。また、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ）との間には界面層２も介在しているが、ゲート電極ＧＥと素子分離領域１３との間およびゲート電極ＧＥと側壁絶縁膜ＳＷ１との間には、界面層２は介在していない。
【０１７６】
以降の工程は、上記実施の形態１とほぼ同様である。
【０１７７】
すなわち、図４６および図４７に示されるように、活性領域１４（ｐ型ウエルＰＷ）におけるゲート電極ＧＥの両側の領域（ゲート電極ＧＥで覆われていない領域）に、上記実施の形態１と同様に、ｎ−型半導体領域ＥＸを形成する。それから、ゲート電極ＧＥの側壁上に、上記実施の形態１と同様に、サイドウォールＳＷ２を形成してから、活性領域１４（ｐ型ウエルＰＷ）に、上記実施の形態１と同様に、ｎ＋型半導体領域ＳＤを形成し、その後、導入した不純物の活性化のための熱処理を上記実施の形態１と同様に行う。ｎ−型半導体領域ＥＸ、サイドウォールＳＷ２およびｎ＋型半導体領域ＳＤの構成、形成法および形成位置については、上記実施の形態１と同様であるので、ここではその説明は省略する。
【０１７８】
このようにして、活性領域１４に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【０１７９】
ゲート電極ＧＥがｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極（メタルゲート電極）として機能し、ゲート電極ＧＥの下のＨｆ含有絶縁膜５（およびその下の界面層２）が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸにより形成される。
【０１８０】
次に、図４６および図４７に示されるように、上記実施の形態１と同様に、サリサイドプロセスにより、ソース・ドレインを構成するｎ＋型半導体領域ＳＤの上部（上層部分）や、ゲート電極ＧＥを構成するシリコン膜１６の上部（上層部分）に金属シリサイド層１８を形成する。それから、上記実施の形態１と同様に、半導体基板１の主面上に、素子分離領域１３、ゲート電極ＧＥおよびサイドウォールＳＷ２を覆うように、絶縁膜２１を形成し、絶縁膜２１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、上記実施の形態１と同様に、プラグＰＧが埋め込まれた絶縁膜２１上に絶縁膜２２を形成し、絶縁膜２２にダマシン法で配線Ｍ１を形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０１８１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１８２】
本実施の形態の半導体装置（図４６および図４７の半導体装置）が上記実施の形態１の半導体装置（上記図２４および図２５の半導体装置）と相違しているのは、次の点である。
【０１８３】
すなわち、上記実施の形態１の半導体装置では、側壁絶縁膜ＳＷ１上および素子分離領域１３上にはＨｆ含有絶縁膜５が形成されていなかったが、本実施の形態の半導体装置では、側壁絶縁膜ＳＷ１上および素子分離領域１３上にもＨｆ含有絶縁膜５が形成されている。換言すれば、上記実施の形態１の半導体装置では、Ｈｆ含有絶縁膜５は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されているが、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間およびゲート電極ＧＥと素子分離領域１３との間には形成されていない。一方、本実施の形態の半導体装置では、Ｈｆ含有絶縁膜５は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間、およびゲート電極ＧＥと素子分離領域１３との間に形成されている。また、上記実施の形態１の半導体装置では、ゲート電極ＧＥのうち、半導体基板１の活性領域１４（ｐ型ウエルＰＷ）上にゲート絶縁膜（Ｈｆ含有絶縁膜５および界面層２）を介して形成された部分は、金属膜６と金属膜６上のシリコン膜１６との積層構造を有し、ゲート電極ＧＥのうち、素子分離領域１３上に位置する部分は、金属膜６を有さず、シリコン膜１６で構成されている。一方、本実施の形態の半導体装置では、ゲート電極ＧＥは、全体が、金属膜６と金属膜６上のシリコン膜１６との積層構造を有している。本実施の形態の半導体装置の他の構成は、上記実施の形態１の半導体装置とほぼ同様である。
【０１８４】
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。
【０１８５】
すなわち、上記実施の形態１と同様、本実施の形態の半導体装置においても、ゲート電極ＧＥは、一部が素子分離領域１３上に延在しており、この素子分離領域１３は、半導体基板１に形成された素子分離用の溝１１に埋め込まれた酸化シリコン膜１２からなるが、素子分離領域１３の上部は半導体基板１（の主面）から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１が形成されている。そして、この側壁絶縁膜ＳＷ１は窒化シリコンまたは酸窒化シリコンからなる。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されたＨｆ含有絶縁膜５（および界面層２）からなるが、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置するゲート絶縁膜（Ｈｆ含有絶縁膜５）と、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。
【０１８６】
本実施の形態の半導体装置においても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（すなわちゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５）は、素子分離領域１３に隣接（近接）しておらず、素子分離領域１３との間には、側壁絶縁膜ＳＷ１が介在している。Ｈｆ含有絶縁膜５が側壁絶縁膜ＳＷ１に隣接している（すなわち側壁絶縁膜ＳＷ１上にもＨｆ含有絶縁膜５が形成されている）が、側壁絶縁膜ＳＷ１は、窒化シリコンまたは酸窒化シリコンからなるため、Ｈｆ含有絶縁膜５から側壁絶縁膜ＳＷ１へは、希土類元素は拡散しにくい。
【０１８７】
このため、希土類元素が拡散しにくい窒化シリコンまたは酸窒化シリコンによって側壁絶縁膜ＳＷ１を形成して、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５と素子分離領域１３との間にこの側壁絶縁膜ＳＷ１を介在させることで、側壁絶縁膜ＳＷ１を希土類元素の拡散バリアとして機能させることができる。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。従って、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の絶対値を的確に小さくすることができる。また、上記実施の形態１の上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができるため、しきい値電圧のチャネル幅依存性を小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０１８８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｐチャネル型ＭＩＳＦＥＴについても適用できる。図４８〜図５１は、本実施の形態の変形例の半導体装置の製造工程中の要部断面図であり、ｐチャネル型ＭＩＳＦＥＴを形成する場合が示されている。図４８は上記図４０に対応し、図４９は上記図４１に対応し、図５０は上記図４６に対応し、図５１は上記図４７に対応している。
【０１８９】
ｐチャネル型ＭＩＳＦＥＴＱｐもｎチャネル型ＭＩＳＦＥＴＱｎと基本的には同様にして形成することができるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを形成する場合との相違点について説明する。
【０１９０】
図４８に示されるように、上記ｐ型ウエルＰＷの代わりにｎ型ウエルＮＷを形成するが、ｎ型ウエルＮＷは、ｐ型ウエルＰＷと導電型が逆（反対）であること以外は、形成法や構成はｐ型ウエルＰＷと同様である。
【０１９１】
また、図４８に示されるように、Ｈｆ含有膜３上に、上記希土類含有膜４の代わりに材料膜４ａを形成する。材料膜４ａについては、上記実施の形態１（上記図２９に関連した説明）で説明したので、ここではその繰り返しの説明は省略する。
【０１９２】
上記希土類含有膜４の代わりに材料膜４ａを形成した後、上記熱処理（Ｈｆ含有膜３と上記希土類含有膜４とを反応させる熱処理）と同様の熱処理を行うが、この熱処理により、Ｈｆ含有膜３と材料膜４ａとが反応（混合、ミキシング、相互拡散）して、図４９に示されるように、Ｈｆ含有膜３と材料膜４ａとの反応層（混合層、ミキシング層）であるＨｆ含有絶縁膜５ａが形成される。すなわち、上記Ｈｆ含有絶縁膜５の代わりにＨｆ含有絶縁膜５ａが形成される。
【０１９３】
図４９のＨｆ含有絶縁膜５ａと上記図４１のＨｆ含有絶縁膜５との相違点は、上記図４１のＨｆ含有絶縁膜５が、低しきい値化用の元素として希土類元素を含有していたのに対して、図４９のＨｆ含有絶縁膜５ａは、低しきい値化用の元素として、希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していることである。低しきい値化用の元素として、希土類元素の代わりに、Ａｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を含有していること以外については、図４９のＨｆ含有絶縁膜５ａは上記図４１のＨｆ含有絶縁膜５と同様の構成を有しているので、ここではその繰り返しの説明は省略する。
【０１９４】
その後、ｎ−型半導体領域ＥＸの代わりにｐ−型半導体領域ＥＸａを形成し、ｎ＋型半導体領域ＳＤの代わりにｐ＋型半導体領域ＳＤａを形成するが、ｐ−型半導体領域ＥＸａは、ｎ−型半導体領域ＥＸと導電型が逆であること以外は、形成法や構成はｎ−型半導体領域ＥＸと同様であり、ｐ＋型半導体領域ＳＤａは、ｎ＋型半導体領域ＳＤと導電型が逆であること以外は、形成法や構成はｎ＋型半導体領域ＳＤと同様である。
【０１９５】
このようにして、上記図４６（Ａ−Ａ断面）および図４７（Ｂ−Ｂ断面）にそれぞれ対応する図５０（Ａ−Ａ断面）および図５１（Ｂ−Ｂ断面）の構造が得られる。
【０１９６】
上記図４６および図４７の半導体装置に対する図５０および図５１の半導体装置の相違点は、上記ｐ型ウエルＰＷ、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの導電型を逆にして、ｎ型ウエルＮＷ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａにしたことと、Ｈｆ含有絶縁膜５を、含有する低しきい値化用の元素をＡｌ、ＴｉまたはＴａに代えて、Ｈｆ含有絶縁膜５ａとしたことである。図５０および図５１の半導体装置の他の構成は、上記図４６および図４７の半導体装置とほぼ同様である。
【０１９７】
ｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合でも、本実施の形態では、側壁絶縁膜ＳＷ１によって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａから素子分離領域１３に低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）が拡散するのを抑制または防止することができる。このため、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａにおける低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）の濃度の低下を抑制または防止できる。従って、ｎチャネル型ＭＩＳＦＥＴと同様に、ｐチャネル型ＭＩＳＦＥＴにおいても、上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５ａにＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、しきい値電圧のチャネル幅依存性を小さくすることができる。
【０１９８】
また、上記実施の形態１では、Ｈｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）は、ゲート電極ＧＥと活性領域１４の半導体基板１（ｐ型ウエルＰＷまたはｎ型ウエルＮＷ）との間に形成されているが、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間およびゲート電極ＧＥと素子分離領域１３との間には形成されていない。このため、Ｈｆ含有絶縁膜５，５ａは素子分離領域１３に接する部分を有していないため、Ｈｆ含有絶縁膜５，５ａから素子分離領域１３に低しきい値化用の元素が拡散するのを確実に防止することができる。
【０１９９】
一方、本実施の形態では、Ｈｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）は、ゲート電極ＧＥと活性領域１４の半導体基板１（ｐ型ウエルＰＷまたはｎ型ウエルＮＷ）との間、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間、およびゲート電極ＧＥと素子分離領域１３との間に形成されている。このため、本実施の形態では、Ｈｆ含有絶縁膜５，５ａが、素子分離領域１３に接する部分（素子分離領域１３とゲート電極ＧＥとの間に形成されている部分がこれに対応する）を有しているため、素子分離領域１３に接する部分のＨｆ含有絶縁膜５，５ａから低しきい値化用の元素が素子分離領域１３に拡散する虞がある。
【０２００】
しかしながら、本実施の形態では、Ｈｆ含有絶縁膜５，５ａは、ゲート電極ＧＥと活性領域１４の半導体基板１（ｐ型ウエルＰＷまたはｎ型ウエルＮＷ）との間に位置する部分と、ゲート電極ＧＥと素子分離領域１３との間に位置する部分との間に、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間に位置する部分が介在している。すなわち、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａ（ゲート電極ＧＥと活性領域１４の半導体基板１との間に位置する部分のＨｆ含有絶縁膜５，５ａ）は、素子分離領域１３に隣接しておらず、素子分離領域１３に接する部分との間に、ゲート電極ＧＥと側壁絶縁膜ＳＷ１との間に位置する部分が介在している。そして、この側壁絶縁膜ＳＷ１は、低しきい値化用の元素が拡散しにくい窒化シリコンまたは酸窒化シリコン（窒化シリコンがより好ましい）で構成されている。このため、本実施の形態では、素子分離領域１３に接する部分のＨｆ含有絶縁膜５，５ａから低しきい値化用の元素が素子分離領域１３に拡散したとしても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａ（ゲート電極ＧＥと活性領域１４の半導体基板１との間に位置する部分のＨｆ含有絶縁膜５，５ａ）では、低しきい値化用の元素の濃度はほとんど減らないため、低しきい値化の効果を的確に得ることができる。また、チャネル幅が小さいＭＩＳＦＥＴも低しきい値化することができる。このことは、以下の実施の形態３においても同様であるが、後述の実施の形態３の場合は側壁絶縁膜ＳＷ１を側壁絶縁膜ＳＷ１ａと読み替えればよい。
【０２０１】
本実施の形態では、活性領域から素子分離領域１３上にかけて延在するようにゲート電極ＧＥを形成し、ゲート電極ＧＥ全体の下部にＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）が形成されている。この場合、本実施の形態のように、ゲート絶縁膜として機能する部分（すなわち活性領域上に位置する部分）のＨｆ含有絶縁膜５，５ａと、素子分離領域１３上に位置する部分のＨｆ含有絶縁膜５，５ａとの間に、窒化シリコンまたは酸窒化シリコンで構成された側壁絶縁膜ＳＷ１上に位置する部分のＨｆ含有絶縁膜５，５ａを介在させることが有効である。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａにおける低しきい値化用の元素の濃度の低下を抑制または防止して、Ｈｆ含有絶縁膜５，５ａに低しきい値化用の元素を導入したことによる低しきい値化の効果を的確に得ることができ、チャネル幅が小さいＭＩＳＦＥＴも低しきい値化することができる。このことは、以下の実施の形態３においても同様であるが、後述の実施の形態３の場合は側壁絶縁膜ＳＷ１を側壁絶縁膜ＳＷ１ａと読み替えればよい。
【０２０２】
また、本実施の形態の製造工程は、積層パターン８ｂを形成することで素子分離領域１３を形成してから、Ｈｆ含有絶縁膜５などを形成している。このため、半導体装置の製造工程を行いやすいという利点もある。
【０２０３】
また、素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１は、１０ｎｍ以上（Ｈ１≧１０ｎｍ）が好ましい。ここで、突出量Ｈ１は、図４６、図４７、図５０および図５１にも示されており、半導体基板１の主面（表面）と素子分離領域１３の上面との高さの差（高低差）に対応している（ここで言う高さは、半導体基板１の主面に垂直な方向の高さである）。素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１を１０ｎｍ以上とすることで、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１を配置しやすくなり、また、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）から素子分離領域１３に低しきい値化用の元素が拡散するのを側壁絶縁膜ＳＷ１によって防止する効果を高めることができる。
【０２０４】
（実施の形態３）
本実施の形態３の半導体装置の製造工程を図面を参照して説明する。図５２〜図６０は、本実施の形態の半導体装置の製造工程中の要部断面図である。なお、上記実施の形態１，２と同様、本実施の形態でも、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明する。
【０２０５】
まず、上記実施の形態２と同様にして、上記図３３の構造を得る。上記図３３の構造を得るまで（すなわち絶縁膜３２を形成するまで）は、上記実施の形態２の工程と同様であるので、ここではその説明を省略する。
【０２０６】
次に、図５２に示されるように、上記実施の形態２と同様に、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜３２および絶縁膜３１をパターニングして、積層パターン８ｂを形成する。絶縁膜３１および絶縁膜３２の構成、形成法およびパターニング法は、上記実施の形態２と同様であり、積層パターン８ｂの構成も、上記実施の形態２と同様である。
【０２０７】
上記実施の形態２では、積層パターン８ｂの形成後、側壁絶縁膜ＳＷ１を形成してから素子分離領域１３を形成していたが、本実施の形態では、積層パターン８ｂの形成後、側壁絶縁膜ＳＷ１を形成せずに素子分離領域１３を形成する。以下、具体的に説明する。
【０２０８】
積層パターン８ｂを形成した後、図５３に示されるように、積層パターン８ｂ（の絶縁膜３２）をエッチングマスクとして、半導体基板１を所定の深さまでエッチング（好ましくはドライエッチング）することにより、半導体基板１に溝（素子分離用の溝）１１を形成する。上記実施の形態１，２では、溝１１は、側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に整合して形成されたのに対して、本実施の形態では、溝１１は、積層パターン８ｂの側面に整合して形成される。
【０２０９】
次に、上記実施の形態１，２と同様にして、素子分離領域１３を形成する。
【０２１０】
素子分離領域１３の形成法は、上記実施の形態２と同様である。すなわち、まず、図５４に示されるように、ＣＶＤ法などを用いて、絶縁膜として酸化シリコン膜１２を、溝１１を埋めるように半導体基板１の主面上に形成する。酸化シリコン膜１２は、溝１１内を埋めるとともに、積層パターン８ｂを覆うように形成される。それから、図５５に示されるように、ＣＭＰにより、酸化シリコン膜１２の上面を研磨する。この研磨は、積層パターン８ｂの最上層の絶縁膜３２の上面が露出した段階で、終了する。溝１１に埋め込まれた酸化シリコン膜１２により、素子分離領域１３が形成される。図５５にも示されるように、素子分離領域１３の上面は、半導体基板１の表面よりも高い位置にあり、積層パターン８ｂの上面（すなわち絶縁膜３２の上面）と、ほぼ同一平面上にある。すなわち、素子分離領域１３は、半導体基板１の表面よりも突出している。つまり、積層パターン８ｂ（の絶縁膜３２）が露出するまで酸化シリコン膜１２を研磨することにより、溝（素子分離溝）１１に埋め込まれた酸化シリコン膜１２からなり、かつ上部が半導体基板１から突出している素子分離領域１３を形成するのである。素子分離領域１３の底面は、溝１１の底面（を構成する半導体基板１）に接し、素子分離領域１３の側面は、溝１１の側面（を構成する半導体基板１）および積層パターン８ｂの側面に接した状態となる。
【０２１１】
上記実施の形態２では、素子分離領域１３の側面は、溝１１の側面および側壁絶縁膜ＳＷ１の側面（積層パターン８ｂに隣接していない側の側面）に接した状態となったが、本実施の形態では、まだ側壁絶縁膜ＳＷ１を形成していないため、素子分離領域１３の側面は、溝１１の側面および積層パターン８ｂの側面に接した状態となっている。すなわち、素子分離領域１３を形成すると、半導体基板１の表面から突出した部分の素子分離領域１３の側壁に積層パターン８ｂが隣接した状態になる。半導体基板１の主面において、素子分離領域１３で囲まれた領域（平面領域）が活性領域１４となる。すなわち、活性領域１４は、素子分離領域１３によって規定（画定）されており、素子分離領域１３によって周囲を囲まれている。活性領域１４には、ｐ型ウエルＰＷが形成されている。活性領域１４は、積層パターン８ｂを形成した領域に対応している。
【０２１２】
次に、積層パターン８ｂの絶縁膜３２をウェットエッチングによって選択的に除去する。この際、絶縁膜３２を、素子分離領域１３（酸化シリコン膜１２）および積層パターン８ｂの絶縁膜３１に対して選択性を有するエッチング液を用いて、エッチングする。すなわち、素子分離領域１３（酸化シリコン膜１２）および絶縁膜３１の各エッチング速度よりも、絶縁膜３２のエッチング速度が大きくなるようなエッチング液を用いて、絶縁膜３２をウェットエッチングする。これにより、絶縁膜３２を選択的に除去し、素子分離領域１３を残すことができる。
【０２１３】
次に、絶縁膜３２を除去したことによって露出した絶縁膜３１を、ウェットエッチングによって選択的に除去する。図５６には、絶縁膜３２および絶縁膜３１を除去した状態（すなわち積層パターン８ｂを除去した状態）が示されている。
【０２１４】
絶縁膜３１を酸化シリコン膜で形成した場合には、絶縁膜３１をエッチングする際に、素子分離領域１３が若干エッチングされる場合もある。しかしながら、絶縁膜３１の形成厚みは絶縁膜３２の形成厚みよりも薄かったため、絶縁膜３２のエッチング工程に比べて、絶縁膜３１のエッチング工程は、エッチング対象膜のエッチング量（エッチング厚み）が少なくて済む。このため、絶縁膜３１のエッチング工程（除去工程）において、素子分離領域１３のエッチング量を抑制することができる。このため、素子分離領域１３の上部が半導体基板１から突出している状態は維持される。
【０２１５】
また、他の形態として、素子分離領域１３形成後の絶縁膜３２のエッチング工程を、ドライエッチングによって行うこともでき、また、素子分離領域１３形成後でかつ絶縁膜３２除去後の絶縁膜３１のエッチング工程を、ドライエッチングによって行うこともできる。但し、これらのエッチング工程（絶縁膜３２のエッチング工程および絶縁膜３１のエッチング工程）をウェットエッチングによって行えば、より好ましい。
【０２１６】
絶縁膜３２および絶縁膜３１を除去したこと（すなわち積層パターン８ｂを除去したこと）により、図５６に示されるように、凹部（窪み部）１５ｂが形成される。この凹部１５ｂは、積層パターン８ｂを除去するまで積層パターン８ｂが存在していた空間である。凹部１５ｂの底面は半導体基板１（ｐ型ウエルＰＷ）の表面で形成され、凹部１５ｂの側面は、素子分離領域１３の側面（具体的には半導体基板１の表面から突出した部分の素子分離領域１３の側面）により形成される。
【０２１７】
次に、凹部１５ｂの側面（側壁）上に、すなわち半導体基板１の表面から突出している部分の素子分離領域１３の側面（側壁）上に、絶縁体（絶縁膜）として窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷ１ａを形成する。具体的には、図５７に示されるように、凹部１５ｂの底面および側面上を含む半導体基板１上に、絶縁膜９ａを形成してから、図５８に示されるように、この絶縁膜９ａを異方性エッチング（エッチバック）することによって、凹部１５ｂの側面（具体的には半導体基板１の表面から突出した部分の素子分離領域１３の側面）上に残存する絶縁膜９ａからなる側壁絶縁膜ＳＷ１ａを形成する。この際、側壁絶縁膜ＳＷ１ａとなる部分以外の絶縁膜９ａは除去される。側壁絶縁膜ＳＷ１ａは、凹部１５ｂの側面（具体的には半導体基板１の表面から突出した部分の素子分離領域１３の側面）上に、サイドウォールスペーサ状に形成される。
【０２１８】
絶縁膜９ａは、窒化シリコン膜または酸窒化シリコン膜からなり、窒化シリコン膜であればより好ましい。このため、側壁絶縁膜ＳＷ１ａは、窒化シリコン（絶縁膜９ａが窒化シリコン膜の場合）または酸窒化シリコン（絶縁膜９ａが酸窒化シリコン膜の場合）からなり、窒化シリコンで構成されていればより好ましい。上記側壁絶縁膜ＳＷ１と同様、側壁絶縁膜ＳＷ１ａも、Ｈｆ含有絶縁膜５（または後述するＨｆ含有絶縁膜５ａ）が含有する低しきい値化用の元素が素子分離領域１３に拡散するのを防止する機能を有するため、この機能を考慮すると、側壁絶縁膜ＳＷ１ａは、窒化シリコンまたは酸窒化シリコンで形成する必要があり、側壁絶縁膜ＳＷ１が窒化シリコンで構成されていればより好ましい。
【０２１９】
以降の工程は、上記実施の形態２とほぼ同様であり、上記実施の形態２で上記図４０〜図４７を参照して説明した工程を行うが、この際、上記実施の形態２の説明中の「側壁絶縁膜ＳＷ１」を「側壁絶縁膜ＳＷ１ａ」と読み替えればよい。
【０２２０】
すなわち、上記実施の形態２と同様に、界面層２、Ｈｆ含有膜３および希土類含有膜４を形成してから、熱処理によってＨｆ含有膜３と希土類含有膜４とを反応させてＨｆ含有絶縁膜５を形成する。それから、上記実施の形態２と同様に、金属膜６およびシリコン膜１６を形成してこれらをパターニングすることでゲート電極ＧＥを形成し、ｎ−型半導体領域ＥＸ、サイドウォールＳＷ２およびｎ＋型半導体領域ＳＤを形成し、サリサイドプロセスにより金属シリサイド層１８を形成する。その後、上記実施の形態２と同様に、絶縁膜２１を形成し、絶縁膜２１にコンタクトホールＣＴを形成し、コンタクトホールＣＴ内に導電性のプラグＰＧを形成し、プラグＰＧが埋め込まれた絶縁膜２１上に絶縁膜２２を形成し、絶縁膜２２にダマシン法で配線Ｍ１を形成する。このようにして、図５９（Ａ−Ａ断面図）および図６０（Ｂ−Ｂ断面図）の構造が得られる。図５９は、上記実施の形態２の上記図４６に対応し、図６０は、上記実施の形態２の上記図４７に対応する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０２２１】
以上のようにして、本実施の形態の半導体装置が製造される。
【０２２２】
本実施の形態の半導体装置の構造と上記実施の形態２の半導体装置の構造とは基本的には同じであり、素子分離領域１３の上部が半導体基板１（の表面）から突出し、半導体基板１の表面から突出した部分の素子分離領域１３の側面（側壁）上に側壁絶縁膜ＳＷ１または側壁絶縁膜ＳＷ１ａが配置（形成）された構造を有している。しかしながら、本実施の形態の半導体装置の構造と上記実施の形態２の半導体装置とは、次の点が相違している。
【０２２３】
すなわち、上記実施の形態２では、積層パターン８ｂの側壁上に側壁絶縁膜ＳＷ１を形成してから、側壁絶縁膜ＳＷ１に隣接するように素子分離領域１３を形成し、その後、積層パターン８ｂを除去している。それに対して、本実施の形態では、積層パターン８ｂに隣接するように素子分離領域１３を形成してから、積層パターン８ｂを除去し、その後、半導体基板１から突出する部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１ａを形成している。このことを反映して、上記実施の形態２の半導体装置では、上記図３９や上記図４６および図４７にも示されるように、素子分離領域１３に隣接していない側の側壁絶縁膜ＳＷ１ａの側面は、半導体基板１の主面に対して略垂直である。それに対して、本実施の形態では、図５８や図５９および図６０にも示されるように、素子分離領域１３に隣接していない側の側壁絶縁膜ＳＷ１ａの側面は、下部は半導体基板１の主面に対して略垂直であるが上部は丸みを帯びている。本実施の形態の半導体装置の他の構成は、上記実施の形態２の半導体装置とほぼ同様である。
【０２２４】
本実施の形態においても、上記実施の形態２とほぼ同様の効果を得ることができる。
【０２２５】
すなわち、上記実施の形態２と同様、本実施の形態の半導体装置においても、ゲート電極ＧＥは、一部が素子分離領域１３上に延在しており、この素子分離領域１３は、半導体基板１に形成された素子分離用の溝１１に埋め込まれた酸化シリコン膜１２からなるが、素子分離領域１３の上部は半導体基板１（の主面）から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１ａが形成されている。そして、この側壁絶縁膜ＳＷ１ａは窒化シリコンまたは酸窒化シリコンからなる。ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜は、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に形成されたＨｆ含有絶縁膜５（および界面層２）からなるが、ゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置するゲート絶縁膜（Ｈｆ含有絶縁膜５）と、素子分離領域１３との間には、側壁絶縁膜ＳＷ１ａが介在している。
【０２２６】
本実施の形態の半導体装置においても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（すなわちゲート電極ＧＥと半導体基板１の活性領域１４（ｐ型ウエルＰＷ）との間に位置する部分のＨｆ含有絶縁膜５）は、素子分離領域１３に隣接（近接）しておらず、素子分離領域１３との間には、側壁絶縁膜ＳＷ１ａが介在している。Ｈｆ含有絶縁膜５が側壁絶縁膜ＳＷ１ａに隣接している（すなわち側壁絶縁膜ＳＷ１上にもＨｆ含有絶縁膜５が形成されている）が、側壁絶縁膜ＳＷ１ａは、窒化シリコンまたは酸窒化シリコンからなるため、Ｈｆ含有絶縁膜５から側壁絶縁膜ＳＷ１ａへは、希土類元素は拡散しにくい。
【０２２７】
このため、希土類元素が拡散しにくい窒化シリコンまたは酸窒化シリコンによって側壁絶縁膜ＳＷ１ａを形成して、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５と素子分離領域１３との間にこの側壁絶縁膜ＳＷ１ａを介在させることで、側壁絶縁膜ＳＷ１ａを希土類元素の拡散バリアとして機能させることができる。これにより、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５から素子分離領域１３に希土類元素が拡散するのを抑制または防止することができ、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５の希土類濃度が低下するのを抑制または防止できる。従って、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の絶対値を的確に小さくすることができる。また、上記実施の形態１の上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５に希土類元素を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができるため、しきい値電圧のチャネル幅依存性を小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０２２８】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴを形成する場合について説明したが、ｐチャネル型ＭＩＳＦＥＴについても適用できる。図６１および図６２は、本実施の形態の変形例の半導体装置の要部断面図であり、ｐチャネル型ＭＩＳＦＥＴを形成した場合が示されている。図６１は上記図５９に対応し、図６２は上記図６０に対応している。
【０２２９】
ｐチャネル型ＭＩＳＦＥＴＱｐもｎチャネル型ＭＩＳＦＥＴＱｎと基本的には同様にして形成することができるが、ここでは、ｎチャネル型ＭＩＳＦＥＴを形成する場合との相違点について説明する。
【０２３０】
上記図５９および図６０の半導体装置に対する図６１および図６２の半導体装置の相違点は、上記ｐ型ウエルＰＷ、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの導電型を逆にして、ｎ型ウエルＮＷ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａにしたことと、Ｈｆ含有絶縁膜５を、含有する低しきい値化用の元素をＡｌ、ＴｉまたはＴａに代えて、Ｈｆ含有絶縁膜５ａとしたことである。図６１および図６２の半導体装置の他の構成は、上記図５９および図６０の半導体装置とほぼ同様である。Ｈｆ含有絶縁膜５ａの構成および形成法については、上記実施の形態２で説明したのと同様である。
【０２３１】
ｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合でも、本実施の形態では、側壁絶縁膜ＳＷ１ａによって、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａから素子分離領域１３に低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）が拡散するのを抑制または防止することができる。このため、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５ａにおける低しきい値化用の元素（Ａｌ、ＴｉまたはＴａ）の濃度の低下を抑制または防止できる。従って、ｎチャネル型ＭＩＳＦＥＴと同様に、ｐチャネル型ＭＩＳＦＥＴにおいても、上記図２８のグラフの実線のように、チャネル幅によらず、Ｈｆ含有絶縁膜５ａにＡｌ（アルミニウム）、Ｔｉ（チタン）またはＴａ（タンタル）を導入したことによる低しきい値化の効果を的確に得ることができ、ＭＩＳＦＥＴのしきい値電圧の絶対値を的確に小さくすることができる。また、しきい値電圧のチャネル幅依存性を小さくすることができる。このため、半導体装置の性能を向上させることができる。
【０２３２】
また、素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１は、１０ｎｍ以上（Ｈ１≧１０ｎｍ）が好ましい。ここで、突出量Ｈ１は、図５９〜図６２にも示されており、半導体基板１の主面（表面）と素子分離領域１３の上面との高さの差（高低差）に対応している（ここで言う高さは、半導体基板１の主面に垂直な方向の高さである）。素子分離領域１３の半導体基板１の主面（表面）からの突出量Ｈ１を１０ｎｍ以上とすることで、半導体基板１から突出している部分の素子分離領域１３の側壁上に側壁絶縁膜ＳＷ１ａを配置しやすくなり、また、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）から素子分離領域１３に低しきい値化用の元素が拡散するのを側壁絶縁膜ＳＷ１ａによって防止する効果を高めることができる。
【０２３３】
（実施の形態４）
図６３および図６４は、本実施の形態の半導体装置の要部断面図であり、図６３は、ゲート電極ＧＥをゲート長方向に横切る断面（上記Ａ−Ａ線に相当する位置での断面）が示され、図６４は、ゲート電極ＧＥをゲート幅方向に横切る断面（上記Ｂ−Ｂ線に相当する位置での断面）が示されている。
【０２３４】
図６３および図６４に示される本実施の形態の半導体装置は、素子分離領域１３の上部が半導体基板１から突出していない点が、上記実施の形態２の半導体装置と相違している。また、上記側壁絶縁膜ＳＷ１に相当するバリア部（絶縁体部）４１が、半導体基板１内に形成されている点も、上記実施の形態２の半導体装置と相違している。また、ゲート電極ＧＥが平坦である点も、上記実施の形態２の半導体装置と相違している。それ以外については、図６３および図６４に示される本実施の形態の半導体装置の構成は、上記実施の形態２の半導体装置とほぼ同様である。
【０２３５】
なお、図６３において、ｎチャネル型ＭＩＳＦＥＴＱｎが形成されている場合は、ｐ型ウエルＰＷ、Ｈｆ含有絶縁膜５、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤが形成され、ｐチャネル型ＭＩＳＦＥＴＱｐが形成されている場合は、ｎ型ウエルＮＷ、Ｈｆ含有絶縁膜５ａ、ｐ−型半導体領域ＥＸａおよびｐ＋型半導体領域ＳＤａが形成されている。
【０２３６】
図６３および図６４の半導体装置では、素子分離領域１３の上面の高さは、半導体基板１の主面（表面）の高さとほぼ同じであるが、素子分離領域１３に隣接して、窒化シリコンまたは酸窒化シリコンからなるバリア部４１が形成されている。このバリア部４１の上面の高さも半導体基板１の主面（表面）の高さとほぼ同じである。バリア部４１は、上記側壁絶縁膜ＳＷ１，ＳＷ１ａと同様、Ｈｆ含有絶縁膜５，５ａに導入した低しきい値化用の元素の拡散防止のために設けたものであり、窒化シリコンまたは酸窒化シリコンからなるが、窒化シリコンで構成されていればより好ましい。バリア部４１は、窒化シリコンまたは酸窒化シリコンからなるため、絶縁体部とみなすこともできる。
【０２３７】
上記実施の形態２，３と本実施の形態とは、以下の点で共通している。すなわち、素子分離領域１３に隣接して窒化シリコンまたは酸窒化シリコンからなる絶縁体部（上記実施の形態２，３では側壁絶縁膜ＳＷ１，ＳＷ１ａに対応し、本実施の形態ではバリア部４１に対応する）を配置している。また、ゲート電極ＧＥが、活性領域１４（素子分離領域１３によって規定された活性領域１４）上、窒化シリコンまたは酸窒化シリコンからなる前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１に対応）上、および素子分離領域１３上に延在している。また、ゲート電極ＧＥと活性領域１４、前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）および素子分離領域１３との間にＨｆ含有絶縁膜５（またはＨｆ含有絶縁膜５ａ）が形成されている。また、活性領域１４上に位置する部分のＨｆ含有絶縁膜５（５ａ）と素子分離領域１３上に位置する部分のＨｆ含有絶縁膜５（５ａ）との間には、前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）上に位置する部分のＨｆ含有絶縁膜５（５ａ）が介在している。すなわち、Ｈｆ含有絶縁膜５（５ａ）は、ゲート電極ＧＥと半導体基板１の活性領域１４との間に位置する部分と、ゲート電極ＧＥと素子分離領域１３との間に位置する部分との間に、ゲート電極ＧＥと前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）との間に位置する部分が介在している。
【０２３８】
このため、上記実施の形態２，３および本実施の形態においては、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａ（ゲート電極ＧＥと活性領域１４の半導体基板１との間に位置する部分のＨｆ含有絶縁膜５，５ａ）は、素子分離領域１３に隣接しておらず、素子分離領域１３に接する部分との間に、ゲート電極ＧＥと窒化シリコンまたは酸窒化シリコンからなる前記絶縁体部との間に位置する部分が介在している。前記絶縁体部（側壁絶縁膜ＳＷ１，ＳＷ１ａまたはバリア部４１）は、窒化シリコンまたは酸窒化シリコン（窒化シリコンがより好ましい）で構成されているため、低しきい値化用の元素が拡散しにくい。上記実施の形態２，３および本実施の形態においては、素子分離領域１３に接する部分のＨｆ含有絶縁膜５，５ａから低しきい値化用の元素が素子分離領域１３に拡散したとしても、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａにおける低しきい値化用の元素の濃度が減るのを抑制または防止できる。このため、低しきい値化の効果を的確に得ることができ、チャネル幅が小さいＭＩＳＦＥＴも低しきい値化することができる。従って、半導体装置の性能を向上させることができる。
【０２３９】
但し、本実施の形態のように、素子分離領域１３の上部が半導体基板１から突出していない場合に比べて、上記実施の形態２，３のように、素子分離領域１３の上部が半導体基板１から突出し、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１，ＳＷ１ａを形成している場合には、次のような利点を得ることができる。
【０２４０】
すなわち、素子分離領域１３に隣接する位置に窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１，ＳＷ１ａを容易かつ的確に配置できる。更に、側壁絶縁膜ＳＷ１，ＳＷ１ａの厚み（上記Ｔ１に対応する厚み）をそれほど厚くしなくとも、側壁絶縁膜ＳＤ１，ＳＤ１ａ上に位置する部分のＨｆ含有絶縁膜５，５ａの寸法を大きくすることができるため、側壁絶縁膜ＳＷ１，ＳＷ１ａの厚み（上記Ｔ１に対応する厚み）を抑制しながら、ゲート絶縁膜として機能する部分のＨｆ含有絶縁膜５，５ａにおける低しきい値化用の元素の濃度の減少を防止できる。これにより、低しきい値化の効果を的確に得た上で、半導体装置の小型化（小面積化）を図ることができる。
【０２４１】
一方、図６３および図６４の半導体装置では、上記実施の形態２，３の半導体装置と同等の低しきい値化の効果を得ようとすると、バリア部４１の厚みＴ２を、側壁絶縁膜ＳＷ１，ＳＷ１ａの厚み（上記Ｔ１に対応する厚み）よりもかなり大きくする必要があるため、上記実施の形態２，３の半導体装置に比べて、半導体装置の小型化（小面積化）の面で不利である。ここで、バリア部４１の厚みＴ２は、図６４にも示されており、半導体基板１の主面に平行で、ゲート電極ＧＥの延在方向に沿った方向の寸法（厚み）に対応している。バリア部４１による低しきい値化用の元素の拡散防止の効果を得るためには、バリア部４１の厚みＴ２は、１０ｎｍ以上が好ましい。
【０２４２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２４３】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２４４】
１ 半導体基板
２ 界面層
３ Ｈｆ含有膜
４ 希土類含有膜
４ａ 材料膜
５，５ａ Ｈｆ含有絶縁膜
６ 金属膜
７ 絶縁膜
８，８ａ，８ｂ 積層パターン
９，９ａ 絶縁膜
１１ 溝
１２ 酸化シリコン膜
１３ 素子分離領域
１４ 活性領域
１５，１５ａ，１５ｂ 凹部
１６ シリコン膜
１８ 金属シリサイド層
２１，２２ 絶縁膜
３１ 絶縁膜
３２ 絶縁膜
４１ バリア部
ＣＴ コンタクトホール
ＥＸ ｎ−型半導体領域
ＥＸａ ｐ−型半導体領域
ＧＥ ゲート電極
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ ｎ＋型半導体領域
ＳＤａ ｐ＋型半導体領域
ＳＷ１，ＳＷ１ａ 側壁絶縁膜
ＳＷ２ サイドウォール
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを備える半導体装置であって、
半導体基板と、
前記半導体基板に形成された素子分離用溝と、
前記素子分離用溝に埋め込まれた酸化シリコン膜からなり、上部が前記半導体基板から突出している素子分離領域と、
前記半導体基板から突出している部分の前記素子分離領域の側壁上に形成され、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜と、
前記素子分離領域によって規定された前記半導体基板の活性領域上に形成され、ハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜からなる前記ＭＩＳＦＥＴのゲート絶縁膜と、
前記半導体基板の前記活性領域上に前記ゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴのメタルゲート電極と、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記メタルゲート電極は、一部が前記素子分離領域上に延在しており、
前記ゲート電極と前記半導体基板の前記活性領域との間に位置する前記ゲート絶縁膜と、前記素子分離領域との間には、前記側壁絶縁膜が介在していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、Ｌａであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１絶縁膜は、前記ゲート電極と前記半導体基板の前記活性領域との間に形成されているが、前記ゲート電極と前記側壁絶縁膜との間および前記ゲート電極と前記素子分離領域との間には形成されていないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記メタルゲート電極のうち、前記半導体基板の前記活性領域上に前記ゲート絶縁膜を介して形成された部分は、金属膜と、前記金属膜上のシリコン膜との積層構造を有し、
前記メタルゲート電極のうち、前記素子分離領域上に位置する部分は、前記金属膜を有さず、前記シリコン膜で構成されていることを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記第１絶縁膜は、前記ゲート電極と前記半導体基板の前記活性領域との間、前記ゲート電極と前記側壁絶縁膜との間、および前記ゲート電極と前記素子分離領域との間に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１絶縁膜は、前記ゲート電極と前記半導体基板の前記活性領域との間に位置する部分と、前記ゲート電極と前記素子分離領域との間に位置する部分との間に、前記ゲート電極と前記側壁絶縁膜との間に位置する部分が介在していることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記メタルゲート電極は、金属膜と、前記金属膜上のシリコン膜との積層構造を有していることを特徴とする半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記ゲート絶縁膜と前記半導体基板との界面に形成された、酸化シリコンまたは酸窒化シリコンからなる界面層を更に有することを特徴とする半導体装置。
【請求項１１】
ＭＩＳＦＥＴを有する半導体装置であって、
半導体基板と、
前記半導体基板に形成された素子分離用溝と、
前記素子分離用溝に埋め込まれた酸化シリコン膜からなる素子分離領域と、
前記素子分離領域によって規定された活性領域と、
前記素子分離領域に隣接して配置され、窒化シリコンまたは酸窒化シリコンからなる絶縁体部と、
前記活性領域、前記絶縁体部および前記素子分離領域上に延在する前記ＭＩＳＦＥＴのメタルゲート電極と、
前記メタルゲート電極と前記活性領域、前記絶縁体部および前記素子分離領域との間に形成され、前記ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜と、
前記第１絶縁膜は、ハフニウムと酸素と第１元素とを主成分として含有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記活性領域上に位置する部分の前記第１絶縁膜と前記素子分離領域上に位置する部分の前記第１絶縁膜との間には、前記絶縁体部上に位置する部分の前記第１絶縁膜が介在していることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置。
【請求項１３】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、
（ｄ）前記金属膜上に、第１材料膜を形成する工程、
（ｅ）前記第１材料膜、前記金属膜および前記第１絶縁膜をパターニングして、積層パターンを形成する工程、
（ｆ）前記積層パターンの側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、
（ｇ）前記側壁絶縁膜および前記積層パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程、
（ｈ）前記素子分離用溝を埋め、前記積層パターンおよび前記側壁絶縁膜を覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、
（ｉ）前記積層パターンの前記第１材料膜が露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記積層パターンの前記第１材料膜を除去する工程、
（ｋ）前記（ｊ）工程後、前記金属膜上および前記素子分離領域上を含む前記半導体基板上に、シリコン膜を形成する工程、
（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記メタルゲート電極のうち、前記半導体基板上に前記第１絶縁膜を介して形成された部分は、前記金属膜と、前記金属膜上の前記シリコン膜との積層構造を有し、
前記メタルゲート電極のうち、前記素子分離領域上に位置する部分は、前記金属膜を有さず、前記シリコン膜で構成されていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１７】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第２材料膜を形成する工程、
（ｃ）前記第２材料膜をパターニングして、第２材料膜パターンを形成する工程、
（ｄ）前記第２材料膜パターンの側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、
（ｅ）前記側壁絶縁膜および前記第２材料膜パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程、
（ｆ）前記素子分離用溝を埋め、前記第２材料膜パターンおよび前記側壁絶縁膜を覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、
（ｇ）前記第２材料膜パターンが露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２材料膜パターンを除去する工程、
（ｉ）前記（ｈ）工程後、前記素子分離領域で囲まれ、かつ前記側壁絶縁膜で覆われていない領域の前記半導体基板上に、前記ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、
（ｊ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、
（ｋ）前記金属膜上にシリコン膜を形成する工程、
（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第１絶縁膜は、前記側壁絶縁膜上および前記素子分離領域上にも形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項２１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第２材料膜を形成する工程、
（ｃ）前記第２材料膜をパターニングして、第２材料膜パターンを形成する工程、
（ｄ）前記第２材料膜パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程、
（ｅ）前記素子分離用溝を埋め、前記第２材料膜パターンを覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、
（ｆ）前記第２材料膜パターンが露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２材料膜パターンを除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板から突出している部分の前記素子分離領域の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、
（ｉ）前記素子分離領域で囲まれ、かつ前記側壁絶縁膜で覆われていない領域の前記半導体基板上に、前記ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、
（ｊ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、
（ｋ）前記金属膜上にシリコン膜を形成する工程、
（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第１絶縁膜は、前記側壁絶縁膜上および前記素子分離領域上にも形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１】
ＭＩＳＦＥＴを備える半導体装置であって、
半導体基板と、
前記半導体基板に形成された素子分離用溝と、
前記素子分離用溝に埋め込まれた酸化シリコン膜からなり、上部が前記半導体基板から突出している素子分離領域と、
前記半導体基板から突出している部分の前記素子分離領域の側壁上に形成され、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜と、
前記素子分離領域によって規定された前記半導体基板の活性領域上に形成され、ハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜からなる前記ＭＩＳＦＥＴのゲート絶縁膜と、
前記半導体基板の前記活性領域上に前記ゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴのメタルゲート電極と、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記メタルゲート電極は、一部が前記素子分離領域上に延在しており、
前記ゲート電極と前記半導体基板の前記活性領域との間に位置する前記ゲート絶縁膜と、前記素子分離領域との間には、前記側壁絶縁膜が介在していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、Ｌａであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１絶縁膜は、前記ゲート電極と前記半導体基板の前記活性領域との間に形成されているが、前記ゲート電極と前記側壁絶縁膜との間および前記ゲート電極と前記素子分離領域との間には形成されていないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記メタルゲート電極のうち、前記半導体基板の前記活性領域上に前記ゲート絶縁膜を介して形成された部分は、金属膜と、前記金属膜上のシリコン膜との積層構造を有し、
前記メタルゲート電極のうち、前記素子分離領域上に位置する部分は、前記金属膜を有さず、前記シリコン膜で構成されていることを特徴とする半導体装置。
【請求項７】
請求項２記載の半導体装置において、
前記第１絶縁膜は、前記ゲート電極と前記半導体基板の前記活性領域との間、前記ゲート電極と前記側壁絶縁膜との間、および前記ゲート電極と前記素子分離領域との間に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１絶縁膜は、前記ゲート電極と前記半導体基板の前記活性領域との間に位置する部分と、前記ゲート電極と前記素子分離領域との間に位置する部分との間に、前記ゲート電極と前記側壁絶縁膜との間に位置する部分が介在していることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記メタルゲート電極は、金属膜と、前記金属膜上のシリコン膜との積層構造を有していることを特徴とする半導体装置。
【請求項１０】
請求項２記載の半導体装置において、
前記ゲート絶縁膜と前記半導体基板との界面に形成された、酸化シリコンまたは酸窒化シリコンからなる界面層を更に有することを特徴とする半導体装置。
【請求項１１】
ＭＩＳＦＥＴを有する半導体装置であって、
半導体基板と、
前記半導体基板に形成された素子分離用溝と、
前記素子分離用溝に埋め込まれた酸化シリコン膜からなる素子分離領域と、
前記素子分離領域によって規定された活性領域と、
前記素子分離領域に隣接して配置され、窒化シリコンまたは酸窒化シリコンからなる絶縁体部と、
前記活性領域、前記絶縁体部および前記素子分離領域上に延在する前記ＭＩＳＦＥＴのメタルゲート電極と、
前記メタルゲート電極と前記活性領域、前記絶縁体部および前記素子分離領域との間に形成され、前記ＭＩＳＦＥＴのゲート絶縁膜用の第１絶縁膜と、
前記第１絶縁膜は、ハフニウムと酸素と第１元素とを主成分として含有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記活性領域上に位置する部分の前記第１絶縁膜と前記素子分離領域上に位置する部分の前記第１絶縁膜との間には、前記絶縁体部上に位置する部分の前記第１絶縁膜が介在していることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置。
【請求項１３】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、前記ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、
（ｄ）前記金属膜上に、第１材料膜を形成する工程、
（ｅ）前記第１材料膜、前記金属膜および前記第１絶縁膜をパターニングして、積層パターンを形成する工程、
（ｆ）前記積層パターンの側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、
（ｇ）前記側壁絶縁膜および前記積層パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程、
（ｈ）前記素子分離用溝を埋め、前記積層パターンおよび前記側壁絶縁膜を覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、
（ｉ）前記積層パターンの前記第１材料膜が露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程、
（ｊ）前記（ｉ）工程後、前記積層パターンの前記第１材料膜を除去する工程、
（ｋ）前記（ｊ）工程後、前記金属膜上および前記素子分離領域上を含む前記半導体基板上に、シリコン膜を形成する工程、
（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記メタルゲート電極のうち、前記半導体基板上に前記第１絶縁膜を介して形成された部分は、前記金属膜と、前記金属膜上の前記シリコン膜との積層構造を有し、
前記メタルゲート電極のうち、前記素子分離領域上に位置する部分は、前記金属膜を有さず、前記シリコン膜で構成されていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１７】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第２材料膜を形成する工程、
（ｃ）前記第２材料膜をパターニングして、第２材料膜パターンを形成する工程、
（ｄ）前記第２材料膜パターンの側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、
（ｅ）前記側壁絶縁膜および前記第２材料膜パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程、
（ｆ）前記素子分離用溝を埋め、前記第２材料膜パターンおよび前記側壁絶縁膜を覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、
（ｇ）前記第２材料膜パターンが露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第２材料膜パターンを除去する工程、
（ｉ）前記（ｈ）工程後、前記素子分離領域で囲まれ、かつ前記側壁絶縁膜で覆われていない領域の前記半導体基板上に、前記ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、
（ｊ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、
（ｋ）前記金属膜上にシリコン膜を形成する工程、
（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第１絶縁膜は、前記側壁絶縁膜上および前記素子分離領域上にも形成されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項２１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第２材料膜を形成する工程、
（ｃ）前記第２材料膜をパターニングして、第２材料膜パターンを形成する工程、
（ｄ）前記第２材料膜パターンをエッチングマスクとして前記半導体基板をエッチングして、前記半導体基板に素子分離用溝を形成する工程、
（ｅ）前記素子分離用溝を埋め、前記第２材料膜パターンを覆うように、前記半導体基板上に酸化シリコン膜を形成する工程、
（ｆ）前記第２材料膜パターンが露出するまで前記酸化シリコン膜を研磨することにより、前記素子分離溝に埋め込まれた前記酸化シリコン膜からなり、かつ上部が前記半導体基板から突出している素子分離領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２材料膜パターンを除去する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板から突出している部分の前記素子分離領域の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜を形成する工程、
（ｉ）前記素子分離領域で囲まれ、かつ前記側壁絶縁膜で覆われていない領域の前記半導体基板上に、前記ＭＩＳＦＥＴのゲート絶縁膜用で、かつハフニウムと酸素と第１元素とを主成分として含有する第１絶縁膜を形成する工程、
（ｊ）前記第１絶縁膜上に、前記ＭＩＳＦＥＴのメタルゲート電極形成用の金属膜を形成する工程、
（ｋ）前記金属膜上にシリコン膜を形成する工程、
（ｌ）前記シリコン膜および前記金属膜をパターニングして、前記ＭＩＳＦＥＴ用のメタルゲート電極を形成する工程、
を有し、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、１族、２族または３族のいずれかに属する元素であり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌ、ＴｉまたはＴａのいずれかであり、
前記（ｌ）工程では、前記メタルゲート電極の一部が前記素子分離領域上に延在するように、前記メタルゲート電極が形成されることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第１絶縁膜は、前記側壁絶縁膜上および前記素子分離領域上にも形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴがｎチャネル型の場合は、前記第１元素は、希土類元素またはＭｇであり、
前記ＭＩＳＦＥＴがｐチャネル型の場合は、前記第１元素は、Ａｌであることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記側壁絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【公開番号】特開２０１２−２３１９１（Ｐ２０１２−２３１９１Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１５９６９３（Ｐ２０１０−１５９６９３）
【出願日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１４日（２０１０．７．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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