半導体装置の製造方法
【課題】高誘電率ゲート絶縁膜とメタルゲート電極を有するＣＭＩＳＦＥＴを備えた半導体装置において、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる技術を提供する。
【解決手段】ＣＭＩＳＦＥＴのしきい値を調整する目的で、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜５に希土類元素またはアルミニウムを導入する際に、酸素をほとんど含まないランタン膜からなるしきい値調整層８ｂおよび酸素をほとんど含まないアルミニウム膜からなるしきい値調整層８ａをｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５上にそれぞれ形成する。これにより、しきい値調整層８ａおよびしきい値調整層８ｂからＨｆ含有絶縁膜５および半導体基板１の主面に酸素が拡散することを防ぐ。
【解決手段】ＣＭＩＳＦＥＴのしきい値を調整する目的で、高誘電率ゲート絶縁膜であるＨｆ含有絶縁膜５に希土類元素またはアルミニウムを導入する際に、酸素をほとんど含まないランタン膜からなるしきい値調整層８ｂおよび酸素をほとんど含まないアルミニウム膜からなるしきい値調整層８ａをｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５上にそれぞれ形成する。これにより、しきい値調整層８ａおよびしきい値調整層８ｂからＨｆ含有絶縁膜５および半導体基板１の主面に酸素が拡散することを防ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜を有するＣＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
また、ＣＭＩＳＦＥＴ（Complementary MISFET）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対してｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対してｐ型不純物を導入する。これにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００４】
しかしながら、近年、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００５】
また、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００６】
特許文献１（米国特許公開２００９／０１５２６３６Ａ１号公報）では、ゲート絶縁膜である高誘電率膜（ｈｉｇｈ−ｋ膜）上に形成するキャップ層の部材にＬａ（ランタン）からなる膜を用いることを示唆している。ただし、ここでは前記キャップ層の材料として、ランタン膜に限らず、ランタンまたはその他の希土類元素の酸化物からなる膜を用いても良いとしている。
【０００７】
また、非特許文献１には、メタルゲート電極と高誘電率ゲート絶縁膜を用いたＣＭＩＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開２００９／０１５２６３６Ａ１号公報
【非特許文献】
【０００９】
【非特許文献１】ティー・カワハラ（T.Kawahara）、外１２名，「アプリケーション オブ ピーブイディー−ランタナムオキサイド ウィズ オングストローム−スケール コントローラビリティ トゥー メタル／キャップ／ハイ−ケー ゲイト スタックス（Application of PVD-LaO with Angstrom-Scale Contorollability to Metal/Cap/High-k Gate Stacks）」，「インターナショナル ワークショップ オン ダイエレクトリック シン フィルムズ フォー フューチャー ユーエルエスアイ デバイシズ：サイエンス アンド テクノロジー（International Workshop on Dielectric Thin Films for Future ULSI Devices: Science and Technology）」，（日本），２００８年，ｐ．３２
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らの検討によれば、次のことが分かった。
【００１１】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまう。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を図ることが望まれる。しかしながら、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとでメタルゲート電極とゲート絶縁膜の材料が同じであれば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの一方の低しきい値化を図ると、他方は逆に高しきい値化してしまう。
【００１２】
このため、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を独立に制御可能とすることが望まれる。そこで、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を独立に制御可能とするために、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とに異なる絶縁材料を選択することが考えられる。
【００１３】
ゲート絶縁膜用の高誘電率膜（ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特に好ましくはランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。一方、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を導入すると、ｐチャネル型ＭＩＳＦＥＴが高しきい値化してしまう。このため、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜には希土類元素（特にランタン）を導入しないようにする。これにより、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を増大させることなく、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。
【００１４】
ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、かつｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜には希土類元素（特にランタン）を導入しないようにする手法としては、次のプロセスが考えられる。
【００１５】
ＨｆＳｉＯＮ膜などのＨｆ系ゲート絶縁膜を、例えば単結晶シリコンからなる半導体基板の主面全面に形成し、このＨｆ系ゲート絶縁膜の全面上にしきい値調整層として酸化ランタン（例えばＬａ２Ｏ３）膜を形成し、この酸化ランタン膜上にフォトレジスト膜を形成する。続いて、このフォトレジスト膜をエッチングマスクとしたエッチングにより、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の酸化ランタン膜を選択的に除去してから、フォトレジスト膜を除去する。続いて、半導体基板を熱処理することにより、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のＨｆ系ゲート絶縁膜内にランタンを導入することができる。その後、Ｈｆ系ゲート絶縁膜内と反応しなかった酸化ランタン膜を除去する。
【００１６】
このとき、ｐチャネル型ＭＩＳＦＥＴ形成予定領域には酸化ランタン膜は形成されていないため、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のＨｆ系ゲート絶縁膜にはランタンは導入されない。これにより、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にランタンを選択的に導入し、かつｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にはランタンを導入しないようにすることができる。
【００１７】
しかしながら、このプロセスには、次のような問題があることが、本発明者らの検討により分かった。すなわち、Ｈｆ系ゲート絶縁膜用の高誘電率膜に例えばランタンを導入するために、Ｈｆ系ゲート絶縁膜上に酸化ランタン膜を形成して熱処理を行うと、ランタンのみでなく、酸化ランタン膜内の酸素（Ｏ）もＨｆ系ゲート絶縁膜に導入される。Ｈｆ系ゲート絶縁膜に酸素が過剰に導入された場合、Ｈｆ系ゲート絶縁膜を通じてＨｆ系ゲート絶縁膜の下部の半導体基板にも酸素が導入される。酸素が導入された半導体基板の主面には酸化シリコンからなる絶縁膜が形成されるため、Ｈｆ系ゲート絶縁膜上のメタルゲート電極と半導体基板との間には、半導体基板の主面に酸素が導入されて形成された絶縁膜とＨｆ系ゲート絶縁膜とからなるゲート絶縁膜が形成される。
【００１８】
半導体基板とＨｆ系ゲート絶縁膜との間には、Ｈｆ系ゲート絶縁膜を形成する前に形成した酸化シリコンからなる第１の絶縁膜が設けられることも考えられる。この場合にも、酸化ランタン膜から酸素が導入されたＨｆ系ゲート絶縁膜から第１の絶縁膜を介して半導体基板の主面に酸素が導入されれば、半導体基板の主面に酸化シリコンからなる第２の絶縁膜が形成されるため、第１の絶縁膜と第２の絶縁膜とからなり、第１の絶縁膜よりも膜厚が厚い絶縁膜がゲート絶縁膜を構成することになる。
【００１９】
このように、Ｈｆ系ゲート絶縁膜上に酸化ランタン膜を形成した場合、半導体基板の上面に酸化シリコン膜が形成されるため、ゲート絶縁膜の酸化膜換算膜厚が大きくなる問題がある。
【００２０】
また、ｎチャネル型ＭＩＳＦＥＴと同様にｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減する方法として、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜上に酸化アルミニウム膜を形成した後に熱処理を行うことで、Ｈｆ系ゲート絶縁膜内にアルミニウムを導入する方法が考えられる。なお、このときｎチャネル型ＭＩＳＦＥＴ形成予定領域では、Ｈｆ系ゲート絶縁膜内にアルミニウムが導入されないようにする必要がある。
【００２１】
しかし、前述した酸化ランタン膜を用いたｎチャネル型ＭＩＳＦＥＴのしきい値調整方法と同様に、酸化アルミニウム膜を用いてｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウムを導入しようとすると、酸化アルミニウム膜内の酸素がＨｆ系ゲート絶縁膜および半導体基板の上面に導入され、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜の酸化膜換算膜厚が高くなる問題がある。
【００２２】
すなわち、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減する際には、Ｈｆ系ゲート絶縁膜内に、しきい値調整層から酸素が導入されることを防ぐことが重要である。また、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減する際には、Ｈｆ系ゲート絶縁膜内にしきい値調整層から酸素が導入されることを防ぐことが重要である。
【００２３】
本発明の目的は、高誘電率ゲート絶縁膜に酸素が導入されることに起因するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの酸化膜換算膜厚の上昇を防ぐことにある。
【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２５】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２６】
本発明の好ましい一実施の形態である半導体装置の製造方法は、
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１絶縁膜上にアルミニウム膜を形成する工程と、
（ｃ）前記第１領域および前記第２領域に形成された前記アルミニウム膜上にキャップ膜を形成する工程と、
（ｄ）前記第２領域の前記キャップ膜および前記アルミニウム膜を除去し、前記第１領域の前記キャップ膜および前記アルミニウム膜を残す工程と、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１絶縁膜上および前記第１領域の前記キャップ膜上に希土類元素からなる第１金属膜を形成する工程と、
（ｆ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記アルミニウム膜と反応させて前記第１領域に第２絶縁膜を形成し、前記第２領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第２領域に第３絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記（ｆ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｈ）前記（ｇ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｉ）前記（ｈ）工程後、前記第１領域の前記第２絶縁膜上および前記第２領域の前記第３絶縁膜上に、第２金属膜を形成する工程と、
（ｊ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｋ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｌ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｍ）前記（ｋ）工程および前記（ｌ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程とを有するものである。
【発明の効果】
【００２７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２８】
上記した本発明の好ましい一実施の形態によれば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図２】図１に続く半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程で用いる製造装置の平面図である。
【図６】図４に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１０に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】比較例として示す半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す断面図である。
【図３６】図３５に続く半導体装置の製造方法を示す断面図である。
【図３７】図３６に続く半導体装置の製造方法を示す断面図である。
【図３８】図３７に続く半導体装置の製造方法を示す断面図である。
【図３９】本発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図４０】図３９に続く半導体装置の製造方法を示す断面図である。
【図４１】図４０に続く半導体装置の製造方法を示す断面図である。
【図４２】図４１に続く半導体装置の製造方法を示す断面図である。
【図４３】図４２に続く半導体装置の製造方法を示す断面図である。
【図４４】図４３に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００３１】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００３２】
図１〜図４および図６〜図１９は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。また、図５は本発明の一実施の形態である半導体装置の製造工程で用いる製造装置の平面図である。
【００３３】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される領域であるｎＭＩＳ形成領域１Ｂと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域１Ａとを有している。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００３４】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ｂ）にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ａ）にｎ型ウエル４を形成する。このとき、ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエル３およびｎ型ウエル４の形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００３５】
次に、図２に示すように、例えばランプ式の加熱チャンバなどを用いた熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法等により、１０００℃程度の熱処理で半導体基板１の表面に酸化シリコン膜ＯＸを形成する。図２においては、熱酸化法により半導体基板１の表面に酸化シリコン膜ＯＸを形成している場合を示している。図示はしないが、ＣＶＤ法を用いて酸化シリコン膜ＯＸを形成した場合、素子分離領域２の上にも酸化シリコン膜ＯＸが形成される。
【００３６】
次に、図３に示すように、半導体基板１の表面（すなわち酸化シリコン膜ＯＸの表面）上に、ゲート絶縁膜用のＨｆ含有絶縁膜５を形成する。Ｈｆ含有絶縁膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１Ａの両方に形成される。
【００３７】
Ｈｆ含有絶縁膜５は、Ｈｆを含有する絶縁膜であり、Ｈｆ（ハフニウム）を含有する絶縁材料からなり、好ましくはＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）またはＨｆＯ膜（酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはＨｆＯ２膜）とすることができる。従って、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）に加えて、更に酸素（Ｏ）も含有していることが好ましい。なお、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００３８】
Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。
【００３９】
Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。
【００４０】
Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。
【００４１】
また、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に直接的にＨｆ含有絶縁膜５を形成することもできるが、ここでは、Ｈｆ含有絶縁膜５を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜ＯＸ（図２参照）を界面層として形成しておき、この酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を形成している。この酸化シリコン膜ＯＸを形成する理由は、ゲート絶縁膜と半導体基板の界面をＳｉＯ２／Ｓｉ構造にすることで、これまでのＳｉＯ２ゲート絶縁膜（酸化シリコンからなるゲート絶縁膜）と同等にゲート絶縁膜内のトラップなどの欠陥数を減らして、駆動能力や信頼性を向上させるためである。
【００４２】
すなわち、Ｈｆ含有絶縁膜は膜内に空孔が形成されやすいため、半導体基板とゲート電極との間の絶縁膜としてＨｆ含有絶縁膜のみが形成されている場合、Ｈｆ含有絶縁膜内の空孔内に形成されたゲート電極の一部などを介してゲート電極と半導体基板の間にリーク電流が発生しやすい問題がある。これに対し、Ｈｆ含有絶縁膜と半導体基板との間に酸化シリコン膜を形成することで、ゲート電極と半導体基板との間でのリーク電流の発生を防ぐことができ、半導体装置の信頼性を向上することができる。なお、リーク電流の発生を防ぐ観点から、図２に示す酸化シリコン膜ＯＸは１０００℃程度の熱酸化によって密度が高い状態で形成し、空孔の発生を防ぐことが好ましい。
【００４３】
次に、図４に示すように、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ａを形成する。しきい値調整層８ａは、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５上に形成される。
【００４４】
しきい値調整層８ａは、ｐＭＩＳ形成領域１Ａに形成するｐチャネル型ＭＩＳＦＥＴ（後述のｐチャネル型ＭＩＳＦＥＴＱｐに対応）のしきい値の絶対値を低下させるために、そのｐチャネル型ＭＩＳＦＥＴ（後述のｐチャネル型ＭＩＳＦＥＴＱｐ）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわちＡｌ（アルミニウム）を含有している。ただし、しきい値調整層８ａは酸素をほとんど含んでいないことが好ましく、多くても酸素を３０ａｔｏｍｉｃ％以下しか含まず、主にアルミニウムからなる膜であるものとする。すなわち、しきい値調整層８ａは酸化アルミニウム（例えばＡｌ２Ｏ３）をほとんど含んでいない。しきい値調整層８ａは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は、１ｎｍ程度とすることができる。
【００４５】
その後、半導体基板１の主面上に、すなわちしきい値調整層８ａ上に、ハードマスクとして窒化金属膜７を形成する。窒化金属膜７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１Ａのしきい値調整層８ａ上に形成される。窒化金属膜７は、アルミニウム膜からなるしきい値調整層８ａが大気中の酸素などに触れることを防ぎ、しきい値調整層８ａが酸化することを防ぐ働きを有するキャップ膜（酸化防止膜）である。窒化金属膜７は、好ましくは窒化チタン（ＴｉＮ）膜、窒化ハフニウム（ＨｆＮ）膜または窒化ジルコニウム（ＺｒＮ）膜であり、その中でも特に好ましいのは窒化チタン（ＴｉＮ）膜である。窒化金属膜７は、スパッタリング法などを用いて形成することができる。
【００４６】
このとき、しきい値調整層８ａおよび窒化金属膜７は、図５に示す装置を用いて形成する。図５はアルミニウム膜、窒化チタン膜およびランタン膜のそれぞれの成膜装置と、半導体ウエハ（半導体基板）を熱処理するアニール装置とが一体となった成膜・熱処理装置２０を示す平面図である。成膜・熱処理装置２０は、半導体基板（半導体ウエハ）を成膜・熱処理装置２０内に搬送する自動搬送装置２１と、自動搬送装置２１によって成膜・熱処理装置２０内に搬送された半導体ウエハを一時的に待機させる保管室２２と、保管室２２と一体になっている搬送室２４とを有している。搬送室２４には、半導体ウエハを内部に配置して半導体ウエハの主面に成膜するアルミニウム膜成膜装置２５、窒化チタン膜成膜装置２６およびランタン膜成膜装置２７と、半導体ウエハを内部に配置して半導体ウエハを熱処理するアニール装置２８とがそれぞれ接続されている。搬送室２４内には、成膜・熱処理装置２０内において半導体ウエハを搬送するためのロボットアーム２３が配置されている。なお、ロボットアーム２３は搬送室２４内に設けられているが、図５では、図面をわかりやすくするために搬送室２４の一部を透過させ、ロボットアーム２３を図示している。
【００４７】
図４を用いて説明した成膜工程では、まず図５に示す自動搬送装置２１および保管室２２を除く成膜・熱処理装置２０内を真空排気し、成膜・熱処理装置２０の内部を不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）とする。
【００４８】
次に、図３に示す半導体基板（半導体ウエハ）１を図５に示す自動搬送装置２１によって保管室２２内に搬送した後、保管室２２と自動搬送装置２１との間を閉ざし、保管室２２内に外気が流入しないように密閉する。続いて、保管室２２内を真空排気した後、ロボットアーム２３によって保管室２２内の半導体ウエハをアルミニウム膜成膜装置２５内に搬送する。
【００４９】
次に、アルミニウム膜成膜装置２５によって図４に示す半導体基板１の主面にしきい値調整層８ａを形成した後、図５に示すロボットアーム２３によってアルミニウム膜成膜装置２５内の半導体ウエハを窒化チタン膜成膜装置２６内に搬送する。
【００５０】
次に、窒化チタン膜成膜装置２６によって図４に示す半導体基板１の主面に窒化金属膜７を形成した後、図５に示すロボットアーム２３によって窒化チタン膜成膜装置２６内の半導体ウエハを保管室２２内に搬送し、保管室２２と搬送室２４との間の隔壁を閉じる。その後、保管室２２内の雰囲気を大気と同じ雰囲気とし、自動搬送装置２１を用いて保管室２２内の半導体ウエハを成膜・熱処理装置２０内から取り出すことにより、図４を用いて説明したしきい値調整層８ａおよび窒化金属膜７の成膜工程が完了する。
【００５１】
この工程において、しきい値調整層８ａが形成された半導体ウエハは、アルミニウム膜成膜装置２５内から取り出された後、窒素雰囲気の搬送室２４を通って窒化チタン膜成膜装置２６内に搬送されるため、成膜・熱処理装置２０の外の大気にさらされることなく連続してしきい値調整層８ａおよび窒化金属膜７を形成することができる。アルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６が搬送室２４を介して一体になっておらず、独立した個々の装置である場合、アルミニウム膜成膜装置２５内から窒化チタン膜成膜装置２６内に搬送される過程で半導体ウエハは大気曝露し、窒化金属膜７が形成される前のしきい値調整層８ａは大気中の酸素または水分などと反応して酸化する。しかし、ここではアルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６を備えた成膜・熱処理装置２０を用いるため、窒化金属膜７が形成される前のしきい値調整層８ａが大気曝露することがなく、しきい値調整層８ａ内に大気から酸素が導入されることを防ぐことができる。
【００５２】
なお、ここではランタン膜成膜装置２７およびアニール装置２８は用いていないため、成膜・熱処理装置２０はランタン膜成膜装置２７およびアニール装置２８を有していなくても構わない。その場合、図７および図８を用いて後述するしきい値調整層８ｂの形成工程および半導体基板１の熱処理工程では、図５に示すようにランタン膜成膜装置２７およびアニール装置２８を有する成膜・熱処理装置２０を用いる。
【００５３】
また、成膜・熱処理装置２０はアルミニウム膜成膜装置２５、窒化チタン膜成膜装置２６およびランタン膜成膜装置２７を有しているが、それらの装置の代わりに、成膜する膜種によって別の材料からなる膜を成膜する装置を適宜配置しても構わない。例えば、後述するしきい値調整層８ｂをイットリウム（Ｙ）により構成する場合、図５に示すランタン膜成膜装置２７をイットリウム膜成膜装置としても良い。
【００５４】
次に、図６に示すように、半導体基板１の主面上に、すなわち窒化金属膜７上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、レジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ１を形成する。
【００５５】
フォトレジストパターンＰＲ１は、ｐＭＩＳ形成領域１Ａの窒化金属膜７上には形成されるが、ｎＭＩＳ形成領域１Ｂには形成されない。このため、ｐＭＩＳ形成領域１Ａの窒化金属膜７はフォトレジストパターンＰＲ１で覆われているが、ｎＭＩＳ形成領域１Ｂの窒化金属膜７はフォトレジストパターンＰＲ１で覆われずに露出した状態となる。
【００５６】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、窒化金属膜７およびしきい値調整層８ａをウェットエッチングする。このウェットエッチング工程によって、ｎＭＩＳ形成領域１Ｂの窒化金属膜７およびしきい値調整層８ａはエッチングされて除去されるが、ｐＭＩＳ形成領域１Ａの窒化金属膜７およびしきい値調整層８ａはフォトレジストパターンＰＲ１で覆われているので、エッチングされずに残存する。これにより、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は露出されるが、ｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５およびしきい値調整層８ａは、窒化金属膜７で覆われた状態（すなわち露出していない状態）が維持される。
【００５７】
次に、図７に示すように、フォトレジストパターンＰＲ１を除去した後、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ｂを形成する。図６を用いて説明したウェットエッチング工程でｎＭＩＳ形成領域１Ｂの窒化金属膜７を除去しかつｐＭＩＳ形成領域１Ａの窒化金属膜７を残していたので、ここでは、しきい値調整層８ｂは、ｎＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。このため、ｎＭＩＳ形成領域１Ｂではしきい値調整層８ｂとＨｆ含有絶縁膜５とが接触しているが、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とは、間にしきい値調整層８ａおよび窒化金属膜７が介在するため接触していない構造となる。
【００５８】
しきい値調整層８ｂは、ｎＭＩＳ形成領域１Ｂに形成するｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎに対応）のしきい値の絶対値を低下させるために、そのｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎ）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわち希土類元素（特に好ましくはＬａ）を含有している。
【００５９】
従って、しきい値調整層８ｂは、希土類元素を含有し、特に好ましくはＬａ（ランタン）を含有している。しきい値調整層８ｂは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は、１ｎｍ程度とすることができる。ただし、しきい値調整層８ｂは酸素をほとんど含んでいないことが好ましく、多くても酸素を３０ａｔｏｍｉｃ％以下しか含まず、主にランタン（Ｌａ）からなる膜であるものとする。すなわち、しきい値調整層８ｂは酸化ランタン（例えばＬａ２Ｏ３）をほとんど含んでいない。
【００６０】
なお、本願において、希土類または希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。ただし、例えばイットリウムよりはランタンの方が誘電率が高く、高誘電率膜（ｈｉｇｈ−ｋ膜）の材料として適しているため、本実施の形態においてしきい値調整層８ｂを構成する元素は、好ましくはランタンであるものとする。
【００６１】
以下では、しきい値調整層８ｂが含有する希土類元素をＬｎと表記するものとする。また、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称するものとする。また、上述したように、しきい値調整層８ｂは酸素をほとんど含んでいない。これはしきい値調整層８ｂの部材がＬａ以外の希土類元素であっても同様であり、しきい値調整層８ｂを構成する部材は酸化物をほとんど含んでいないものとする。
【００６２】
また、しきい値調整層８ｂの形成工程では図５に示すような、ランタン膜成膜装置２７およびアニール装置２８を有する成膜・熱処理装置２０を用いる。ここでは、図４の成膜工程において述べたように図６に示す半導体基板１（半導体ウエハ）を図５に示す保管室２２に搬送した後、ロボットアーム２３によって保管室２２内の半導体ウエハをランタン膜成膜装置２７内に搬送し、ランタン膜成膜装置２７によって図７に示すしきい値調整層８ｂを形成する。このとき、成膜・熱処理装置２０内は不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）であるものとする。
【００６３】
次に、図８に示すように、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とし、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行うことができる。この熱処理により、ｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５およびしきい値調整層８ｂを反応させ、ｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５およびしきい値調整層８ａを反応させる。すなわち、この熱処理により、しきい値調整層８ａを構成するアルミニウムおよびしきい値調整層８ｂを構成する希土類元素Ｌｎ（特に好ましくはＬａ）のそれぞれをｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５に導入（拡散）する。
【００６４】
この熱処理工程においては、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ｂの希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）がＨｆ含有絶縁膜５に導入（拡散）される。一方、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ａのＡｌがＨｆ含有絶縁膜５に導入（拡散）される。
【００６５】
この熱処理により、図８に示すように、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＬｎ含有絶縁膜５ｂ」が形成される。すなわち、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂの希土類元素（特に好ましくはＬａ）がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＬｎ含有絶縁膜５ｂとなる。ここで、しきい値調整層８ｂが含有する希土類元素をＬｎと表記しており、例えば、しきい値調整層８ｂがランタン層の場合は、Ｌｎ＝Ｌａであり、しきい値調整層８ｂがイットリウム層の場合は、Ｌｎ＝Ｙである。
【００６６】
ＨｆおよびＬｎ含有絶縁膜５ｂは、Ｈｆ（ハフニウム）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とを含有する絶縁材料からなり、ＨｆおよびＬｎ含有絶縁膜５ｂが含有する希土類元素Ｌｎは、しきい値調整層８ｂが含有していた希土類元素Ｌｎと同じである。従って、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＨｆおよびＬｎ含有絶縁膜５ｂはＨｆＬｎＳｉＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＳｉＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合は、ＨｆおよびＬｎ含有絶縁膜５ｂは、ＨｆＬｎＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、ＨｆおよびＬｎ含有絶縁膜５ｂは、ＨｆＬｎＯ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯ膜）である。
【００６７】
なお、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００６８】
ただし、しきい値調整層８ｂは、上述のように希土類酸化物層ではなく、主に希土類元素からなる層であるため、しきい値調整層８ｂからはＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。
【００６９】
一方、ｐＭＩＳ形成領域１Ａでは、図８に示すように、しきい値調整層８ａとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＡｌ含有絶縁膜５ａ」が形成される。すなわち、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａのＡｌ元素がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＡｌ含有絶縁膜５ａとなる。
【００７０】
ＨｆおよびＡｌ含有絶縁膜５ａは、Ｈｆ（ハフニウム）とＡｌ（アルミニウム）とを含有する絶縁材料からなる。従って、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＨｆおよびＡｌ含有絶縁膜５ａはＨｆＡｌＳｉＯＮ膜である。Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合は、ＨｆおよびＡｌ含有絶縁膜５ａは、ＨｆＡｌＯＮ膜である。Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、ＨｆおよびＡｌ含有絶縁膜５ａは、ＨｆＡｌＯ膜である。
【００７１】
このとき、ｐＭＩＳ形成領域１Ａでは、窒化金属膜７上のしきい値調整層８ｂ内から希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）が拡散することにより、窒化金属膜７の上面に希土類元素Ｌｎが導入される。同様に、ｐＭＩＳ形成領域１Ａでは、窒化金属膜７の下部のしきい値調整層８ａ内からＡｌ（アルミニウム）が拡散することにより、窒化金属膜７の下面にＡｌ（アルミニウム）が導入される。
【００７２】
なお、ＨｆＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＡｌＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＡｌＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００７３】
ただし、しきい値調整層８ａは、上述のように主に酸化アルミニウム層からなる層ではなく、主にＡｌ元素からなる層であるため、しきい値調整層８ａからはＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。また、しきい値調整層８ａおよび８ｂは酸素をほとんど含まないため、窒化金属膜７にはしきい値調整層８ａおよび８ｂから酸素が導入されることはほとんどない。
【００７４】
また、図２を用いて説明したように、Ｈｆ含有絶縁膜５（図３参照）を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜ＯＸを界面層として形成し、酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を形成した場合には、図８を用いて説明した熱処理時には、Ｈｆ含有絶縁膜５と下部の酸化シリコン膜ＯＸとの反応を抑制して、界面層としての酸化シリコン膜ＯＸを残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂと半導体基板１（ｐ型ウエル３）との間の界面層として酸化シリコン膜ＯＸを残存させ、またｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａと半導体基板１（ｎ型ウエル４）との間の界面層として酸化シリコン膜ＯＸを残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００７５】
なお、図８を用いて説明した熱処理工程では図５に示すような成膜・熱処理装置２０内のアニール装置２８を用いる。ここでは、図７に示すようにしきい値調整層８ｂを形成した半導体基板１（半導体ウエハ）を図５に示すランタン膜成膜装置２７内からロボットアーム２３によってアニール装置２８内に搬送し、アニール装置２８によって図８を用いて説明した熱処理を行う。このとき、半導体ウエハは不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）の搬送室２４内を通ってランタン膜成膜装置２７内からアニール装置２８内に搬送されるため、ランタン膜成膜装置２７内からアニール装置２８内に搬送される間に大気にさらされることがない。したがって、図７において形成されたしきい値調整層８ｂは、大気曝露せずにアニール装置内に搬送されて熱処理されるため、大気中の酸素または水分などによって酸化することがない。
【００７６】
なお、図７および図８で説明した工程ではアルミニウム膜および窒化金属膜を形成する工程は無いため、図７および図８で用いた成膜・熱処理装置２０は、アルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６を有していなくても構わない。
【００７７】
次に、図９に示すように、図８を用いて説明した熱処理工程で反応しなかったしきい値調整層８ｂ（未反応のしきい値調整層８ｂ）を、ウェットエッチングによって除去する。
【００７８】
このウェットエッチング工程によって、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂが除去されて窒化金属膜７が露出し、ｎＭＩＳ形成領域１Ｂでは、図８を用いて説明した熱処理でＨｆ含有絶縁膜５と反応しきれなかったしきい値調整層８ｂが除去されてＨｆおよびＬｎ含有絶縁膜５ｂが露出される。しきい値調整層８ｂの形成時の膜厚によっては、図８を用いて説明した熱処理時に、ｎＭＩＳ形成領域１Ｂのしきい値調整層８ｂの全厚み分がＨｆ含有絶縁膜５と反応する場合もあるが、この場合も、図９を用いて説明するしきい値調整層８ｂのウェットエッチング工程後には、ｐＭＩＳ形成領域１Ａでは窒化金属膜７が露出し、ｎＭＩＳ形成領域１ＢではＨｆおよびＬｎ含有絶縁膜５ｂが露出された状態となる。
【００７９】
次に、図１０に示すように、窒化金属膜７をウェットエッチングによって除去することにより、ｐＭＩＳ形成領域１Ａに形成されていた窒化金属膜７が除去され、ｐＭＩＳ形成領域１Ａのしきい値調整層８ａが露出される。
【００８０】
ここではｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂが露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、ＨｆおよびＬｎ含有絶縁膜５ｂはウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【００８１】
窒化金属膜７は、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングによる除去が困難になるため、窒化金属膜７に酸素がより多く含まれているときは、より長い時間をかけてウェットエッチングにより窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆおよびＬｎ含有絶縁膜５ｂは、より大きいダメージを受けることになる。
【００８２】
これに対し、本実施の形態では図８に示すしきい値調整層８ａおよびしきい値調整層８ｂを酸素をほとんど含まない層とすることにより、しきい値調整層８ａおよびしきい値調整層８ｂ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、窒化金属膜７内には酸素がほとんど導入されていないため、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程においてＨｆおよびＬｎ含有絶縁膜５ｂが受けるエッチングダメージを抑制または防止することができる。窒化金属膜７のウェットエッチング工程後には、図１０に示すように、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂおよびｐＭＩＳ形成領域１Ａのしきい値調整層８ａの両者が露出された状態となる。
【００８３】
次に、図１１に示すように、半導体基板１の主面上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）９を形成する。このとき、ｎＭＩＳ形成領域１Ｂでは、ＨｆおよびＬｎ含有絶縁膜５ｂ上に金属膜９が形成され、ｐＭＩＳ形成領域１Ａでは、ＨｆおよびＡｌ含有絶縁膜５ａ上にしきい値調整層８ａを介して金属膜９が形成される。金属膜９は、好ましくは窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜であり、最も好ましくは、窒化チタン（ＴｉＮ）膜である。金属膜９は、例えばスパッタリング法などにより形成することができる。
【００８４】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜９は、金属伝導を示す導電膜であり、好ましくは上述のように窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜である。
【００８５】
次に、半導体基板１の主面上に、すなわち金属膜９上に、シリコン膜１０を形成する。シリコン膜１０は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレイン用に導入した不純物の活性化アニール）で多結晶シリコン膜となる。
【００８６】
ここで形成する金属膜９の厚みを厚くすることでシリコン膜１０の形成工程を省略する（すなわちゲート電極をシリコン膜１０無しの金属膜９で形成する）ことも可能であるが、金属膜９上にシリコン膜１０を形成する（すなわちゲート電極を金属膜９とその上のシリコン膜１０との積層膜で形成する）方が、より好ましい。その理由は、金属膜９の厚みが厚すぎると、金属膜９が剥離しやすくなる問題や、あるいは金属膜９をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜９とシリコン膜１０との積層膜でゲート電極を形成することで、金属膜９のみでゲート電極を形成する場合に比べて金属膜９の厚みを薄くすることができ、上記問題を改善できるからである。また、金属膜９上にシリコン膜１０を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００８７】
次に、図１２に示すように、シリコン膜１０および金属膜９の積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【００８８】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａ上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ｂのｐ型ウエル３の表面上に、ゲート絶縁膜としてのＨｆおよびＬｎ含有絶縁膜５ｂを介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ａのｎ型ウエル４の表面上に、ゲート絶縁膜としてのＨｆおよびＡｌ含有絶縁膜５ａとしきい値調整層８ａとを介して形成される。ＨｆおよびＡｌ含有絶縁膜５ａとＨｆおよびＬｎ含有絶縁膜５ｂとは、いずれも酸化シリコン膜よりも誘電率が高い。
【００８９】
なお、シリコン膜１０および金属膜９をパターニングした際に、ゲート電極ＧＥ１の下部に位置するＨｆおよびＬｎ含有絶縁膜５ｂとゲート電極ＧＥ２の下部に位置するＨｆおよびＡｌ含有絶縁膜５ａとは除去されずに残存する。一方、ゲート電極ＧＥ１で覆われない部分のＨｆおよびＬｎ含有絶縁膜５ｂとゲート電極ＧＥ２で覆われない部分のＨｆおよびＡｌ含有絶縁膜５ａとは、シリコン膜１０および金属膜９をパターニングした際のエッチングまたはその後のエッチングによって除去される。
【００９０】
次に、図１３に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ＬＤＤ（Lightly doped Drain）領域）１１ｂを形成する。このｎ−型半導体領域１１ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ａはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ｂの半導体基板１（ｐ型ウエル３）にゲート電極ＧＥ１をマスクとしてイオン注入する。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。このｐ−型半導体領域１１ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ａの半導体基板１（ｎ型ウエル４）にゲート電極ＧＥ２をマスクとしてイオン注入する。ｎ−型半導体領域１１ｂを先に形成しても、あるいはｐ−型半導体領域１１ａを先に形成してもよい。
【００９１】
次に、図１４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残す。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【００９２】
次に、図１５に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成する。ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域１２ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ａはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ｂの半導体基板１（ｐ型ウエル３）に、ゲート電極ＧＥ１およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｎ−型半導体領域１１ｂは、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域１２ｂはサイドウォール１３に整合して形成される。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。ｐ＋型半導体領域１２ａは、ｐ−型半導体領域１１ａよりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域１２ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ａの半導体基板１（ｎ型ウエル４）に、ゲート電極ＧＥ２およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｐ−型半導体領域１１ａは、ゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域１２ａはサイドウォール１３に整合して形成される。ｎ＋型半導体領域１２ｂを先に形成しても、あるいはｐ＋型半導体領域１２ａを先に形成してもよい。
【００９３】
ｎＭＩＳ形成領域１Ｂのゲート電極ＧＥ１を構成するシリコン膜１０は、ｎ−型半導体領域１１ｂ形成用のイオン注入工程やｎ＋型半導体領域１２ｂ形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となる。また、ｐＭＩＳ形成領域１Ａのゲート電極ＧＥ２を構成するシリコン膜１０は、ｐ−型半導体領域１１ａ形成用のイオン注入やｐ＋型半導体領域１２ａ形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となる。
【００９４】
イオン注入後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。
【００９５】
なお、半導体基板１の主面に酸化シリコン膜ＯＸが形成されていない場合、このソース・ドレインの活性化のためのアニール処理により、半導体基板１とＨｆおよびＡｌ含有絶縁膜５ａならびにＨｆおよびＬｎ含有絶縁膜５ｂとの間に酸化シリコン膜からなる絶縁膜が形成される。この絶縁膜は酸化シリコン膜ＯＸのように膜厚を精度良く調整して形成することができない。したがって、半導体基板１の主面に酸化シリコン膜ＯＸが形成されていない場合、この絶縁膜を含むゲート絶縁膜の酸化膜換算膜厚の増加を制御することは困難となるため、ＭＩＳＦＥＴのしきい値電圧にばらつきが生じる原因となる。
【００９６】
また、この絶縁膜は酸化シリコン膜ＯＸのように密度を高く形成することが困難であり、絶縁膜内には酸化シリコン膜よりも多くの欠陥が生じる。このため、酸化シリコン膜ＯＸが形成されておらず、この絶縁膜が形成されている場合、ゲート電極と半導体基板との間でリーク電流が発生することを防ぐ効果が、酸化シリコン膜ＯＸが形成されている場合よりも小さい。
【００９７】
なお、ここで言う酸化膜換算膜厚とは、ｈｉｇｈ−ｋ膜であるＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを含むゲート絶縁膜の電気的換算膜厚であり、ある厚さのｈｉｇｈ−ｋ膜を含むゲート絶縁膜が示す容量に対して、それと同じ容量値を示す酸化シリコン膜の膜厚を指す。例えば、物理膜厚が２ｎｍのｈｉｇｈ−ｋ膜（比誘電率：２０）は、酸化シリコン膜に対する酸化膜換算膜厚は０．４ｎｍとなる。ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを含むゲート絶縁膜と半導体基板１との間に酸化シリコン膜が形成されている場合、この酸化シリコン膜もゲート絶縁膜を構成する絶縁膜であるので、酸化膜換算膜厚はこの酸化シリコン膜の誘電率も計算に入れて算出される。酸化シリコン膜はＨｆおよびＡｌ含有絶縁膜５ａおよびＨｆおよびＬｎ含有絶縁膜５ｂのようなｈｉｇｈ−ｋ膜よりも誘電率が低い膜であるので、ゲート絶縁膜の一部として酸化シリコン膜が形成されている場合は、ゲート絶縁膜がｈｉｇｈ−ｋ膜のみからなる場合に比べて酸化膜換算膜厚の値が高くなる。
【００９８】
ゲート絶縁膜の酸化膜換算膜厚が大きくなると、そのゲート絶縁膜を有するＭＩＳＦＥＴのしきい値電圧が高くなり、半導体装置の微細化および消費電力の低減の妨げとなる。
【００９９】
なお、酸化シリコン膜ＯＸはｈｉｇｈ−ｋ膜内から半導体基板の主面に酸素が拡散することを防ぐ役割を有するため、酸化シリコン膜ＯＸが形成されていない場合は、酸化シリコン膜ＯＸが形成されている場合に比べてｈｉｇｈ−ｋ膜内から半導体基板の主面に拡散する酸素の量が多くなり、ｈｉｇｈ−ｋ膜と半導体基板との間に形成される酸化シリコン膜からなる絶縁膜の膜厚は大きくなる。酸化シリコン膜ＯＸは膜厚を制御して前記絶縁膜よりも薄く形成することが可能な膜であるため、酸化シリコン膜ＯＸが形成されていない場合は、酸化シリコン膜ＯＸが形成されている場合に比べてゲート絶縁膜を構成する酸化シリコン膜の膜厚が大きくなる。このため、しきい値調整膜が酸素を含み、酸化シリコン膜ＯＸが形成されていない場合、酸化膜換算膜厚が増大する。
【０１００】
これに対し、本実施の形態では、図２を用いて説明した工程において半導体基板１の主面に酸化シリコン膜ＯＸを形成しているため、図１５を用いて説明したソース・ドレインの活性化のためのアニール処理において、半導体基板１の上面に酸化シリコン膜からなる絶縁膜が形成されることを防ぐことができる。したがって、本実施の形態では、酸化シリコン膜ＯＸを形成することにより前記絶縁膜の形成を抑制し、ＭＩＳＦＥＴのしきい値電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を高めることができる。
【０１０１】
また、本実施の形態では、酸化シリコン膜ＯＸを形成することにより前記絶縁膜の形成を抑制することができるため、前記絶縁膜が形成され、ゲート絶縁膜を構成する酸化シリコン膜が厚くなることでｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなってしまうことを防ぎ、半導体装置の性能を向上させることができる。
【０１０２】
また、本実施の形態では、ＭＩＳＦＥＴのゲート電極ＧＥ１、ＧＥ２と半導体基板１との間でのリーク電流の発生を防ぐ効果が前記絶縁膜よりも高い酸化シリコン膜ＯＸを設けることにより、半導体装置の信頼性を高めることができる。
【０１０３】
このようにして、図１５に示すような構造が得られ、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０４】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥ１の下のＨｆおよびＬｎ含有絶縁膜５ｂと酸化シリコン膜ＯＸとが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１２ｂおよびｎ−型半導体領域１１ｂにより形成される。また、ゲート電極ＧＥ２がｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２の下のＨｆおよびＡｌ含有絶縁膜５ａと酸化シリコン膜ＯＸとが、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域１２ａおよびｐ−型半導体領域１１ａにより形成される。ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。ｎ＋型半導体領域１２ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１２ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【０１０５】
また、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ含有絶縁膜５ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＡｌ含有絶縁膜５ａよりも、希土類元素Ｌｎの含有率が高い。これは、図８を用いて説明した熱処理工程において、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜（ＨｆおよびＬｎ含有絶縁膜５ｂとなる部分）には希土類元素Ｌｎが導入されるが、ｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜には希土類元素Ｌｎが導入されなかったためである。これにより、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜）における希土類元素Ｌｎの含有率が、ｐＭＩＳ形成領域１ＡのＨｆおよびＡｌ含有絶縁膜５ａ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜）における希土類元素Ｌｎの含有率よりも高くなる。つまり、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＡｌ含有絶縁膜５ａが希土類元素を含有していない状態とすることができる。
【０１０６】
同様に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＡｌ含有絶縁膜５ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ含有絶縁膜５ｂよりも、Ａｌ（アルミニウム）の含有率が高い。これは、図８を用いて説明した熱処理工程において、ｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜にはＡｌ（アルミニウム）が導入されるが、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜（ＨｆおよびＬｎ含有絶縁膜５ｂとなる部分）にはＡｌ（アルミニウム）が導入されなかったためである。これにより、ｐＭＩＳ形成領域１ＡのＨｆおよびＡｌ含有絶縁膜５ａ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜）におけるＡｌ（アルミニウム）の含有率が、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜）におけるＡｌ（アルミニウム）の含有率よりも高くなる。つまり、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ含有絶縁膜５ｂがＡｌ（アルミニウム）を含有していない状態とすることができる。
【０１０７】
また、図１５を用いて説明したソース・ドレイン領域の活性化のための熱処理工程では、ＨｆおよびＡｌ含有絶縁膜５ａと金属膜９との間のしきい値調整層８ａ内から金属膜９内にアルミニウムが拡散し、金属膜９はＴｉＡｌＮを含む金属膜となる。金属膜９がＡｌを含んでいる場合、ｐチャネル型ＭＩＳＦＥＴＱｐの仕事関数が高くなる。ｐチャネル型ＭＩＳＦＥＴＱｐでは、仕事関数が高くなるとしきい値電圧が低くなるため、上述したように、金属膜９内にアルミニウムを導入することにより、ｐチャネル型ＭＩＳＦＥＴＱｐの仕事関数を高め、しきい値電圧を下げることで半導体装置の性能を向上させることができる。
【０１０８】
なお、アルミニウムのみからなるしきい値調整層８ａが残っておらず、金属膜９とＨｆおよびＡｌ含有絶縁膜５ａとが直接接している場合でも、金属膜９とＨｆおよびＡｌ含有絶縁膜５ａ内のアルミニウムが金属膜９内に拡散するため、同様にｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を低減することができる。
【０１０９】
次に、図１６に示すように、周知のサリサイド技術により、ｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成する。このとき形成するシリサイド層１４の部材は、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などとすることができる。
【０１１０】
続いて、半導体基板１の主面上に、ゲート電極ＧＥ１、ＧＥ２を覆うように、絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜３１の形成後、絶縁膜３１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１１１】
次に、絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール（貫通孔、孔）３２を形成する。コンタクトホール３２は、ｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上部のシリサイド層１４に達する孔である。
【０１１２】
次に、コンタクトホール３２内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）３３を形成する。プラグ３３を形成するには、例えば、コンタクトホール３２の内部（底部および側壁上）を含む絶縁膜３１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ３３を形成することができる。なお、図面の簡略化のために、図１６では、プラグ３３を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１１３】
次に、図１７に示すように、プラグ３３が埋め込まれた絶縁膜３１上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）３４および配線形成用の絶縁膜（層間絶縁膜）３５を順次形成する。ストッパ絶縁膜３４は、絶縁膜３５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３５に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜３４を窒化シリコン膜とし、絶縁膜３５を酸化シリコン膜とすることができる。
【０１１４】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜３５およびストッパ絶縁膜３４の所定の領域に配線溝３６を形成した後、半導体基板１の主面上（すなわち配線溝３６の底部および側壁上を含む絶縁膜３５上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝３６の内部を埋め込む。それから、配線溝３６以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１７では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１１５】
配線Ｍ１は、プラグ３３を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成することで本実施の形態の半導体装置が完成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１６】
上述した半導体装置の製造工程では、図１７に示すように、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート構造内において、ＨｆおよびＡｌ含有絶縁膜５ａ上にＡｌ（アルミニウム）からなるしきい値調整層８ａを除去せずに残す場合について説明した。
【０１１７】
これに対し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート構造内において、窒化金属膜７とＨｆおよびＡｌ含有絶縁膜５ａとの間に、アルミニウム膜であるしきい値調整層８ａを残さずに本実施の形態の半導体装置を形成する方法も考えられる。この場合、しきい値調整層８ａは、図８を用いて説明した熱処理工程によって膜厚分の全てのＡｌ原子がｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５（図７参照）内に導入されてＨｆおよびＡｌ含有絶縁膜５ａが形成され、または、図１０を用いて説明した窒化金属膜７のウェットエッチング工程により、窒化金属膜７と共に除去されることが考えられる。
【０１１８】
すなわち、しきい値調整層８ａがＨｆおよびＡｌ含有絶縁膜５ａに導入されるか、またはウェットエッチング工程により窒化金属膜７と共に除去された場合、図１０を用いて説明したウェットエッチングの工程の後は、図１８に示すようにＨｆおよびＡｌ含有絶縁膜５ａ上にはしきい値調整層８ａが形成されておらず、ＨｆおよびＬｎ含有絶縁膜５ｂ上にはしきい値調整層８ｂが形成されていない構造となる。この後の工程を図１１〜図１７に示す工程と同様に行うことで、図１９に示すように、しきい値調整層８ａを含まないゲート構造を有するｐチャネル型ＭＩＳＦＥＴＱｐと、ｎチャネル型ＭＩＳＦＥＴＱｎとが形成された半導体装置が完成する。
【０１１９】
上述したように、ｐチャネル型ＭＩＳＦＥＴＱｐは仕事関数を大きくすることでしきい値電圧を低減することができる。ｐチャネル型ＭＩＳＦＥＴＱｐでは、アルミニウム膜からなるしきい値調整層８ａが存在することにより仕事関数が大きくなるため、しきい値電圧を低減することができるが、しきい値調整層８ａ内のＡｌが十分にＨｆおよびＡｌ含有絶縁膜５ａに導入されていれば、図１８および図１９に示すように、ＨｆおよびＡｌ含有絶縁膜５ａ上のしきい値調整層８ａは残らなくても構わない。
【０１２０】
次に、本実施の形態の特徴について、より詳細に説明する。
【０１２１】
本実施の形態では、図１７に示すｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１、ＧＥ２は、ゲート絶縁膜（ここではＨｆおよびＡｌ含有絶縁膜５ａとＨｆおよびＬｎ含有絶縁膜５ｂ）上に位置する金属膜９を有しており、いわゆるメタルゲート電極である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０１２２】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆおよびＬｎ含有絶縁膜５ｂを用い、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆおよびＡｌ含有絶縁膜５ａを用いている。すなわち、酸化シリコンより誘電率の高い材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）であるＨｆおよびＬｎ含有絶縁膜５ｂとＨｆおよびＡｌ含有絶縁膜５ａとを、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、ＨｆおよびＬｎ含有絶縁膜５ｂおよびＨｆおよびＡｌ含有絶縁膜５ａの物理的膜厚を増加させることができるため、リーク電流を低減することができる。
【０１２３】
また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆおよびＡｌ含有絶縁膜５ａを用い、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ｂを用いることにより、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を低くすることを可能としている。すなわち、本実施の形態と異なり、Ｈｆ含有絶縁膜５（図６参照）のようにランタンなどの希土類元素が含まれていない絶縁膜をゲート絶縁膜として使用した場合に比べて、本実施の形態のようにｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ｂを用いた場合には、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。また、本実施の形態と異なり、Ｈｆ含有絶縁膜５（図６参照）のようにアルミニウムが含まれていない絶縁膜をゲート絶縁膜として使用した場合に比べて、本実施の形態のようにｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆおよびＡｌ含有絶縁膜５ａを用いた場合には、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。
【０１２４】
ＨｆおよびＬｎ含有絶縁膜５ｂに希土類元素（特にランタン）を含有させたことによるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値の低下の程度は、図７を用いて説明したしきい値調整層８ｂの形成厚みまたは図８を用いて説明した熱処理の温度などによって制御することができる。ＨｆおよびＬｎ含有絶縁膜５ｂにおける希土類元素（特にランタン）の含有率が多いほど、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値をより低下させることができるため、しきい値調整層８ｂの形成厚みまたは図８を用いて説明した熱処理の温度を高くしてＨｆおよびＬｎ含有絶縁膜５ｂにおける希土類元素（特にランタン）の含有率を高めれば、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値をより低下させることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎの所望のしきい値に応じて、しきい値調整層８ｂの形成厚みまたは図８を用いて説明した熱処理の温度を設定することができる。
【０１２５】
同様に、ＨｆおよびＡｌ含有絶縁膜５ａにアルミニウムを含有させたことによるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値の低下の程度は、図４を用いて説明したしきい値調整層８ａの形成厚みまたは図８を用いて説明した熱処理の温度などによって制御することができる。ＨｆおよびＡｌ含有絶縁膜５ａにおけるアルミニウムの含有率が多いほど、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値をより低下させることができるため、しきい値調整層８ａの形成厚みまたは図８を用いて説明した熱処理の温度を高くしてＨｆおよびＡｌ含有絶縁膜５ａにおけるアルミニウムの含有率を高めれば、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値をより低下させることができる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐの所望のしきい値に応じて、しきい値調整層８ａの形成厚みまたは図８を用いて説明した熱処理の温度を設定することができる。
【０１２６】
また、本実施の形態では、しきい値調整層８ａおよびしきい値調整層８ｂを酸素をほとんど含まない部材からなる膜としたことが、主要な特徴の一つとなっている。これについて、図２０〜図２９の比較例の半導体装置の製造工程と図１〜図１７の本実施の形態の製造工程を対比させながら説明する。
【０１２７】
図２０〜図２９は、比較例の半導体装置の製造工程中の要部断面図であり、図２０〜図２９の比較例の半導体装置の製造工程は、本実施の形態とは異なり、ｎＭＩＳ形成領域において酸化ランタンを含むしきい値調整層を形成し、ｐＭＩＳ形成領域において酸化アルミニウムを含むしきい値調整層を形成した場合に対応している。以下では、図２０〜図２９の比較例の半導体装置の製造工程について説明する。
【０１２８】
比較例の半導体装置の製造工程では、本実施の形態の図１および図３と同様の工程を行って、上記図３と同様の構造を得た後、本実施の形態の図４を用いて説明したように酸素をほとんど含まないアルミニウム膜からなるしきい値調整層８ａを形成せずに、代わりに、図２０に示すように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に酸化アルミニウム膜からなるしきい値調整層８１ａを形成する。ただし、比較例では、図２を用いて説明した酸化シリコン膜ＯＸを形成しないものとし、半導体基板１上に直接Ｈｆ含有絶縁膜５を形成する。
【０１２９】
なお、比較例では、図５に示したようなアルミニウム膜成膜装置２５と窒化チタン膜成膜装置２６とが一体となった成膜・熱処理装置２０を用いず、図２０に示す工程では、酸化アルミニウム膜成膜装置によってしきい値調整層８１ａを形成した後、半導体基板１（半導体ウエハ）を酸化アルミニウム膜成膜装置から取出して窒化チタン膜成膜装置内に搬送する。酸化アルミニウム膜成膜装置から取出した際に半導体ウエハは大気にさらされるため、しきい値調整層８１ａが酸化物ではなく、例えばアルミニウム膜によって構成されていても、大気曝露することによってしきい値調整層８１ａは酸化される。
【０１３０】
その後、半導体基板１の主面上に、すなわちしきい値調整層８１ａ上に、窒化金属膜７を形成する。窒化金属膜７は、例えばＴｉＮ（窒化チタン）からなる導電膜である。
【０１３１】
次に、図６に示した工程と同様に、半導体基板１の主面上に、すなわち窒化金属膜７上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、ｐＭＩＳ形成領域１Ａの窒化金属膜７上にレジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ１０１を形成する。その後、フォトレジストパターンＰＲ１０１をエッチングマスクとして用いて、窒化金属膜７およびしきい値調整層８１ａをウェットエッチングすることにより、図２１に示す構造を得る。このウェットエッチング工程によって、ｎＭＩＳ形成領域１Ｂの窒化金属膜７およびしきい値調整層８１ａはエッチングされて除去されるが、ｐＭＩＳ形成領域１Ａの窒化金属膜７およびしきい値調整層８１ａはフォトレジストパターンＰＲ１０１で覆われているので、エッチングされずに残存する。
【０１３２】
次に、図７に示した工程と同様に、フォトレジストパターンＰＲ１０１を除去した後、半導体基板１の主面上に、しきい値調整層８１ｂを形成することで、図２２の構造を得る。ここでは、しきい値調整層８１ｂは、ｎＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。しきい値調整層８１ｂは希土類元素Ｌｎ（特に好ましくはＬａ）を含む酸化膜であるが、ここでは酸化ランタン膜により構成されているものとして説明する。
【０１３３】
次に、図８に示した工程と同様に、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とする。これにより、ｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５およびしきい値調整層８１ｂを反応させ、ｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５およびしきい値調整層８１ａを反応させる。すなわち、この熱処理により、しきい値調整層８１ａを構成するアルミニウムおよびしきい値調整層８１ｂを構成するランタンのそれぞれをｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５に導入（拡散）する。
【０１３４】
ただし、比較例ではｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５上のしきい値調整層８１ａは酸化アルミニウム膜からなり、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５上のしきい値調整層８１ｂは酸化ランタン膜からなるため、この熱処理工程では、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５には、ランタンまたはアルミニウムだけでなく、しきい値調整層８１ａおよび８１ｂから酸素が導入される。これにより、図２２に示すｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５はアルミニウムおよび酸素が導入され、アルミニウムおよび酸素を含むＨｆ含有絶縁膜５１ａとなり、図２２に示すｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５はランタンおよび酸素が導入され、ランタンおよび酸素を含むＨｆ含有絶縁膜５１ｂとなり、図２３に示す構造を得る。
【０１３５】
なお、比較例では、図５に示したようなランタン膜成膜装置２７とアニール装置２８とが一体となった成膜・熱処理装置２０を用いず、図２２に示す工程では、酸化ランタン膜成膜装置によってしきい値調整層８１ｂを形成した後、半導体基板１（半導体ウエハ）を酸化ランタン膜成膜装置から取出して図２３に示す工程で用いるアニール装置内に搬送する。酸化ランタン膜成膜装置から取出した際に半導体ウエハは大気にさらされるため、しきい値調整層８１ｂが酸化物ではなく、例えばランタン膜によって構成されていても、大気曝露することによってしきい値調整層８１ｂは酸化される。
【０１３６】
なお、酸化物ではないランタン膜は酸化ランタン膜に比べて吸湿性が高く、例えば大気にさらされた場合、大気中の水分を吸着して変質する性質を有している。このようにしてランタン膜が変質した場合、ランタン膜の下部に形成されるＨｆ系ゲート絶縁膜の表面に欠陥が生じ、半導体装置の信頼性が低下する可能性がある。このため、この比較例ではしきい値調整層８１ｂの部材として、酸化ランタン膜を用いている。
【０１３７】
次に、図９に示した工程と同様に、図２３を用いて説明した熱処理工程で反応しなかったしきい値調整層８１ｂ（未反応のしきい値調整層８１ｂ）を、ウェットエッチングによって除去し、Ｈｆ含有絶縁膜５１ｂおよび窒化金属膜７が露出されることにより、図２４に示す構造を得る。
【０１３８】
次に、図１０に示した工程と同様に、窒化金属膜７をウェットエッチングによって除去することにより、ｐＭＩＳ形成領域１Ａに形成されていた窒化金属膜７が除去され、図２５に示すように、ｐＭＩＳ形成領域１Ａのしきい値調整層８１ａが露出される。
【０１３９】
ここではｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５１ｂが露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、Ｈｆ含有絶縁膜５１ｂはウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【０１４０】
窒化金属膜７は、本実施の形態のように酸素をほとんど含まない場合よりも、比較例のように酸素を含む場合の方がウェットエッチングによる除去が困難になるため、比較例のように窒化金属膜７に酸素が多く含まれているときは、本実施の形態に比べて長い時間をかけてウェットエッチングを行って窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆ含有絶縁膜５１ｂは、より大きいダメージを受けることになる。
【０１４１】
これに対し、本実施の形態では図８に示すしきい値調整層８ａを酸素をほとんど含まない層とすることにより、しきい値調整層８ａ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、窒化金属膜７内には酸素が導入されていないため、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程においてＨｆおよびＬｎ含有絶縁膜５ｂが受けるエッチングダメージを抑制または防止することができる。
【０１４２】
次に、図２６に示すように、半導体基板１の主面上に、メタルゲート用の金属膜９と、シリコン膜１０とを順に形成してから、このシリコン膜１０および金属膜９の積層膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、ゲート電極ＧＥ１、ＧＥ２を形成する。
【０１４３】
次に、図１３に示した工程と同様に、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域１１ｂを形成する。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域１１ａを形成する。これにより、図２７に示す構造を得る。
【０１４４】
次に、図２８に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３ｄを形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３ｄを形成する。
【０１４５】
次に、図２９に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３ｄの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成する。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３ｄの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。
【０１４６】
イオン注入後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化する。
【０１４７】
このソース・ドレイン領域の活性化のためのアニール処理により、Ｈｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂのそれぞれの下部の半導体基板１の主面に酸化シリコン膜からなる絶縁膜ＯＦが形成される。
【０１４８】
ｎＭＩＳ形成領域１Ｂに形成される絶縁膜ＯＦは、サイドウォール１３ｄを構成し、Ｈｆ含有絶縁膜５１ｂに接する酸化シリコン膜１３ｂ内およびしきい値調整層８１ｂ（図２３参照）内のそれぞれからＨｆ含有絶縁膜５１ｂを介して半導体基板１の上面に拡散した酸素原子と、半導体基板１の上面のシリコンとがアニール処理により化合して形成された酸化シリコン膜である。
【０１４９】
また、ｐＭＩＳ形成領域１Ａに形成される絶縁膜ＯＦは、サイドウォール１３ｄを構成し、Ｈｆ含有絶縁膜５１ａに接する酸化シリコン膜１３ｂ内およびしきい値調整層８１ａ内のそれぞれからＨｆ含有絶縁膜５１ａを介して半導体基板１の上面に拡散した酸素原子と、半導体基板１の上面のシリコンとがアニール処理により化合して形成された酸化シリコン膜である。
【０１５０】
なお、このとき、窒化金属膜７には、窒化金属膜７の表面に接するしきい値調整層８１ａ、８１ｂおよび酸化シリコン膜１３ｂから酸素が導入される。
【０１５１】
以降の工程は、上記図１６、図１７の工程と同様である。
【０１５２】
図２０〜図２９の比較例の半導体装置の製造工程では、次のような課題が生じることが、本発明者らの検討により分かった。
【０１５３】
すなわち、比較例のように、しきい値調整層として酸化膜である酸化ランタンまたは酸化アルミニウムからなる膜を用いた場合、しきい値調整層内の酸素がしきい値調整層の下部の半導体基板の主面に拡散する。しきい値調整層と半導体基板との間に酸化シリコン膜が形成されていたとしても、この酸化シリコン膜を通じて半導体基板の主面に酸素が導入される可能性がある。
【０１５４】
したがって、しきい値調整層から半導体基板の上面に酸素が導入された場合、この酸素と半導体基板を構成するシリコンとが化合物を形成することにより、半導体基板の上面に酸化シリコン膜からなる絶縁膜ＯＦ（図２９参照）が形成される。絶縁膜ＯＦが形成されれば、ゲート絶縁膜を構成する酸化シリコン膜の膜厚が大きくなるため、ゲート絶縁膜全体の酸化膜換算膜厚は高くなり、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなる。
【０１５５】
また、上述したように、絶縁膜ＯＦは、図２に示す酸化シリコン膜ＯＸのように膜厚を精度良く調整して形成することができない。すなわち、絶縁膜ＯＦ（図２９参照）を含むゲート絶縁膜の酸化膜換算膜厚の増加を制御することは困難となるため、ＭＩＳＦＥＴのしきい値電圧にばらつきが生じる。
【０１５６】
また、絶縁膜ＯＦは図２に示す酸化シリコン膜ＯＸのように密度を高く形成することが困難であり、絶縁膜ＯＦ（図２９参照）内には酸化シリコン膜ＯＸよりも多くの欠陥が生じる。このため、ゲート電極と半導体基板との間でリーク電流が発生することを防ぐ効果は、酸化シリコン膜ＯＸが形成されている場合に比べ、酸化シリコン膜ＯＸが形成されず、絶縁膜ＯＦ（図２９参照）が形成されている場合の方が小さい。
【０１５７】
図１６に示すように、ｈｉｇｈ−ｋ膜であるＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂと半導体基板１との間に高密度の酸化シリコン膜ＯＸが形成されている場合、例えＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂが酸素を含んでいても、半導体基板１の上面には酸素が拡散しにくい。これは、酸化シリコン膜ＯＸがＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂから半導体基板１に拡散する酸素の量を低減する働きを有するためである。
【０１５８】
これに対し比較例では、図１９に示すＨｆ含有絶縁膜５が形成される前に図２に示す酸化シリコン膜ＯＸを形成していないため、図２９を用いて説明した熱処理工程において半導体基板１の主面に絶縁膜ＯＦが形成されやすくなっている。
【０１５９】
酸化シリコン膜はｈｉｇｈ−ｋ膜よりも誘電率が低い膜であるので、ゲート絶縁膜の一部として絶縁膜ＯＦのような酸化シリコン膜が形成されている場合は、ゲート絶縁膜がｈｉｇｈ−ｋ膜のみからなる場合に比べて酸化膜換算膜厚の値が高くなる。
【０１６０】
図２０〜図２９に示す比較例の半導体装置の製造工程では、ｐＭＩＳ形成領域１Ａにおいてしきい値調整層８１ａを残す場合について説明したが、図１８および図１９を用いて説明したようにしきい値調整層８１ａが除去されていたとしても、Ｈｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ａの下部に酸素が導入されるため、上述したようにｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなる問題が生じる。
【０１６１】
また、比較例を用いて説明したように、酸素を多く含むしきい値調整層を用いるとしきい値調整層からｈｉｇｈ−ｋ膜に酸素が拡散するが、ゲート電極の側壁に形成されたサイドウォールとｈｉｇｈ−ｋ膜またはしきい値調整層との界面においてサイドウォールを構成する酸化シリコン膜などの酸化膜がｈｉｇｈ−ｋ膜またはしきい値調整層と接している場合、サイドウォールからも酸素がｈｉｇｈ−ｋ膜に導入される。すなわち、図２９に示すように、サイドウォール１３ｄを構成する酸化シリコン膜１３ｂはｈｉｇｈ−ｋ膜であるＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂと直接接しているため、酸化シリコン膜１３ｂ内からＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂ内に酸素が導入され、この酸素によって絶縁膜ＯＦが形成される。
【０１６２】
つまり、酸素を多く含むしきい値調整層を用いた場合、しきい値調整層内の酸素はｈｉｇｈ−ｋ膜を介して半導体基板の上面に導入され、半導体基板の上面のシリコンを酸化させて半導体基板の上面とｈｉｇｈ−ｋ膜との界面に酸化シリコン膜からなる絶縁膜が形成される。この場合、ゲート絶縁膜の酸化膜換算膜厚が大きくなり、ＭＩＳＦＥＴのしきい値が高くなるため、半導体装置の微細化、高速化または低消費電力化が困難になる。
【０１６３】
また、しきい値調整層またはサイドウォールなどから拡散した酸素によって形成される半導体基板の上面とｈｉｇｈ−ｋ膜との界面の絶縁膜は膜厚を制御することが困難であるため、ＭＩＳＦＥＴのしきい値電圧にばらつきが生じ、半導体装置の特性または信頼性に悪影響を与えてしまう。
【０１６４】
それに対して、本実施の形態では、しきい値調整層に酸素をほとんど含まない膜を用いることで、しきい値調整層から半導体基板に酸素が拡散することを防いでいる。すなわち、図７に示すように、ｎＭＩＳ形成領域１Ｂには酸素を含まないランタンを主に含む値調整層８ｂを形成し、ｐＭＩＳ形成領域１Ａには酸素を含まないアルミニウムを主に含むしきい値調整層８ａを形成しているため、しきい値調整層８ａ、８ｂから半導体基板１に酸素が拡散することを防ぐことができる。これにより、半導体基板１上に絶縁膜ＯＦ（図２９参照）が形成されることを防ぎ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧の上昇を防ぐことができる。
【０１６５】
ただし、図４を用いて説明したように、しきい値調整層８ａを形成した後にしきい値調整層８ａ上に窒化金属膜７を形成する工程において、しきい値調整層８ａを形成する装置内から半導体基板１（半導体ウエハ）を取出し、その半導体ウエハを窒化金属膜７を形成する装置内に搬送する際、半導体ウエハが大気にさらされると、大気中の酸素または水分などにより、アルミニウム膜からなるしきい値調整層８ａが酸化するおそれがある。同様に、図７および図８を用いて説明したように、ランタン膜などからなるしきい値調整層８ｂを形成した後に半導体基板１を熱処理する際に、しきい値調整層８ｂを形成する装置から半導体ウエハを取出し、その半導体ウエハをアニール装置に搬送する際に半導体ウエハが大気にさらされる（大気曝露する）と、しきい値調整層８ｂが酸化するおそれがある。
【０１６６】
すなわち、しきい値調整層８ａを形成した後にしきい値調整層８ａ上に窒化金属膜７を形成する際に半導体ウエハが大気曝露すると、しきい値調整層８ａが酸化するため、しきい値調整層８ａに酸素をほとんど含まないアルミニウム膜を用いることで半導体基板１の上面に酸素が導入されることを防ぐ効果が小さくなってしまう。また、しきい値調整層８ｂを形成した後に半導体基板１を熱処理する際に半導体ウエハが大気曝露すると、しきい値調整層８ｂが酸化するため、しきい値調整層８ｂに酸素をほとんど含まないランタン膜などを用いることで半導体基板１の上面に酸素が導入されることを防ぐ効果が小さくなってしまう。
【０１６７】
これに対し、本実施の形態では、しきい値調整層８ａを形成する装置および窒化金属膜７を形成する装置が一体となっており、内部を不活性ガス雰囲気とする製造装置（図５参照）を用いることで、しきい値調整層８ａが大気曝露されることを防いでいる。また、図５に示すように、しきい値調整層８ｂを形成する装置および半導体基板を熱処理するアニール装置が一体となった製造装置を用いることにより、しきい値調整層８ｂが大気曝露されることを防いでいる。これにより、しきい値調整層８ａ、８ｂが酸化されることを防ぐことができる。
【０１６８】
また、上述したように、ランタン膜は酸化ランタン膜に比べて吸湿性が高く、大気曝露した際に水分を吸着して変質し、Ｈｆ系ゲート絶縁膜の表面に欠陥を生じさせてしまう問題があるが、本実施の形態では、図７および図８を用いて説明した成膜工程およびアニール工程において図５に示す成膜・熱処理装置２０を用いることにより、ランタン膜からなるしきい値調整層を大気曝露することを防ぐことができる。したがって、ランタン膜が吸湿することによって半導体装置の信頼性が低下することを防ぐことができる。
【０１６９】
また、本実施の形態では、図１４を用いて説明したように、サイドウォール１３を形成する際、サイドウォール１３を構成する酸化シリコン膜１３ｂが直接しきい値調整層８ａ、ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂに接しないように、酸化シリコン膜１３ｂとゲート電極ＧＥ１との間、および、酸化シリコン膜１３ｂとゲート電極ＧＥ２との間のそれぞれに窒化シリコン膜１３ａを形成している。酸素を含む酸化シリコン膜１３ｂが直接しきい値調整層８ａ、ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂに接しないようにすることにより、酸化シリコン膜１３ｂ内の酸素がしきい値調整層８ａ、ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを介して半導体基板１に拡散することを防いでいる。
【０１７０】
つまり、本実施の形態では、ゲート絶縁膜を構成するｈｉｇｈ−ｋ膜に希土類元素またはアルミニウムを導入してＭＩＳＦＥＴのしきい値を調整する際に、酸素をほとんど含まないしきい値調整層を用いることで、しきい値調整層の下部のｈｉｇｈ−ｋ膜および半導体基板に酸素が拡散されることを防いでいる。これにより、半導体基板の上面およびｈｉｇｈ−ｋ膜の界面に酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、ＭＩＳＦＥＴのゲート絶縁膜の酸化膜換算膜厚が大きくなることを防ぐことができる。
【０１７１】
なお、上述したように、図４に示すしきい値調整層８ａおよび図７に示すしきい値調整層８ｂが含む酸素を３０ａｔｏｍｉｃ％以下としたのは、しきい値調整層８ａ内および８ｂ内の成分の酸素の割合が３０ａｔｏｍｉｃ％以下であれば、しきい値調整層８ａおよび８ｂの下部のｈｉｇｈ−ｋ膜および半導体基板に酸素が拡散されてもＭＩＳＦＥＴの酸化膜換算膜厚は殆ど上昇せず、問題なく半導体装置を使用することができるためである。
【０１７２】
また、サイドウォールを構成する酸化シリコン膜とゲート電極との間に、酸素を含まない絶縁膜（例えば窒化シリコン膜）を形成することにより、サイドウォール内の酸素がｈｉｇｈ−ｋ膜を介して半導体基板に拡散することを防いでいる。
【０１７３】
本実施の形態では、前記絶縁膜の形成によってゲート絶縁膜の酸化膜換算膜厚が大きくなることを防ぐことで、ＭＩＳＦＥＴのしきい値電圧が高くなることを防ぎ、半導体装置の性能を向上させることを可能としている。また、同様に、半導体基板の上面に前記絶縁膜が形成されることを防ぎ、ＭＩＳＦＥＴのしきい値電圧がはらつくことを防ぐことで半導体装置の信頼性を向上させることを可能としている。
【０１７４】
また、図２に示すように、半導体基板の上面に１０００℃程度の熱処理によって密度の高い酸化シリコン膜ＯＸを形成することにより、ゲート電極と半導体基板との間でリーク電流が発生することを防いでいる。なお、酸化シリコン膜ＯＸは、膜厚および密度を容易に制御して形成することができるため、ゲート絶縁膜の一部としてｈｉｇｈ−ｋ膜と半導体基板との間に酸化シリコン膜ＯＸが形成されていてもＭＩＳＦＥＴのしきい値電圧の値をばらつかせることはない。
【０１７５】
酸化シリコン膜ＯＸが形成されていることにより、図１５を用いて説明したソース・ドレイン領域の活性化のための熱処理工程によって、ゲート電極の下部の半導体基板の上面に酸化シリコン膜からなる絶縁膜（図２９に示す絶縁膜ＯＦに相当）が形成されることを防ぐことができる。また、酸化シリコン膜ＯＸが形成されていることにより、酸化シリコン膜ＯＸ上のｈｉｇｈ−ｋ膜内に酸素が導入されていたとしても、ｈｉｇｈ−ｋ膜内の酸素が半導体基板に拡散することを抑制することができる。これは、密度の高い酸化シリコン膜ＯＸが酸素を通しにくい性質を有するためである。
【０１７６】
また、本実施の形態ではしきい値調整層内に酸素を含ませないことにより、しきい値調整層上にハードマスクとして形成される金属膜（図４に示す窒化金属膜７に相当）内に酸素が導入されることを防いでいる。これにより、金属膜内に酸素が導入されている場合に比べ、金属膜はエッチングにより除去しやすくなり、比較的短時間のエッチング処理により除去することができる。このエッチング工程においてゲート絶縁膜となるｈｉｇｈ−ｋ膜が露出している場合、ｈｉｇｈ−ｋ膜はエッチングによってダメージを受けやすいため、エッチング処理はより短時間で行うことが好ましい。
【０１７７】
すなわち、本実施の形態では、図４に示すしきい値調整層８ａを、酸素をほとんど含まないアルミニウム膜により形成することで、窒化金属膜７内に酸素が導入されることを防いでいる。これにより、後の工程で窒化金属膜７を短時間で除去することが可能となるため、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂがウェットエッチングによってダメージを負うことを防ぐことができ、半導体装置の信頼性を向上することができる。
【０１７８】
また、図１７に示すように、ＨｆおよびＡｌ含有絶縁膜５ａと金属膜９との間にアルミニウム膜からなるしきい値調整層８ａを残した場合、例えばＴｉＮからなる金属膜９内にアルミニウムが拡散し、ｐチャネル型ＭＩＳＦＥＴの仕事関数が高くなり、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【０１７９】
ところで、上述したように、図２０〜図２９を用いて説明した比較例と同様にしきい値調整層８１ｂを希土類元素の酸化膜によって構成した場合、ｈｉｇｈ−ｋ膜内および半導体基板内に拡散する酸素の量が多すぎるため、ＣＭＩＳＦＥＴのしきい値電圧が高くなる問題がある。これに対し、本実施の形態ではゲート絶縁膜を構成するｈｉｇｈ−ｋ膜内および半導体基板に酸素が導入されることを防ぐことで、ＣＭＩＳＦＥＴのしきい値電圧が高くなることを防ぎ、半導体装置の性能を高めることができる。
【０１８０】
一方、半導体装置の信頼性をさらに高める目的で、ｈｉｇｈ−ｋ膜（Ｈｆ系ゲート絶縁膜）内には酸素を少量導入することが好ましい。これは、ランタン膜などの酸素を含まない膜からなるＨｆ系ゲート絶縁膜よりも、酸素を含む酸化ランタンを含むＨｆ系ゲート絶縁膜の方が、内部に空孔などの欠陥が形成されにくいという特徴を有しているためである。例えば、酸素を含まないＨｆ系ゲート絶縁膜内に空孔が形成された場合、Ｈｆ系ゲート絶縁膜上に形成されるゲート電極の一部がＨｆ系ゲート絶縁膜の空孔内に充填され、Ｈｆ系ゲート絶縁膜の空孔内のゲート電極の一部を介してゲート電極とＨｆ系ゲート絶縁膜の下部の半導体基板との間でリーク電流が発生するおそれがある。
【０１８１】
これに対し、酸素を含むＨｆ系ゲート絶縁膜は内部に空孔などの欠陥が形成されにくいため、ゲート絶縁膜としての信頼性が高い。したがって、ゲート電極と半導体基板との間においてリーク電流が発生することを防ぎ、半導体装置の信頼性を向上させるためには、Ｈｆ系ゲート絶縁膜内に適度に酸素を導入することが好ましい。しかし、図２０〜図２９を用いて説明した比較例のような、例えば酸化ランタン膜からなるしきい値調整層８１ｂを用いた場合、Ｈｆ系ゲート絶縁膜および半導体基板に拡散する酸素の量が多すぎるため、前述したように半導体基板の上面に酸化シリコンからなる絶縁膜が形成され、半導体装置の信頼性が低下する問題がある。よって、Ｈｆ系ゲート絶縁膜内に少量の酸素を導入するには、しきい値調整膜内に導入される酸素の量を適度に抑制する必要がある。
【０１８２】
Ｈｆ系ゲート絶縁膜内に少量の酸素を導入する方法としては、例えば図７を用いて説明した成膜工程において、例えばランタン膜からなるしきい値調整層８ｂを形成した後、酸素を含む低圧雰囲気においてしきい値調整層８ｂの一部を酸化させた後、図８に示す熱処理工程において用いる成膜・熱処理装置２０（図５参照）内を、酸素を含む低圧雰囲気として半導体基板を加熱する方法がある。これにより、しきい値調整層８ｂ内に形成された酸化ランタン膜から、少量の酸素がＨｆ系ゲート絶縁膜（図８のＨｆおよびＬｎ含有絶縁膜５ｂに対応）内に導入されるため、Ｈｆ系ゲート絶縁膜内に欠陥が形成されることを防ぎ、半導体装置の信頼性を向上させることができる。
【０１８３】
なお、このようにＨｆ系ゲート絶縁膜内に少量の酸素を導入する場合においても、しきい値調整層が酸化する割合を調整するため、図７および図８に示す工程では図５に示すようにランタン膜成膜装置２７およびアニール装置２８が一体となった成膜・熱処理装置２０を用い、製造工程中は成膜・熱処理装置２０内を不活性ガス雰囲気とし、半導体ウエハの搬送時に半導体ウエハが大気曝露しないようにすることが望ましい。
【０１８４】
この工程によって形成された、酸素を少量含むＨｆ系ゲート絶縁膜は、図２０〜図２９に示した比較例におけるＨｆ含有絶縁膜５１ｂに比べて、酸素が導入される量が極めて少ない。このため、Ｈｆ系ゲート絶縁膜内に少量の酸素が導入されていても、比較例を用いて説明した、半導体基板に酸素が導入されることによるＣＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる。
【０１８５】
（実施の形態２）
前記実施の形態１ではｎＭＩＳ形成領域およびｐＭＩＳ形成領域の両方にしきい値調整層を形成する半導体装置の製造方法について説明した。本実施の形態２では、ｐＭＩＳ形成領域にはしきい値調整層を形成せず、ｎＭＩＳ形成領域にのみしきい値調整層を形成する半導体装置の製造方法について説明する。
【０１８６】
図３０〜図３８は、本実施の形態２の製造工程中の半導体装置の要部断面図である。
【０１８７】
本実施の形態の製造工程は、図３を用いて説明したように、Ｈｆ含有絶縁膜５を形成するまでは、前記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、窒化金属膜の形成工程以降について説明する。
【０１８８】
前記実施の形態１の図１〜図３に示す工程と同様の工程を行った後、本実施の形態では、図３０に示すように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に、ハードマスクとして窒化金属膜７を形成する。窒化金属膜７は、例えばＴｉＮ（窒化チタン）からなる膜である。
【０１８９】
なお、ここでは図４に示すしきい値調整層８ａを形成しないので、前記実施の形態１とは違い、しきい値調整層８ａが大気曝露することを防ぐ必要がない。このため、図５に示すように、アルミニウム膜成膜装置２５と窒化チタン膜成膜装置２６とが一体となった成膜・熱処理装置２０を用いる必要はない。
【０１９０】
次に、図３１に示すように、フォトリソグラフィ技術を用いたエッチングにより、ｎＭＩＳ形成領域１Ｂの窒化金属膜７を除去した後、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ｂを形成する。ここでは、しきい値調整層８ｂは、ｎＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。
【０１９１】
しきい値調整層８ｂは、前記実施の形態１と同様に、希土類元素を含有し、特に好ましくはＬａ（ランタン）を含有している。しきい値調整層８ｂは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は、１ｎｍ程度とすることができる。ただし、しきい値調整層８ｂは酸素をほとんど含んでいないことが好ましく、多くても酸素を３０ａｔｏｍｉｃ％しか含まず、主にランタン（Ｌａ）からなる膜であるものとする。すなわち、しきい値調整層８ｂは酸化ランタン（例えばＬａ２Ｏ３）をほとんど含んでいない。
【０１９２】
なお、しきい値調整層８ｂの形成工程では、図５に示すようなランタン膜成膜装置２７およびアニール装置２８を有する成膜・熱処理装置２０を用い、成膜・熱処理装置２０内は不活性ガス雰囲気とする。
【０１９３】
次に、図３２に示すように、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とし、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行うことができる。この熱処理により、ｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５およびしきい値調整層８ｂを反応させる。すなわち、この熱処理により、しきい値調整層８ｂを構成する希土類元素Ｌｎ（特に好ましくはＬａ）をｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５に導入（拡散）する。
【０１９４】
この熱処理工程においては、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ｂの希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）がＨｆ含有絶縁膜５に導入（拡散）される。一方、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂとＨｆ含有絶縁膜５との間に窒化金属膜７が介在しており、しきい値調整層８ｂのＬｎはＨｆ含有絶縁膜５に導入されない。
【０１９５】
この熱処理により、図３２に示すように、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが反応（混合、ミキシング）してＨｆおよびＬｎ含有絶縁膜５ｂが形成される。しきい値調整層８ｂは希土類酸化物層ではなく、そのほとんどが主に希土類元素からなる層であるため、しきい値調整層８ｂからＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。
【０１９６】
なお、この熱処理工程では図５に示すような成膜・熱処理装置２０内のアニール装置２８を用いる。ここでは、図３１に示すようにしきい値調整層８ｂを形成した半導体基板１（半導体ウエハ）を図５に示すランタン膜成膜装置２７内からロボットアーム２３によってアニール装置２８内に搬送し、アニール装置２８によって図３２を用いて説明した熱処理を行う。このとき、成膜・熱処理装置２０内は不活性ガス雰囲気とする。
【０１９７】
次に、図３３に示すように、図８を用いて説明した熱処理工程で反応しなかったしきい値調整層８ｂ（未反応のしきい値調整層８ｂ）を、ウェットエッチングによって除去するした後、窒化金属膜７をウェットエッチングによって除去する。
【０１９８】
ここではｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂが露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、ＨｆおよびＬｎ含有絶縁膜５ｂはウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【０１９９】
窒化金属膜７は、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングによる除去が困難になるため、窒化金属膜７に酸素がより多く含まれているときは、より長い時間をかけてウェットエッチングにより窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆおよびＬｎ含有絶縁膜５ｂは、より大きいダメージを受けることになる。
【０２００】
これに対し、本実施の形態では図３２に示すしきい値調整層８ｂを酸素をほとんど含まない層とすることにより、しきい値調整層８ｂ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程によってＨｆおよびＬｎ含有絶縁膜５ｂが受けるエッチングダメージを抑制または防止することができる。
【０２０１】
次に、図３４に示すように、半導体基板１の主面上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）９およびシリコン膜１０を順次形成する。
【０２０２】
次に、図３５に示すように、シリコン膜１０および金属膜９の積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【０２０３】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、酸化シリコン膜ＯＸ上に形成される。
【０２０４】
続いて、前記実施の形態１と同様にして、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ｂを形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。
【０２０５】
次に、図３６に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残す。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【０２０６】
次に、図３７に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。
【０２０７】
その後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。
【０２０８】
このようにして、図３７に示すような構造が得られ、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０２０９】
この後の工程を、前記実施の形態１の図１６および図１７を用いて説明した工程と同様に行うことによって、図３８に示す本実施の形態の半導体装置が完成する。すなわち、周知のサリサイド技術によってｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成し、半導体基板１の主面上に、プラグ３３を有する絶縁膜（層間絶縁膜）３１を形成した後、周知のシングルダマシン法により第１層目の配線Ｍ１を形成する。
【０２１０】
本実施の形態では、前記実施の形態１と同様に、図３２に示すしきい値調整層８ｂに、酸素をほとんど含まない希土類元素（好ましくはＬａ）からなる膜を用いることにより、ｎＭＩＳ形成領域１Ｂにおいて、しきい値調整層８ｂ内から酸素がＨｆおよびＬｎ含有絶縁膜５ｂ内に拡散し、その酸素がＨｆおよびＬｎ含有絶縁膜５ｂ内から半導体基板１に拡散することを防いでいる。これにより、ゲート電極ＧＥ１の下部の半導体基板１の上面に、膜厚および密度を制御することが困難な酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、この絶縁膜によって図３８に示すｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧が高くなることを防ぐことができる。よって、半導体装置の性能を向上させることができる。また、膜厚にばらつきがある前記絶縁膜が形成されることを防ぐことで、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜の酸化膜換算膜厚にばらつきが生じることを防ぐことができるため、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の値がばらつくことを防ぎ、半導体装置の信頼性を向上させることができる。
【０２１１】
また、酸化シリコン膜ＯＸを形成することで前記絶縁膜が形成されることを防ぎ、ＣＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる。また、ゲート電極ＧＥ１の側壁に形成されたサイドウォール１３を構成する酸化シリコン膜１３ｂとゲート電極ＧＥ１との間に窒化シリコン膜１３ａを介在させることにより、酸化シリコン膜１３ｂ内からＨｆおよびＬｎ含有絶縁膜５ｂ内に酸素が拡散することを防いでいる。これにより、ＨｆおよびＬｎ含有絶縁膜５ｂ内の酸素が半導体基板１の主面に拡散することによって半導体基板１の主面に酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の上昇を抑制することができる。
【０２１２】
また、前記実施の形態１と同様に、図３１を用いて説明したしきい値調整層８ｂの成膜工程および図３２を用いて説明した熱処理工程では、図５に示すような装置であって、内部を不活性ガス雰囲気とする成膜・熱処理装置２０を用いている。このため、半導体ウエハをランタン膜成膜装置２７内からアニール装置２８内に搬送する際に、半導体ウエハが大気曝露することを防ぐことができる。つまり、図３１に示すしきい値調整層８ｂを酸化させずに熱処理を行うことができるため、図３２に示すＨｆおよびＬｎ含有絶縁膜５ｂ内に酸素が拡散することを防ぐことで、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の上昇を抑制することができる。
【０２１３】
（実施の形態３）
前記実施の形態１ではｎＭＩＳ形成領域およびｐＭＩＳ形成領域の両方にしきい値調整層を形成する半導体装置の製造方法について説明した。本実施の形態３では、ｎＭＩＳ形成領域にはしきい値調整層を形成せず、ｐＭＩＳ形成領域にのみしきい値調整層を形成する半導体装置の製造方法について説明する。
【０２１４】
図３９〜図４４は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
【０２１５】
本実施の形態の製造工程は、図６を用いて説明したように、Ｈｆ含有絶縁膜５上にしきい値調整層８ａおよび窒化金属膜７を形成した後、しきい値調整層８ａおよび窒化金属膜７をパターニングするまでは、前記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、しきい値調整層８ａの熱処理工程以降について説明する。
【０２１６】
前記実施の形態１の図１〜図６に示す工程と同様の工程を行った後、本実施の形態では、図３９に示すように、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とし、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行うことができる。この熱処理により、ｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５（図６参照）およびしきい値調整層８ａを反応させる。すなわち、この熱処理により、しきい値調整層８ａを構成するアルミニウムをｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５に導入（拡散）する。
【０２１７】
この熱処理工程においては、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ａのアルミニウムがＨｆ含有絶縁膜５に導入（拡散）される。
【０２１８】
この熱処理により、図３９に示すように、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが反応（混合、ミキシング）してＨｆおよびＡｌ含有絶縁膜５ａが形成される。しきい値調整層８ａは酸化アルミニウム層ではなく、アルミニウムからなる層であるため、しきい値調整層８ａからＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。
【０２１９】
次に、図４０に示すように、窒化金属膜７をウェットエッチングによって除去した後、半導体基板１の主面上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）９およびシリコン膜１０を順次形成する。ここではｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５が露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、Ｈｆ含有絶縁膜５はウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【０２２０】
窒化金属膜７は、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングによる除去が困難になるため、窒化金属膜７に酸素がより多く含まれているときは、より長い時間をかけてウェットエッチングにより窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆ含有絶縁膜５は、より大きいダメージを受けることになる。
【０２２１】
これに対し、本実施の形態では図３９に示すしきい値調整層８ａを酸素をほとんど含まない層とすることにより、しきい値調整層８ａ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程によってｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５が受けるエッチングダメージを抑制または防止することができる。
【０２２２】
次に、図４１に示すように、シリコン膜１０および金属膜９の積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【０２２３】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を介して形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａ上に形成される。
【０２２４】
続いて、前記実施の形態１と同様にして、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ｂを形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。
【０２２５】
次に、図４２に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残す。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【０２２６】
次に、図４３に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。
【０２２７】
その後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。
【０２２８】
このようにして、図４３に示すような構造が得られ、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０２２９】
この後の工程を、前記実施の形態１の図１６および図１７を用いて説明した工程と同様に行うことによって、図４４に示す本実施の形態の半導体装置が完成する。すなわち、周知のサリサイド技術によってｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成し、半導体基板１の主面上に、プラグ３３を有する絶縁膜（層間絶縁膜）３１を形成した後、周知のシングルダマシン法により第１層目の配線Ｍ１を形成する。
【０２３０】
本実施の形態では、前記実施の形態１と同様に、図３９に示すしきい値調整層８ａに、酸素をほとんど含まないアルミニウムからなる膜を用いることにより、ｐＭＩＳ形成領域１Ａにおいて、しきい値調整層８ａ内から酸素がＨｆおよびＡｌ含有絶縁膜５ａ内に拡散し、その酸素がＨｆおよびＡｌ含有絶縁膜５ａ内から半導体基板１に拡散することを防いでいる。これにより、ゲート電極ＧＥ１の下部の半導体基板１の上面に、膜厚および密度を制御することが困難な酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、この絶縁膜によって図４４に示すｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。また、膜厚にばらつきがある前記絶縁膜が形成されることを防ぐことで、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜の酸化膜換算膜厚にばらつきが生じることを防ぐことができる。
【０２３１】
また、酸化シリコン膜ＯＸを形成することで前記絶縁膜が形成されることを防ぎ、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。また、ゲート電極ＧＥ２の側壁に形成されたサイドウォール１３を構成する酸化シリコン膜１３ｂとゲート電極ＧＥ２との間に窒化シリコン膜１３ａを介在させることにより、酸化シリコン膜１３ｂ内からＨｆおよびＡｌ含有絶縁膜５ａ内に酸素が拡散することを防いでいる。これにより、ＨｆおよびＡｌ含有絶縁膜５ａ内の酸素が半導体基板１の主面に拡散することによって半導体基板１の主面に酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。
【０２３２】
また、前記実施の形態１と同様に、ｐＭＩＳ形成領域の半導体基板上にしきい値調整層および窒化金属膜を形成する工程では、図５に示すような、アルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６が一体となった装置であって、内部を不活性ガス雰囲気とする成膜・熱処理装置２０を用いている。このため、半導体ウエハをアルミニウム膜成膜装置２５内から窒化チタン膜成膜装置２６内に搬送する際に、半導体ウエハが大気曝露することを防ぐことができる。したがって、ｐＭＩＳ形成領域のしきい値調整層を酸化させずに前記しきい値調整層上に窒化金属膜を形成することができるため、図３９に示すＨｆおよびＡｌ含有絶縁膜５ａ内に酸素が拡散することを防ぐことで、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。
【０２３３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２３４】
本発明は、ＣＭＩＳＦＥＴのゲート絶縁膜としてｈｉｇｈ−ｋ膜を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０２３５】
１ 半導体基板
１Ａ ｐＭＩＳ形成領域
１Ｂ ｎＭＩＳ形成領域
２ 素子分離領域
２ａ 溝
３ ｐ型ウエル
４ ｎ型ウエル
５ Ｈｆ含有絶縁膜
５ａ ＨｆおよびＡｌ含有絶縁膜
５ｂ ＨｆおよびＬｎ含有絶縁膜
７ 窒化金属膜
８ａ、８ｂ しきい値調整層
９ 金属膜
１０ シリコン膜
１１ａ ｐ−型半導体領域
１１ｂ ｎ−型半導体領域
１２ａ ｐ＋型半導体領域
１２ｂ ｎ＋型半導体領域
１３ サイドウォール
１３ａ 窒化シリコン膜
１３ｂ 酸化シリコン膜
１３ｃ 窒化シリコン膜
１３ｄ サイドウォール
１４ シリサイド層
２０ 成膜・熱処理装置
２１ 自動搬送装置
２２ 保管室
２３ ロボットアーム
２４ 搬送室
２５ アルミニウム膜成膜装置
２６ 窒化チタン膜成膜装置
２７ ランタン膜成膜装置
２８ アニール装置
３１ 絶縁膜
３２ コンタクトホール
３３ プラグ
３４ ストッパ絶縁膜
３５ 絶縁膜
３６ 配線溝
５１ａ Ｈｆ含有絶縁膜
５１ｂ Ｈｆ含有絶縁膜
８１ａ しきい値調整層
８１ｂ しきい値調整層
ＧＥ１、ＧＥ２ ゲート電極
Ｍ１ 配線
ＯＦ 絶縁膜
ＯＸ 酸化シリコン膜
ＰＲ１、ＰＲ１０１ フォトレジストパターン
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、高誘電率ゲート絶縁膜を有するＣＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
また、ＣＭＩＳＦＥＴ（Complementary MISFET）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対してｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対してｐ型不純物を導入する。これにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００４】
しかしながら、近年、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
【０００５】
また、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。このため、ゲート絶縁膜として、酸化シリコン膜より誘電率の高い材料を使用することにより、容量を同じにしても物理的膜厚を増加させることで、リーク電流を低減する技術がある。
【０００６】
特許文献１（米国特許公開２００９／０１５２６３６Ａ１号公報）では、ゲート絶縁膜である高誘電率膜（ｈｉｇｈ−ｋ膜）上に形成するキャップ層の部材にＬａ（ランタン）からなる膜を用いることを示唆している。ただし、ここでは前記キャップ層の材料として、ランタン膜に限らず、ランタンまたはその他の希土類元素の酸化物からなる膜を用いても良いとしている。
【０００７】
また、非特許文献１には、メタルゲート電極と高誘電率ゲート絶縁膜を用いたＣＭＩＳＦＥＴに関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開２００９／０１５２６３６Ａ１号公報
【非特許文献】
【０００９】
【非特許文献１】ティー・カワハラ（T.Kawahara）、外１２名，「アプリケーション オブ ピーブイディー−ランタナムオキサイド ウィズ オングストローム−スケール コントローラビリティ トゥー メタル／キャップ／ハイ−ケー ゲイト スタックス（Application of PVD-LaO with Angstrom-Scale Contorollability to Metal/Cap/High-k Gate Stacks）」，「インターナショナル ワークショップ オン ダイエレクトリック シン フィルムズ フォー フューチャー ユーエルエスアイ デバイシズ：サイエンス アンド テクノロジー（International Workshop on Dielectric Thin Films for Future ULSI Devices: Science and Technology）」，（日本），２００８年，ｐ．３２
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らの検討によれば、次のことが分かった。
【００１１】
メタルゲート電極を用いた場合、ゲート電極の空乏化の問題は解決できるが、ポリシリコンゲート電極を用いた場合に比べて、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧の絶対値が大きくなってしまう。このため、メタルゲート電極を適用する場合には、低しきい値化（しきい値電圧の絶対値の低下）を図ることが望まれる。しかしながら、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとでメタルゲート電極とゲート絶縁膜の材料が同じであれば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの一方の低しきい値化を図ると、他方は逆に高しきい値化してしまう。
【００１２】
このため、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を独立に制御可能とすることが望まれる。そこで、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれのしきい値電圧を独立に制御可能とするために、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とに異なる絶縁材料を選択することが考えられる。
【００１３】
ゲート絶縁膜用の高誘電率膜（ｈｉｇｈ−ｋ膜）として、Ｈｆを含有する高誘電率膜であるＨｆ系ゲート絶縁膜が優れているが、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特に好ましくはランタン）を導入すると、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。一方、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を導入すると、ｐチャネル型ＭＩＳＦＥＴが高しきい値化してしまう。このため、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、ｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜には希土類元素（特にランタン）を導入しないようにする。これにより、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の絶対値を増大させることなく、ｎチャネル型ＭＩＳＦＥＴを低しきい値化することができる。
【００１４】
ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜に希土類元素（特にランタン）を選択的に導入し、かつｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜には希土類元素（特にランタン）を導入しないようにする手法としては、次のプロセスが考えられる。
【００１５】
ＨｆＳｉＯＮ膜などのＨｆ系ゲート絶縁膜を、例えば単結晶シリコンからなる半導体基板の主面全面に形成し、このＨｆ系ゲート絶縁膜の全面上にしきい値調整層として酸化ランタン（例えばＬａ２Ｏ３）膜を形成し、この酸化ランタン膜上にフォトレジスト膜を形成する。続いて、このフォトレジスト膜をエッチングマスクとしたエッチングにより、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の酸化ランタン膜を選択的に除去してから、フォトレジスト膜を除去する。続いて、半導体基板を熱処理することにより、ｎチャネル型ＭＩＳＦＥＴ形成予定領域のＨｆ系ゲート絶縁膜内にランタンを導入することができる。その後、Ｈｆ系ゲート絶縁膜内と反応しなかった酸化ランタン膜を除去する。
【００１６】
このとき、ｐチャネル型ＭＩＳＦＥＴ形成予定領域には酸化ランタン膜は形成されていないため、ｐチャネル型ＭＩＳＦＥＴ形成予定領域のＨｆ系ゲート絶縁膜にはランタンは導入されない。これにより、ｎチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にランタンを選択的に導入し、かつｐチャネル型ＭＩＳＦＥＴにおけるＨｆ系ゲート絶縁膜にはランタンを導入しないようにすることができる。
【００１７】
しかしながら、このプロセスには、次のような問題があることが、本発明者らの検討により分かった。すなわち、Ｈｆ系ゲート絶縁膜用の高誘電率膜に例えばランタンを導入するために、Ｈｆ系ゲート絶縁膜上に酸化ランタン膜を形成して熱処理を行うと、ランタンのみでなく、酸化ランタン膜内の酸素（Ｏ）もＨｆ系ゲート絶縁膜に導入される。Ｈｆ系ゲート絶縁膜に酸素が過剰に導入された場合、Ｈｆ系ゲート絶縁膜を通じてＨｆ系ゲート絶縁膜の下部の半導体基板にも酸素が導入される。酸素が導入された半導体基板の主面には酸化シリコンからなる絶縁膜が形成されるため、Ｈｆ系ゲート絶縁膜上のメタルゲート電極と半導体基板との間には、半導体基板の主面に酸素が導入されて形成された絶縁膜とＨｆ系ゲート絶縁膜とからなるゲート絶縁膜が形成される。
【００１８】
半導体基板とＨｆ系ゲート絶縁膜との間には、Ｈｆ系ゲート絶縁膜を形成する前に形成した酸化シリコンからなる第１の絶縁膜が設けられることも考えられる。この場合にも、酸化ランタン膜から酸素が導入されたＨｆ系ゲート絶縁膜から第１の絶縁膜を介して半導体基板の主面に酸素が導入されれば、半導体基板の主面に酸化シリコンからなる第２の絶縁膜が形成されるため、第１の絶縁膜と第２の絶縁膜とからなり、第１の絶縁膜よりも膜厚が厚い絶縁膜がゲート絶縁膜を構成することになる。
【００１９】
このように、Ｈｆ系ゲート絶縁膜上に酸化ランタン膜を形成した場合、半導体基板の上面に酸化シリコン膜が形成されるため、ゲート絶縁膜の酸化膜換算膜厚が大きくなる問題がある。
【００２０】
また、ｎチャネル型ＭＩＳＦＥＴと同様にｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減する方法として、ｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜上に酸化アルミニウム膜を形成した後に熱処理を行うことで、Ｈｆ系ゲート絶縁膜内にアルミニウムを導入する方法が考えられる。なお、このときｎチャネル型ＭＩＳＦＥＴ形成予定領域では、Ｈｆ系ゲート絶縁膜内にアルミニウムが導入されないようにする必要がある。
【００２１】
しかし、前述した酸化ランタン膜を用いたｎチャネル型ＭＩＳＦＥＴのしきい値調整方法と同様に、酸化アルミニウム膜を用いてｐチャネル型ＭＩＳＦＥＴのＨｆ系ゲート絶縁膜にアルミニウムを導入しようとすると、酸化アルミニウム膜内の酸素がＨｆ系ゲート絶縁膜および半導体基板の上面に導入され、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜の酸化膜換算膜厚が高くなる問題がある。
【００２２】
すなわち、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減する際には、Ｈｆ系ゲート絶縁膜内に、しきい値調整層から酸素が導入されることを防ぐことが重要である。また、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減する際には、Ｈｆ系ゲート絶縁膜内にしきい値調整層から酸素が導入されることを防ぐことが重要である。
【００２３】
本発明の目的は、高誘電率ゲート絶縁膜に酸素が導入されることに起因するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの酸化膜換算膜厚の上昇を防ぐことにある。
【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２５】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２６】
本発明の好ましい一実施の形態である半導体装置の製造方法は、
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１絶縁膜上にアルミニウム膜を形成する工程と、
（ｃ）前記第１領域および前記第２領域に形成された前記アルミニウム膜上にキャップ膜を形成する工程と、
（ｄ）前記第２領域の前記キャップ膜および前記アルミニウム膜を除去し、前記第１領域の前記キャップ膜および前記アルミニウム膜を残す工程と、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１絶縁膜上および前記第１領域の前記キャップ膜上に希土類元素からなる第１金属膜を形成する工程と、
（ｆ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記アルミニウム膜と反応させて前記第１領域に第２絶縁膜を形成し、前記第２領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第２領域に第３絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記（ｆ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｈ）前記（ｇ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｉ）前記（ｈ）工程後、前記第１領域の前記第２絶縁膜上および前記第２領域の前記第３絶縁膜上に、第２金属膜を形成する工程と、
（ｊ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｋ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｌ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｍ）前記（ｋ）工程および前記（ｌ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程とを有するものである。
【発明の効果】
【００２７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２８】
上記した本発明の好ましい一実施の形態によれば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図２】図１に続く半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程で用いる製造装置の平面図である。
【図６】図４に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１０に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】比較例として示す半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す断面図である。
【図３６】図３５に続く半導体装置の製造方法を示す断面図である。
【図３７】図３６に続く半導体装置の製造方法を示す断面図である。
【図３８】図３７に続く半導体装置の製造方法を示す断面図である。
【図３９】本発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図４０】図３９に続く半導体装置の製造方法を示す断面図である。
【図４１】図４０に続く半導体装置の製造方法を示す断面図である。
【図４２】図４１に続く半導体装置の製造方法を示す断面図である。
【図４３】図４２に続く半導体装置の製造方法を示す断面図である。
【図４４】図４３に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００３１】
（実施の形態１）
本実施の形態の半導体装置の製造工程を図面を参照して説明する。
【００３２】
図１〜図４および図６〜図１９は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。また、図５は本発明の一実施の形態である半導体装置の製造工程で用いる製造装置の平面図である。
【００３３】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成される領域であるｎＭＩＳ形成領域１Ｂと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ形成領域１Ａとを有している。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００３４】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎＭＩＳ形成領域１Ｂ）にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐＭＩＳ形成領域１Ａ）にｎ型ウエル４を形成する。このとき、ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。また、ｐ型ウエル３およびｎ型ウエル４の形成前または形成後に、半導体基板１の上層部に対して、後で形成されるＭＩＳＦＥＴのしきい値調整用のイオン注入（いわゆるチャネルドープイオン注入）を必要に応じて行なうこともできる。
【００３５】
次に、図２に示すように、例えばランプ式の加熱チャンバなどを用いた熱酸化法またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法等により、１０００℃程度の熱処理で半導体基板１の表面に酸化シリコン膜ＯＸを形成する。図２においては、熱酸化法により半導体基板１の表面に酸化シリコン膜ＯＸを形成している場合を示している。図示はしないが、ＣＶＤ法を用いて酸化シリコン膜ＯＸを形成した場合、素子分離領域２の上にも酸化シリコン膜ＯＸが形成される。
【００３６】
次に、図３に示すように、半導体基板１の表面（すなわち酸化シリコン膜ＯＸの表面）上に、ゲート絶縁膜用のＨｆ含有絶縁膜５を形成する。Ｈｆ含有絶縁膜５は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１Ａの両方に形成される。
【００３７】
Ｈｆ含有絶縁膜５は、Ｈｆを含有する絶縁膜であり、Ｈｆ（ハフニウム）を含有する絶縁材料からなり、好ましくはＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）またはＨｆＯ膜（酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはＨｆＯ２膜）とすることができる。従って、Ｈｆ含有絶縁膜５は、ハフニウム（Ｈｆ）に加えて、更に酸素（Ｏ）も含有していることが好ましい。なお、ＨｆＳｉＯＮ膜は、ハフニウム（Ｈｆ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯＮ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜であり、ＨｆＯ膜は、ハフニウム（Ｈｆ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００３８】
Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＳｉＯ膜を窒化してＨｆＳｉＯＮ膜にする）ことによって、ＨｆＳｉＯＮ膜を形成することができる。
【００３９】
Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合には、ＡＬＤ法またはＣＶＤ法を用いてまずＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積してから、このＨｆＯ膜をプラズマ窒化処理のような窒化処理によって窒化する（すなわちＨｆＯ膜をＨｆＯＮ膜にする）ことによって、ＨｆＯＮ膜を形成することができる。
【００４０】
Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合には、ＡＬＤ法またはＣＶＤ法を用いてＨｆＯ膜（代表的にはＨｆＯ２膜）を堆積すればよく、窒化処理を行う必要はない。
【００４１】
また、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に直接的にＨｆ含有絶縁膜５を形成することもできるが、ここでは、Ｈｆ含有絶縁膜５を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜ＯＸ（図２参照）を界面層として形成しておき、この酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を形成している。この酸化シリコン膜ＯＸを形成する理由は、ゲート絶縁膜と半導体基板の界面をＳｉＯ２／Ｓｉ構造にすることで、これまでのＳｉＯ２ゲート絶縁膜（酸化シリコンからなるゲート絶縁膜）と同等にゲート絶縁膜内のトラップなどの欠陥数を減らして、駆動能力や信頼性を向上させるためである。
【００４２】
すなわち、Ｈｆ含有絶縁膜は膜内に空孔が形成されやすいため、半導体基板とゲート電極との間の絶縁膜としてＨｆ含有絶縁膜のみが形成されている場合、Ｈｆ含有絶縁膜内の空孔内に形成されたゲート電極の一部などを介してゲート電極と半導体基板の間にリーク電流が発生しやすい問題がある。これに対し、Ｈｆ含有絶縁膜と半導体基板との間に酸化シリコン膜を形成することで、ゲート電極と半導体基板との間でのリーク電流の発生を防ぐことができ、半導体装置の信頼性を向上することができる。なお、リーク電流の発生を防ぐ観点から、図２に示す酸化シリコン膜ＯＸは１０００℃程度の熱酸化によって密度が高い状態で形成し、空孔の発生を防ぐことが好ましい。
【００４３】
次に、図４に示すように、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ａを形成する。しきい値調整層８ａは、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５上に形成される。
【００４４】
しきい値調整層８ａは、ｐＭＩＳ形成領域１Ａに形成するｐチャネル型ＭＩＳＦＥＴ（後述のｐチャネル型ＭＩＳＦＥＴＱｐに対応）のしきい値の絶対値を低下させるために、そのｐチャネル型ＭＩＳＦＥＴ（後述のｐチャネル型ＭＩＳＦＥＴＱｐ）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわちＡｌ（アルミニウム）を含有している。ただし、しきい値調整層８ａは酸素をほとんど含んでいないことが好ましく、多くても酸素を３０ａｔｏｍｉｃ％以下しか含まず、主にアルミニウムからなる膜であるものとする。すなわち、しきい値調整層８ａは酸化アルミニウム（例えばＡｌ２Ｏ３）をほとんど含んでいない。しきい値調整層８ａは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は、１ｎｍ程度とすることができる。
【００４５】
その後、半導体基板１の主面上に、すなわちしきい値調整層８ａ上に、ハードマスクとして窒化金属膜７を形成する。窒化金属膜７は、半導体基板１の主面全面に形成されるため、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１Ａのしきい値調整層８ａ上に形成される。窒化金属膜７は、アルミニウム膜からなるしきい値調整層８ａが大気中の酸素などに触れることを防ぎ、しきい値調整層８ａが酸化することを防ぐ働きを有するキャップ膜（酸化防止膜）である。窒化金属膜７は、好ましくは窒化チタン（ＴｉＮ）膜、窒化ハフニウム（ＨｆＮ）膜または窒化ジルコニウム（ＺｒＮ）膜であり、その中でも特に好ましいのは窒化チタン（ＴｉＮ）膜である。窒化金属膜７は、スパッタリング法などを用いて形成することができる。
【００４６】
このとき、しきい値調整層８ａおよび窒化金属膜７は、図５に示す装置を用いて形成する。図５はアルミニウム膜、窒化チタン膜およびランタン膜のそれぞれの成膜装置と、半導体ウエハ（半導体基板）を熱処理するアニール装置とが一体となった成膜・熱処理装置２０を示す平面図である。成膜・熱処理装置２０は、半導体基板（半導体ウエハ）を成膜・熱処理装置２０内に搬送する自動搬送装置２１と、自動搬送装置２１によって成膜・熱処理装置２０内に搬送された半導体ウエハを一時的に待機させる保管室２２と、保管室２２と一体になっている搬送室２４とを有している。搬送室２４には、半導体ウエハを内部に配置して半導体ウエハの主面に成膜するアルミニウム膜成膜装置２５、窒化チタン膜成膜装置２６およびランタン膜成膜装置２７と、半導体ウエハを内部に配置して半導体ウエハを熱処理するアニール装置２８とがそれぞれ接続されている。搬送室２４内には、成膜・熱処理装置２０内において半導体ウエハを搬送するためのロボットアーム２３が配置されている。なお、ロボットアーム２３は搬送室２４内に設けられているが、図５では、図面をわかりやすくするために搬送室２４の一部を透過させ、ロボットアーム２３を図示している。
【００４７】
図４を用いて説明した成膜工程では、まず図５に示す自動搬送装置２１および保管室２２を除く成膜・熱処理装置２０内を真空排気し、成膜・熱処理装置２０の内部を不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）とする。
【００４８】
次に、図３に示す半導体基板（半導体ウエハ）１を図５に示す自動搬送装置２１によって保管室２２内に搬送した後、保管室２２と自動搬送装置２１との間を閉ざし、保管室２２内に外気が流入しないように密閉する。続いて、保管室２２内を真空排気した後、ロボットアーム２３によって保管室２２内の半導体ウエハをアルミニウム膜成膜装置２５内に搬送する。
【００４９】
次に、アルミニウム膜成膜装置２５によって図４に示す半導体基板１の主面にしきい値調整層８ａを形成した後、図５に示すロボットアーム２３によってアルミニウム膜成膜装置２５内の半導体ウエハを窒化チタン膜成膜装置２６内に搬送する。
【００５０】
次に、窒化チタン膜成膜装置２６によって図４に示す半導体基板１の主面に窒化金属膜７を形成した後、図５に示すロボットアーム２３によって窒化チタン膜成膜装置２６内の半導体ウエハを保管室２２内に搬送し、保管室２２と搬送室２４との間の隔壁を閉じる。その後、保管室２２内の雰囲気を大気と同じ雰囲気とし、自動搬送装置２１を用いて保管室２２内の半導体ウエハを成膜・熱処理装置２０内から取り出すことにより、図４を用いて説明したしきい値調整層８ａおよび窒化金属膜７の成膜工程が完了する。
【００５１】
この工程において、しきい値調整層８ａが形成された半導体ウエハは、アルミニウム膜成膜装置２５内から取り出された後、窒素雰囲気の搬送室２４を通って窒化チタン膜成膜装置２６内に搬送されるため、成膜・熱処理装置２０の外の大気にさらされることなく連続してしきい値調整層８ａおよび窒化金属膜７を形成することができる。アルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６が搬送室２４を介して一体になっておらず、独立した個々の装置である場合、アルミニウム膜成膜装置２５内から窒化チタン膜成膜装置２６内に搬送される過程で半導体ウエハは大気曝露し、窒化金属膜７が形成される前のしきい値調整層８ａは大気中の酸素または水分などと反応して酸化する。しかし、ここではアルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６を備えた成膜・熱処理装置２０を用いるため、窒化金属膜７が形成される前のしきい値調整層８ａが大気曝露することがなく、しきい値調整層８ａ内に大気から酸素が導入されることを防ぐことができる。
【００５２】
なお、ここではランタン膜成膜装置２７およびアニール装置２８は用いていないため、成膜・熱処理装置２０はランタン膜成膜装置２７およびアニール装置２８を有していなくても構わない。その場合、図７および図８を用いて後述するしきい値調整層８ｂの形成工程および半導体基板１の熱処理工程では、図５に示すようにランタン膜成膜装置２７およびアニール装置２８を有する成膜・熱処理装置２０を用いる。
【００５３】
また、成膜・熱処理装置２０はアルミニウム膜成膜装置２５、窒化チタン膜成膜装置２６およびランタン膜成膜装置２７を有しているが、それらの装置の代わりに、成膜する膜種によって別の材料からなる膜を成膜する装置を適宜配置しても構わない。例えば、後述するしきい値調整層８ｂをイットリウム（Ｙ）により構成する場合、図５に示すランタン膜成膜装置２７をイットリウム膜成膜装置としても良い。
【００５４】
次に、図６に示すように、半導体基板１の主面上に、すなわち窒化金属膜７上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、レジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ１を形成する。
【００５５】
フォトレジストパターンＰＲ１は、ｐＭＩＳ形成領域１Ａの窒化金属膜７上には形成されるが、ｎＭＩＳ形成領域１Ｂには形成されない。このため、ｐＭＩＳ形成領域１Ａの窒化金属膜７はフォトレジストパターンＰＲ１で覆われているが、ｎＭＩＳ形成領域１Ｂの窒化金属膜７はフォトレジストパターンＰＲ１で覆われずに露出した状態となる。
【００５６】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、窒化金属膜７およびしきい値調整層８ａをウェットエッチングする。このウェットエッチング工程によって、ｎＭＩＳ形成領域１Ｂの窒化金属膜７およびしきい値調整層８ａはエッチングされて除去されるが、ｐＭＩＳ形成領域１Ａの窒化金属膜７およびしきい値調整層８ａはフォトレジストパターンＰＲ１で覆われているので、エッチングされずに残存する。これにより、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５は露出されるが、ｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５およびしきい値調整層８ａは、窒化金属膜７で覆われた状態（すなわち露出していない状態）が維持される。
【００５７】
次に、図７に示すように、フォトレジストパターンＰＲ１を除去した後、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ｂを形成する。図６を用いて説明したウェットエッチング工程でｎＭＩＳ形成領域１Ｂの窒化金属膜７を除去しかつｐＭＩＳ形成領域１Ａの窒化金属膜７を残していたので、ここでは、しきい値調整層８ｂは、ｎＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。このため、ｎＭＩＳ形成領域１Ｂではしきい値調整層８ｂとＨｆ含有絶縁膜５とが接触しているが、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とは、間にしきい値調整層８ａおよび窒化金属膜７が介在するため接触していない構造となる。
【００５８】
しきい値調整層８ｂは、ｎＭＩＳ形成領域１Ｂに形成するｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎに対応）のしきい値の絶対値を低下させるために、そのｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎ）のＨｆ系ゲート絶縁膜に導入すべき金属元素（第１金属元素）、すなわち希土類元素（特に好ましくはＬａ）を含有している。
【００５９】
従って、しきい値調整層８ｂは、希土類元素を含有し、特に好ましくはＬａ（ランタン）を含有している。しきい値調整層８ｂは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は、１ｎｍ程度とすることができる。ただし、しきい値調整層８ｂは酸素をほとんど含んでいないことが好ましく、多くても酸素を３０ａｔｏｍｉｃ％以下しか含まず、主にランタン（Ｌａ）からなる膜であるものとする。すなわち、しきい値調整層８ｂは酸化ランタン（例えばＬａ２Ｏ３）をほとんど含んでいない。
【００６０】
なお、本願において、希土類または希土類元素とは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのランタノイドに、スカンジウム（Ｓｃ）およびイットリウム（Ｙ）を加えたものを言うものとする。ただし、例えばイットリウムよりはランタンの方が誘電率が高く、高誘電率膜（ｈｉｇｈ−ｋ膜）の材料として適しているため、本実施の形態においてしきい値調整層８ｂを構成する元素は、好ましくはランタンであるものとする。
【００６１】
以下では、しきい値調整層８ｂが含有する希土類元素をＬｎと表記するものとする。また、Ｈｆを含有するゲート絶縁膜をＨｆ系ゲート絶縁膜と称するものとする。また、上述したように、しきい値調整層８ｂは酸素をほとんど含んでいない。これはしきい値調整層８ｂの部材がＬａ以外の希土類元素であっても同様であり、しきい値調整層８ｂを構成する部材は酸化物をほとんど含んでいないものとする。
【００６２】
また、しきい値調整層８ｂの形成工程では図５に示すような、ランタン膜成膜装置２７およびアニール装置２８を有する成膜・熱処理装置２０を用いる。ここでは、図４の成膜工程において述べたように図６に示す半導体基板１（半導体ウエハ）を図５に示す保管室２２に搬送した後、ロボットアーム２３によって保管室２２内の半導体ウエハをランタン膜成膜装置２７内に搬送し、ランタン膜成膜装置２７によって図７に示すしきい値調整層８ｂを形成する。このとき、成膜・熱処理装置２０内は不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）であるものとする。
【００６３】
次に、図８に示すように、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とし、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行うことができる。この熱処理により、ｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５およびしきい値調整層８ｂを反応させ、ｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５およびしきい値調整層８ａを反応させる。すなわち、この熱処理により、しきい値調整層８ａを構成するアルミニウムおよびしきい値調整層８ｂを構成する希土類元素Ｌｎ（特に好ましくはＬａ）のそれぞれをｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５に導入（拡散）する。
【００６４】
この熱処理工程においては、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ｂの希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）がＨｆ含有絶縁膜５に導入（拡散）される。一方、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ａのＡｌがＨｆ含有絶縁膜５に導入（拡散）される。
【００６５】
この熱処理により、図８に示すように、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＬｎ含有絶縁膜５ｂ」が形成される。すなわち、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂの希土類元素（特に好ましくはＬａ）がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＬｎ含有絶縁膜５ｂとなる。ここで、しきい値調整層８ｂが含有する希土類元素をＬｎと表記しており、例えば、しきい値調整層８ｂがランタン層の場合は、Ｌｎ＝Ｌａであり、しきい値調整層８ｂがイットリウム層の場合は、Ｌｎ＝Ｙである。
【００６６】
ＨｆおよびＬｎ含有絶縁膜５ｂは、Ｈｆ（ハフニウム）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とを含有する絶縁材料からなり、ＨｆおよびＬｎ含有絶縁膜５ｂが含有する希土類元素Ｌｎは、しきい値調整層８ｂが含有していた希土類元素Ｌｎと同じである。従って、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＨｆおよびＬｎ含有絶縁膜５ｂはＨｆＬｎＳｉＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＳｉＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合は、ＨｆおよびＬｎ含有絶縁膜５ｂは、ＨｆＬｎＯＮ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯＮ膜）である。Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、ＨｆおよびＬｎ含有絶縁膜５ｂは、ＨｆＬｎＯ膜（Ｌｎ＝Ｌａの場合はＨｆＬａＯ膜）である。
【００６７】
なお、ＨｆＬｎＳｉＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯＮ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＬｎＯ膜は、ハフニウム（Ｈｆ）と希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００６８】
ただし、しきい値調整層８ｂは、上述のように希土類酸化物層ではなく、主に希土類元素からなる層であるため、しきい値調整層８ｂからはＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。
【００６９】
一方、ｐＭＩＳ形成領域１Ａでは、図８に示すように、しきい値調整層８ａとＨｆ含有絶縁膜５とが反応（混合、ミキシング）して「ＨｆおよびＡｌ含有絶縁膜５ａ」が形成される。すなわち、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａのＡｌ元素がＨｆ含有絶縁膜５に導入されて、Ｈｆ含有絶縁膜５がＨｆおよびＡｌ含有絶縁膜５ａとなる。
【００７０】
ＨｆおよびＡｌ含有絶縁膜５ａは、Ｈｆ（ハフニウム）とＡｌ（アルミニウム）とを含有する絶縁材料からなる。従って、Ｈｆ含有絶縁膜５がＨｆＳｉＯＮ膜の場合には、ＨｆおよびＡｌ含有絶縁膜５ａはＨｆＡｌＳｉＯＮ膜である。Ｈｆ含有絶縁膜５がＨｆＯＮ膜の場合は、ＨｆおよびＡｌ含有絶縁膜５ａは、ＨｆＡｌＯＮ膜である。Ｈｆ含有絶縁膜５がＨｆＯ膜（代表的にはＨｆＯ２膜）の場合は、ＨｆおよびＡｌ含有絶縁膜５ａは、ＨｆＡｌＯ膜である。
【００７１】
このとき、ｐＭＩＳ形成領域１Ａでは、窒化金属膜７上のしきい値調整層８ｂ内から希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）が拡散することにより、窒化金属膜７の上面に希土類元素Ｌｎが導入される。同様に、ｐＭＩＳ形成領域１Ａでは、窒化金属膜７の下部のしきい値調整層８ａ内からＡｌ（アルミニウム）が拡散することにより、窒化金属膜７の下面にＡｌ（アルミニウム）が導入される。
【００７２】
なお、ＨｆＡｌＳｉＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）とケイ素（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＡｌＯＮ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）と窒素（Ｎ）とで構成された絶縁材料膜である。ＨｆＡｌＯ膜は、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）と酸素（Ｏ）とで構成された絶縁材料膜である。
【００７３】
ただし、しきい値調整層８ａは、上述のように主に酸化アルミニウム層からなる層ではなく、主にＡｌ元素からなる層であるため、しきい値調整層８ａからはＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。また、しきい値調整層８ａおよび８ｂは酸素をほとんど含まないため、窒化金属膜７にはしきい値調整層８ａおよび８ｂから酸素が導入されることはほとんどない。
【００７４】
また、図２を用いて説明したように、Ｈｆ含有絶縁膜５（図３参照）を形成する前に、半導体基板１（ｐ型ウエル３およびｎ型ウエル４）の表面（シリコン面）上に、薄い酸化シリコン膜ＯＸを界面層として形成し、酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を形成した場合には、図８を用いて説明した熱処理時には、Ｈｆ含有絶縁膜５と下部の酸化シリコン膜ＯＸとの反応を抑制して、界面層としての酸化シリコン膜ＯＸを残存させることが好ましい。すなわち、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂと半導体基板１（ｐ型ウエル３）との間の界面層として酸化シリコン膜ＯＸを残存させ、またｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａと半導体基板１（ｎ型ウエル４）との間の界面層として酸化シリコン膜ＯＸを残存させることが好ましい。これにより、駆動力や信頼性の劣化を抑制した良好なデバイスを作製することができる。
【００７５】
なお、図８を用いて説明した熱処理工程では図５に示すような成膜・熱処理装置２０内のアニール装置２８を用いる。ここでは、図７に示すようにしきい値調整層８ｂを形成した半導体基板１（半導体ウエハ）を図５に示すランタン膜成膜装置２７内からロボットアーム２３によってアニール装置２８内に搬送し、アニール装置２８によって図８を用いて説明した熱処理を行う。このとき、半導体ウエハは不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）の搬送室２４内を通ってランタン膜成膜装置２７内からアニール装置２８内に搬送されるため、ランタン膜成膜装置２７内からアニール装置２８内に搬送される間に大気にさらされることがない。したがって、図７において形成されたしきい値調整層８ｂは、大気曝露せずにアニール装置内に搬送されて熱処理されるため、大気中の酸素または水分などによって酸化することがない。
【００７６】
なお、図７および図８で説明した工程ではアルミニウム膜および窒化金属膜を形成する工程は無いため、図７および図８で用いた成膜・熱処理装置２０は、アルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６を有していなくても構わない。
【００７７】
次に、図９に示すように、図８を用いて説明した熱処理工程で反応しなかったしきい値調整層８ｂ（未反応のしきい値調整層８ｂ）を、ウェットエッチングによって除去する。
【００７８】
このウェットエッチング工程によって、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂが除去されて窒化金属膜７が露出し、ｎＭＩＳ形成領域１Ｂでは、図８を用いて説明した熱処理でＨｆ含有絶縁膜５と反応しきれなかったしきい値調整層８ｂが除去されてＨｆおよびＬｎ含有絶縁膜５ｂが露出される。しきい値調整層８ｂの形成時の膜厚によっては、図８を用いて説明した熱処理時に、ｎＭＩＳ形成領域１Ｂのしきい値調整層８ｂの全厚み分がＨｆ含有絶縁膜５と反応する場合もあるが、この場合も、図９を用いて説明するしきい値調整層８ｂのウェットエッチング工程後には、ｐＭＩＳ形成領域１Ａでは窒化金属膜７が露出し、ｎＭＩＳ形成領域１ＢではＨｆおよびＬｎ含有絶縁膜５ｂが露出された状態となる。
【００７９】
次に、図１０に示すように、窒化金属膜７をウェットエッチングによって除去することにより、ｐＭＩＳ形成領域１Ａに形成されていた窒化金属膜７が除去され、ｐＭＩＳ形成領域１Ａのしきい値調整層８ａが露出される。
【００８０】
ここではｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂが露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、ＨｆおよびＬｎ含有絶縁膜５ｂはウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【００８１】
窒化金属膜７は、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングによる除去が困難になるため、窒化金属膜７に酸素がより多く含まれているときは、より長い時間をかけてウェットエッチングにより窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆおよびＬｎ含有絶縁膜５ｂは、より大きいダメージを受けることになる。
【００８２】
これに対し、本実施の形態では図８に示すしきい値調整層８ａおよびしきい値調整層８ｂを酸素をほとんど含まない層とすることにより、しきい値調整層８ａおよびしきい値調整層８ｂ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、窒化金属膜７内には酸素がほとんど導入されていないため、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程においてＨｆおよびＬｎ含有絶縁膜５ｂが受けるエッチングダメージを抑制または防止することができる。窒化金属膜７のウェットエッチング工程後には、図１０に示すように、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂおよびｐＭＩＳ形成領域１Ａのしきい値調整層８ａの両者が露出された状態となる。
【００８３】
次に、図１１に示すように、半導体基板１の主面上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）９を形成する。このとき、ｎＭＩＳ形成領域１Ｂでは、ＨｆおよびＬｎ含有絶縁膜５ｂ上に金属膜９が形成され、ｐＭＩＳ形成領域１Ａでは、ＨｆおよびＡｌ含有絶縁膜５ａ上にしきい値調整層８ａを介して金属膜９が形成される。金属膜９は、好ましくは窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜であり、最も好ましくは、窒化チタン（ＴｉＮ）膜である。金属膜９は、例えばスパッタリング法などにより形成することができる。
【００８４】
なお、本願において、金属膜（金属層）とは、金属伝導を示す導電膜（導電層）を言い、単体の金属膜や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜９は、金属伝導を示す導電膜であり、好ましくは上述のように窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜または炭化タンタル（ＴａＣ）膜である。
【００８５】
次に、半導体基板１の主面上に、すなわち金属膜９上に、シリコン膜１０を形成する。シリコン膜１０は、多結晶シリコン膜または非晶質シリコン膜とすることができるが、成膜時には非晶質シリコン膜であった場合でも、成膜後の熱処理（例えばソース・ドレイン用に導入した不純物の活性化アニール）で多結晶シリコン膜となる。
【００８６】
ここで形成する金属膜９の厚みを厚くすることでシリコン膜１０の形成工程を省略する（すなわちゲート電極をシリコン膜１０無しの金属膜９で形成する）ことも可能であるが、金属膜９上にシリコン膜１０を形成する（すなわちゲート電極を金属膜９とその上のシリコン膜１０との積層膜で形成する）方が、より好ましい。その理由は、金属膜９の厚みが厚すぎると、金属膜９が剥離しやすくなる問題や、あるいは金属膜９をパターニングする際のオーバーエッチングによる基板ダメージの問題が生じる可能性があるが、金属膜９とシリコン膜１０との積層膜でゲート電極を形成することで、金属膜９のみでゲート電極を形成する場合に比べて金属膜９の厚みを薄くすることができ、上記問題を改善できるからである。また、金属膜９上にシリコン膜１０を形成した場合、これまでのポリシリコンゲート電極（ポリシリコンからなるゲート電極）の加工方法やプロセスを踏襲できるため、微細加工性、製造コストおよび歩留まりの点でも優位である。
【００８７】
次に、図１２に示すように、シリコン膜１０および金属膜９の積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【００８８】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａ上に形成される。すなわち、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１が、ｎＭＩＳ形成領域１Ｂのｐ型ウエル３の表面上に、ゲート絶縁膜としてのＨｆおよびＬｎ含有絶縁膜５ｂを介して形成され、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ２が、ｐＭＩＳ形成領域１Ａのｎ型ウエル４の表面上に、ゲート絶縁膜としてのＨｆおよびＡｌ含有絶縁膜５ａとしきい値調整層８ａとを介して形成される。ＨｆおよびＡｌ含有絶縁膜５ａとＨｆおよびＬｎ含有絶縁膜５ｂとは、いずれも酸化シリコン膜よりも誘電率が高い。
【００８９】
なお、シリコン膜１０および金属膜９をパターニングした際に、ゲート電極ＧＥ１の下部に位置するＨｆおよびＬｎ含有絶縁膜５ｂとゲート電極ＧＥ２の下部に位置するＨｆおよびＡｌ含有絶縁膜５ａとは除去されずに残存する。一方、ゲート電極ＧＥ１で覆われない部分のＨｆおよびＬｎ含有絶縁膜５ｂとゲート電極ＧＥ２で覆われない部分のＨｆおよびＡｌ含有絶縁膜５ａとは、シリコン膜１０および金属膜９をパターニングした際のエッチングまたはその後のエッチングによって除去される。
【００９０】
次に、図１３に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ＬＤＤ（Lightly doped Drain）領域）１１ｂを形成する。このｎ−型半導体領域１１ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ａはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ｂの半導体基板１（ｐ型ウエル３）にゲート電極ＧＥ１をマスクとしてイオン注入する。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。このｐ−型半導体領域１１ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ａの半導体基板１（ｎ型ウエル４）にゲート電極ＧＥ２をマスクとしてイオン注入する。ｎ−型半導体領域１１ｂを先に形成しても、あるいはｐ−型半導体領域１１ａを先に形成してもよい。
【００９１】
次に、図１４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残す。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【００９２】
次に、図１５に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成する。ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも不純物濃度が高くかつ接合深さが深い。このｎ＋型半導体領域１２ｂ形成用のイオン注入時には、ｐＭＩＳ形成領域１Ａはイオン注入阻止マスクとしてのフォトレジスト膜（図示せず）で覆っておき、ｎＭＩＳ形成領域１Ｂの半導体基板１（ｐ型ウエル３）に、ゲート電極ＧＥ１およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｎ−型半導体領域１１ｂは、ゲート電極ＧＥ１に整合して形成され、ｎ＋型半導体領域１２ｂはサイドウォール１３に整合して形成される。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。ｐ＋型半導体領域１２ａは、ｐ−型半導体領域１１ａよりも不純物濃度が高くかつ接合深さが深い。このｐ＋型半導体領域１２ａ形成用のイオン注入時には、ｎＭＩＳ形成領域１Ｂはイオン注入阻止マスクとしての他のフォトレジスト膜（図示せず）で覆っておき、ｐＭＩＳ形成領域１Ａの半導体基板１（ｎ型ウエル４）に、ゲート電極ＧＥ２およびその側壁上のサイドウォール１３をマスクとしてイオン注入する。このため、ｐ−型半導体領域１１ａは、ゲート電極ＧＥ２に整合して形成され、ｐ＋型半導体領域１２ａはサイドウォール１３に整合して形成される。ｎ＋型半導体領域１２ｂを先に形成しても、あるいはｐ＋型半導体領域１２ａを先に形成してもよい。
【００９３】
ｎＭＩＳ形成領域１Ｂのゲート電極ＧＥ１を構成するシリコン膜１０は、ｎ−型半導体領域１１ｂ形成用のイオン注入工程やｎ＋型半導体領域１２ｂ形成用のイオン注入工程でｎ型の不純物が導入されて、ｎ型のシリコン膜となる。また、ｐＭＩＳ形成領域１Ａのゲート電極ＧＥ２を構成するシリコン膜１０は、ｐ−型半導体領域１１ａ形成用のイオン注入やｐ＋型半導体領域１２ａ形成用のイオン注入工程でｐ型の不純物が導入されて、ｐ型のシリコン膜となる。
【００９４】
イオン注入後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。
【００９５】
なお、半導体基板１の主面に酸化シリコン膜ＯＸが形成されていない場合、このソース・ドレインの活性化のためのアニール処理により、半導体基板１とＨｆおよびＡｌ含有絶縁膜５ａならびにＨｆおよびＬｎ含有絶縁膜５ｂとの間に酸化シリコン膜からなる絶縁膜が形成される。この絶縁膜は酸化シリコン膜ＯＸのように膜厚を精度良く調整して形成することができない。したがって、半導体基板１の主面に酸化シリコン膜ＯＸが形成されていない場合、この絶縁膜を含むゲート絶縁膜の酸化膜換算膜厚の増加を制御することは困難となるため、ＭＩＳＦＥＴのしきい値電圧にばらつきが生じる原因となる。
【００９６】
また、この絶縁膜は酸化シリコン膜ＯＸのように密度を高く形成することが困難であり、絶縁膜内には酸化シリコン膜よりも多くの欠陥が生じる。このため、酸化シリコン膜ＯＸが形成されておらず、この絶縁膜が形成されている場合、ゲート電極と半導体基板との間でリーク電流が発生することを防ぐ効果が、酸化シリコン膜ＯＸが形成されている場合よりも小さい。
【００９７】
なお、ここで言う酸化膜換算膜厚とは、ｈｉｇｈ−ｋ膜であるＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを含むゲート絶縁膜の電気的換算膜厚であり、ある厚さのｈｉｇｈ−ｋ膜を含むゲート絶縁膜が示す容量に対して、それと同じ容量値を示す酸化シリコン膜の膜厚を指す。例えば、物理膜厚が２ｎｍのｈｉｇｈ−ｋ膜（比誘電率：２０）は、酸化シリコン膜に対する酸化膜換算膜厚は０．４ｎｍとなる。ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを含むゲート絶縁膜と半導体基板１との間に酸化シリコン膜が形成されている場合、この酸化シリコン膜もゲート絶縁膜を構成する絶縁膜であるので、酸化膜換算膜厚はこの酸化シリコン膜の誘電率も計算に入れて算出される。酸化シリコン膜はＨｆおよびＡｌ含有絶縁膜５ａおよびＨｆおよびＬｎ含有絶縁膜５ｂのようなｈｉｇｈ−ｋ膜よりも誘電率が低い膜であるので、ゲート絶縁膜の一部として酸化シリコン膜が形成されている場合は、ゲート絶縁膜がｈｉｇｈ−ｋ膜のみからなる場合に比べて酸化膜換算膜厚の値が高くなる。
【００９８】
ゲート絶縁膜の酸化膜換算膜厚が大きくなると、そのゲート絶縁膜を有するＭＩＳＦＥＴのしきい値電圧が高くなり、半導体装置の微細化および消費電力の低減の妨げとなる。
【００９９】
なお、酸化シリコン膜ＯＸはｈｉｇｈ−ｋ膜内から半導体基板の主面に酸素が拡散することを防ぐ役割を有するため、酸化シリコン膜ＯＸが形成されていない場合は、酸化シリコン膜ＯＸが形成されている場合に比べてｈｉｇｈ−ｋ膜内から半導体基板の主面に拡散する酸素の量が多くなり、ｈｉｇｈ−ｋ膜と半導体基板との間に形成される酸化シリコン膜からなる絶縁膜の膜厚は大きくなる。酸化シリコン膜ＯＸは膜厚を制御して前記絶縁膜よりも薄く形成することが可能な膜であるため、酸化シリコン膜ＯＸが形成されていない場合は、酸化シリコン膜ＯＸが形成されている場合に比べてゲート絶縁膜を構成する酸化シリコン膜の膜厚が大きくなる。このため、しきい値調整膜が酸素を含み、酸化シリコン膜ＯＸが形成されていない場合、酸化膜換算膜厚が増大する。
【０１００】
これに対し、本実施の形態では、図２を用いて説明した工程において半導体基板１の主面に酸化シリコン膜ＯＸを形成しているため、図１５を用いて説明したソース・ドレインの活性化のためのアニール処理において、半導体基板１の上面に酸化シリコン膜からなる絶縁膜が形成されることを防ぐことができる。したがって、本実施の形態では、酸化シリコン膜ＯＸを形成することにより前記絶縁膜の形成を抑制し、ＭＩＳＦＥＴのしきい値電圧がばらつくことを防ぐことができるため、半導体装置の信頼性を高めることができる。
【０１０１】
また、本実施の形態では、酸化シリコン膜ＯＸを形成することにより前記絶縁膜の形成を抑制することができるため、前記絶縁膜が形成され、ゲート絶縁膜を構成する酸化シリコン膜が厚くなることでｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなってしまうことを防ぎ、半導体装置の性能を向上させることができる。
【０１０２】
また、本実施の形態では、ＭＩＳＦＥＴのゲート電極ＧＥ１、ＧＥ２と半導体基板１との間でのリーク電流の発生を防ぐ効果が前記絶縁膜よりも高い酸化シリコン膜ＯＸを設けることにより、半導体装置の信頼性を高めることができる。
【０１０３】
このようにして、図１５に示すような構造が得られ、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０４】
ゲート電極ＧＥ１がｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極として機能し、ゲート電極ＧＥ１の下のＨｆおよびＬｎ含有絶縁膜５ｂと酸化シリコン膜ＯＸとが、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。そして、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域１２ｂおよびｎ−型半導体領域１１ｂにより形成される。また、ゲート電極ＧＥ２がｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極として機能し、ゲート電極ＧＥ２の下のＨｆおよびＡｌ含有絶縁膜５ａと酸化シリコン膜ＯＸとが、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として機能する。そして、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域１２ａおよびｐ−型半導体領域１１ａにより形成される。ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソース・ドレイン領域は、ＬＤＤ構造を有している。ｎ＋型半導体領域１２ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１２ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【０１０５】
また、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ含有絶縁膜５ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＡｌ含有絶縁膜５ａよりも、希土類元素Ｌｎの含有率が高い。これは、図８を用いて説明した熱処理工程において、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜（ＨｆおよびＬｎ含有絶縁膜５ｂとなる部分）には希土類元素Ｌｎが導入されるが、ｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜には希土類元素Ｌｎが導入されなかったためである。これにより、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜）における希土類元素Ｌｎの含有率が、ｐＭＩＳ形成領域１ＡのＨｆおよびＡｌ含有絶縁膜５ａ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜）における希土類元素Ｌｎの含有率よりも高くなる。つまり、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＡｌ含有絶縁膜５ａが希土類元素を含有していない状態とすることができる。
【０１０６】
同様に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜であるＨｆおよびＡｌ含有絶縁膜５ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ含有絶縁膜５ｂよりも、Ａｌ（アルミニウム）の含有率が高い。これは、図８を用いて説明した熱処理工程において、ｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜にはＡｌ（アルミニウム）が導入されるが、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜（ＨｆおよびＬｎ含有絶縁膜５ｂとなる部分）にはＡｌ（アルミニウム）が導入されなかったためである。これにより、ｐＭＩＳ形成領域１ＡのＨｆおよびＡｌ含有絶縁膜５ａ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜）におけるＡｌ（アルミニウム）の含有率が、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜）におけるＡｌ（アルミニウム）の含有率よりも高くなる。つまり、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜であるＨｆおよびＬｎ含有絶縁膜５ｂがＡｌ（アルミニウム）を含有していない状態とすることができる。
【０１０７】
また、図１５を用いて説明したソース・ドレイン領域の活性化のための熱処理工程では、ＨｆおよびＡｌ含有絶縁膜５ａと金属膜９との間のしきい値調整層８ａ内から金属膜９内にアルミニウムが拡散し、金属膜９はＴｉＡｌＮを含む金属膜となる。金属膜９がＡｌを含んでいる場合、ｐチャネル型ＭＩＳＦＥＴＱｐの仕事関数が高くなる。ｐチャネル型ＭＩＳＦＥＴＱｐでは、仕事関数が高くなるとしきい値電圧が低くなるため、上述したように、金属膜９内にアルミニウムを導入することにより、ｐチャネル型ＭＩＳＦＥＴＱｐの仕事関数を高め、しきい値電圧を下げることで半導体装置の性能を向上させることができる。
【０１０８】
なお、アルミニウムのみからなるしきい値調整層８ａが残っておらず、金属膜９とＨｆおよびＡｌ含有絶縁膜５ａとが直接接している場合でも、金属膜９とＨｆおよびＡｌ含有絶縁膜５ａ内のアルミニウムが金属膜９内に拡散するため、同様にｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧を低減することができる。
【０１０９】
次に、図１６に示すように、周知のサリサイド技術により、ｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成する。このとき形成するシリサイド層１４の部材は、ＮｉＳｉ（ニッケルシリサイド）またはＣｏＳｉ（コバルトシリサイド）などとすることができる。
【０１１０】
続いて、半導体基板１の主面上に、ゲート電極ＧＥ１、ＧＥ２を覆うように、絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば、酸化シリコン膜の単体膜や、あるいは薄い窒化シリコン膜とその上の厚い酸化シリコン膜との積層膜などからなる。絶縁膜３１の形成後、絶縁膜３１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１１１】
次に、絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール（貫通孔、孔）３２を形成する。コンタクトホール３２は、ｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上部のシリサイド層１４に達する孔である。
【０１１２】
次に、コンタクトホール３２内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）３３を形成する。プラグ３３を形成するには、例えば、コンタクトホール３２の内部（底部および側壁上）を含む絶縁膜３１上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ３３を形成することができる。なお、図面の簡略化のために、図１６では、プラグ３３を構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１１３】
次に、図１７に示すように、プラグ３３が埋め込まれた絶縁膜３１上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）３４および配線形成用の絶縁膜（層間絶縁膜）３５を順次形成する。ストッパ絶縁膜３４は、絶縁膜３５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜３５に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜３４を窒化シリコン膜とし、絶縁膜３５を酸化シリコン膜とすることができる。
【０１１４】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜３５およびストッパ絶縁膜３４の所定の領域に配線溝３６を形成した後、半導体基板１の主面上（すなわち配線溝３６の底部および側壁上を含む絶縁膜３５上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝３６の内部を埋め込む。それから、配線溝３６以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１７では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０１１５】
配線Ｍ１は、プラグ３３を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成することで本実施の形態の半導体装置が完成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１はダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１１６】
上述した半導体装置の製造工程では、図１７に示すように、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート構造内において、ＨｆおよびＡｌ含有絶縁膜５ａ上にＡｌ（アルミニウム）からなるしきい値調整層８ａを除去せずに残す場合について説明した。
【０１１７】
これに対し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート構造内において、窒化金属膜７とＨｆおよびＡｌ含有絶縁膜５ａとの間に、アルミニウム膜であるしきい値調整層８ａを残さずに本実施の形態の半導体装置を形成する方法も考えられる。この場合、しきい値調整層８ａは、図８を用いて説明した熱処理工程によって膜厚分の全てのＡｌ原子がｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５（図７参照）内に導入されてＨｆおよびＡｌ含有絶縁膜５ａが形成され、または、図１０を用いて説明した窒化金属膜７のウェットエッチング工程により、窒化金属膜７と共に除去されることが考えられる。
【０１１８】
すなわち、しきい値調整層８ａがＨｆおよびＡｌ含有絶縁膜５ａに導入されるか、またはウェットエッチング工程により窒化金属膜７と共に除去された場合、図１０を用いて説明したウェットエッチングの工程の後は、図１８に示すようにＨｆおよびＡｌ含有絶縁膜５ａ上にはしきい値調整層８ａが形成されておらず、ＨｆおよびＬｎ含有絶縁膜５ｂ上にはしきい値調整層８ｂが形成されていない構造となる。この後の工程を図１１〜図１７に示す工程と同様に行うことで、図１９に示すように、しきい値調整層８ａを含まないゲート構造を有するｐチャネル型ＭＩＳＦＥＴＱｐと、ｎチャネル型ＭＩＳＦＥＴＱｎとが形成された半導体装置が完成する。
【０１１９】
上述したように、ｐチャネル型ＭＩＳＦＥＴＱｐは仕事関数を大きくすることでしきい値電圧を低減することができる。ｐチャネル型ＭＩＳＦＥＴＱｐでは、アルミニウム膜からなるしきい値調整層８ａが存在することにより仕事関数が大きくなるため、しきい値電圧を低減することができるが、しきい値調整層８ａ内のＡｌが十分にＨｆおよびＡｌ含有絶縁膜５ａに導入されていれば、図１８および図１９に示すように、ＨｆおよびＡｌ含有絶縁膜５ａ上のしきい値調整層８ａは残らなくても構わない。
【０１２０】
次に、本実施の形態の特徴について、より詳細に説明する。
【０１２１】
本実施の形態では、図１７に示すｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ１、ＧＥ２は、ゲート絶縁膜（ここではＨｆおよびＡｌ含有絶縁膜５ａとＨｆおよびＬｎ含有絶縁膜５ｂ）上に位置する金属膜９を有しており、いわゆるメタルゲート電極である。このため、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
【０１２２】
また、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆおよびＬｎ含有絶縁膜５ｂを用い、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜として、酸化シリコンよりも誘電率が高いＨｆおよびＡｌ含有絶縁膜５ａを用いている。すなわち、酸化シリコンより誘電率の高い材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）であるＨｆおよびＬｎ含有絶縁膜５ｂとＨｆおよびＡｌ含有絶縁膜５ａとを、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に用いている。このため、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜に酸化シリコン膜を用いた場合に比べて、ＨｆおよびＬｎ含有絶縁膜５ｂおよびＨｆおよびＡｌ含有絶縁膜５ａの物理的膜厚を増加させることができるため、リーク電流を低減することができる。
【０１２３】
また、本実施の形態では、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆおよびＡｌ含有絶縁膜５ａを用い、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ｂを用いることにより、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴのしきい値（しきい値電圧）の絶対値を低くすることを可能としている。すなわち、本実施の形態と異なり、Ｈｆ含有絶縁膜５（図６参照）のようにランタンなどの希土類元素が含まれていない絶縁膜をゲート絶縁膜として使用した場合に比べて、本実施の形態のようにｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜にＨｆおよびＬｎ含有絶縁膜５ｂを用いた場合には、ｎチャネル型ＭＩＳＦＥＴＱｎを低しきい値化することができる。また、本実施の形態と異なり、Ｈｆ含有絶縁膜５（図６参照）のようにアルミニウムが含まれていない絶縁膜をゲート絶縁膜として使用した場合に比べて、本実施の形態のようにｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜にＨｆおよびＡｌ含有絶縁膜５ａを用いた場合には、ｐチャネル型ＭＩＳＦＥＴＱｐを低しきい値化することができる。
【０１２４】
ＨｆおよびＬｎ含有絶縁膜５ｂに希土類元素（特にランタン）を含有させたことによるｎチャネル型ＭＩＳＦＥＴＱｎのしきい値の低下の程度は、図７を用いて説明したしきい値調整層８ｂの形成厚みまたは図８を用いて説明した熱処理の温度などによって制御することができる。ＨｆおよびＬｎ含有絶縁膜５ｂにおける希土類元素（特にランタン）の含有率が多いほど、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値をより低下させることができるため、しきい値調整層８ｂの形成厚みまたは図８を用いて説明した熱処理の温度を高くしてＨｆおよびＬｎ含有絶縁膜５ｂにおける希土類元素（特にランタン）の含有率を高めれば、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値をより低下させることができる。このため、ｎチャネル型ＭＩＳＦＥＴＱｎの所望のしきい値に応じて、しきい値調整層８ｂの形成厚みまたは図８を用いて説明した熱処理の温度を設定することができる。
【０１２５】
同様に、ＨｆおよびＡｌ含有絶縁膜５ａにアルミニウムを含有させたことによるｐチャネル型ＭＩＳＦＥＴＱｐのしきい値の低下の程度は、図４を用いて説明したしきい値調整層８ａの形成厚みまたは図８を用いて説明した熱処理の温度などによって制御することができる。ＨｆおよびＡｌ含有絶縁膜５ａにおけるアルミニウムの含有率が多いほど、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値をより低下させることができるため、しきい値調整層８ａの形成厚みまたは図８を用いて説明した熱処理の温度を高くしてＨｆおよびＡｌ含有絶縁膜５ａにおけるアルミニウムの含有率を高めれば、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値をより低下させることができる。このため、ｐチャネル型ＭＩＳＦＥＴＱｐの所望のしきい値に応じて、しきい値調整層８ａの形成厚みまたは図８を用いて説明した熱処理の温度を設定することができる。
【０１２６】
また、本実施の形態では、しきい値調整層８ａおよびしきい値調整層８ｂを酸素をほとんど含まない部材からなる膜としたことが、主要な特徴の一つとなっている。これについて、図２０〜図２９の比較例の半導体装置の製造工程と図１〜図１７の本実施の形態の製造工程を対比させながら説明する。
【０１２７】
図２０〜図２９は、比較例の半導体装置の製造工程中の要部断面図であり、図２０〜図２９の比較例の半導体装置の製造工程は、本実施の形態とは異なり、ｎＭＩＳ形成領域において酸化ランタンを含むしきい値調整層を形成し、ｐＭＩＳ形成領域において酸化アルミニウムを含むしきい値調整層を形成した場合に対応している。以下では、図２０〜図２９の比較例の半導体装置の製造工程について説明する。
【０１２８】
比較例の半導体装置の製造工程では、本実施の形態の図１および図３と同様の工程を行って、上記図３と同様の構造を得た後、本実施の形態の図４を用いて説明したように酸素をほとんど含まないアルミニウム膜からなるしきい値調整層８ａを形成せずに、代わりに、図２０に示すように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に酸化アルミニウム膜からなるしきい値調整層８１ａを形成する。ただし、比較例では、図２を用いて説明した酸化シリコン膜ＯＸを形成しないものとし、半導体基板１上に直接Ｈｆ含有絶縁膜５を形成する。
【０１２９】
なお、比較例では、図５に示したようなアルミニウム膜成膜装置２５と窒化チタン膜成膜装置２６とが一体となった成膜・熱処理装置２０を用いず、図２０に示す工程では、酸化アルミニウム膜成膜装置によってしきい値調整層８１ａを形成した後、半導体基板１（半導体ウエハ）を酸化アルミニウム膜成膜装置から取出して窒化チタン膜成膜装置内に搬送する。酸化アルミニウム膜成膜装置から取出した際に半導体ウエハは大気にさらされるため、しきい値調整層８１ａが酸化物ではなく、例えばアルミニウム膜によって構成されていても、大気曝露することによってしきい値調整層８１ａは酸化される。
【０１３０】
その後、半導体基板１の主面上に、すなわちしきい値調整層８１ａ上に、窒化金属膜７を形成する。窒化金属膜７は、例えばＴｉＮ（窒化チタン）からなる導電膜である。
【０１３１】
次に、図６に示した工程と同様に、半導体基板１の主面上に、すなわち窒化金属膜７上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、ｐＭＩＳ形成領域１Ａの窒化金属膜７上にレジストパターンとしてフォトレジストパターン（レジストパターン）ＰＲ１０１を形成する。その後、フォトレジストパターンＰＲ１０１をエッチングマスクとして用いて、窒化金属膜７およびしきい値調整層８１ａをウェットエッチングすることにより、図２１に示す構造を得る。このウェットエッチング工程によって、ｎＭＩＳ形成領域１Ｂの窒化金属膜７およびしきい値調整層８１ａはエッチングされて除去されるが、ｐＭＩＳ形成領域１Ａの窒化金属膜７およびしきい値調整層８１ａはフォトレジストパターンＰＲ１０１で覆われているので、エッチングされずに残存する。
【０１３２】
次に、図７に示した工程と同様に、フォトレジストパターンＰＲ１０１を除去した後、半導体基板１の主面上に、しきい値調整層８１ｂを形成することで、図２２の構造を得る。ここでは、しきい値調整層８１ｂは、ｎＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。しきい値調整層８１ｂは希土類元素Ｌｎ（特に好ましくはＬａ）を含む酸化膜であるが、ここでは酸化ランタン膜により構成されているものとして説明する。
【０１３３】
次に、図８に示した工程と同様に、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とする。これにより、ｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５およびしきい値調整層８１ｂを反応させ、ｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５およびしきい値調整層８１ａを反応させる。すなわち、この熱処理により、しきい値調整層８１ａを構成するアルミニウムおよびしきい値調整層８１ｂを構成するランタンのそれぞれをｐＭＩＳ形成領域１ＡおよびｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５に導入（拡散）する。
【０１３４】
ただし、比較例ではｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５上のしきい値調整層８１ａは酸化アルミニウム膜からなり、ｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５上のしきい値調整層８１ｂは酸化ランタン膜からなるため、この熱処理工程では、ｎＭＩＳ形成領域１ＢおよびｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５には、ランタンまたはアルミニウムだけでなく、しきい値調整層８１ａおよび８１ｂから酸素が導入される。これにより、図２２に示すｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５はアルミニウムおよび酸素が導入され、アルミニウムおよび酸素を含むＨｆ含有絶縁膜５１ａとなり、図２２に示すｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５はランタンおよび酸素が導入され、ランタンおよび酸素を含むＨｆ含有絶縁膜５１ｂとなり、図２３に示す構造を得る。
【０１３５】
なお、比較例では、図５に示したようなランタン膜成膜装置２７とアニール装置２８とが一体となった成膜・熱処理装置２０を用いず、図２２に示す工程では、酸化ランタン膜成膜装置によってしきい値調整層８１ｂを形成した後、半導体基板１（半導体ウエハ）を酸化ランタン膜成膜装置から取出して図２３に示す工程で用いるアニール装置内に搬送する。酸化ランタン膜成膜装置から取出した際に半導体ウエハは大気にさらされるため、しきい値調整層８１ｂが酸化物ではなく、例えばランタン膜によって構成されていても、大気曝露することによってしきい値調整層８１ｂは酸化される。
【０１３６】
なお、酸化物ではないランタン膜は酸化ランタン膜に比べて吸湿性が高く、例えば大気にさらされた場合、大気中の水分を吸着して変質する性質を有している。このようにしてランタン膜が変質した場合、ランタン膜の下部に形成されるＨｆ系ゲート絶縁膜の表面に欠陥が生じ、半導体装置の信頼性が低下する可能性がある。このため、この比較例ではしきい値調整層８１ｂの部材として、酸化ランタン膜を用いている。
【０１３７】
次に、図９に示した工程と同様に、図２３を用いて説明した熱処理工程で反応しなかったしきい値調整層８１ｂ（未反応のしきい値調整層８１ｂ）を、ウェットエッチングによって除去し、Ｈｆ含有絶縁膜５１ｂおよび窒化金属膜７が露出されることにより、図２４に示す構造を得る。
【０１３８】
次に、図１０に示した工程と同様に、窒化金属膜７をウェットエッチングによって除去することにより、ｐＭＩＳ形成領域１Ａに形成されていた窒化金属膜７が除去され、図２５に示すように、ｐＭＩＳ形成領域１Ａのしきい値調整層８１ａが露出される。
【０１３９】
ここではｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５１ｂが露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、Ｈｆ含有絶縁膜５１ｂはウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【０１４０】
窒化金属膜７は、本実施の形態のように酸素をほとんど含まない場合よりも、比較例のように酸素を含む場合の方がウェットエッチングによる除去が困難になるため、比較例のように窒化金属膜７に酸素が多く含まれているときは、本実施の形態に比べて長い時間をかけてウェットエッチングを行って窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆ含有絶縁膜５１ｂは、より大きいダメージを受けることになる。
【０１４１】
これに対し、本実施の形態では図８に示すしきい値調整層８ａを酸素をほとんど含まない層とすることにより、しきい値調整層８ａ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、窒化金属膜７内には酸素が導入されていないため、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程においてＨｆおよびＬｎ含有絶縁膜５ｂが受けるエッチングダメージを抑制または防止することができる。
【０１４２】
次に、図２６に示すように、半導体基板１の主面上に、メタルゲート用の金属膜９と、シリコン膜１０とを順に形成してから、このシリコン膜１０および金属膜９の積層膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、ゲート電極ＧＥ１、ＧＥ２を形成する。
【０１４３】
次に、図１３に示した工程と同様に、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域１１ｂを形成する。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ−型半導体領域１１ａを形成する。これにより、図２７に示す構造を得る。
【０１４４】
次に、図２８に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３ｄを形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３ｄを形成する。
【０１４５】
次に、図２９に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３ｄの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成する。また、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３ｄの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。
【０１４６】
イオン注入後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化する。
【０１４７】
このソース・ドレイン領域の活性化のためのアニール処理により、Ｈｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂのそれぞれの下部の半導体基板１の主面に酸化シリコン膜からなる絶縁膜ＯＦが形成される。
【０１４８】
ｎＭＩＳ形成領域１Ｂに形成される絶縁膜ＯＦは、サイドウォール１３ｄを構成し、Ｈｆ含有絶縁膜５１ｂに接する酸化シリコン膜１３ｂ内およびしきい値調整層８１ｂ（図２３参照）内のそれぞれからＨｆ含有絶縁膜５１ｂを介して半導体基板１の上面に拡散した酸素原子と、半導体基板１の上面のシリコンとがアニール処理により化合して形成された酸化シリコン膜である。
【０１４９】
また、ｐＭＩＳ形成領域１Ａに形成される絶縁膜ＯＦは、サイドウォール１３ｄを構成し、Ｈｆ含有絶縁膜５１ａに接する酸化シリコン膜１３ｂ内およびしきい値調整層８１ａ内のそれぞれからＨｆ含有絶縁膜５１ａを介して半導体基板１の上面に拡散した酸素原子と、半導体基板１の上面のシリコンとがアニール処理により化合して形成された酸化シリコン膜である。
【０１５０】
なお、このとき、窒化金属膜７には、窒化金属膜７の表面に接するしきい値調整層８１ａ、８１ｂおよび酸化シリコン膜１３ｂから酸素が導入される。
【０１５１】
以降の工程は、上記図１６、図１７の工程と同様である。
【０１５２】
図２０〜図２９の比較例の半導体装置の製造工程では、次のような課題が生じることが、本発明者らの検討により分かった。
【０１５３】
すなわち、比較例のように、しきい値調整層として酸化膜である酸化ランタンまたは酸化アルミニウムからなる膜を用いた場合、しきい値調整層内の酸素がしきい値調整層の下部の半導体基板の主面に拡散する。しきい値調整層と半導体基板との間に酸化シリコン膜が形成されていたとしても、この酸化シリコン膜を通じて半導体基板の主面に酸素が導入される可能性がある。
【０１５４】
したがって、しきい値調整層から半導体基板の上面に酸素が導入された場合、この酸素と半導体基板を構成するシリコンとが化合物を形成することにより、半導体基板の上面に酸化シリコン膜からなる絶縁膜ＯＦ（図２９参照）が形成される。絶縁膜ＯＦが形成されれば、ゲート絶縁膜を構成する酸化シリコン膜の膜厚が大きくなるため、ゲート絶縁膜全体の酸化膜換算膜厚は高くなり、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのしきい値電圧が高くなる。
【０１５５】
また、上述したように、絶縁膜ＯＦは、図２に示す酸化シリコン膜ＯＸのように膜厚を精度良く調整して形成することができない。すなわち、絶縁膜ＯＦ（図２９参照）を含むゲート絶縁膜の酸化膜換算膜厚の増加を制御することは困難となるため、ＭＩＳＦＥＴのしきい値電圧にばらつきが生じる。
【０１５６】
また、絶縁膜ＯＦは図２に示す酸化シリコン膜ＯＸのように密度を高く形成することが困難であり、絶縁膜ＯＦ（図２９参照）内には酸化シリコン膜ＯＸよりも多くの欠陥が生じる。このため、ゲート電極と半導体基板との間でリーク電流が発生することを防ぐ効果は、酸化シリコン膜ＯＸが形成されている場合に比べ、酸化シリコン膜ＯＸが形成されず、絶縁膜ＯＦ（図２９参照）が形成されている場合の方が小さい。
【０１５７】
図１６に示すように、ｈｉｇｈ−ｋ膜であるＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂと半導体基板１との間に高密度の酸化シリコン膜ＯＸが形成されている場合、例えＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂが酸素を含んでいても、半導体基板１の上面には酸素が拡散しにくい。これは、酸化シリコン膜ＯＸがＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂから半導体基板１に拡散する酸素の量を低減する働きを有するためである。
【０１５８】
これに対し比較例では、図１９に示すＨｆ含有絶縁膜５が形成される前に図２に示す酸化シリコン膜ＯＸを形成していないため、図２９を用いて説明した熱処理工程において半導体基板１の主面に絶縁膜ＯＦが形成されやすくなっている。
【０１５９】
酸化シリコン膜はｈｉｇｈ−ｋ膜よりも誘電率が低い膜であるので、ゲート絶縁膜の一部として絶縁膜ＯＦのような酸化シリコン膜が形成されている場合は、ゲート絶縁膜がｈｉｇｈ−ｋ膜のみからなる場合に比べて酸化膜換算膜厚の値が高くなる。
【０１６０】
図２０〜図２９に示す比較例の半導体装置の製造工程では、ｐＭＩＳ形成領域１Ａにおいてしきい値調整層８１ａを残す場合について説明したが、図１８および図１９を用いて説明したようにしきい値調整層８１ａが除去されていたとしても、Ｈｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ａの下部に酸素が導入されるため、上述したようにｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなる問題が生じる。
【０１６１】
また、比較例を用いて説明したように、酸素を多く含むしきい値調整層を用いるとしきい値調整層からｈｉｇｈ−ｋ膜に酸素が拡散するが、ゲート電極の側壁に形成されたサイドウォールとｈｉｇｈ−ｋ膜またはしきい値調整層との界面においてサイドウォールを構成する酸化シリコン膜などの酸化膜がｈｉｇｈ−ｋ膜またはしきい値調整層と接している場合、サイドウォールからも酸素がｈｉｇｈ−ｋ膜に導入される。すなわち、図２９に示すように、サイドウォール１３ｄを構成する酸化シリコン膜１３ｂはｈｉｇｈ−ｋ膜であるＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂと直接接しているため、酸化シリコン膜１３ｂ内からＨｆ含有絶縁膜５１ａおよびＨｆ含有絶縁膜５１ｂ内に酸素が導入され、この酸素によって絶縁膜ＯＦが形成される。
【０１６２】
つまり、酸素を多く含むしきい値調整層を用いた場合、しきい値調整層内の酸素はｈｉｇｈ−ｋ膜を介して半導体基板の上面に導入され、半導体基板の上面のシリコンを酸化させて半導体基板の上面とｈｉｇｈ−ｋ膜との界面に酸化シリコン膜からなる絶縁膜が形成される。この場合、ゲート絶縁膜の酸化膜換算膜厚が大きくなり、ＭＩＳＦＥＴのしきい値が高くなるため、半導体装置の微細化、高速化または低消費電力化が困難になる。
【０１６３】
また、しきい値調整層またはサイドウォールなどから拡散した酸素によって形成される半導体基板の上面とｈｉｇｈ−ｋ膜との界面の絶縁膜は膜厚を制御することが困難であるため、ＭＩＳＦＥＴのしきい値電圧にばらつきが生じ、半導体装置の特性または信頼性に悪影響を与えてしまう。
【０１６４】
それに対して、本実施の形態では、しきい値調整層に酸素をほとんど含まない膜を用いることで、しきい値調整層から半導体基板に酸素が拡散することを防いでいる。すなわち、図７に示すように、ｎＭＩＳ形成領域１Ｂには酸素を含まないランタンを主に含む値調整層８ｂを形成し、ｐＭＩＳ形成領域１Ａには酸素を含まないアルミニウムを主に含むしきい値調整層８ａを形成しているため、しきい値調整層８ａ、８ｂから半導体基板１に酸素が拡散することを防ぐことができる。これにより、半導体基板１上に絶縁膜ＯＦ（図２９参照）が形成されることを防ぎ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧の上昇を防ぐことができる。
【０１６５】
ただし、図４を用いて説明したように、しきい値調整層８ａを形成した後にしきい値調整層８ａ上に窒化金属膜７を形成する工程において、しきい値調整層８ａを形成する装置内から半導体基板１（半導体ウエハ）を取出し、その半導体ウエハを窒化金属膜７を形成する装置内に搬送する際、半導体ウエハが大気にさらされると、大気中の酸素または水分などにより、アルミニウム膜からなるしきい値調整層８ａが酸化するおそれがある。同様に、図７および図８を用いて説明したように、ランタン膜などからなるしきい値調整層８ｂを形成した後に半導体基板１を熱処理する際に、しきい値調整層８ｂを形成する装置から半導体ウエハを取出し、その半導体ウエハをアニール装置に搬送する際に半導体ウエハが大気にさらされる（大気曝露する）と、しきい値調整層８ｂが酸化するおそれがある。
【０１６６】
すなわち、しきい値調整層８ａを形成した後にしきい値調整層８ａ上に窒化金属膜７を形成する際に半導体ウエハが大気曝露すると、しきい値調整層８ａが酸化するため、しきい値調整層８ａに酸素をほとんど含まないアルミニウム膜を用いることで半導体基板１の上面に酸素が導入されることを防ぐ効果が小さくなってしまう。また、しきい値調整層８ｂを形成した後に半導体基板１を熱処理する際に半導体ウエハが大気曝露すると、しきい値調整層８ｂが酸化するため、しきい値調整層８ｂに酸素をほとんど含まないランタン膜などを用いることで半導体基板１の上面に酸素が導入されることを防ぐ効果が小さくなってしまう。
【０１６７】
これに対し、本実施の形態では、しきい値調整層８ａを形成する装置および窒化金属膜７を形成する装置が一体となっており、内部を不活性ガス雰囲気とする製造装置（図５参照）を用いることで、しきい値調整層８ａが大気曝露されることを防いでいる。また、図５に示すように、しきい値調整層８ｂを形成する装置および半導体基板を熱処理するアニール装置が一体となった製造装置を用いることにより、しきい値調整層８ｂが大気曝露されることを防いでいる。これにより、しきい値調整層８ａ、８ｂが酸化されることを防ぐことができる。
【０１６８】
また、上述したように、ランタン膜は酸化ランタン膜に比べて吸湿性が高く、大気曝露した際に水分を吸着して変質し、Ｈｆ系ゲート絶縁膜の表面に欠陥を生じさせてしまう問題があるが、本実施の形態では、図７および図８を用いて説明した成膜工程およびアニール工程において図５に示す成膜・熱処理装置２０を用いることにより、ランタン膜からなるしきい値調整層を大気曝露することを防ぐことができる。したがって、ランタン膜が吸湿することによって半導体装置の信頼性が低下することを防ぐことができる。
【０１６９】
また、本実施の形態では、図１４を用いて説明したように、サイドウォール１３を形成する際、サイドウォール１３を構成する酸化シリコン膜１３ｂが直接しきい値調整層８ａ、ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂに接しないように、酸化シリコン膜１３ｂとゲート電極ＧＥ１との間、および、酸化シリコン膜１３ｂとゲート電極ＧＥ２との間のそれぞれに窒化シリコン膜１３ａを形成している。酸素を含む酸化シリコン膜１３ｂが直接しきい値調整層８ａ、ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂに接しないようにすることにより、酸化シリコン膜１３ｂ内の酸素がしきい値調整層８ａ、ＨｆおよびＡｌ含有絶縁膜５ａまたはＨｆおよびＬｎ含有絶縁膜５ｂを介して半導体基板１に拡散することを防いでいる。
【０１７０】
つまり、本実施の形態では、ゲート絶縁膜を構成するｈｉｇｈ−ｋ膜に希土類元素またはアルミニウムを導入してＭＩＳＦＥＴのしきい値を調整する際に、酸素をほとんど含まないしきい値調整層を用いることで、しきい値調整層の下部のｈｉｇｈ−ｋ膜および半導体基板に酸素が拡散されることを防いでいる。これにより、半導体基板の上面およびｈｉｇｈ−ｋ膜の界面に酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、ＭＩＳＦＥＴのゲート絶縁膜の酸化膜換算膜厚が大きくなることを防ぐことができる。
【０１７１】
なお、上述したように、図４に示すしきい値調整層８ａおよび図７に示すしきい値調整層８ｂが含む酸素を３０ａｔｏｍｉｃ％以下としたのは、しきい値調整層８ａ内および８ｂ内の成分の酸素の割合が３０ａｔｏｍｉｃ％以下であれば、しきい値調整層８ａおよび８ｂの下部のｈｉｇｈ−ｋ膜および半導体基板に酸素が拡散されてもＭＩＳＦＥＴの酸化膜換算膜厚は殆ど上昇せず、問題なく半導体装置を使用することができるためである。
【０１７２】
また、サイドウォールを構成する酸化シリコン膜とゲート電極との間に、酸素を含まない絶縁膜（例えば窒化シリコン膜）を形成することにより、サイドウォール内の酸素がｈｉｇｈ−ｋ膜を介して半導体基板に拡散することを防いでいる。
【０１７３】
本実施の形態では、前記絶縁膜の形成によってゲート絶縁膜の酸化膜換算膜厚が大きくなることを防ぐことで、ＭＩＳＦＥＴのしきい値電圧が高くなることを防ぎ、半導体装置の性能を向上させることを可能としている。また、同様に、半導体基板の上面に前記絶縁膜が形成されることを防ぎ、ＭＩＳＦＥＴのしきい値電圧がはらつくことを防ぐことで半導体装置の信頼性を向上させることを可能としている。
【０１７４】
また、図２に示すように、半導体基板の上面に１０００℃程度の熱処理によって密度の高い酸化シリコン膜ＯＸを形成することにより、ゲート電極と半導体基板との間でリーク電流が発生することを防いでいる。なお、酸化シリコン膜ＯＸは、膜厚および密度を容易に制御して形成することができるため、ゲート絶縁膜の一部としてｈｉｇｈ−ｋ膜と半導体基板との間に酸化シリコン膜ＯＸが形成されていてもＭＩＳＦＥＴのしきい値電圧の値をばらつかせることはない。
【０１７５】
酸化シリコン膜ＯＸが形成されていることにより、図１５を用いて説明したソース・ドレイン領域の活性化のための熱処理工程によって、ゲート電極の下部の半導体基板の上面に酸化シリコン膜からなる絶縁膜（図２９に示す絶縁膜ＯＦに相当）が形成されることを防ぐことができる。また、酸化シリコン膜ＯＸが形成されていることにより、酸化シリコン膜ＯＸ上のｈｉｇｈ−ｋ膜内に酸素が導入されていたとしても、ｈｉｇｈ−ｋ膜内の酸素が半導体基板に拡散することを抑制することができる。これは、密度の高い酸化シリコン膜ＯＸが酸素を通しにくい性質を有するためである。
【０１７６】
また、本実施の形態ではしきい値調整層内に酸素を含ませないことにより、しきい値調整層上にハードマスクとして形成される金属膜（図４に示す窒化金属膜７に相当）内に酸素が導入されることを防いでいる。これにより、金属膜内に酸素が導入されている場合に比べ、金属膜はエッチングにより除去しやすくなり、比較的短時間のエッチング処理により除去することができる。このエッチング工程においてゲート絶縁膜となるｈｉｇｈ−ｋ膜が露出している場合、ｈｉｇｈ−ｋ膜はエッチングによってダメージを受けやすいため、エッチング処理はより短時間で行うことが好ましい。
【０１７７】
すなわち、本実施の形態では、図４に示すしきい値調整層８ａを、酸素をほとんど含まないアルミニウム膜により形成することで、窒化金属膜７内に酸素が導入されることを防いでいる。これにより、後の工程で窒化金属膜７を短時間で除去することが可能となるため、ｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂがウェットエッチングによってダメージを負うことを防ぐことができ、半導体装置の信頼性を向上することができる。
【０１７８】
また、図１７に示すように、ＨｆおよびＡｌ含有絶縁膜５ａと金属膜９との間にアルミニウム膜からなるしきい値調整層８ａを残した場合、例えばＴｉＮからなる金属膜９内にアルミニウムが拡散し、ｐチャネル型ＭＩＳＦＥＴの仕事関数が高くなり、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【０１７９】
ところで、上述したように、図２０〜図２９を用いて説明した比較例と同様にしきい値調整層８１ｂを希土類元素の酸化膜によって構成した場合、ｈｉｇｈ−ｋ膜内および半導体基板内に拡散する酸素の量が多すぎるため、ＣＭＩＳＦＥＴのしきい値電圧が高くなる問題がある。これに対し、本実施の形態ではゲート絶縁膜を構成するｈｉｇｈ−ｋ膜内および半導体基板に酸素が導入されることを防ぐことで、ＣＭＩＳＦＥＴのしきい値電圧が高くなることを防ぎ、半導体装置の性能を高めることができる。
【０１８０】
一方、半導体装置の信頼性をさらに高める目的で、ｈｉｇｈ−ｋ膜（Ｈｆ系ゲート絶縁膜）内には酸素を少量導入することが好ましい。これは、ランタン膜などの酸素を含まない膜からなるＨｆ系ゲート絶縁膜よりも、酸素を含む酸化ランタンを含むＨｆ系ゲート絶縁膜の方が、内部に空孔などの欠陥が形成されにくいという特徴を有しているためである。例えば、酸素を含まないＨｆ系ゲート絶縁膜内に空孔が形成された場合、Ｈｆ系ゲート絶縁膜上に形成されるゲート電極の一部がＨｆ系ゲート絶縁膜の空孔内に充填され、Ｈｆ系ゲート絶縁膜の空孔内のゲート電極の一部を介してゲート電極とＨｆ系ゲート絶縁膜の下部の半導体基板との間でリーク電流が発生するおそれがある。
【０１８１】
これに対し、酸素を含むＨｆ系ゲート絶縁膜は内部に空孔などの欠陥が形成されにくいため、ゲート絶縁膜としての信頼性が高い。したがって、ゲート電極と半導体基板との間においてリーク電流が発生することを防ぎ、半導体装置の信頼性を向上させるためには、Ｈｆ系ゲート絶縁膜内に適度に酸素を導入することが好ましい。しかし、図２０〜図２９を用いて説明した比較例のような、例えば酸化ランタン膜からなるしきい値調整層８１ｂを用いた場合、Ｈｆ系ゲート絶縁膜および半導体基板に拡散する酸素の量が多すぎるため、前述したように半導体基板の上面に酸化シリコンからなる絶縁膜が形成され、半導体装置の信頼性が低下する問題がある。よって、Ｈｆ系ゲート絶縁膜内に少量の酸素を導入するには、しきい値調整膜内に導入される酸素の量を適度に抑制する必要がある。
【０１８２】
Ｈｆ系ゲート絶縁膜内に少量の酸素を導入する方法としては、例えば図７を用いて説明した成膜工程において、例えばランタン膜からなるしきい値調整層８ｂを形成した後、酸素を含む低圧雰囲気においてしきい値調整層８ｂの一部を酸化させた後、図８に示す熱処理工程において用いる成膜・熱処理装置２０（図５参照）内を、酸素を含む低圧雰囲気として半導体基板を加熱する方法がある。これにより、しきい値調整層８ｂ内に形成された酸化ランタン膜から、少量の酸素がＨｆ系ゲート絶縁膜（図８のＨｆおよびＬｎ含有絶縁膜５ｂに対応）内に導入されるため、Ｈｆ系ゲート絶縁膜内に欠陥が形成されることを防ぎ、半導体装置の信頼性を向上させることができる。
【０１８３】
なお、このようにＨｆ系ゲート絶縁膜内に少量の酸素を導入する場合においても、しきい値調整層が酸化する割合を調整するため、図７および図８に示す工程では図５に示すようにランタン膜成膜装置２７およびアニール装置２８が一体となった成膜・熱処理装置２０を用い、製造工程中は成膜・熱処理装置２０内を不活性ガス雰囲気とし、半導体ウエハの搬送時に半導体ウエハが大気曝露しないようにすることが望ましい。
【０１８４】
この工程によって形成された、酸素を少量含むＨｆ系ゲート絶縁膜は、図２０〜図２９に示した比較例におけるＨｆ含有絶縁膜５１ｂに比べて、酸素が導入される量が極めて少ない。このため、Ｈｆ系ゲート絶縁膜内に少量の酸素が導入されていても、比較例を用いて説明した、半導体基板に酸素が導入されることによるＣＭＩＳＦＥＴのしきい値電圧の上昇を防ぐことができる。
【０１８５】
（実施の形態２）
前記実施の形態１ではｎＭＩＳ形成領域およびｐＭＩＳ形成領域の両方にしきい値調整層を形成する半導体装置の製造方法について説明した。本実施の形態２では、ｐＭＩＳ形成領域にはしきい値調整層を形成せず、ｎＭＩＳ形成領域にのみしきい値調整層を形成する半導体装置の製造方法について説明する。
【０１８６】
図３０〜図３８は、本実施の形態２の製造工程中の半導体装置の要部断面図である。
【０１８７】
本実施の形態の製造工程は、図３を用いて説明したように、Ｈｆ含有絶縁膜５を形成するまでは、前記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、窒化金属膜の形成工程以降について説明する。
【０１８８】
前記実施の形態１の図１〜図３に示す工程と同様の工程を行った後、本実施の形態では、図３０に示すように、半導体基板１の主面上に、すなわちＨｆ含有絶縁膜５上に、ハードマスクとして窒化金属膜７を形成する。窒化金属膜７は、例えばＴｉＮ（窒化チタン）からなる膜である。
【０１８９】
なお、ここでは図４に示すしきい値調整層８ａを形成しないので、前記実施の形態１とは違い、しきい値調整層８ａが大気曝露することを防ぐ必要がない。このため、図５に示すように、アルミニウム膜成膜装置２５と窒化チタン膜成膜装置２６とが一体となった成膜・熱処理装置２０を用いる必要はない。
【０１９０】
次に、図３１に示すように、フォトリソグラフィ技術を用いたエッチングにより、ｎＭＩＳ形成領域１Ｂの窒化金属膜７を除去した後、半導体基板１の主面上に、しきい値調整層（第１金属元素含有層）８ｂを形成する。ここでは、しきい値調整層８ｂは、ｎＭＩＳ形成領域１ＢではＨｆ含有絶縁膜５上に形成され、ｐＭＩＳ形成領域１Ａでは窒化金属膜７上に形成される。
【０１９１】
しきい値調整層８ｂは、前記実施の形態１と同様に、希土類元素を含有し、特に好ましくはＬａ（ランタン）を含有している。しきい値調整層８ｂは、スパッタリング法などによって形成することができ、その膜厚（堆積膜厚）は、１ｎｍ程度とすることができる。ただし、しきい値調整層８ｂは酸素をほとんど含んでいないことが好ましく、多くても酸素を３０ａｔｏｍｉｃ％しか含まず、主にランタン（Ｌａ）からなる膜であるものとする。すなわち、しきい値調整層８ｂは酸化ランタン（例えばＬａ２Ｏ３）をほとんど含んでいない。
【０１９２】
なお、しきい値調整層８ｂの形成工程では、図５に示すようなランタン膜成膜装置２７およびアニール装置２８を有する成膜・熱処理装置２０を用い、成膜・熱処理装置２０内は不活性ガス雰囲気とする。
【０１９３】
次に、図３２に示すように、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とし、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行うことができる。この熱処理により、ｎＭＩＳ形成領域１ＢにおいてＨｆ含有絶縁膜５およびしきい値調整層８ｂを反応させる。すなわち、この熱処理により、しきい値調整層８ｂを構成する希土類元素Ｌｎ（特に好ましくはＬａ）をｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５に導入（拡散）する。
【０１９４】
この熱処理工程においては、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ｂの希土類元素Ｌｎ（特に好ましくはＬｎ＝Ｌａ）がＨｆ含有絶縁膜５に導入（拡散）される。一方、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ｂとＨｆ含有絶縁膜５との間に窒化金属膜７が介在しており、しきい値調整層８ｂのＬｎはＨｆ含有絶縁膜５に導入されない。
【０１９５】
この熱処理により、図３２に示すように、ｎＭＩＳ形成領域１Ｂでは、しきい値調整層８ｂとＨｆ含有絶縁膜５とが反応（混合、ミキシング）してＨｆおよびＬｎ含有絶縁膜５ｂが形成される。しきい値調整層８ｂは希土類酸化物層ではなく、そのほとんどが主に希土類元素からなる層であるため、しきい値調整層８ｂからＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。
【０１９６】
なお、この熱処理工程では図５に示すような成膜・熱処理装置２０内のアニール装置２８を用いる。ここでは、図３１に示すようにしきい値調整層８ｂを形成した半導体基板１（半導体ウエハ）を図５に示すランタン膜成膜装置２７内からロボットアーム２３によってアニール装置２８内に搬送し、アニール装置２８によって図３２を用いて説明した熱処理を行う。このとき、成膜・熱処理装置２０内は不活性ガス雰囲気とする。
【０１９７】
次に、図３３に示すように、図８を用いて説明した熱処理工程で反応しなかったしきい値調整層８ｂ（未反応のしきい値調整層８ｂ）を、ウェットエッチングによって除去するした後、窒化金属膜７をウェットエッチングによって除去する。
【０１９８】
ここではｎＭＩＳ形成領域１ＢのＨｆおよびＬｎ含有絶縁膜５ｂが露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、ＨｆおよびＬｎ含有絶縁膜５ｂはウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【０１９９】
窒化金属膜７は、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングによる除去が困難になるため、窒化金属膜７に酸素がより多く含まれているときは、より長い時間をかけてウェットエッチングにより窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆおよびＬｎ含有絶縁膜５ｂは、より大きいダメージを受けることになる。
【０２００】
これに対し、本実施の形態では図３２に示すしきい値調整層８ｂを酸素をほとんど含まない層とすることにより、しきい値調整層８ｂ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程によってＨｆおよびＬｎ含有絶縁膜５ｂが受けるエッチングダメージを抑制または防止することができる。
【０２０１】
次に、図３４に示すように、半導体基板１の主面上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）９およびシリコン膜１０を順次形成する。
【０２０２】
次に、図３５に示すように、シリコン膜１０および金属膜９の積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【０２０３】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、ＨｆおよびＬｎ含有絶縁膜５ｂ上に形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、酸化シリコン膜ＯＸ上に形成される。
【０２０４】
続いて、前記実施の形態１と同様にして、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ｂを形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。
【０２０５】
次に、図３６に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残す。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【０２０６】
次に、図３７に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。
【０２０７】
その後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。
【０２０８】
このようにして、図３７に示すような構造が得られ、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０２０９】
この後の工程を、前記実施の形態１の図１６および図１７を用いて説明した工程と同様に行うことによって、図３８に示す本実施の形態の半導体装置が完成する。すなわち、周知のサリサイド技術によってｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成し、半導体基板１の主面上に、プラグ３３を有する絶縁膜（層間絶縁膜）３１を形成した後、周知のシングルダマシン法により第１層目の配線Ｍ１を形成する。
【０２１０】
本実施の形態では、前記実施の形態１と同様に、図３２に示すしきい値調整層８ｂに、酸素をほとんど含まない希土類元素（好ましくはＬａ）からなる膜を用いることにより、ｎＭＩＳ形成領域１Ｂにおいて、しきい値調整層８ｂ内から酸素がＨｆおよびＬｎ含有絶縁膜５ｂ内に拡散し、その酸素がＨｆおよびＬｎ含有絶縁膜５ｂ内から半導体基板１に拡散することを防いでいる。これにより、ゲート電極ＧＥ１の下部の半導体基板１の上面に、膜厚および密度を制御することが困難な酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、この絶縁膜によって図３８に示すｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧が高くなることを防ぐことができる。よって、半導体装置の性能を向上させることができる。また、膜厚にばらつきがある前記絶縁膜が形成されることを防ぐことで、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜の酸化膜換算膜厚にばらつきが生じることを防ぐことができるため、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の値がばらつくことを防ぎ、半導体装置の信頼性を向上させることができる。
【０２１１】
また、酸化シリコン膜ＯＸを形成することで前記絶縁膜が形成されることを防ぎ、ＣＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる。また、ゲート電極ＧＥ１の側壁に形成されたサイドウォール１３を構成する酸化シリコン膜１３ｂとゲート電極ＧＥ１との間に窒化シリコン膜１３ａを介在させることにより、酸化シリコン膜１３ｂ内からＨｆおよびＬｎ含有絶縁膜５ｂ内に酸素が拡散することを防いでいる。これにより、ＨｆおよびＬｎ含有絶縁膜５ｂ内の酸素が半導体基板１の主面に拡散することによって半導体基板１の主面に酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の上昇を抑制することができる。
【０２１２】
また、前記実施の形態１と同様に、図３１を用いて説明したしきい値調整層８ｂの成膜工程および図３２を用いて説明した熱処理工程では、図５に示すような装置であって、内部を不活性ガス雰囲気とする成膜・熱処理装置２０を用いている。このため、半導体ウエハをランタン膜成膜装置２７内からアニール装置２８内に搬送する際に、半導体ウエハが大気曝露することを防ぐことができる。つまり、図３１に示すしきい値調整層８ｂを酸化させずに熱処理を行うことができるため、図３２に示すＨｆおよびＬｎ含有絶縁膜５ｂ内に酸素が拡散することを防ぐことで、ｎチャネル型ＭＩＳＦＥＴＱｎのしきい値電圧の上昇を抑制することができる。
【０２１３】
（実施の形態３）
前記実施の形態１ではｎＭＩＳ形成領域およびｐＭＩＳ形成領域の両方にしきい値調整層を形成する半導体装置の製造方法について説明した。本実施の形態３では、ｎＭＩＳ形成領域にはしきい値調整層を形成せず、ｐＭＩＳ形成領域にのみしきい値調整層を形成する半導体装置の製造方法について説明する。
【０２１４】
図３９〜図４４は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
【０２１５】
本実施の形態の製造工程は、図６を用いて説明したように、Ｈｆ含有絶縁膜５上にしきい値調整層８ａおよび窒化金属膜７を形成した後、しきい値調整層８ａおよび窒化金属膜７をパターニングするまでは、前記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、しきい値調整層８ａの熱処理工程以降について説明する。
【０２１６】
前記実施の形態１の図１〜図６に示す工程と同様の工程を行った後、本実施の形態では、図３９に示すように、半導体基板１に対して熱処理を施す。この熱処理工程は、熱処理温度を７８０〜８５０℃の範囲内とし、不活性ガス雰囲気（例えばＮ２（窒素）雰囲気）中で行うことができる。この熱処理により、ｐＭＩＳ形成領域１ＡにおいてＨｆ含有絶縁膜５（図６参照）およびしきい値調整層８ａを反応させる。すなわち、この熱処理により、しきい値調整層８ａを構成するアルミニウムをｐＭＩＳ形成領域１ＡのＨｆ含有絶縁膜５に導入（拡散）する。
【０２１７】
この熱処理工程においては、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが接触していたために両者が反応して、しきい値調整層８ａのアルミニウムがＨｆ含有絶縁膜５に導入（拡散）される。
【０２１８】
この熱処理により、図３９に示すように、ｐＭＩＳ形成領域１Ａでは、しきい値調整層８ａとＨｆ含有絶縁膜５とが反応（混合、ミキシング）してＨｆおよびＡｌ含有絶縁膜５ａが形成される。しきい値調整層８ａは酸化アルミニウム層ではなく、アルミニウムからなる層であるため、しきい値調整層８ａからＨｆ含有絶縁膜５に酸素（Ｏ）はほとんど導入されない。
【０２１９】
次に、図４０に示すように、窒化金属膜７をウェットエッチングによって除去した後、半導体基板１の主面上に、メタルゲート（金属ゲート電極）用の金属膜（金属層）９およびシリコン膜１０を順次形成する。ここではｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５が露出された状態で窒化金属膜７のウェットエッチング工程が行われるが、Ｈｆ含有絶縁膜５はウェットエッチングに用いる薬液（例えばＡＰＭ液またはフッ酸など）に対する耐性が低いため、ウェットエッチングによりダメージを受ける可能性がある。
【０２２０】
窒化金属膜７は、酸素を含まない場合よりも酸素を含む場合の方がウェットエッチングによる除去が困難になるため、窒化金属膜７に酸素がより多く含まれているときは、より長い時間をかけてウェットエッチングにより窒化金属膜７を除去することになる。このように長い時間をかけてウェットエッチングを行えば、ウェットエッチングに用いる薬液に対して耐性が低いＨｆ含有絶縁膜５は、より大きいダメージを受けることになる。
【０２２１】
これに対し、本実施の形態では図３９に示すしきい値調整層８ａを酸素をほとんど含まない層とすることにより、しきい値調整層８ａ内から窒化金属膜７内に酸素が導入されることを防いでいる。したがって、ウェットエッチングにより短時間で容易に窒化金属膜７を除去することができ、このウェットエッチング工程によってｎＭＩＳ形成領域１ＢのＨｆ含有絶縁膜５が受けるエッチングダメージを抑制または防止することができる。
【０２２２】
次に、図４１に示すように、シリコン膜１０および金属膜９の積層膜を、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、金属膜９および金属膜９上のシリコン膜１０からなるゲート電極ＧＥ１、ＧＥ２を形成する。
【０２２３】
ゲート電極ＧＥ１は、ｎＭＩＳ形成領域１Ｂにおいて、酸化シリコン膜ＯＸ上にＨｆ含有絶縁膜５を介して形成され、ゲート電極ＧＥ２は、ｐＭＩＳ形成領域１Ａにおいて、ＨｆおよびＡｌ含有絶縁膜５ａ上に形成される。
【０２２４】
続いて、前記実施の形態１と同様にして、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１の両側の領域にｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ｂを形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２の両側の領域にｐ−型半導体領域（エクステンション領域、ＬＤＤ領域）１１ａを形成する。
【０２２５】
次に、図４２に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上に、絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１３を形成する。例えば、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２のそれぞれの側壁に窒化シリコン膜１３ａを自己整合的に残す。続いて、半導体基板１上にゲート電極ＧＥ１、ＧＥ２を覆うように酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとを下から順に形成してから、この酸化シリコン膜１３ｂと窒化シリコン膜１３ｃとの積層膜を異方性エッチング（エッチバック）することによって、ゲート電極ＧＥ１、ＧＥ２の側壁上に残存する窒化シリコン膜１３ａ、酸化シリコン膜１３ｂおよび窒化シリコン膜１３ｃからなるサイドウォール１３を形成することができる。
【０２２６】
次に、図４３に示すように、ｎＭＩＳ形成領域１Ｂにおけるｐ型ウエル３のゲート電極ＧＥ１およびサイドウォール１３の両側の領域にｎ＋型半導体領域１２ｂ（ソース、ドレイン）を形成し、ｐＭＩＳ形成領域１Ａにおけるｎ型ウエル４のゲート電極ＧＥ２およびサイドウォール１３の両側の領域にｐ＋型半導体領域１２ａ（ソース、ドレイン）を形成する。
【０２２７】
その後、導入した不純物の活性化のために、１０００℃程度のアニール処理（活性化アニール、熱処理）を行う。これにより、ｎ−型半導体領域１１ｂ、ｐ−型半導体領域１１ａ、ｎ＋型半導体領域１２ｂおよびｐ＋型半導体領域１２ａなどに導入された不純物を活性化することができる。
【０２２８】
このようにして、図４３に示すような構造が得られ、ｎＭＩＳ形成領域１Ｂに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、また、ｐＭＩＳ形成領域１Ａに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０２２９】
この後の工程を、前記実施の形態１の図１６および図１７を用いて説明した工程と同様に行うことによって、図４４に示す本実施の形態の半導体装置が完成する。すなわち、周知のサリサイド技術によってｎ＋型半導体領域１２ｂ、ｐ＋型半導体領域１２ａ、ゲート電極ＧＥ１およびＧＥ２のそれぞれの上面にシリサイド層１４を形成し、半導体基板１の主面上に、プラグ３３を有する絶縁膜（層間絶縁膜）３１を形成した後、周知のシングルダマシン法により第１層目の配線Ｍ１を形成する。
【０２３０】
本実施の形態では、前記実施の形態１と同様に、図３９に示すしきい値調整層８ａに、酸素をほとんど含まないアルミニウムからなる膜を用いることにより、ｐＭＩＳ形成領域１Ａにおいて、しきい値調整層８ａ内から酸素がＨｆおよびＡｌ含有絶縁膜５ａ内に拡散し、その酸素がＨｆおよびＡｌ含有絶縁膜５ａ内から半導体基板１に拡散することを防いでいる。これにより、ゲート電極ＧＥ１の下部の半導体基板１の上面に、膜厚および密度を制御することが困難な酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、この絶縁膜によって図４４に示すｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。また、膜厚にばらつきがある前記絶縁膜が形成されることを防ぐことで、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜の酸化膜換算膜厚にばらつきが生じることを防ぐことができる。
【０２３１】
また、酸化シリコン膜ＯＸを形成することで前記絶縁膜が形成されることを防ぎ、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。また、ゲート電極ＧＥ２の側壁に形成されたサイドウォール１３を構成する酸化シリコン膜１３ｂとゲート電極ＧＥ２との間に窒化シリコン膜１３ａを介在させることにより、酸化シリコン膜１３ｂ内からＨｆおよびＡｌ含有絶縁膜５ａ内に酸素が拡散することを防いでいる。これにより、ＨｆおよびＡｌ含有絶縁膜５ａ内の酸素が半導体基板１の主面に拡散することによって半導体基板１の主面に酸化シリコン膜からなる絶縁膜が形成されることを防ぎ、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。
【０２３２】
また、前記実施の形態１と同様に、ｐＭＩＳ形成領域の半導体基板上にしきい値調整層および窒化金属膜を形成する工程では、図５に示すような、アルミニウム膜成膜装置２５および窒化チタン膜成膜装置２６が一体となった装置であって、内部を不活性ガス雰囲気とする成膜・熱処理装置２０を用いている。このため、半導体ウエハをアルミニウム膜成膜装置２５内から窒化チタン膜成膜装置２６内に搬送する際に、半導体ウエハが大気曝露することを防ぐことができる。したがって、ｐＭＩＳ形成領域のしきい値調整層を酸化させずに前記しきい値調整層上に窒化金属膜を形成することができるため、図３９に示すＨｆおよびＡｌ含有絶縁膜５ａ内に酸素が拡散することを防ぐことで、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい値電圧が高くなることを防ぐことができる。
【０２３３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０２３４】
本発明は、ＣＭＩＳＦＥＴのゲート絶縁膜としてｈｉｇｈ−ｋ膜を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０２３５】
１ 半導体基板
１Ａ ｐＭＩＳ形成領域
１Ｂ ｎＭＩＳ形成領域
２ 素子分離領域
２ａ 溝
３ ｐ型ウエル
４ ｎ型ウエル
５ Ｈｆ含有絶縁膜
５ａ ＨｆおよびＡｌ含有絶縁膜
５ｂ ＨｆおよびＬｎ含有絶縁膜
７ 窒化金属膜
８ａ、８ｂ しきい値調整層
９ 金属膜
１０ シリコン膜
１１ａ ｐ−型半導体領域
１１ｂ ｎ−型半導体領域
１２ａ ｐ＋型半導体領域
１２ｂ ｎ＋型半導体領域
１３ サイドウォール
１３ａ 窒化シリコン膜
１３ｂ 酸化シリコン膜
１３ｃ 窒化シリコン膜
１３ｄ サイドウォール
１４ シリサイド層
２０ 成膜・熱処理装置
２１ 自動搬送装置
２２ 保管室
２３ ロボットアーム
２４ 搬送室
２５ アルミニウム膜成膜装置
２６ 窒化チタン膜成膜装置
２７ ランタン膜成膜装置
２８ アニール装置
３１ 絶縁膜
３２ コンタクトホール
３３ プラグ
３４ ストッパ絶縁膜
３５ 絶縁膜
３６ 配線溝
５１ａ Ｈｆ含有絶縁膜
５１ｂ Ｈｆ含有絶縁膜
８１ａ しきい値調整層
８１ｂ しきい値調整層
ＧＥ１、ＧＥ２ ゲート電極
Ｍ１ 配線
ＯＦ 絶縁膜
ＯＸ 酸化シリコン膜
ＰＲ１、ＰＲ１０１ フォトレジストパターン
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
【特許請求の範囲】
【請求項１】
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１絶縁膜上にアルミニウム膜を形成する工程と、
（ｃ）前記第１領域および前記第２領域に形成された前記アルミニウム膜上にキャップ膜を形成する工程と、
（ｄ）前記第２領域の前記キャップ膜および前記アルミニウム膜を除去し、前記第１領域の前記キャップ膜および前記アルミニウム膜を残す工程と、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１絶縁膜上および前記第１領域の前記キャップ膜上に希土類元素からなる第１金属膜を形成する工程と、
（ｆ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記アルミニウム膜と反応させて前記第１領域に第２絶縁膜を形成し、前記第２領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第２領域に第３絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記（ｆ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｈ）前記（ｇ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｉ）前記（ｈ）工程後、前記第１領域の前記第２絶縁膜上および前記第２領域の前記第３絶縁膜上に、第２金属膜を形成する工程と、
（ｊ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｋ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｌ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｍ）前記（ｋ）工程および前記（ｌ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１金属膜はランタン膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｂ）工程および前記（ｃ）工程は不活性ガス雰囲気で行い、
前記（ｂ）工程の後であって前記（ｃ）工程を行う前に、前記半導体基板を大気曝露しないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記（ｅ）工程および前記（ｆ）工程は不活性ガス雰囲気で行い、
前記（ｅ）工程の後であって前記（ｆ）工程を行う前に、前記半導体基板を大気曝露しないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ｈ）工程では、前記アルミニウム膜を除去せず、
前記第１ゲート電極の下部には前記アルミニウム膜が形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記（ａ）工程の前に、前記半導体基板の主面に酸化シリコン膜からなる第４絶縁膜を形成し、
前記（ａ）工程では、前記第４絶縁膜上に前記第１絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｊ）工程の後であって、前記（ｋ）工程および前記（ｌ）工程の前に、
（ｊ１）前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板の主面上に窒化シリコン膜を形成する工程と、
（ｊ２）前記窒化シリコン膜を異方性エッチングすることにより、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に前記窒化シリコン膜を残す工程と、
（ｊ３）前記（ｊ２）工程の後、前記窒化シリコン膜上に酸化シリコン膜を含む第５絶縁膜を形成する工程と、
（ｊ４）前記第５絶縁膜を異方性エッチングすることにより、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側面に、前記第５絶縁膜および前記窒化シリコン膜を含むサイドウォールを形成する工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｅ）工程の後であって前記（ｆ）工程を行う前に、前記半導体基板を大気曝露せず、
前記（ｆ）工程は酸素を含む雰囲気で行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記キャップ膜は窒化金属膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域および前記第２領域に形成された前記第１絶縁膜上に、キャップ膜を形成する工程と、
（ｃ）前記第２領域の前記キャップ膜を除去し、前記第１領域の前記キャップ膜を残す工程と、
（ｄ）前記（ｃ）工程後、前記第２領域の前記第１絶縁膜上および前記第１領域の前記キャップ膜上に希土類元素からなる第１金属膜を形成する工程と、
（ｅ）熱処理を行って、前記第２領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第２領域に第３絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記（ｅ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第１絶縁膜上および前記第２領域の前記第３絶縁膜上に第２金属膜を形成する工程と、
（ｉ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｊ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｋ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｌ）前記（ｊ）工程および前記（ｋ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１金属膜はランタン膜からなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１絶縁膜上にアルミニウム膜を形成する工程と、
（ｃ）前記第１領域および前記第２領域に形成された前記アルミニウム膜上にキャップ膜を形成する工程と、
（ｄ）前記第２領域の前記キャップ膜および前記アルミニウム膜を除去し、前記第１領域の前記キャップ膜および前記アルミニウム膜を残す工程と、
（ｅ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記アルミニウム膜と反応させて前記第１領域に第２絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記第１領域および前記第２領域の前記第１絶縁膜上に、第２金属膜を形成する工程と、
（ｈ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｉ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｊ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｋ）前記（ｉ）工程および前記（ｊ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記（ｂ）工程および前記（ｃ）工程は不活性ガス雰囲気で行い、
前記（ｂ）工程の後であって前記（ｃ）工程を行う前に、前記半導体基板を大気曝露しないことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｈ）工程では、前記アルミニウム膜を除去せず、
前記第１ゲート電極の下部には前記アルミニウム膜が形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１】
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１絶縁膜上にアルミニウム膜を形成する工程と、
（ｃ）前記第１領域および前記第２領域に形成された前記アルミニウム膜上にキャップ膜を形成する工程と、
（ｄ）前記第２領域の前記キャップ膜および前記アルミニウム膜を除去し、前記第１領域の前記キャップ膜および前記アルミニウム膜を残す工程と、
（ｅ）前記（ｄ）工程後、前記第２領域の前記第１絶縁膜上および前記第１領域の前記キャップ膜上に希土類元素からなる第１金属膜を形成する工程と、
（ｆ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記アルミニウム膜と反応させて前記第１領域に第２絶縁膜を形成し、前記第２領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第２領域に第３絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記（ｆ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｈ）前記（ｇ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｉ）前記（ｈ）工程後、前記第１領域の前記第２絶縁膜上および前記第２領域の前記第３絶縁膜上に、第２金属膜を形成する工程と、
（ｊ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｋ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｌ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｍ）前記（ｋ）工程および前記（ｌ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１金属膜はランタン膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｂ）工程および前記（ｃ）工程は不活性ガス雰囲気で行い、
前記（ｂ）工程の後であって前記（ｃ）工程を行う前に、前記半導体基板を大気曝露しないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記（ｅ）工程および前記（ｆ）工程は不活性ガス雰囲気で行い、
前記（ｅ）工程の後であって前記（ｆ）工程を行う前に、前記半導体基板を大気曝露しないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記（ｈ）工程では、前記アルミニウム膜を除去せず、
前記第１ゲート電極の下部には前記アルミニウム膜が形成されていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記（ａ）工程の前に、前記半導体基板の主面に酸化シリコン膜からなる第４絶縁膜を形成し、
前記（ａ）工程では、前記第４絶縁膜上に前記第１絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｊ）工程の後であって、前記（ｋ）工程および前記（ｌ）工程の前に、
（ｊ１）前記第１ゲート電極および前記第２ゲート電極を覆うように、前記半導体基板の主面上に窒化シリコン膜を形成する工程と、
（ｊ２）前記窒化シリコン膜を異方性エッチングすることにより、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁に前記窒化シリコン膜を残す工程と、
（ｊ３）前記（ｊ２）工程の後、前記窒化シリコン膜上に酸化シリコン膜を含む第５絶縁膜を形成する工程と、
（ｊ４）前記第５絶縁膜を異方性エッチングすることにより、前記第１ゲート電極および前記第２ゲート電極のそれぞれの側面に、前記第５絶縁膜および前記窒化シリコン膜を含むサイドウォールを形成する工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｅ）工程の後であって前記（ｆ）工程を行う前に、前記半導体基板を大気曝露せず、
前記（ｆ）工程は酸素を含む雰囲気で行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記キャップ膜は窒化金属膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域および前記第２領域に形成された前記第１絶縁膜上に、キャップ膜を形成する工程と、
（ｃ）前記第２領域の前記キャップ膜を除去し、前記第１領域の前記キャップ膜を残す工程と、
（ｄ）前記（ｃ）工程後、前記第２領域の前記第１絶縁膜上および前記第１領域の前記キャップ膜上に希土類元素からなる第１金属膜を形成する工程と、
（ｅ）熱処理を行って、前記第２領域の前記第１絶縁膜を前記第１金属膜と反応させて前記第２領域に第３絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記（ｅ）工程にて反応しなかった前記第１金属膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第１絶縁膜上および前記第２領域の前記第３絶縁膜上に第２金属膜を形成する工程と、
（ｉ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｊ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｋ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｌ）前記（ｊ）工程および前記（ｋ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１金属膜はランタン膜からなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
ｐチャネル型ＭＩＳＦＥＴである第１ＭＩＳＦＥＴを半導体基板の第１領域に有し、ｎチャネル型ＭＩＳＦＥＴである第２ＭＩＳＦＥＴを前記半導体基板の第２領域に有する半導体装置の製造方法であって、
（ａ）前記第１および第２ＭＩＳＦＥＴのゲート絶縁膜用で、かつＨｆを含有する第１絶縁膜を、前記半導体基板の前記第１領域および前記第２領域に形成する工程と、
（ｂ）前記第１領域の前記第１絶縁膜上および前記第２領域の前記第１絶縁膜上にアルミニウム膜を形成する工程と、
（ｃ）前記第１領域および前記第２領域に形成された前記アルミニウム膜上にキャップ膜を形成する工程と、
（ｄ）前記第２領域の前記キャップ膜および前記アルミニウム膜を除去し、前記第１領域の前記キャップ膜および前記アルミニウム膜を残す工程と、
（ｅ）熱処理を行って、前記第１領域の前記第１絶縁膜を前記アルミニウム膜と反応させて前記第１領域に第２絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１領域の前記キャップ膜を除去する工程と、
（ｇ）前記（ｆ）工程後、前記第１領域および前記第２領域の前記第１絶縁膜上に、第２金属膜を形成する工程と、
（ｈ）前記第２金属膜をパターニングして、前記第１領域に前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域に前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程と、
（ｉ）前記第１領域内において、前記第１ゲート電極の両側の領域の前記半導体基板の主面にｐ型の不純物を導入する工程と、
（ｊ）前記第２領域内において、前記第２ゲート電極の両側の領域の前記半導体基板の主面にｎ型の不純物を導入する工程と、
（ｋ）前記（ｉ）工程および前記（ｊ）工程の後、前記半導体基板を熱処理し、前記第１ゲート電極および前記第２ゲート電極のそれぞれの両側の領域の前記半導体基板の主面にソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記（ｂ）工程および前記（ｃ）工程は不活性ガス雰囲気で行い、
前記（ｂ）工程の後であって前記（ｃ）工程を行う前に、前記半導体基板を大気曝露しないことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記（ｈ）工程では、前記アルミニウム膜を除去せず、
前記第１ゲート電極の下部には前記アルミニウム膜が形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【公開番号】特開２０１２−４４０１３（Ｐ２０１２−４４０１３Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８４５６３（Ｐ２０１０−１８４５６３）
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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