半導体装置の製造方法および半導体装置
【課題】本発明では、低温での成膜処理により、良質なゲート絶縁膜が得られる半導体装置の製造方法を提供することを課題とする。
【解決手段】本発明では上記課題を解決するため、シリコン基板10上に、600℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜31を形成する酸化膜形成工程と、二酸化シリコン膜31の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法を提供する。
【解決手段】本発明では上記課題を解決するため、シリコン基板10上に、600℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜31を形成する酸化膜形成工程と、二酸化シリコン膜31の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法を提供する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
半導体デバイスの微細化を背景に、MOS電界トランジスタ(以下MOSFET)のゲート絶縁膜の成膜処理において、低温での成膜処理により、良質な膜が得られる技術が要求されている。
【0003】
特許文献1には、熱酸化(窒化)法、プラズマ酸化(窒化)法、触媒酸化(窒化)法、CVD(Chemical Vapor Deposition)法、PVD(Physical Vapor Deposition)法のいずれかの方法により基板上に絶縁膜を形成した後、当該絶縁膜を酸素プラズマまたは窒素プラズマに晒して改質する技術が記載されている。
【0004】
特許文献2には、プラズマ酸化法により基板上に酸化膜を形成した後、プラズマ窒化法により当該酸化膜を窒化し、次いで、窒化された酸化膜を水素プラズマ処理する技術が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2007−251204号公報
【特許文献2】特開2007−110144号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
絶縁膜の形成方法として、特許文献1および2には記載されていない原子層堆積法がある。原子層堆積法は、熱履歴が低減可能であり、良質なカバレッジを特徴とする。なお、良質なカバレッジとは、Siウエハの面方位依存性を受けず、膜厚が均一に成膜できることを意味する。
【0007】
しかし、本発明者は、ゲート絶縁膜の形成において原子層堆積法を利用した場合、以下のような問題が生じ得ることを発見した。
【0008】
図12は、熱酸化法により形成された二酸化シリコン膜(図中、「熱酸化膜」と表示。以下、「熱酸化膜」という。)、および、原子層堆積法により形成された二酸化シリコン膜(図中、「ALD酸化膜」と表示。以下、「ALD酸化膜」という。)のDHF(希フッ酸)に対するエッチングレートを示す。
【0009】
図12に示されているように、ALD酸化膜は、熱酸化膜に比べて、DHFに対するエッチングレートが早く、疎膜化している。なお、本発明者は、DHFに代えて、FPM(フッ酸/過酸化水素水/純水の混合液)または活性剤入りのフッ化アンモニウムを適用した場合においても、図12に示す結果と同様の結果が得られることを確認している。
【0010】
このようなALD酸化膜をMOSFETのゲート絶縁膜として使用した場合、当該製造工程にはDHF、FPM、または、活性剤入りのフッ化アンモニウムを使用してシリコン酸化膜を除去する工程が含まれることがあるため、シリコン酸化膜の疎膜化等に起因するMOSFETの電気特性の劣化、信頼性の悪化が懸念される。
【0011】
なお、膜質改善としてPOA(Post Oxidation Anneal)が知られているが、当該処理は絶縁膜の成膜温度よりも高い熱(>1000℃)で処理を行うため、絶縁膜が増膜し、所望の厚さの絶縁膜が得られなくなる恐れがある。
【課題を解決するための手段】
【0012】
本発明によれば、シリコン基板上に、600℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜を形成する酸化膜形成工程と、前記二酸化シリコン膜の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法が提供される。
【0013】
また、本発明によれば、シリコン基板上の第1の領域に位置し、前記シリコン基板の表面にシリコン以外の半導体膜、および、ゲート絶縁膜をこの順に積層した積層構造を有する第1のトランジスタと、前記シリコン基板上の第2の領域に位置し、前記シリコン基板の表面にゲート絶縁膜が位置する第2のトランジスタと、を有し、前記第1のトランジスタが有する前記ゲート絶縁膜と、前記第2のトランジスタが有する前記ゲート絶縁膜との電気的な膜厚差は2%以内である半導体装置が提供される。
【0014】
本発明の半導体装置の製造方法は、600℃以下という低温で、原子層堆積法によりゲート絶縁膜を形成した後、当該ゲート絶縁膜に対して酸化処理を行い、ゲート絶縁膜の改質を行う。このため、本発明の半導体装置の製造方法によれば、低温での成膜処理により、良質なゲート絶縁膜を得ることができる。
【0015】
また、本発明の半導体装置によれば、PMOSFETを形成する領域のシリコン基板の上にのみ、選択的に、シリコン以外の半導体膜を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板、および、PMOSFETを形成する領域に露出しているシリコン以外の半導体膜の上に、二酸化シリコン膜を形成した場合であっても、PMOSFETのゲート絶縁膜とNMOSFETのゲート絶縁膜との電気的な膜厚差が2%以内である半導体装置が実現される。
【発明の効果】
【0016】
本発明によれば、低温での成膜処理により、良質なゲート絶縁膜が得られる。
【図面の簡単な説明】
【0017】
【図1】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図2】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図3】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図4】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図5】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図6】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図7】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図8】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図9】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図10】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図11】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図12】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図13】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図14】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【発明を実施するための形態】
【0018】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【0019】
<実施形態1>
以下、図1乃至9に示す本実施形態の半導体装置を模式的に示した断面図を用いて、本実施形態の半導体装置の製造方法の一例について説明する。
【0020】
まず、図1に示すように、半導体基板、例えばシリコン基板10に、素子分離領域23を形成する。そして、シリコン基板10上のNMOSFETを形成する領域に所定の不純物を注入することでPウェル21を形成するとともに、PMOSFETを形成する領域に所定の不純物を注入することでNウェル22を形成する。
【0021】
次に、図2に示すように、シリコン基板10の表面の清浄化を行う。例えば、酸性薬液における(SPM)+アンモニア系薬液における洗浄(APM)などを行う。
【0022】
次に、図3に示すように、PMOSFETを形成する領域に形成されたNウェル22の上に、選択的にシリコン以外の半導体膜(以下、「第1半導体膜」という)30、例えばSiGe膜を形成する。第1半導体膜30を選択的に形成する手段は特段制限されず、例えばシランガスとゲルマンガスを用いたエピタキシャル成長を用いて第1半導体膜30を成膜後、当該膜をフォトリソグラフィとエッチングによりパターニングすることで実現してもよい。または、第1半導体膜30を形成する領域に開口を有する薄い膜(絶縁膜等)を形成後、当該膜をマスクとして、シランガスとゲルマンガスを用いたエピタキシャル成長を用いて開口領域に選択的に第1半導体膜30を成長させることで実現してもよい。
【0023】
次に、図4に示すように、600℃以下の温度条件で、原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜31を形成する。例えば、原子層堆積法により、600℃以下、好ましくは500℃以下の温度条件で、膜厚が30Å以上50Å以下(例えば、40Å)の二酸化シリコン膜31を形成する。なお、当該処理では、PMOSFETを形成する領域に露出している第1半導体膜30、および、NMOSFETを形成する領域に露出しているシリコン基板10(詳細にはPウェル21)の上にも、同一処理で二酸化シリコン膜31が形成される。
【0024】
次に、図5に示すように、二酸化シリコン膜31の表面に対し、酸化処理を行う。酸化処理は、例えば、H2−O2雰囲気で酸素分圧60%以上90%以下(例えば70%)のラジカル種、または、プラズマにより発生させたラジカル種を用い、低温(850℃以下、好ましくは750℃以下)状態で、二酸化シリコン膜31の表面を改質する処理であってもよい。当該処理によれば、Siのダングリングボンドを酸素ラジカルと結合させることで終端化できる。
【0025】
次に、図6に示すように、二酸化シリコン膜31の表面に対し窒化処理を行った後、図7に示すようにPNA(Plasma Nitridation Anneal)処理を行う。
【0026】
例えば、図6に示すように、300℃以上450℃以下で二酸化シリコン膜31の表面近くに窒素を導入し(窒素のピーク濃度10%程度)、次いで、図7に示すように、1000℃以上、好ましくは1100℃以下でPNA処理を行ってもよい。当該処理によれば、二酸化シリコン膜31中に窒素を導入し、二酸化シリコン膜31の少なくとも一部を、SiON膜とすることができる。
【0027】
なお、図6に示す窒化処理を行わないで、いきなり図7に示すPNA処理を行ってもよい。
【0028】
次に、図8に示すように、二酸化シリコン膜31の上に、従来技術を適用して、ポリシリコン電極36を形成する。または、例えば図9に示すように、二酸化シリコン膜31の上に、従来技術を適用して、高誘電率膜34およびメタルゲート電極35をこの順に積層する。
【0029】
その後、図示しないが、二酸化シリコン膜31のパターニング、不純物注入、サイドウォール形成などの所定の処理が行われ、本実施形態の半導体装置が形成される。
【0030】
次に、本実施形態の作用効果について説明する。
【0031】
(1)本実施形態の半導体装置の製造方法では、原子層堆積法を利用して、ゲート絶縁膜を形成する。このため、本実施形態の半導体装置の製造方法によれば、熱履歴が低減可能であり、また、良質なカバレッジを実現できる。
【0032】
(2)また、本実施形態の半導体装置の製造方法は、600℃以下という低温で、原子層堆積法によりゲート絶縁膜を形成した後、当該ゲート絶縁膜に対して酸化処理を行い、ゲート絶縁膜の改質を行う。このため、本実施形態の半導体装置の製造方法によれば、低温での成膜処理により、良質なゲート絶縁膜を得ることができる。
【0033】
ここで、図13に、「熱酸化膜」、「ALD酸化膜」、および、「ALD酸化膜に上述の酸化処理を行った膜(図中、「ALD酸化膜+酸素リペア」と表示。)」のDHFに対するエッチングレートを示す。
【0034】
図13より、ALD酸化膜に酸化処理を行うことで、DHFに対するエッチングレートが遅くなることが分かる。すなわち、ALD酸化膜に酸化処理を行うことで、ALD酸化膜の疎膜化が抑制され、ALD酸化膜をMOSFETのゲート絶縁膜として使用した場合に生じ得るMOSFETの電気特性の劣化、信頼性の悪化を抑制することが可能となる。かかる場合、上述した本実施形態の半導体装置が有するPMOSFETおよびNMOSFETを、例えば半導体装置の入出力回路部に利用することが可能となる。
【0035】
なお、本発明者は、DHFに代えて、FPMまたは活性剤入りのフッ化アンモニウムを適用した場合においても、図13に示す結果と同様の結果が得られることを確認している。
【0036】
(3)上述した本実施形態の半導体装置の製造方法においては、第1半導体膜(SiGe膜等のシリコン以外の半導体膜)30を、PMOSFETのシリコン基板10とゲート絶縁膜31´との間に形成したが、第1半導体膜30を有さない構成とすることもできる。ただし、第1半導体膜30をPMOSFETに形成した場合、キャリア速度が向上し、好ましい。
【0037】
しかし、本発明者は、PMOSFETのシリコン基板10とゲート絶縁膜31´との間に、選択的に、第1半導体膜30を形成する場合、以下のような問題が生じることを発見した。
【0038】
図11は、SiGe膜の上、および、Si膜の上各々に二酸化シリコン膜を形成した場合の膜形成速度の差を示すグラフである。図11(a)は700℃以上の温度条件で、熱酸化法により二酸化シリコン膜を形成したものであり、図11(b)は700℃以上の温度条件で、HTO(High Temperature Oxide)により二酸化シリコン膜を形成したものであり、図11(c)は600℃以下の温度条件で、原子層堆積法により二酸化シリコン膜を形成したものである。なお、図11(a)乃至(c)において、それぞれのプロセスにおける成膜時間は同じである。
【0039】
図11(a)および(b)に示すように、熱酸化法(700℃以上)またはHTO(700℃以上)により二酸化シリコン膜を形成した場合、SiGe膜の上、および、Si膜の上では、二酸化シリコン膜の膜形成速度が大きく異なることが分かる。
【0040】
CMOSにおいては、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との膜厚差を小さくすることが望まれる。しかし、図11(a)および(b)に示す結果によれば、シリコン基板10のPMOSFETを形成する領域にのみ、選択的に、SiGe膜(第1半導体膜30)を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板10の上、および、PMOSFETを形成する領域に露出しているSiGe膜(第1半導体膜30)の上に、同一処理で、熱酸化法(700℃以上)またはHTO(700℃以上)によりゲート絶縁膜31´となる二酸化シリコン膜31を形成した場合、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との膜厚差が大きくなってしまうことが分かる。
【0041】
これに対し、図11(c)によれば、本実施形態のように原子層堆積法(600℃以下)により二酸化シリコン膜を形成した場合、SiGe膜の上、および、Si膜の上で、膜形成速度はほとんど変わらないことが分かる。
【0042】
すなわち、本実施形態の半導体装置の製造方法によれば、シリコン基板10のPMOSFETを形成する領域にのみ、選択的に、SiGe膜を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板10の上、および、PMOSFETを形成する領域に露出しているSiGe膜(第1半導体膜30)の上に、同一処理で、二酸化シリコン膜を形成した場合であっても、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との膜厚差を小さくすることができる。
【0043】
なお、本実施形態の半導体装置の製造方法によれば、シリコン基板10のPMOSFETを形成する領域にのみ、選択的に、SiGe膜を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板10の上、および、PMOSFETを形成する領域に露出しているSiGe膜(第1半導体膜30)の上に、同一処理で、二酸化シリコン膜を形成した場合であっても、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との電気的な膜厚差が、NMOSFETの電気的な膜厚に対して2%以内である半導体装置が実現される。
【0044】
ここで、「電気的な膜厚」とは、図14に示すように、ゲート絶縁膜に0.8MV/cm以上1.0MV/cm以下の電界(E=Q/ε=∫Cdv/ε)が負荷されている時の電圧において、CVカーブより反転側の容量値Cの逆数(=εS/C)である。Sはゲート絶縁膜の表面積である。
【0045】
<実施形態2>
本実施形態では、実施形態1の半導体装置の製造方法を基本とし、さらに、ゲート絶縁膜の膜厚が異なる複数のCMOSFETを同一チップ内に形成する半導体装置の製造方法を示す。
【0046】
以下、図10に示す本実施形態の半導体装置を模式的に示した断面図を用いて、本実施形態の半導体装置の製造方法の一例について説明する。
【0047】
まず、実施形態1において図1乃至7を用いて説明した工程を経ることで、図10(a)に示す状態を得る。なお、以下の説明において、図中左側に位置するPウェル21およびNウェル22に形成されるCMOSFETを第1のCMOSFETといい、図中右側に位置するPウェル21およびNウェル22に形成されるCMOSFETを第2のCMOSFETという。
【0048】
次に、シリコン基板10の上にレジスト層を形成・パターニングすることで、図10(b)に示すように、第1のCMOSFETのゲート絶縁膜31が露出するレジストパターン33を形成する。次いで、レジストパターン33をマスクとして露出しているゲート絶縁膜31をエッチングすることで、図10(c)に示す状態を得る。当該エッチングは、例えば、DHF、FPMまたは活性剤入りのフッ化アンモニウムを利用して実現することができる。
【0049】
次いで、レジストパターン33を除去後、600℃以下の温度条件で、原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜40を形成することで、図10(d)に示す状態を得る。
【0050】
なお、二酸化シリコン膜40を形成する処理では、第1のCMOSFETのPMOSFETを形成する領域に露出している第1半導体膜30、および、NMOSFETを形成する領域に露出しているシリコン基板10(詳細にはPウェル21)の上、および、第2のCMOSFETのPMOSFETおよびNMOSFETを形成する領域に露出している二酸化シリコン膜31´の上に、同一処理で二酸化シリコン膜40が形成される。このようにしても、各CMOSFETにおいて、PMOSFETを形成する領域に形成される二酸化シリコン膜40、および、NMOSFETを形成する領域に形成される二酸化シリコン膜40の膜厚差が大きくなってしまうことはない。
【0051】
その後、例えば実施形態1で説明した工程と同様にして、ポリシリコン電極、または、高誘電率膜およびメタルゲート電極をこの順に積層した積層体を所定の位置に形成し、次いで、二酸化シリコン膜40のパターニング、不純物注入、サイドウォール形成などの所定の処理が行われ、本実施形態の半導体装置が形成される。
【0052】
本実施形態の半導体装置の製造方法によれば、実施形態1で説明した作用効果に加えて、さらに、ゲート絶縁膜の膜厚が異なる複数のCMOSFETを同一チップ内に形成することが可能となる。
【符号の説明】
【0053】
10 シリコン基板
21 Pウェル
22 Nウェル
23 素子分離領域
30 第1半導体膜
31 二酸化シリコン膜
31´ ゲート絶縁膜の少なくとも一部
33 レジストパターン
34 高誘電率膜
35 メタルゲート電極
36 ポリシリコン電極
40 二酸化シリコン膜
【技術分野】
【0001】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
半導体デバイスの微細化を背景に、MOS電界トランジスタ(以下MOSFET)のゲート絶縁膜の成膜処理において、低温での成膜処理により、良質な膜が得られる技術が要求されている。
【0003】
特許文献1には、熱酸化(窒化)法、プラズマ酸化(窒化)法、触媒酸化(窒化)法、CVD(Chemical Vapor Deposition)法、PVD(Physical Vapor Deposition)法のいずれかの方法により基板上に絶縁膜を形成した後、当該絶縁膜を酸素プラズマまたは窒素プラズマに晒して改質する技術が記載されている。
【0004】
特許文献2には、プラズマ酸化法により基板上に酸化膜を形成した後、プラズマ窒化法により当該酸化膜を窒化し、次いで、窒化された酸化膜を水素プラズマ処理する技術が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2007−251204号公報
【特許文献2】特開2007−110144号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
絶縁膜の形成方法として、特許文献1および2には記載されていない原子層堆積法がある。原子層堆積法は、熱履歴が低減可能であり、良質なカバレッジを特徴とする。なお、良質なカバレッジとは、Siウエハの面方位依存性を受けず、膜厚が均一に成膜できることを意味する。
【0007】
しかし、本発明者は、ゲート絶縁膜の形成において原子層堆積法を利用した場合、以下のような問題が生じ得ることを発見した。
【0008】
図12は、熱酸化法により形成された二酸化シリコン膜(図中、「熱酸化膜」と表示。以下、「熱酸化膜」という。)、および、原子層堆積法により形成された二酸化シリコン膜(図中、「ALD酸化膜」と表示。以下、「ALD酸化膜」という。)のDHF(希フッ酸)に対するエッチングレートを示す。
【0009】
図12に示されているように、ALD酸化膜は、熱酸化膜に比べて、DHFに対するエッチングレートが早く、疎膜化している。なお、本発明者は、DHFに代えて、FPM(フッ酸/過酸化水素水/純水の混合液)または活性剤入りのフッ化アンモニウムを適用した場合においても、図12に示す結果と同様の結果が得られることを確認している。
【0010】
このようなALD酸化膜をMOSFETのゲート絶縁膜として使用した場合、当該製造工程にはDHF、FPM、または、活性剤入りのフッ化アンモニウムを使用してシリコン酸化膜を除去する工程が含まれることがあるため、シリコン酸化膜の疎膜化等に起因するMOSFETの電気特性の劣化、信頼性の悪化が懸念される。
【0011】
なお、膜質改善としてPOA(Post Oxidation Anneal)が知られているが、当該処理は絶縁膜の成膜温度よりも高い熱(>1000℃)で処理を行うため、絶縁膜が増膜し、所望の厚さの絶縁膜が得られなくなる恐れがある。
【課題を解決するための手段】
【0012】
本発明によれば、シリコン基板上に、600℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜を形成する酸化膜形成工程と、前記二酸化シリコン膜の表面に対し、酸化処理を行う表面処理工程と、を有する半導体装置の製造方法が提供される。
【0013】
また、本発明によれば、シリコン基板上の第1の領域に位置し、前記シリコン基板の表面にシリコン以外の半導体膜、および、ゲート絶縁膜をこの順に積層した積層構造を有する第1のトランジスタと、前記シリコン基板上の第2の領域に位置し、前記シリコン基板の表面にゲート絶縁膜が位置する第2のトランジスタと、を有し、前記第1のトランジスタが有する前記ゲート絶縁膜と、前記第2のトランジスタが有する前記ゲート絶縁膜との電気的な膜厚差は2%以内である半導体装置が提供される。
【0014】
本発明の半導体装置の製造方法は、600℃以下という低温で、原子層堆積法によりゲート絶縁膜を形成した後、当該ゲート絶縁膜に対して酸化処理を行い、ゲート絶縁膜の改質を行う。このため、本発明の半導体装置の製造方法によれば、低温での成膜処理により、良質なゲート絶縁膜を得ることができる。
【0015】
また、本発明の半導体装置によれば、PMOSFETを形成する領域のシリコン基板の上にのみ、選択的に、シリコン以外の半導体膜を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板、および、PMOSFETを形成する領域に露出しているシリコン以外の半導体膜の上に、二酸化シリコン膜を形成した場合であっても、PMOSFETのゲート絶縁膜とNMOSFETのゲート絶縁膜との電気的な膜厚差が2%以内である半導体装置が実現される。
【発明の効果】
【0016】
本発明によれば、低温での成膜処理により、良質なゲート絶縁膜が得られる。
【図面の簡単な説明】
【0017】
【図1】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図2】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図3】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図4】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図5】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図6】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図7】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図8】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図9】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図10】本実施形態の半導体装置の製造方法を説明するための断面模式図の一例である。
【図11】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図12】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図13】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【図14】本実施形態の半導体装置の製造方法の作用効果を説明するための図である。
【発明を実施するための形態】
【0018】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【0019】
<実施形態1>
以下、図1乃至9に示す本実施形態の半導体装置を模式的に示した断面図を用いて、本実施形態の半導体装置の製造方法の一例について説明する。
【0020】
まず、図1に示すように、半導体基板、例えばシリコン基板10に、素子分離領域23を形成する。そして、シリコン基板10上のNMOSFETを形成する領域に所定の不純物を注入することでPウェル21を形成するとともに、PMOSFETを形成する領域に所定の不純物を注入することでNウェル22を形成する。
【0021】
次に、図2に示すように、シリコン基板10の表面の清浄化を行う。例えば、酸性薬液における(SPM)+アンモニア系薬液における洗浄(APM)などを行う。
【0022】
次に、図3に示すように、PMOSFETを形成する領域に形成されたNウェル22の上に、選択的にシリコン以外の半導体膜(以下、「第1半導体膜」という)30、例えばSiGe膜を形成する。第1半導体膜30を選択的に形成する手段は特段制限されず、例えばシランガスとゲルマンガスを用いたエピタキシャル成長を用いて第1半導体膜30を成膜後、当該膜をフォトリソグラフィとエッチングによりパターニングすることで実現してもよい。または、第1半導体膜30を形成する領域に開口を有する薄い膜(絶縁膜等)を形成後、当該膜をマスクとして、シランガスとゲルマンガスを用いたエピタキシャル成長を用いて開口領域に選択的に第1半導体膜30を成長させることで実現してもよい。
【0023】
次に、図4に示すように、600℃以下の温度条件で、原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜31を形成する。例えば、原子層堆積法により、600℃以下、好ましくは500℃以下の温度条件で、膜厚が30Å以上50Å以下(例えば、40Å)の二酸化シリコン膜31を形成する。なお、当該処理では、PMOSFETを形成する領域に露出している第1半導体膜30、および、NMOSFETを形成する領域に露出しているシリコン基板10(詳細にはPウェル21)の上にも、同一処理で二酸化シリコン膜31が形成される。
【0024】
次に、図5に示すように、二酸化シリコン膜31の表面に対し、酸化処理を行う。酸化処理は、例えば、H2−O2雰囲気で酸素分圧60%以上90%以下(例えば70%)のラジカル種、または、プラズマにより発生させたラジカル種を用い、低温(850℃以下、好ましくは750℃以下)状態で、二酸化シリコン膜31の表面を改質する処理であってもよい。当該処理によれば、Siのダングリングボンドを酸素ラジカルと結合させることで終端化できる。
【0025】
次に、図6に示すように、二酸化シリコン膜31の表面に対し窒化処理を行った後、図7に示すようにPNA(Plasma Nitridation Anneal)処理を行う。
【0026】
例えば、図6に示すように、300℃以上450℃以下で二酸化シリコン膜31の表面近くに窒素を導入し(窒素のピーク濃度10%程度)、次いで、図7に示すように、1000℃以上、好ましくは1100℃以下でPNA処理を行ってもよい。当該処理によれば、二酸化シリコン膜31中に窒素を導入し、二酸化シリコン膜31の少なくとも一部を、SiON膜とすることができる。
【0027】
なお、図6に示す窒化処理を行わないで、いきなり図7に示すPNA処理を行ってもよい。
【0028】
次に、図8に示すように、二酸化シリコン膜31の上に、従来技術を適用して、ポリシリコン電極36を形成する。または、例えば図9に示すように、二酸化シリコン膜31の上に、従来技術を適用して、高誘電率膜34およびメタルゲート電極35をこの順に積層する。
【0029】
その後、図示しないが、二酸化シリコン膜31のパターニング、不純物注入、サイドウォール形成などの所定の処理が行われ、本実施形態の半導体装置が形成される。
【0030】
次に、本実施形態の作用効果について説明する。
【0031】
(1)本実施形態の半導体装置の製造方法では、原子層堆積法を利用して、ゲート絶縁膜を形成する。このため、本実施形態の半導体装置の製造方法によれば、熱履歴が低減可能であり、また、良質なカバレッジを実現できる。
【0032】
(2)また、本実施形態の半導体装置の製造方法は、600℃以下という低温で、原子層堆積法によりゲート絶縁膜を形成した後、当該ゲート絶縁膜に対して酸化処理を行い、ゲート絶縁膜の改質を行う。このため、本実施形態の半導体装置の製造方法によれば、低温での成膜処理により、良質なゲート絶縁膜を得ることができる。
【0033】
ここで、図13に、「熱酸化膜」、「ALD酸化膜」、および、「ALD酸化膜に上述の酸化処理を行った膜(図中、「ALD酸化膜+酸素リペア」と表示。)」のDHFに対するエッチングレートを示す。
【0034】
図13より、ALD酸化膜に酸化処理を行うことで、DHFに対するエッチングレートが遅くなることが分かる。すなわち、ALD酸化膜に酸化処理を行うことで、ALD酸化膜の疎膜化が抑制され、ALD酸化膜をMOSFETのゲート絶縁膜として使用した場合に生じ得るMOSFETの電気特性の劣化、信頼性の悪化を抑制することが可能となる。かかる場合、上述した本実施形態の半導体装置が有するPMOSFETおよびNMOSFETを、例えば半導体装置の入出力回路部に利用することが可能となる。
【0035】
なお、本発明者は、DHFに代えて、FPMまたは活性剤入りのフッ化アンモニウムを適用した場合においても、図13に示す結果と同様の結果が得られることを確認している。
【0036】
(3)上述した本実施形態の半導体装置の製造方法においては、第1半導体膜(SiGe膜等のシリコン以外の半導体膜)30を、PMOSFETのシリコン基板10とゲート絶縁膜31´との間に形成したが、第1半導体膜30を有さない構成とすることもできる。ただし、第1半導体膜30をPMOSFETに形成した場合、キャリア速度が向上し、好ましい。
【0037】
しかし、本発明者は、PMOSFETのシリコン基板10とゲート絶縁膜31´との間に、選択的に、第1半導体膜30を形成する場合、以下のような問題が生じることを発見した。
【0038】
図11は、SiGe膜の上、および、Si膜の上各々に二酸化シリコン膜を形成した場合の膜形成速度の差を示すグラフである。図11(a)は700℃以上の温度条件で、熱酸化法により二酸化シリコン膜を形成したものであり、図11(b)は700℃以上の温度条件で、HTO(High Temperature Oxide)により二酸化シリコン膜を形成したものであり、図11(c)は600℃以下の温度条件で、原子層堆積法により二酸化シリコン膜を形成したものである。なお、図11(a)乃至(c)において、それぞれのプロセスにおける成膜時間は同じである。
【0039】
図11(a)および(b)に示すように、熱酸化法(700℃以上)またはHTO(700℃以上)により二酸化シリコン膜を形成した場合、SiGe膜の上、および、Si膜の上では、二酸化シリコン膜の膜形成速度が大きく異なることが分かる。
【0040】
CMOSにおいては、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との膜厚差を小さくすることが望まれる。しかし、図11(a)および(b)に示す結果によれば、シリコン基板10のPMOSFETを形成する領域にのみ、選択的に、SiGe膜(第1半導体膜30)を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板10の上、および、PMOSFETを形成する領域に露出しているSiGe膜(第1半導体膜30)の上に、同一処理で、熱酸化法(700℃以上)またはHTO(700℃以上)によりゲート絶縁膜31´となる二酸化シリコン膜31を形成した場合、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との膜厚差が大きくなってしまうことが分かる。
【0041】
これに対し、図11(c)によれば、本実施形態のように原子層堆積法(600℃以下)により二酸化シリコン膜を形成した場合、SiGe膜の上、および、Si膜の上で、膜形成速度はほとんど変わらないことが分かる。
【0042】
すなわち、本実施形態の半導体装置の製造方法によれば、シリコン基板10のPMOSFETを形成する領域にのみ、選択的に、SiGe膜を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板10の上、および、PMOSFETを形成する領域に露出しているSiGe膜(第1半導体膜30)の上に、同一処理で、二酸化シリコン膜を形成した場合であっても、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との膜厚差を小さくすることができる。
【0043】
なお、本実施形態の半導体装置の製造方法によれば、シリコン基板10のPMOSFETを形成する領域にのみ、選択的に、SiGe膜を形成し、その後、NMOSFETを形成する領域に露出しているシリコン基板10の上、および、PMOSFETを形成する領域に露出しているSiGe膜(第1半導体膜30)の上に、同一処理で、二酸化シリコン膜を形成した場合であっても、PMOSFETのゲート絶縁膜31´とNMOSFETのゲート絶縁膜31´との電気的な膜厚差が、NMOSFETの電気的な膜厚に対して2%以内である半導体装置が実現される。
【0044】
ここで、「電気的な膜厚」とは、図14に示すように、ゲート絶縁膜に0.8MV/cm以上1.0MV/cm以下の電界(E=Q/ε=∫Cdv/ε)が負荷されている時の電圧において、CVカーブより反転側の容量値Cの逆数(=εS/C)である。Sはゲート絶縁膜の表面積である。
【0045】
<実施形態2>
本実施形態では、実施形態1の半導体装置の製造方法を基本とし、さらに、ゲート絶縁膜の膜厚が異なる複数のCMOSFETを同一チップ内に形成する半導体装置の製造方法を示す。
【0046】
以下、図10に示す本実施形態の半導体装置を模式的に示した断面図を用いて、本実施形態の半導体装置の製造方法の一例について説明する。
【0047】
まず、実施形態1において図1乃至7を用いて説明した工程を経ることで、図10(a)に示す状態を得る。なお、以下の説明において、図中左側に位置するPウェル21およびNウェル22に形成されるCMOSFETを第1のCMOSFETといい、図中右側に位置するPウェル21およびNウェル22に形成されるCMOSFETを第2のCMOSFETという。
【0048】
次に、シリコン基板10の上にレジスト層を形成・パターニングすることで、図10(b)に示すように、第1のCMOSFETのゲート絶縁膜31が露出するレジストパターン33を形成する。次いで、レジストパターン33をマスクとして露出しているゲート絶縁膜31をエッチングすることで、図10(c)に示す状態を得る。当該エッチングは、例えば、DHF、FPMまたは活性剤入りのフッ化アンモニウムを利用して実現することができる。
【0049】
次いで、レジストパターン33を除去後、600℃以下の温度条件で、原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜40を形成することで、図10(d)に示す状態を得る。
【0050】
なお、二酸化シリコン膜40を形成する処理では、第1のCMOSFETのPMOSFETを形成する領域に露出している第1半導体膜30、および、NMOSFETを形成する領域に露出しているシリコン基板10(詳細にはPウェル21)の上、および、第2のCMOSFETのPMOSFETおよびNMOSFETを形成する領域に露出している二酸化シリコン膜31´の上に、同一処理で二酸化シリコン膜40が形成される。このようにしても、各CMOSFETにおいて、PMOSFETを形成する領域に形成される二酸化シリコン膜40、および、NMOSFETを形成する領域に形成される二酸化シリコン膜40の膜厚差が大きくなってしまうことはない。
【0051】
その後、例えば実施形態1で説明した工程と同様にして、ポリシリコン電極、または、高誘電率膜およびメタルゲート電極をこの順に積層した積層体を所定の位置に形成し、次いで、二酸化シリコン膜40のパターニング、不純物注入、サイドウォール形成などの所定の処理が行われ、本実施形態の半導体装置が形成される。
【0052】
本実施形態の半導体装置の製造方法によれば、実施形態1で説明した作用効果に加えて、さらに、ゲート絶縁膜の膜厚が異なる複数のCMOSFETを同一チップ内に形成することが可能となる。
【符号の説明】
【0053】
10 シリコン基板
21 Pウェル
22 Nウェル
23 素子分離領域
30 第1半導体膜
31 二酸化シリコン膜
31´ ゲート絶縁膜の少なくとも一部
33 レジストパターン
34 高誘電率膜
35 メタルゲート電極
36 ポリシリコン電極
40 二酸化シリコン膜
【特許請求の範囲】
【請求項1】
シリコン基板上に、600℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜を形成する酸化膜形成工程と、
前記二酸化シリコン膜の表面に対し、酸化処理を行う表面処理工程と、
を有する半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記酸化処理は、850℃以下で行う半導体装置の製造方法。
【請求項3】
請求項1または2に記載の半導体装置の製造方法において、
前記表面処理工程の後、DHF、FPM、または、活性剤入りのフッ化アンモニウムを用いた処理を有する半導体装置の製造方法。
【請求項4】
請求項1から3のいずれか1項に記載の半導体装置の製造方法において、
前記表面処理工程の後、前記二酸化シリコン膜の上に、高誘電率膜を形成する半導体装置の製造方法。
【請求項5】
請求項1または2に記載の半導体装置の製造方法において、
前記表面処理工程の後、前記二酸化シリコン膜中に窒素を導入して、二酸化シリコン膜の少なくとも一部を、SiON膜とする窒化工程をさらに有する半導体装置の製造方法。
【請求項6】
請求項5に記載の半導体装置の製造方法において、
前記窒化工程の後、DHF、FPM、または、活性剤入りのフッ化アンモニウムを用いた処理を有する半導体装置の製造方法。
【請求項7】
請求項5または6に記載の半導体装置の製造方法において、
前記窒化工程の後、前記SiON膜の上に、高誘電率膜を形成する半導体装置の製造方法。
【請求項8】
請求項1から7のいずれか1項に記載の半導体装置の製造方法において、
前記酸化膜形成工程の前に、前記シリコン基板上の第1のトランジスタを形成する領域に、選択的にシリコン以外の半導体膜である第1半導体膜を形成する第1半導体膜形成工程をさらに有し、
前記酸化膜形成工程では、前記第1のトランジスタを形成する領域に露出している前記第1半導体膜、および、第2のトランジスタを形成する領域に露出している前記シリコン基板の上に、同一処理で前記二酸化シリコン膜を形成する、半導体装置の製造方法。
【請求項9】
請求項8に記載の半導体装置の製造方法において、
前記第1半導体膜は、SiGe膜である半導体装置の製造方法。
【請求項10】
請求項8または9に記載の半導体装置の製造方法において、
前記第1のトランジスタはPMOSFETであり、前記第2のトランジスタはNMOSFETであり、これらは半導体装置の入出力回路部に形成されている半導体装置の製造方法。
【請求項11】
シリコン基板上の第1の領域に位置し、前記シリコン基板の表面にシリコン以外の半導体膜、および、ゲート絶縁膜をこの順に積層した積層構造を有する第1のトランジスタと、
前記シリコン基板上の第2の領域に位置し、前記シリコン基板の表面にゲート絶縁膜が位置する第2のトランジスタと、
を有し、
前記第1のトランジスタが有する前記ゲート絶縁膜と、前記第2のトランジスタが有する前記ゲート絶縁膜との電気的な膜厚差は2%以内である半導体装置。
【請求項12】
請求項11に記載の半導体装置において、
前記シリコン以外の半導体膜は、SiGe膜である半導体装置。
【請求項1】
シリコン基板上に、600℃以下で原子層堆積法により、ゲート絶縁膜の少なくとも一部となる二酸化シリコン膜を形成する酸化膜形成工程と、
前記二酸化シリコン膜の表面に対し、酸化処理を行う表面処理工程と、
を有する半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記酸化処理は、850℃以下で行う半導体装置の製造方法。
【請求項3】
請求項1または2に記載の半導体装置の製造方法において、
前記表面処理工程の後、DHF、FPM、または、活性剤入りのフッ化アンモニウムを用いた処理を有する半導体装置の製造方法。
【請求項4】
請求項1から3のいずれか1項に記載の半導体装置の製造方法において、
前記表面処理工程の後、前記二酸化シリコン膜の上に、高誘電率膜を形成する半導体装置の製造方法。
【請求項5】
請求項1または2に記載の半導体装置の製造方法において、
前記表面処理工程の後、前記二酸化シリコン膜中に窒素を導入して、二酸化シリコン膜の少なくとも一部を、SiON膜とする窒化工程をさらに有する半導体装置の製造方法。
【請求項6】
請求項5に記載の半導体装置の製造方法において、
前記窒化工程の後、DHF、FPM、または、活性剤入りのフッ化アンモニウムを用いた処理を有する半導体装置の製造方法。
【請求項7】
請求項5または6に記載の半導体装置の製造方法において、
前記窒化工程の後、前記SiON膜の上に、高誘電率膜を形成する半導体装置の製造方法。
【請求項8】
請求項1から7のいずれか1項に記載の半導体装置の製造方法において、
前記酸化膜形成工程の前に、前記シリコン基板上の第1のトランジスタを形成する領域に、選択的にシリコン以外の半導体膜である第1半導体膜を形成する第1半導体膜形成工程をさらに有し、
前記酸化膜形成工程では、前記第1のトランジスタを形成する領域に露出している前記第1半導体膜、および、第2のトランジスタを形成する領域に露出している前記シリコン基板の上に、同一処理で前記二酸化シリコン膜を形成する、半導体装置の製造方法。
【請求項9】
請求項8に記載の半導体装置の製造方法において、
前記第1半導体膜は、SiGe膜である半導体装置の製造方法。
【請求項10】
請求項8または9に記載の半導体装置の製造方法において、
前記第1のトランジスタはPMOSFETであり、前記第2のトランジスタはNMOSFETであり、これらは半導体装置の入出力回路部に形成されている半導体装置の製造方法。
【請求項11】
シリコン基板上の第1の領域に位置し、前記シリコン基板の表面にシリコン以外の半導体膜、および、ゲート絶縁膜をこの順に積層した積層構造を有する第1のトランジスタと、
前記シリコン基板上の第2の領域に位置し、前記シリコン基板の表面にゲート絶縁膜が位置する第2のトランジスタと、
を有し、
前記第1のトランジスタが有する前記ゲート絶縁膜と、前記第2のトランジスタが有する前記ゲート絶縁膜との電気的な膜厚差は2%以内である半導体装置。
【請求項12】
請求項11に記載の半導体装置において、
前記シリコン以外の半導体膜は、SiGe膜である半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−43919(P2012−43919A)
【公開日】平成24年3月1日(2012.3.1)
【国際特許分類】
【出願番号】特願2010−182787(P2010−182787)
【出願日】平成22年8月18日(2010.8.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年3月1日(2012.3.1)
【国際特許分類】
【出願日】平成22年8月18日(2010.8.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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