【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている。金属シリサイド層１１ｂは、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうち、ゲート長方向に最も近接して隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域のゲート長方向の幅Ｗ１ｃよりも、金属シリサイド層１１ｂの粒径が小さい。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、金属シリサイド層を有する半導体素子を備えた半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
特開２００９−２８３７８０号公報（特許文献１）、特開２００８−７８５５９号公報（特許文献２）および特開２００６−２６１６３５号公報（特許文献３）には、シリサイド層の形成に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８３７８０号公報
【特許文献２】特開２００８−７８５５９号公報
【特許文献３】特開２００６−２６１６３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイド（Salicide：Self Aligned Silicide）プロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソース・ドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソース・ドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。
【０００７】
金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層中にＰｔなどが添加されていると、形成された金属シリサイド層の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なＮｉＳｉ_２相の異常成長を抑制できることなどの利点を得られるので、半導体装置の信頼性を向上させることができる。このため、半導体基板にＭＩＳＦＥＴを形成した後、ＮｉにＰｔを添加したＮｉ−Ｐｔ合金膜を半導体基板上に形成し、この合金膜をソース・ドレインを構成する半導体領域およびゲート電極を構成する導電膜と反応させることで、ＮｉとＰｔのシリサイドからなる金属シリサイド層を形成することが好ましい。
【０００８】
しかしながら、ニッケルシリサイド層中にＰｔなどを単に添加するだけでは、ＮｉＳｉ_２相の異常成長を完全に防止することはできず、この異常成長が生じたＭＩＳＦＥＴでは、リーク電流の増大などが生じてしまう虞がある。このため、半導体装置の性能を向上させるためには、金属シリサイド層におけるＮｉＳｉ_２相の異常成長をできるだけ抑制することが望まれる。
【０００９】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、ゲート電極と上部に金属シリサイド層が形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板の主面に複数形成された半導体装置であって、前記金属シリサイド層は、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。そして、前記金属シリサイド層の粒径は、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向の幅が最も小さい第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さいものである。
【００１３】
また、他の代表的な実施の形態による半導体装置は、ゲート電極と上部に金属シリサイド層が形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板の主面に複数形成された半導体装置であって、前記金属シリサイド層は、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。そして、前記複数のＭＩＳＦＥＴは、メモリセルアレイを構成する複数の第１ＭＩＳＦＥＴを含み、前記金属シリサイド層の粒径は、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向に隣り合う前記第１ＭＩＳＦＥＴのゲート電極間に配置された第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さいものである。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、上部に金属シリサイド層が形成されたソース・ドレイン領域を有するＭＩＳＦＥＴを複数備える半導体装置の製造方法であって、前記金増シリサイド層形成用の金属膜が、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる前記第１金属元素とＮｉとの合金膜からなるものである。そして、前記金属シリサイド層の粒径が、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向の幅が最も小さい第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さくなるように、前記金属シリサイド層形成用の熱処理を行う。
【００１５】
また、代表的な実施の形態による半導体装置の製造方法は、上部に金属シリサイド層が形成されたソース・ドレイン領域を有するＭＩＳＦＥＴを複数備える半導体装置の製造方法であって、前記金増シリサイド層形成用の金属膜が、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる前記第１金属元素とＮｉとの合金膜からなるものである。そして、前記複数のＭＩＳＦＥＴは、メモリセルアレイを構成する複数の第１ＭＩＳＦＥＴを含み、前記金属シリサイド層の粒径が、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向に隣り合う前記第１ＭＩＳＦＥＴのゲート電極間に配置された第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さくなるように、前記金属シリサイド層形成用の熱処理を行う。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である半導体装置の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図８】図６に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程中（合金膜形成前の段階）の要部断面図である。
【図１５】図１４と同じ半導体装置の製造工程中の要部平面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。
【図１７】図１６と同じ半導体装置の製造工程中の要部平面図である。
【図１８】金属シリサイド層における粒径を変えたときの、リーク電流欠陥の発生数（発生頻度）を示すグラフである。
【図１９】金属シリサイド層の模式的な断面を示す説明図である。
【図２０】金属シリサイド層においてＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が発生した状態を模式的に示す説明図である。
【図２１】本発明の一実施の形態である半導体装置の製造工程中（合金膜形成前の段階）の要部断面図である。
【図２２】本発明の一実施の形態である半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。
【図２３】本発明の一実施の形態の半導体装置の製造工程中（合金膜形成前の段階）の要部断面図である。
【図２４】本発明の一実施の形態の半導体装置の製造工程中（合金膜を形成した段階）の要部断面図である。
【図２５】本発明の一実施の形態の半導体装置の製造工程中（バリア膜を形成した段階）の要部断面図である。
【図２６】本発明の一実施の形態の半導体装置の製造工程中（第１の熱処理を行った段階）の要部断面図である。
【図２７】本発明の一実施の形態の半導体装置の製造工程中（バリア膜および未反応合金膜の除去工程を行った段階）の要部断面図である。
【図２８】本発明の一実施の形態の半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。
【図２９】Ｓｉ領域中におけるＮｉとＰｔの拡散係数を示すグラフである。
【図３０】金属シリサイド層の比抵抗を示すグラフである。
【図３１】第１の熱処理の合金膜消費率とＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度との相関を示すグラフである。
【図３２】第１の熱処理の合金膜消費率とＮｉ_１−ｙＰｔ_ｙＳｉ層の粒径との相関を示すグラフである。
【図３３】Ｎｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度とＮｉ_１−ｙＰｔ_ｙＳｉ層の抵抗率との相関を示すグラフである。
【図３４】本発明の一実施の形態の半導体装置の製造工程中（合金膜を形成した段階）の要部断面図である。
【図３５】図３４と同じ半導体装置の製造工程中の他の要部断面図である。
【図３６】本発明の一実施の形態の半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。
【図３７】図３６と同じ半導体装置の製造工程中の他の要部断面図である。
【図３８】本発明の一実施の形態の半導体装置の製造工程で用いられる熱処理装置の一例を示す説明図である。
【図３９】図３８の熱処理装置に備わるサセプタの説明図である。
【図４０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】本発明の他の実施の形態である半導体装置の一例を示す平面図である。
【図４６】本発明の他の実施の形態である半導体装置の製造工程中（合金膜形成前の段階）の要部断面図である。
【図４７】本発明の他の実施の形態である半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
本発明の一実施の形態である半導体装置を図面を参照して説明する。
【００２３】
図１は、本発明の一実施の形態である半導体装置、ここではＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の要部断面図である。
【００２４】
図１に示されるように、本実施の形態の半導体装置は、半導体基板１に形成された複数のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎと複数のｐチャネル型ＭＩＳＦＥＴＱｐとを有している。半導体装置を構成する半導体基板１には、実際には、更に多くのｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成されているが、図１には、それらを代表して、２つのｎチャネル型ＭＩＳＦＥＴＱｎと２つのｐチャネル型ＭＩＳＦＥＴＱｐとが図示されている。
【００２５】
すなわち、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板１は、素子分離領域２によって規定されて互いに電気的に分離された活性領域を有しており、この半導体基板１の活性領域にｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成されている。ｐ型ウエルＰＷの表面上には、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜３を介して、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥが形成されている。また、ｎ型ウエルＮＷの表面上には、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜３を介して、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥが形成されている。
【００２６】
ここで、半導体基板１の主面上にゲート絶縁膜３を介して形成された形成された複数のゲート電極ＧＥのうち、ｎチャネル型ＭＩＳＦＥＴＱｎを形成するゲート電極ＧＥを、符号ＧＥ１を付してゲート電極ＧＥ１と称し、ｐチャネル型ＭＩＳＦＥＴＱｐを形成するゲート電極ＧＥを、符号ＧＥ２を付してゲート電極ＧＥ２と称することとする。
【００２７】
ゲート電極ＧＥは、導電体膜により形成されている。具体的には、ｎチャネル型ＭＩＳＦＥＴＱｎ用のゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐチャネル型ＭＩＳＦＥＴＱｐ用のゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなる。
【００２８】
ｐ型ウエルＰＷには、ｎチャネル型ＭＩＳＦＥＴＱｎのＬＤＤ（Lightly doped Drain）構造のソースおよびドレイン領域として、ｎ⁻型半導体領域（エクステンション領域、ＬＤＤ領域）５ａとそれよりも高不純物濃度のｎ^＋型半導体領域（ソース・ドレイン領域）５ｂとが形成されている。また、ｎ型ウエルＮＷには、ｐチャネル型ＭＩＳＦＥＴＱｐのＬＤＤ構造のソースおよびドレイン領域として、ｐ⁻型半導体領域（エクステンション領域、ＬＤＤ領域）６ａとそれよりも高不純物濃度のｐ^＋型半導体領域（ソース・ドレイン領域）６ｂとが形成されている。ｎ^＋型半導体領域５ｂは、ｎ⁻型半導体領域５ａよりも接合深さが深くかつ不純物濃度が高く、また、ｐ^＋型半導体領域６ｂは、ｐ⁻型半導体領域６ａよりも接合深さが深くかつ不純物濃度が高い。
【００２９】
ゲート電極ＧＥ（ＧＥ１，ＧＥ２）の側壁上には、側壁絶縁膜として、絶縁体（絶縁膜）からなるサイドウォール（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）７が形成されている。ｐ型ウエルＰＷにおいて、ｎ⁻型半導体領域５ａは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１に整合して形成され、ｎ^＋型半導体領域５ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１の側壁上に設けられたサイドウォール７に整合して形成されている。また、ｎ型ウエルＮＷにおいて、ｐ⁻型半導体領域６ａは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２に整合して形成され、ｐ^＋型半導体領域６ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２の側壁上に設けられたサイドウォール７に整合して形成されている。
【００３０】
ゲート電極ＧＥ（ＧＥ１，ＧＥ２）、ｎ^＋型半導体領域５ｂ（ソース・ドレイン領域）およびｐ^＋型半導体領域６ｂ（ソース・ドレイン領域）の各表面（上層部）には、金属シリサイド層１１ｂが形成されている。詳細は後述するが、金属シリサイド層１１ｂは、Ｎｉ_１−ｙＭ_ｙＳｉ相（ここで０＜ｙ＜１）となっている。ここで、化学式Ｎｉ_１−ｙＭ_ｙＳｉにおけるＭは、第１金属元素Ｍのことであり、この第１金属元素Ｍは、Ｐｔ（白金），Ｐｄ（パラジウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｙｂ（イッテルビウム）からなる群から選択された少なくとも一種からなり、より好ましくはＰｔ（白金）である。第１金属元素ＭがＰｔ（白金）である場合には、金属シリサイド層１１ｂは、Ｎｉ_１−ｙＰｔ_ｙＳｉ相（ここで０＜ｙ＜１）となる。
【００３１】
Ｎｉ_１−ｙＰｔ_ｙＳｉ相は、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相およびＮｉ_１−ｙＰｔ_ｙＳｉ_２相よりも低抵抗率であるため、金属シリサイド層１１ｂをＮｉ_１−ｙＭ_ｙＳｉ相（ここで０＜ｙ＜１）とすることで、金属シリサイド層１１ｂを低抵抗化することができる。
【００３２】
更に、後述の絶縁膜２１，２２、コンタクトホール２３、プラグＰＧ、ストッパ絶縁膜２５、絶縁膜２６および配線Ｍ１（後述の図１３参照）や、更に上層の多層配線構造が形成されているが、ここでは図示およびその説明は省略する。
【００３３】
次に、本発明の一実施の形態である半導体装置の製造工程を図面を参照して説明する。図２〜図６は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。図２〜図６には、上記図１に相当する断面領域が示されている。
【００３４】
まず、図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００３５】
次に、図３に示されるように、半導体基板１の主面から所定の深さにわたってｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成する。ｐ型ウエルＰＷは、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエルＮＷは、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００３６】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３７】
次に、半導体基板１上（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷのゲート絶縁膜３上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜４を形成する。
【００３８】
シリコン膜４のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後でゲート電極ＧＥ１となる領域）は、フォトレジスト膜（ここでは図示しないが、このフォトレジスト膜はｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆っている）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされる。また、シリコン膜４のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後でゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（ここでは図示しないが、このフォトレジスト膜はｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆っている）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされる。また、シリコン膜４は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３９】
次に、図４に示されるように、シリコン膜４をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥを形成する。図４では、ゲート電極ＧＥとして、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ１とｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２とが示されている。
【００４０】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエルＰＷ上にゲート絶縁膜３を介して形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエルＮＷ上にゲート絶縁膜３を介して形成される。すなわち、ゲート電極ＧＥ１は、ｐ型ウエルＰＷのゲート絶縁膜３上に形成され、ゲート電極ＧＥ２は、ｎ型ウエルＮＷのゲート絶縁膜３上に形成される。ゲート電極ＧＥのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
【００４１】
次に、図５に示されるように、ｐ型ウエルＰＷにおける、各ゲート電極ＧＥ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ⁻型半導体領域５ａを形成する。また、ｎ型ウエルＮＷにおける、各ゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ⁻型半導体領域６ａを形成する。ｎ⁻型半導体領域５ａを先に形成しても、あるいはｐ⁻型半導体領域６ａを先に形成してもよい。ｎ⁻型半導体領域５ａおよびｐ⁻型半導体領域６ａの深さ（接合深さ）は、必要に応じて変更できるが、例えば３０ｎｍ程度とすることができる。ｎ⁻型半導体領域５ａ形成用のイオン注入およびｐ⁻型半導体領域６ａ形成用のイオン注入では、ｐ型ウエルＰＷおよびｎ型ウエルＮＷにおけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥに遮蔽されることでイオン注入されない。
【００４２】
次に、図６に示されるように、各ゲート電極ＧＥ（すなわち各ゲート電極ＧＥ１，ＧＥ２）の側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォール（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）７を形成する。サイドウォール７は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００４３】
サイドウォール７の形成後、ｎ^＋型半導体領域５ｂ（ソース、ドレイン）を、例えば、ｐ型ウエルＰＷのゲート電極ＧＥ１およびサイドウォール７の両側の領域にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより形成する。例えば、ヒ素（Ａｓ）を１０〜３０ｋｅＶの加速電圧で１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、例えば２０ｋｅＶで４×１０^１５／ｃｍ^２注入して、リン（Ｐ）を５〜２０ｋｅＶの加速電圧で１×１０^１４／ｃｍ^２〜１×１０^１５／ｃｍ^２程度、例えば１０ｋｅＶで５×１０^１４／ｃｍ^２注入して、ｎ^＋型半導体領域５ｂを形成する。また、ｐ^＋型半導体領域６ｂ（ソース、ドレイン）を、例えば、ｎ型ウエルＮＷのゲート電極ＧＥ２およびサイドウォール７の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を１〜３ｋｅＶの加速電圧で１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度、例えば２ｋｅＶで４×１０^１５／ｃｍ^２注入して、ｐ^＋型半導体領域６ｂを形成する。ｎ^＋型半導体領域５ｂを先に形成しても、あるいはｐ^＋型半導体領域６ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの深さ（接合深さ）は、必要に応じて変更できるが、例えば８０ｎｍ程度とすることができる。ｎ^＋型半導体領域５ｂ形成用のイオン注入およびｐ^＋型半導体領域６ｂ形成用のイオン注入では、ｐ型ウエルＰＷおよびｎ型ウエルＮＷにおけるゲート電極ＧＥおよびサイドウォール７の直下の領域には、ゲート電極ＧＥおよびサイドウォール７に遮蔽されることで、イオン注入されない。
【００４４】
ｎ^＋型半導体領域５ｂは、ｎ⁻型半導体領域５ａよりも接合深さが深くかつ不純物濃度が高く、また、ｐ^＋型半導体領域６ｂは、ｐ⁻型半導体領域６ａよりも接合深さが深くかつ不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ^＋型半導体領域（不純物拡散層）５ｂおよびｎ⁻型半導体領域５ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ^＋型半導体領域（不純物拡散層）６ｂおよびｐ⁻型半導体領域６ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソースおよびドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ⁻型半導体領域５ａは、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ１に対して自己整合的に形成され、ｎ^＋型半導体領域５ｂは、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ１の側壁上に形成されたサイドウォール７に対して自己整合的に形成される。ｐ⁻型半導体領域６ａは、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２に対して自己整合的に形成され、ｐ^＋型半導体領域６ｂは、ｐチャネル型ＭＩＳＦＥＴ用のゲート電極ＧＥ２の側壁上に形成されたサイドウォール７に対して自己整合的に形成される。
【００４５】
このようにして、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウエルＮＷに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。これにより、図６の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ^＋型半導体領域５ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができ、ｐ^＋型半導体領域６ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）とみなすことができる。
【００４６】
次に、サリサイド技術により、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極ＧＥ（ＧＥ１）およびソース・ドレイン領域（ｎ^＋型半導体領域５ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極ＧＥ（ＧＥ２）およびソース・ドレイン領域（ｐ^＋型半導体領域６ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層１１ｂに対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
【００４７】
図７は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図６の構造が得られた後、サリサイドプロセスによりゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図８〜図１３は、図６に続く半導体装置の製造工程中における要部断面図である。なお、図７は、図８〜図１０の工程の製造プロセスフローに対応する。
【００４８】
上記のようにして図６の構造が得られた後、図８に示されるように、ゲート電極ＧＥ（ＧＥ１，ＧＥ２）、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの表面を露出させてから、ゲート電極ＧＥ（ＧＥ１，ＧＥ２）、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ上を含む半導体基板１の主面（全面）上に合金膜８を、例えばスパッタリング法を用いて形成（堆積）する（図７のステップＳ１）。すなわち、ステップＳ１では、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ上を含む半導体基板１上に、ゲート電極ＧＥ（ＧＥ１，ＧＥ２）を覆うように、合金膜８が形成される。
【００４９】
それから、合金膜８上にバリア膜（応力制御膜、酸化防止膜、キャップ膜）９を形成（堆積）する（図７のステップＳ２）。
【００５０】
また、ステップＳ１（合金膜８堆積工程）の前に、ＨＦガス、ＮＦ_３ガス、ＮＨ_３ガス又はＨ_２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理を行って、ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂ及びｐ^＋型半導体領域６ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ１及びステップＳ２を行えば、より好ましい。
【００５１】
合金膜８は、少なくともニッケル（Ｎｉ）を含有する合金膜（すなわちニッケル合金膜）であり、具体的にはニッケル（Ｎｉ）と第１金属元素Ｍとの合金膜、すなわちＮｉ−Ｍ合金膜である。この第１金属元素Ｍは、Ｐｔ（白金），Ｐｄ（パラジウム），Ｖ（バナジウム），Ｅｒ（エルビウム），Ｙｂ（イッテルビウム）からなる群から選択された少なくとも一種からなり、より好ましくはＰｔ（白金）である。第１金属元素ＭがＰｔ（白金）である場合には、合金膜８は、ニッケル（Ｎｉ）とＰｔ（白金）の合金膜、すなわちＮｉ−Ｐｔ合金膜であるので、合金膜８は、より好ましくはＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）である。
【００５２】
合金膜８におけるＮｉと第１金属元素Ｍの比（原子比）を１−ｘ：ｘとすると、合金膜８は、Ｎｉ_１−ｘＭ_ｘ合金膜と表記することができる。ここで、Ｎｉ_１−ｘＭ_ｘにおけるＭは第１金属元素Ｍである。Ｎｉ_１−ｘＭ_ｘ合金膜におけるＮｉの割合（比率）は、（１−ｘ）×１００％であり、Ｎｉ_１−ｘＭ_ｘ合金膜における第１金属元素Ｍの割合（比率）は、ｘ×１００％である。なお、本願で元素の割合（比率、濃度）を％で示す場合には、原子％である。例えば、合金膜８としてＮ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜などを用いることができ、合金膜８がＮ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜の場合には、合金膜８におけるＮｉの割合（比率）は９６．３原子％で、合金膜８におけるＰｔの割合（比率）は３．７原子％となる。
【００５３】
バリア膜９は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜９は、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や合金膜８の酸化防止などのために合金膜８上に設けられる。
【００５４】
合金膜８およびバリア膜９を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（図７のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ_２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。
【００５５】
ステップＳ３の第１の熱処理により、図９に示されるように、ゲート電極ＧＥ（ＧＥ１，ＧＥ２）を構成する多結晶シリコン膜と合金膜８、およびｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂを構成する単結晶シリコンと合金膜８を選択的に反応させて、金属・半導体反応層である金属シリサイド層１１ａを形成する。ゲート電極ＧＥ（ＧＥ１，ＧＥ２）、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの各上部（上層部）と合金膜８とが反応することにより金属シリサイド層１１ａが形成されるので、金属シリサイド層１１ａは、ゲート電極ＧＥ（ＧＥ１，ＧＥ２）、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの各表面（上層部）に形成される。
【００５６】
このように、ステップＳ３の第１の熱処理で、ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ（を構成するＳｉ）と合金膜８を選択的に反応させて、ニッケルおよび第１金属元素Ｍのシリサイドからなる金属シリサイド層１１ａを形成するが、ステップＳ３の第１の熱処理を行った段階では、金属シリサイド層１１ａは、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）であることが好ましい。なお、化学式（Ｎｉ_１−ｙＭ_ｙ）_２ＳｉにおけるＭは上記第１金属元素Ｍであり、合金膜８がＮｉ−Ｐｔ合金膜の場合（すなわち上記第１金属元素ＭがＰｔの場合）には、金属シリサイド層１１ａは、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）の白金添加ニッケルシリサイド層からなる。従って、ステップＳ３の第１の熱処理は、金属シリサイド層１１ａが（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相となるが、Ｎｉ_１−ｙＭ_ｙＳｉ相とはならないような熱処理温度で行なうことが好ましい。
【００５７】
ステップＳ３の第１の熱処理により、合金膜８中のＮｉと第１金属元素Ｍとがｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂおよびゲート電極ＧＥ（ＧＥ１，ＧＥ２）中に拡散して金属シリサイド層１１ａが形成される。このステップＳ３では、金属シリサイド層１１ａ上に合金膜８の未反応部分（後述の未反応部分８ａに対応）が残存するように、第１の熱処理を行なうことが好ましく、これは後述する第４の条件に対応する。また、ステップＳ３では、ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂおよびゲート電極ＧＥ中へのＮｉの拡散係数よりも、ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂおよびゲート電極ＧＥ中への第１金属元素Ｍの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行なうことが好ましく、これは後述する第５の条件に対応する。第４の条件および第５の条件については後で詳述する。また、上記のような条件（後述する第４の条件および第５の条件）で第１の熱処理を行うことで、形成された金属シリサイド層１１ａを構成する金属元素（Ｎｉおよび第１金属元素Ｍ）に占める第１金属元素Ｍの割合は、合金膜８に占める第１金属元素Ｍの割合よりも大きくなる。
【００５８】
また、バリア膜９は、合金膜８と反応しがたい膜であり、ステップＳ３の第１の熱処理を行っても合金膜８と反応しない膜であることが望ましく、この観点から、バリア膜９として、窒化チタン（ＴｉＮ）膜やチタン（Ｔｉ）膜は好ましい。なお、本実施の形態においては、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂと反応する合金膜の厚さ（後述する反応部分８ｂの厚みｔｎ３に対応）よりも十分に厚い合金膜８を形成しているため、酸化防止膜としてのバリア膜９は省略しても良い。
【００５９】
次に、ウェット洗浄処理を行うことにより、バリア膜９と、未反応の合金膜８（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ、ｎ^＋型半導体領域５ｂまたはｐ^＋型半導体領域６ｂと反応しなかった合金膜８）とを除去する（図７のステップＳ４）。この際、未反応の合金膜８（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ、ｎ^＋型半導体領域５ｂまたはｐ^＋型半導体領域６ｂと反応しなかった合金膜８）が金属シリサイド層１１ａ上から除去されるが、ゲート電極ＧＥ（ＧＥ１，ＧＥ２）、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの表面上に金属シリサイド層１１ａを残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。図９には、ステップＳ４のウェット洗浄処理によって、バリア膜９および未反応の合金膜８を除去した段階が示されている。
【００６０】
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図７のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ_２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。
【００６１】
ステップＳ５の第２の熱処理は、金属シリサイド層１１ａの低抵抗化のために行なわれる。ステップＳ５の第２の熱処理を行うことにより、ステップＳ３の第１の熱処理で形成された金属シリサイド層１１ａは、図１０に示されるように、Ｎｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂに変わり、金属元素（Ｎｉと第１金属元素Ｍを足したもの）とＳｉとの組成比が１：１の化学量論比により近い金属シリサイド層１１ｂが形成される。
【００６２】
すなわち、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａと、ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂのシリコンとを、ステップＳ５の第２の熱処理で更に反応させて、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相より低抵抗率のＮｉ_１−ｙＭ_ｙＳｉ相からなる金属シリサイド層１１ｂを、ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの表面上（上層部分）に形成する。ステップＳ５の第２の熱処理は、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａをＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂにすることができるような温度で行う必要があるため、ステップＳ５の第２の熱処理の熱処理温度は、少なくともステップＳ３の第１の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層１１ｂがＮｉ_１−ｙＭ_ｙＳｉ相よりも高抵抗率のＮｉ_１−ｙＭ_ｙＳｉ_２相にはならないようにするため、ステップＳ５の第２の熱処理は、金属シリサイド層１１ｂがＮｉ_１−ｙＭ_ｙＳｉ相となるが、Ｎｉ_１−ｙＭ_ｙＳｉ_２相とはならないような熱処理温度で行なうことが好ましい。
【００６３】
なお、Ｎｉ_１−ｙＭ_ｙＳｉ相は、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相およびＮｉ_１−ｙＭ_ｙＳｉ_２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層１１ｂは低抵抗のＮｉ_１−ｙＭ_ｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層１１ｂは低抵抗のＮｉ_１−ｙＭ_ｙＳｉ相となっている。
【００６４】
ここで、上記化学式（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ、Ｎｉ_１−ｙＭ_ｙＳｉおよびＮｉ_１−ｙＭ_ｙＳｉ_２におけるＭは上記第１金属元素Ｍである。合金膜８がＮｉ−Ｐｔ合金膜の場合（すなわち上記第１金属元素ＭがＰｔの場合）には、ステップＳ３の第１の熱処理で形成された金属シリサイド層１１ａは、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相であり、これが、ステップＳ５の第２の熱処理を行うことにより、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層１１ｂに変わる。この場合、Ｎｉ_１−ｙＰｔ_ｙＳｉ相は、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相およびＮｉ_１−ｙＰｔ_ｙＳｉ_２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層１１ｂは低抵抗のＮｉ_１−ｙＰｔ_ｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層１１ｂは低抵抗のＮｉ_１−ｙＰｔ_ｙＳｉ相となっている。
【００６５】
このようにして、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極ＧＥ（ＧＥ１）およびソース・ドレイン領域（ｎ^＋型半導体領域５ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極ＧＥ（ＧＥ２）およびソース・ドレイン領域（ｐ^＋型半導体領域６ｂ）の表面（上層部）とに、Ｎｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂが形成される。
【００６６】
次に、図１１に示されるように、半導体基板１の主面上に絶縁膜２１を形成する。すなわち、ゲート電極ＧＥ（ＧＥ１，ＧＥ２）およびサイドウォール７を覆うように、金属シリサイド層１１ｂ上を含む半導体基板１上に絶縁膜２１を形成する。絶縁膜２１は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜２１上に絶縁膜２１よりも厚い絶縁膜２２を形成する。絶縁膜２２は例えば酸化シリコン膜などからなり、ＴＥＯＳ(Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う)を用いて成膜温度４００℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜２１，２２からなる層間絶縁膜が形成される。その後、絶縁膜２２の表面をＣＭＰ法により研磨するなどして、絶縁膜２２の上面を平坦化する。下地段差に起因して絶縁膜２１の表面に凹凸形状が形成されていても、絶縁膜２２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００６７】
次に、図１２に示されるように、絶縁膜２２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜２２，２１をドライエッチングすることにより、絶縁膜２１，２２にコンタクトホール（貫通孔、孔）２３を形成する。この際、まず絶縁膜２１に比較して絶縁膜２２がエッチングされやすい条件で絶縁膜２２のドライエッチングを行い、絶縁膜２１をエッチングストッパ膜として機能させることで、絶縁膜２２にコンタクトホール２３を形成してから、絶縁膜２２に比較して絶縁膜２１がエッチングされやすい条件でコンタクトホール２３の底部の絶縁膜２１をドライエッチングして除去する。コンタクトホール２１の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂの表面上の金属シリサイド層１１ｂの一部や、ゲート電極ＧＥの表面上の金属シリサイド層１１ｂの一部などが露出される。
【００６８】
次に、コンタクトホール２３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホール２３の内部（底部および側壁上）を含む絶縁膜２２上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによって上記バリア導体膜上にコンタクトホール２３を埋めるように形成し、絶縁膜２２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。図面の簡略化のために、図１２および図１３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂまたはｐ^＋型半導体領域６ｂ上に形成されたプラグＰＧは、その底部でゲート電極ＧＥ、ｎ^＋型半導体領域５ｂまたはｐ^＋型半導体領域６ｂの表面上の金属シリサイド層１１ｂと接して、電気的に接続される。
【００６９】
次に、図１３に示されるように、プラグＰＧが埋め込まれた絶縁膜２２上に、ストッパ絶縁膜（エッチングストッパ用絶縁膜）２５および配線形成用の絶縁膜２６を順次形成する。ストッパ絶縁膜２５は絶縁膜２６への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２６に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２５は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２６は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜２５と絶縁膜２６には次に説明する第１層目の配線が形成される。
【００７０】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２６およびストッパ絶縁膜２５の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜２６上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図１３では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソースまたはドレイン用のｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂやゲート電極ＧＥ（ＧＥ１，ＧＥ２）などと電気的に接続されている。その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【００７１】
次に、本実施の形態の主要な特徴について説明する。
【００７２】
サリサイドプロセスで形成する金属シリサイド層がニッケルシリサイドの場合、Ｎｉ_２Ｓｉ相およびＮｉＳｉ_２相よりもＮｉＳｉ相の方が低抵抗であるため、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面には、ＮｉＳｉからなる金属シリサイド層（ＮｉＳｉ層）を形成する必要がある。ニッケルシリサイドを形成する場合には、Ｎｉ（ニッケル）が拡散種であり、シリコン領域側にＮｉ（ニッケル）が移動することによってニッケルシリサイドが形成される。
【００７３】
このため、熱処理の際にＮｉ（ニッケル）が過剰に拡散するなどして不要なＮｉＳｉ_２部分が形成され、ＭＩＳＦＥＴ毎に金属シリサイド層の電気抵抗がばらつく可能性がある。また、熱処理の際にＮｉＳｉ層からチャネル部へのＮｉＳｉ_２の異常成長が生じる可能性がある。ＮｉＳｉ層からチャネル部にＮｉＳｉ_２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりする。
【００７４】
従って、電界効果トランジスタの性能向上のためには、ＮｉＳｉ層中に不要なＮｉＳｉ_２部分が形成されるのを防止し、また、ＮｉＳｉ層からチャネル部へのＮｉＳｉ_２の異常成長を防止することが望まれる。
【００７５】
そこで、本発明者は、金属シリサイド層として、単純なニッケルシリサイド層ではなく、上記第１金属元素Ｍを添加したニッケルシリサイド層について検討した。ニッケルシリサイド層中に第１金属元素Ｍ（最も有効なのはＰｔ）が添加されていると、形成された金属シリサイド層の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なＮｉＳｉ_２相の異常成長を抑制できることなどの利点を得られるので、半導体装置の性能や信頼性を向上させることができる。
【００７６】
しかしながら、ニッケルシリサイド層中にＰｔなどを単に添加するだけでは、ＮｉＳｉ_２相の異常成長を完全に防止することは困難である。このため、電界効果トランジスタの更なる性能向上のためには、第１金属元素Ｍ（最も有効なのはＰｔ）を添加した金属シリサイド層において、ＮｉＳｉ_２相の異常成長を更に抑制することが望まれる。
【００７７】
そこで、本発明者は、ニッケルシリサイド層中に第１金属元素Ｍ（最も有効なのはＰｔ）を添加した場合に（すなわち前提条件として後述の第１の条件を満たす場合に）、ＮｉＳｉ_２相の異常成長の抑制（防止）効果は、いかなる条件（要件）で高まるかについて検討した。その結果、次の条件を満たせば、ＮｉＳｉ_２相の異常成長の抑制（防止）効果を高めることができることが分かった。
【００７８】
まず、前提条件である第１の条件として、金属シリサイド層１１ｂが、第１金属元素Ｍ（より好ましくはＰｔ）を添加（含有）したニッケルシリサイドからなることである。すなわち、金属シリサイド層１１ｂが、第１金属元素Ｍ（より好ましくはＰｔ）およびニッケル（Ｎｉ）のシリサイドからなることである。金属シリサイド層１１ｂは、主としてＮｉ_１−ｙＭ_ｙＳｉ相となっている。
【００７９】
次に、第２の条件として、金属シリサイド層１１ｂにおける粒径（結晶粒径）を制御することである。具体的には、第２の条件として、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂにおける粒径（結晶粒径）Ｇ１を、その金属シリサイド層１１ｂが形成されているソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さくする（すなわちＧ１＜Ｗ１）。
【００８０】
ここで、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１および金属シリサイド層１１ｂにおける粒径Ｇ１について説明する。
【００８１】
図１４および図１５は、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂを形成した後でかつ上記ステップＳ１で上記合金膜８を形成する前の段階（すなわち上記図６と同じ工程段階）における半導体装置の要部断面図（図１４）および要部平面図（図１５）であり、図１５のＡ−Ａ線の断面図が図１４に対応している。図１６および図１７は、上記ステップＳ１〜Ｓ５を行って金属シリサイド層１１ｂを形成した後でかつ上記絶縁膜２１を形成する前の段階（すなわち上記図１０と同じ工程段階）における半導体装置の要部断面図（図１６）および要部平面図（図１７）であり、図１７のＡ−Ａ線の断面図が図１６に対応している。なお、図１４と図１６とには同じ断面領域の異なる工程段階が示され、図１５と図１７とには同じ平面領域の異なる工程段階が示されている。図１４〜図１７には、ｎチャネル型ＭＩＳＦＥＴが形成されている領域が示されているが、ｐチャネル型ＭＩＳＦＥＴが形成されている領域の場合は、図１４〜図１７において、ｐ型ウエルＰＷがｎ型ウエルＮＷとなり、ｎ⁻型半導体領域５ａがｐ⁻型半導体領域６ａとなり、ｎ^＋型半導体領域５ｂがｐ^＋型半導体領域６ｂとなり、ｎチャネル型ＭＩＳＦＥＴＱｎがｐチャネル型ＭＩＳＦＥＴＱｐとなる。この場合、ゲート電極ＧＥは、ゲート電極ＧＥ１からゲート電極ＧＥ２となる。また、図１７は、平面図であるが、理解を簡単にするために、金属シリサイド層１１ｂが形成されている領域をドットのハッチングを付して示してある。
【００８２】
上述したソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１とは、そのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）におけるゲート長方向の寸法（幅）に対応しており、図１４〜図１６に示されている。ここで、ゲート長方向とは、そのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）が属するＭＩＳＦＥＴのゲート電極ＧＥのゲート長方向に対応しており、図１５および図１７ではＸ方向がゲート長方向に対応している。ゲート長方向は、チャネル長方向に一致している。なお、ここで言うソース・ドレイン領域とは、サリサイドプロセスで金属シリサイド層１１ｂを形成した後の段階では、上部に金属シリサイド層１１ｂが形成されたソースまたはドレイン用の半導体領域のことを指し、金属シリサイド層１１ｂ形成前の段階では、後で上部に金属シリサイド層１１ｂが形成されるソースまたはドレイン用の半導体領域のことを指す。具体的には、上記ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂがソース・ドレイン領域に対応している。
【００８３】
一方、ＬＤＤ構造における低不純物濃度のエクステンション領域（上記ｎ⁻型半導体領域５ａおよび上記ｐ⁻型半導体領域６ａがこのエクステンション領域に対応する）は、上部に側壁絶縁膜（上記サイドウォール７がこれに対応する）があるため、上部に金属シリサイド層１１ｂは形成されない。このため、本実施の形態では、エクステンション領域（ｎ⁻型半導体領域５ａ、ｐ⁻型半導体領域６ａ）は、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）とは区別するものとする。従って、本実施の形態において、ソース・ドレイン領域と言う場合は、原則として、側壁絶縁膜（本実施の形態ではサイドウォール７）の下に位置する低濃度のエクステンション領域（ｎ⁻型半導体領域５ａ、ｐ⁻型半導体領域６ａ）は含まず、側壁絶縁膜（本実施の形態ではサイドウォール７）で覆われていない高濃度領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）を指すものとする。このため、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）は、側壁絶縁膜（サイドウォール７）で覆われずに上部に金属シリサイド層１１ｂが形成された領域または形成される予定の領域と言うこともできる。
【００８４】
また、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に金属シリサイド層１１ｂが形成されるため、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１は、そのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂの幅（ゲート長方向の幅）Ｗ２にほぼ一致（対応）している（すなわちＷ１＝Ｗ２）。ここで、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂの幅Ｗ２とは、ゲート長方向の寸法（幅）に対応しており、図１６および図１７に示されている。ここで、ゲート長方向とは、その金属シリサイド層１１ｂが形成されているソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）が属するＭＩＳＦＥＴのゲート電極ＧＥのゲート長方向に対応する。
【００８５】
ここで、図１４および図１５のように、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）を共有してゲート長方向にＭＩＳＦＥＴ（のゲート電極ＧＥ）が隣り合っている場合について、そのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）を間に挟んで（共有して）ゲート長方向に隣り合うゲート電極ＧＥの間隔を、隣接間隔Ｗ３と定義する。この隣接間隔Ｗ３は、隣接間隔Ｗ３でゲート長方向に隣り合うゲート電極ＧＥの間のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１と、その隣り合うゲート電極ＧＥの対向する側壁上にそれぞれ形成されたサイドウォール７の厚みＷ４とを合わせた値となる。すなわち、Ｗ３＝Ｗ１＋Ｗ４＋Ｗ４となる。ここで、サイドウォール７の厚みＷ４は、ゲート長方向の寸法に対応している。サイドウォール７の厚みＷ４は、サイドウォール７形成用の絶縁膜の形成膜厚（堆積膜厚）で制御できる。
【００８６】
このため、図１４および図１５のように、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）を共有してゲート長方向にＭＩＳＦＥＴ（のゲート電極ＧＥ）が隣り合っている場合には、そのソース・ドレイン領域の幅Ｗ１は、次の式、
Ｗ１＝Ｗ３−Ｗ４−Ｗ４
で求めることができる。すなわち、ゲート電極ＧＥの隣接間隔Ｗ３から、サイドウォール７の厚みＷ４の２つ分を引いた値が、その隣り合うゲート電極ＧＥの間のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１となる。
【００８７】
一方、金属シリサイド層１１ｂにおける粒径Ｇ１とは、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂを構成する結晶粒の直径に対応するが、金属シリサイド層１１ｂの厚み方向（半導体基板１の主面に垂直な方向）における粒径ではなく、金属シリサイド層１１ｂの平面方向（半導体基板１の主面に平行な方向）における粒径のことを指す。金属シリサイド層１１ｂにおいて、結晶粒の粒径は均一であることが好ましいが、多少不均一な場合であっても、平均粒径を上記粒径Ｇ１とみなすことができる。粒径Ｇ１を簡易的に測定するには、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂにおける平面（半導体基板１の主面に略平行な平面）において、所定の長さの線分（粒径よりも長い線分）をとり、その線分を粒界がいくつ横切っているかを求め、線分の長さを、その線分を横切る粒界の数で除した（割った）値により、簡易的に求めることができる。
【００８８】
ソース・ドレイン領域の平面寸法（ゲート長方向およびゲート幅方向の両方の寸法）よりも、そのソース・ドレイン領域上に形成された金属シリサイド層の結晶粒の粒径が小さければ、その金属シリサイド層の結晶粒径から金属シリサイド層１１ｂにおける粒径Ｇ１を規定（測定）することができる。
【００８９】
しかしながら、ソース・ドレイン領域のゲート長方向の寸法（幅Ｗ１）が小さい領域では、そのソース・ドレイン領域上に形成された金属シリサイド層の結晶粒の粒径が大きくなってくると(具体的には幅Ｗ１よりも大きくなると)、ゲート長方向をほぼ一つの結晶粒が占有した状態となる。このような場合には、ソース・ドレイン領域のゲート幅方向（図１５ではＹ方向）の寸法（図１５に示される幅Ｗ５に対応）がゲート長方向の寸法（幅Ｗ１）よりも大きければ、ゲート長方向の結晶粒径により、金属シリサイド層１１ｂにおける粒径Ｇ１を規定（測定）することができる。なお、ゲート幅方向とは、その金属シリサイド１１ｂが上部に形成されているソース・ドレイン領域が属するＭＩＳＦＥＴのゲート電極ＧＥのゲート幅方向に対応しており、図１５および図１７ではＹ方向がゲート幅方向に対応している。ゲート長方向（Ｘ方向）とゲート幅方向（Ｙ方向）とは、互いに直交している。ゲート幅方向は、チャネル幅方向に一致している。
【００９０】
更に、ソース・ドレイン領域の平面寸法（ゲート長方向およびゲート幅方向の両方の寸法）が小さい領域では、そのソース・ドレイン領域上に形成された金属シリサイド層の結晶粒の粒径が大きくなってくると(具体的には幅Ｗ１，Ｗ５よりも大きくなると)、平面寸法全体をほぼ一つの結晶粒が占有した状態となる。このような場合には、寸法（ゲート長方向およびゲート幅方向の少なくとも一方）が比較的大きな他のソース・ドレイン領域において、そのソース・ドレイン領域上に形成された金属シリサイド層の結晶粒の粒径を測定し、この粒径で、平面寸法が小さいソース・ドレイン領域上の金属シリサイド層の粒径も規定（代用）することができる。これは、ｎ型半導体領域からなるソース・ドレイン領域（ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン領域）上に形成された金属シリサイド層（１１ｂ）同士では、結晶粒の成長の仕方が同じになるため、結晶粒径がほぼ同じとなるためである。また、ｐ型半導体領域からなるソース・ドレイン領域（ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域）上に形成された金属シリサイド層(１１ｂ)同士では、結晶粒の成長の仕方が同じになるため、結晶粒径がほぼ同じとなるためである。
【００９１】
従って、半導体基板１の主面には複数のＭＩＳＦＥＴが形成されているが、それら複数のＭＩＳＦＥＴのうち、比較的大きな（上部に形成された金属シリサイド層の結晶粒径よりも大きな）寸法のソース・ドレイン領域を所定数選択（抽出）し、それらの上部に形成された金属シリサイド層の結晶粒の平均粒径を測定すれば、その粒径を金属シリサイド層１１ｂにおける粒径Ｇ１とみなすことができる。
【００９２】
図１８は、金属シリサイド層１１ｂにおける粒径Ｇ１を変えたときの、リーク電流欠陥の発生数（発生頻度）をプロットしたグラフである。図１８のグラフの横軸は、金属シリサイド層１１ｂにおける粒径Ｇ１に対応し、図１８のグラフの縦軸は、リーク電流が所定の基準値よりも大きくなったＭＩＳＦＥＴの発生数に対応している。また、図１８では、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１を１０５ｎｍ（すなわちＷ１＝１０５ｎｍ）としたＭＩＳＦＥＴを、半導体基板（半導体ウエハ）の主面に多数形成した場合について、金属シリサイド層１１ｂに相当する金属シリサイド層における粒径Ｇ１に依存して、リーク電流欠陥の発生数がどのように変化するかについて調べてある。
【００９３】
金属シリサイド層１１ｂにおける粒径Ｇ１を、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１以上とした場合（すなわちＧ１≧Ｗ１）には、図１８のグラフからも分かるように、ＭＩＳＦＥＴのリーク電流欠陥（リーク電流が所定の基準値を越える欠陥）が発生しやすい。一方、金属シリサイド層１１ｂにおける粒径Ｇ１を、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さくした場合（すなわちＧ１＜Ｗ１の場合）には、図１８のグラフからも分かるように、ＭＩＳＦＥＴのリーク電流欠陥は、ほとんど発生しなくなる。この傾向（Ｇ１≧Ｗ１ではリーク電流欠陥が発生しやすく、Ｇ１＜Ｗ１ではリーク電流欠陥が発生しにくいという傾向）は、ソース・ドレイン領域の幅Ｗ１を１０５ｎｍ（すなわちＷ１＝１０５ｎｍ）とした場合だけでなく、他の値としたときにも維持される。
【００９４】
従って、上記第２の条件として、金属シリサイド層１１ｂにおける粒径Ｇ１を、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さくする（すなわちＧ１＜Ｗ１）ことで、図１８のグラフからも分かるように、リーク電流欠陥の発生を抑制することができる、すなわち、ＭＩＳＦＥＴにおいてリーク電流が増大する欠陥の発生を抑制または防止することができる。
【００９５】
上記第２の条件として、金属シリサイド層１１ｂにおける粒径Ｇ１を、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さく（Ｇ１＜Ｗ１）することで、図１８のグラフのようにリーク電流欠陥の発生を抑制することができるのは、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制できるためと考えられる。すなわち、上記第２の条件を満たしていない場合（Ｇ１≧Ｗ１の場合）には、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が比較的発生しやすいのに比べて、上記第２の条件を満たす場合（Ｇ１≧Ｗ１の場合）には、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が比較的発生しにくくなるため、リーク電流欠陥の発生を抑制することができる。
【００９６】
上記第２の条件として、金属シリサイド層１１ｂにおける粒径Ｇ１を、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さくした場合（Ｇ１＜Ｗ１の場合）に、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制できる理由の一つを以下に説明する。
【００９７】
図１９は、金属シリサイド層１１ｂの模式的な断面を示す説明図であり、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂの、ゲート長方向に平行でかつ半導体基板１の主面に垂直な断面が模式的に示されている。すなわち、図１９の（ａ），（ｂ），（ｃ）は、上記図１６に示される金属シリサイド層１１ｂの断面と同じ断面が示されており、図１９に示されるＸ方向がゲート長方向である。但し、図１９の（ａ）は、上記第２の条件を満たさない場合（すなわち金属シリサイド層１１ｂにおける粒径Ｇ１がソース・ドレイン領域の幅Ｗ１以上（Ｇ１≧Ｗ１）である場合）に対応し、図１９の（ｂ），（ｃ）は、上記第２の条件を満たす場合（すなわち金属シリサイド層１１ｂにおける粒径Ｇ１がソース・ドレイン領域の幅Ｗ１よりも小さい（Ｇ１＜Ｗ１）場合）に対応している。図１９の（ａ），（ｂ），（ｃ）において、金属シリサイド層１１ｂの下部には、実際にはソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）が存在しているが、簡略化のためにその図示は省略している。
【００９８】
上記第２の条件を満たさない場合（Ｇ１≧Ｗ１の場合）には、ソース・ドレイン領域上に形成された金属シリサイド層１１ｂは、図１９の（ａ）に示される断面でみると、ゲート長方向をほぼ１個の結晶粒（図１９の（ａ）の場合は結晶粒ＧＲ１）が占めた状態となり、ゲート長方向を横切るような粒界はほとんど存在しない状態となっている。
【００９９】
それに対して、上記第２の条件を満たす場合（Ｇ１＜Ｗ１の場合）には、ソース・ドレイン領域上に形成された金属シリサイド層１１ｂは、図１９（ｂ），（ｃ）に示される断面でみると、ゲート長方向を複数の結晶粒（図１９の（ｂ）の場合は２つの結晶粒ＧＲ２ａ，ＧＲ２ｂ、図１９の（ｃ）の場合は３つの結晶粒ＧＲ３ａ，ＧＲ３ｂ，ＧＲ３ｃ）が占めた状態となり、ゲート長方向を横切るような粒界ＧＢが存在した状態となっている。
【０１００】
すなわち、金属シリサイド層１１ｂにおける粒径Ｇ１がソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さいか否かで、そのソース・ドレイン領域上に形成された金属シリサイド層１１ｂが、ゲート長方向を横切るような粒界ＧＢを有するか否かが、ほぼ決定されることになる。
【０１０１】
ＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂを構成する各結晶粒（図１９の結晶粒ＧＲ１，ＧＲ２ａ，ＧＲ２ｂ，ＧＲ３ａ，ＧＲ３ｂ，ＧＲ３ｃもこの結晶粒に対応する）は、ほぼ単結晶（より特定的にはＮｉ_１−ｙＭ_ｙＳｉ相の単結晶）の状態であるが、結晶粒同士を比べると結晶方位は相違する。すなわち、結晶粒径（粒径Ｇ１）が小さい場合には、結晶方位が異なる複数の結晶粒によって、金属シリサイド層１１ｂが構成されている。
【０１０２】
金属シリサイド層１１ｂを構成する各結晶粒と半導体基板１（半導体基板１に不純物を拡散させた領域も半導体基板１の一部とみなすことができる）とは、それぞれ単結晶で構成されているが、結晶粒の結晶方位と半導体基板１の結晶方位との組み合わせによっては、Ｎｉ_１−ｙＭ_ｙＳｉ相の単結晶でほぼ構成された結晶粒から半導体基板１側に、Ｎｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすい状態が発生する。
【０１０３】
金属シリサイド層１１ｂを構成する各結晶粒の結晶方位を制御することは困難であり、金属シリサイド層１１ｂには、様々な結晶方位の結晶粒が形成され得る。このため、金属シリサイド層１１ｂには、半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒が、ある確率で発生する。すなわち、半導体基板１の主面に複数（多数）のＭＩＳＦＥＴを形成した場合には、その複数（多数）のＭＩＳＦＥＴのうちのある割合のＭＩＳＦＥＴにおいて、そのソース・ドレイン領域上に形成された金属シリサイド層１１ｂに、半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒が発生する。
【０１０４】
半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒が金属シリサイド層１１ｂに存在すると、その結晶粒から半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長する可能性がある。特に、チャネル部に向かってＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒が金属シリサイド層１１ｂに存在した場合には、その結晶粒からチャネル部にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長する可能性がある。チャネル部へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が発生すると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いてしまい（これが上記リーク電流欠陥の発生につながる）、性能への影響が大きい。
【０１０５】
図２０は、金属シリサイド層１１ｂにおいてＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が発生した状態を模式的に示す説明図であり、上記図１９に対して、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長部（異常成長領域）１２を追加したものが、図２０に対応する。このため、図２０の（ａ），（ｂ），（ｃ）は、それぞれ図１９の（ａ），（ｂ），（ｃ）に対応しており、図１９の（ａ）および図２０の（ａ）は、上記第２の条件を満たさない場合（Ｇ１≧Ｗ１の場合）に対応し、図１９の（ｂ），（ｃ）および図２０の（ｂ），（ｃ）は、上記第２の条件を満たす場合（Ｇ１＜Ｗ１の場合）に対応する。
【０１０６】
金属シリサイド層１１ｂにおいて、半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒が存在している場合、その結晶粒がＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部の供給源となってＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が発生する。図２０の場合、（ａ）に示される結晶粒ＧＲ１と、（ｂ）に示される結晶粒ＧＲ２ａ，ＧＲ２ｂのうちの結晶粒ＧＲ２ａと、（ｃ）に示される結晶粒ＧＲ３ａ，ＧＲ３ｂ，ＧＲ３ｃのうちの結晶粒ＧＲ３ａとが、半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有していると仮定する。このため、図２０の（ａ）の場合、結晶粒ＧＲ１からＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２が成長し、図２０の（ｂ）の場合、結晶粒ＧＲ２ａからＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２が成長し、図２０の（ｃ）の場合、結晶粒ＧＲ３ａからＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２が成長している。Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２は、半導体基板１を構成するＳｉの＜１１０＞方向に成長しやすい。
【０１０７】
Ｎｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒（図２０の場合は結晶粒ＧＲ１，ＧＲ２ａ，ＧＲ３ａ）の粒径が大きいと、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長部の供給源が大きいことになるため、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長の量が多くなり、異常成長部１２の長さＬ１が長くなる。一方、Ｎｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒の粒径（図２０の場合は結晶粒ＧＲ１，ＧＲ２ａ，ＧＲ３ａ）が小さいと、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長部の供給源が小さいことになるため、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長の量が少なくなり、異常成長部１２の長さＬ１が短くなる。金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２の長さＬ１が長いほど、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いてしまい、上記リーク電流欠陥の発生につながるため、上記リーク電流欠陥の発生を抑制するためには、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２の長さＬ１を短くすることが有効である。
【０１０８】
そこで、本実施の形態では、上記第２の条件として、金属シリサイド層１１ｂにおける粒径を制御しており、金属シリサイド層１１ｂにおける粒径Ｇ１をソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さく（Ｇ１＜Ｗ１）する。上記第２の条件を満たすことで、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂは、図１９（ｂ），（ｃ）に示される断面でみると、ゲート長方向を複数の結晶粒（図１９（ｂ）の場合は結晶粒ＧＲ２ａ，ＧＲ２ｂ、図１９（ｃ）の場合は結晶粒ＧＲ３ａ，ＧＲ３ｂ，ＧＲ３ｃ）が占めた状態となり、ゲート長方向を横切るような粒界ＧＢが存在した状態となる。粒界ＧＢを挟んで隣り合う結晶粒同士（図１９（ｂ）の場合は結晶粒ＧＲ２ａと結晶粒ＧＲ２ｂとの間、図１９（ｃ）の場合は結晶粒ＧＲ３ａと結晶粒ＧＲ３ｂとの間結晶粒ＧＲ３ｃとの間）では、結晶方位は互いに異なっている。このため、たとえ金属シリサイド層１１ｂに、半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒（図１９（ｂ）の結晶粒ＧＲ２ａ、図１９（ｃ）の結晶粒ＧＲ３ａ）が存在している場合でも、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２の供給源である結晶粒（結晶粒ＧＲ２ａ，ＧＲ３ａ）の粒径が小さいことによるＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長の抑制効果を得ることができる。すなわち、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長の量が少なくなり異常成長部１２の長さＬ１が短くなる効果を得ることができる。このため、図２０の（ａ）の場合（Ｇ１≧Ｗ１の場合）における異常成長部１２の長さＬ１（これを長さＬ１ａと称する）に比べて、図２０の（ｂ），（ｃ）の場合（Ｇ１＜Ｗ１の場合）における異常成長部１２の長さＬ１（これを長さＬ１ｂ，Ｌ１ｃと称する）が短くなる（すなわちＬ１ｂ，Ｌ１ｃ＜Ｌ１ａとなる）。
【０１０９】
金属シリサイド層１１ｂから半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長する場合に、特に問題になるのは、金属シリサイド層１１ｂからチャネル部側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長することである。それに比べると、金属シリサイド層１１ｂからゲート幅方向（チャネル幅方向）にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しても、悪影響は少ない。このため、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制する必要があるが、このためには、金属シリサイド層１１ｂに半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいような結晶方位を有する結晶粒が存在している場合に、その結晶粒のゲート長方向の寸法（粒径）を小さくすることが有効である。すなわち、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制するためには、金属シリサイド層１１ｂにおいて、図１９（ａ）および図２０（ａ）のようにゲート長方向を１個の結晶粒が占めた状態とはならずに、図１９（ｂ），（ｃ）および図２０（ｂ），（ｃ）のようにゲート長方向を複数の結晶粒が占めた状態となる（ゲート長方向を横切るような粒界ＧＢが存在した状態となる）ことが有効である。また、粒界ＧＢは、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制するように作用するため、金属シリサイド層１１ｂにおいて、ゲート長方向を横切るような粒界ＧＢが存在していることは、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制するように作用する。
【０１１０】
上記第２の条件を満たさずに、金属シリサイド層１１ｂにおける粒径Ｇ１がソース・ドレイン領域の幅Ｗ１以上（Ｇ１≧Ｗ１）であった場合には、そのソース・ドレイン領域上に形成された金属シリサイド層１１ｂを構成する各結晶粒のゲート長方向の寸法（粒径）は、ソース・ドレイン領域の幅Ｗ１にほぼ一致したものとなる。それに対して、上記第２の条件を満たして、金属シリサイド層１１ｂにおける粒径Ｇ１をソース・ドレイン領域の幅Ｗ１よりも小さく（Ｇ１＜Ｗ１）することで、そのソース・ドレイン領域上に形成された金属シリサイド層１１ｂを構成する各結晶粒のゲート長方向の寸法（粒径）を、ソース・ドレイン領域の幅Ｗ１よりも小さくすることができる。すなわち、金属シリサイド層１１ｂにおける粒径Ｇ１をソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さくするか否かで、そのソース・ドレイン領域上に形成された金属シリサイド層１１ｂを構成する各結晶粒のゲート長方向の寸法（粒径）が、ソース・ドレイン領域の幅Ｗ１よりも小さくなるかソース・ドレイン領域の幅Ｗ１とほぼ同じになるかが決まることになる。
【０１１１】
本実施の形態では、上記第２の条件を満たすことで、ソース・ドレイン領域上に形成された金属シリサイド層１１ｂは、図１９（ｂ），（ｃ）と図２０（ｂ），（ｃ）に示される断面でみると、ゲート長方向を複数の結晶粒（図１９と図２０の（ｂ）では結晶粒ＧＲ２ａ，ＧＲ２ｂ、図１９と図２０の（ｃ）では結晶粒ＧＲ３ａ，ＧＲ３ｂ，ＧＲ３ｃ）が占めた状態となり、ゲート長方向を横切るような粒界ＧＢが存在した状態となる。このため、図１９と図２０の（ａ）の場合（上記第２の条件を満たさない場合）に比べて、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制することができる。
【０１１２】
金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２の長さＬ１が長いほど、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招きやすく、上記リーク電流欠陥の発生につながるが、本実施の形態では、上記第２の条件を満たすことで、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長部１２の長さＬ１を短くすることができる。このため、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長によるＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を抑制または防止でき、上記図１８のグラフにも示されるように、上記リーク電流欠陥の発生を抑制または防止することができる。
【０１１３】
また、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長をできるだけ抑制するには、金属シリサイド層１１ｂにおいて、ゲート長方向を横切るような粒界ＧＢの数を増やすことが有効である。金属シリサイド層１１ｂにおいて、ゲート長方向を横切るような粒界ＧＢの数は、Ｇ１≧Ｗ１のときはほぼゼロであり、Ｗ１×０．５≦Ｇ１＜Ｗ１のときはほぼ１つであるが、Ｇ１＜Ｗ１×０．５のときはほぼ２つ以上となる。このため、上記第２の条件は、金属シリサイド層１１ｂにおける粒径Ｇ１をソース・ドレイン領域の幅Ｗ１よりも小さく（Ｇ１＜Ｗ１）するが、金属シリサイド層１１ｂにおける粒径Ｇ１をソース・ドレイン領域の幅Ｗ１の１／２未満（すなわちＧ１＜Ｗ１×０．５）とすれば更に好ましく、これにより、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を更に的確に抑制することができるようになる。
【０１１４】
このように、本実施の形態では、上記第２の条件として、金属シリサイド層１１ｂにおける粒径Ｇ１を、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１よりも小さく（Ｇ１＜Ｗ１）する（更に好ましくは半分未満（Ｇ１＜Ｗ１×０．５）にする）ことで、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制することができる。
【０１１５】
本実施の形態の半導体装置は、ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成された半導体装置である。しかしながら、半導体装置を構成する半導体基板１には、複数のＭＩＳＦＥＴが形成されているが、全てのＭＩＳＦＥＴにおいてソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が一定であるとは限らない。すなわち、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が異なる複数種類のＭＩＳＦＥＴが、半導体基板１上に混載されていることがある。
【０１１６】
図２１は、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂを形成した後でかつ上記ステップＳ１で上記合金膜８を形成する前の段階（すなわち上記図６および図１４と同じ工程段階）における半導体装置の要部断面図である。図２２は、上記ステップＳ１〜Ｓ５を行って金属シリサイド層１１ｂを形成した後でかつ上記絶縁膜２１を形成する前の段階（すなわち上記図１０および図１６と同じ工程段階）における半導体装置の要部断面図である。図２１と図２２とは同じ断面領域の異なる工程段階が示されている。図２１および図２２には、ｎチャネル型ＭＩＳＦＥＴが形成されている領域が示されているが、ｐチャネル型ＭＩＳＦＥＴが形成されている領域の場合は、図２１および図２２において、ｐ型ウエルＰＷがｎ型ウエルＮＷとなり、ｎ⁻型半導体領域５ａがｐ⁻型半導体領域６ａとなり、ｎ^＋型半導体領域５ｂがｐ^＋型半導体領域６ｂとなる。この場合、ゲート電極ＧＥは、ゲート電極ＧＥ１からゲート電極ＧＥ２となる。
【０１１７】
図２１および図２２の（ａ）には、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が比較的大きい（広い）ＭＩＳＦＥＴが形成されている領域が示されている。図２１および図２２の（ｂ）には、図２１および図２２の（ａ）よりも、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が小さい（狭い）ＭＩＳＦＥＴが形成されている領域が示されている。図２１および図２２の（ｃ）には、図２１および図２２の（ａ），（ｂ）よりも、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が更に小さい（狭い）ＭＩＳＦＥＴが形成されている領域が示されている。別の見方をすると、上記隣接間隔Ｗ３（上記図１４および図１５に示されている）は、図２１および図２２の（ａ）よりも図２１および図２２の（ｂ）で小さく、図２１および図２２の（ａ），（ｂ）よりも図２１および図２２の（ｃ）で更に小さくなっている。
【０１１８】
ここで、図２１および図２２の（ａ）に示されるＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１を幅Ｗ１ａと称する。また、図２１および図２２の（ｂ）に示されるＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１を幅Ｗ１ｂと称する。また、図２１および図２２の（ｃ）に示されるＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１を幅Ｗ１ｃと称する。幅Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃの関係は、幅Ｗ１ｂは幅Ｗ１ａよりも小さく、幅Ｗ１ｃは幅Ｗ１ｂよりも小さい（すなわちＷ１ｃ＜Ｗ１ｂ＜Ｗ１ａ）。
【０１１９】
なお、図２１および図２２の（ｃ）に示されるＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅（第１の幅）Ｗ１ｃは、本実施の形態の半導体装置を構成する半導体基板１に形成された全てのＭＩＳＦＥＴのうち、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が最も小さい（狭い）ＭＩＳＦＥＴの、そのソース・ドレイン領域の幅Ｗ１に対応している。従って、本実施の形態の半導体装置は、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が幅Ｗ１ｃに等しい（すなわちＷ１＝Ｗ１ｃである）ようなＭＩＳＦＥＴを含んでいるが、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１が幅Ｗ１ｃよりも小さい（すなわちＷ１＜Ｗ１ｃとなる）ようなＭＩＳＦＥＴは含んでいない。従って、本実施の形態の半導体装置には複数のＭＩＳＦＥＴが形成されており、それらのＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１は、ＭＩＳＦＥＴの用途や種類ごとに種々の値をとり得るが、そのうちの最小の幅Ｗ１の値が幅Ｗ１ｃである。
【０１２０】
また、ゲート長方向に隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）は、ゲート電極ＧＥの隣接間隔Ｗ３（図１４および図１５に示されている）が狭く（小さく）なるほど、その幅Ｗ１が小さくなる。このため、図２１および図２２の（ｃ）に示される幅Ｗ１ｃを有するソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）は、半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向に最も近接して隣り合う（すなわち上記隣接間隔Ｗ３が最小となっている）ゲート電極ＧＥ間に配置されたソース・ドレイン領域ということもできる。すなわち、本実施の形態の半導体装置には複数のＭＩＳＦＥＴが形成されており、上記隣接間隔Ｗ３は、ＭＩＳＦＥＴの用途や種類ごとに種々の値をとり得るが、そのうちの最小の隣接間隔Ｗ３で隣り合っているゲート電極ＧＥ間に配置されているのが、幅Ｗ１ｃのソース・ドレイン領域となる。本実施の形態の半導体装置は、半導体基板１の主面において、ゲート電極ＧＥがゲート長方向に隣り合っている箇所を複数有しているが、上記隣接間隔Ｗ３は、図２１および図２２の（ｃ）に示されるゲート電極ＧＥ間（すなわち幅Ｗ１ｃを有するソース・ドレイン領域を間に挟んで隣り合っているゲート電極ＧＥ間）で最小となっている。
【０１２１】
本実施の形態の半導体装置には複数のＭＩＳＦＥＴが形成されており、各ＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の上部には金属シリサイド層１１ｂがサリサイドプロセスで形成されている。これらの金属シリサイド層１１ｂは同じ工程で形成されるため、熱処理条件（上記第１の熱処理や第２の熱処理の条件）を調整することなどにより、全ての金属シリサイド層１１ｂに対して一律に粒径（上記粒径Ｇ１に対応する値）を制御することはできるが、ＭＩＳＦＥＴ毎に金属シリサイド層１１ｂの粒径を制御することは困難である。このため、図２２（ｃ）に示される幅Ｗ１ｃのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成する金属シリサイド層１１ｂの粒径と、図２２（ｂ）に示される幅Ｗ１ｂのソース・ドレイン領域上に形成する金属シリサイド層１１ｂの粒径と、図２２（ａ）に示される幅Ｗ１ａのソース・ドレイン領域上に形成する金属シリサイド層１１ｂの粒径とを、それぞれ独立に制御することは困難である。
【０１２２】
そこで、本実施の形態では、第３の条件として、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂにおける粒径（結晶粒径）Ｇ１を、上記幅Ｗ１ｃよりも小さく（Ｇ１＜Ｗ１ｃ）する。すなわち、金属シリサイド層１１ｂの粒径Ｇ１を、半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向の幅Ｗ１が最も小さいソース・ドレイン領域（第１のソース・ドレイン領域、図２１および図２２の（ｃ）に示されるソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ））におけるゲート長方向の幅（第１の幅）Ｗ１ｃよりも小さく（すなわちＧ１＜Ｗ１ｃ）する。この第３の条件が満たされるように、上記ステップＳ３，Ｓ５の第１の熱処理および第２の熱処理を行う。この第３の条件は、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１に関わらず、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された全ての金属シリサイド層１１ｂに対して適用する。すなわち、図２２（ａ）の金属シリサイド層１１ｂと図２２（ｂ）の金属シリサイド層１１ｂと図２２（ｃ）の金属シリサイド層１１ｂとは、その粒径Ｇ１が、図２２（ｃ）のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１ｃよりも小さくなっている（Ｇ１＜Ｗ１ｃ）ようにするのである。第３の条件を別の見方で表現すると、金属シリサイド層１１ｂが上部に形成されたソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）を有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている場合に、ソース・ドレイン領域の幅Ｗ１の大小に関わらず、ソース・ドレイン領域上に形成された金属シリサイド層１１ｂのそれぞれにおいて、上記第２の条件が満たされているようにする。
【０１２３】
第３の条件を満たすようにすれば、上記第２の条件を満たさない（すなわちＧ１≧Ｗ１となる）ような金属シリサイド層１１ｂおよびソース・ドレイン領域を有するＭＩＳＦＥＴが半導体基板１の主面から無くなり、ソース・ドレイン領域上に形成された金属シリサイド層１１ｂの全てにおいて、上記第２の条件が満たされている状態となる。例えば、図２２の（ａ）と（ｂ）と（ｃ）のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成されたいずれの金属シリサイド層１１ｂにおいても、その粒径Ｇ１を、図２２（ｃ）のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１ｃよりも小さく（Ｇ１＜Ｗ１ｃ）する。これにより、図２２の（ａ）と（ｂ）と（ｃ）のいずれにおいても、第２の条件が満たされている（Ｇ１＜Ｗ１）状態となる。
【０１２４】
第３の条件を満たさずに、上記第２の条件を満たさない（すなわちＧ１≧Ｗ１となる）ような金属シリサイド層１１ｂおよびソース・ドレイン領域を有するＭＩＳＦＥＴが半導体基板１の主面に形成されていると、そのＭＩＳＦＥＴでは、ソース・ドレイン領域上の金属シリサイド層１１ｂからチャネル部側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいため、リーク電流が増大して、上記リーク電流欠陥となる可能性がある。
【０１２５】
それに対して、第３の条件を満たすようにすれば、上記第２の条件を満たさない（すなわちＧ１≧Ｗ１となる）ような金属シリサイド層１１ｂ（すなわちＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が生じやすい金属シリサイド層１１ｂ）およびソース・ドレイン領域を有するＭＩＳＦＥＴが半導体基板１の主面から無くなる。このため、金属シリサイド層１１ｂからのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長に起因した不具合（リーク電流の増大や、ひいては上記リーク電流欠陥の発生）を、上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域を有する全てのＭＩＳＦＥＴに対して抑制または防止することができる。従って、複数のＭＩＳＦＥＴを有する半導体装置の性能を的確に向上させることができる。
【０１２６】
このように、上記第１の条件と上記第２の条件との両方を満たすことで、それら第１および第２の条件を満たす個々のＭＩＳＦＥＴの性能を向上させることができる。これに加えて、更に上記第３の条件を満たすことで、半導体基板１の主面に形成された複数のＭＩＳＦＥＴ全体の性能を向上させることができ、複数のＭＩＳＦＥＴを含む半導体装置の性能を向上させることができる。
【０１２７】
また、上記第３の条件は、金属シリサイド層１１ｂにおける粒径Ｇ１を上記幅Ｗ１ｃよりも小さく（Ｇ１＜Ｗ１ｃ）するが、上記第２の条件の場合と同様の考え方により、金属シリサイド層１１ｂにおける粒径Ｇ１を上記Ｗ１ｃの１／２未満（すなわちＧ１＜Ｗ１ｃ×０．５）とすれば更に好ましい。これにより、金属シリサイド層１１ｂにおいて、ゲート長方向を横切るような粒界ＧＢの数を増やすことができるため、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を更に的確に抑制することができるようになる。
【０１２８】
また、本実施の形態では、前提条件として、上記第１の条件を満たしているが、金属シリサイド層１１ｂが第１金属元素Ｍ（より好ましくはＰｔ）を含有していることによって得られる効果（例えばＮｉＳｉ_２相の異常成長の抑制効果）は、金属シリサイド層１１ｂ中の第１金属元素Ｍ（より好ましくはＰｔ）の濃度が高くなるほど高まる。このため、金属シリサイド層１１ｂ中の第１金属元素Ｍ（より好ましくはＰｔ）の濃度を高めて半導体装置の性能をより向上させることが望まれる。また、上記第３の条件を満たすためには、金属シリサイド層１１ｂの粒径を小さくすることが望まれる。従って、形成された金属シリサイド層１１ｂにおける第１金属元素Ｍ（より好ましくはＰｔ）の濃度を高めることができる製造技術や、形成された金属シリサイド層１１ｂのおける粒径を小さくすることができる製造技術を提供することが望まれる。
【０１２９】
このため、本実施の形態では、金属シリサイド層１１ｂをサリサイドプロセスで形成する手法を工夫している。以下に、上記ステップＳ３の第１の熱処理および上記ステップＳ５の第２の熱処理について、より詳細に説明する。
【０１３０】
図２３〜図２８は、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の各段階における半導体装置の製造工程中の要部断面図であり、シリコン（Ｓｉ）領域３１の上部近傍領域が示されている。また、図２９は、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数を示すグラフであり、Ｓｉ領域中におけるＮｉとＰｔの拡散係数のアレニウスプロットが示されている。図２９のグラフの縦軸は、Ｓｉ領域中におけるＮｉまたはＰｔの拡散係数に対応し、図２９の横軸は、絶対温度Ｔの逆数を１０００倍したものに対応する。また、図２３〜図２８のうち、図２３は、ステップＳ１で合金膜８を形成する直前の段階が示され、図２４は、ステップＳ１を行って合金膜８を形成した段階（ステップＳ２のバリア膜９の形成前の段階）が示され、図２５は、ステップＳ２を行ってバリア膜９を形成した段階（ステップＳ３の第１の熱処理の前の段階）が示されている。また、図２６は、ステップＳ３の第１の熱処理を行った段階（ステップＳ４のバリア膜９および未反応の合金膜８の除去工程を行う前の段階）が示され、図２７は、ステップＳ４のバリア膜９および未反応の合金膜８の除去工程を行った段階（ステップＳ５の第２の熱処理を行う前の段階）が示され、図２８は、ステップＳ５の第２の熱処理を行った段階（絶縁膜２１を形成する前の段階）が示されている。
【０１３１】
なお、図２９のアレニウスプロットの出展は、O. Madelung, M. Schulz, and H. Weiss eds., /Landolt-Bornstein/ /Zahlenwerte und Funktionen aus Naturwissenshaften und Technik/, p. 494, Berlin: Springer-Verlag, 1984.である。
【０１３２】
ここで、図２３〜図２８に示されているシリコン領域３１は、ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂ（ソース・ドレイン領域）またはｐ^＋型半導体領域６ｂ（ソース・ドレイン領域）のいずれかに対応する。これは、ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂが、いずれもシリコン領域（具体的にはゲート電極ＧＥは多結晶シリコン膜、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂは単結晶シリコン領域）からなるためである。シリコン領域３１がゲート電極ＧＥの場合は、そのシリコン領域３１は多結晶シリコンからなり、シリコン領域３１がソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の場合は、そのシリコン領域３１は単結晶シリコンからなる。
【０１３３】
上述したように金属シリサイドを形成するためには、図２３および図２４に示されるように、ステップＳ１において、シリコン領域３１（すなわちゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ）上を含む半導体基板１の主面（全面）上に合金膜８を形成するが、シリコン領域３１上の合金膜８の形成膜厚（堆積膜厚）は、厚み（膜厚）ｔｎ１である。この厚みｔｎ１は、ステップＳ３の第１の熱処理の前の、シリコン領域３１上の合金膜８の厚みに対応する。形成された合金膜８は、Ｎｉと第１金属元素Ｍの原子比が１−ｘ：ｘの合金膜であるＮｉ_１−ｘＭ_ｘ合金膜（ここで０＜ｘ＜１）である。
【０１３４】
それから、図２５に示されるように、ステップＳ２において、合金膜８上にバリア膜９が形成される。その後、ステップＳ３の第１の熱処理を行なうと、図２６に示されるように、シリコン領域３１と合金膜８とが反応して、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）の金属シリサイド層１１ａが、シリコン領域３１の表面（上層部）に形成される。本実施の形態では、シリコン領域３１上の合金膜８の全てをシリコン領域３１と反応させるのではなく、金属シリサイド層１１ａ上に合金膜８の未反応部分８ａが残存するように、ステップＳ３の第１の熱処理を行う。ここで、未反応部分８ａは、ステップＳ３の第１の熱処理前にシリコン領域３１上に位置していた合金膜８のうち、ステップＳ３の第１の熱処理でシリコン領域３１と反応しなかった部分に対応する。
【０１３５】
シリコン領域３１上に位置していた合金膜８のうち、ステップＳ３の第１の熱処理後（ステップＳ４のバリア膜９および未反応の合金膜８の除去工程前）もシリコン領域３１上に残存する未反応部分８ａの厚みは、厚み（膜厚）ｔｎ２であり、形成された金属シリサイド層１１ａの厚みは、厚みｔｎ４である。
【０１３６】
なお、理解を簡単にするために、図２５においては、点線で示される仮想線で合金膜８を未反応部８ａと反応部分８ｂとに分けている。反応部分８ｂは、ステップＳ３の第１の熱処理前にシリコン領域３１上に位置していた合金膜８のうち、ステップＳ３の第１の熱処理でシリコン領域３１と反応して金属シリサイド層１１ａを形成した部分に対応する。従って、反応部分８ｂと未反応部分８ａとを合わせたものが、ステップＳ３の第１の熱処理前にシリコン領域３１上に位置していた合金膜８に相当する。合金膜８は実際には単層であるが、合金膜８の下層部分が反応部分８ｂで、合金膜８の上層部分が未反応部分８ａであり、反応部分８ｂと未反応部分８ａは、合金膜８を略層状に２つに分けた領域（下側が反応部分８ｂで上側が未反応部分８ａ）にほぼ対応する。反応部分８ｂの厚みを厚みｔｎ３とすると、未反応部分８ａの厚みｔｎ２と反応部分８ｂの厚みｔｎ３との和が、合金膜８の厚みｔｎ１に対応する（すなわちｔｎ１＝ｔｎ２＋ｔｎ３）。
【０１３７】
本実施の形態では、金属シリサイド層１１ａ上に合金膜８の未反応部分８ａが層状に残存するようにステップＳ３の第１の熱処理を行うので、合金膜８の反応部分８ｂの厚みｔｎ３は、第１の熱処理前のシリコン領域３１上の合金膜８の厚みｔｎ１よりも薄く（ｔｎ３＜ｔｎ１）、かつ第１の熱処理後に金属シリサイド層１１ａ上に残存する合金膜８の未反応部分８ａの厚みｔｎ２は、ゼロよりも大きい（ｔｎ２＞０）。
【０１３８】
なお、コバルトシリサイド形成の場合は、Ｓｉ（シリコン）が拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、本実施の形態のようにＮｉ_１−ｘＭ_ｘ合金膜を用いる場合は、Ｎｉ（ニッケル）および第１金属元素Ｍが拡散種であり、シリコン領域３１側にＮｉ（ニッケル）および第１金属元素Ｍが移動することによって金属シリサイド１１ａが形成される。
【０１３９】
それから、図２７に示されるように、ステップＳ４で、バリア膜９と、未反応の合金膜８（すなわちステップＳ３の第１の熱処理工程にてシリコン領域３１と反応しなかった合金膜８）とを除去する。この際、金属シリサイド層１１ａ上の未反応部分８ａも除去される。その後、ステップＳ５の第２の熱処理を行ない、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａとシリコン領域３１とを更に反応させることで、図２８に示されるように、Ｎｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂをシリコン領域３１の表面（上層部分）に形成する。形成された金属シリサイド層１１ｂの厚みは、厚みｔｎ５である。
【０１４０】
本実施の形態においては、次の２つの条件（第４の条件および第５の条件）を満たすようにステップＳ３の第１の熱処理を行なうことを特徴としている。
【０１４１】
第４の条件として、金属シリサイド層１１ａ上に合金膜８の未反応部分８ａが残存するように（すなわちｔｎ１＞ｔｎ２＞０となるように）、ステップＳ３の第１の熱処理を行なう。
【０１４２】
すなわち、ステップＳ３の第１の熱処理においては、シリコン領域３１上に位置する部分の合金膜８の全部を、そのシリコン領域３１と反応させるのではなく、シリコン領域３１上に位置する部分の合金膜８の一部のみを、そのシリコン領域３１と反応させる。換言すれば、ステップＳ３の第１の熱処理において、合金膜８とシリコン領域３１との反応率Ｒ１が１００％未満になるようにする。このようにすることで、シリコン領域３１（ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ）上に位置する合金膜８の上層部分は、ステップＳ３の第１の熱処理を行なっても、未反応のまま未反応部分８ａとして金属シリサイド層１１ａ上に残存する。これにより、ステップＳ３の第１の熱処理を行なうと、金属シリサイド層１１ａ上に合金膜８の未反応部分８ａが残存することになる。
【０１４３】
ここで、合金膜８とシリコン領域３１との反応率Ｒ１とは、シリコン領域３１上に位置する合金膜８のうち、ステップＳ３の第１の熱処理よって、そのシリコン領域３１と反応して金属シリサイド層１１ａを形成した部分（すなわち反応部分８ｂ）の割合に対応する。従って、合金膜８とシリコン領域３１との反応率Ｒ１は、ステップＳ３の第１の熱処理を行なう前の合金膜８の厚みｔｎ１に対する、ステップＳ３の第１の熱処理中に金属膜１１ａを形成するために消費された合金膜８の厚み、すなわち反応部分８ｂの厚みｔｎ２の割合に対応することになる。従って、合金膜８とシリコン領域３１との反応率Ｒ１は、Ｒ１＝ｔｎ３／ｔｎ１、すなわちＲ１＝（ｔｎ１−ｔｎ２）／ｔｎ１と表すことができる。百分率表示する場合は、Ｒ１＝ｔｎ３×１００／ｔｎ１［％］、すなわちＲ１＝（ｔｎ１−ｔｎ２）×１００／ｔｎ１［％］と表すことができる。
【０１４４】
第５の条件として、シリコン領域３１（ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ）中へのニッケル（Ｎｉ）の拡散係数よりも、シリコン領域３１（ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ）中への第１金属元素Ｍ（好ましくはＰｔ）の拡散係数の方が大きくなるような熱処理温度Ｔ_１で、ステップＳ３の第１の熱処理を行なう。換言すれば、合金膜８が含有するニッケル（Ｎｉ）と第１金属元素Ｍとについて、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１での、シリコン領域３１（ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ）中への拡散係数を比べると、ニッケル（Ｎｉ）よりも第１金属元素Ｍ（好ましくはＰｔ）の方が大きい。このようにすることで、ステップＳ３の第１の熱処理において、合金膜８からシリコン領域３１中へ、Ｎｉ（ニッケル）よりも第１金属元素Ｍ（好ましくはＰｔ）の方が、拡散しやすくなる。
【０１４５】
図２９には、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数の温度依存性のグラフが示されているが、この図２９のグラフに示されるように、ＮｉおよびＰｔの拡散係数は、どちらも温度が高くなるにつれて増大するが、拡散係数の温度依存性はＮｉとＰｔとで異なる。このため、図２９のグラフから分かるように、温度Ｔ_２よりも高温では、Ｓｉ領域中におけるＮｉの拡散係数が、Ｓｉ領域中におけるＰｔの拡散係数よりも大きくなり、ＰｔよりもＮｉの方がＳｉ領域に拡散しやすくなる。温度Ｔ_２では、Ｓｉ領域中におけるＮｉの拡散係数と、Ｓｉ領域中におけるＰｔの拡散係数とが同じになり、Ｓｉ領域への拡散しやすさは、ＮｉとＰｔで同じである。温度Ｔ_２よりも低温では、Ｓｉ領域中におけるＰｔの拡散係数が、Ｓｉ領域中におけるＮｉの拡散係数よりも大きくなり、ＮｉよりもＰｔの方がＳｉ領域に拡散しやすくなる。この温度Ｔ_２は、２７９℃である（すなわちＴ_２＝２７９℃）。
【０１４６】
このため、上記第１金属元素ＭがＰｔ（白金）の場合、すなわち合金膜８がＮｉ−Ｐｔ合金膜（Ｎｉ_１−ｘＰｔ_ｘ合金膜）の場合、上記第５の条件を満たすためには、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を上記温度Ｔ_２よりも低く（すなわちＴ_１＜Ｔ_２）する。具体的には、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を２７９℃未満（すなわちＴ_１＜２７９℃）とする。ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を上記温度Ｔ_２よりも低く（Ｔ_１＜Ｔ_２、具体的にはＴ_１＜２７９℃）すれば、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１において、シリコン領域３１中へのニッケル（Ｎｉ）の拡散係数よりも、シリコン領域３１中へのＰｔ（白金）の拡散係数の方が大きくなる。これにより、ステップＳ３の第１の熱処理では、合金膜８からシリコン領域３１（ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ）中へ、Ｎｉ（ニッケル）よりもＰｔ（白金）の方が、拡散しやすくなる。
【０１４７】
従って、上記第５の条件を満たすためには、シリコン領域３１中へのニッケル（Ｎｉ）の拡散係数と、シリコン領域３１中への第１金属元素Ｍの拡散係数とが一致する温度Ｔ_３（第１金属元素ＭがＰｔの場合はＴ_３＝Ｔ_２）よりも、第１の熱処理の熱処理温度Ｔ_１を低くする（Ｔ_１＜Ｔ_３）ことが必要である。
【０１４８】
ステップＳ３の第１の熱処理において、上記第４の条件と上記第５の条件とを両立させることが重要な理由について説明する。
【０１４９】
ステップＳ３の第１の熱処理において、合金膜８からシリコン領域３１に、合金膜８を構成するＮｉと第１金属元素Ｍとが拡散して金属シリサイド層１１ａを形成するが、この第１の熱処理が上記第５の条件を満たすと、Ｎｉよりも第１金属元素Ｍ（好ましくはＰｔ）の方がシリコン領域３１に拡散しやすくなる。
【０１５０】
上記第５の条件を満たさず、第１の熱処理において、シリコン領域３１へのＮｉと第１金属元素Ｍの拡散しやすさが同じであれば、合金膜８からシリコン領域３１に拡散するＮｉと第１金属元素Ｍの原子数の比は、合金膜８を構成するＮｉと第１金属元素Ｍの原子比を維持したものとなり、金属シリサイド層１１ａにおけるＮｉと第１金属元素Ｍの比も、合金膜８を構成するＮｉと第１金属元素Ｍの原子比を維持したものとなる。
【０１５１】
それに対して、本実施の形態のように上記第４の条件および上記第５の条件を満たすように第１の熱処理を行えば、この第１の熱処理において、シリコン領域３１へＮｉよりも第１金属元素Ｍの方が拡散しやすいため、合金膜８からシリコン領域３１に拡散するＮｉと第１金属元素Ｍの原子数の比は、合金膜８を構成するＮｉと第１金属元素Ｍの原子比に比べて、第１金属元素Ｍの割合が増加したものとなる。このため、金属シリサイド層１１ａにおけるＮｉと第１金属元素Ｍの比も、合金膜８を構成するＮｉと第１金属元素Ｍの原子比に比べて、第１金属元素Ｍの割合が増加したものとなる。すなわち、合金膜８がＮｉ_１−ｘＭ_ｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層１１ａが、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＜ｙとなる。
【０１５２】
しかしながら、ステップＳ３の第１の熱処理が上記第５の条件を満たしても、本実施の形態とは異なり、上記第４の条件を満たさず、合金膜８とシリコン領域３１との上記反応率Ｒ１が１００％であった場合には、シリコン領域３１上の合金膜８を構成していたＮｉと第１金属元素Ｍは、拡散係数の差にかかわらず、全部がシリコン領域３１に拡散して金属シリサイド層１１ａの形成に寄与する。このため、たとえＮｉよりも第１金属元素Ｍの方がシリコン領域３１に拡散しやすかったとしても、シリコン領域３１上の合金膜８を構成していたＮｉと第１金属元素Ｍの全量がシリコン領域３１と反応して金属シリサイド層１１ａを形成するので、金属シリサイド層１１ａにおけるＮｉと第１金属元素Ｍの比は、合金膜８におけるＮｉと第１金属元素Ｍの比を維持したものになってしまう。すなわち、合金膜８がＮｉ_１−ｘＭ_ｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層１１ａが、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＝ｙとなってしまうのである。
【０１５３】
また、ステップＳ３の第１の熱処理が上記第４の条件を満たす場合に、本実施の形態とは異なり、上記第５の条件を満たさずに、シリコン領域３１中への第１金属元素Ｍの拡散係数よりもシリコン領域３１中へのＮｉの拡散係数の方が大きくなるような熱処理温度でステップＳ３の第１の熱処理を行なうと、第１金属元素ＭよりもＮｉが優先的にシリコン領域３１に拡散してしまう。これにより、金属シリサイド１１ａにおける第１金属元素Ｍの割合が、かえって低減してしまう。すなわち、合金膜８としてＮｉ_１−ｘＭ_ｘ合金膜を用いて（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａを形成すると、ｙ＜ｘとなってしまうのである。
【０１５４】
従って、上記第４の条件と上記第５の条件の両方を満たすようにステップＳ３の第１の熱処理を行うことで、はじめて、金属シリサイド層１１ａにおける第１金属元素Ｍ（好ましくはＰｔ）の比率を高めることが可能になる。すなわち、上記第４の条件と上記第５の条件を両立させることで、金属シリサイド層１１ａを構成する金属元素（Ｎｉと第１元素Ｍを足したもの）に占める第１金属元素Ｍの割合を、合金膜８に占める第１金属元素Ｍの割合よりも大きくすることができる。換言すれば、上記第４の条件と上記第５の条件を両立させることで、合金膜８としてＮｉ_１−ｘＭ_ｘ合金膜（Ｍは好ましくはＰｔ）を用いて（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相（Ｍは好ましくはＰｔ）の金属シリサイド層１１ａを形成するにあたって、ｘ＜ｙとすることができるのである。なお、Ｎｉと第１金属元素Ｍとの合金膜８とシリコン領域３１とを反応させて金属シリサイド層１１ａを形成するので、金属シリサイド層１１ａを構成する金属元素は、合金膜８を構成する金属元素と同じであり、Ｎｉおよび第１金属元素Ｍである。
【０１５５】
その後、ステップＳ５の第２の熱処理によって、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａをＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂに変えるが、ステップＳ５の第２の熱処理時には合金膜８は除去されているので、（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａとＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂとで、Ｎｉと第１金属元素Ｍの比（すなわち１−ｙ：ｙ）は維持されて同じ値になる。すなわち、金属シリサイド層１１ａを構成する（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉのｙと、金属シリサイド層１１ｂを構成するＮｉ_１−ｙＭ_ｙＳｉのｙとが、同じ値になる。
【０１５６】
上述したように、本実施の形態では、金属シリサイド層１１ｂが第１金属元素Ｍ（特に好ましくはＰｔ）を含有している（すなわち上記第１の条件を満たしている）が、それによって得られる効果（例えばＮｉＳｉ_２相の異常成長の抑制効果）は、金属シリサイド層１１ｂ中の第１金属元素Ｍ（特に好ましくはＰｔ）の濃度が高くなるほど高まる。このため、金属シリサイド層１１ｂ中の第１金属元素Ｍ（特に好ましくはＰｔ）の濃度を高めて半導体装置の性能をより向上させることが望まれる。
【０１５７】
しかしながら、半導体基板上にＮｉ_１−ｘＭ_ｘ合金膜を成膜する場合、Ｎｉと第１金属元素Ｍのスパッタ角が異なるため、Ｎｉ_１−ｘＭ_ｘ合金膜中の第１金属元素Ｍの濃度を増加させようとすると、半導体基板上にＮｉ_１−ｘＭ_ｘ合金膜が不均一に成膜されてしまう可能性があり、この現象は、第１金属元素ＭがＰｔの場合に特に顕著である。このため、半導体基板にＮｉ_１−ｘＭ_ｘ合金膜を均一に成膜しようとすると、Ｎｉ_１−ｘＭ_ｘ合金膜中の第１金属元素Ｍの濃度（すなわちＮｉ_１−ｘＭ_ｘにおけるｘ）を増加させるには、蜂の巣状のコリメータなどを用いて上記第１金属元素Ｍのスパッタ角を調整してもコリメータに多く成膜されてしまい、限界がある。
【０１５８】
本実施の形態では、上記第４の条件および第５の条件を満たすようにステップＳ３の第１の熱処理を行うことで、合金膜８に占める第１金属元素Ｍの割合（すなわち合金膜８をＮｉ_１−ｘＭ_ｘ合金膜と表したときのｘ）よりも、金属シリサイド層１１ａを構成する金属元素に占める第１金属元素Ｍの割合（すなわち金属シリサイド層１１ａを（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。そして、合金膜８に占める第１金属元素Ｍの割合（すなわち合金膜８をＮｉ_１−ｘＭ_ｘ合金膜と表したときのｘ）よりも、金属シリサイド層１１ｂを構成する金属元素に占める第１金属元素Ｍの割合（すなわち金属シリサイド層１１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。これにより、金属シリサイド層１１ａ，１１ｂにおける凝集を抑制でき、金属シリサイド層１１ｂにおいて、高抵抗なＮｉ_１−ｙＭ_ｙＳｉ_２相の異常成長を抑制することができ、半導体装置の信頼性をより向上させることができる。
【０１５９】
図３０は、合金膜８としてＮ_{ｉ０．９６３}Ｐｔ_{０．０３７}合金膜を用いて金属シリサイド層１１ｂを形成した場合の、金属シリサイド層１１ｂの抵抗率（比抵抗）を示すグラフである。図３０のグラフの縦軸は、金属シリサイド層１１ｂの抵抗率（比抵抗）に対応し、図３０のグラフの横軸は、第１の熱処理の合金膜消費率Ｒ２に対応する。図３０のグラフには、第１の熱処理の熱処理温度Ｔ_１が２５０℃の場合と２６０℃の場合と２７０℃の場合とが混在してプロットしてある。
【０１６０】
ここで、図３０のグラフの横軸に示される、第１の熱処理の合金膜消費率Ｒ２とは、第１の熱処理によって消費（シリコン領域３１と反応）し得る合金膜８の厚みｔｎ６を、第１の熱処理前の合金膜８の厚みｔｎ１で割った値に対応する（すなわちＲ２＝ｔｎ６／ｔｎ１）。なお、第１の熱処理によって消費（シリコン領域３１と反応）し得る合金膜８の厚みｔｎ６とは、合金膜８の厚みｔｎ１を十分に厚くした（厚みｔｎ６よりも厚くした）ときに、第１の熱処理によってシリコン領域３１と反応する部分の厚み（すなわち上記反応部分８ｂの厚みｔｎ３）に対応する。従って、第１の熱処理の合金膜消費率Ｒ２が１００％以下の場合は、第１の熱処理によって消費（シリコン領域３１と反応）し得る合金膜８の厚みｔｎ６と、第１の熱処理における合金膜８の反応部分８ｂの厚みｔｎ３とは、同じ（すなわちｔｎ６＝ｔｎ３）である。このため、第１の熱処理の合金膜消費率Ｒ２が１００％以下（Ｒ２≦１００％）の場合は、第１の熱処理の合金膜消費率Ｒ２は上記反応率Ｒ１と同じ（Ｒ２＝Ｒ１）である。一方、第１の熱処理の合金膜消費率Ｒ２が１００％を越える場合は、合金膜８の厚みｔｎ１が、第１の熱処理によって消費し得る合金膜８の厚みｔｎ６よりも薄い（ｔｎ１＜ｔｎ６）ために、第１の熱処理における合金膜８の反応部分８ｂの厚みｔｎ３は、合金膜８の厚みｔｎ１と同じ（ｔｎ３＝ｔｎ１＜ｔｎ６）になる。このため、第１の熱処理の合金膜消費率Ｒ２が１００％以上（Ｒ２≧１００％）の場合は、上記反応率Ｒ１は常に１００％（Ｒ１＝１００％）であり、両者は異なる値となる。
【０１６１】
例えば、厚みｔｎ１が２０ｎｍの合金膜８を形成して第１の熱処理を行ったときに、合金膜８の反応部分８ｂの厚みｔｎ３が１０ｎｍであった場合には、ｔｎ６＝ｔｎ３＝１０ｎｍ、ｔｎ１＝２０ｎｍとなるため、その第１の熱処理の合金膜消費率Ｒ２と上記反応率Ｒ１とは、両方とも５０％となる。また、例えば、厚みｔｎ１が４０ｎｍの合金膜８を形成して第１の熱処理を行ったときに、合金膜８の反応部分８ｂの厚みｔｎ３が２０ｎｍとなった場合と同じ熱処理条件で、厚みｔｎ１が１０ｎｍの合金膜８を形成して第１の熱処理を行った場合には、ｔｎ６＝２０ｎｍ、ｔｎ１＝１０ｎｍとなるため、その第１の熱処理の合金膜消費率Ｒ２は２００％となり、その第１の熱処理の上記反応率Ｒ１は１００％となる。ここで、同じ熱処理条件とは、少なくとも熱処理温度と熱処理時間が同じである。
【０１６２】
図３０のグラフにおいて、第１の熱処理の熱処理温度を変えたものを混在させてプロットしているが、第１の熱処理は常に上記第５の条件を満たしているように行なっている。しかしながら、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合は、上記第４の条件が満たされているが、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合には、上記第４の条件は満たされていない。これは、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合には、シリコン領域３１上の合金膜８の全部がシリコン領域３１と反応し（すなわち上記反応率Ｒ１が１００％となり）、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合には、シリコン領域３１上の合金膜８の下部領域のみがシリコン領域３１と反応する（すなわち上記反応率Ｒ１が１００％未満となる）ためである。
【０１６３】
図３０のグラフからは、次のことが分かる。第１の熱処理の合金膜消費率Ｒ２が１５０％を越えると、金属シリサイド層１１ｂの抵抗率（比抵抗）が著しく増大しており、これは、金属シリサイド層１１ｂにおいて、凝集が生じて部分的に断線したような状態になったためと考えられる。一方、第１の熱処理の合金膜消費率Ｒ２が８０％〜１５０％の範囲では、金属シリサイド層１１ｂの抵抗率（比抵抗）は、ＮｉＳｉ_２相のレベルの抵抗率となっているが、第１の熱処理の合金膜消費率Ｒ２が８０％以下では、金属シリサイド層１１ｂの抵抗率（比抵抗）は、ＮｉＳｉ相のレベルの抵抗率に低下している。ここで、ＮｉＳｉ相はＮｉＳｉ_２相よりも低抵抗率である。第１の熱処理の合金膜消費率Ｒ２を８０％以下とすることで金属シリサイド層１１ｂの抵抗率が低下しているのは、第１の熱処理の合金膜消費率Ｒ２を８０％以下とすることで、金属シリサイド層１１ｂにおいてＮｉ_１−ｙＰｔ_ｙＳｉ_２の生成を抑制できたためと考えられる。
【０１６４】
従って、本実施の形態のように、上記第４の条件および上記第５の条件を満たすようにステップＳ３の第１の熱処理を行うことで、より好ましくは、ステップＳ３の第１の熱処理の合金膜消費率Ｒ２を８０％以下とすることで、形成された金属シリサイド層１１ｂにおける第１金属元素Ｍ（好ましくはＰｔ）の割合を高めることができ、金属シリサイド層１１ｂを、より低抵抗化することができる。
【０１６５】
次に、半導体基板の主面にシリコン領域３１に相当する半導体領域（不純物拡散層）を形成してから、その上に合金膜８に相当するＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を形成し、その後、第１の熱処理および第２の熱処理に相当する熱処理を行うことで、金属シリサイド層１１ｂに相当するＮｉ_１−ｙＰｔ_ｙＳｉ層を形成した場合について、各種サンプルを作製して、図３１、図３２および図３３のグラフを得た。
【０１６６】
そのうち、図３１は、「第１の熱処理の合金膜消費率Ｒ２」と「形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度」との相関を示すグラフであり、図３１のグラフの横軸に「第１の熱処理の合金膜消費率Ｒ２」、図３１のグラフの縦軸に「Ｐｔ濃度」をとってプロットしてある。なお、図３１のグラフには、シリコン領域３１に相当する半導体領域（不純物拡散層）をｎ^＋型半導体領域とし、上記厚みｔｎ３（ここではＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜のうち第１の熱処理でシリコン領域と反応して金属シリサイド層を形成した部分の厚み）を１０ｎｍにした場合（図３１のグラフ中で黒丸印（●）で示してある）と、５ｎｍにした場合（図３１のグラフ中で白ダイヤ印（◇）で示してある）とがプロットしてある。更に、図３１のグラフには、シリコン領域３１に相当する半導体領域（不純物拡散層）をｐ^＋型半導体領域とし、上記厚みｔｎ３（ここではＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜のうち第１の熱処理でシリコン領域と反応して金属シリサイド層を形成した部分の厚み）を１０ｎｍにした場合（図３１のグラフ中で黒四角印（■）で示してある）もプロットしてある。ここで、図３１のグラフでは、第１の熱処理および第２の熱処理によって形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層１１ｂに相当）を構成する金属元素に占めるＰｔの割合を「Ｐｔ濃度」としてプロットしており、この「Ｐｔ濃度」は、Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値（％表示のため１００倍している）に対応する。この「Ｐｔ濃度」は、ＩＣＰ−ＡＥＳ（Inductively Coupled Plasma−Atomic Emission Spectrometry）などによって測定することができる。
【０１６７】
図３１のグラフからも分かるように、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合は、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度（Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを％表示のため１００倍した値）が、合金膜８として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％、図３１のグラフで点線で示してある）とほぼ同じである。それに対して、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合は、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度（Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値）が、合金膜８として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％）よりも大きくなっている。そして、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合には、第１の熱処理の合金膜消費率Ｒ２が小さくなるほど、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度が大きくなっていることが分かる。第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合には、第１の熱処理が上記第４の条件および上記第５の条件の両方を満たしているので、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度が、合金膜８として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％）よりも大きくなったものと考えられる。
【０１６８】
従って、本実施の形態のように、上記第４の条件および上記第５の条件を満たすようにステップＳ３の第１の熱処理を行うことで、より好ましくは、ステップＳ３の第１の熱処理の合金膜消費率Ｒ２を８０％以下とすることで、金属シリサイド層１１ｂを構成する金属元素に占める第１金属元素Ｍ（好ましくはＰｔ）の割合を、合金膜８に占める第１金属元素Ｍ（好ましくはＰｔ）の割合よりも大きくすることができる。
【０１６９】
また、図３２は、「第１の熱処理の合金膜消費率Ｒ２」と「形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層の粒径」との相関を示すグラフであり、図３２のグラフの横軸に「第１の熱処理の合金膜消費率Ｒ２」、図３２のグラフの縦軸に「粒径」をとってプロットしてある。なお、図３２のグラフには、シリコン領域３１に相当する半導体領域（不純物拡散層）をｎ^＋型半導体領域としかつ第２の熱処理として５００℃のスパイクアニールを行なった場合（図３２のグラフ中で黒丸印（●）で示してある）と、シリコン領域３１に相当する半導体領域をｐ^＋型半導体領域としかつ第２の熱処理として５００℃のスパイクアニールを行なった場合（図３２のグラフ中で黒四角印（■）で示してある）とがプロットしてある。更に、図３２のグラフには、シリコン領域３１に相当する半導体領域（不純物拡散層）をｐ^＋型半導体領域とし、かつ第２の熱処理として６００℃、６０秒のアニールを行なった場合（図３２のグラフ中で十字印（＋）で示してある）もプロットしてある。ここで示す粒径は、上記粒径Ｇ１に相当するものとなる。
【０１７０】
図３２のグラフからも分かるように、第１の熱処理の合金膜消費率Ｒ２が１００％以上の場合は、第１の熱処理におけるＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を全て消費した後の過剰熱処理により、金属シリサイドの結晶粒径が大きく成長する。それに対して、第１の熱処理の合金膜消費率Ｒ２が１００％未満の場合（すなわち上記第２の条件を満たす場合）には、そのような過剰熱処理がないため、金属シリサイドの結晶粒の成長が抑制され、金属シリサイド層の結晶粒径はほぼ一定の値となる。従って、本実施の形態のように、上記第４の条件を満たすようにステップＳ３の第１の熱処理を行うことで、第１の熱処理で金属シリサイド１１ａの結晶粒径が大きく成長するのを抑制または防止できるため、形成された金属シリサイド層１１ｂにおける粒径（上記粒径Ｇ１に対応するもの）を小さくすることができる。
【０１７１】
上述したように、上記第２の条件や上記第３の条件を満たすためには、金属シリサイド層１１ｂの粒径を小さく（Ｇ＜Ｗ１、Ｇ＜Ｗ１ｃ）することが必要になるため、形成された金属シリサイド層１１ｂにおける粒径を小さくすることができる製造技術を提供することが望まれる。上記第４の条件を満たすようにステップＳ３の第１の熱処理を行えば、金属シリサイド層１１ｂにおける粒径（上記粒径Ｇ１に対応するもの）を小さくすることが可能となるため、上記第２の条件や上記第３の条件を満たすような金属シリサイド層１１ｂを的確に形成することができるようになる。従って、上記第２の条件や上記第３の条件を満たすような金属シリサイド層１１ｂを形成するには、上記第４の条件を満たすようにステップＳ３の第１の熱処理を行うことが有効であると言える。
【０１７２】
また、上記図３１のグラフからも分かるように、第１の熱処理の合金膜消費率Ｒ２が１００％以上（Ｒ２≧１００％）の場合（すなわち上記反応率Ｒ１＝１００％の場合）は、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層１１ｂに相当）におけるＰｔ濃度（Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値）が、合金膜８として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％）とほぼ同じになる。第１の熱処理の合金膜消費率Ｒ２が１００％未満（Ｒ２＜１００％）の場合は、第１の熱処理の合金膜消費率Ｒ２が小さくなるほど、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度が大きくなる。
【０１７３】
ここで、余剰合金膜比Ｒ３を、第１の熱処理を行なった際の合金膜８の未反応部分８ａの厚みｔｎ２を、合金膜８の反応部分８ｂの厚みｔｎ３で割った値で定義する（すなわちＲ３＝ｔｎ２／ｔｎ３）。この場合、Ｒ１＝ｔｎ３／ｔｎ１とＲ３＝ｔｎ２／ｔｎ３とｔｎ１＝ｔｎ２＋ｔｎ３とから、Ｒ３＝（１／Ｒ１）−１と表すこともできる。
【０１７４】
余剰合金膜比Ｒ３がゼロの場合（Ｒ３＝０の場合）は、上記Ｒ１＝１００％の場合および上記Ｒ２≧１００％の場合（すなわちシリコン領域３１上の合金膜８の全部が第１の熱処理でシリコン領域３１と反応して金属シリサイド層１１ａが形成された場合）に対応する。このため、図３１の横軸のＲ２が１００％以上の領域が余剰合金膜比Ｒ３がゼロの領域に対応し、図３１の横軸のＲ２が１００％以下の領域では、Ｒ２が小さくなるほど、余剰合金膜比Ｒ３（すなわちｔｎ２／ｔｎ３）が小さくなる。このため、余剰合金膜比Ｒ３がゼロ（Ｒ３＝０）の場合（すなわち上記反応率Ｒ１＝１００％、上記合金膜消費率Ｒ２≧１００％の場合）は、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層１１ｂに相当）におけるＰｔ濃度（Ｎｉ_１−ｙＰｔ_ｙＳｉにおけるｙを１００倍した値）が、合金膜８として形成したＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜中のＰｔ濃度（すなわち３．７％）とほぼ同じになる。そして、余剰合金膜比Ｒ３が大きくなるほど、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度が大きくなると言うことができる。
【０１７５】
従って、上記反応率Ｒ１が小さくなるほど、すなわち上記合金膜消費率Ｒ２が１００％以下の領域で小さくなるほど、換言すれば上記余剰合金膜比Ｒ３が大きくなるほど、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層（金属シリサイド層１１ｂに相当）におけるＰｔ濃度が高くなる。その理由は、次のように考えられる。
【０１７６】
合金膜８として、Ｎｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を用いた場合を仮定する。上記反応率Ｒ１＝１００％（すなわちＲ２≧１００％、Ｒ３＝０）の場合には、合金膜８の全部がシリコン領域３１と反応するため、合金膜８におけるＰｔ濃度と金属シリサイド層１１ａにおけるＰｔ濃度とは同じになり、３．７％となる。ここで、金属シリサイド層１１ａにおけるＰｔ濃度とは、金属シリサイド層１１ａを構成する金属元素に占めるＰｔの割合であり、金属シリサイド層１１ａを（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉと表記したときのｙの値（百分率表示の場合はｙを１００倍した値）に対応する。
【０１７７】
一方、上記反応率Ｒ１＜１００％（すなわちＲ２＜１００％、Ｒ３＞０）の場合は、第１の熱処理後に金属シリサイド層１１ａの上部に合金膜８の未反応部分８ａが残存するが、第１の熱処理が上記第１の条件を満たすことにより、第１の熱処理中に合金膜８からシリコン領域３１にＮｉよりもＰｔが優先的に拡散する。これにより、合金膜８の未反応部分８ａのＰｔ濃度は、成膜時（３．７％）よりも減少し、その分、金属シリサイド層１１ａにおけるＰｔ濃度が増加する。これは、合金膜８の未反応部分８ａのＰｔ減少量が、金属シリサイド層１１ａにおけるＰｔ増加量となるためである。この際、合金膜８の反応部分８ｂの厚みが同じであれば、合金膜８の未反応部分８ａの厚みが厚いほど、未反応部分８ａ全体のＰｔ減少量が多くなるため、その分、金属シリサイド層１１ａにおけるＰｔ濃度の増加量が多くなる。このため、合金膜８の反応部分８ｂの厚みが同じであれば、合金膜８の未反応部分８ａの厚みが厚いほど（すなわち第１の熱処理における上記余剰合金膜比Ｒ３が大きいほど）、金属シリサイド層１１ａにおけるＰｔ濃度が高くなり、第２の熱処理後の金属シリサイド層１１ｂにおけるＰｔ濃度は金属シリサイド層１１ａにおけるＰｔ濃度と同じであるため、金属シリサイド層１１ｂにおけるＰｔ濃度も高くなる。
【０１７８】
従って、第１の熱処理における上記余剰合金膜比Ｒ３を大きくするほど（すなわち上記反応率Ｒ１を小さくするほど）、金属シリサイド層１１ｂを構成する金属元素（Ｎｉと第１金属元素Ｍを足したもの）に占める第１金属元素Ｍの割合（金属シリサイド層１１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を高めることができる。このため、金属シリサイド層１１ｂを構成する金属元素に占める第１金属元素Ｍの割合を高めるためには、ステップＳ３の第１の熱処理を上記第４の条件および第５の条件を満たすように行なうだけでなく、第１の熱処理における上記余剰合金膜比Ｒ３（または上記反応率Ｒ１）を制御することが好ましい。
【０１７９】
すなわち、本実施の形態では、ステップＳ３の第１の熱処理を上記第４の条件および第５の条件を満たすように行なうため、第１の熱処理における上記余剰合金膜比Ｒ３はゼロより大きく（Ｒ３＞０）なり、上記反応率Ｒ１および上記合金膜消費率Ｒ２は１００％未満（Ｒ１＜１００％，Ｒ２＜１００％）となる。これにより、合金膜８に占める第１金属元素Ｍの割合（合金膜８をＮｉ_１−ｘＭ_ｘ合金膜と表したときのｘ）よりも、金属シリサイド層１１ｂを構成する金属（Ｎｉと第１金属元素Ｍを足したもの）に占める第１金属元素Ｍの割合（金属シリサイド層１１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を高める（ｙ＞ｘとする）ことができる。
【０１８０】
更に、本実施の形態では、第１の熱処理における上記余剰合金膜比Ｒ３が０．２５以上（Ｒ３≧０．２５）となるように（すなわち上記反応率Ｒ１および上記合金膜消費率Ｒ２が８０％以下となるように）、ステップＳ３の第１の熱処理を行うことが好ましい。そして、第１の熱処理における上記余剰合金膜比Ｒ３が１以上（Ｒ３≧１）となるように（すなわち上記反応率Ｒ１および上記合金膜消費率Ｒ２が５０％以下となるように）、ステップＳ３の第１の熱処理を行うことが、更に好ましい。これにより、金属シリサイド層１１ｂを構成する金属元素に占める第１金属元素Ｍの割合（金属シリサイド層１１ｂをＮｉ_１−ｙＭ_ｙＳｉと表したときのｙ）を、的確に高めることができる。
【０１８１】
なお、第１の熱処理における上記余剰合金膜比Ｒ３が０．２５以上（Ｒ３≧０．２５）というのは、Ｒ３＝ｔｎ２／ｔｎ３の関係から、第１の熱処理を行なった際の合金膜８の未反応部分８ａの厚みｔｎ２が、合金膜８の反応部分８ｂの厚みｔｎ３の０．２５倍以上（すなわちｔｎ２≧ｔｎ３×０．２５）であることを意味する。この場合、合金膜８の厚みｔｎ１は、合金膜８の反応部分８ｂの厚みｔｎ３の１．２５倍以上（すなわちｔｎ１＝ｔｎ２＋ｔｎ３≧ｔｎ３×１．２５）となる。また、第１の熱処理における上記余剰合金膜比Ｒ３が１以上（Ｒ３≧１）というのは、Ｒ３＝ｔｎ２／ｔｎ３の関係から、第１の熱処理を行なった際の合金膜８の未反応部分８ａの厚みｔｎ２が、合金膜８の反応部分８ｂの厚みｔｎ３以上（すなわちｔｎ２≧ｔｎ３）であることを意味する。この場合、合金膜８の厚みｔｎ１は、合金膜８の反応部分８ｂの厚みｔｎ３の２倍以上（すなわちｔｎ１＝ｔｎ２＋ｔｎ３≧ｔｎ３×２）となる。
【０１８２】
従って、本実施の形態では、上記第４の条件および第５の条件を満たすだけでなく、更に、合金膜８の厚みｔｎ１が、合金膜８の反応部分８ｂの厚みｔｎ３の好ましくは１．２５倍以上（すなわちｔｎ１≧ｔｎ３×１．２５）、より好ましくは２倍以上（すなわちｔｎ１≧ｔｎ３×２）となることが好適であり、これにより、金属シリサイド層１１ｂを構成する金属元素に占める第１金属元素Ｍの割合を的確に高めることができる。
【０１８３】
例えば、図３１のグラフなどからも分かるように、合金膜８としてＮｉ_{０．９６３}Ｐｔ_{０．０３７}合金膜を用いた場合には、第１の熱処理における上記合金膜消費率Ｒ２が８０％未満となる（すなわち上記反応率Ｒ１が８０％未満となり、上記余剰合金膜比Ｒ３が０．２５以上となる）ようにステップＳ３の第１の熱処理を行うことで、金属シリサイド層１１ｂにおけるＰｔ濃度を４％以上とすることができる。換言すれば、金属シリサイド層１１ｂをＮｉ_１−ｙＰｔ_ｙＳｉと表したときにｙ≧０．０４とすることができる。
【０１８４】
また、形成した金属シリサイド層１１ｂの厚みｔｎ５が薄すぎると、金属シリサイド層１１ｂの抵抗が大きくなるため、第１の熱処理を行なった際の合金膜８の反応部分８ｂの厚みｔｎ３は、５ｎｍ以上（ｔｎ３≧５ｎｍ）であることが好ましく、７ｎｍ以上（ｔｎ３≧７ｎｍ）であれば更に好ましい。これにより、形成した金属シリサイド層１１ｂの厚みｔｎ５の厚みを確保することができるため、ソース・ドレイン上やゲート電極上に低抵抗率の金属シリサイド層１１ｂを形成した効果を十分に享受することができる。
【０１８５】
また、第１の熱処理を行なった際の合金膜８の反応部分８ｂの厚みｔｎ３が同じであれば、合金膜８の未反応部分８ａの厚みｔｎ２を厚くするほど、金属シリサイド層１１ｂを構成する金属に占める第１金属元素Ｍの割合（金属シリサイド層１１ｂを（Ｎｉ_１−ｙＭ_ｙ）Ｓｉと表したときのｙ）を高めることができる。しかしながら、合金膜８の未反応部分８ａの厚みｔｎ２を厚くしすぎると、合金膜８の厚みｔｎ１が厚くなりすぎて、ステップＳ１で合金膜８を成膜するのに要する時間が長くなり、また、半導体装置の製造コストの増加を招いてしまう。特にＰｔ（白金）は高価であるため、合金膜８がＮｉ−Ｐｔ合金膜である場合には、合金膜８の未反応部分８ａの厚みｔｎ２を厚くしすぎると、製造コストの上昇を招きやすい。このため、第１の熱処理を行なった際の合金膜８の未反応部分８ａの厚みｔｎ２は、２００ｎｍ以下（ｔｎ２≦２００ｎｍ）であることが好ましく、１００ｎｍ以下（ｔｎ２≦１００ｎｍ）であれば、更に好ましい。これにより、合金膜８を成膜するのに要する時間を抑制でき、また、半導体装置の製造コストを抑制できる。
【０１８６】
また、上述したように、金属シリサイド層１１ａ，１１ｂ中に上記第１金属元素Ｍ（特に好ましくはＰｔ）が添加されていると、形成された金属シリサイド層１１ａ，１１ｂの凝集が少ないことや、金属シリサイド層１１ａ，１１ｂにおいて高抵抗な（Ｎｉ_１−ｙＭ_ｙ）Ｓｉ_２相の異常成長を抑制できることなどの利点を得られる。このため、金属シリサイド層１１ａ，１１ｂを構成する金属元素に占める第１金属元素Ｍの割合（金属シリサイド層１１ａ，１１ｂをそれぞれ（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ，Ｎｉ_１−ｙＭ_ｙＳｉと表したときのｙの値、百分率表示ではｙの値を１００倍したもの）が、好ましくは４％以上（ｙ≧０．０４）、より好ましくは５％以上（ｙ≧０．０５）となるように、ステップＳ３の第１の熱処理を行うことが効果的である。これにより、上記利点を、より的確に得ることができる。
【０１８７】
また、本実施の形態では、このように高濃度に第１金属元素Ｍを含有する金属シリサイド層１１ｂを形成するのに、第１金属元素Ｍの含有率が４％（４原子％）未満の合金膜８（すなわち合金膜８をＮｉ_１−ｙＭ_ｙ合金膜と表したときにｘ≦０．０４）を用いることができる。従って、合金膜８として第１金属元素Ｍの含有率が４％（４原子％）未満の合金膜を用いる場合に、本実施の形態を適用すれば、その効果は極めて大きい。なお、合金膜８における第１金属元素Ｍの含有率は、合金膜８に占める第１金属元素Ｍの割合と同義である。
【０１８８】
第１の熱処理の熱処理時間が同じであれば、熱処理温度を高くするほど、合金膜８の反応部分８ｂの厚みｔｎ３が厚くなり、熱処理温度を低くするほど、合金膜８の反応部分８ｂの厚みｔｎ３が薄くなる。また、第１の熱処理の熱処理温度が同じであれば、熱処理温度時間を長くするほど、合金膜８の反応部分８ｂの厚みｔｎ３が厚くなり、熱処理温度時間を短くするほど、合金膜８の反応部分８ｂの厚みｔｎ３が薄くなる。このため、第１の熱処理の熱処理温度と熱処理時間を調整することで、合金膜８の反応部分８ｂの厚みｔｎ３を制御することができる。また、合金膜８の未反応部分８ａの厚みｔｎ２は、合金膜８の成膜時の厚みｔｎ１から合金膜８の反応部分８ｂの厚みｔｎ３を引いた値（すなわちｔｎ２＝ｔｎ１−ｔｎ３）である。従って、合金膜８の成膜時の厚みｔｎ１と、第１の熱処理の熱処理温度および熱処理時間を調整することで、第１の熱処理における上記反応率Ｒ１、上記合金膜消費率Ｒ２および上記余剰合金膜比Ｒ３を制御することができる。
【０１８９】
但し、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１が低すぎると、第１の熱処理に要する時間が長くなって、半導体装置の製造時間が長くなり、半導体装置のスループットが低下してしまう。このため、本実施の形態では、上記第４の条件および上記第５の条件を満たした上で、更に、ステップＳ３の第１の熱処理の熱処理温度Ｔ_１を２００℃以上（Ｔ_１≧２００℃）とすることがより好ましい。これにより、ステップＳ３の第１の熱処理に要する時間を抑制でき、半導体装置の製造時間を抑制して、半導体装置のスループットの低下を防止することができる。
【０１９０】
また、上述したように、シリコン領域３１中へのＮｉの拡散係数と、シリコン領域３１中への第１金属元素Ｍの拡散係数とが一致する温度Ｔ_３（第１金属元素ＭがＰｔの場合はＴ_３＝Ｔ_２）よりも、第１の熱処理の熱処理温度Ｔ_１を低く（Ｔ_１＜Ｔ_３）し、それによって、第１の熱処理中に合金膜８からシリコン領域３１にＮｉよりも第１金属元素Ｍが優先的に拡散するようになる。しかしながら、第１の熱処理中に合金膜８からシリコン領域３１に、Ｎｉよりも第１金属元素Ｍをできるだけ優先的に拡散させるためには、上記温度Ｔ_３（第１金属元素ＭがＰｔの場合はＴ_３＝Ｔ_２）とステップＳ３の第１の熱処理の処理温度Ｔ_１との差（Ｔ_３−Ｔ_１）を、ある程度確保することが、より好ましい。このため、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_３よりも５℃以上低くする（Ｔ_１≦Ｔ_３−５℃）ことが好ましく、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_３よりも９℃以上低くすれば（Ｔ_１≦Ｔ_３−９℃）、更に好ましい。合金膜８がＮｉ−Ｐｔ合金膜の場合には、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_２よりも５℃以上低くする（Ｔ_１≦Ｔ_２−５℃）ことが好ましく、ステップＳ３の第１の熱処理の処理温度Ｔ_１を上記温度Ｔ_２よりも９℃以上低くすれば（Ｔ_１≦Ｔ_２−９℃）、更に好ましい。このようにすることで、第１の熱処理において、合金膜８からシリコン領域３１へ、Ｎｉよりも第１金属元素Ｍを、より優先的に拡散させることができる。
【０１９１】
図３３は、「形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度」と「形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層の抵抗率」との相関を示すグラフであり、図３３のグラフの横軸に「Ｐｔ濃度」、図３３のグラフの縦軸に「抵抗率」をとってプロットしてある。図３３のグラフの横軸の「Ｐｔ濃度」は、図３１のグラフの縦軸の「Ｐｔ濃度」に対応するものである。
【０１９２】
図３３からも分かるように、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度を高くすることで抵抗率を低減することができるが、Ｐｔ濃度を４％以上とすることで、抵抗率（比抵抗）を、ＮｉＳｉ相のレベルの低抵抗率とすることができる。これは、形成されたＮｉ_１−ｙＰｔ_ｙＳｉ層におけるＰｔ濃度を４％以上とすることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ層において高抵抗率のＮｉ_１−ｙＰｔ_ｙＳｉ_２の生成を抑制できたためと考えられる。
【０１９３】
このため、上述したように、金属シリサイド層１１ａ，１１ｂを構成する金属元素に占める第１金属元素Ｍの割合（金属シリサイド層１１ａ，１１ｂをそれぞれ（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ，Ｎｉ_１−ｙＭ_ｙＳｉと表したときのｙの値、百分率表示ではｙの値を１００倍したもの）を、４％以上（ｙ≧０．０４、層中の平均濃度で４％以上）とすることが好ましい。これにより、金属シリサイド層１１ｂにおけるＮｉ_１−ｙＭ_ｙＳｉ_２の生成を抑制することができるため、金属シリサイド層１１ｂの抵抗率を低減させることができる。また、Ｎｉ_１−ｙＭ_ｙＳｉ_２の生成を抑制できることで、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制できるため、リーク電流の増大（リーク電流欠陥の発生）を抑制または防止することができる。
【０１９４】
また、ステップＳ３の第１の熱処理が、上記第４の条件を満たすように行なうことで、図３４〜図３７に関連して説明する、次のような効果も得られる。図３４および図３５は、ステップＳ１で合金膜８を形成した段階を示す要部断面図であり、図３６および図３７は、ステップＳ５で金属シリサイド層１１ｂを形成した段階を示す要部断面図である。図３４と図３５とは、同じ半導体基板１の同じ工程段階の異なる断面領域が示されており、図３４は、上記図２１の（ａ）に対応する断面領域が示され、図３５は、上記図２１の（ｃ）に対応する断面領域が示されている。図３６は、図３４と同じ断面領域の異なる工程段階が示されており、図３７は、図３５と同じ断面領域の異なる工程段階が示されている。このため、図３６は、上記図２２の（ａ）に対応し、図３７は、上記図２２の（ｃ）に対応する。
【０１９５】
ニッケル合金膜である合金膜８の形成膜厚（上記厚みｔｎ１に対応するもの）には、下地のパターン依存性があり、隣り合うパターンの間隔が広い広ピッチパターンに比べて、隣り合うパターンの間隔が狭い狭ピッチパターンでは、合金膜８のカバレッジが悪く、合金膜８が薄く成膜されてしまう。
【０１９６】
すなわち、図３４に示されるように、比較的広い間隔でゲート電極ＧＥが隣り合っている領域では、合金膜８の厚み（形成膜厚）ｔｎ１はほぼ均一になり、隣り合うゲート電極ＧＥの間の領域（ソース・ドレイン領域上、ここではｎ^＋型半導体領域５ｂ上）での合金膜８の形成膜厚（堆積膜厚）ｔｎ１ａと、ゲート電極ＧＥ上の合金膜８の形成膜厚（堆積膜厚）ｔｎ１ｂとは、ほぼ同じとなる（すなわちｔｎ１ａ＝ｔｎ１ｂ）。それに対して、図３５に示されるように、狭い間隔でゲート電極ＧＥが隣り合っている領域では、隣り合うゲート電極ＧＥの間の領域（ソース・ドレイン領域上、ここではｎ^＋型半導体領域５ｂ上）での合金膜８の形成膜厚（堆積膜厚）ｔｎ１ｃが、ゲート電極ＧＥ上の合金膜８の形成膜厚（堆積膜厚）ｔｎ１ｄよりも薄くなってしまう（すなわちｔｎ１ｃ＜ｔｎ１ｄ）。図３５（および図３７）では、図３４（および図３６）よりも、隣り合うゲート電極ＧＥの間隔が狭くなっているが、ゲート電極ＧＥ上での合金膜８の形成膜厚ｔｎ１ｂ，ｔｎ１ｄは、ゲート電極ＧＥの間隔に関わらずほぼ同じである（すなわちｔｎ１ｂ＝ｔｎ１ｄ）。
【０１９７】
このような状態で熱処理を行い、合金膜８とｎ^＋型半導体領域５ｂとの反応率Ｒ１が１００％となるようなシリサイド化反応を生じさせると、形成される金属シリサイド層も、合金膜８の形成膜厚を反映したものとなり、合金膜８の形成膜厚が厚かった領域では、金属シリサイド層も厚く形成され、合金膜８の形成膜厚が薄かった領域では、金属シリサイド層も薄く形成される。例えば、図３５のように狭い間隔で隣り合うゲート電極ＧＥの間の領域（ソース・ドレイン領域上、ここでは図３５のｎ^＋型半導体領域５ｂ上）では、他の領域（例えばゲート電極ＧＥ上や図３４のｎ^＋型半導体領域５ｂ上）に比べて、合金膜８の形成膜厚が薄かったことに起因して、金属シリサイド層が薄く形成されてしまう。金属シリサイド層の厚みがばらつくと、ＭＩＳＦＥＴの特性がばらついてしまう可能性があるため、金属シリサイド層の厚みは、できるだけ同じにすることが望ましい。また、金属シリサイド層の厚みが薄いと、Ｎｉ_１−ｙＭ_ｙＳｉ_２相が異常成長しやすいため、金属シリサイド層の抵抗のばらつきやリーク電流の増大を招く可能性があり、この観点からも、金属シリサイド層の厚みのばらつきを低減することが望まれる。
【０１９８】
それに対して、本実施の形態では、ステップＳ３の第１の熱処理が、上記第４の条件を満たすように行なうため、合金膜８の反応部分８ｂの厚みｔｎ３は、合金膜８の形成膜厚（堆積膜厚）の違いを反映せず、合金膜８の形成膜厚が厚い領域と薄い領域とで、合金膜８の反応部分８ｂの厚みｔｎ３は同じになる。すなわち、狭い間隔で隣り合うゲート電極ＧＥの間の領域（例えば図３５のｎ^＋型半導体領域５ｂ上）では、他の領域（例えばゲート電極ＧＥ上や図３４のｎ^＋型半導体領域５ｂ上）に比べて、合金膜８の形成膜厚が薄いが、合金膜８の全厚みを反応させるわけではないため、狭い間隔で隣り合うゲート電極ＧＥの間の領域と他の領域とで、ステップＳ３の第１の熱処理における合金膜８の反応部分８ｂの厚みｔｎ３は同じになる。
【０１９９】
但し、このようにするためには、合金膜８が薄く形成される領域でも、合金膜８の形成膜厚（堆積膜厚）がステップＳ３の第１の熱処理での合金膜８の反応部分８ｂの厚みｔｎ３よりも厚く（すなわち、ｔｎ１ｂ＞ｔｎ３）なるように、ステップＳ１で合金膜８を厚めに成膜する必要がある。換言すれば、半導体基板１の主面のいずれの領域においても、上記シリコン領域３１上での合金膜８の厚みｔｎ１が、ステップＳ３の第１の熱処理における合金膜８の反応部分８ｂの厚みｔｎ３よりも厚くなる（ｔｎ１＞ｔｎ３）ように、ステップＳ１で合金膜８を成膜するのである。具体的には、合金膜８が薄く形成されやすい狭ピッチパターン（図３５のように狭い間隔で隣り合うゲート電極ＧＥの間の領域）においても、合金膜８の厚みｔｎ１（例えば上記ｔｎ１ｃ）が、ステップＳ３の第１の熱処理での合金膜８の反応部分８ｂの厚みｔｎ３よりも厚く（ｔｎ１＞ｔｎ３、例えばｔｎ１ｃ＞ｔｎ３）なるように、ステップＳ１で合金膜８を成膜する。これにより、半導体基板１の主面のいずれの領域においても、ステッップＳ３の第１の熱処理での合金膜８とシリコン領域３１との反応率Ｒ１が１００％未満（Ｒ１＜１００％）となる。
【０２００】
このように、本実施の形態では、たとえ合金膜８の形成膜厚が場所によって異なっていても、ステップＳ３の第１の熱処理を、上記第４の条件を満たすように行なうため、合金膜８の形成膜厚が厚い領域と薄い領域とで、形成される金属シリサイド層１１ａの厚みｔｎ４を同じにすることができ、それによって、金属シリサイド層１１ｂの厚みｔｎ５を同じにすることができる。このため、金属シリサイド層１１ｂの厚みのばらつきを低減することができ、ＭＩＳＦＥＴの特性のばらつきを低減することができる。また、金属シリサイド層１１ｂの厚みのばらつきを低減して、できるだけ同じにすることができるため、Ｎｉ_１−ｙＭ_ｙＳｉ_２相の異常成長を抑制でき、金属シリサイド層１１ｂの抵抗のばらつきやリーク電流の増大を抑制することができる。従って、半導体装置の信頼性を向上させることができる。
【０２０１】
例えば、図３５のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ）上の合金膜８の形成膜厚ｔｎ１ｃは、図３４のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ）上の合金膜８の形成膜厚ｔｎ１ａや、図３４および図３５のゲート電極ＧＥ上の合金膜８の形成膜厚ｔｎ１ｂ，ｔｎ１ｄよりも薄くなっている（すなわちｔ１ｃ＜ｔｎ１ａ，ｔｎ１ｂ，ｔｎ１ｄ）。このような場合でも、ステップＳ３の第１の熱処理を、上記第４の条件を満たすように行なうことにより、図３６および図３７に示されるように、形成された金属シリサイド層１１ｂの厚みｔｎ１をほぼ同じとすることができる。すなわち、図３６のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ）上に形成された金属シリサイド層１１ｂの厚みｔｎ５ａと、図３７のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ）上に形成された金属シリサイド層１１ｂの厚みｔｎ５ｃと、図３６のゲート電極ＧＥ上に形成された金属シリサイド層１１ｂの厚みｔｎ５ｂと、図３７のゲート電極ＧＥ上に形成された金属シリサイド層１１ｂの厚みｔｎ５ｄとをほぼ同じにできる。このため、ステップＳ３の第１の熱処理を、上記第４の条件を満たすように行なうことで、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成されている金属シリサイド層１１ｂの厚みｔｎ５（厚みｔｎ５ａ，ｔｎ５ｃがこれに対応）を、ゲート電極ＧＥ上に形成されている金属シリサイド層１１ｂの厚みｔｎ５（厚みｔｎ５ｂ，ｔｎ５ｄがこれに対応）の０．８倍〜１．２倍の範囲内とすることができる。これは、半導体基板１の主面に形成されたいずれのＭＩＳＦＥＴにおいても、維持されている。
【０２０２】
また、本実施の形態では、形成された金属シリサイド層１１ｂの厚み方向（半導体基板１の主面に略垂直な方向）における第１金属元素Ｍ（好ましくはＰｔ）の濃度分布は、次のようになっている。すなわち、金属シリサイド層１１ｂにおける第１金属元素Ｍ（好ましくはＰｔ）の濃度は、金属シリサイド層１１ｂの厚みの中央よりも、金属シリサイド層１１ｂの底面（金属シリサイド層１１ｂとシリコン領域３１との界面）が高濃度となっている。また、金属シリサイド層１１ｂにおける第１金属元素Ｍ（好ましくはＰｔ）の濃度は、金属シリサイド層１１ｂの厚みの中央よりも、金属シリサイド層１１ｂの上面（図１１の状態における金属シリサイド層１１ｂと絶縁膜２１との界面）が高濃度となっている。従って、金属シリサイド層１１ｂにおける第１金属元素Ｍ（好ましくはＰｔ）の濃度は、金属シリサイド層１１ｂの厚みの中央よりも、金属シリサイド層１１ｂの底面および上面が高濃度となっている。
【０２０３】
つまり、上記図２８を参照すると、金属シリサイド層１１ｂの第１金属元素Ｍの濃度分布（厚み方向の濃度分布）は、金属シリサイド層１１ｂの底面における第１金属元素Ｍ（好ましくはＰｔ）の濃度（例えば図２８の位置Ｐ２における第１金属元素Ｍの濃度）が、金属シリサイド層１１ｂの厚みの中央における第１金属元素Ｍ（好ましくはＰｔ）の濃度（例えば図２８の位置Ｐ１における第１金属元素Ｍの濃度）よりも高くなっている。また、金属シリサイド層１１ｂの第１金属元素Ｍの濃度分布（厚み方向の濃度分布）は、金属シリサイド層１１ｂの上面における第１金属元素Ｍ（好ましくはＰｔ）の濃度（例えば図２８の位置Ｐ３における第１金属元素Ｍの濃度）が、金属シリサイド層１１ｂの厚みの中央における第１金属元素Ｍ（好ましくはＰｔ）の濃度（例えば図２８の位置Ｐ１における第１金属元素Ｍの濃度）よりも高くなっている。このような濃度分布は、ＥＤＸ（Energy Dispersive X-ray spectroscopy）分析によって確認された。
【０２０４】
金属シリサイド層１１ｂにおける第１金属元素Ｍのこのような濃度分布は、上記第４の条件および第５の条件を満たすようにステップＳ３の第１の熱処理を行って、第１金属元素Ｍの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、得ることができる。その理由は、以下のように考えられる。
【０２０５】
金属シリサイド層１１ｂに添加されている第１金属元素Ｍ（好ましくはＰｔ）は、結晶粒内よりも結晶粒界（結晶粒表面）に偏析しやすく、結晶粒内よりも粒界（結晶粒表面）で高濃度となりやすいが、結晶粒が過剰に成長すると、粒界での第１金属元素Ｍの偏析は解消されてしまう。金属シリサイド層１１ｂの厚みは、上記粒径（結晶粒径）Ｇ１よりも小さく、金属シリサイド層１１ｂにおいて、厚み方向にはほぼ１個の結晶粒が占有した状態となっている。このため、上記第４の条件および第５の条件を満たすようにステップＳ３の第１の熱処理を行って、第１金属元素Ｍの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、結晶粒の中央付近にほぼ相当する位置Ｐ１における第１金属元素Ｍの濃度よりも、結晶粒の表面にほぼ相当する位置Ｐ２，Ｐ３における第１金属元素Ｍの濃度を高くすることができる。
【０２０６】
金属シリサイド層１１ｂにおける第１金属元素Ｍの上述のような濃度分布により、金属シリサイド層１１ｂから半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長するのを抑制することができる。これは、金属シリサイド層１１ｂの底面（金属シリサイド層１１ｂと半導体基板１との界面）での第１金属元素Ｍ（好ましくはＰｔ）の濃度を高くすることにより、第１金属元素Ｍ（好ましくはＰｔ）が高濃度に分布または偏析した底面（金属シリサイド層１１ｂの底面）が、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長のバリアとなるためである。金属シリサイド層１１ｂから半導体基板１側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長するのを抑制するには、金属シリサイド層１１ｂの底面における第１金属元素Ｍ（好ましくはＰｔ）の濃度（例えば図２８の位置Ｐ２における第１金属元素Ｍの濃度）を高くすることが特に有効である。このため、上述のような濃度分布（位置Ｐ２，Ｐ３での第１金属元素Ｍの濃度が位置Ｐ１での第１金属元素Ｍの濃度よりも高いような濃度分布、特に重要なのは位置Ｐ２での第１金属元素Ｍの濃度が位置Ｐ１での第１金属元素Ｍの濃度よりも高いような濃度分布）により、金属シリサイド層１１ｂから半導体基板１側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を更に抑制することができ、半導体装置の性能を更に向上させることができる。
【０２０７】
また、本実施の形態では、ステップＳ２で、合金膜８上にバリア膜９を形成しているが、ステップＳ３の第１の熱処理の際に、合金膜８の未反応部分８ａが金属シリサイド層１１ａ上に残存し、この未反応部分８ａが保護膜（酸化防止膜）として機能することができる。すなわち、第１の熱処理時に合金膜８の未反応部分８ａが残存するため、第１の熱処理の際に合金膜８の表面が露出していたとしても、合金膜８とシリコン領域３１との反応に悪影響は生じない。このため、ステップＳ２のバリア膜９の形成工程を省略することもできる。この場合、ステップＳ１で合金膜８を形成した後、バリア膜９を形成することなく、ステップＳ３の第１の熱処理が行われ、その後、ステップＳ４で未反応の合金膜８が除去されてから、ステップＳ５で第２の熱処理が行われる。
【０２０８】
また、ステップＳ３の第１の熱処理が上記第５の条件を満たすためには、合金膜８を例えばＮｉ−Ｐｔ合金膜とした場合で２７９℃未満とする必要がある。このため、ステップＳ３の第１の熱処理には、ヒータ加熱装置が用いることがより好ましく、これにより、このような温度における温度制御が可能となり、第１の熱処理によって金属シリサイド層１１ａをより的確に形成することができる。
【０２０９】
また、ステップＳ３の第１の熱処理においては、昇温速度を１０℃以上／秒に設定することが好ましく、３０〜２５０℃／秒に設定すれば更に好ましい。ステップＳ３の第１の熱処理の昇温速度を、好ましくは１０℃以上／秒、より好ましくは３０〜２５０℃／秒として急速に温度を上げることにより、ウエハ面内において均一にシリサイド反応が生じ、また、シリサイド反応の昇温過程における過剰な熱量の印加を抑制することができる。これにより、Ｎｉ_１−ｙＭ_ｙＳｉ_２相、Ｎｉ_１−ｙＭ_ｙＳｉ相、（Ｎｉ_１−ｙＭ_ｙ）_３Ｓｉ相、（Ｎｉ_１−ｙＭ_ｙ）_５Ｓｉ相等を含まない（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相のみの金属シリサイド層１１ａを、より的確に形成することができる。すなわち、組成のばらつきを抑えた（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａを形成することができる。また、過剰な粒成長を抑制または防止することができる。
【０２１０】
更に、ステップＳ３の第１の熱処理の雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガスを添加した雰囲気ガスで満たされた常圧下で第１の熱処理を施すことが好ましい。例えば１００℃における窒素ガス、ネオンガスおよびヘリウムガスの熱伝導率は、それぞれ３．０９×１０^−２Ｗｍ^−１Ｋ^−１、５．６６×１０^−２Ｗｍ^−１Ｋ^−１および１７．７７×１０^−２Ｗｍ^−１Ｋ^−１である。ステップＳ３の第１の熱処理の雰囲気の熱伝導率を向上させることで、上記昇温速度の実現が容易になる。
【０２１１】
図３８は、ステップＳ３の第１の熱処理に用いられる熱処理装置（ここではヒータ加熱装置４１）の一例を示す説明図であり、図３８の（ａ）に熱処理装置の全体構成平面図および図３８の（ｂ）にチャンバ内の要部断面図が示されている。
【０２１２】
ステップＳ３の第１の熱処理を行う際、半導体ウエハＳＷ（以下、単にウエハＳＷと言う）はヒータ加熱装置（熱処理装置）４１の処理用のチャンバ４２内のサセプタ４３上に設置される。ウエハＳＷは、上記半導体基板１に対応するものである。チャンバ４２内は不活性ガス（例えばネオンガスを添加した窒素ガス雰囲気）により絶えず満たされている。ウエハＳＷの上下（表面と裏面）に抵抗ヒータ４４が設置されており、ウエハＳＷを所定の距離を空けて挟む抵抗ヒータ４４からの熱伝導によってウエハＳＷは加熱される。ウエハＳＷと抵抗ヒータ４４との間の距離は、例えば１ｍｍ以下である。抵抗ヒータ４４の温度は熱電対を用いて測定されており、抵抗ヒータ４４が所定の温度になるように制御されている。また、抵抗ヒータ４４にガス導入用の穴が形成されており、第１の熱処理の雰囲気ガスはこの穴を通過してウエハＳＷの上下（表面と裏面）に供給される。第１の熱処理の雰囲気ガスの流れおよびチャンバ４２内の圧力はそれぞれ調整されて、ウエハＳＷの表面および裏面にかかる圧力を等しくすることでウエハＳＷを浮揚させ、さらにウエハＳＷへ伝わる熱量を一定とすることでウエハＳＷ面内の温度バラツキを抑制している。
【０２１３】
図３９は、ヒータ加熱装置４１に備わるサセプタ４３の説明図であり、図３９の（ａ）および（ｂ）に、ヒータ加熱装置４１に備わるサセプタ４３の要部平面図および要部断面図がそれぞれ示されている。図３９（ａ）のＢ−Ｂ´線の断面が図３９（ｂ）にほぼ対応する。図３９（ａ）および（ｂ）中、符号４３ａはキャリアプレート、符号４３ｂはガードリング、符号４３ｃはサポートピンを示している。サセプタ４３は、サセプタ４３に設けられた４本のサポートピン４３ｃを用いてウエハＳＷと４点のみで接触しており、サセプタ４３とウエハＳＷとの接触点が少ないことから、サセプタ４３によるウエハ面内の温度低下を抑制することができる。
【０２１４】
ヒータ加熱装置４１を用いたステップＳ３の第１の熱処理の手順を以下に説明する。まず、フープ４５をヒータ加熱装置４１にドッキングした後、ウエハ受け渡し用チャンバ４６を経由してウエハＳＷをフープ４５から処理用のチャンバ４２内のロードロック４７上へ搬送する。処理用のチャンバ４２への外気（主に酸素）の混入を避けるために、ロードロック４７内において不活性ガス（例えば窒素ガス）を大気圧状態で流すことにより外気の排斥を行っている。続いて、ウエハＳＷをロードロック４７から搬送して、サセプタ４３上へ載せる。続いて、ウエハＳＷを抵抗ヒータ４４により挟み、加熱する。その後、冷却されたウエハＳＷは、ロードロック４７へ戻され、それからウエハ受け渡し用チャンバ４６を経由してフープ４５へ戻される。
【０２１５】
ヒータ加熱装置４１では、ウエハＳＷと抵抗ヒータ４４との間の気体を媒体にして熱伝導により加熱を行っており、ウエハＳＷの温度を１０℃以上／秒（例えば３０〜２５０℃／秒）の昇温速度で抵抗ヒータ４４と同じ温度まで上げることが可能であり、ウエハＳＷへの過剰な熱量の印加を抑制することができる。
【０２１６】
また、上述のステップＳ５の第２の熱処理では、金属シリサイド層１１ａ，１１ｂへの過剰な熱量の印加を防ぐために、昇温速度を１０℃／秒以上の設定することが好ましく、１０〜２５０℃／秒に設定すれば更に好ましく、かつステップＳ３の第１の熱処理により形成された（Ｎｉ_１−ｙＭ_ｙ）_２Ｓｉ相の金属シリサイド層１１ａをＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂとするために必要な熱量が第２の熱処理で印加される。これにより、ウエハへの過剰な熱量の印加を抑制することができるため、均一なシリサイド反応と安定化反応が起こり、表面に欠陥が少なく、かつ組成のばらつきを抑えたＮｉ_１−ｙＭ_ｙＳｉ相の金属シリサイド層１１ｂを形成することができる。また、金属シリサイド層１１ｂの粒径を小さくしやすいため、上記第２の条件や上記第３の条件を満たすような粒径の金属シリサイド層１１ｂを形成しやすくなる。なお、ステップＳ５の第２の熱処理では、１０℃／秒以上の昇温速度を実現できれば、ランプ加熱装置またはヒータ加熱装置のいずれも用いることができる。ステップＳ５の第２の熱処理の熱処理温度は、ステップＳ３の第１の熱処理の熱処理温度よりも高く、ランプ加熱装置において温度制御が困難である２８０℃以下の温度範囲は使用しないので、ステップＳ５の第２の熱処理には、ランプ、レーザー、高周波などの加熱装置も用いることができる。
【０２１７】
また、ステップＳ５の第２の熱処理の熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で第２の熱処理を施すことが好ましい。ステップＳ５の第２の熱処理の雰囲気の熱伝導率を向上させることで、上記昇温速度の実現が容易になる。
【０２１８】
また、ステップＳ５の第２の熱処理では、ＲＴＡ処理を用いることができ、ソークアニール（Soak Anneal）処理またはスパイクアニール（Spike Anneal）処理のいずれかを用いることができる。ここで、ソークアニール処理は、ウエハを熱処理温度まで昇温させた後、ウエハを熱処理温度で一定時間保持した後に降温させる熱処理方法である。スパイクアニール処理は、ウエハを短時間で熱処理温度まで昇温させた後、ウエハを熱処理温度で保持せず（保持時間は０秒）に降温させる熱処理であり、ソークアニール処理よりもウエハにかかる熱量を削減することが可能である。ステップＳ５の第２の熱処理としてスパイクアニールを行なえば、第２の熱処理による金属シリサイド層１１ａ，１１ｂの結晶粒の過剰な成長を抑制でき、金属シリサイド層４１ｂの抵抗のばらつきを、より低減することができる。また、上記第２の条件や上記第３の条件を満たすような粒径の金属シリサイド層１１ｂを形成しやすくなる。一方、ステップＳ３の第１の熱処理は、熱処理時間によって合金膜８の反応部分８ｂの厚みｔｎ３を制御できるので、ソークアニール処理が、より好ましい。
【０２１９】
また、本実施の形態において、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂを形成する前に、ｎ^＋型半導体領域５ｂ形成予定領域に炭素（Ｃ）を、ｐ^＋型半導体領域６ｂ形成予定領域にゲルマニウム（Ｇｅ）をそれぞれイオン注入しておき、その後、ｎ^＋型半導体領域５ｂ形成用のｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））とｐ^＋型半導体領域６ｂ形成用のｐ型不純物（例えばホウ素（Ｂ））をイオン注入することもできる。予め炭素（Ｃ）やゲルマニウム（Ｇｅ）をイオン注入しておくことで、後からイオン注入するｎ^＋型半導体領域５ｂ形成用のｎ型不純物とｐ^＋型半導体領域６ｂ形成用のｐ型不純物の拡がりを抑制できる。
【０２２０】
また、本実施の形態では、ソースまたはドレイン用の半導体領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域５ｂ）上とゲート電極ＧＥ上とに金属シリサイド層１１ａ，１１ｂを形成する場合について説明した。他の形態として、ゲート電極ＧＥ上には金属シリサイド層１１ａ，１１ｂを形成せずに、ソースまたはドレイン用の半導体領域（ここではｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に金属シリサイド層１１ａ，１１ｂを形成することもできる。
【０２２１】
（実施の形態２）
図４０〜図４４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図４０は、上記図６および図１４と同じ工程段階に対応し、図４４は、上記図１０および図１６と同じ工程段階に対応する。
【０２２２】
上記実施の形態１の図１〜図６で説明したのと同様の工程を行って、上記図６および図１４に相当する図４０の構造が得られる。ここで、図４０に示されるｎチャネル型ＭＩＳＦＥＴＱｎの構造は、上記実施の形態１で説明したのとほぼ同様であるので、ここではその説明は省略する。なお、本実施の形態においても、ｎチャネル型ＭＩＳＦＥＴＱｎだけでなく、上記実施の形態１と同様に上記ｐチャネル型ＭＩＳＦＥＴＱｐも形成されているが、簡略化のために、ここでは上記ｐチャネル型ＭＩＳＦＥＴＱｐについての図示および説明は省略する。
【０２２３】
また、本実施の形態では、上記シリコン膜４をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥだけでなく、抵抗素子（ポリシリコン抵抗素子）用のシリコン膜パターン４ａも形成している。従って、シリコン膜パターン４ａは、ゲート電極ＧＥと同層のシリコン膜からなり、同じ半導体基板１の主面上にゲート電極ＧＥとシリコン膜パターン４ａとが形成されている。シリコン膜パターン４ａは、例えば素子分離領域２上に形成され、半導体基板１と電気的に絶縁されている。また、サイドウォール７は、半導体基板１上にゲート電極ＧＥおよびシリコン膜パターン４ａを覆うように酸化シリコン膜７ａおよび窒化シリコン膜７ｂを順に形成し、酸化シリコン膜７ａおよび窒化シリコン膜７ｂの積層膜（酸化シリコン膜７ａが下層側で窒化シリコン膜７ｂが上層側）をＲＩＥ法などにより異方性エッチングすることによって形成されている。サイドウォール７は、ゲート電極ＧＥの側壁上だけでなく、シリコン膜パターン４ａの側壁上にも形成されている。
【０２２４】
上記図６および図１４に対応する図４０の構造が得られた後、本実施の形態では、図４１に示されるように、半導体基板１上に、ゲート電極ＧＥおよびシリコン膜パターン４ａとそれらの側壁上のサイドウォール７とを覆うように、絶縁膜（第２絶縁膜）５１を形成する。絶縁膜５１は、酸化シリコン膜からなり、例えばＴＥＯＳを用いて形成することができる。絶縁膜５１の膜厚（堆積厚み）は、例えば１０〜５０ｎｍ程度とすることができる。この絶縁膜５１は、金属シリサイド層１１ａ，１１ｂを必要としない領域に、サリサイド工程で金属シリサイド層１１ａ，１１ｂが形成されないようにするために形成される。
【０２２５】
絶縁膜５１の形成後、絶縁膜５１上に、レジストパターンとして、フォトリソグラフィ技術によりフォトレジストパターン（レジストパターン、フォトレジスト膜、レジスト膜）ＰＲを形成する。フォトレジストパターンＰＲは、サリサイド工程で金属シリサイド層１１ａ，１１ｂが形成されるのを防止する領域に形成される。サリサイド工程で金属シリサイド層１１ａ，１１ｂが形成されるのを防止する領域は、例えば、シリコン膜パターン４ａのうち、金属シリサイド層１１ａ，１１ｂを形成しない領域である。ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂ上には、後で金属シリサイド層１１ａ，１１ｂが形成されるので、ゲート電極ＧＥ上と、ゲート電極ＧＥの側壁上に設けられたサイドウォール７上と、ｎ^＋型半導体領域５ｂ（ソース・ドレイン領域）上と、ｐ^＋型半導体領域５ｂ（ソース・ドレイン領域）上とには、フォトレジストパターンＰＲは形成（配置）されない。
【０２２６】
次に、図４２に示されるように、フォトレジストパターンＰＲをエッチングマスクとして用いて、絶縁膜５１をドライエッチングする。これにより、フォトレジストパターンＰＲで覆われた領域の絶縁膜５１はエッチングされずに残存し、フォトレジストパターンＰＲで覆われていない領域の絶縁膜５１は除去される。しかしながら、絶縁膜５１のエッチングが異方性のエッチングであることから、サイドウォール７の側面７ｃの下部上に、絶縁膜５１の一部がサイドウォール（側壁絶縁膜、サイドウォールスペーサ）状に少量残存して、サイドウォール７よりも小さなサイドウォール（側壁絶縁膜、サイドウォールスペーサ）５１ａが形成される。サイドウォール５１ａは、絶縁膜５１の残存部分（絶縁膜５１の一部）からなる。ここで、サイドウォール７の側面７ｃは、ゲート電極ＧＥやシリコン膜パターン４ａと対向している側とは反対側の側面である。
【０２２７】
次に、図４３に示されるように、フォトレジストパターンＰＲをアッシングなどにより除去する。この段階では、サイドウォール７の側面７ｃの下部に、残存する絶縁膜５１ａからなる小さなサイドウォール５１ａが存在している。
【０２２８】
以降の工程は、上記実施の形態１と同様である。すなわち、サイドウォール７の側面７ｃの下部にサイドウォール５１ａが存在している状態で、上記ステップＳ１で合金膜８を形成する。それから、上記ステップＳ２でバリア膜９を形成し、上記ステップＳ３で第１の熱処理を行い、上記ステップＳ４でバリア膜９および未反応の合金膜８を除去し、上記ステップＳ５で第２の熱処理を行う。本実施の形態で行なうステップＳ１〜Ｓ５も、上記実施の形態１と同様であり、上記実施の形態１で詳細に説明したので、ここではその図示および説明は省略する。これにより、図４４に示されるように、金属シリサイド層１１ｂが、ゲート電極ＧＥ、ｎ^＋型半導体領域５ｂ（および図示しないｐ^＋型半導体領域６ｂ）およびシリコン膜パターン４ａ上に形成される。
【０２２９】
シリコン膜パターン４ａの上面においては、上記プラグＰＧと接続する領域には、金属シリサイド層１１ｂを形成するが、それ以外の領域は絶縁膜５１で覆うことで金属シリサイド層１１ｂが形成されないようにして、シリコン膜パターン４ａを抵抗素子として機能させる。
【０２３０】
また、サイドウォール７の側壁上にサイドウォール５１ａが存在していたことにより、サイドウォール５１ａの下部での金属シリサイド層１１ｂの形成を抑制または防止することができる。これにより、金属シリサイド層１１ｂをｎ⁻型半導体領域５ａ（および図示しないｐ⁻型半導体領域６ａ）から、サイドウォール５１ａの厚みの分だけ離間させることができるので、接合リークをより低減することができ、半導体装置の信頼性を更に向上させることができる。
【０２３１】
また、サイドウォール５１ａが残っていると、サイドウォール５１ａが合金膜８と反応して、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長を促進する可能性があるが、本実施の形態では、上記実施の形態１と同様に、上記第１の条件、第２の条件および第３の条件を満たすことでＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制できるため、サイドウォール５１ａが残っていることによる悪影響を抑制または防止できる。従って、サイドウォール５１ａが残っていることによる悪影響を抑制または防止しながら、サイドウォール５１ａが残っていることによる上記利点（接合リークの低減効果）を享受することができる。
【０２３２】
本実施の形態の他の構成は、上記実施の形態１と同様であるため、ここではその説明は省略する。
【０２３３】
ここで、本実施の形態のように、サイドウォール７の側壁上にサイドウォール５１ａが存在している場合に、上記第２の条件や第３の条件を満たしているかどうかを判別するための上記幅Ｗ１をどのように規定するかについて説明する。
【０２３４】
ＬＤＤ構造における低不純物濃度のエクステンション領域（ｎ⁻型半導体領域５ａおよびｐ⁻型半導体領域６ａがこのエクステンション領域に対応する）は、上部にサイドウォール７があるため、上部に金属シリサイド層１１ｂは形成されない。このため、上記実施の形態１と同様に、本実施の形態においても、エクステンション領域（ｎ⁻型半導体領域５ａ、ｐ⁻型半導体領域６ａ）は、ソース・ドレイン領域の幅Ｗ１には含めない。また、本実施の形態では、ｎ^＋型半導体領域５ｂ（またはｐ^＋型半導体領域６ｂ）のうち、サイドウォール５１ａで覆われている部分では、上部にサイドウォール５１ａがあるため、上部に金属シリサイド層１１ｂは形成されない。このため、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂのうち、サイドウォール５１ａで覆われている部分は、ソース・ドレイン領域の幅Ｗ１には含めない。
【０２３５】
すなわち、本実施の形態では、サイドウォール７とサイドウォール５１ａとを合わせたものを側壁絶縁膜とみなす。そして、ソース・ドレイン領域の幅Ｗ１には、原則として、側壁絶縁膜（サイドウォール７およびサイドウォール５１ａ）の下に位置する部分（サイドウォール７の下の低濃度エクステンション領域およびサイドウォール５１ａの下の高濃度領域）は含まず、側壁絶縁膜（サイドウォール７およびサイドウォール５１ａ）で覆われていない部分の高濃度領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅（ゲート長方向の幅）を指すものとする。上記実施の形態１と本実施の形態とで共通して、ソース・ドレイン領域の幅Ｗ１を規定するときのソース・ドレイン領域には、側壁絶縁膜（上記実施の形態１ではサイドウォール７、本実施の形態ではサイドウォール７とサイドウォール５１ａとを合わせたもの）で覆われている領域は含まず、側壁絶縁膜で覆われていない部分の高濃度領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）を指すものとする。このため、ソース・ドレイン領域の幅Ｗ１を規定するときのソース・ドレイン領域は、側壁絶縁膜（上記実施の形態１ではサイドウォール７、本実施の形態ではサイドウォール７とサイドウォール５１ａとを合わせたもの）で覆われずに上部に金属シリサイド層１１ｂが形成された領域または形成される予定の領域と言うこともできる。
【０２３６】
（実施の形態３）
図４５は、本実施の形態の半導体装置（半導体チップ）ＳＭ１の一例を示す平面図である。なお、図４５は平面図であるが、図面を見やすくするために、メモリ領域６１にハッチングを付してある。
【０２３７】
本実施の形態の半導体装置ＳＭ１は、ＳＲＡＭ（Static Random Access Memory）などのメモリセルアレイが形成されたメモリ領域（メモリ回路領域、メモリセルアレイ領域、ＳＲＡＭ領域）６１と、メモリ以外の回路（周辺回路）が形成された周辺回路領域６２とを有している。周辺回路領域６２は、例えば、アナログ回路が形成されたアナログ回路領域や、制御回路が形成されたＣＰＵ領域などを含んでいる。メモリ領域６１と周辺回路領域６２との間や、周辺回路領域６２同士の間は、半導体装置ＳＭ１の内部配線層（上記配線Ｍ１およびそれよりも上層の配線）を介して必要に応じて電気的に接続されている。また、半導体装置ＳＭ１の主面（表面）の周辺部には、半導体装置ＳＭ１の主面の四辺に沿って複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体装置ＳＭ１の内部配線層を介してメモリ領域６１や周辺回路領域６２などに電気的に接続されている。
【０２３８】
上記実施の形態１の半導体装置と同様、本実施の形態の半導体装置も、ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成された半導体装置である。メモリ領域６１および周辺回路領域６２には、種々のＭＩＳＦＥＴが形成されているが、メモリ領域６１のメモリセルを構成するＭＩＳＦＥＴの上記隣接間隔Ｗ３は、他の領域（周辺回路領域６２など）のＭＩＳＦＥＴの上記隣接間隔Ｗ３よりも狭く（小さく）なっている。これは、メモリ領域６１では、複数のメモリセルがアレイ状に配列してメモリセルアレイが形成されているが、記憶容量の増大や半導体装置の小型化（小面積化）のためには、メモリ領域６１のメモリセルを構成するＭＩＳＦＥＴの隣接間隔Ｗ３を狭くすることが有効だからである。
【０２３９】
図４６は、ｎ^＋型半導体領域５ｂおよびｐ^＋型半導体領域６ｂを形成した後でかつ上記ステップＳ１で上記合金膜８を形成する前の段階（すなわち上記図６、図１４および図２１と同じ工程段階）における半導体装置の要部断面図である。図４７は、上記ステップＳ１〜Ｓ５を行って金属シリサイド層１１ｂを形成した後でかつ上記絶縁膜２１を形成する前の段階（すなわち上記図１０、図１６および図２２と同じ工程段階）における半導体装置の要部断面図である。図４６と図４７とは同じ断面領域の異なる工程段階が示されている。図４６および図４７には、ｎチャネル型ＭＩＳＦＥＴが形成されている領域が示されているが、ｐチャネル型ＭＩＳＦＥＴが形成されている領域の場合は、図４６および図４７において、ｐ型ウエルＰＷがｎ型ウエルＮＷとなり、ｎ⁻型半導体領域５ａがｐ⁻型半導体領域６ａとなり、ｎ^＋型半導体領域５ｂがｐ^＋型半導体領域６ｂとなる。
【０２４０】
図４６および図４７において、（ｃ）には、メモリ領域６１のメモリセル（より特定的にはＳＲＡＭのメモリセル）を構成するＭＩＳＦＥＴが形成されている領域が示されており、（ａ），（ｂ）には、メモリセルを構成するＭＩＳＦＥＴ以外のＭＩＳＦＥＴ（例えば周辺回路領域６２を構成するＭＩＳＦＥＴ）が形成されている領域が示されている。
【０２４１】
ここで、図４６および図４７の（ａ）に示されるＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１を幅Ｗ１ｄと称する。また、図４６および図４７の（ｂ）に示されるＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１を幅Ｗ１ｅと称する。また、図４６および図４７の（ｃ）に示されるＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１を幅Ｗ１ｆと称する。幅Ｗ１ｄ，Ｗ１ｅ，Ｗ１ｆの関係は、幅Ｗ１ｅは幅Ｗ１ｄよりも小さく、幅Ｗ１ｆは幅Ｗ１ｅよりも小さい（すなわちＷ１ｆ＜Ｗ１ｅ＜Ｗ１ｄ）。
【０２４２】
メモリ領域６１では、メモリセルがアレイ状に配列してメモリセルアレイが形成されているため、メモリセルを構成するＭＩＳＦＥＴは、メモリセルアレイを構成するＭＩＳＦＥＴでもある。図４６および図４７の（ｃ）に示されるゲート電極ＧＥは、メモリセルアレイ（メモリセル）を構成するＭＩＳＦＥＴのゲート電極ＧＥで、かつ、ゲート長方向に隣り合うゲート電極ＧＥである。図４６および図４７の（ｃ）に示されるソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）は、メモリセルアレイ（メモリセル）を構成するＭＩＳＦＥＴのゲート電極ＧＥであって、ゲート長方向に隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域であり、その幅（ゲート長方向の幅）が幅Ｗ１ｆに対応している。
【０２４３】
メモリ領域６１のメモリセルを構成するＭＩＳＦＥＴの上記隣接間隔Ｗ３は、他の領域（周辺回路領域６２など）のＭＩＳＦＥＴの上記隣接間隔Ｗ３よりも狭く（小さく）なっている。このため、メモリセル（より特定的にはＳＲＡＭのメモリセル）を構成するＭＩＳＦＥＴ（図４６および図４７の（ｃ）に示されるＭＩＳＦＥＴ）のソース・ドレイン領域の幅Ｗ１ｆが、メモリセルを構成するＭＩＳＦＥＴ以外のＭＩＳＦＥＴ（図４６および図４７の（ａ），（ｂ）に示されるＭＩＳＦＥＴ）のソース・ドレイン領域の幅Ｗ１ｄ，Ｗ１ｅよりも小さくなっている。
【０２４４】
本実施の形態の半導体装置には複数のＭＩＳＦＥＴが形成されており、各ＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の上部には金属シリサイド層１１ｂがサリサイドプロセスで形成されている。これらの金属シリサイド層１１ｂは同じ工程で形成されるため、熱処理条件（上記第１の熱処理や第２の熱処理の条件）を調整することなどにより、全ての金属シリサイド層１１ｂに対して一律に粒径（上記粒径Ｇ１に対応する値）を制御することはできるが、ＭＩＳＦＥＴ毎に金属シリサイド層１１ｂの粒径を制御することは困難である。このため、図４７（ａ）に示されるソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成する金属シリサイド層１１ｂの粒径と、図４７（ｂ）に示されるソース・ドレイン領域上に形成する金属シリサイド層１１ｂの粒径と、図４７（ｃ）に示されるソース・ドレイン領域上に形成する金属シリサイド層１１ｂの粒径とを、それぞれ独立に制御することは困難である。
【０２４５】
そこで、上記実施の形態では、第３の条件として、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂにおける粒径Ｇ１を、上記幅Ｗ１ｃよりも小さく（Ｇ１＜Ｗ１ｃ）していた。それに対して、本実施の形態では、上記第３の条件の代わりの第６の条件として、ソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂにおける粒径（結晶粒径）Ｇ１を、メモリセル（メモリセルアレイ）を構成するＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１ｆよりも小さく（Ｇ１＜Ｗ１ｆ）する。ここで、メモリセル（メモリセルアレイ）を構成するＭＩＳＦＥＴのソース・ドレイン領域の幅Ｗ１ｆは、メモリセル（メモリセルアレイ）を構成するＭＩＳＦＥＴのゲート電極ＧＥであって、ゲート長方向に隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域（図４６および図４７の（ｃ）に示されるソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ））におけるゲート長方向の幅（第１の幅）Ｗ１ｆに対応している。
【０２４６】
この第６の条件が満たされるように、上記ステップＳ３，Ｓ５の第１の熱処理および第２の熱処理を行う。この第６の条件は、メモリセル（より特定的にはＳＲＡＭのメモリセル）を構成するＭＩＳＦＥＴかどうかに関わらず、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された全ての金属シリサイド層１１ｂに対して適用する。すなわち、図４７（ａ）の金属シリサイド層１１ｂと図４７（ｂ）の金属シリサイド層１１ｂと図４７（ｃ）の金属シリサイド層１１ｂとは、その粒径Ｇ１が、図４７（ｃ）のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１ｆよりも小さくなっている（Ｇ１＜Ｗ１ｆ）ようにするのである。第６の条件を別の見方で表現すると、金属シリサイド層１１ｂが上部に形成されたソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）を有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている場合に、メモリセルを構成するＭＩＳＦＥＴかどうかに関わらず、メモリセルを構成するＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１ｆよりも小さくする。
【０２４７】
第６の条件を満たすようにすれば、上記第２の条件を満たさない（Ｇ１≧Ｗ１ｆとなる）ような金属シリサイド層１１ｂおよびソース・ドレイン領域を有するＭＩＳＦＥＴで構成されたメモリセルがメモリ領域６１から無くなる。そして、メモリセルを構成するＭＩＳＦＥＴのソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成された金属シリサイド層１１ｂの全てにおいて、上記第２の条件が満たされている状態となる。例えば、図４７の（ａ）と（ｂ）と（ｃ）のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）上に形成されたいずれの金属シリサイド層１１ｂにおいても、その粒径Ｇ１を、図４７（ｃ）のソース・ドレイン領域（ｎ^＋型半導体領域５ｂ、ｐ^＋型半導体領域６ｂ）の幅Ｗ１ｆよりも小さく（Ｇ１＜Ｗ１ｆ）することで、図４７（ｃ）では、必ず第２の条件が満たされている（Ｇ１＜Ｗ１）状態となる。
【０２４８】
本実施の形態は、上記実施の形態１の上記第３の条件の代わりに、第６の条件を満たすようにすること以外の条件は、上記実施の形態１とほぼ同様であるので、ここではその説明は省略する。
【０２４９】
上述したように、上記第２の条件が満たされていない（Ｇ１≧Ｗ１）とＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が発生しやすく、一方、上記第２の条件が満たされている（Ｇ１＜Ｗ１）と、Ｎｉ_１−ｙＭ_ｙＳｉ_２の異常成長を抑制できるため、リーク電流の増大を抑制または防止できる。第６の条件を満たさずに、上記第２の条件を満たさない（すなわちＧ１≧Ｗ１となる）ような金属シリサイド層１１ｂおよびソース・ドレイン領域を有するＭＩＳＦＥＴによってメモリセルが構成されていると、メモリセルを構成するＭＩＳＦＥＴのソース・ドレイン領域上の金属シリサイド層１１ｂからチャネル部側にＮｉ_１−ｙＭ_ｙＳｉ_２が異常成長しやすいため、リーク電流が増大して、誤動作などを生じる虞がある。
【０２５０】
それに対して、第６の条件を満たすようにすれば、上記第２の条件を満たさない（すなわちＧ１≧Ｗ１となる）ような金属シリサイド層１１ｂ（すなわちＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長が生じやすい金属シリサイド層１１ｂ）およびソース・ドレイン領域を有するＭＩＳＦＥＴでメモリセルが構成されなくなる。このため、金属シリサイド層１１ｂからのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長に起因した不具合（リーク電流の増大や、ひいては上記リーク電流欠陥の発生）を、メモリセルを構成する全てのＭＩＳＦＥＴに対して抑制または防止することができる。従って、メモリ（メモリセル）が形成されたメモリ領域（６１）を有する半導体装置の性能を的確に向上させることができる。
【０２５１】
また、記憶容量の増大や半導体装置の小型化（小面積化）のためには、メモリセルの隣接間隔Ｗ３を狭くすることが有効であるため、メモリセルを構成するＭＩＳＦＥＴのソース・ドレイン領域の幅Ｗ１ｆは、それ以外のＭＩＳＦＥＴのソース・ドレイン領域の幅（上記幅Ｗ１ｄ，Ｗ１ｅに対応）よりも小さくすることが好ましい。このため、第６の条件を満たすようにすれば、メモリセルを構成するＭＩＳＦＥＴだけでなく、メモリセルを構成するＭＩＳＦＥＴ以外のＭＩＳＦＥＴも上記第２の条件を満たす（すなわちＧ１＜Ｗ１）ことになる。このため、第６の条件を満たすようにすれば、メモリセルを構成するＭＩＳＦＥＴだけでなく、半導体基板１の主面に形成された複数のＭＩＳＦＥＴのうちのほとんどのＭＩＳＦＥＴで、金属シリサイド層１１ｂからのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長に起因した不具合（リーク電流の増大や、ひいては上記リーク電流欠陥の発生）を、抑制または防止することができる。従って、メモリ（メモリセル）が形成されたメモリ領域（６１）を有する半導体装置において、メモリ領域（６１）はもちろん、それ以外の領域（周辺回路領域６２など）の特性を向上させることができ、半導体装置全体の性能を向上させることができる。
【０２５２】
また、上記第６の条件は、金属シリサイド層１１ｂにおける粒径Ｇ１を上記幅Ｗ１ｆよりも小さく（Ｇ１＜Ｗ１ｆ）するが、上記第２および第３の条件の場合と同様の考え方により、金属シリサイド層１１ｂにおける粒径Ｇ１を上記Ｗ１ｆの１／２未満（すなわちＧ１＜Ｗ１ｆ×０．５）とすれば更に好ましい。これにより、金属シリサイド層１１ｂにおいて、ゲート長方向を横切るような粒界ＧＢの数を増やすことができるため、金属シリサイド層１１ｂからチャネル部側へのＮｉ_１−ｙＭ_ｙＳｉ_２の異常成長を更に的確に抑制することができるようになる。
【０２５３】
本実施の形態の他の効果は、上記実施の形態１で説明したのとほぼ同様であるので、ここではその説明は省略する。また、本実施の形態の半導体装置の製造工程は、基本的には上記実施の形態１と同様であるので、ここではその説明は省略する。また、上記実施の形態２を本実施の形態に適用することもできる。
【０２５４】
上記実施の形態１，２および本実施の形態３の技術思想は、半導体基板１に形成するＭＩＳＦＥＴ素子を微細化すると、ソース・ドレイン領域の幅Ｗ１が狭く（小さく）なるが、このとき、ソース・ドレイン領域の幅Ｗ１を狭く（小さく）するだけでなく、ソース・ドレイン領域上に形成する金属シリサイド層１１ｂの粒径Ｇ１も小さくして、Ｗ１＞Ｇ１の関係を維持することにある。つまり、ＭＩＳＦＥＴ素子の微細化にあわせて、金属シリサイド層１１ｂの粒径Ｇ１を小さく制御することにある。このため、上記実施の形態１，２および本実施の形態３は、半導体基板１に形成するＭＩＳＦＥＴ素子の微細化を図り、ソース・ドレイン領域の幅Ｗ１が狭く（小さく）なっている場合に適用すれば、効果が大きい。例えば、上記幅Ｗ１ｃが１４０ｎｍ以下（すなわちＷ１ｃ≦１４０ｎｍ）の場合に、上記実施の形態１を適用すれば、その効果は大きく、上記幅Ｗ１ｃが１２０ｎｍ以下（すなわちＷ１ｃ≦１２０ｎｍ）の場合に、上記実施の形態１を適用すれば、その効果は極めて大きい。また、上記幅Ｗ１ｆが１４０ｎｍ以下（すなわちＷ１ｆ≦１４０ｎｍ）の場合に、本実施の形態３を適用すれば、その効果は大きく、上記幅Ｗ１ｆが１２０ｎｍ以下（すなわちＷ１ｆ≦１２０ｎｍ）の場合に、本実施の形態３を適用すれば、その効果は極めて大きい。上記幅Ｗ１ｃ，Ｗ１ｆがそのような小さな値になっても、金属シリサイド層１１ｂの粒径Ｇ１がそれよりも更に小さくなうように（すなわちＧ１＜Ｗ１ｃまたはＧ１＜Ｗ１ｆとなるように）金属シリサイド層１１ｂを形成することで、上記実施の形態１〜３で説明したような効果を的確に享受できるようになる。
【０２５５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２５６】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２５７】
１ 半導体基板
２ 素子分離領域
３ ゲート絶縁膜
４ シリコン膜
４ａ シリコン膜パターン
５ａ ｎ⁻型半導体領域
５ｂ ｎ^＋型半導体領域（ソース・ドレイン領域）
６ａ ｐ⁻型半導体領域
６ｂ ｐ^＋型半導体領域（ソース・ドレイン領域）
７ サイドウォール（側壁絶縁膜）
７ａ 酸化シリコン膜
７ｂ 窒化シリコン膜
７ｃ 側面
８ 合金膜
８ａ 未反応部分
８ｂ 反応部分
９ バリア膜
１１ａ，１１ｂ 金属シリサイド層
２１，２２ 絶縁膜
２３ コンタクトホール
２５ ストッパ絶縁膜
２６ 絶縁膜
３１ シリコン領域
４１ ヒータ加熱装置
４２ チャンバ
４３ サセプタ
４３ａ キャリアプレート
４３ｂ ガードリング
４３ｃ サポートピン
４４ 抵抗ヒータ
４５ フープ
４６ ウエハ受け渡し用チャンバ
４７ ロードロック
５１ 絶縁膜
５１ａ サイドウォール
６１ メモリ領域
６２ 周辺回路領域
ＧＥ，ＧＥ１，ＧＥ２ ゲート電極
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＤ パッド電極
ＰＧ プラグ
ＰＲ フォトレジストパターン
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＷ 半導体ウエハ
ｔｎ１，ｔｎ１ａ，ｔｎ１ｂ，ｔｎ１ｃ，ｔｎ１ｄ 厚み
ｔｎ２，ｔｎ３，ｔｎ４ 厚み
ｔｎ５，ｔｎ５ａ，ｔｎ５ｂ，ｔｎ５ｃ，ｔｎ５ｄ 厚み
Ｗ１，Ｗ１ａ，Ｗ１ｂ，Ｗ１ｃ，Ｗ１ｄ，Ｗ１ｅ，Ｗ１ｆ，Ｗ２ 幅
Ｗ３ 隣接間隔
Ｗ４ 厚み

【特許請求の範囲】
【請求項１】
ゲート電極と上部に金属シリサイド層が形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板の主面に複数形成された半導体装置であって、
前記金属シリサイド層は、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなり、
前記金属シリサイド層の粒径は、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向の幅が最も小さい第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のソース・ドレイン領域は、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向に最も近接して隣り合う前記ゲート電極間に配置されたソース・ドレイン領域であることを特徴とする半導体装置。
【請求項３】
ゲート電極と上部に金属シリサイド層が形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板の主面に複数形成された半導体装置であって、
前記金属シリサイド層は、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなり、
前記複数のＭＩＳＦＥＴは、メモリセルアレイを構成する複数の第１ＭＩＳＦＥＴを含み、
前記金属シリサイド層の粒径は、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向に隣り合う前記第１ＭＩＳＦＥＴのゲート電極間に配置された第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１金属元素は、Ｐｔであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記金属シリサイド層における金属元素に占めるＰｔ元素の割合は、４％以上であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記金属シリサイド層は、Ｎｉ_１−ｙＰｔ_ｙＳｉ相であることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記金属シリサイド層におけるＰｔ濃度は、前記金属シリサイド層の厚みの中央よりも、前記金属シリサイド層の底面が高濃度であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記金属シリサイド層におけるＰｔ濃度は、前記金属シリサイド層の厚みの中央よりも、前記金属シリサイド層の底面および上面が高濃度であることを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記ゲート電極の側壁上には側壁絶縁膜が形成されており、
前記ソース・ドレイン領域は、前記ゲート電極の側壁上に形成された前記側壁絶縁膜に整合して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置において、
前記金属シリサイド層の粒径が、前記第１の幅の１／２未満であることを特徴とする半導体装置。
【請求項１１】
請求項６記載の半導体装置において、
前記第１の幅が１４０ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
上部に金属シリサイド層が形成されたソース・ドレイン領域を有するＭＩＳＦＥＴを複数有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記（ａ）工程後、前記半導体基板上に前記複数のＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法で前記半導体基板に前記複数のＭＩＳＦＥＴのソース・ドレイン領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記ゲート電極を覆うように、ニッケルと第１金属元素との合金膜を形成する工程、
（ｆ）前記（ｅ）工程後、第１の熱処理を行って前記合金膜と前記ソース・ドレイン領域とを反応させて、ニッケルおよび前記第１金属元素のシリサイドからなる前記金属シリサイド層を形成する工程、
（ｇ）前記（ｅ）工程後、前記（ｅ）工程にて前記ソース・ドレイン領域と反応しなかった前記合金膜を前記金属シリサイド層上から除去する工程、
（ｈ）前記（ｆ）工程後、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行う工程、
（ｉ）前記（ｇ）工程後、前記金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
を有し、
前記第１金属元素は、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなり、
前記（ｈ）工程で前記第２の熱処理を行った後の前記金属シリサイド層の粒径が、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向の幅が最も小さい第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さくなるように、前記第１の熱処理および前記第２の熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１のソース・ドレイン領域は、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向に最も近接して隣り合う前記ゲート電極間に配置されたソース・ドレイン領域であることを特徴とする半導体装置の製造方法。
【請求項１４】
上部に金属シリサイド層が形成されたソース・ドレイン領域を有するＭＩＳＦＥＴを複数有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記（ａ）工程後、前記半導体基板上に前記複数のＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法で前記半導体基板に前記複数のＭＩＳＦＥＴのソース・ドレイン領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記ソース・ドレイン領域上を含む前記半導体基板上に、前記ゲート電極を覆うように、ニッケルと第１金属元素との合金膜を形成する工程、
（ｆ）前記（ｅ）工程後、第１の熱処理を行って前記合金膜と前記ソース・ドレイン領域とを反応させて、ニッケルおよび前記第１金属元素のシリサイドからなる前記金属シリサイド層を形成する工程、
（ｇ）前記（ｅ）工程後、前記（ｅ）工程にて前記ソース・ドレイン領域と反応しなかった前記合金膜を前記金属シリサイド層上から除去する工程、
（ｈ）前記（ｆ）工程後、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行う工程、
（ｉ）前記（ｇ）工程後、前記金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
を有し、
前記第１金属元素は、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなり、
前記複数のＭＩＳＦＥＴは、メモリセルアレイを構成する複数の第１ＭＩＳＦＥＴを含み、
前記（ｈ）工程で前記第２の熱処理を行った後の前記金属シリサイド層の粒径が、前記複数のＭＩＳＦＥＴのソース・ドレイン領域のうちの、ゲート長方向に隣り合う前記第１ＭＩＳＦＥＴのゲート電極間に配置された第１のソース・ドレイン領域におけるゲート長方向の第１の幅よりも小さくなるように、前記第１の熱処理および前記第２の熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行なうことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記ソース・ドレイン領域中へのニッケルの拡散係数よりも、前記ソース・ドレイン領域中への前記第１金属元素の拡散係数の方が大きくなる熱処理温度で前記第１の熱処理を行なうことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記金属シリサイド層を構成する金属元素に占める前記第１金属元素の割合は、前記合金膜に占める前記第１金属元素の割合よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第１金属元素は、Ｐｔであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１の熱処理の前記熱処理温度は、２７９℃未満であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記第１の熱処理の前記熱処理温度は、２００℃以上であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記ソース・ドレイン領域上の前記合金膜を第１の厚みで形成し、
前記（ｅ）工程で形成された前記ソース・ドレイン領域上の前記合金膜のうち、前記（ｆ）工程で前記ソースドレイン領域と反応した部分の厚みは、前記第１の厚みよりも薄い第２の厚みであることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１の熱処理により（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の前記金属シリサイド層が形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第２の熱処理によりＮｉ_１−ｙＰｔ_ｙＳｉ相の前記金属シリサイド層が形成されることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｅ）工程で形成された前記合金膜は、Ｎｉ_１−ｘＰｔ_ｘ合金膜であり、
前記Ｎｉ_１−ｘＰｔ_ｘにおける前記ｘよりも、前記（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉにおける前記ｙが大きいことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記第１の厚みは、前記第２の厚みの１．２５倍以上であることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、
前記第１金属元素はＰｔであって、前記金属シリサイド層における金属元素に占めるＰｔ元素の割合は、４％以上であることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法において、
前記第１の幅が１４０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法において、
前記（ｄ）工程後に、
（ｄ１）前記半導体基板上に、前記ゲート電極および前記側壁絶縁膜を覆うように、第２絶縁膜を形成する工程、
（ｄ２）前記第２絶縁膜上にレジストパターンを形成する工程、
（ｄ３）前記レジストパターンをエッチングマスクとして用いて、前記第２絶縁膜をドライエッチングする工程、
（ｄ４）前記レジストパターンを除去する工程、
を更に有し、
前記（ｄ２）工程では、前記レジストパターンは、前記ソース・ドレイン領域、前記ゲート電極および前記側壁絶縁膜上には形成されず、
前記（ｄ３）工程では、前記側壁絶縁膜の前記ゲート電極と対向する側とは反対側の側面の下部に、前記第２絶縁膜の一部が残存し、
前記（ｄ４）工程後に、前記（ｅ）工程が行なわれ、
前記（ｅ）工程では、前記側壁絶縁膜の前記ゲート電極と対向する側とは反対側の側面の下部に前記第２絶縁膜の前記一部が残存した状態で、前記合金膜が形成されることを特徴とする半導体装置の製造方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【公開番号】特開２０１１−２２２８５７（Ｐ２０１１−２２２８５７Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９２２８４（Ｐ２０１０−９２２８４）
【出願日】平成２２年４月１３日（２０１０．４．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】