半導体装置の設計方法及び製造方法
【課題】トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。
【解決手段】素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、レイアウト領域を複数の分割領域に分割するステップと、レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、分割領域内における第１の実パターン、第２の実パターン、第１のダミーパターン及び第２のダミーパターンの周囲長の総和の、分割領域間におけるばらつきが、所定の範囲内となるように、第１のダミーパターン及び第２のダミーパターンを配置する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法及び製造方法に関する。
【背景技術】
【０００２】
微細トランジスタの高性能化のためには、ソース／ドレインエクステンション部の寄生抵抗を低減することが好ましい。ソース／ドレインエクステンション部の寄生抵抗を低減するためには、浅く、低抵抗で、且つ、ドーパントプロファイルが急峻なエクステンション領域を形成することが好ましい。
【０００３】
エクステンション領域を形成するためのドーパント不純物を半導体基板中に導入した後には、かかるドーパント不純物を活性化するための熱処理が行われる。
【０００４】
かかる熱処理としては、例えば、熱処理時間が１０秒程度のＲＴＡ（Rapid Thermal Annealing）法による熱処理や、熱処理時間が１秒程度のスパイクＲＴＡ法による熱処理が知られている。
【０００５】
熱処理時間が１０秒程度のＲＴＡ法による熱処理や、熱処理時間が１秒程度のスパイクＲＴＡ法により熱処理を行う場合において、浅い接合を得るためには、熱処理温度を低めに設定することが考えられる。
【０００６】
しかし、熱処理温度を低めに設定した場合には、エクステンション領域を形成するために導入したドーパント不純物の活性化率が低くなり、シート抵抗の上昇を招いてしまう。
【０００７】
一方、シート抵抗を低減すべく、熱処理温度を高めに設定した場合には、ドーパント不純物の拡散が大きくなり、接合が深くなってしまう。
【０００８】
そこで、近時では、フラッシュランプアニール法やレーザーアニール法等のように、１ｍｓｅｃ程度の極短時間に１２００℃を超えるような高温に加熱することが可能なミリ秒アニール（ＭＳＡ、Milli Second Annealing）が提案されている。
【０００９】
ミリ秒アニールにより熱処理を行えば、浅く、低抵抗で、且つ、ドーパントプロファイルが急峻なエクステンション領域を形成することが可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００７−５２５８４４号公報
【特許文献２】特開昭５６−１３５９７２号公報
【特許文献３】米国特許第６，３００，２０８号明細書
【特許文献４】特開２００５−３２９９８号公報
【特許文献５】特開２００９−１４１０７５号公報
【特許文献６】特開２００８−２１１２１４号公報
【特許文献７】米国特許第７，５３７，９４１号明細書
【非特許文献】
【００１１】
【非特許文献１】Kelin J. Kuhn, “Reducing Variation in Advanced Logic Technologies: Approaches to Process and Design for Manufacturability of Nanoscale CMOS”, IEDM 2007, p.471-474
【非特許文献２】H. Shang et al., “Reduction of RTA-Driven Intra-Die Variation Via Model-Based Layout Optimization”, 2009 Symposium on VLSI Technology Digest of Technical Papers, p.152-153
【非特許文献３】E.H.A. Granneman et al., “3D pattern effects in RTA Radiative vs Conductive Heating”, 210th ECS Meeting, 2006
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、ミリ秒アニールによる熱処理では、トランジスタ等の電気的特性にばらつきが生じる場合があった。
【００１３】
本発明の目的は、トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
実施形態の一観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の分割領域に分割するステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、前記レイアウトパターンを用いて半導体装置を製造することを特徴とすることを特徴とする半導体装置の製造方法が提供される。
【００１５】
実施形態の他の観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の第１の分割領域に分割するステップと、前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、前記レイアウトパターンを用いて半導体装置を製造することを特徴とすることを特徴とする半導体装置の製造方法が提供される。
【００１６】
実施形態の更に他の観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の分割領域に分割するステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有することを特徴とする半導体装置の設計方法が提供される。
【００１７】
実施形態の更に他の観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の第１の分割領域に分割するステップと、前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有することを特徴とする半導体装置の設計方法が提供される。
【発明の効果】
【００１８】
開示の半導体装置の設計方法及び製造方法によれば、素子領域及びゲート配線に対し、パターンの周囲長の総和の各分割領域間におけるばらつきが、所定の範囲内となるように、素子領域とゲート配線のダミーパターンを配置する。このため、各分割領域間における光の吸収率のばらつきを低減することができ、アニールの際における各部の温度のばらつきを十分に抑制することができる。従って、アニール処理の時間を比較的短く設定する場合であっても、トランジスタ等の電気的特性のばらつきを十分に低減することができる。
【図面の簡単な説明】
【００１９】
【図１】アニール時間と熱拡散長との関係を示すグラフである。
【図２】光の吸収を示す概念図（その１）である。
【図３】光の吸収を示す概念図（その２）である。
【図４】所定の面積の領域内におけるパターンの周囲長の総和と相対的な吸収率との関係を示すグラフ（その１）である。
【図５】所定の面積の領域内におけるパターンの周囲長の総和と相対的な吸収率との関係を示すグラフ（その２）である。
【図６】半導体設計装置を示すブロック図である。
【図７】第１実施形態による半導体装置の設計方法を示すフローチャートである。
【図８】第１実施形態による半導体装置の設計方法を示す平面図（その１）である。
【図９】第１実施形態による半導体装置の設計方法を示す平面図（その２）である。
【図１０】第１実施形態による半導体装置の設計方法を示す平面図（その３）である。
【図１１】第１実施形態による半導体装置の設計方法を示す平面図（その４）である。
【図１２】第１実施形態による半導体装置の設計方法を示す平面図（その５）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１７】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１８】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１９】第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２０】第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２１】第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２２】第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２３】第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２４】第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２５】第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２６】第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図２７】第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２８】第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２９】所定の面積の領域内におけるパターンの周囲長の総和と相対的な吸収率との関係を示すグラフ（その３）である。
【図３０】第２実施形態による半導体装置の設計方法を示すフローチャートである。
【図３１】第２実施形態による半導体装置の設計方法を示す平面図（その１）である。
【図３２】第２実施形態による半導体装置の設計方法を示す平面図（その２）である。
【図３３】第２実施形態による半導体装置の設計方法を示す平面図（その３）である。
【図３４】第２実施形態による半導体装置の設計方法を示す平面図（その４）である。
【図３５】第２実施形態による半導体装置の設計方法を示す平面図（その５）である。
【図３６】第２実施形態による半導体装置の設計方法を示す平面図（その６）である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
図１は、アニール時間と熱拡散長との関係を示すグラフである。図１における横軸は、アニール時間（熱処理時間）を示している。図１における縦軸は、アニールの際に厚さが７５０μｍのシリコンウェハの面内方向に熱が拡散する距離である熱拡散長を示している。
【００２１】
試料の熱導電率をｋ、試料の密度をρ、試料の比熱をＣＰ、アニール時間をｔとすると、一次元での熱拡散長Ｌｄは、以下のような式により近似することができる。
【００２２】
Ｌｄ≒ ２×｛（ｋ・ｔ）／（ρ・ＣＰ）｝１／２
上記の式は、一次元の単純な系での近似解である。図１は、三次元でのシリコンウェハの面内方向における熱拡散長を示しており、シリコンウェハの厚みやシリコンウェハの表面からの輻射による熱の放出等が考慮されている。
【００２３】
ＲＴＡ法によるアニール時間は、例えば１０秒程度と比較的長い。また、スパイクＲＴＡ（ｓＲＴＡ）法によるアニール時間も、例えば１秒程度と比較的長い。図１から分かるように、ＲＴＡ法やスパイクＲＴＡ法の場合における熱拡散長は、例えば５ｍｍ程度である。
【００２４】
これに対し、ミリ秒アニール法によるアニール時間は、例えば１ｍｓ程度と比較的短い。図１から分かるように、ミリ秒アニールの場合における熱拡散長は、例えば１００μｍ程度と比較的短い。
【００２５】
半導体基板には、素子分離領域、ゲート電極等の様々な構成要素が形成される。このため、光の吸収率は、半導体基板の各部において異なっている。
【００２６】
光の吸収率が比較的大きい箇所においては、アニールの際に温度が上昇しやすい。一方、光の吸収率が比較的小さい箇所においては、アニールの際に温度が上昇しにくい。このため、アニールの際には、光の吸収率のばらつきに起因して、半導体基板の各部に温度のばらつきが生じる。
【００２７】
アニール時間が比較的長い場合には、アニールの際における熱拡散長が比較的長いため、熱が比較的広範囲に伝搬される。このため、アニール時間が比較的長い場合には、光の吸収率のばらつきに起因する半導体基板の各部における温度のばらつきは比較的小さい。
【００２８】
一方、アニール時間が比較的短い場合には、アニールの際における熱拡散長が比較的短いため、熱が伝搬する範囲は比較的狭い。このため、アニール時間が比較的短い場合には、光の吸収率のばらつきに起因する半導体基板の各部の温度のばらつきは比較的大きくなる。
【００２９】
このため、アニール時間が比較的短いミリ秒アニールにより熱処理を行う場合においては、半導体基板の各部における温度のばらつきを低減するための対策をとることが重要である。
【００３０】
図２（ａ）は、パターンが形成されていない半導体基板２１０における光の吸収を示す概念図である。
【００３１】
入射される光のエネルギーをＱｉｎとし、輻射率をεとすると、半導体基板２１０に光が入射した際には、ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、（１−ε）・Ｑｉｎのエネルギーが反射される。このように、パターンが形成されていない半導体基板２１０においては、半導体基板２１０側に吸収されるエネルギーは比較的小さい。
【００３２】
図２（ｂ）は、ゲート配線２２０が形成されている箇所における光の吸収を示す概念図である。図２（ｂ）に示すように、半導体基板２１０上には、図示しないゲート絶縁膜を介してゲート配線２２０が形成されている。
【００３３】
ゲート配線２２０の側壁にＱｉｎのエネルギーの光が入射した際には、ε・Ｑｉｎのエネルギーがゲート配線２２０側に吸収され、（１−ε）・Ｑｉｎのエネルギーが反射される。ゲート配線２２０の側壁で反射された光が半導体基板２１０の上面に入射した際には、ε・（１−ε）・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、（１−ε）２・Ｑｉｎのエネルギーが反射される。このように、ゲート配線２２０の存在に起因して、光の多重反射が生じ、比較的大きなエネルギーが、ゲート配線２２０が形成された半導体基板２１０側に吸収される。
【００３４】
ゲート配線２２０のパターンが比較的密集して存在している箇所においては、光の多重反射が比較的多く生じ、光の吸収率が比較的高くなり、アニールの際の温度は比較的高温となる。一方、ゲート配線２２０のパターンが比較的密集していない箇所においては、光の多重反射はあまり多く生じず、光の吸収率は比較的低く、アニールの際の温度は比較的低い。
【００３５】
図３は、素子分離領域２１４が形成されている箇所における光の吸収を示す概念図である。図３（ａ）は、光の多重反射が生じる場合を示しており、図３（ｂ）は、光の多重反射が生じない場合を示している。図３に示すように、半導体基板２１０には溝２１５が形成されており、溝２１５内には素子分離領域２１４が埋め込まれている。素子分離領域２１４は、素子領域（活性領域）１８を確定するものである。
【００３６】
入射される光のエネルギーをＱｉｎとし、輻射率をε、透過率をｔとすると、素子分離領域２１４の表面に光が入射した際には、ｔ・Ｑｉｎのエネルギーが素子分離領域２１４に導入され、（１−ｔ）・Ｑｉｎのエネルギーが反射される。図３（ａ）に示すように、素子分離領域２１４の側面と半導体基板２１０との界面、即ち、溝２１５の側壁にｔ・Ｑｉｎのエネルギーの光が入射した際には、ｔ・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）・Ｑｉｎのエネルギーが反射される。溝２１５の側壁において反射された光が溝２１５の底面に入射した際には、ｔ・（１−ε）・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）２・Ｑｉｎのエネルギーが反射される。溝２１５の底面において反射された光が、素子分離領域２１４の側面と半導体基板２１０との界面、即ち、溝２１５の側壁に入射した際には、ｔ・（１−ε）２・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）３・Ｑｉｎのエネルギーが反射される。このように、素子分離領域２１４の側壁と半導体基板２１０との界面の存在に起因して、光の多重反射が生じ、比較的大きなエネルギーが半導体基板２１０側に吸収される。
【００３７】
素子分離領域２１４の側面と半導体基板２１０との界面が存在しない箇所においては、図３（ｂ）に示すように、光の多重反射が生じない。素子分離領域２１４の表面に光が入射した際には、ｔ・Ｑｉｎのエネルギーが素子分離領域２１４に導入され、（１−ｔ）・Ｑｉｎのエネルギーが反射される。素子分離領域２１４に導入された光が溝２１５の底面に入射した際には、ｔ・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）・Ｑｉｎのエネルギーが反射される。
【００３８】
素子分離領域２１４のパターンが比較的密集している箇所においては、光の多重反射が比較的多く生じ、光の吸収率が比較的高くなり、アニールの際の温度は比較的高温となる。換言すれば、素子領域２１２のパターンが比較的密集している箇所においては、光の多重反射が比較的多く生じ、光の吸収率が比較的高くなり、アニールの際の温度は比較的高温となる。一方、素子領域のパターンが密集して存在していない箇所においては、光の多重反射はあまり多く生じず、光の吸収率は比較的低く、アニールの際の温度は比較的低い。
【００３９】
アニールの際における各部の温度のばらつきを低減するためには、各部における光の吸収率のばらつきが小さくなるように、ダミーのゲート配線やダミーの素子分割領域を配すればよい。具体的には、ゲート配線２２０のパターンが比較的密集して存在する箇所の近傍には、ダミーのゲート配線のパターンを比較的疎に形成すればよい。また、素子領域２１２のパターンが比較的密集して存在する箇所の近傍には、ダミーの素子領域のパターンを比較的疎に形成すればよい。また、ゲート配線２２０のパターンが比較的疎に存在する箇所の近傍には、ダミーのゲート配線のパターンを比較的密に形成すればよい。また、素子領域２１２のパターンが比較的疎に存在する箇所の近傍には、ダミーの素子領域のパターンを比較的密に形成すればよい。
【００４０】
ゲート配線２２０のパターンの密集の度合いに応じて、所定の面積の領域内におけるゲート配線２２０の周囲長の総和は大きくなっている。また、素子領域２１２のパターンの密集の度合いに応じて、所定の面積の領域内における素子領域２１２の周囲長の総和は大きくなっている。従って、実パターンとダミーパターンの周囲長の総和の各領域間のばらつきが小さくなるように、ゲート配線のダミーパターンや素子領域のダミーパターンを適宜配置すれば、光の吸収率の各部におけるばらつきを小さくすることが可能となる。
【００４１】
なお、所定の面積の領域内におけるパターンの周囲長の総和とは、所定の面積の領域内に位置するパターンから抽出されるパターンの周囲の辺の長さの総和のことである。パターンの周囲長は、パターンの周辺長とも称される。
【００４２】
図４（ａ）は、所定の面積の領域内における素子領域の周囲長の総和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内における素子領域の周囲長の総和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【００４３】
図４（ａ）において丸印で示すように、全体の傾向から大きく外れるポイントが存在する。
【００４４】
これは、素子領域２１２の周囲長の総和のみに着目してグラフを作成したためであり、ゲート配線２２０の周囲長の総和を考慮していないためである。各部における光の吸収率は、素子領域２１２のパターンの粗密に依存するのみならず、ゲート配線２２０の粗密にも依存する。従って、素子領域２１２のパターンの周囲長の総和のみならず、ゲート配線２２０のパターンの周囲長の総和をも考慮することが適切と考えられる。
【００４５】
図４（ｂ）は、所定の面積の領域内におけるゲート配線の周囲長の総和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内におけるゲート配線の周囲長の総和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【００４６】
図４（ｂ）において丸印で示すように、全体の傾向から大きく外れるポイントが存在する。
【００４７】
これは、ゲート配線２２０の周囲長の総和のみに着目してグラフを作成したためであり、素子領域２１２の周囲長の総和を考慮していないためである。各部における光の吸収率は、上述したように、ゲート配線２２０のパターンの粗密に依存するのみならず、素子領域２１２のパターンの粗密にも依存する。従って、ゲート配線２２０のパターンの周囲長の総和のみならず、素子領域２１２のパターンの周囲長の総和をも考慮することが適切と考えられる。
【００４８】
図５は、所定の面積の領域内における素子領域の周囲長の総和とゲート配線の周囲長の総和との和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内におけるゲート配線の周囲長の総和と素子領域の周囲長の総和との和、即ち、所定の面積の領域内におけるゲート配線及び素子領域の周囲長の総和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【００４９】
図５から分かるように、全体の傾向から著しく外れるポイントが存在しない。
【００５０】
これは、素子領域２１２の周囲長の総和とゲート配線２２０の周囲長の総和との両方に着目し、所定の面積の領域内における素子領域２１２の周囲長の総和とゲート配線２２０の周囲長の総和との和の値を、横軸の値としたためである。
【００５１】
各部における光の吸収率は、ゲート配線２２０のパターンの粗密に依存するとともに、素子領域２１２のパターンの粗密にも依存するため、このように、素子領域２１２の周囲長の総和とゲート配線２２０の周囲長の総和の両方を考慮することが適切である。
【００５２】
このような結果から、実パターン及びダミーパターンの周囲長の総和の各部におけるばらつきが小さくなるように、ゲート配線のダミーパターン及び素子領域のダミーパターンを配置すれば、光の吸収率の各部におけるばらつきを小さくし得ることが分かる。
【００５３】
第１実施形態による半導体装置の設計方法及び製造方法を図６乃至図２８を用いて説明する。
【００５４】
（半導体設計装置）
本実施形態による半導体装置は、後述する本実施形態による半導体装置の設計方法により設計される。本実施形態による半導体装置の設計方法は、例えば、本実施形態による設計方法を実行するためのコンピュータプログラムがインストールされたＣＡＤ等の半導体設計装置（設計支援装置）を用いて、実行することが可能である。
【００５５】
本実施形態による半導体装置を設計する際に用いられる半導体設計装置の例について図６を用いて説明する。図６は、半導体設計装置を示すブロック図である。
【００５６】
図６に示すように、半導体設計装置は、ＣＰＵ（Central Processing Unit）３０１と、ＲＯＭ（Read‐Only Memory）３０２と、ＲＡＭ（Random Access Memory）３０３と、磁気ディスクドライブ３０４と、磁気ディスク３０５と、光ディスクドライブ３０６と、光ディスク３０７と、ディスプレイ３０８と、Ｉ／Ｆ（Interface）３０９と、キーボード３１０と、マウス３１１と、スキャナ３１２と、プリンタ３１３とを備えている。また、各構成部はバス３００によってそれぞれ接続されている。
【００５７】
ここで、ＣＰＵ３０１は、設計支援装置の全体の制御を司る。ＲＯＭ３０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ３０３は、ＣＰＵ３０１のワークエリアとして使用される。磁気ディスクドライブ３０４は、ＣＰＵ３０１の制御にしたがって磁気ディスク３０５に対するデータのリード／ライトを制御する。
【００５８】
磁気ディスク３０５は、磁気ディスクドライブ３０４の制御で書き込まれたデータを記憶する。磁気ディスク３０５には、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされている。また、磁気ディスク３０５には、半導体装置の設計データが記憶される。本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムは、半導体装置の設計データに基づき、後述するような所定のステップをコンピュータ（ＣＰＵ）に実行させることにより、半導体装置のレイアウトパターンを取得する。
【００５９】
光ディスクドライブ３０６は、ＣＰＵ３０１の制御にしたがって光ディスク３０７に対するデータのリード／ライトを制御する。光ディスク３０７は、光ディスクドライブ３０６の制御で書き込まれたデータを記憶したり、光ディスク３０７に記憶されたデータをコンピュータに読み取らせたりする。
【００６０】
ディスプレイ３０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。当該ディスプレイ３０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００６１】
Ｉ／Ｆ３０９は、通信回線を通じてＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）、インターネットなどのネットワーク３１４に接続され、このネットワーク３１４を介して他の装置に接続される。そして、Ｉ／Ｆ３０９は、ネットワーク３１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ３０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
【００６２】
キーボード３１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス３１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００６３】
スキャナ３１２は、画像を光学的に読み取り、設計支援装置内に画像データを取り込む。なお、スキャナ３１２は、ＯＣＲ（Optical Character Reader）機能を持たせてもよい。また、プリンタ３１３は、画像データや文書データを印刷する。プリンタ３１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
【００６４】
（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法について図７乃至図１２を用いて説明する。図７は、本実施形態による半導体装置の設計方法を示すフローチャートである。図８乃至図１２は、本実施形態による半導体装置の設計方法を示す平面図である。図８乃至図１２は、所定のレイアウト領域のうちの一部を示している。図８乃至図１２における紙面左側は、素子領域の実パターン及びゲート配線の実パターンの単位面積当たりの周囲長の総和が比較的大きい領域の一部を示している。図８乃至図１２における紙面右側は、素子領域の実パターン及びゲート配線の実パターンの周囲長の単位面積当たりの総和が比較的小さい領域の一部を示している。
【００６５】
本実施形態による半導体装置の設計方法は、例えば、図６に示すような半導体設計装置を用いて、実行することが可能である。
【００６６】
まず、図８に示すように、所定のレイアウト領域内に、半導体基板１０（図２６参照）内に形成されるＮ型ウェル１６Ｎのパターン及びＰ型ウェル１６Ｐのパターンをレイアウトする（ステップＳ１）。また、ＮＭＯＳトランジスタ形成領域のパターン及びＰＭＯＳトランジスタ形成領域のパターンをレイアウトする。ＮＭＯＳトランジスタ形成領域のパターンは、Ｐ型ウェル１６Ｐのパターンと同じレイアウトにしてもよい。また、ＰＭＯＳトランジスタ形成領域のパターンは、Ｎ型ウェル１６Ｎのパターンと同じレイアウトにしてもよい。
【００６７】
次に、図９に示すように、レイアウト領域内に、素子分離領域１４（図２６参照）により確定される素子領域（活性領域）の実パターン１２ａ、１２ｂをレイアウトする（ステップＳ２）。素子領域の実パターン１２ａ、１２ｂは、レイアウト領域内における実回路領域２ａ、２ｂ内にそれぞれ配される。
【００６８】
次に、図１０に示すように、レイアウト領域のうちの実回路領域２ａ、２ｂ内に、ゲート配線（ゲート電極）の実パターン２０ａ、２０ｂをレイアウトする（ステップＳ３）。ゲート配線の実パターン２０ａ、２０ｂは、素子領域１２ａ、１２ｂとそれぞれ交差するように配される。
【００６９】
次に、図１１に示すように、レイアウト領域を複数の分割領域（単位領域、メッシュ）４に分割する（ステップＳ４）。図１１の紙面左側は、複数の分割領域のうちの一の分割領域４を示している。図１１の紙面右側は、複数の分割領域のうちの他の分割領域４を示している。分割領域４の一辺の長さは、ミリ秒アニールを行う際に半導体基板１０中を伝搬する熱の拡散長以下とする。ミリ秒アニールのアニール時間が例えば１ｍｓｅｃの場合には、アニール時の熱拡散長は例えば１００μｍ程度である。ミリ秒アニールを行う際における熱拡散長が例えば１００μｍ程度の場合、分割領域４の一辺の長さは例えば２５μｍ〜１００μｍ程度とする。ここでは、各々の分割領域４のサイズを、例えば２５μｍ×２５μｍ程度とする。なお、分割領域４の辺の長さをアニール処理の際における熱拡散長以下に設定するのは、アニールの際に熱が伝搬し得ないような広い領域を分割領域４に設定した場合には、光の吸収率のばらつきを必ずしも十分に低減し得ないためである。
【００７０】
次に、分割領域４内における素子領域の実パターン１２ａ、１２ｂの周囲長（周辺長）の総和ＳＲＡを、各々の分割領域４毎に算出する（ステップＳ５）。
【００７１】
次に、分割領域４内におけるゲート電極の実パターン２０ａ、２０ｂの周囲長（周辺長）の総和ＳＲＧを、各々の分割領域４毎に算出する（ステップＳ６）。
【００７２】
次に、分割領域４内における素子領域の実パターン１２ａ、１２ｂの周囲長の総和ＳＲＡと、分割領域４内におけるゲート電極の実パターン２０ａ、２０ｂの周囲長の総和ＳＲＧとの和である第１の値ＳＲを、各々の分割領域４毎に算出する。即ち、分割領域４内における素子領域１２ａ、１２ｂ及びゲート配線２０ａ、２０ｂの実パターンの周囲長の総和ＳＲを、各々の分割領域４毎に算出する（ステップＳ７）。分割領域４内における素子領域１２ａ、１２ｂ及びゲート電極２０ａ、２０ｂの実パターンの周囲長の総和（第１の値）ＳＲは、以下のような式により表される。
【００７３】
ＳＲ＝ ＳＲＡ ＋ ＳＲＧ
光の吸収率の素子領域１２ａ、１２ｂの周囲長に対する感度と、光の吸収率のゲート電極２０ａ、２０ｂの周囲長に対する感度とが異なる場合には、その感度の比率を考慮した重み係数（ＷＡ，ＷＧ）を用いて、第１の値ＳＲを以下のような式により求めてもよい。即ち、素子領域１２ａ、１２ｂの周囲長が光の吸収率に及ぼす影響と、ゲート電極２０ａ、２０ｂの周囲長が光の吸収率に及ぼす影響とが異なる場合には、かかる影響度を考慮した重み係数（ＷＡ，ＷＧ）を用いて、以下のような式により第１の値ＳＲを求めてもよい。
【００７４】
ＳＲ＝ ＷＡ・ＳＲＡ ＋ ＷＧ・ＳＲＧ
次に、図１２に示すように、実回路領域２ａ、２ｂ以外の空き領域（ダミーパターン領域）３ａ、３ｂ内に、以下のようにして、素子領域のダミーパターン１２ｃ、１２ｄとゲート配線のダミーパターン２０ｃ、２０ｄとを配置する（ステップＳ８）。
【００７５】
素子領域のダミーパターン１２ｃ、１２ｄとゲート配線のダミーパターン２０ｃ、２０ｄとを配置する際には、以下のような第２の値ＳＰが、分割領域４間において互いに等しくなるようにする。第２の値ＳＰは、分割領域４内に存在する素子領域の実パターン１２ａ、１２ｂ、素子領域のダミーパターン１２ｃ、１２ｄ、ゲート配線の実パターン２０ａ、２０ｂ及びゲート配線のダミーパターン２０ｃ、２０ｄの周囲長の総和である。第２の値ＳＰは、分割領域４内における素子領域のダミーパターン１２ｃ、１２ｄの周囲長の総和をＳＤＡとし、分割領域４内におけるゲート配線のダミーパターン２０ｃ、２０ｄの周囲長の総和をＳＤＧとすると、以下のような式により表される。
【００７６】
ＳＰ＝ ＳＲ ＋ ＳＤＡ ＋ ＳＤＧ ＝ ＳＲＡ ＋ ＳＲＧ＋ ＳＤＡ ＋ ＳＤＧ
なお、光の吸収率の素子領域の周囲長に対する感度と、光の吸収率のゲート電極の周囲長に対する感度とが異なる場合には、その感度の比率を考慮した重み係数（ＷＡ，ＷＧ）を用いて、第２の値ＳＰを以下のような式により求めてもよい。即ち、素子領域の周囲長が光の吸収率に及ぼす影響と、ゲート電極の周囲長が光の吸収率に及ぼす影響とが異なる場合には、かかる影響度を考慮した重み係数（ＷＡ，ＷＧ）を用いて、第２の値ＳＰを以下のような式により求めてもよい。
【００７７】
ＳＰ＝ ＷＡ・ＳＲＡ ＋ ＷＧ・ＳＲＧ ＋ ＷＡ・ＳＤＡ＋ ＷＧ・ＳＤＧ
素子領域のダミーパターン１２ｃ、１２ｄ及びゲート配線のダミーパターン２０ｃ、２０ｄの平面形状は、例えば正方形とする。なお、素子領域のダミーパターン１２ｃ、１２ｄ及びゲート配線のダミーパターン２０ｃ、２０ｄの平面形状は正方形に限定されるものではない。例えば、素子領域のダミーパターン１２ｃ、１２ｄの平面形状を、例えば素子領域のパターン１２ａ、１２ｂと同様に長方形としてもよい。また、ゲート配線のダミーパターン２０ｃ、２０ｄの平面形状を、例えばゲート配線２０ａ、２０ｂと同様に長方形としてもよい。
【００７８】
なお、上記では、第２の値ＳＰを分割領域４間で等しくする場合を例に説明したが、必ずしも分割領域４間において第２の値ＳＰが等しくなくてもよい。分割領域４間における第２の値ＳＰのばらつきが所定の範囲内となるようにしてもよい。かかる所定の範囲は、例えば±１０％程度とする。分割領域４間における第２の値ＳＰのばらつきを例えば±１０％以下とすれば、アニールの際における各部の温度のばらつきを例えば２０℃以下に抑えることが可能であり、トランジスタ等の電気的特性のばらつきを十分に低減することが可能である。
【００７９】
こうして、素子領域のダミーパターン１２ｃ、１２ｄ及びゲート配線のダミーパターン２０ｃ、２０ｄが空き領域３ａ、３ｂ内にそれぞれ配置される。分割領域４における素子領域の実パターン１２ａ及びゲート配線の実パターン２０ａの周囲長の総和が比較的大きい箇所の近傍には、周囲長の総和が比較的小さい素子領域のダミーパターン１２ｃ及びゲート配線のダミーパターン２０ｃが配置される。また、分割領域４内における素子領域の実パターン１２ｂ及びゲート配線の実パターン２０ｂの周囲長の総和が比較的小さい箇所の近傍には、周囲長の総和が比較的大きい素子領域のダミーパターン１２ｄ及びゲート配線のダミーパターン２０ｄが配置される。
【００８０】
素子領域の実パターン１２ａ、１２ｂと素子領域のダミーパターン１２ｃ、１２ｄとを含むレイアウトパターンが、素子領域１２ａ、１２ｂ及びダミーの素子領域１２ｃ、１２ｄを形成するためのレイアウトパターンとして生成される。
【００８１】
ゲート配線の実パターン２０ａ、２０ｂとゲート配線のダミーパターン２０ｃ、２０ｄとを含むレイアウトパターンが、ゲート配線２０ａ、２０ｂとダミーのゲート配線２０ｃ、２０ｄを形成するためのレイアウトパターンとして生成される。
【００８２】
なお、以下のようにして、素子領域のダミーパターン１２ｃ、１２ｄとゲート配線のダミーパターン２０ｃ、２０ｄとを配置してもよい。即ち、まず、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及び素子領域のダミーパターン１２ｃ、１２ｃの周囲長の総和（ＳＲＡ＋ＳＤＡ）が、分割領域４間で互いに等しくなるように、素子領域のダミーパターン１２ｃ、１２ｄを配置する。次に、分割領域４内におけるゲート配線の実パターン２０ａ、２０ｂ及びゲート配線のダミーパターン２０ｃ、２０ｄの周囲長の総和（ＳＲＧ＋ＳＤＧ）が、分割領域４間で互いに等しくなるように、ゲート配線のダミーパターン２０ｃ、２０ｄを配置する。このようにして、ダミーパターンを配置することによっても、分割領域４内における素子領域の実パターン、素子領域のダミーパターン、ゲート配線の実パターン及びゲート配線のダミーパターンの周囲長の総和を、各分割領域４間で等しくすることができる。このようにしてダミーパターンを配置すれば、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及びダミーパターン１２ｃ、１２ｄの周囲長の総和を、各分割領域４間で互いに等しくすることができる。また、分割領域４内におけるゲート配線の実パターン２０ａ、２０ｂ及びダミーパターン２０ｃ、２０ｄの周囲長の総和を、各分割領域４間で互いに等しくすることができる。従って、このようにしてダミーパターンを配置すれば、光の吸収率のばらつきをより低減することが可能となり、アニールの際における各部の温度のばらつきをより低減することが可能となる。
【００８３】
この後、トランジスタ３４，３６のソース／ドレイン拡散層７４，７６（図２６参照）に達するコンタクトホール（図示せず）のパターンや、コンタクトホール内に埋め込まれる導体プラグ（図示せず）に接続される配線（図示せず）のパターン等が、適宜レイアウトされる。
【００８４】
こうして、本実施形態による半導体装置が設計される。このようにして得られた半導体装置のレイアウトパターンは、例えば半導体設計装置の磁気ディスク３０５に記憶される。
【００８５】
こうして形成された各々のレイアウトパターン（設計パターン）は、本実施形態による半導体装置を製造する際に用いられる。
【００８６】
このように、本実施形態によれば、素子領域１２ａ、１２ｂ及びゲート配線２０ａ、２０ｂに対し、パターンの周囲長の総和の各分割領域４間におけるばらつきが、所定の範囲内となるように、素子領域とゲート配線のダミーパターンを配置する。このため、本実施形態によれば、各分割領域４間における光の吸収率のばらつきを低減することができ、アニールの際における各部の温度のばらつきを十分に抑制することができる。従って、本実施形態によれば、アニール処理の時間を比較的短く設定する場合であっても、トランジスタ等の電気的特性のばらつきを十分に低減することができる。
【００８７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１３乃至図２８を用いて説明する。図１３乃至図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域２ａを示している。また、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域２ａを示している。また、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）の紙面右側は、素子領域及びゲート配線のダミーパターンの周囲長の総和が比較的小さいダミーパターン領域（空き領域）３ａを示している。また、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）の紙面右側は、素子領域及びゲート配線のダミーパターンの周囲長の総和が比較的小さいダミーパターン領域（空き領域）３ａを示している。また、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的小さい実回路領域２ｂを示している。また、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的小さい実回路領域２ｂを示している。また、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）の紙面右側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域３ｂを示している。また、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）の紙面右側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域３ｂを示している。
【００８８】
まず、図１３に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。
【００８９】
次に、全面に、例えば熱酸化法により、膜厚３〜３０ｎｍ程度のシリコン酸化膜（図示せず）３０を形成する。
【００９０】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚５０〜２００ｎｍ程度のシリコン窒化膜３２を形成する。
【００９１】
次に、全面に、スピンコート法により、フォトレジスト膜３３を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３３をパターニングする。フォトレジスト膜３３をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。これにより、素子分離領域の平面形状のパターンと、ダミーの素子分離領域の平面形状のパターンとが、フォトレジスト膜３３に形成される。
【００９３】
次に、フォトレジスト膜３３をマスクとして、シリコン窒化膜３２をドライエッチングする。シリコン窒化膜３２は、ハードマスクとなる。
【００９４】
次に、フォトレジスト膜３３及びシリコン窒化膜３２をマスクとして、シリコン酸化膜３０及び半導体基板１０をエッチングする。これにより、半導体基板１０に溝（トレンチ）１５が形成される。かかる溝１５は、素子分離領域１４（図２６参照）を埋め込むためのものである。溝１５の深さは、例えば２００〜４００ｎｍ程度とする。この後、例えばアッシングにより、フォトレジスト膜３３を剥離する（図１４参照）。
【００９５】
次に、例えばＣＶＤ法により、膜厚３００〜７００ｎｍ程度のシリコン酸化膜１４を形成する。
【００９６】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜３２の表面が露出するまで、シリコン酸化膜１４を研磨する。シリコン窒化膜３２は、シリコン酸化膜１４をエッチングする際の研磨ストッパとしても機能する。こうして、溝１５内にシリコン酸化膜の素子分離領域１４が形成される（図１５参照）。
【００９７】
この後、シリコン窒化膜３２及びシリコン酸化膜３０をエッチング除去する。
【００９８】
こうして、ＳＴＩ（Shallow Trench Isolation）法により、実回路領域２ａ、２ｂ（図９参照）内に、素子領域１２ａ、１２ｂを確定する素子分離領域１４ａ、１２ｂが形成される。また、ダミーパターン領域３ａ、３ｂ内に、ダミーの素子領域を確定するダミーの素子分離領域１２ｃ、１２ｄが形成される（図１６参照）。
【００９９】
次に、全面に、スピンコート法により、フォトレジスト膜３５を形成する。
【０１００】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域を露出する開口部３８をフォトレジスト膜３５に形成する。かかる開口部３８は、Ｐ型ウェル１６Ｐを形成するためのものである。フォトレジスト膜３５をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１０１】
次に、フォトレジスト膜３５をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型ウェル１６Ｐを形成する（図１７参照）。この後、例えばアッシングにより、フォトレジスト膜３５を剥離する。
【０１０２】
次に、全面に、スピンコート法により、フォトレジスト膜３８を形成する。
【０１０３】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域を露出する開口部４２をフォトレジスト膜に形成する。かかる開口部４２は、Ｎ型ウェル１６Ｎを形成するためのものである。フォトレジスト膜４０をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１０４】
次に、フォトレジスト膜４０をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入することにより、Ｎ型ウェル１６Ｎを形成する（図１８参照）。この後、例えばアッシングによりフォトレジスト膜を剥離する。
【０１０５】
次に、全面に、例えば熱酸化法により、膜厚１〜３ｎｍ程度のシリコン酸化膜のゲート絶縁膜１８を形成する。
【０１０６】
次に、全面に、例えばＣＶＤ法により、膜厚５０〜２００ｎｍ程度のポリシリコン膜２０を形成する。
【０１０７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４４を形成する。
【０１０８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４４をパターニングする。フォトレジスト膜４４をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。こうして、ゲート配線の実パターン２０ａ、２０ｂ（図２０参照）の形状のフォトレジスト膜４４のパターンと、ゲート配線のダミーパターン２０ｃ、２０ｄ（図２０参照）の形状のフォトレジスト膜４４のパターンとが形成される（図１９参照）。
【０１０９】
次に、例えばドライエッチングにより、フォトレジスト膜４４をマスクとして、ポリシリコン膜をエッチングする。これにより、実回路領域２ａ、２ｂには、ゲート配線の実パターン２０ａ、２０ｂが形成され、ダミーパターン領域３ａ、３ｂには、ゲート配線のダミーパターン２０ｃ、２０ｄが形成される（図２０参照）。この後、例えばアッシングにより、フォトレジスト膜４４を剥離する。
【０１１０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。
【０１１１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域を露出する開口部４８をフォトレジスト膜に形成する（図２１参照）。フォトレジスト膜４６をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１１２】
次に、フォトレジスト膜４６及びゲート電極２０ａ、２０ｂをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタ３６（図２６参照）のポケット領域５０を形成する。Ｐ型のドーパント不純物としては、例えばインジウム（Ｉｎ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば３０ｋｅＶ〜１００ｋｅＶとする。ドーズ量は、例えば５×１０１２ｃｍ２〜２×１０１３ｃｍ２とする。Ｉｎの入射角は、半導体基板１０の表面の法線に対して例えば０度〜４５度とする。Ｉｎの注入は、４方向からそれぞれ行う。こうして、ＮＭＯＳトランジスタ３６のゲート電極２０ａの両側の半導体基板１０内にポケット領域５０が形成される。
【０１１３】
なお、ここでは、ポケット領域５０を形成する際に導入するドーパント不純物としてＩｎを用いる場合を例に説明したが、かかるドーパント不純物はＩｎに限定されるものではない。例えば、ドーパント不純物としてホウ素（Ｂ）を用いてもよい。ドーパント不純物としてホウ素を用いる場合には、加速エネルギーを例えば３ｋｅＶ〜１０ｋｅＶとする。
【０１１４】
次に、例えばイオン注入法により、フォトレジスト膜４６及びゲート電極２０ａ、２０ｂをマスクとして、Ｎ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタ３６のエクステンション領域（不純物拡散領域）５２を形成する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、１ｋｅＶ〜５ｋｅＶとする。なお、加速エネルギーは、１ｋｅＶ〜５ｋｅＶに限定されるものではなく、例えば０．５ｋｅＶ〜１０ｋｅＶとしてもよい。ドーズ量は、例えば１×１０１４ｃｍ２〜２×１０１５ｃｍ２とする。Ａｓの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。なお、Ａｓの入射角は、０度〜１０度に限定されるものではなく、例えば０度〜３０度としてもよい。
【０１１５】
なお、ここでは、エクステンション領域５２を形成する際に用いるドーパント不純物としてＡｓを用いる場合を例に説明したが、かかるドーパント不純物はＡｓに限定されるものではない。例えば、ドーパント不純物としてリン（Ｐ）やアンチモン（Ｓｂ）を用いてもよい。
【０１１６】
次に、例えばアッシングによりフォトレジスト膜４６を剥離する。
【０１１７】
次に、例えば不活性雰囲気中にて、アニール処理（熱処理）を行う（図２２参照）。かかるアニール理としては、ミリ秒アニール処理を行う。ミリ秒アニール処理は、半導体基板１０に所定の光を所定のアニール時間だけ照射することにより行われる。ミリ秒アニール処理のアニール時間についての一般的な定義は必ずしも明確ではないが、本明細書中においては、ミリ秒アニール処理のアニール時間は０．１ｍｓ〜１００ｍｓとする。ミリ秒アニール処理を行う際には、例えばフラッシュランプアニール装置等の加熱処理装置が用いられる。かかる加熱処理装置としては、例えばウルトラテック社製のレーザアニール装置（型番：ＬＳＡ１００）や、大日本スクリーン製造株式会社製のフラッシュランプアニール装置（型番：ＬＡ−３０００Ｆ）等を挙げることができる。光源としては、例えばＸｅ（キセノン）アークフラッシュランプ等が用いられる。Ｘｅアークフラッシュランプを用いた場合には、紫外領域から赤外領域の光が照射される。不活性雰囲気としては、例えば窒素雰囲気を用いる。光の照射時間は、例えば０．８ミリ秒〜数十ミリ秒程度とする。半導体基板の予備加熱温度は、例えば４５０℃〜５５０℃程度とする。半導体基板１０の表面に照射する光の強度は、例えば１５Ｊ／ｃｍ２〜３５Ｊ／ｃｍ２程度とする。ミリ秒アニール処理を行うことにより、半導体基板１０の表面は、１０００℃〜１３００℃程度に加熱される。ミリ秒アニール処理により熱処理を行うため、不純物が広く拡散するのを抑制しつつ、急速ランプ加熱法では得られないような高い活性化率で不純物を活性化することができる。また、イオン注入時に生じたシリコン結晶のダメージが、このアニール処理により回復される。
【０１１８】
こうして、ポケット領域５０を形成するために導入された不純物及びエクステンション領域５２を形成するために導入された不純物が活性化される。
【０１１９】
なお、このアニール処理は、後工程で行われるアニール処理等により代用することも可能であるため、このアニール処理を省略してもよい。
【０１２０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
【０１２１】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域を露出する開口部５６をフォトレジスト膜５４に形成する（図２３参照）。フォトレジスト膜５４をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１２２】
次に、フォトレジスト膜５４及びゲート電極２０ａ、２０ｂをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタ３４のポケット領域５８を形成する。Ｎ型のドーパント不純物としては、例えばアンチモン（Ｓｂ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば３０ｋｅＶ〜１００ｋｅＶとする。ドーズ量は、例えば５×１０１２ｃｍ２〜２×１０１３ｃｍ２とする。Ｓｂの入射角は、半導体基板１０の表面の法線に対して例えば０度〜４５度とする。Ｓｂの注入は、４方向からそれぞれ行う。こうして、ＰＭＯＳトランジスタ３４のゲート電極２０ａ、２０ｂの両側の半導体基板１０内にポケット領域５８が形成される。
【０１２３】
なお、ここでは、ポケット領域５８を形成する際に導入するドーパント不純物としてＳｂを用いる場合を例に説明したが、かかるドーパント不純物はＳｂに限定されるものではない。例えば、ドーパント不純物としてＡｓやリン（Ｐ）を用いてもよい。
【０１２４】
次に、例えばイオン注入法により、フォトレジスト膜５４及びゲート電極２０ａ、２０ｂをマスクとして、Ｐ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタ３４のエクステンション領域（不純物拡散領域）６０を形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、０．２ｋｅＶ〜０．５ｋｅＶ程度とする。なお、加速エネルギーは、０．２ｋｅＶ〜０．５ｋｅＶに限定されるものではなく、例えば０．１ｋｅＶ〜１ｋｅＶとしてもよい。ドーズ量は、例えば１×１０１４ｃｍ２〜５×１０１５ｃｍ２とする。Ｂの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。なお、Ｂの入射角は、０度〜１０度に限定されるものではなく、例えば０度〜３０度としてもよい。
【０１２５】
なお、ここでは、エクステンション領域６０を形成する際に用いるドーパント不純物としてＢを用いる場合を例に説明したが、かかるドーパント不純物はＢに限定されるものではない。例えば、ドーパント不純物としてＢＦ２を用いてもよい。ドーパント不純物としてＢＦ２を用いる場合には、加速エネルギーは例えば０．５ｋｅＶ〜２．５ｋｅＶとし、ドーズ量は例えば１×１０１４ｃｍ２〜５×１０１５ｃｍ２とする。
【０１２６】
次に、例えばアッシングによりフォトレジスト膜を剥離する。
【０１２７】
次に、例えば不活性雰囲気中にて、アニール処理（熱処理）を行う（図２４参照）。かかるアニール理としては、ミリ秒アニール処理を行う。ミリ秒アニール処理を行う際には、例えばフラッシュランプアニール装置等の加熱処理装置が用いられる。かかる加熱処理装置としては、例えばウルトラテック社製のレーザアニール装置（型番：ＬＳＡ１００）や、大日本スクリーン製造株式会社製のフラッシュランプアニール装置（型番：ＬＡ−３０００Ｆ）等を挙げることができる。光源としては、例えばＸｅ（キセノン）アークフラッシュランプ等が用いられる。不活性雰囲気としては、例えば窒素雰囲気を用いる。光の照射時間は、例えば０．８ミリ秒〜数十ミリ秒程度とする。半導体基板の予備加熱温度は、例えば４５０℃〜５５０℃程度とする。半導体基板１０の表面に照射する光の強度は、例えば１５Ｊ／ｃｍ２〜３５Ｊ／ｃｍ２程度とする。ミリ秒アニール処理を行うことにより、半導体基板１０の表面は、１０００℃〜１３００℃程度に加熱される。ミリ秒アニール処理により熱処理を行うため、不純物が広く拡散するのを抑制しつつ、急速ランプ加熱法では得られないような高い活性化率で不純物を活性化することができる。また、イオン注入時に生じたシリコン結晶のダメージが、このアニール処理により回復される。
【０１２８】
こうして、ポケット領域５８を形成するために導入された不純物及びエクステンション領域６０を形成するために導入された不純物が活性化される。
【０１２９】
なお、このアニール処理は、後工程で行われるアニール処理等により代用することも可能であるため、このアニール処理を省略してもよい。
【０１３０】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜を形成する。
【０１３１】
次に、シリコン酸化膜を異方性エッチングする。これにより、ゲート配線（ゲート電極）の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜２２が形成される（図２５参照）。
【０１３２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１３３】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域を露出する開口部６４をフォトレジスト膜６２に形成する（図２６参照）。フォトレジスト膜６２をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１３４】
次に、例えばイオン注入法により、フォトレジスト膜６２、ゲート電極２０ａ、２０ｂ及びサイドウォール絶縁膜２２をマスクとして、Ｎ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ３６のエクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域６６が形成される。Ｎ型のドーパント不純物としては、例えばＰを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、５ｋｅＶ〜２０ｋｅＶとする。なお、加速エネルギーは、５ｋｅＶ〜２０ｋｅＶに限定されるものではなく、例えば１ｋｅＶ〜２０ｋｅＶとしてもよい。ドーズ量は、例えば２×１０１５ｃｍ２〜１×１０１６ｃｍ２とする。なお、ドーズ量は、２×１０１５ｃｍ２〜１×１０１６ｃｍ２に限定されるものではなく、例えば２×１０１５ｃｍ２〜２×１０１６ｃｍ２でもよい。Ｐの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。なお、Ｐの入射角は、０度〜１０度に限定されるものではなく、例えば０度〜３０度としてもよい。
【０１３５】
なお、ここでは、深い不純物拡散領域６６を形成する際に用いるドーパント不純物としてＰを用いる場合を例に説明したが、かかるドーパント不純物はＰに限定されるものではない。例えば、ドーパント不純物としてＡｓを用いてもよい。
【０１３６】
次に、例えばアッシングにより、フォトレジスト膜６２を剥離する。
【０１３７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６８を形成する。
【０１３８】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域を露出する開口部７０をフォトレジスト膜６８に形成する（図２７参照）。フォトレジスト膜６８をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１３９】
次に、例えばイオン注入法により、フォトレジスト膜６８、ゲート電極２０ａ、２０ｂ及びサイドウォール絶縁膜２２をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ３４のエクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域７２が形成される。Ｐ型のドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、２ｋｅＶ〜５ｋｅＶとする。ドーズ量は、例えば２×１０１５ｃｍ２〜１×１０１６ｃｍ２とする。Ｂの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。
【０１４０】
なお、ここでは、深い不純物拡散領域７２を形成する際に用いるドーパント不純物としてＢを用いる場合を例に説明したが、かかるドーパント不純物はＢに限定されるものではない。例えば、ドーパント不純物としてＢＦ２等を用いてもよい。
【０１４１】
次に、例えばアッシングにより、フォトレジスト膜６８を剥離する。
【０１４２】
次に、次に、例えば不活性雰囲気中にて、アニール処理（熱処理）を行う（図２８参照）。かかるアニール理としては、ミリ秒アニール処理を行う。ミリ秒アニール処理を行う際には、例えばフラッシュランプアニール装置等の加熱処理装置が用いられる。かかる加熱処理装置としては、例えばウルトラテック社製のレーザアニール装置（型番：ＬＳＡ１００）や、大日本スクリーン製造株式会社製のフラッシュランプアニール装置（型番：ＬＡ−３０００Ｆ）等を挙げることができる。光源としては、例えばＸｅ（キセノン）アークフラッシュランプ等が用いられる。不活性雰囲気としては、例えば窒素雰囲気を用いる。光の照射時間は、例えば０．８ミリ秒〜数十ミリ秒程度とする。半導体基板の予備加熱温度は、例えば４５０℃〜５５０℃程度とする。半導体基板１０の表面に照射する光の強度は、例えば１５Ｊ／ｃｍ２〜３５Ｊ／ｃｍ２程度とする。ミリ秒アニール処理を行うことにより、半導体基板の表面は、１０００℃〜１３００℃程度に加熱される。ミリ秒アニール処理により熱処理を行うため、不純物が広く拡散するのを抑制しつつ、急速ランプ加熱法では得られないような高い活性化率で不純物を活性化することができる。また、イオン注入時に生じたシリコン結晶のダメージが、このアニール処理により回復される。
【０１４３】
こうして、ポケット領域５０と、浅い不純物拡散領域（エクステンション領域）５２と、深い不純物拡散領域６６とを有するＮＭＯＳトランジスタ３６のソース／ドレイン拡散層７４が形成される。こうして、ゲート電極２０ａ、２０ｂとソース／ドレイン拡散層７４とを有するＮＭＯＳトランジスタ３６が形成される。
【０１４４】
また、ポケット領域５８と、浅い不純物拡散領域（エクステンション領域）６０と、深い不純物拡散領域７２とを有するＰＭＯＳトランジスタ３４のソース／ドレイン拡散層７６が形成される。こうして、ゲート電極２０ａ、２０ｂとソース／ドレイン拡散層７６とを有するＰＭＯＳトランジスタ３４が形成される。
【０１４５】
この後、図示しない層間絶縁膜、コンタクトホール、導体プラグ、及び配線等が適宜形成される。
【０１４６】
こうして、ＮＭＯＳトランジスタ３６とＰＭＯＳトランジスタ３４とを有する半導体装置が形成される。
【０１４７】
このように、本実施形態によれば、素子領域１２ａ、１２ｂ及びゲート配線２０ａ、２０ｂに対し、パターンの周囲長の総和の各分割領域４間におけるばらつきが、所定の範囲内となるように、素子領域とゲート配線のダミーパターンを配置する。このため、本実施形態によれば、各分割領域４間における光の吸収率のばらつきを低減することができ、アニールの際における各部の温度のばらつきを十分に抑制することができる。従って、本実施形態によれば、アニール処理の時間を比較的短く設定する場合であっても、トランジスタ等の電気的特性のばらつきを十分に低減することができる。
【０１４８】
［第２実施形態］
図２９は、所定の面積の領域内における素子領域及びゲート配線の周囲長の総和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内におけるゲート配線の周囲長の総和と素子領域の周囲長の総和との和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【０１４９】
図２９から分かるように、１００μｍ×１００μｍの領域内における素子領域及びゲート配線の周囲長の総和の値が約９００００μｍ以下の範囲では、素子領域及びゲート配線周囲長の総和の値が大きくなるに伴って光の吸収率が大きくなっている。しかしながら、所定の面積の領域内における素子領域及びゲート配線の周囲長の総和の値が約９００００μｍ以上では、素子領域及びゲート配線の周囲長の総和の値に応じて光の吸収率が変化せず、光の吸収率はほぼ一定になっている。所定の面積の領域内における素子領域及びゲート電極の周囲長の総和の値が一定の閾値以上になると、光の吸収率が増加しなくなるのは、パターンが高密度になりすぎ、パターン間に光が入り込みにくくなり、光の多重反射が増加しにくくなるためと考えられる。このように、素子領域及びゲート電極のパターンを著しく高密度に配置した場合には、光の吸収率は飽和状態になり、光の吸収率は素子領域及びゲート配線の周囲長の総和に依存しなくなる。
【０１５０】
１００μｍ×１００μｍの範囲で考えた場合には、光の吸収率の増加が飽和状態に達する閾値は、上述したように、例えば９００００μｍ程度である。２５μｍ×２５μｍの範囲で考えた場合には、かかる閾値は例えば５６２５μｍ程度となる。また、５μｍ×５μｍの範囲で考えた場合には、かかる閾値は例えば２２５μｍ程度となる。
【０１５１】
素子領域やゲート配線のパターンが極めて高密度に存在している箇所が局所的に存在している場合、かかる局所領域においては光の吸収率が飽和状態に達しているものの、かかる局所領域を除く領域においては光の吸収率は飽和状態になっていない。かかる局所領域が分割領域４より小さい場合には、光の吸収率が飽和状態になっている領域と、光の吸収率が飽和状態になっていない領域とが、分割領域４内に存在することとなる。かかる局所領域内に存在する素子領域やゲート配線の周囲長の総和が著しく大きい場合には、かかる局所領域が比較的狭い領域である場合であっても、分割領域４内における素子領域やゲート配線の周囲長の総和は比較的大きくなる。この場合、分割領域４内における素子領域及びゲート配線の実パターン及びダミーパターンの周囲長の総和を、単に分割領域４間で等しくしても、光の吸収率のばらつきを十分に低減し得ない場合がある。
【０１５２】
そこで、第２実施形態による半導体装置の設計方法では、各々の分割領域（第１の分割領域）４を、第１の分割領域４より面積が小さい複数の第２の分割領域５（図３１参照）に更に分割する。そして、第２の分割領域５内における素子領域１２ｅ、１２ｆ及びゲート配線２０ｅ、２０ｆの周囲長の総和が所定の閾値以上の場合には、当該第２の分割領域５内における素子領域及びゲート配線の周囲長の総和を所定の閾値で置き換えることとした。
【０１５３】
（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法について図３０乃至図３６を用いて説明する。図３０は、本実施形態による半導体装置の設計方法を示すフローチャートである。図３１乃至図３６は、本実施形態による半導体装置の設計方法を示す平面図である。
【０１５４】
本実施形態による半導体装置の設計方法は、例えば、図６に示すような半導体設計装置を用いて、実行することが可能である。本実施形態において用いられる半導体設計装置には、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされている。
【０１５５】
まず、図３１に示すように、所定のレイアウト領域内に、半導体基板１０内に形成されるＮ型ウェル１６Ｎのパターン及びＰ型ウェル１６Ｐのパターンをレイアウトする（ステップＳ１１）。
【０１５６】
次に、図３２に示すように、レイアウト領域内に、素子領域の実パターン１２ｅ、１２ｆをレイアウトする（ステップＳ１２）。素子領域の実パターン１２ｅ、１２ｆは、実回路領域２ａ、２ｂ内に配される。
【０１５７】
次に、図３３に示すように、レイアウト領域のうちの実回路領域２ａ、２ｂ内に、ゲート配線の実パターン２０ｅ、２０ｆをレイアウトする（ステップＳ１３）。ゲート配線の実パターン２０ｅ、２０ｆは、素子領域１２ｅ、１２ｆと交差するように配される。
【０１５８】
次に、図３４に示すように、レイアウト領域を複数の第１の分割領域（第１の単位領域、第１のメッシュ）４に分割する（ステップＳ１４）。第１の分割領域４の一辺の長さは、ミリ秒アニールを行う際に半導体基板１０中を伝搬する熱の拡散長以下とする。ここでは、各々の第１の分割領域４のサイズを、例えば２５μｍ×２５μｍ程度とする。
【０１５９】
次に、図３５に示すように、第１の分割領域４を、第１の分割領域４より小さい複数の第２の分割領域（第２の単位領域、第２のメッシュ）５にそれぞれ分割する（ステップＳ１５）。第２の分割領域５のサイズは、例えば５μｍ×５μｍ程度とする。
【０１６０】
次に、第２の分割領域５内における素子領域の実パターン１２ｅ、１２ｆの周囲長の総和ＳＲＡ１を、各々の第２の分割領域５毎に算出する（ステップＳ１６）。
【０１６１】
次に、第２の分割領域５内におけるゲート配線の実パターン２０ｅ、２０ｆの周囲長の総和ＳＲＧ１を、各々の第２の分割領域５毎に算出する（ステップＳ１７）。
【０１６２】
次に、第２の分割領域５内における素子領域の実パターン１２ｅ、１２ｆの周囲長の総和ＳＲＡ１と、第２の分割領域内におけるゲート電極の実パターン２０ｅ、２０ｆの周囲長の総和ＳＲＧ１との和である第１の値ＳＲ１を、各々の第２の分割領域５毎に算出する（ステップＳ１８）。各々の第２の分割領域５における第１の値ＳＲ１は、以下のような式により表される。
【０１６３】
ＳＲ１＝ ＳＲＡ１ ＋ ＳＲＧ１
次に、第２の分割領域５内における第１の値ＳＲ１が、所定の基準値（閾値）Ｒより大きいか否かを、各々の第２の分割領域５毎に判定する（ステップＳ１９）。
【０１６４】
第２の分割領域５内における第１の値ＳＲ１が、所定の基準値Ｒより大きい場合には、所定の基準値Ｒの値を第１の値とする（ステップＳ２０）。
【０１６５】
第２の分割領域５内における第１の値ＳＲ１が、所定の基準値Ｒ以下の場合には、第１の値ＳＲ１は、所定の基準値Ｒにより置換されない。
【０１６６】
次に、第１の分割領域４内に含まれる複数の第２の分割領域５の第１の値ＳＲ１の総和ＳＲ２を、各々の第１の分割領域４毎に算出する（ステップＳ２１）。第１の分割領域４内に含まれる複数の第２の分割領域５の数をｎとすると、第１の分割領域４内に含まれる複数の第２の分割領域５の第１の値ＳＲ１（ｎ）の総和ＳＲ２は、以下のような式により表される。
【０１６７】
ＳＲ２＝ ＳＲ１（１） ＋ ＳＲ１（２） ＋ ・・・ ＋ ＳＲ１（ｎ）
次に、図３６に示すように、実回路領域２ａ、２ｂ以外の空き領域（ダミーパターン領域）３ａ、３ｂ内に、以下のようにして、素子領域のダミーパターン１２ｇ、１２ｈとゲート配線のダミーパターン２０ｇ、２０ｈとを配置する。
【０１６８】
素子領域のダミーパターン１２ｇ、１２ｈとゲート配線のダミーパターン２０ｇ、２０ｈとを配置する際には、以下のような第２の値ＳＰが、第１の分割領域４間において互いに等しくなるようにする。第２の値ＳＰは、第１の分割領域４内における素子領域のダミーパターン１２ｇ、１２ｈの周囲長の総和をＳＤＡとし、第１の分割領域４内におけるゲート配線のダミーパターン２０ｇ、２０ｈの周囲長の総和をＳＤＧとすると、以下のような式により表される。
【０１６９】
ＳＰ＝ ＳＲ２ ＋ ＳＤＡ ＋ ＳＤＧ
素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈの平面形状は、例えば正方形とする。なお、素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈの平面形状は正方形に限定されるものではない。例えば、素子領域のダミーパターン１２ｇ、１２ｈの平面形状を、例えば素子領域のパターン１２ｅ、１２ｆと同様に長方形としてもよい。また、ゲート配線のダミーパターン２０ｇ、２０ｈの平面形状を、例えばゲート配線２０ｅ、２０ｆと同様に長方形としてもよい。
【０１７０】
なお、各々の第１の分割領域４間において、第２の値ＳＰが必ずしも等しくなくてもよい。第１の分割領域４間における第２の値ＳＰのばらつきが所定の範囲内となるように、素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈを配置するようにしてもよい。かかる所定の範囲は、例えば±１０％程度とする。第１の分割領域４間における第２の値ＳＰのばらつきを例えば±１０％以下とすれば、アニールの際における各部の温度のばらつきを例えば２０℃以下に抑えることが可能であり、トランジスタ３４，３６等の電気的特性のばらつきを十分に低減することが可能である。
【０１７１】
こうして、素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈが空き領域３ａ、３ｂ内に配置される。
【０１７２】
素子領域の実パターン１２ｅ、１２ｆと素子領域のダミーパターン１２ｇ、１２ｈとを含むレイアウトパターンが、素子領域及びダミーの素子領域を形成するためのレイアウトパターンとして生成される。
【０１７３】
また、ゲート配線の実パターン２０ｅ、２０ｆとゲート配線のダミーパターン２０ｇ、２０ｈとを含むレイアウトパターンが、ゲート配線及びダミーのゲート配線を形成するためのレイアウトパターンとして生成される。
【０１７４】
この後、トランジスタ３４，３６のソース／ドレイン拡散層７４，７６（図２８参照）に達するコンタクトホール（図示せず）のパターンや、コンタクトホールに埋め込まれる導体プラグ（図示せず）に接続される配線（図示せず）のパターン等が、適宜レイアウトされる。
【０１７５】
こうして、本実施形態による半導体装置が設計される。このようにして得られた半導体装置のレイアウトパターンは、例えば半導体設計装置の磁気ディスクに記憶される。
【０１７６】
こうして形成された各々のレイアウトパターン（設計パターン）は、本実施形態による半導体装置を製造する際に用いられる。
【０１７７】
本実施形態によれば、各々の第１の分割領域５を、第１の分割領域４より面積が小さい複数の第２の分割領域５に更に分割する。そして、第２の分割領域５内における素子領域の実パターン１２ｅ、１２ｆ及びゲート配線の実パターン２０ｅ、２０ｆの周囲長の総和である第１の値ＳＲ１を算出する。かかる第１の値ＳＲ１が所定の閾値以上の場合には、当該第２の分割領域５内における第１の値ＳＲ１を所定の閾値で置き換える。そして、第１の分割領域４内に存在する第２の分割領域５の第１の値ＳＲ１の総和と、素子領域のダミーパターン１２ｇ、１２ｈの周囲長の総和ＳＤＡと、ゲート配線のダミーパターン２０ｇ、２０ｈの総和ＳＤＧとの和ＳＰを、各分割領域５間で等しくする。このため、本実施形態によれば、素子領域の実パターン１２ｅ、１２ｆやゲート配線の実パターン２０ｅ、２０ｆが極めて高密度に存在している箇所が局所的に存在している場合であっても、第１の分割領域４間における光の吸収率のばらつきを十分に低減し得る。従って、本実施形態によれば、アニールの際における各部の温度のばらつきを確実に抑制することができ、ひいてはトランジスタ３４，３６等の電気的特性のばらつきを確実に低減することが可能となる。
【０１７８】
本実施形態による半導体装置は、第１実施形態による半導体装置の製造方法と同様にして製造することができるため、説明を省略する。パターニングを行う際には、本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１７９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１８０】
例えば、第１実施形態では、素子領域の実パターン１２ａ、１２ｂの周囲長の総和ＳＲＡを算出するステップ（ステップＳ５）の後に、ゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲＧを算出するステップ（ステップＳ６）を行った。そして、ＳＲＡとＳＲＧとを加算することにより、分割領域４内における素子領域の実パターン１２ａ、１２ｂとゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲを算出した（ステップＳ７）。しかし、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及びゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲを算出する方法は、これに限定されるものではない。例えば、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及びゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲを、１つのステップにおいて算出するようにしてもよい。
【０１８１】
また、第２実施形態では、素子領域の実パターン１２ｃ、１２ｄの周囲長の総和ＳＲＡ１を算出するステップ（ステップＳ１６）の後に、ゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲＧ１を算出するステップ（ステップＳ１７）を行った。そして、ＳＲＡ１とＳＲＧ１とを加算することにより、分割領域４内における素子領域の実パターン１２ｃ、１２ｄ及びゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲ１を算出した（ステップＳ１８）。しかし、分割領域４内における素子領域の実パターン１２ｃ、１２ｄ及びゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲ１を算出する方法は、これに限定されるものではない。例えば、分割領域４内における素子領域の実パターン１２ｃ、１２ｄ及びゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲ１を、１つのステップにおいて算出するようにしてもよい。
【０１８２】
上記実施形態に関し、更に以下の付記を開示する。
【０１８３】
（付記１）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【０１８４】
（付記２）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【０１８５】
（付記３）
付記１記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８６】
（付記４）
付記３記載の半導体装置の製造方法において、
前記分割領域の辺の長さは、前記アニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の製造方法。
【０１８７】
（付記５）
付記２記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間の光の照射により前記半導体基板をアニール処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８８】
（付記６）
付記５記載の半導体装置の製造方法において、
前記第１の分割領域の辺の長さは、前記アニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の製造方法。
【０１８９】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記所定時間は１００ｍｓ以下である
ことを特徴とする半導体装置の製造方法。
【０１９０】
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記所定の範囲は、±１０％である
ことを特徴とする半導体装置の製造方法。
【０１９１】
（付記９）
付記１記載の半導体装置の製造方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和が、前記分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の製造方法。
【０１９２】
（付記１０）
付記２記載の半導体装置の製造方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記第２の値が前記第１の分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の製造方法。
【０１９３】
（付記１１）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【０１９４】
（付記１２）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【０１９５】
（付記１３）
付記１１又は１２記載の半導体装置の設計方法において、
前記所定の範囲は、±１０％である
ことを特徴とする半導体装置の設計方法。
【０１９６】
（付記１４）
付記１１記載の半導体装置の設計方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和が、前記分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の設計方法。
【０１９７】
（付記１５）
付記１２記載の半導体装置の設計方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記第２の値が前記第１の分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の設計方法。
【符号の説明】
【０１９８】
２ａ、２ｂ…実回路領域
３ａ、３ｂ…ダミーパターン領域
４…分割領域、第１の分割領域
５…第２の分割領域
１０…半導体基板
１２ａ〜１２ｄ…素子領域
１２ｅ〜１２ｈ…ダミーの素子領域
１４…素子分離領域
１５…溝
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ポリシリコン膜
２０ａ〜２０ｄ…ゲート配線
２０ｅ〜２０ｈ…ダミーのゲート配線
２２…サイドウォール絶縁膜
３０…シリコン酸化膜
３２…シリコン窒化膜
３３…フォトレジスト膜
３４…ＰＭＯＳトランジスタ
３５…フォトレジスト膜
３６…ＮＭＯＳトランジスタ
３８…開口部
４０…フォトレジスト膜
４２…開口部
４４…フォトレジスト膜
４６…フォトレジスト膜
４８…開口部
５０…ポケット領域
５２…エクステンション領域
５４…フォトレジスト膜
５６…開口部
５８…ポケット領域
６０…エクステンション領域
６２…フォトレジスト膜
６４…開口部
６６…不純物拡散領域
６８…フォトレジスト膜
７０…開口部
７２…不純物拡散領域
７４…ソース／ドレイン拡散層
７６…ソース／ドレイン拡散層
２１０…半導体基板
２１２…素子領域
２１４…素子分離領域
２１５…溝
２２０…ゲート配線
３００…バス
３０１…ＣＰＵ
３０２…ＲＯＭ
３０３…ＲＡＭ
３０４…磁気ディスクドライブ
３０５…磁気ディスク
３０６…光ディスクドライブ
３０７…光ディスク
３０８…ディスプレイ
３０９…Ｉ／Ｆ
３１０…キーボード
３１１…マウス
３１２…スキャナ
３１３…プリンタ
３１４…ネットワーク
【技術分野】
【０００１】
本発明は、半導体装置の設計方法及び製造方法に関する。
【背景技術】
【０００２】
微細トランジスタの高性能化のためには、ソース／ドレインエクステンション部の寄生抵抗を低減することが好ましい。ソース／ドレインエクステンション部の寄生抵抗を低減するためには、浅く、低抵抗で、且つ、ドーパントプロファイルが急峻なエクステンション領域を形成することが好ましい。
【０００３】
エクステンション領域を形成するためのドーパント不純物を半導体基板中に導入した後には、かかるドーパント不純物を活性化するための熱処理が行われる。
【０００４】
かかる熱処理としては、例えば、熱処理時間が１０秒程度のＲＴＡ（Rapid Thermal Annealing）法による熱処理や、熱処理時間が１秒程度のスパイクＲＴＡ法による熱処理が知られている。
【０００５】
熱処理時間が１０秒程度のＲＴＡ法による熱処理や、熱処理時間が１秒程度のスパイクＲＴＡ法により熱処理を行う場合において、浅い接合を得るためには、熱処理温度を低めに設定することが考えられる。
【０００６】
しかし、熱処理温度を低めに設定した場合には、エクステンション領域を形成するために導入したドーパント不純物の活性化率が低くなり、シート抵抗の上昇を招いてしまう。
【０００７】
一方、シート抵抗を低減すべく、熱処理温度を高めに設定した場合には、ドーパント不純物の拡散が大きくなり、接合が深くなってしまう。
【０００８】
そこで、近時では、フラッシュランプアニール法やレーザーアニール法等のように、１ｍｓｅｃ程度の極短時間に１２００℃を超えるような高温に加熱することが可能なミリ秒アニール（ＭＳＡ、Milli Second Annealing）が提案されている。
【０００９】
ミリ秒アニールにより熱処理を行えば、浅く、低抵抗で、且つ、ドーパントプロファイルが急峻なエクステンション領域を形成することが可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００７−５２５８４４号公報
【特許文献２】特開昭５６−１３５９７２号公報
【特許文献３】米国特許第６，３００，２０８号明細書
【特許文献４】特開２００５−３２９９８号公報
【特許文献５】特開２００９−１４１０７５号公報
【特許文献６】特開２００８−２１１２１４号公報
【特許文献７】米国特許第７，５３７，９４１号明細書
【非特許文献】
【００１１】
【非特許文献１】Kelin J. Kuhn, “Reducing Variation in Advanced Logic Technologies: Approaches to Process and Design for Manufacturability of Nanoscale CMOS”, IEDM 2007, p.471-474
【非特許文献２】H. Shang et al., “Reduction of RTA-Driven Intra-Die Variation Via Model-Based Layout Optimization”, 2009 Symposium on VLSI Technology Digest of Technical Papers, p.152-153
【非特許文献３】E.H.A. Granneman et al., “3D pattern effects in RTA Radiative vs Conductive Heating”, 210th ECS Meeting, 2006
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、ミリ秒アニールによる熱処理では、トランジスタ等の電気的特性にばらつきが生じる場合があった。
【００１３】
本発明の目的は、トランジスタ等の電気的特性のばらつきを低減し得る半導体装置の設計方法及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
実施形態の一観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の分割領域に分割するステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、前記レイアウトパターンを用いて半導体装置を製造することを特徴とすることを特徴とする半導体装置の製造方法が提供される。
【００１５】
実施形態の他の観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の第１の分割領域に分割するステップと、前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、前記レイアウトパターンを用いて半導体装置を製造することを特徴とすることを特徴とする半導体装置の製造方法が提供される。
【００１６】
実施形態の更に他の観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の分割領域に分割するステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有することを特徴とする半導体装置の設計方法が提供される。
【００１７】
実施形態の更に他の観点によれば、所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、前記レイアウト領域を複数の第１の分割領域に分割するステップと、前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップとをコンピュータに実行させることによりレイアウトパターンを取得する工程を有することを特徴とする半導体装置の設計方法が提供される。
【発明の効果】
【００１８】
開示の半導体装置の設計方法及び製造方法によれば、素子領域及びゲート配線に対し、パターンの周囲長の総和の各分割領域間におけるばらつきが、所定の範囲内となるように、素子領域とゲート配線のダミーパターンを配置する。このため、各分割領域間における光の吸収率のばらつきを低減することができ、アニールの際における各部の温度のばらつきを十分に抑制することができる。従って、アニール処理の時間を比較的短く設定する場合であっても、トランジスタ等の電気的特性のばらつきを十分に低減することができる。
【図面の簡単な説明】
【００１９】
【図１】アニール時間と熱拡散長との関係を示すグラフである。
【図２】光の吸収を示す概念図（その１）である。
【図３】光の吸収を示す概念図（その２）である。
【図４】所定の面積の領域内におけるパターンの周囲長の総和と相対的な吸収率との関係を示すグラフ（その１）である。
【図５】所定の面積の領域内におけるパターンの周囲長の総和と相対的な吸収率との関係を示すグラフ（その２）である。
【図６】半導体設計装置を示すブロック図である。
【図７】第１実施形態による半導体装置の設計方法を示すフローチャートである。
【図８】第１実施形態による半導体装置の設計方法を示す平面図（その１）である。
【図９】第１実施形態による半導体装置の設計方法を示す平面図（その２）である。
【図１０】第１実施形態による半導体装置の設計方法を示す平面図（その３）である。
【図１１】第１実施形態による半導体装置の設計方法を示す平面図（その４）である。
【図１２】第１実施形態による半導体装置の設計方法を示す平面図（その５）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１５】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１６】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１７】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１８】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１９】第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２０】第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２１】第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２２】第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２３】第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２４】第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２５】第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２６】第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図２７】第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２８】第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２９】所定の面積の領域内におけるパターンの周囲長の総和と相対的な吸収率との関係を示すグラフ（その３）である。
【図３０】第２実施形態による半導体装置の設計方法を示すフローチャートである。
【図３１】第２実施形態による半導体装置の設計方法を示す平面図（その１）である。
【図３２】第２実施形態による半導体装置の設計方法を示す平面図（その２）である。
【図３３】第２実施形態による半導体装置の設計方法を示す平面図（その３）である。
【図３４】第２実施形態による半導体装置の設計方法を示す平面図（その４）である。
【図３５】第２実施形態による半導体装置の設計方法を示す平面図（その５）である。
【図３６】第２実施形態による半導体装置の設計方法を示す平面図（その６）である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
図１は、アニール時間と熱拡散長との関係を示すグラフである。図１における横軸は、アニール時間（熱処理時間）を示している。図１における縦軸は、アニールの際に厚さが７５０μｍのシリコンウェハの面内方向に熱が拡散する距離である熱拡散長を示している。
【００２１】
試料の熱導電率をｋ、試料の密度をρ、試料の比熱をＣＰ、アニール時間をｔとすると、一次元での熱拡散長Ｌｄは、以下のような式により近似することができる。
【００２２】
Ｌｄ≒ ２×｛（ｋ・ｔ）／（ρ・ＣＰ）｝１／２
上記の式は、一次元の単純な系での近似解である。図１は、三次元でのシリコンウェハの面内方向における熱拡散長を示しており、シリコンウェハの厚みやシリコンウェハの表面からの輻射による熱の放出等が考慮されている。
【００２３】
ＲＴＡ法によるアニール時間は、例えば１０秒程度と比較的長い。また、スパイクＲＴＡ（ｓＲＴＡ）法によるアニール時間も、例えば１秒程度と比較的長い。図１から分かるように、ＲＴＡ法やスパイクＲＴＡ法の場合における熱拡散長は、例えば５ｍｍ程度である。
【００２４】
これに対し、ミリ秒アニール法によるアニール時間は、例えば１ｍｓ程度と比較的短い。図１から分かるように、ミリ秒アニールの場合における熱拡散長は、例えば１００μｍ程度と比較的短い。
【００２５】
半導体基板には、素子分離領域、ゲート電極等の様々な構成要素が形成される。このため、光の吸収率は、半導体基板の各部において異なっている。
【００２６】
光の吸収率が比較的大きい箇所においては、アニールの際に温度が上昇しやすい。一方、光の吸収率が比較的小さい箇所においては、アニールの際に温度が上昇しにくい。このため、アニールの際には、光の吸収率のばらつきに起因して、半導体基板の各部に温度のばらつきが生じる。
【００２７】
アニール時間が比較的長い場合には、アニールの際における熱拡散長が比較的長いため、熱が比較的広範囲に伝搬される。このため、アニール時間が比較的長い場合には、光の吸収率のばらつきに起因する半導体基板の各部における温度のばらつきは比較的小さい。
【００２８】
一方、アニール時間が比較的短い場合には、アニールの際における熱拡散長が比較的短いため、熱が伝搬する範囲は比較的狭い。このため、アニール時間が比較的短い場合には、光の吸収率のばらつきに起因する半導体基板の各部の温度のばらつきは比較的大きくなる。
【００２９】
このため、アニール時間が比較的短いミリ秒アニールにより熱処理を行う場合においては、半導体基板の各部における温度のばらつきを低減するための対策をとることが重要である。
【００３０】
図２（ａ）は、パターンが形成されていない半導体基板２１０における光の吸収を示す概念図である。
【００３１】
入射される光のエネルギーをＱｉｎとし、輻射率をεとすると、半導体基板２１０に光が入射した際には、ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、（１−ε）・Ｑｉｎのエネルギーが反射される。このように、パターンが形成されていない半導体基板２１０においては、半導体基板２１０側に吸収されるエネルギーは比較的小さい。
【００３２】
図２（ｂ）は、ゲート配線２２０が形成されている箇所における光の吸収を示す概念図である。図２（ｂ）に示すように、半導体基板２１０上には、図示しないゲート絶縁膜を介してゲート配線２２０が形成されている。
【００３３】
ゲート配線２２０の側壁にＱｉｎのエネルギーの光が入射した際には、ε・Ｑｉｎのエネルギーがゲート配線２２０側に吸収され、（１−ε）・Ｑｉｎのエネルギーが反射される。ゲート配線２２０の側壁で反射された光が半導体基板２１０の上面に入射した際には、ε・（１−ε）・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、（１−ε）２・Ｑｉｎのエネルギーが反射される。このように、ゲート配線２２０の存在に起因して、光の多重反射が生じ、比較的大きなエネルギーが、ゲート配線２２０が形成された半導体基板２１０側に吸収される。
【００３４】
ゲート配線２２０のパターンが比較的密集して存在している箇所においては、光の多重反射が比較的多く生じ、光の吸収率が比較的高くなり、アニールの際の温度は比較的高温となる。一方、ゲート配線２２０のパターンが比較的密集していない箇所においては、光の多重反射はあまり多く生じず、光の吸収率は比較的低く、アニールの際の温度は比較的低い。
【００３５】
図３は、素子分離領域２１４が形成されている箇所における光の吸収を示す概念図である。図３（ａ）は、光の多重反射が生じる場合を示しており、図３（ｂ）は、光の多重反射が生じない場合を示している。図３に示すように、半導体基板２１０には溝２１５が形成されており、溝２１５内には素子分離領域２１４が埋め込まれている。素子分離領域２１４は、素子領域（活性領域）１８を確定するものである。
【００３６】
入射される光のエネルギーをＱｉｎとし、輻射率をε、透過率をｔとすると、素子分離領域２１４の表面に光が入射した際には、ｔ・Ｑｉｎのエネルギーが素子分離領域２１４に導入され、（１−ｔ）・Ｑｉｎのエネルギーが反射される。図３（ａ）に示すように、素子分離領域２１４の側面と半導体基板２１０との界面、即ち、溝２１５の側壁にｔ・Ｑｉｎのエネルギーの光が入射した際には、ｔ・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）・Ｑｉｎのエネルギーが反射される。溝２１５の側壁において反射された光が溝２１５の底面に入射した際には、ｔ・（１−ε）・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）２・Ｑｉｎのエネルギーが反射される。溝２１５の底面において反射された光が、素子分離領域２１４の側面と半導体基板２１０との界面、即ち、溝２１５の側壁に入射した際には、ｔ・（１−ε）２・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）３・Ｑｉｎのエネルギーが反射される。このように、素子分離領域２１４の側壁と半導体基板２１０との界面の存在に起因して、光の多重反射が生じ、比較的大きなエネルギーが半導体基板２１０側に吸収される。
【００３７】
素子分離領域２１４の側面と半導体基板２１０との界面が存在しない箇所においては、図３（ｂ）に示すように、光の多重反射が生じない。素子分離領域２１４の表面に光が入射した際には、ｔ・Ｑｉｎのエネルギーが素子分離領域２１４に導入され、（１−ｔ）・Ｑｉｎのエネルギーが反射される。素子分離領域２１４に導入された光が溝２１５の底面に入射した際には、ｔ・ε・Ｑｉｎのエネルギーが半導体基板２１０側に吸収され、ｔ・（１−ε）・Ｑｉｎのエネルギーが反射される。
【００３８】
素子分離領域２１４のパターンが比較的密集している箇所においては、光の多重反射が比較的多く生じ、光の吸収率が比較的高くなり、アニールの際の温度は比較的高温となる。換言すれば、素子領域２１２のパターンが比較的密集している箇所においては、光の多重反射が比較的多く生じ、光の吸収率が比較的高くなり、アニールの際の温度は比較的高温となる。一方、素子領域のパターンが密集して存在していない箇所においては、光の多重反射はあまり多く生じず、光の吸収率は比較的低く、アニールの際の温度は比較的低い。
【００３９】
アニールの際における各部の温度のばらつきを低減するためには、各部における光の吸収率のばらつきが小さくなるように、ダミーのゲート配線やダミーの素子分割領域を配すればよい。具体的には、ゲート配線２２０のパターンが比較的密集して存在する箇所の近傍には、ダミーのゲート配線のパターンを比較的疎に形成すればよい。また、素子領域２１２のパターンが比較的密集して存在する箇所の近傍には、ダミーの素子領域のパターンを比較的疎に形成すればよい。また、ゲート配線２２０のパターンが比較的疎に存在する箇所の近傍には、ダミーのゲート配線のパターンを比較的密に形成すればよい。また、素子領域２１２のパターンが比較的疎に存在する箇所の近傍には、ダミーの素子領域のパターンを比較的密に形成すればよい。
【００４０】
ゲート配線２２０のパターンの密集の度合いに応じて、所定の面積の領域内におけるゲート配線２２０の周囲長の総和は大きくなっている。また、素子領域２１２のパターンの密集の度合いに応じて、所定の面積の領域内における素子領域２１２の周囲長の総和は大きくなっている。従って、実パターンとダミーパターンの周囲長の総和の各領域間のばらつきが小さくなるように、ゲート配線のダミーパターンや素子領域のダミーパターンを適宜配置すれば、光の吸収率の各部におけるばらつきを小さくすることが可能となる。
【００４１】
なお、所定の面積の領域内におけるパターンの周囲長の総和とは、所定の面積の領域内に位置するパターンから抽出されるパターンの周囲の辺の長さの総和のことである。パターンの周囲長は、パターンの周辺長とも称される。
【００４２】
図４（ａ）は、所定の面積の領域内における素子領域の周囲長の総和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内における素子領域の周囲長の総和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【００４３】
図４（ａ）において丸印で示すように、全体の傾向から大きく外れるポイントが存在する。
【００４４】
これは、素子領域２１２の周囲長の総和のみに着目してグラフを作成したためであり、ゲート配線２２０の周囲長の総和を考慮していないためである。各部における光の吸収率は、素子領域２１２のパターンの粗密に依存するのみならず、ゲート配線２２０の粗密にも依存する。従って、素子領域２１２のパターンの周囲長の総和のみならず、ゲート配線２２０のパターンの周囲長の総和をも考慮することが適切と考えられる。
【００４５】
図４（ｂ）は、所定の面積の領域内におけるゲート配線の周囲長の総和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内におけるゲート配線の周囲長の総和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【００４６】
図４（ｂ）において丸印で示すように、全体の傾向から大きく外れるポイントが存在する。
【００４７】
これは、ゲート配線２２０の周囲長の総和のみに着目してグラフを作成したためであり、素子領域２１２の周囲長の総和を考慮していないためである。各部における光の吸収率は、上述したように、ゲート配線２２０のパターンの粗密に依存するのみならず、素子領域２１２のパターンの粗密にも依存する。従って、ゲート配線２２０のパターンの周囲長の総和のみならず、素子領域２１２のパターンの周囲長の総和をも考慮することが適切と考えられる。
【００４８】
図５は、所定の面積の領域内における素子領域の周囲長の総和とゲート配線の周囲長の総和との和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内におけるゲート配線の周囲長の総和と素子領域の周囲長の総和との和、即ち、所定の面積の領域内におけるゲート配線及び素子領域の周囲長の総和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【００４９】
図５から分かるように、全体の傾向から著しく外れるポイントが存在しない。
【００５０】
これは、素子領域２１２の周囲長の総和とゲート配線２２０の周囲長の総和との両方に着目し、所定の面積の領域内における素子領域２１２の周囲長の総和とゲート配線２２０の周囲長の総和との和の値を、横軸の値としたためである。
【００５１】
各部における光の吸収率は、ゲート配線２２０のパターンの粗密に依存するとともに、素子領域２１２のパターンの粗密にも依存するため、このように、素子領域２１２の周囲長の総和とゲート配線２２０の周囲長の総和の両方を考慮することが適切である。
【００５２】
このような結果から、実パターン及びダミーパターンの周囲長の総和の各部におけるばらつきが小さくなるように、ゲート配線のダミーパターン及び素子領域のダミーパターンを配置すれば、光の吸収率の各部におけるばらつきを小さくし得ることが分かる。
【００５３】
第１実施形態による半導体装置の設計方法及び製造方法を図６乃至図２８を用いて説明する。
【００５４】
（半導体設計装置）
本実施形態による半導体装置は、後述する本実施形態による半導体装置の設計方法により設計される。本実施形態による半導体装置の設計方法は、例えば、本実施形態による設計方法を実行するためのコンピュータプログラムがインストールされたＣＡＤ等の半導体設計装置（設計支援装置）を用いて、実行することが可能である。
【００５５】
本実施形態による半導体装置を設計する際に用いられる半導体設計装置の例について図６を用いて説明する。図６は、半導体設計装置を示すブロック図である。
【００５６】
図６に示すように、半導体設計装置は、ＣＰＵ（Central Processing Unit）３０１と、ＲＯＭ（Read‐Only Memory）３０２と、ＲＡＭ（Random Access Memory）３０３と、磁気ディスクドライブ３０４と、磁気ディスク３０５と、光ディスクドライブ３０６と、光ディスク３０７と、ディスプレイ３０８と、Ｉ／Ｆ（Interface）３０９と、キーボード３１０と、マウス３１１と、スキャナ３１２と、プリンタ３１３とを備えている。また、各構成部はバス３００によってそれぞれ接続されている。
【００５７】
ここで、ＣＰＵ３０１は、設計支援装置の全体の制御を司る。ＲＯＭ３０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ３０３は、ＣＰＵ３０１のワークエリアとして使用される。磁気ディスクドライブ３０４は、ＣＰＵ３０１の制御にしたがって磁気ディスク３０５に対するデータのリード／ライトを制御する。
【００５８】
磁気ディスク３０５は、磁気ディスクドライブ３０４の制御で書き込まれたデータを記憶する。磁気ディスク３０５には、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされている。また、磁気ディスク３０５には、半導体装置の設計データが記憶される。本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムは、半導体装置の設計データに基づき、後述するような所定のステップをコンピュータ（ＣＰＵ）に実行させることにより、半導体装置のレイアウトパターンを取得する。
【００５９】
光ディスクドライブ３０６は、ＣＰＵ３０１の制御にしたがって光ディスク３０７に対するデータのリード／ライトを制御する。光ディスク３０７は、光ディスクドライブ３０６の制御で書き込まれたデータを記憶したり、光ディスク３０７に記憶されたデータをコンピュータに読み取らせたりする。
【００６０】
ディスプレイ３０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。当該ディスプレイ３０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００６１】
Ｉ／Ｆ３０９は、通信回線を通じてＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）、インターネットなどのネットワーク３１４に接続され、このネットワーク３１４を介して他の装置に接続される。そして、Ｉ／Ｆ３０９は、ネットワーク３１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ３０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
【００６２】
キーボード３１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス３１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００６３】
スキャナ３１２は、画像を光学的に読み取り、設計支援装置内に画像データを取り込む。なお、スキャナ３１２は、ＯＣＲ（Optical Character Reader）機能を持たせてもよい。また、プリンタ３１３は、画像データや文書データを印刷する。プリンタ３１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
【００６４】
（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法について図７乃至図１２を用いて説明する。図７は、本実施形態による半導体装置の設計方法を示すフローチャートである。図８乃至図１２は、本実施形態による半導体装置の設計方法を示す平面図である。図８乃至図１２は、所定のレイアウト領域のうちの一部を示している。図８乃至図１２における紙面左側は、素子領域の実パターン及びゲート配線の実パターンの単位面積当たりの周囲長の総和が比較的大きい領域の一部を示している。図８乃至図１２における紙面右側は、素子領域の実パターン及びゲート配線の実パターンの周囲長の単位面積当たりの総和が比較的小さい領域の一部を示している。
【００６５】
本実施形態による半導体装置の設計方法は、例えば、図６に示すような半導体設計装置を用いて、実行することが可能である。
【００６６】
まず、図８に示すように、所定のレイアウト領域内に、半導体基板１０（図２６参照）内に形成されるＮ型ウェル１６Ｎのパターン及びＰ型ウェル１６Ｐのパターンをレイアウトする（ステップＳ１）。また、ＮＭＯＳトランジスタ形成領域のパターン及びＰＭＯＳトランジスタ形成領域のパターンをレイアウトする。ＮＭＯＳトランジスタ形成領域のパターンは、Ｐ型ウェル１６Ｐのパターンと同じレイアウトにしてもよい。また、ＰＭＯＳトランジスタ形成領域のパターンは、Ｎ型ウェル１６Ｎのパターンと同じレイアウトにしてもよい。
【００６７】
次に、図９に示すように、レイアウト領域内に、素子分離領域１４（図２６参照）により確定される素子領域（活性領域）の実パターン１２ａ、１２ｂをレイアウトする（ステップＳ２）。素子領域の実パターン１２ａ、１２ｂは、レイアウト領域内における実回路領域２ａ、２ｂ内にそれぞれ配される。
【００６８】
次に、図１０に示すように、レイアウト領域のうちの実回路領域２ａ、２ｂ内に、ゲート配線（ゲート電極）の実パターン２０ａ、２０ｂをレイアウトする（ステップＳ３）。ゲート配線の実パターン２０ａ、２０ｂは、素子領域１２ａ、１２ｂとそれぞれ交差するように配される。
【００６９】
次に、図１１に示すように、レイアウト領域を複数の分割領域（単位領域、メッシュ）４に分割する（ステップＳ４）。図１１の紙面左側は、複数の分割領域のうちの一の分割領域４を示している。図１１の紙面右側は、複数の分割領域のうちの他の分割領域４を示している。分割領域４の一辺の長さは、ミリ秒アニールを行う際に半導体基板１０中を伝搬する熱の拡散長以下とする。ミリ秒アニールのアニール時間が例えば１ｍｓｅｃの場合には、アニール時の熱拡散長は例えば１００μｍ程度である。ミリ秒アニールを行う際における熱拡散長が例えば１００μｍ程度の場合、分割領域４の一辺の長さは例えば２５μｍ〜１００μｍ程度とする。ここでは、各々の分割領域４のサイズを、例えば２５μｍ×２５μｍ程度とする。なお、分割領域４の辺の長さをアニール処理の際における熱拡散長以下に設定するのは、アニールの際に熱が伝搬し得ないような広い領域を分割領域４に設定した場合には、光の吸収率のばらつきを必ずしも十分に低減し得ないためである。
【００７０】
次に、分割領域４内における素子領域の実パターン１２ａ、１２ｂの周囲長（周辺長）の総和ＳＲＡを、各々の分割領域４毎に算出する（ステップＳ５）。
【００７１】
次に、分割領域４内におけるゲート電極の実パターン２０ａ、２０ｂの周囲長（周辺長）の総和ＳＲＧを、各々の分割領域４毎に算出する（ステップＳ６）。
【００７２】
次に、分割領域４内における素子領域の実パターン１２ａ、１２ｂの周囲長の総和ＳＲＡと、分割領域４内におけるゲート電極の実パターン２０ａ、２０ｂの周囲長の総和ＳＲＧとの和である第１の値ＳＲを、各々の分割領域４毎に算出する。即ち、分割領域４内における素子領域１２ａ、１２ｂ及びゲート配線２０ａ、２０ｂの実パターンの周囲長の総和ＳＲを、各々の分割領域４毎に算出する（ステップＳ７）。分割領域４内における素子領域１２ａ、１２ｂ及びゲート電極２０ａ、２０ｂの実パターンの周囲長の総和（第１の値）ＳＲは、以下のような式により表される。
【００７３】
ＳＲ＝ ＳＲＡ ＋ ＳＲＧ
光の吸収率の素子領域１２ａ、１２ｂの周囲長に対する感度と、光の吸収率のゲート電極２０ａ、２０ｂの周囲長に対する感度とが異なる場合には、その感度の比率を考慮した重み係数（ＷＡ，ＷＧ）を用いて、第１の値ＳＲを以下のような式により求めてもよい。即ち、素子領域１２ａ、１２ｂの周囲長が光の吸収率に及ぼす影響と、ゲート電極２０ａ、２０ｂの周囲長が光の吸収率に及ぼす影響とが異なる場合には、かかる影響度を考慮した重み係数（ＷＡ，ＷＧ）を用いて、以下のような式により第１の値ＳＲを求めてもよい。
【００７４】
ＳＲ＝ ＷＡ・ＳＲＡ ＋ ＷＧ・ＳＲＧ
次に、図１２に示すように、実回路領域２ａ、２ｂ以外の空き領域（ダミーパターン領域）３ａ、３ｂ内に、以下のようにして、素子領域のダミーパターン１２ｃ、１２ｄとゲート配線のダミーパターン２０ｃ、２０ｄとを配置する（ステップＳ８）。
【００７５】
素子領域のダミーパターン１２ｃ、１２ｄとゲート配線のダミーパターン２０ｃ、２０ｄとを配置する際には、以下のような第２の値ＳＰが、分割領域４間において互いに等しくなるようにする。第２の値ＳＰは、分割領域４内に存在する素子領域の実パターン１２ａ、１２ｂ、素子領域のダミーパターン１２ｃ、１２ｄ、ゲート配線の実パターン２０ａ、２０ｂ及びゲート配線のダミーパターン２０ｃ、２０ｄの周囲長の総和である。第２の値ＳＰは、分割領域４内における素子領域のダミーパターン１２ｃ、１２ｄの周囲長の総和をＳＤＡとし、分割領域４内におけるゲート配線のダミーパターン２０ｃ、２０ｄの周囲長の総和をＳＤＧとすると、以下のような式により表される。
【００７６】
ＳＰ＝ ＳＲ ＋ ＳＤＡ ＋ ＳＤＧ ＝ ＳＲＡ ＋ ＳＲＧ＋ ＳＤＡ ＋ ＳＤＧ
なお、光の吸収率の素子領域の周囲長に対する感度と、光の吸収率のゲート電極の周囲長に対する感度とが異なる場合には、その感度の比率を考慮した重み係数（ＷＡ，ＷＧ）を用いて、第２の値ＳＰを以下のような式により求めてもよい。即ち、素子領域の周囲長が光の吸収率に及ぼす影響と、ゲート電極の周囲長が光の吸収率に及ぼす影響とが異なる場合には、かかる影響度を考慮した重み係数（ＷＡ，ＷＧ）を用いて、第２の値ＳＰを以下のような式により求めてもよい。
【００７７】
ＳＰ＝ ＷＡ・ＳＲＡ ＋ ＷＧ・ＳＲＧ ＋ ＷＡ・ＳＤＡ＋ ＷＧ・ＳＤＧ
素子領域のダミーパターン１２ｃ、１２ｄ及びゲート配線のダミーパターン２０ｃ、２０ｄの平面形状は、例えば正方形とする。なお、素子領域のダミーパターン１２ｃ、１２ｄ及びゲート配線のダミーパターン２０ｃ、２０ｄの平面形状は正方形に限定されるものではない。例えば、素子領域のダミーパターン１２ｃ、１２ｄの平面形状を、例えば素子領域のパターン１２ａ、１２ｂと同様に長方形としてもよい。また、ゲート配線のダミーパターン２０ｃ、２０ｄの平面形状を、例えばゲート配線２０ａ、２０ｂと同様に長方形としてもよい。
【００７８】
なお、上記では、第２の値ＳＰを分割領域４間で等しくする場合を例に説明したが、必ずしも分割領域４間において第２の値ＳＰが等しくなくてもよい。分割領域４間における第２の値ＳＰのばらつきが所定の範囲内となるようにしてもよい。かかる所定の範囲は、例えば±１０％程度とする。分割領域４間における第２の値ＳＰのばらつきを例えば±１０％以下とすれば、アニールの際における各部の温度のばらつきを例えば２０℃以下に抑えることが可能であり、トランジスタ等の電気的特性のばらつきを十分に低減することが可能である。
【００７９】
こうして、素子領域のダミーパターン１２ｃ、１２ｄ及びゲート配線のダミーパターン２０ｃ、２０ｄが空き領域３ａ、３ｂ内にそれぞれ配置される。分割領域４における素子領域の実パターン１２ａ及びゲート配線の実パターン２０ａの周囲長の総和が比較的大きい箇所の近傍には、周囲長の総和が比較的小さい素子領域のダミーパターン１２ｃ及びゲート配線のダミーパターン２０ｃが配置される。また、分割領域４内における素子領域の実パターン１２ｂ及びゲート配線の実パターン２０ｂの周囲長の総和が比較的小さい箇所の近傍には、周囲長の総和が比較的大きい素子領域のダミーパターン１２ｄ及びゲート配線のダミーパターン２０ｄが配置される。
【００８０】
素子領域の実パターン１２ａ、１２ｂと素子領域のダミーパターン１２ｃ、１２ｄとを含むレイアウトパターンが、素子領域１２ａ、１２ｂ及びダミーの素子領域１２ｃ、１２ｄを形成するためのレイアウトパターンとして生成される。
【００８１】
ゲート配線の実パターン２０ａ、２０ｂとゲート配線のダミーパターン２０ｃ、２０ｄとを含むレイアウトパターンが、ゲート配線２０ａ、２０ｂとダミーのゲート配線２０ｃ、２０ｄを形成するためのレイアウトパターンとして生成される。
【００８２】
なお、以下のようにして、素子領域のダミーパターン１２ｃ、１２ｄとゲート配線のダミーパターン２０ｃ、２０ｄとを配置してもよい。即ち、まず、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及び素子領域のダミーパターン１２ｃ、１２ｃの周囲長の総和（ＳＲＡ＋ＳＤＡ）が、分割領域４間で互いに等しくなるように、素子領域のダミーパターン１２ｃ、１２ｄを配置する。次に、分割領域４内におけるゲート配線の実パターン２０ａ、２０ｂ及びゲート配線のダミーパターン２０ｃ、２０ｄの周囲長の総和（ＳＲＧ＋ＳＤＧ）が、分割領域４間で互いに等しくなるように、ゲート配線のダミーパターン２０ｃ、２０ｄを配置する。このようにして、ダミーパターンを配置することによっても、分割領域４内における素子領域の実パターン、素子領域のダミーパターン、ゲート配線の実パターン及びゲート配線のダミーパターンの周囲長の総和を、各分割領域４間で等しくすることができる。このようにしてダミーパターンを配置すれば、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及びダミーパターン１２ｃ、１２ｄの周囲長の総和を、各分割領域４間で互いに等しくすることができる。また、分割領域４内におけるゲート配線の実パターン２０ａ、２０ｂ及びダミーパターン２０ｃ、２０ｄの周囲長の総和を、各分割領域４間で互いに等しくすることができる。従って、このようにしてダミーパターンを配置すれば、光の吸収率のばらつきをより低減することが可能となり、アニールの際における各部の温度のばらつきをより低減することが可能となる。
【００８３】
この後、トランジスタ３４，３６のソース／ドレイン拡散層７４，７６（図２６参照）に達するコンタクトホール（図示せず）のパターンや、コンタクトホール内に埋め込まれる導体プラグ（図示せず）に接続される配線（図示せず）のパターン等が、適宜レイアウトされる。
【００８４】
こうして、本実施形態による半導体装置が設計される。このようにして得られた半導体装置のレイアウトパターンは、例えば半導体設計装置の磁気ディスク３０５に記憶される。
【００８５】
こうして形成された各々のレイアウトパターン（設計パターン）は、本実施形態による半導体装置を製造する際に用いられる。
【００８６】
このように、本実施形態によれば、素子領域１２ａ、１２ｂ及びゲート配線２０ａ、２０ｂに対し、パターンの周囲長の総和の各分割領域４間におけるばらつきが、所定の範囲内となるように、素子領域とゲート配線のダミーパターンを配置する。このため、本実施形態によれば、各分割領域４間における光の吸収率のばらつきを低減することができ、アニールの際における各部の温度のばらつきを十分に抑制することができる。従って、本実施形態によれば、アニール処理の時間を比較的短く設定する場合であっても、トランジスタ等の電気的特性のばらつきを十分に低減することができる。
【００８７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１３乃至図２８を用いて説明する。図１３乃至図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域２ａを示している。また、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域２ａを示している。また、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）の紙面右側は、素子領域及びゲート配線のダミーパターンの周囲長の総和が比較的小さいダミーパターン領域（空き領域）３ａを示している。また、図２１（ａ）、図２２（ａ）、図２３（ａ）、図２４（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）、図２８（ａ）の紙面右側は、素子領域及びゲート配線のダミーパターンの周囲長の総和が比較的小さいダミーパターン領域（空き領域）３ａを示している。また、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的小さい実回路領域２ｂを示している。また、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）の紙面左側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的小さい実回路領域２ｂを示している。また、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）の紙面右側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域３ｂを示している。また、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）、図２４（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）、図２８（ｂ）の紙面右側は、素子領域及びゲート配線の実パターンの周囲長の総和が比較的大きい実回路領域３ｂを示している。
【００８８】
まず、図１３に示すように、半導体基板１０を用意する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。
【００８９】
次に、全面に、例えば熱酸化法により、膜厚３〜３０ｎｍ程度のシリコン酸化膜（図示せず）３０を形成する。
【００９０】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、膜厚５０〜２００ｎｍ程度のシリコン窒化膜３２を形成する。
【００９１】
次に、全面に、スピンコート法により、フォトレジスト膜３３を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３３をパターニングする。フォトレジスト膜３３をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。これにより、素子分離領域の平面形状のパターンと、ダミーの素子分離領域の平面形状のパターンとが、フォトレジスト膜３３に形成される。
【００９３】
次に、フォトレジスト膜３３をマスクとして、シリコン窒化膜３２をドライエッチングする。シリコン窒化膜３２は、ハードマスクとなる。
【００９４】
次に、フォトレジスト膜３３及びシリコン窒化膜３２をマスクとして、シリコン酸化膜３０及び半導体基板１０をエッチングする。これにより、半導体基板１０に溝（トレンチ）１５が形成される。かかる溝１５は、素子分離領域１４（図２６参照）を埋め込むためのものである。溝１５の深さは、例えば２００〜４００ｎｍ程度とする。この後、例えばアッシングにより、フォトレジスト膜３３を剥離する（図１４参照）。
【００９５】
次に、例えばＣＶＤ法により、膜厚３００〜７００ｎｍ程度のシリコン酸化膜１４を形成する。
【００９６】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜３２の表面が露出するまで、シリコン酸化膜１４を研磨する。シリコン窒化膜３２は、シリコン酸化膜１４をエッチングする際の研磨ストッパとしても機能する。こうして、溝１５内にシリコン酸化膜の素子分離領域１４が形成される（図１５参照）。
【００９７】
この後、シリコン窒化膜３２及びシリコン酸化膜３０をエッチング除去する。
【００９８】
こうして、ＳＴＩ（Shallow Trench Isolation）法により、実回路領域２ａ、２ｂ（図９参照）内に、素子領域１２ａ、１２ｂを確定する素子分離領域１４ａ、１２ｂが形成される。また、ダミーパターン領域３ａ、３ｂ内に、ダミーの素子領域を確定するダミーの素子分離領域１２ｃ、１２ｄが形成される（図１６参照）。
【００９９】
次に、全面に、スピンコート法により、フォトレジスト膜３５を形成する。
【０１００】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域を露出する開口部３８をフォトレジスト膜３５に形成する。かかる開口部３８は、Ｐ型ウェル１６Ｐを形成するためのものである。フォトレジスト膜３５をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１０１】
次に、フォトレジスト膜３５をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型ウェル１６Ｐを形成する（図１７参照）。この後、例えばアッシングにより、フォトレジスト膜３５を剥離する。
【０１０２】
次に、全面に、スピンコート法により、フォトレジスト膜３８を形成する。
【０１０３】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域を露出する開口部４２をフォトレジスト膜に形成する。かかる開口部４２は、Ｎ型ウェル１６Ｎを形成するためのものである。フォトレジスト膜４０をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１０４】
次に、フォトレジスト膜４０をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入することにより、Ｎ型ウェル１６Ｎを形成する（図１８参照）。この後、例えばアッシングによりフォトレジスト膜を剥離する。
【０１０５】
次に、全面に、例えば熱酸化法により、膜厚１〜３ｎｍ程度のシリコン酸化膜のゲート絶縁膜１８を形成する。
【０１０６】
次に、全面に、例えばＣＶＤ法により、膜厚５０〜２００ｎｍ程度のポリシリコン膜２０を形成する。
【０１０７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４４を形成する。
【０１０８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜４４をパターニングする。フォトレジスト膜４４をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。こうして、ゲート配線の実パターン２０ａ、２０ｂ（図２０参照）の形状のフォトレジスト膜４４のパターンと、ゲート配線のダミーパターン２０ｃ、２０ｄ（図２０参照）の形状のフォトレジスト膜４４のパターンとが形成される（図１９参照）。
【０１０９】
次に、例えばドライエッチングにより、フォトレジスト膜４４をマスクとして、ポリシリコン膜をエッチングする。これにより、実回路領域２ａ、２ｂには、ゲート配線の実パターン２０ａ、２０ｂが形成され、ダミーパターン領域３ａ、３ｂには、ゲート配線のダミーパターン２０ｃ、２０ｄが形成される（図２０参照）。この後、例えばアッシングにより、フォトレジスト膜４４を剥離する。
【０１１０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜４６を形成する。
【０１１１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域を露出する開口部４８をフォトレジスト膜に形成する（図２１参照）。フォトレジスト膜４６をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１１２】
次に、フォトレジスト膜４６及びゲート電極２０ａ、２０ｂをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタ３６（図２６参照）のポケット領域５０を形成する。Ｐ型のドーパント不純物としては、例えばインジウム（Ｉｎ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば３０ｋｅＶ〜１００ｋｅＶとする。ドーズ量は、例えば５×１０１２ｃｍ２〜２×１０１３ｃｍ２とする。Ｉｎの入射角は、半導体基板１０の表面の法線に対して例えば０度〜４５度とする。Ｉｎの注入は、４方向からそれぞれ行う。こうして、ＮＭＯＳトランジスタ３６のゲート電極２０ａの両側の半導体基板１０内にポケット領域５０が形成される。
【０１１３】
なお、ここでは、ポケット領域５０を形成する際に導入するドーパント不純物としてＩｎを用いる場合を例に説明したが、かかるドーパント不純物はＩｎに限定されるものではない。例えば、ドーパント不純物としてホウ素（Ｂ）を用いてもよい。ドーパント不純物としてホウ素を用いる場合には、加速エネルギーを例えば３ｋｅＶ〜１０ｋｅＶとする。
【０１１４】
次に、例えばイオン注入法により、フォトレジスト膜４６及びゲート電極２０ａ、２０ｂをマスクとして、Ｎ型のドーパント不純物を導入することにより、ＮＭＯＳトランジスタ３６のエクステンション領域（不純物拡散領域）５２を形成する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、１ｋｅＶ〜５ｋｅＶとする。なお、加速エネルギーは、１ｋｅＶ〜５ｋｅＶに限定されるものではなく、例えば０．５ｋｅＶ〜１０ｋｅＶとしてもよい。ドーズ量は、例えば１×１０１４ｃｍ２〜２×１０１５ｃｍ２とする。Ａｓの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。なお、Ａｓの入射角は、０度〜１０度に限定されるものではなく、例えば０度〜３０度としてもよい。
【０１１５】
なお、ここでは、エクステンション領域５２を形成する際に用いるドーパント不純物としてＡｓを用いる場合を例に説明したが、かかるドーパント不純物はＡｓに限定されるものではない。例えば、ドーパント不純物としてリン（Ｐ）やアンチモン（Ｓｂ）を用いてもよい。
【０１１６】
次に、例えばアッシングによりフォトレジスト膜４６を剥離する。
【０１１７】
次に、例えば不活性雰囲気中にて、アニール処理（熱処理）を行う（図２２参照）。かかるアニール理としては、ミリ秒アニール処理を行う。ミリ秒アニール処理は、半導体基板１０に所定の光を所定のアニール時間だけ照射することにより行われる。ミリ秒アニール処理のアニール時間についての一般的な定義は必ずしも明確ではないが、本明細書中においては、ミリ秒アニール処理のアニール時間は０．１ｍｓ〜１００ｍｓとする。ミリ秒アニール処理を行う際には、例えばフラッシュランプアニール装置等の加熱処理装置が用いられる。かかる加熱処理装置としては、例えばウルトラテック社製のレーザアニール装置（型番：ＬＳＡ１００）や、大日本スクリーン製造株式会社製のフラッシュランプアニール装置（型番：ＬＡ−３０００Ｆ）等を挙げることができる。光源としては、例えばＸｅ（キセノン）アークフラッシュランプ等が用いられる。Ｘｅアークフラッシュランプを用いた場合には、紫外領域から赤外領域の光が照射される。不活性雰囲気としては、例えば窒素雰囲気を用いる。光の照射時間は、例えば０．８ミリ秒〜数十ミリ秒程度とする。半導体基板の予備加熱温度は、例えば４５０℃〜５５０℃程度とする。半導体基板１０の表面に照射する光の強度は、例えば１５Ｊ／ｃｍ２〜３５Ｊ／ｃｍ２程度とする。ミリ秒アニール処理を行うことにより、半導体基板１０の表面は、１０００℃〜１３００℃程度に加熱される。ミリ秒アニール処理により熱処理を行うため、不純物が広く拡散するのを抑制しつつ、急速ランプ加熱法では得られないような高い活性化率で不純物を活性化することができる。また、イオン注入時に生じたシリコン結晶のダメージが、このアニール処理により回復される。
【０１１８】
こうして、ポケット領域５０を形成するために導入された不純物及びエクステンション領域５２を形成するために導入された不純物が活性化される。
【０１１９】
なお、このアニール処理は、後工程で行われるアニール処理等により代用することも可能であるため、このアニール処理を省略してもよい。
【０１２０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜５４を形成する。
【０１２１】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域を露出する開口部５６をフォトレジスト膜５４に形成する（図２３参照）。フォトレジスト膜５４をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１２２】
次に、フォトレジスト膜５４及びゲート電極２０ａ、２０ｂをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタ３４のポケット領域５８を形成する。Ｎ型のドーパント不純物としては、例えばアンチモン（Ｓｂ）を用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、例えば３０ｋｅＶ〜１００ｋｅＶとする。ドーズ量は、例えば５×１０１２ｃｍ２〜２×１０１３ｃｍ２とする。Ｓｂの入射角は、半導体基板１０の表面の法線に対して例えば０度〜４５度とする。Ｓｂの注入は、４方向からそれぞれ行う。こうして、ＰＭＯＳトランジスタ３４のゲート電極２０ａ、２０ｂの両側の半導体基板１０内にポケット領域５８が形成される。
【０１２３】
なお、ここでは、ポケット領域５８を形成する際に導入するドーパント不純物としてＳｂを用いる場合を例に説明したが、かかるドーパント不純物はＳｂに限定されるものではない。例えば、ドーパント不純物としてＡｓやリン（Ｐ）を用いてもよい。
【０１２４】
次に、例えばイオン注入法により、フォトレジスト膜５４及びゲート電極２０ａ、２０ｂをマスクとして、Ｐ型のドーパント不純物を導入することにより、ＰＭＯＳトランジスタ３４のエクステンション領域（不純物拡散領域）６０を形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、０．２ｋｅＶ〜０．５ｋｅＶ程度とする。なお、加速エネルギーは、０．２ｋｅＶ〜０．５ｋｅＶに限定されるものではなく、例えば０．１ｋｅＶ〜１ｋｅＶとしてもよい。ドーズ量は、例えば１×１０１４ｃｍ２〜５×１０１５ｃｍ２とする。Ｂの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。なお、Ｂの入射角は、０度〜１０度に限定されるものではなく、例えば０度〜３０度としてもよい。
【０１２５】
なお、ここでは、エクステンション領域６０を形成する際に用いるドーパント不純物としてＢを用いる場合を例に説明したが、かかるドーパント不純物はＢに限定されるものではない。例えば、ドーパント不純物としてＢＦ２を用いてもよい。ドーパント不純物としてＢＦ２を用いる場合には、加速エネルギーは例えば０．５ｋｅＶ〜２．５ｋｅＶとし、ドーズ量は例えば１×１０１４ｃｍ２〜５×１０１５ｃｍ２とする。
【０１２６】
次に、例えばアッシングによりフォトレジスト膜を剥離する。
【０１２７】
次に、例えば不活性雰囲気中にて、アニール処理（熱処理）を行う（図２４参照）。かかるアニール理としては、ミリ秒アニール処理を行う。ミリ秒アニール処理を行う際には、例えばフラッシュランプアニール装置等の加熱処理装置が用いられる。かかる加熱処理装置としては、例えばウルトラテック社製のレーザアニール装置（型番：ＬＳＡ１００）や、大日本スクリーン製造株式会社製のフラッシュランプアニール装置（型番：ＬＡ−３０００Ｆ）等を挙げることができる。光源としては、例えばＸｅ（キセノン）アークフラッシュランプ等が用いられる。不活性雰囲気としては、例えば窒素雰囲気を用いる。光の照射時間は、例えば０．８ミリ秒〜数十ミリ秒程度とする。半導体基板の予備加熱温度は、例えば４５０℃〜５５０℃程度とする。半導体基板１０の表面に照射する光の強度は、例えば１５Ｊ／ｃｍ２〜３５Ｊ／ｃｍ２程度とする。ミリ秒アニール処理を行うことにより、半導体基板１０の表面は、１０００℃〜１３００℃程度に加熱される。ミリ秒アニール処理により熱処理を行うため、不純物が広く拡散するのを抑制しつつ、急速ランプ加熱法では得られないような高い活性化率で不純物を活性化することができる。また、イオン注入時に生じたシリコン結晶のダメージが、このアニール処理により回復される。
【０１２８】
こうして、ポケット領域５８を形成するために導入された不純物及びエクステンション領域６０を形成するために導入された不純物が活性化される。
【０１２９】
なお、このアニール処理は、後工程で行われるアニール処理等により代用することも可能であるため、このアニール処理を省略してもよい。
【０１３０】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜を形成する。
【０１３１】
次に、シリコン酸化膜を異方性エッチングする。これにより、ゲート配線（ゲート電極）の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜２２が形成される（図２５参照）。
【０１３２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１３３】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域を露出する開口部６４をフォトレジスト膜６２に形成する（図２６参照）。フォトレジスト膜６２をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１３４】
次に、例えばイオン注入法により、フォトレジスト膜６２、ゲート電極２０ａ、２０ｂ及びサイドウォール絶縁膜２２をマスクとして、Ｎ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ３６のエクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域６６が形成される。Ｎ型のドーパント不純物としては、例えばＰを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、５ｋｅＶ〜２０ｋｅＶとする。なお、加速エネルギーは、５ｋｅＶ〜２０ｋｅＶに限定されるものではなく、例えば１ｋｅＶ〜２０ｋｅＶとしてもよい。ドーズ量は、例えば２×１０１５ｃｍ２〜１×１０１６ｃｍ２とする。なお、ドーズ量は、２×１０１５ｃｍ２〜１×１０１６ｃｍ２に限定されるものではなく、例えば２×１０１５ｃｍ２〜２×１０１６ｃｍ２でもよい。Ｐの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。なお、Ｐの入射角は、０度〜１０度に限定されるものではなく、例えば０度〜３０度としてもよい。
【０１３５】
なお、ここでは、深い不純物拡散領域６６を形成する際に用いるドーパント不純物としてＰを用いる場合を例に説明したが、かかるドーパント不純物はＰに限定されるものではない。例えば、ドーパント不純物としてＡｓを用いてもよい。
【０１３６】
次に、例えばアッシングにより、フォトレジスト膜６２を剥離する。
【０１３７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６８を形成する。
【０１３８】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域を露出する開口部７０をフォトレジスト膜６８に形成する（図２７参照）。フォトレジスト膜６８をパターニングする際には、上述した本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１３９】
次に、例えばイオン注入法により、フォトレジスト膜６８、ゲート電極２０ａ、２０ｂ及びサイドウォール絶縁膜２２をマスクとして、Ｐ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ３４のエクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域７２が形成される。Ｐ型のドーパント不純物としては、例えばＢを用いる。イオン注入条件は、例えば以下の通りとする。加速エネルギーは、２ｋｅＶ〜５ｋｅＶとする。ドーズ量は、例えば２×１０１５ｃｍ２〜１×１０１６ｃｍ２とする。Ｂの入射角は、半導体基板１０の表面の法線に対して例えば０度〜１０度とする。
【０１４０】
なお、ここでは、深い不純物拡散領域７２を形成する際に用いるドーパント不純物としてＢを用いる場合を例に説明したが、かかるドーパント不純物はＢに限定されるものではない。例えば、ドーパント不純物としてＢＦ２等を用いてもよい。
【０１４１】
次に、例えばアッシングにより、フォトレジスト膜６８を剥離する。
【０１４２】
次に、次に、例えば不活性雰囲気中にて、アニール処理（熱処理）を行う（図２８参照）。かかるアニール理としては、ミリ秒アニール処理を行う。ミリ秒アニール処理を行う際には、例えばフラッシュランプアニール装置等の加熱処理装置が用いられる。かかる加熱処理装置としては、例えばウルトラテック社製のレーザアニール装置（型番：ＬＳＡ１００）や、大日本スクリーン製造株式会社製のフラッシュランプアニール装置（型番：ＬＡ−３０００Ｆ）等を挙げることができる。光源としては、例えばＸｅ（キセノン）アークフラッシュランプ等が用いられる。不活性雰囲気としては、例えば窒素雰囲気を用いる。光の照射時間は、例えば０．８ミリ秒〜数十ミリ秒程度とする。半導体基板の予備加熱温度は、例えば４５０℃〜５５０℃程度とする。半導体基板１０の表面に照射する光の強度は、例えば１５Ｊ／ｃｍ２〜３５Ｊ／ｃｍ２程度とする。ミリ秒アニール処理を行うことにより、半導体基板の表面は、１０００℃〜１３００℃程度に加熱される。ミリ秒アニール処理により熱処理を行うため、不純物が広く拡散するのを抑制しつつ、急速ランプ加熱法では得られないような高い活性化率で不純物を活性化することができる。また、イオン注入時に生じたシリコン結晶のダメージが、このアニール処理により回復される。
【０１４３】
こうして、ポケット領域５０と、浅い不純物拡散領域（エクステンション領域）５２と、深い不純物拡散領域６６とを有するＮＭＯＳトランジスタ３６のソース／ドレイン拡散層７４が形成される。こうして、ゲート電極２０ａ、２０ｂとソース／ドレイン拡散層７４とを有するＮＭＯＳトランジスタ３６が形成される。
【０１４４】
また、ポケット領域５８と、浅い不純物拡散領域（エクステンション領域）６０と、深い不純物拡散領域７２とを有するＰＭＯＳトランジスタ３４のソース／ドレイン拡散層７６が形成される。こうして、ゲート電極２０ａ、２０ｂとソース／ドレイン拡散層７６とを有するＰＭＯＳトランジスタ３４が形成される。
【０１４５】
この後、図示しない層間絶縁膜、コンタクトホール、導体プラグ、及び配線等が適宜形成される。
【０１４６】
こうして、ＮＭＯＳトランジスタ３６とＰＭＯＳトランジスタ３４とを有する半導体装置が形成される。
【０１４７】
このように、本実施形態によれば、素子領域１２ａ、１２ｂ及びゲート配線２０ａ、２０ｂに対し、パターンの周囲長の総和の各分割領域４間におけるばらつきが、所定の範囲内となるように、素子領域とゲート配線のダミーパターンを配置する。このため、本実施形態によれば、各分割領域４間における光の吸収率のばらつきを低減することができ、アニールの際における各部の温度のばらつきを十分に抑制することができる。従って、本実施形態によれば、アニール処理の時間を比較的短く設定する場合であっても、トランジスタ等の電気的特性のばらつきを十分に低減することができる。
【０１４８】
［第２実施形態］
図２９は、所定の面積の領域内における素子領域及びゲート配線の周囲長の総和と、相対的な吸収率との関係を示すグラフである。横軸は、所定の面積の領域内におけるゲート配線の周囲長の総和と素子領域の周囲長の総和との和を示している。縦軸は、相対的な吸収率を示している。試料としては、素子領域とゲート配線とが様々なサイズや密度で形成された試料を用いた。所定の面積の領域のサイズは、１００μｍ×１００μｍとした。
【０１４９】
図２９から分かるように、１００μｍ×１００μｍの領域内における素子領域及びゲート配線の周囲長の総和の値が約９００００μｍ以下の範囲では、素子領域及びゲート配線周囲長の総和の値が大きくなるに伴って光の吸収率が大きくなっている。しかしながら、所定の面積の領域内における素子領域及びゲート配線の周囲長の総和の値が約９００００μｍ以上では、素子領域及びゲート配線の周囲長の総和の値に応じて光の吸収率が変化せず、光の吸収率はほぼ一定になっている。所定の面積の領域内における素子領域及びゲート電極の周囲長の総和の値が一定の閾値以上になると、光の吸収率が増加しなくなるのは、パターンが高密度になりすぎ、パターン間に光が入り込みにくくなり、光の多重反射が増加しにくくなるためと考えられる。このように、素子領域及びゲート電極のパターンを著しく高密度に配置した場合には、光の吸収率は飽和状態になり、光の吸収率は素子領域及びゲート配線の周囲長の総和に依存しなくなる。
【０１５０】
１００μｍ×１００μｍの範囲で考えた場合には、光の吸収率の増加が飽和状態に達する閾値は、上述したように、例えば９００００μｍ程度である。２５μｍ×２５μｍの範囲で考えた場合には、かかる閾値は例えば５６２５μｍ程度となる。また、５μｍ×５μｍの範囲で考えた場合には、かかる閾値は例えば２２５μｍ程度となる。
【０１５１】
素子領域やゲート配線のパターンが極めて高密度に存在している箇所が局所的に存在している場合、かかる局所領域においては光の吸収率が飽和状態に達しているものの、かかる局所領域を除く領域においては光の吸収率は飽和状態になっていない。かかる局所領域が分割領域４より小さい場合には、光の吸収率が飽和状態になっている領域と、光の吸収率が飽和状態になっていない領域とが、分割領域４内に存在することとなる。かかる局所領域内に存在する素子領域やゲート配線の周囲長の総和が著しく大きい場合には、かかる局所領域が比較的狭い領域である場合であっても、分割領域４内における素子領域やゲート配線の周囲長の総和は比較的大きくなる。この場合、分割領域４内における素子領域及びゲート配線の実パターン及びダミーパターンの周囲長の総和を、単に分割領域４間で等しくしても、光の吸収率のばらつきを十分に低減し得ない場合がある。
【０１５２】
そこで、第２実施形態による半導体装置の設計方法では、各々の分割領域（第１の分割領域）４を、第１の分割領域４より面積が小さい複数の第２の分割領域５（図３１参照）に更に分割する。そして、第２の分割領域５内における素子領域１２ｅ、１２ｆ及びゲート配線２０ｅ、２０ｆの周囲長の総和が所定の閾値以上の場合には、当該第２の分割領域５内における素子領域及びゲート配線の周囲長の総和を所定の閾値で置き換えることとした。
【０１５３】
（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法について図３０乃至図３６を用いて説明する。図３０は、本実施形態による半導体装置の設計方法を示すフローチャートである。図３１乃至図３６は、本実施形態による半導体装置の設計方法を示す平面図である。
【０１５４】
本実施形態による半導体装置の設計方法は、例えば、図６に示すような半導体設計装置を用いて、実行することが可能である。本実施形態において用いられる半導体設計装置には、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされている。
【０１５５】
まず、図３１に示すように、所定のレイアウト領域内に、半導体基板１０内に形成されるＮ型ウェル１６Ｎのパターン及びＰ型ウェル１６Ｐのパターンをレイアウトする（ステップＳ１１）。
【０１５６】
次に、図３２に示すように、レイアウト領域内に、素子領域の実パターン１２ｅ、１２ｆをレイアウトする（ステップＳ１２）。素子領域の実パターン１２ｅ、１２ｆは、実回路領域２ａ、２ｂ内に配される。
【０１５７】
次に、図３３に示すように、レイアウト領域のうちの実回路領域２ａ、２ｂ内に、ゲート配線の実パターン２０ｅ、２０ｆをレイアウトする（ステップＳ１３）。ゲート配線の実パターン２０ｅ、２０ｆは、素子領域１２ｅ、１２ｆと交差するように配される。
【０１５８】
次に、図３４に示すように、レイアウト領域を複数の第１の分割領域（第１の単位領域、第１のメッシュ）４に分割する（ステップＳ１４）。第１の分割領域４の一辺の長さは、ミリ秒アニールを行う際に半導体基板１０中を伝搬する熱の拡散長以下とする。ここでは、各々の第１の分割領域４のサイズを、例えば２５μｍ×２５μｍ程度とする。
【０１５９】
次に、図３５に示すように、第１の分割領域４を、第１の分割領域４より小さい複数の第２の分割領域（第２の単位領域、第２のメッシュ）５にそれぞれ分割する（ステップＳ１５）。第２の分割領域５のサイズは、例えば５μｍ×５μｍ程度とする。
【０１６０】
次に、第２の分割領域５内における素子領域の実パターン１２ｅ、１２ｆの周囲長の総和ＳＲＡ１を、各々の第２の分割領域５毎に算出する（ステップＳ１６）。
【０１６１】
次に、第２の分割領域５内におけるゲート配線の実パターン２０ｅ、２０ｆの周囲長の総和ＳＲＧ１を、各々の第２の分割領域５毎に算出する（ステップＳ１７）。
【０１６２】
次に、第２の分割領域５内における素子領域の実パターン１２ｅ、１２ｆの周囲長の総和ＳＲＡ１と、第２の分割領域内におけるゲート電極の実パターン２０ｅ、２０ｆの周囲長の総和ＳＲＧ１との和である第１の値ＳＲ１を、各々の第２の分割領域５毎に算出する（ステップＳ１８）。各々の第２の分割領域５における第１の値ＳＲ１は、以下のような式により表される。
【０１６３】
ＳＲ１＝ ＳＲＡ１ ＋ ＳＲＧ１
次に、第２の分割領域５内における第１の値ＳＲ１が、所定の基準値（閾値）Ｒより大きいか否かを、各々の第２の分割領域５毎に判定する（ステップＳ１９）。
【０１６４】
第２の分割領域５内における第１の値ＳＲ１が、所定の基準値Ｒより大きい場合には、所定の基準値Ｒの値を第１の値とする（ステップＳ２０）。
【０１６５】
第２の分割領域５内における第１の値ＳＲ１が、所定の基準値Ｒ以下の場合には、第１の値ＳＲ１は、所定の基準値Ｒにより置換されない。
【０１６６】
次に、第１の分割領域４内に含まれる複数の第２の分割領域５の第１の値ＳＲ１の総和ＳＲ２を、各々の第１の分割領域４毎に算出する（ステップＳ２１）。第１の分割領域４内に含まれる複数の第２の分割領域５の数をｎとすると、第１の分割領域４内に含まれる複数の第２の分割領域５の第１の値ＳＲ１（ｎ）の総和ＳＲ２は、以下のような式により表される。
【０１６７】
ＳＲ２＝ ＳＲ１（１） ＋ ＳＲ１（２） ＋ ・・・ ＋ ＳＲ１（ｎ）
次に、図３６に示すように、実回路領域２ａ、２ｂ以外の空き領域（ダミーパターン領域）３ａ、３ｂ内に、以下のようにして、素子領域のダミーパターン１２ｇ、１２ｈとゲート配線のダミーパターン２０ｇ、２０ｈとを配置する。
【０１６８】
素子領域のダミーパターン１２ｇ、１２ｈとゲート配線のダミーパターン２０ｇ、２０ｈとを配置する際には、以下のような第２の値ＳＰが、第１の分割領域４間において互いに等しくなるようにする。第２の値ＳＰは、第１の分割領域４内における素子領域のダミーパターン１２ｇ、１２ｈの周囲長の総和をＳＤＡとし、第１の分割領域４内におけるゲート配線のダミーパターン２０ｇ、２０ｈの周囲長の総和をＳＤＧとすると、以下のような式により表される。
【０１６９】
ＳＰ＝ ＳＲ２ ＋ ＳＤＡ ＋ ＳＤＧ
素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈの平面形状は、例えば正方形とする。なお、素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈの平面形状は正方形に限定されるものではない。例えば、素子領域のダミーパターン１２ｇ、１２ｈの平面形状を、例えば素子領域のパターン１２ｅ、１２ｆと同様に長方形としてもよい。また、ゲート配線のダミーパターン２０ｇ、２０ｈの平面形状を、例えばゲート配線２０ｅ、２０ｆと同様に長方形としてもよい。
【０１７０】
なお、各々の第１の分割領域４間において、第２の値ＳＰが必ずしも等しくなくてもよい。第１の分割領域４間における第２の値ＳＰのばらつきが所定の範囲内となるように、素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈを配置するようにしてもよい。かかる所定の範囲は、例えば±１０％程度とする。第１の分割領域４間における第２の値ＳＰのばらつきを例えば±１０％以下とすれば、アニールの際における各部の温度のばらつきを例えば２０℃以下に抑えることが可能であり、トランジスタ３４，３６等の電気的特性のばらつきを十分に低減することが可能である。
【０１７１】
こうして、素子領域のダミーパターン１２ｇ、１２ｈ及びゲート配線のダミーパターン２０ｇ、２０ｈが空き領域３ａ、３ｂ内に配置される。
【０１７２】
素子領域の実パターン１２ｅ、１２ｆと素子領域のダミーパターン１２ｇ、１２ｈとを含むレイアウトパターンが、素子領域及びダミーの素子領域を形成するためのレイアウトパターンとして生成される。
【０１７３】
また、ゲート配線の実パターン２０ｅ、２０ｆとゲート配線のダミーパターン２０ｇ、２０ｈとを含むレイアウトパターンが、ゲート配線及びダミーのゲート配線を形成するためのレイアウトパターンとして生成される。
【０１７４】
この後、トランジスタ３４，３６のソース／ドレイン拡散層７４，７６（図２８参照）に達するコンタクトホール（図示せず）のパターンや、コンタクトホールに埋め込まれる導体プラグ（図示せず）に接続される配線（図示せず）のパターン等が、適宜レイアウトされる。
【０１７５】
こうして、本実施形態による半導体装置が設計される。このようにして得られた半導体装置のレイアウトパターンは、例えば半導体設計装置の磁気ディスクに記憶される。
【０１７６】
こうして形成された各々のレイアウトパターン（設計パターン）は、本実施形態による半導体装置を製造する際に用いられる。
【０１７７】
本実施形態によれば、各々の第１の分割領域５を、第１の分割領域４より面積が小さい複数の第２の分割領域５に更に分割する。そして、第２の分割領域５内における素子領域の実パターン１２ｅ、１２ｆ及びゲート配線の実パターン２０ｅ、２０ｆの周囲長の総和である第１の値ＳＲ１を算出する。かかる第１の値ＳＲ１が所定の閾値以上の場合には、当該第２の分割領域５内における第１の値ＳＲ１を所定の閾値で置き換える。そして、第１の分割領域４内に存在する第２の分割領域５の第１の値ＳＲ１の総和と、素子領域のダミーパターン１２ｇ、１２ｈの周囲長の総和ＳＤＡと、ゲート配線のダミーパターン２０ｇ、２０ｈの総和ＳＤＧとの和ＳＰを、各分割領域５間で等しくする。このため、本実施形態によれば、素子領域の実パターン１２ｅ、１２ｆやゲート配線の実パターン２０ｅ、２０ｆが極めて高密度に存在している箇所が局所的に存在している場合であっても、第１の分割領域４間における光の吸収率のばらつきを十分に低減し得る。従って、本実施形態によれば、アニールの際における各部の温度のばらつきを確実に抑制することができ、ひいてはトランジスタ３４，３６等の電気的特性のばらつきを確実に低減することが可能となる。
【０１７８】
本実施形態による半導体装置は、第１実施形態による半導体装置の製造方法と同様にして製造することができるため、説明を省略する。パターニングを行う際には、本実施形態による半導体装置の設計方法により取得されたレイアウトパターンが用いられる。
【０１７９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１８０】
例えば、第１実施形態では、素子領域の実パターン１２ａ、１２ｂの周囲長の総和ＳＲＡを算出するステップ（ステップＳ５）の後に、ゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲＧを算出するステップ（ステップＳ６）を行った。そして、ＳＲＡとＳＲＧとを加算することにより、分割領域４内における素子領域の実パターン１２ａ、１２ｂとゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲを算出した（ステップＳ７）。しかし、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及びゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲを算出する方法は、これに限定されるものではない。例えば、分割領域４内における素子領域の実パターン１２ａ、１２ｂ及びゲート配線の実パターン２０ａ、２０ｂの周囲長の総和ＳＲを、１つのステップにおいて算出するようにしてもよい。
【０１８１】
また、第２実施形態では、素子領域の実パターン１２ｃ、１２ｄの周囲長の総和ＳＲＡ１を算出するステップ（ステップＳ１６）の後に、ゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲＧ１を算出するステップ（ステップＳ１７）を行った。そして、ＳＲＡ１とＳＲＧ１とを加算することにより、分割領域４内における素子領域の実パターン１２ｃ、１２ｄ及びゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲ１を算出した（ステップＳ１８）。しかし、分割領域４内における素子領域の実パターン１２ｃ、１２ｄ及びゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲ１を算出する方法は、これに限定されるものではない。例えば、分割領域４内における素子領域の実パターン１２ｃ、１２ｄ及びゲート配線の実パターン２０ｃ、２０ｄの周囲長の総和ＳＲ１を、１つのステップにおいて算出するようにしてもよい。
【０１８２】
上記実施形態に関し、更に以下の付記を開示する。
【０１８３】
（付記１）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【０１８４】
（付記２）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【０１８５】
（付記３）
付記１記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８６】
（付記４）
付記３記載の半導体装置の製造方法において、
前記分割領域の辺の長さは、前記アニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の製造方法。
【０１８７】
（付記５）
付記２記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間の光の照射により前記半導体基板をアニール処理する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８８】
（付記６）
付記５記載の半導体装置の製造方法において、
前記第１の分割領域の辺の長さは、前記アニール処理において前記半導体基板中を拡散する熱の拡散長よりも短い
ことを特徴とする半導体装置の製造方法。
【０１８９】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記所定時間は１００ｍｓ以下である
ことを特徴とする半導体装置の製造方法。
【０１９０】
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記所定の範囲は、±１０％である
ことを特徴とする半導体装置の製造方法。
【０１９１】
（付記９）
付記１記載の半導体装置の製造方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和が、前記分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の製造方法。
【０１９２】
（付記１０）
付記２記載の半導体装置の製造方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記第２の値が前記第１の分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の製造方法。
【０１９３】
（付記１１）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【０１９４】
（付記１２）
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【０１９５】
（付記１３）
付記１１又は１２記載の半導体装置の設計方法において、
前記所定の範囲は、±１０％である
ことを特徴とする半導体装置の設計方法。
【０１９６】
（付記１４）
付記１１記載の半導体装置の設計方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和が、前記分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の設計方法。
【０１９７】
（付記１５）
付記１２記載の半導体装置の設計方法において、
前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップでは、前記第２の値が前記第１の分割領域間において互いに等しくなるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置する
ことを特徴とする半導体装置の設計方法。
【符号の説明】
【０１９８】
２ａ、２ｂ…実回路領域
３ａ、３ｂ…ダミーパターン領域
４…分割領域、第１の分割領域
５…第２の分割領域
１０…半導体基板
１２ａ〜１２ｄ…素子領域
１２ｅ〜１２ｈ…ダミーの素子領域
１４…素子分離領域
１５…溝
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ポリシリコン膜
２０ａ〜２０ｄ…ゲート配線
２０ｅ〜２０ｈ…ダミーのゲート配線
２２…サイドウォール絶縁膜
３０…シリコン酸化膜
３２…シリコン窒化膜
３３…フォトレジスト膜
３４…ＰＭＯＳトランジスタ
３５…フォトレジスト膜
３６…ＮＭＯＳトランジスタ
３８…開口部
４０…フォトレジスト膜
４２…開口部
４４…フォトレジスト膜
４６…フォトレジスト膜
４８…開口部
５０…ポケット領域
５２…エクステンション領域
５４…フォトレジスト膜
５６…開口部
５８…ポケット領域
６０…エクステンション領域
６２…フォトレジスト膜
６４…開口部
６６…不純物拡散領域
６８…フォトレジスト膜
７０…開口部
７２…不純物拡散領域
７４…ソース／ドレイン拡散層
７６…ソース／ドレイン拡散層
２１０…半導体基板
２１２…素子領域
２１４…素子分離領域
２１５…溝
２２０…ゲート配線
３００…バス
３０１…ＣＰＵ
３０２…ＲＯＭ
３０３…ＲＡＭ
３０４…磁気ディスクドライブ
３０５…磁気ディスク
３０６…光ディスクドライブ
３０７…光ディスク
３０８…ディスプレイ
３０９…Ｉ／Ｆ
３１０…キーボード
３１１…マウス
３１２…スキャナ
３１３…プリンタ
３１４…ネットワーク
【特許請求の範囲】
【請求項１】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【請求項２】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【請求項５】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【請求項１】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【請求項２】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有し、
前記レイアウトパターンを用いて半導体装置を製造する
ことを特徴とすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記レイアウトパターンを用いて、半導体基板上に、前記素子領域、前記ダミーの素子領域、前記ゲート配線及び前記ダミーのゲート配線を形成し、前記ゲート配線をマスクとして前記半導体基板にドーパント不純物を導入した後、所定時間だけ前記半導体基板に光を照射することにより前記ドーパント不純物を活性化させるアニール処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項４】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の分割領域に分割するステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記分割領域内における前記第１の実パターン、前記第２の実パターン、前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和の、前記分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【請求項５】
所定のレイアウト領域内に、素子分離領域により確定される素子領域の実パターンである複数の第１の実パターンと、ゲート配線の実パターンである複数の第２の実パターンとを配置するステップと、
前記レイアウト領域を複数の第１の分割領域に分割するステップと、
前記第１の分割領域を、前記第１の分割領域より小さい面積の複数の第２の分割領域にそれぞれ分割するステップと、
前記第２の分割領域内における前記第１の実パターン及び前記第２の実パターンの周囲長の総和である第１の値を、各々の前記第２の分割領域毎に算出するステップと、
前記第２の分割領域内における前記第１の値が所定の基準値より大きい場合には、前記基準値を前記第１の値とするステップと、
前記レイアウト領域内に、ダミーの素子領域のパターンである複数の第１のダミーパターンと、ダミーのゲート配線のパターンである複数の第２のダミーパターンとを配置するステップであって、前記第１の分割領域内に存在する複数の前記第２の分割領域の前記第１の値の総和と、前記第１の分割領域内における前記第１のダミーパターン及び前記第２のダミーパターンの周囲長の総和との和である第２の値の、前記第１の分割領域間におけるばらつきが、所定の範囲内となるように、前記第１のダミーパターン及び前記第２のダミーパターンを配置するステップと
をコンピュータに実行させることによりレイアウトパターンを取得する工程を有する
ことを特徴とする半導体装置の設計方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【公開番号】特開２０１１−２２２７４７（Ｐ２０１１−２２２７４７Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９０３１８（Ｐ２０１０−９０３１８）
【出願日】平成２２年４月９日（２０１０．４．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月９日（２０１０．４．９）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]