半導体装置の製造方法
【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極が繋がっている半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００４−２１４６０７号公報（特許文献１）には、ゲート電極となるシリコン膜全体にＧｅイオンを注入してアモルファス化した後、ｎチャネル型ＭＩＳＦＥＴ形成領域のシリコン膜にｎ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴ形成領域のシリコン膜にｐ型不純物を注入する技術が記載されている。
【０００３】
特開２００１−３０８３２５号公報（特許文献２）には、以下に示す技術が記載されている。すなわち、ゲート電極となるポリシリコン膜を形成した後、ポリシリコン膜に対してＧｅイオンあるいはＳｉイオンを注入することにより、ポリシリコン膜の表面部分にアモルファスシリコン膜を形成する。続いて、アモルファスシリコン膜の表面にレーザを照射することにより、アモルファスシリコン膜の表面を多結晶化する。これにより、ポリシリコン膜／アモルファスシリコン膜／ポリシリコン膜の積層膜を形成する。その後、ｎチャネル型ＭＩＳＦＥＴ形成領域の積層膜にｎ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴ形成領域の積層膜にｐ型不純物を注入するとしている。
【０００４】
特開２００４−２６６０６１号公報（特許文献３）には、ゲート電極となるポリシリコン膜を形成した後、シリコン、アルゴン、あるいは、窒素などの不活性イオンをポリシリコン膜に注入することにより、ポリシリコン膜内にアモルファスシリコン膜を形成する技術が記載されている。
【０００５】
特開平０８−２６４７７４号公報（特許文献４）には、ゲート電極となるポリシリコン膜を形成した後、このポリシリコン膜に炭素イオンを注入し、その後、ポリシリコン膜にボロンを注入する技術が記載されている。そして、ポリシリコン膜をパターニングしてゲート電極を形成するとしている。
【０００６】
特開２０００−２６０７２８号公報（特許文献５）には、ゲート電極となるポリシリコン膜を形成した後、このポリシリコン膜をパターニングすることによりゲート電極を形成する技術が記載されている。そして、形成したゲート電極にＧｅイオンを注入するとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２１４６０７号公報
【特許文献２】特開２００１−３０８３２５号公報
【特許文献３】特開２００４−２６６０６１号公報
【特許文献４】特開平０８−２６４７７４号公報
【特許文献５】特開２０００−２６０７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。半導体チップに形成されているＭＩＳＦＥＴは、様々な回路を構成するための基本素子である。ＭＩＳＦＥＴは、主に、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極下の半導体基板内に形成されたチャネル形成領域と、チャネル形成領域を挟むように半導体基板内に形成されたソース領域およびドレイン領域から構成されている。このように構成されているＭＩＳＦＥＴには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴがある。ｎチャネル型ＭＩＳＦＥＴは、ソース領域およびドレイン領域をｎ型半導体領域から形成し、ＭＩＳＦＥＴのオン時にｎ型半導体領域のチャネルが形成されることにより、チャネルを介してソース領域とドレイン領域が導通して、ソース領域とドレイン領域との間に電子を主体とする電流が流れるトランジスタである。一方、ｐチャネル型ＭＩＳＦＥＴは、ソース領域とドレイン領域をｐ型半導体領域から形成し、ＭＩＳＦＥＴのオン時にｐ型半導体領域のチャネルが形成されることにより、チャネルを介してソース領域とドレイン領域が導通して、ソース領域とドレイン領域との間に正孔を主体とする電流が流れるトランジスタである。
【０００９】
近年、半導体装置の高集積化を実現するために、基本素子であるＭＩＳＦＥＴの微細化が進んでいる。ＭＩＳＦＥＴの微細化に伴うスケーリング則により、ＭＩＳＦＥＴの動作電圧も低くなってきている。したがって、低い動作電圧でも動作できるようにＭＩＳＦＥＴのしきい値電圧を低下することが望まれている。このしきい値電圧とは、ＭＩＳＦＥＴをオフ状態からオン状態にするためにゲート電極に印加する電圧である。言い換えれば、しきい値電圧とは、半導体基板内に反転層であるチャネルを形成できる電圧ということができる。半導体装置には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが存在することから、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げることが望まれている。このため、ｎチャネル型ＭＩＳＦＥＴのゲート電極にリンなどのｎ型不純物を導入し、かつ、ｐチャネル型ＭＩＳＦＥＴのゲート電極にボロンなどのｐ型不純物を導入することが行なわれている。このようにｎチャネル型ＭＩＳＦＥＴのゲート電極にｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート電極にｐ型不純物を導入する構造は、デュアルゲート構造と呼ばれており、このデュアルゲート構造によれば、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げることができる。
【００１０】
具体的に、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極には、ポリシリコン膜中にｎ型不純物が導入されている。このため、ゲート電極の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極には、ポリシリコン膜中にｐ型不純物が導入されている。このため、ゲート電極の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【００１１】
このようにｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げるために、デュアルゲート構造が採用されているが、このデュアルゲート構造を採用すると、以下に示す問題点が発生することを本発明者は見出した。
【００１２】
デュアルゲート構造を形成するには、例えば、半導体基板上にポリシリコン膜を形成した後、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜にリンなどのｎ型不純物を導入する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜にボロンなどのｐ型不純物を導入する。その後、ポリシリコン膜に導入したｎ型不純物やｐ型不純物を活性化させるために、半導体基板に対して熱処理を実施する。このときの熱処理によって、ｎ型不純物やｐ型不純物は拡散する。具体的には、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入したｎ型不純物がｐチャネル型ＭＩＳＦＥＴ形成領域まで拡散したり、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入したｐ型不純物がｎチャネル型ＭＩＳＦＥＴ形成領域まで拡散する。この場合、例えば、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入されたｎ型不純物の実質的な濃度が、ｐチャネル型ＭＩＳＦＥＴ形成領域から拡散してきたｐ型不純物の影響により低下する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入されたｐ型不純物の実質的な濃度が、ｎチャネル型ＭＩＳＦＥＴ形成領域から拡散してきたｎ型不純物の影響により低下する。つまり、デュアルゲート構造では、ポリシリコン膜に導入したｎ型不純物やｐ型不純物を活性化させるための熱処理によって、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入されているｎ型不純物の実質的な濃度や、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入されているｐ型不純物の実質的な濃度が設計値よりも低下する。
【００１３】
この状態で、ポリシリコン膜をパターニングすることにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成することになる。このため、ｎチャネル型ＭＩＳＦＥＴのゲート電極に導入されているｎ型不純物の実質的な濃度や、ｐチャネル型ＭＩＳＦＥＴのゲート電極に導入されているｐ型不純物の実質的な濃度が設計値よりも低くなる。この結果、ゲート電極の空乏化が起こりやすくなり、これによって、しきい値電圧が上昇する問題点が生じる。
【００１４】
本発明の目的は、デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態による半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法に関するものである。この半導体装置の製造方法は、（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程とを備える。そして、（ｄ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、（ｅ）前記（ｄ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程とを備える。続いて、（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えるものである。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法に関するものである。この半導体装置の製造方法は、（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程とを備える。そして、（ｄ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、（ｅ）前記（ｄ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程とを備える。続いて、（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えるものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１におけるＳＲＡＭのメモリセルを示す等価回路図である。
【図３】ＳＲＡＭのレイアウト構成を示す模式的な平面図である。
【図４】図３のＡ−Ａ線で切断した断面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】ポリシリコン膜をアモルファス化している領域が異なる構成を比較して示す模式図である。
【図１９】実施の形態１の変形例における半導体装置の製造工程を示す断面図である。
【図２０】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の変形例における半導体装置の製造工程を示す断面図である。
【図２４】インバータ回路を示す回路図である。
【図２５】インバータ回路のレイアウト構成例を示す平面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２７】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２８】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２９】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００３０】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００３１】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００３２】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップＣＨＰ内へのデータの入力を行なうための回路である。
【００３３】
本実施の形態１における半導体チップＣＨＰのレイアウトは上記のように構成されており、以下に、ＲＡＭ２を構成するＳＲＡＭについて説明する。まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図２は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図２に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００３５】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００３６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３７】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ、／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００３９】
次に、上述したＳＲＡＭのレイアウト構成の一例について図３を参照しながら説明する。図３は、ＳＲＡＭのレイアウト構成を示す模式的な平面図である。ＳＲＡＭのメモリセルＭＣは、例えば、図３に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【００４０】
図３に示すように、半導体基板には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩでアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が区画されている。具体的に、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｎ１は、Ｙ方向に延在するように形成されており、このアクティブ領域Ａｎ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ１がＹ方向に延在するように形成されている。そして、アクティブ領域Ａｐ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ２がＹ方向に延在するように形成されている。さらに、アクティブ領域Ａｐ２の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｎ２がＹ方向に延在するように形成されている。このように、ＳＲＡＭにおいては、図３に示すように、アクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が素子分離領域ＳＴＩを介してＸ方向に並んで形成されており、それぞれのアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２はＹ方向に延在するように形成されている。
【００４１】
アクティブ領域Ａｎ１、Ａｎ２は、半導体基板内にリンや砒素などのｎ型不純物が導入された半導体領域であり、アクティブ領域Ａｐ１、Ａｐ２は、半導体基板内にボロンなどのｐ型不純物が導入された半導体領域となっている。
【００４２】
まず、アクティブ領域Ａｎ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ１と立体交差するようにゲート電極Ｇ１とゲート電極Ｇ２が形成されている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ１と、ゲート電極Ｇ１の両側に形成されたアクティブ領域Ａｎ１によって、転送用ＭＩＳＦＥＴＱｔ１が形成されている。この転送用ＭＩＳＦＥＴＱｔ１においては、ゲート電極Ｇ１の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ１とプラグＰＬＧ２が接続されている。一方、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇ１は、アクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ１にはゲートプラグＧＰＬＧ１が電気的に接続されている。なお、ゲート電極Ｇ１と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ３が配置されている。このゲート電極Ｇ３もアクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上に延在するように形成されており、素子分離領域ＳＴＩ上でゲート電極Ｇ３は、ゲートプラグＧＰＬＧ２と電気的に接続されている。
【００４３】
さらに、メモリセルＭＣ内のアクティブ領域Ａｎ１に着目すると、ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｎ１によって、駆動用ＭＩＳＦＥＴＱｄ１が形成されている。この駆動用ＭＩＳＦＥＴＱｄ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ２とプラグＰＬＧ３が接続されている。このようにアクティブ領域Ａｎ１には、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成されており、プラグＰＬＧ２で接続されているアクティブ領域Ａｎ１を転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１で共用している。
【００４４】
続いて、アクティブ領域Ａｐ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ１と立体交差するようにゲート電極Ｇ２が形成されている。つまり、アクティブ領域Ａｎ１上に配置されているゲート電極Ｇ２は、さらに、Ｘ方向に延在して、アクティブ領域Ａｐ１上にまで形成されている。ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｐ１によって、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。したがって、ゲート電極Ｇ２は、アクティブ領域Ａｎ１との関係で駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として機能するとともに、アクティブ領域Ａｐ１との関係で負荷用ＭＩＳＦＥＴＱｐ１のゲート電極として機能することがわかる。
【００４５】
負荷用ＭＩＳＦＥＴＱｐ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｐ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ１にシェアードプラグＳＰＬＧ１とプラグＰＬＧ４が接続されている。シェアードプラグＳＰＬＧ１とは、アクティブ領域Ａｐ１とゲート電極Ｇ４との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ１の上端部に近接する位置にゲート電極Ｇ４の端部が配置されており、この近接するゲート電極Ｇ４とアクティブ領域Ａｐ１の両方に接続するようにシェアードプラグＳＰＬＧ１が形成されているのである。なお、ゲート電極Ｇ２と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ５が配置されている。
【００４６】
次に、アクティブ領域Ａｐ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ２と立体交差するようにゲート電極Ｇ４が形成されている。このゲート電極Ｇ４は、アクティブ領域Ａｐ１の上端部と近接するように配置されているとともに、Ｘ方向に延在して、アクティブ領域Ａｐ２と立体交差するように形成されている。このゲート電極Ｇ４と、ゲート電極Ｇ４の両側に形成されたアクティブ領域Ａｐ２によって、負荷用ＭＩＳＦＥＴＱｐ２が形成されている。
【００４７】
負荷用ＭＩＳＦＥＴＱｐ２においては、ゲート電極Ｇ４を挟む両側に形成されているアクティブ領域Ａｐ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ２にシェアードプラグやプラグが接続されている。このシェアードプラグとは、アクティブ領域Ａｐ２とゲート電極Ｇ２との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ２の下端部に近接する位置にゲート電極Ｇ２の端部が配置されており、この近接するゲート電極Ｇ２とアクティブ領域Ａｐ２の両方に接続するようにシェアードプラグが形成されているのである。
【００４８】
さらに、アクティブ領域Ａｎ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ２と立体交差するように、ゲート電極Ｇ４とゲート電極Ｇ６が形成されている。つまり、ゲート電極Ｇ４とゲート電極Ｇ６は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ４と、ゲート電極Ｇ４を挟む両側に形成されたアクティブ領域Ａｎ２によって、駆動用ＭＩＳＦＥＴＱｄ２が形成されている。この駆動用ＭＩＳＦＥＴＱｄ２においては、ゲート電極Ｇ４の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。このとき、ゲート電極Ｇ４は、一端部がアクティブ領域Ａｐ１の上端部と近接する位置に配置されながら、Ｘ方向に延在し、アクティブ領域Ａｐ２とアクティブ領域Ａｎ２の両方と立体交差するように延在している。したがって、ゲート電極Ｇ４は、一端部において、アクティブ領域Ａｐ１とシェアードプラグＳＰＬＧ１で電気的に接続されている。そして、ゲート電極Ｇ４は、アクティブ領域Ａｐ２との関係で負荷用ＭＩＳＦＥＴＱｐ２のゲート電極として機能するとともに、アクティブ領域Ａｎ２との関係で駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として機能していることがわかる。
【００４９】
一方、ゲート電極Ｇ６と、ゲート電極Ｇ６を挟む両側に形成されたアクティブ領域Ａｎ２によって、転送用ＭＩＳＦＥＴＱｔ２が形成されている。この転送用ＭＩＳＦＥＴＱｔ２においては、ゲート電極Ｇ６の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。また、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇ６は、アクティブ領域Ａｎ２上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ６にはゲートプラグが電気的に接続されている。
【００５０】
このようにアクティブ領域Ａｎ２には、転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２が形成されており、アクティブ領域Ａｎ２のうちゲート電極Ｇ４とゲート電極Ｇ６で挟まれる領域を転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２で共用している。
【００５１】
以上のようにして、ＳＲＡＭのレイアウトが構成されている。次に、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴの断面構造について説明する。本実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴからなる駆動用ＭＩＳＦＥＴＱｄ１とｐチャネル型ＭＩＳＦＥＴからなる負荷用ＭＩＳＦＥＴＱｐ１を例に挙げて説明する。この構造を説明するため、本実施の形態１では、図３のＡ−Ａ線による断面図を使用することにする。
【００５２】
図４は、図３のＡ−Ａ線で切断した断面図である。まず、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１の構成について説明する。半導体基板１Ｓにはｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬは、ボロンなどのｐ型不純物を導入した半導体領域となっており、このｐ型ウェルＰＷＬ上に、駆動用ＭＩＳＦＥＴＱｄ１が形成されている。具体的に、ｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。
【００５３】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されているが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ２は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから形成されている。本実施の形態１では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ２の低抵抗化を図るため、シリサイド膜ＣＳを形成している。このシリサイド膜ＣＳは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００５４】
続いて、ゲート電極Ｇ２の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【００５５】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ１の外側に深いｎ型不純物拡散領域ＮＲ１が形成され、この深いｎ型不純物拡散領域ＮＲ１の表面にシリサイド膜ＣＳが形成されている。
【００５６】
サイドウォールＳＷは、駆動用ＭＩＳＦＥＴＱｄ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、駆動用ＭＩＳＦＥＴＱｄ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１とシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１が形成されている。なお、ＳＲＡＭのメモリセルを構成するその他のｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１、転送用ＭＩＳＦＥＴＱｔ２、駆動用ＭＩＳＦＥＴＱｄ２）も上述した駆動用ＭＩＳＦＥＴＱｄ１と同様の構成をしている。
【００５７】
続いて、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１の構成について説明する。半導体基板１Ｓにはｎ型ウェルＮＷＬが形成されている。このｎ型ウェルＮＷＬは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域となっており、このｎ型ウェルＮＷＬ上に、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。具体的に、ｎ型ウェルＮＷＬ上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。
【００５８】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されているが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ２は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから形成されている。本実施の形態１では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ２の低抵抗化を図るため、シリサイド膜ＣＳを形成している。このシリサイド膜ＣＳは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００５９】
続いて、ゲート電極Ｇ２の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【００６０】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ２が形成されている。そして、浅いｐ型不純物拡散領域ＥＸ２の外側に深いｐ型不純物拡散領域ＰＲ１が形成され、この深いｐ型不純物拡散領域ＰＲ１の表面にシリサイド膜ＣＳが形成されている。
【００６１】
サイドウォールＳＷは、負荷用ＭＩＳＦＥＴＱｐ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、負荷用ＭＩＳＦＥＴＱｐ１のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１とシリサイド膜ＣＳより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ２の不純物濃度は、深いｐ型不純物拡散領域ＰＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上にｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１が形成されている。なお、ＳＲＡＭのメモリセルを構成するその他のｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ２）も上述した負荷用ＭＩＳＦＥＴＱｐ１と同様の構成をしている。
【００６２】
次に、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図４に示すように、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓ上には、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬおよび窒化シリコン膜ＳＮ１を貫通して、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１のソース領域やドレイン領域に達するプラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４が形成されている。このプラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４は、例えば、チタン膜と、チタン膜上に形成された窒化チタン膜と、窒化チタン膜上に形成されたタングステン膜とをコンタクトホールＣＮＴに埋め込むことにより形成されている。チタン膜および窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【００６３】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜（図示せず）と層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜（図示せず）と層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４が露出する配線溝に、バリア導体膜と、銅を主体とする膜（以下、銅膜と記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜と、バリア導体膜上で配線溝を埋め込むように形成された銅膜から形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上に駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１が形成され、この駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１上に配線Ｌ１が形成されている。
【００６４】
次に、図４に示す駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１のさらなる詳細な構成について説明する。駆動用ＭＩＳＦＥＴＱｄ１はｎチャネル型ＭＩＳＦＥＴであり、負荷用ＭＩＳＦＥＴＱｐ１はｐチャネル型ＭＩＳＦＥＴである。このとき、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２にリンなどのｎ型不純物を導入し、かつ、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２にボロンなどのｐ型不純物を導入している。このようにｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２にｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２にｐ型不純物を導入する構造は、デュアルゲート構造と呼ばれており、このデュアルゲート構造によれば、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１とｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１の両方でしきい値電圧を下げることができる利点がある。
【００６５】
具体的に、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｐ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のしきい値電圧を低減することができる。
【００６６】
このようにｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げるために、デュアルゲート構造が採用されているが、デュアルゲート構造によれば、しきい値電圧を下げることができる理由について説明する。
【００６７】
まず、ｎチャネル型ＭＩＳＦＥＴについて説明する。例えば、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極Ｇ２の直下の半導体基板１Ｓ内にチャネル形成領域が存在する。このチャネル形成領域は、ｐ型ウェルＰＷＬの一部として形成されているため、ｐ型半導体領域である。一方、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２では、ポリシリコン膜ＰＦ１にｎ型不純物が導入されている。したがって、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２は、ｎ型半導体領域から形成されていることになる。ここで、ゲート絶縁膜ＧＯＸを挟んだゲート電極Ｇ２とチャネル形成領域とのバンド構造を考える。ゲート電極Ｇ２は、ｎ型半導体領域から形成されているので、ゲート電極Ｇ２（ｎ型半導体領域）のフェルミ準位はシリコンの伝導帯近傍に存在する。一方、チャネル形成領域は、ｐ型半導体領域から形成されているので、チャネル形成領域（ｐ型半導体領域）のフェルミ準位はシリコンの価電子帯近傍に存在する。したがって、バンドに曲がりが生じずに平坦な状態を維持するフラットバンド電圧では、ゲート電極Ｇ２のフェルミ準位とチャネル形成領域のフェルミ準位とは、概ねシリコンのバンドギャップに相当する差だけ離れていることになる。この状態で、ゲート電極Ｇ２の０Ｖを印加すると、ゲート電極Ｇ２のフェルミ準位と、チャネル形成領域のフェルミ準位が一致するように、チャネル形成領域のバンドが曲がる。このとき、チャネル形成領域のバンドは、ゲート電極Ｇ２に正電圧を印加したときに曲がる方向に曲がる。したがって、ゲート電極Ｇ２に正電圧を印加する場合、既にゲート電極Ｇ２に０Ｖが印加されている状態で、チャネル形成領域のバンドは、正電圧を印加する方向に曲がっているので、ゲート電極Ｇ２に印加する正電圧が小さくても、チャネル形成領域のバンドがさらに曲がり、チャネル形成領域の表面が擬似的にｎ型半導体領域と同等のバンド構造（フェルミ準位が伝導帯近傍に存在する）となる。すなわち、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極Ｇ２にｎ型不純物を導入することにより、ゲート電極Ｇ２に０Ｖが印加されている状態であっても、チャネル形成領域のバンドを正電圧が印加される場合に曲がる方向へ曲がるようにすることができるのである。この結果、ゲート電極Ｇ２に印加する正電圧が小さくても、チャネル形成領域に反転層を形成することができるのである。言い換えれば、ゲート電極Ｇ２にｎ型不純物を導入していない場合には、チャネル形成領域のバンドを平坦な状態から曲げる必要があるため、チャネル形成領域に反転層ができる程度にまでバンドを曲げるためにゲート電極Ｇ２に印加するゲート電圧は大きくなる。これに対し、ゲート電極Ｇ２にｎ型不純物を導入している場合は、ゲート電圧を印加していない状態（０Ｖ）でもチャネル形成領域のバンドを曲げることができるので、チャネル形成領域に反転層ができるまでバンドを曲げるために印加するゲート電圧を低くすることができるのである。このことは、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｎ型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができることを意味している。
【００６８】
同様に、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極Ｇ２の直下の半導体基板１Ｓ内にチャネル形成領域が存在する。このチャネル形成領域は、ｎ型ウェルＮＷＬの一部として形成されているため、ｎ型半導体領域である。一方、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２では、ポリシリコン膜ＰＦ１にｐ型不純物が導入されている。したがって、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２は、ｐ型半導体領域から形成されていることになる。ここで、ゲート絶縁膜ＧＯＸを挟んだゲート電極Ｇ２とチャネル形成領域とのバンド構造を考える。ゲート電極Ｇ２は、ｐ型半導体領域から形成されているので、ゲート電極Ｇ２（ｐ型半導体領域）のフェルミ準位はシリコンの価電子帯近傍に存在する。一方、チャネル形成領域は、ｎ型半導体領域から形成されているので、チャネル形成領域（ｎ型半導体領域）のフェルミ準位はシリコンの伝導帯近傍に存在する。したがって、バンドに曲がりが生じずに平坦な状態を維持するフラットバンド電圧では、ゲート電極Ｇ２のフェルミ準位とチャネル形成領域のフェルミ準位とは、シリコンのバンドギャップに相当する差（約１Ｖ）離れていることになる。この状態で、ゲート電極Ｇ２の０Ｖを印加すると、ゲート電極Ｇ２のフェルミ準位と、チャネル形成領域のフェルミ準位が一致するように、チャネル形成領域のバンドが曲がる。このとき、チャネル形成領域のバンドは、ゲート電極Ｇ２に負電圧を印加したときに曲がる方向に曲がる。したがって、ゲート電極Ｇ２に負電圧を印加する場合、既にゲート電極Ｇ２に０Ｖが印加されている状態で、チャネル形成領域のバンドは、負電圧を印加する方向に曲がっているので、ゲート電極Ｇ２に印加する負電圧が小さくても、チャネル形成領域のバンドがさらに曲がり、チャネル形成領域の表面が擬似的にｐ型半導体領域と同等のバンド構造（フェルミ準位が価電子近傍に存在する）となる。このようにゲート電極Ｇ２にｐ型不純物を導入している場合は、ゲート電圧を印加していない状態（０Ｖ）でもチャネル形成領域のバンドを曲げることができるので、チャネル形成領域に反転層ができるまでバンドを曲げるために印加するゲート電圧を低くすることができるのである。このことは、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｐ型不純物を導入することにより、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができることを意味している。
【００６９】
以上のような理由により、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｐ型不純物を導入するデュアルゲート構造にすれば、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げることができることがわかる。
【００７０】
ここで、図３に示すように、ＳＲＡＭのメモリセルでは、例えば、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１でゲート電極Ｇ２を共有している。つまり、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２と、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２は繋がっている。このとき、駆動用ＭＩＳＦＥＴＱｄ１はｎチャネル型ＭＩＳＦＥＴであり、負荷用ＭＩＳＦＥＴＱｐ１はｐチャネル型ＭＩＳＦＥＴであることから、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１をデュアルゲート構造にする場合、１本のゲート電極Ｇ２において、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはｎ型不純物が導入され、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはｐ型不純物が導入されることになる。この場合、本発明者が検討した結果、以下に示す問題点が発生することを本発明者は新たに見出したのである。
【００７１】
例えば、図３に示すゲート電極Ｇ２では、駆動用ＭＩＳＦＥＴＱｄ１を形成しているｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはリン（Ｐ）が導入されており、負荷用ＭＩＳＦＥＴＱｐ１を形成しているｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはボロン（Ｂ）が導入されている。
【００７２】
このようなデュアルゲート構造は、例えば、以下のようにして形成される。すなわち、半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上にポリシリコン膜を形成する。そして、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜にリンを導入し、その後、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜にボロンを導入する。続いて、半導体基板に熱処理を施すことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンとを活性化する。このときの熱処理によって、リンとボロンが拡散する。具体的には、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンが境界を越えて、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に拡散したり、逆に、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンが境界を越えて、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に拡散する。この結果、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンの濃度が逆導電型不純物であるボロンによって相殺され、実質的に、リンの濃度が低下する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンの濃度が逆導電型不純物であるリンによって相殺され、実質的に、ボロンの濃度が低下する。
【００７３】
その後、半導体基板の主面全面に形成されているポリシリコン膜をパターニングすることにより、ｎチャネル型ＭＩＳＦＥＴ形成領域に駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域に負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２を形成する。したがって、上述した現象により、駆動用ＭＩＳＦＥＴＱｄ１（ｎチャネル型ＭＩＳＦＥＴ）のゲート電極Ｇ２に導入されているリンの濃度が設計値よりも低下するとともに、負荷用ＭＩＳＦＥＴＱｐ１（ｐチャネル型ＭＩＳＦＥＴ）のゲート電極Ｇ２に導入されているボロンの濃度が設計値よりも低下する。
【００７４】
特に、本実施の形態１では、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２に導入されるリンの濃度が、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されるボロンの濃度よりも多い場合を想定している。このため、リンの拡散によるボロンの濃度低下がより問題となる。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域からのリンの拡散により、ｐチャネル型ＭＩＳＦＥＴ形成領域のボロンの濃度低下がより問題となる。
【００７５】
以下に、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されているボロンの濃度が低下することにより引き起こされる問題点について詳述する。例えば、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されているボロンの濃度が設計値であれば、しきい値電圧を設計値通りに低下させることができる。ところがデュアルゲート構造で、かつ、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１のように、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでゲート電極Ｇ２が繋がっている場合、上述した熱処理によって、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されているボロンの濃度が、拡散するリンによって相殺され、実質的に低下する。すると、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２にゲート電圧を印加した場合、ゲート電極Ｇ２に導入されているボロンの濃度が実質的に低下していることから、ゲート電極Ｇ２の空乏化が生じる。具体的には、ゲート電極Ｇ２とゲート絶縁膜ＧＯＸの境界近傍でゲート電極Ｇ２の空乏化が発生する。
【００７６】
ゲート電極Ｇ２の空乏化が生じると、空乏化領域は絶縁領域として機能することから、ゲート絶縁膜ＧＯＸ上にさらに空乏化領域から形成される絶縁領域が形成されることになる。このことは、チャネル形成領域とゲート電極Ｇ２からなるゲート容量の容量絶縁膜がゲート絶縁膜ＧＯＸだけでなく、空乏化領域も容量絶縁膜として機能することを意味している。この結果、容量絶縁膜の膜厚が厚くなることから、ゲート容量が低下する。ゲート容量が低下するということは、ゲート電極Ｇ２に、空乏化が生じない場合と同じゲート電圧を印加しても、チャネル形成領域の表面に誘起される電荷量が少なくなることを意味している。このことは、空乏化が生じない場合と同等の電荷をチャネル形成領域の表面に誘起するためには、ゲート容量が低下した分、ゲート電極Ｇ２に印加するゲート電圧を大きくしなければならないことを意味している。つまり、ゲート電極Ｇ２に空乏化が生じると、チャネル形成領域の表面に充分な電荷を誘起させてチャネルを形成するためのしきい値電圧が上昇することになる。以上のように、デュアルゲート構造を有する半導体装置の製造技術では、例えば、活性化のための熱処理によって、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンとが拡散することにより、ＭＩＳＦＥＴのしきい値電圧が設計値から上昇してしまう問題点があることがわかる。特に、半導体ウェハ全体を均一に加熱することは困難であり、半導体ウェハの表面領域には温度分布が生じるため、リンやボロンの拡散の程度もチップ領域により異なることになる。このことは、半導体ウェハのチップ領域毎に、ゲート電極に導入されている不純物濃度にばらつきが生じる結果、ゲート電極のしきい値電圧にばらつきが生じてしまう。つまり、デュアルゲート構造を有する半導体装置の製造技術では、活性化のための熱処理によって、ゲート電極に導入されている不純物濃度の低下によるしきい値電圧の上昇と、チップ間でのＭＩＳＦＥＴのしきい値のばらつきが生じるのである。
【００７７】
このように、デュアルゲート構造では、半導体基板の主面全面に形成されたポリシリコン膜において、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入されたリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入されたボロンによる相互拡散が問題となることがわかる。
【００７８】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域にリンを導入しているが、リンよりも重いｎ型不純物である砒素を使用すれば、砒素のほうがリンよりも拡散しにくいので、ポリシリコン膜における相互拡散を抑制できるのではないかと考えることができる。しかし、ゲート電極に導入するｎ型不純物としてリンを使用しているのは、以下に示す理由のためである。つまり、リンは軽いので、熱処理によって拡散しやすいという性質を有している。このリンの拡散しやすいという性質を利用して、ゲート電極に導入するｎ型不純物としてリンを使用しているのである。なぜなら、ゲート電極を構成するポリシリコン膜に導入するｎ型不純物として拡散しやすいリンを使用することにより、ゲート電極を構成するポリシリコン膜全体にリンが容易に拡散する結果、ゲート電極の抵抗を下げることができるからである。一方、拡散しにくい砒素をゲート電極に導入するｎ型不純物として使用すると、ポリシリコン膜全体に砒素が拡散しにくい結果、ゲート電極の抵抗が上昇してしまうのである。すなわち、リンの拡散しやすいという性質は、ゲート電極の抵抗を下げる観点から望まれる性質なのである。ただし、上述したように、リンの拡散しやすいという性質は、ゲート電極の抵抗を下げる利点がある一方で、デュアルゲート構造における相互拡散の問題が副次的に発生するのである。
【００７９】
そこで、本実施の形態１では、デュアルゲート構造における相互拡散を抑制するための工夫を施している。特に、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されるリンの不純物濃度が、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されるボロンの不純物濃度よりも高い場合を想定している。このため、本実施の形態１では、濃度の高いリンの拡散によって、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンの実質的な不純物濃度が低下することを抑制できる技術について説明する。以下に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００８０】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓのｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲとｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００８１】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲには、ｐ型ウェルＰＷＬを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲには、ｎ型ウェルＮＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。同様に、ｎ型ウェルＮＷＬは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００８２】
続いて、ｐ型ウェルＰＷＬの表面領域およびｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００８３】
次に、図６に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００８４】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８５】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００８６】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００８７】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。このとき形成されるポリシリコン膜ＰＦ１は多結晶状態のシリコンから形成されている。
【００８８】
そして、図７に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ１を形成する。その後、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにレジスト膜ＦＲ１が残り、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにレジスト膜ＦＲ１が残らないように行なわれる。
【００８９】
次に、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに露出しているポリシリコン膜ＰＦ１にボロン（Ｂ＋）を導入する。このとき、ボロンの注入エネルギーは、例えば、４ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ１で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはボロンが注入されない。
【００９０】
続いて、パターニングしたレジスト膜ＦＲ１を除去した後、図８に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲをレジスト膜ＦＲ２で覆うように行なわれる。
【００９１】
その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ＋）を導入する。このとき、アルゴンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ２で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にはアルゴンが注入されない。
【００９２】
このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にはアルゴンが導入されないため、アモルファス化しない。このように本実施の形態１の特徴は、パターニングしたレジスト膜ＦＲ２をマスクにして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにだけアルゴンを導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化することにある。なお、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに露出するポリシリコン膜ＰＦ１をアモルファス化するために導入する元素として、アルゴンを使用しているが、これに限らず、ポリシリコン膜ＰＦ１をアモルファス化できる種々の元素を使用することができる。例えば、アルゴンの他、窒素、炭素、シリコン、ゲルマニウムのいずれかを使用することができる。
【００９３】
次に、図９に示すように、パターニングしたレジスト膜ＦＲ２をそのまま使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに露出するアモルファス化したシリコン膜にリン（Ｐ＋）を導入する。このとき、リンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、５×１０１５／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ２で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にはリンが注入されない。
【００９４】
本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にリンを導入する前に、アルゴンを導入して、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１をアモルファス化することに特徴がある。つまり、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にリンを導入する工程の前に、アルゴンを導入する工程が追加されるが、図８および図９に示すように、アルゴンを導入する工程で使用するマスクと、リンを導入する工程で使用するマスクは同じであるので、アルゴンを導入する工程のために、新たなマスクを使用する必要がない。このため、アルゴンを導入する工程を追加しても、工程が複雑化することを抑制できる。
【００９５】
続いて、パターニングしたレジスト膜ＦＲ２を除去した後、図１０に示すように、半導体基板１Ｓに対して熱処理を実施する。この熱処理は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１に導入されているボロンとを活性化させるために行なわれる。
【００９６】
このときの熱処理によって、リンとボロンは拡散するが、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているシリコン膜はアモルファス化されているので、リンのｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲからｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲへの拡散を抑制することができる。この理由について説明する。ポリシリコン膜ＰＦ１は、多数のシリコン微結晶からなり、微結晶間に粒界が存在する。このため、ポリシリコン膜ＰＦ１に導入されたリンは、シリコン微結晶間に存在する粒界を通って容易に拡散する。したがって、ポリシリコン膜ＰＦ１にリンを導入して熱処理を施すと、リンは拡散しやすくなる。これに対し、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンを導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１をアモルファス化している。アモルファス化したシリコン膜には、結晶が存在しないため、結晶間に存在する粒界も存在しない。つまり、アモルファス化したシリコン膜には、導入したリンが容易に拡散する拡散経路である粒界が存在しない。したがって、本実施の形態１によれば、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのシリコンをアモルファス化することにより、導入されているリンの拡散を抑制することができるのである。特に、本工程では、半導体基板１Ｓの主面全面にシリコン膜（ポリシリコン膜＋アモルファス化したシリコン膜）が存在するため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲとｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲ間の不純物（リンやボロン）の相互拡散が顕著となるが、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化しているので、リンの拡散を効果的に抑制できる。なお、活性化のための熱処理後には、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜は、結晶化してポリシリコン膜ＰＦ１となる。
【００９７】
次に、図１１に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにゲート電極Ｇ２を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにゲート電極Ｇ２を形成する。
【００９８】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｐ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００９９】
続いて、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。浅いｎ型不純物拡散領域ＥＸ１は、ｎ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ３を形成し、このレジスト膜ＦＲ３に対して露光・現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲをレジスト膜ＦＲ３で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入法により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに砒素（Ａｓ＋）を導入する。このとき、砒素の注入エネルギーは、例えば、３．５ｋｅＶであり、ドーズ量は、例えば、８×１０１４／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ３で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの半導体基板１Ｓ内には砒素が注入されない。
【０１００】
同様に、パターニングしたレジスト膜ＦＲ３を除去した後、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ２を形成する。浅いｐ型不純物拡散領域ＥＸ２は、ｐ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ４を形成し、このレジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出し、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲをレジスト膜ＦＲ４で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにフッ化ボロン（ＢＦ２＋）を導入する。このとき、フッ化ボロンの注入エネルギーは、例えば、１．５ｋｅＶであり、ドーズ量は、例えば、２×１０１４／ｃｍ２である。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ４で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの半導体基板１Ｓ内にはフッ化ボロンが注入されない。このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ２を形成した後、導入した不純物の活性化のために、半導体基板１Ｓに対して熱処理を実施する。
【０１０１】
次に、パターニングしたレジスト膜ＦＲ４を除去した後、図１４に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ２の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１０２】
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにサイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲ１を形成する。深いｐ型不純物拡散領域ＰＲ１は、ｐ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ５を形成し、このレジスト膜ＦＲ５に対して露光・現像処理を施すことにより、レジスト膜ＦＲ５をパターニングする。レジスト膜ＦＲ５のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出し、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲをレジスト膜ＦＲ５で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ５をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにボロン（Ｂ＋）を導入する。このとき、ボロンの注入エネルギーは、例えば、２．５ｋｅＶであり、ドーズ量は、例えば、４×１０１５／ｃｍ２である。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ５で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの半導体基板１Ｓ内にはボロンが注入されない。
【０１０３】
この深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってソース領域が形成される。同様に、深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０４】
同様に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにサイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲ１を形成する。深いｎ型不純物拡散領域ＮＲ１は、ｎ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ６を形成し、このレジスト膜ＦＲ６に対して露光・現像処理を施すことにより、レジスト膜ＦＲ６をパターニングする。レジスト膜ＦＲ６のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲをレジスト膜ＦＲ６で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ６をマスクにしたイオン注入法により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに砒素（Ａｓ＋）とリン（Ｐ＋）を導入する。このとき、砒素の注入エネルギーは、例えば、２０ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。一方、リンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ６で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの半導体基板１Ｓ内には砒素やリンが注入されない。
【０１０５】
この深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０６】
このようにして、深いｎ型不純物拡散領域ＮＲ１および深いｐ型不純物拡散領域ＰＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１０７】
その後、図１７に示すように、半導体基板１Ｓ上にニッケルプラチナ膜を形成する。このとき、ゲート電極Ｇ２に直接接するようにニッケルプラチナ膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１や深いｐ型不純物拡散領域ＰＲ１にもニッケルプラチナ膜が直接接する。
【０１０８】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ２を構成するポリシリコン膜ＰＦ１とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ２は、ポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層構造となる。シリサイド膜ＣＳは、ゲート電極Ｇ２の低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲ１においても低抵抗化を図ることができる。また、上述した熱処理により、深いｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。このため、深いｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１０９】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＣＳを形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１と、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１を形成することができる。
【０１１０】
次に、配線工程について図４を参照しながら説明する。図４に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮ１を形成し、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜から形成される。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１１１】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。例えば、図４では、駆動用ＭＩＳＦＥＴＱｄ１（ｎチャネル型ＭＩＳＦＥＴ）のソース領域とドレイン領域、および、負荷用ＭＩＳＦＥＴＱｐ１（ｐチャネル型ＭＩＳＦＥＴ）のソース領域とドレイン領域に接続するコンタクトホールＣＮＴが図示されている。なお、図４では、図示されていないが、ゲート電極Ｇ２にもコンタクトホールＣＮＴが接続される。
【０１１２】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１３】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４を形成することができる。
【０１１４】
次に、図４に示すように、プラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１１５】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、コンタクト層間絶縁膜ＣＩＬおよびプラグ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１１６】
本実施の形態１の技術的思想は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にリンなどのｎ型不純物を導入する工程に特徴がある。つまり、本実施の形態１の特徴は、半導体装置の製造方法にあるが、この痕跡が最終的に製造される半導体装置に残る。具体的には、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２内に、アモルファス化する際に導入したアルゴン、窒素、炭素、シリコン、ゲルマニウムなどの元素が導入されている。一方、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２内には上述した元素が導入されていない。
【０１１７】
上述したように、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にリンなどのｎ型不純物を導入している。この工程は、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている状態で行なわれる。この工程を実施した後、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１に導入されているボロンとを活性化するための熱処理が行なわれるが、本実施の形態１では、アモルファス化したシリコン膜にリンが導入されているので、この熱処理工程によるリンの拡散を抑制することができる。
【０１１８】
このときの熱処理後、アモルファス化したシリコン膜はポリシリコン膜ＰＦ１に変化する。その後、半導体基板１Ｓの主面全面に形成されているポリシリコン膜ＰＦ１をパターニングして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２を形成する。
【０１１９】
ここで、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２と、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２とは繋がっているため、その後に加えられる熱処理によって、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に導入されているリンが、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２へ拡散してしまうことが考えられる。
【０１２０】
しかし、リンの拡散が特に問題となるのは、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている場合である。この場合、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体にポリシリコン膜ＰＦ１が形成されており、このポリシリコン膜ＰＦ１内にリンが導入されている。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの全体にポリシリコン膜ＰＦ１が形成されており、このポリシリコン膜ＰＦ１内にボロンが導入されている。したがって、この状態では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体に形成されているポリシリコン膜ＰＦ１から、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに向ってリンが拡散する。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体に形成されているポリシリコン膜ＰＦ１からリンが拡散するため、リンの量が多く、リンの拡散が特に問題となるのである。
【０１２１】
これに対し、ゲート電極Ｇ２を加工した後は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているゲート電極Ｇ２からだけリンが拡散する。この場合のリンの拡散は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体にポリシリコン膜ＰＦ１が形成されている場合のリンの拡散に比べてわずかである。つまり、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている段階でのリンの拡散が問題となり、ゲート電極Ｇ２をパターニングした後の段階でのリンの拡散はそれほど問題とならないのである。
【０１２２】
このことから、本実施の形態１では、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている段階で、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にリンなどのｎ型不純物を導入しているのである。これにより、本実施の形態１によれば、リンの拡散を効果的に抑制することができる。
【０１２３】
次に、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されておりポリシリコン膜ＰＦ１にだけアルゴンなどの元素を導入して、ポリシリコン膜ＰＦ１をアモルファス化している。これは、本発明者の実験の結果、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１だけをアモルファス化することにより、リンの拡散が顕著に抑制されることが判明したからである。このことについて図面を参照しながら説明する。
【０１２４】
図１８は、ポリシリコン膜ＰＦ１をアモルファス化している領域が異なる構成を比較して示す模式図である。まず、図１８（ａ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されている従来例を示す図である。図１８（ａ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域を含む半導体基板の全面にポリシリコン膜ＰＦ１が形成されている。図１８（ａ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ａ）に示す従来例では、リンおよびボロンの活性化のための熱処理を施すと、リンがｎチャネル型ＭＩＳＦＥＴ形成領域から境界を越えてｐチャネル型ＭＩＳＦＥＴ形成領域まで充分に拡散してしまう問題点が発生する。
【０１２５】
次に、図１８（ｂ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されており、このポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている比較例１を示す図である。図１８（ｂ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域を含む半導体基板の全面に形成されているポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている。したがって、比較例１では、ｐチャネル型ＭＩＳＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域の両方でポリシリコン膜ＰＦ１がアモルファス化されている。図１８（ｂ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ｂ）に示す比較例１では、リンおよびボロンの活性化のための熱処理を施す場合、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域の両方がアモルファス化されていることから、リンの拡散を抑制できることが想定されたが、実際の実験結果では、リンの拡散を抑制する充分な効果は得られなかった。
【０１２６】
続いて、図１８（ｃ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されており、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている比較例２を示す図である。図１８（ｃ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１だけにアルゴンＡＲが導入されている。したがって、比較例２では、ｐチャネル型ＭＩＳＦＥＴ形成領域だけでポリシリコン膜ＰＦ１がアモルファス化されている。図１８（ｃ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ｃ）に示す比較例２では、リンおよびボロンの活性化のための熱処理を施す場合、ｐチャネル型ＭＩＳＦＥＴ形成領域がアモルファス化されていることから、ｐチャネル型ＭＩＳＦＥＴ形成領域に移動してくるリンの拡散を抑制できることが想定されたが、実際の実験結果では、リンの拡散を抑制する充分な効果は得られなかった。
【０１２７】
最後に、図１８（ｄ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されており、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている本願発明を示す図である。図１８（ｄ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１だけにアルゴンＡＲが導入されている。したがって、本願発明では、ｎチャネル型ＭＩＳＦＥＴ形成領域だけでポリシリコン膜ＰＦ１がアモルファス化されている。図１８（ｄ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ｄ）に示す本願発明では、リンおよびボロンの活性化のための熱処理を施す場合、ｎチャネル型ＭＩＳＦＥＴ形成領域がアモルファス化されている。この構成の場合、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１内に導入されているリンの拡散が充分に抑制できる実験結果が得られた。
【０１２８】
以上の実験結果から、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にだけアルゴンなどの元素を導入してアモルファス化することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１に導入されているリンの拡散を抑制できることが判明した。この実験結果を論理的に説明するメカニズムの詳細は不明であるが、再現性のある実験事実として明らかになった。そこで、本実施の形態１では、上述した実験結果に基づいて、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にだけアルゴンなどの元素を導入してアモルファス化するように構成している。
【０１２９】
最後に本実施の形態１の変形例について説明する。図１９は、本実施の形態１の変形例における半導体装置の製造工程を示す断面図である。図１９は、実施の形態１における半導体装置の製造工程を示す図７および図８を実施した後の工程を示す断面図である。
【０１３０】
具体的には、図７に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にボロンを導入した後、図８に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンを導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化する。
【０１３１】
その後、図１９に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ７を形成し、このレジスト膜ＦＲ７に対して露光・現像処理を施すことにより、レジスト膜ＦＲ７をパターニングする。このレジスト膜ＦＲ７のパターニングに変形例の特徴があり、具体的に、レジスト膜ＦＲ７のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、かつ、境界を越えて、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域まで覆うように行なわれる。このパターニングしたレジスト膜ＦＲ７をマスクにしたイオン注入法により、レジスト膜ＦＲ７から露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜内にリン（Ｐ＋）を導入する。このとき、リンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、５×１０１５／ｃｍ２である。
【０１３２】
ここで、図１９に示すように、レジスト膜ＦＲ７は、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲから境界を越えてｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域を覆うように形成されている。このことから、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化されたシリコン膜に導入されるリンは、レジスト膜ＦＲ７で覆われているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域には導入されない。このことは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化されたシリコン膜には、境界領域からレジスト膜ＦＲ７で覆われている一部領域よりも離れた領域にだけリンが導入されることを意味している。
【０１３３】
したがって、リンの導入されている領域がｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲから離れることになるので、リンが拡散してｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに達する確率を低くすることができる。言い換えれば、リンの導入されている領域をｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲから離すことにより、熱処理によって、リンが拡散しても、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲまで到達しにくくすることができる。このように本実施の形態１の変形例によれば、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入してアモルファス化した後にリンを導入する構成と、リンの導入領域をｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲとｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの境界から離す構成との相乗効果で、リンがｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲまで拡散することを充分に抑制できる効果が得られる。
【０１３４】
なお、本実施の形態１の変形例では、図８に示すレジスト膜ＦＲ２のパターニングと、図１９に示すレジスト膜ＦＲ７のパターニングとが相違することから、図８に示すアルゴン注入工程で使用するマスクと、図１９に示すリン注入工程で使用するマスクの共有化をしていないが、例えば、図８に示すアルゴン注入工程で使用するレジスト膜ＦＲ２のパターニングを図１９に示すレジスト膜ＦＲ７のパターニングと同じにすることにより、本変形例においてもマスクの共有化を図ることができる。つまり、アルゴン注入工程で使用するレジスト膜ＦＲ２のパターニングを、図１９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、かつ、境界線を越えて、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域まで覆うように行なうことにより、レジスト膜ＦＲ２とレジスト膜ＦＲ７の共有化を図ることができる。この結果、半導体装置の製造工程を簡略化することができる。
【０１３５】
（実施の形態２）
前記実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化したシリコン膜にリンを導入することで、その後の熱処理によるリンの拡散を抑制する技術的思想について説明した。これに対し、本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化したシリコン膜にボロンを導入することで、その後の熱処理によるリンの拡散を抑制する技術的思想について説明する。つまり、前記実施の形態１では、リンの不純物濃度がボロンの不純物濃度よりも高いことを前提として、不純物濃度の高いリンの拡散によって、ボロンの実質的な濃度低下が問題となる場合について説明した。これに対し、本実施の形態２では、ボロンの不純物濃度がリンの不純物濃度よりも高いことを前提として、不純物濃度の高いボロンの拡散によって、リンの実質的な濃度低下が問題となる場合について説明する。
【０１３６】
以下に、本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態２における半導体装置の製造方法は、前記実施の形態１とほぼ同様である。具体的に、本実施の形態２における半導体装置の製造方法において、図５〜図６に示す工程までは前記実施の形態１における半導体装置の製造方法と同様である。
【０１３７】
続いて、図２０に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ８を形成した後、このレジスト膜ＦＲ８に対して露光・現像処理を施すことにより、レジスト膜ＦＲ８をパターニングする。レジスト膜ＦＲ８のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１を露出するように行なわれる。
【０１３８】
その後、パターニングしたレジスト膜ＦＲ８をマスクにしたイオン注入法により、露出しているｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ＋）を導入する。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ８で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはアルゴンが注入されない。
【０１３９】
このアルゴン注入工程により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１はアモルファス化する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはアルゴンが導入されないため、アモルファス化しない。このように本実施の形態２の特徴は、パターニングしたレジスト膜ＦＲ８をマスクにして、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにだけアルゴンを導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化することにある。なお、本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに露出するポリシリコン膜ＰＦ１をアモルファス化するために導入する元素として、アルゴンを使用しているが、これに限らず、ポリシリコン膜ＰＦ１をアモルファス化できる種々の元素を使用することができる。例えば、アルゴンの他、窒素、炭素、シリコン、ゲルマニウムのいずれかを使用することができる。
【０１４０】
次に、図２１に示すように、パターニングしたレジスト膜ＦＲ８をそのまま使用して、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに露出するアモルファス化したシリコン膜にボロン（Ｂ＋）を導入する。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ８で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはボロンが注入されない。
【０１４１】
本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にボロンを導入する前に、アルゴンを導入して、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１をアモルファス化することに特徴がある。つまり、本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にボロンを導入する工程の前に、アルゴンを導入する工程が追加されるが、図２０および図２１に示すように、アルゴンを導入する工程で使用するマスクと、ボロンを導入する工程で使用するマスクは同じであるので、アルゴンを導入する工程のために、新たなマスクを使用する必要がない。このため、アルゴンを導入する工程を追加しても、工程が複雑化することを抑制できる。
【０１４２】
続いて、パターニングしたレジスト膜ＦＲ８を除去した後、図２２に示すように、ポリシリコン膜ＰＦ１（アモルファス化したシリコン膜を含む）上にレジスト膜ＦＲ９を形成する。そして、レジスト膜ＦＲ９に対して露光・現像処理を施すことにより、レジスト膜ＦＲ９をパターニングする。レジスト膜ＦＲ９のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、かつ、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１を露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ９をマスクとして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに露出するポリシリコン膜ＰＦ１にリン（Ｐ＋）を導入する。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ９で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化したシリコン膜にはリンが注入されない。
【０１４３】
次に、パターニングしたレジスト膜ＦＲ９を除去した後、半導体基板１Ｓに対して熱処理を実施する。この熱処理は、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化したシリコン膜に導入されているボロンと、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１に導入されているリンとを活性化させるために行なわれる。
【０１４４】
このときの熱処理によって、リンとボロンは拡散するが、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているシリコン膜はアモルファス化されているので、ボロンのｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲからｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲへの拡散を抑制することができる。
【０１４５】
その後の工程は前記実施の形態１と同様であり、図１１〜図１７に示す工程が実施される。以上のようにして本実施の形態２における半導体装置を製造することができる。本実施の形態２の技術的思想は、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にボロンなどのｎ型不純物を導入する工程に特徴がある。つまり、本実施の形態２の特徴は、半導体装置の製造方法にあるが、この痕跡が最終的に製造される半導体装置に残る。具体的には、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２内に、アモルファス化する際に導入したアルゴン、窒素、炭素、シリコン、ゲルマニウムなどの元素が導入されている。一方、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２内には上述した元素が導入されていない。
【０１４６】
続いて、本実施の形態２の変形例について説明する。図２３は、本実施の形態２の変形例における半導体装置の製造工程を示す断面図である。図２３は、前記実施の形態２における半導体装置の製造工程を示す図２０を実施した後の工程を示す断面図である。
【０１４７】
具体的には、図２０に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンを導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化する。
【０１４８】
その後、図２３に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ１０を形成し、このレジスト膜ＦＲ１０に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１０をパターニングする。このレジスト膜ＦＲ１０のパターニングに変形例の特徴があり、具体的に、レジスト膜ＦＲ１０のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、かつ、境界を越えて、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域まで覆うように行なわれる。このパターニングしたレジスト膜ＦＲ１０をマスクにしたイオン注入法により、レジスト膜ＦＲ１０から露出しているｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化したシリコン膜内にボロン（Ｂ＋）を導入する。
【０１４９】
ここで、図２３に示すように、レジスト膜ＦＲ１０は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲから境界を越えてｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域を覆うように形成されている。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化されたシリコン膜に導入されるボロンは、レジスト膜ＦＲ１０で覆われているｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域には導入されない。このことは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化されたシリコン膜には、境界領域からレジスト膜ＦＲ１０で覆われている一部領域よりも離れた領域にだけボロンが導入されることを意味している。
【０１５０】
したがって、ボロンの導入されている領域がｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲから離れることになるので、ボロンが拡散してｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに達する確率を低くすることができる。言い換えれば、ボロンの導入されている領域をｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲから離すことにより、熱処理によって、ボロンが拡散しても、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲまで到達しにくくすることができる。このように本実施の形態２の変形例によれば、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入してアモルファス化した後にボロンを導入する構成と、ボロンの導入領域をｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲとｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの境界から離す構成との相乗効果で、ボロンがｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲまで拡散することを充分に抑制できる効果が得られる。
【０１５１】
なお、本実施の形態２の変形例でも、例えば、図２０に示すアルゴン注入工程で使用するレジスト膜ＦＲ８のパターニングを図２３に示すレジスト膜ＦＲ１０のパターニングと同じにすることにより、本変形例においてもマスクの共有化を図ることができる。つまり、アルゴン注入工程で使用するレジスト膜ＦＲ８のパターニングを、図２３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、かつ、境界線を越えて、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域まで覆うように行なうことにより、レジスト膜ＦＲ８とレジスト膜ＦＲ１０の共有化を図ることができる。この結果、半導体装置の製造工程を簡略化することができる。
【０１５２】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、デュアルゲート構造で、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極とが繋がっている例として、ＳＲＡＭを取り上げたが、本実施の形態３では、ロジック回路の一つであるインバータ回路を取り上げる。
【０１５３】
例えば、図１に示す半導体チップＣＨＰには、ＣＰＵ１が形成されているが、このＣＰＵ１はロジック回路から構成されている。そして、ロジック回路を構成する基本回路として、例えば、インバータ回路がある。
【０１５４】
図２４は、一般的なインバータ回路を示す回路図である。図２４に示すように、インバータ回路は、電源電位ＶＤＤと基準電位ＶＳＳとの間に直列接続されたｐチャネル型ＭＩＳＦＥＴ５Ｐとｎチャネル型ＭＩＳＦＥＴ６Ｎより構成されている。このとき、ｐチャネル型ＭＩＳＦＥＴ５Ｐが電源電位側に接続され、ｎチャネル型ＭＩＳＦＥＴ６Ｎが基準電位側に接続される。ｐチャネル型ＭＩＳＦＥＴ５Ｐのゲート電極とｎチャネル型ＭＩＳＦＥＴ６Ｎのゲート電極とは電気的に接続されており、このゲート電極がインバータ回路の入力（Ｔａ）となっている。一方、インバータ回路の出力（Ｔｂ）は、ｐチャネル型ＭＩＳＦＥＴ５Ｐとｎチャネル型ＭＩＳＦＥＴ６Ｎの接続部位となっている。
【０１５５】
次に、図２４を用いてインバータ回路の動作を説明する。図２４において、インバータ回路の入力（ＩＮ）に“Ｈ”（ハイレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ５Ｐはオフしたままである一方、ｎチャネル型ＭＩＳＦＥＴ６Ｎがオンする。このため、インバータ回路の出力は、導通したｎチャネル型ＭＩＳＦＥＴ６Ｎを介して基準電位ＶＳＳになる。したがって、インバータ回路の出力は“Ｌ”（ローレベル信号）となる。一方、インバータ回路の入力（ＩＮ）に“Ｌ”（ローレベル信号）が入力されると、ｎチャネル型ＭＩＳＦＥＴ６Ｎはオフしたままである一方、ｐチャネル型ＭＩＳＦＥＴ５Ｐがオンする。このため、インバータ回路の出力は、導通したｐチャネル型ＭＩＳＦＥＴ５Ｐを介して電源電位ＶＤＤになる。したがって、インバータ回路の出力は“Ｈ”（ハイレベル信号）となる。このようにインバータ回路では、入力信号とは反対の出力信号が出力されることがわかる。
【０１５６】
続いて、インバータ回路のレイアウト構成について説明する。図２５はインバータ回路のレイアウト構成例を示す平面図である。図２５に示すように、半導体基板内には、アクティブ領域Ａｃ５が形成されている。さらに、アクティブ領域Ａｃ５とｙ方向に並ぶようにアクティブ領域Ａｃ６が配置されている。そして、アクティブ領域Ａｃ５上を通ってアクティブ領域Ａｃ６上を横切るようにゲート電極Ｇがｙ方向へ一直線状に延在している。このゲート電極Ｇは、インバータ回路の入力（ＩＮ）となっている。
【０１５７】
アクティブ領域Ａｃ５はｐチャネル型ＭＩＳＦＥＴ５Ｐの形成領域となっている。さらに、アクティブ領域Ａｃ６はｎチャネル型ＭＩＳＦＥＴ６Ｎの形成領域となっている。ここで、アクティブ領域Ａｃ５のうちゲート電極Ｇを挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ５Ｐのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にドレイン領域が形成されており、ゲート電極Ｇの右側領域にソース領域が形成されている。さらに、アクティブ領域Ａｃ６のうちゲート電極Ｇを挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ６Ｎのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にソース領域が形成されており、ゲート電極Ｇの右側領域にドレイン領域が形成されている。
【０１５８】
ｐチャネル型ＭＩＳＦＥＴ５Ｐのドレイン領域はプラグを介してドレイン配線ＤＬ５で電気的に接続されており、このドレイン配線ＤＬ５は電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。一方、ｐチャネル型ＭＩＳＦＥＴ５Ｐのソース領域はプラグを介してソース配線ＳＬ５で電気的に接続されており、このソース配線ＳＬ５の出力がインバータ回路の出力（ＯＵＴ）となっている。
【０１５９】
続いて、ｎチャネル型ＭＩＳＦＥＴ６Ｎのドレイン領域はプラグを介してドレイン配線ＤＬ６に接続されており、このドレイン配線ＤＬ６は、インバータ回路の出力（ＯＵＴ）となっているソース配線ＳＬ５と電気的に接続されている。一方、ｎチャネル型ＭＩＳＦＥＴ６Ｎのソース領域はプラグを介してソース配線ＳＬ６に接続されており、このソース配線ＳＬ６は、基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。
【０１６０】
このように構成されているインバータ回路においては、図２５に示すように、ｐチャネル型ＭＩＳＦＥＴ５Ｐのゲート電極Ｇと、ｎチャネル型ＭＩＳＦＥＴ６Ｎのゲート電極Ｇとが繋がっている。このため、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴ５Ｐとｎチャネル型ＭＩＳＦＥＴ６Ｎの両方のしきい値電圧を低下させるために、デュアルゲート構造を採用すると、前記実施の形態１および前記実施の形態２と同様に、デュアルゲート構造で、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極とが繋がっている構造が実現される。したがって、インバータ回路においても、前記実施の形態１で説明したリンの拡散や、前記実施の形態２で説明したボロンの拡散が問題となるため、インバータ回路の製造工程においては、前記実施の形態１や前記実施の形態２で説明した技術的思想が有用である。
【０１６１】
以上のように、本願発明の技術的思想は、ＳＲＡＭだけでなく、インバータ回路にも有効に適用することができる。さらに、本願発明の技術的思想は、インバータ回路に限らず、ロジック回路全般に適用することができる。例えば、ロジック回路は、標準セル（スタンダードセル）を用いて構成される。この標準セルでは、電源配線と基準配線の間にｐ型ウェル（アクティブ領域）とｎ型ウェル（アクティブ領域）を配置し、このｐ型ウェル上からｎ型ウェル上に延在するようにゲート電極が形成されている。このとき、ｐ型ウェル上に配置されたゲート電極がｐチャネル型ＭＩＳＦＥＴのゲート電極となり、ｎ型ウェル上に配置されたゲート電極がｎチャネル型ＭＩＳＦＥＴのゲート電極となる。したがって、標準セルでは、ｐチャネル型ＭＩＳＦＥＴのゲート電極とｎチャネル型ＭＩＳＦＥＴのゲート電極が繋がっている構造をしていることがわかる。そして、標準セルを構成するｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴの両方でしきい値を低下させるため、デュアルゲート構造をとる場合、標準セルにおいて、デュアルゲート構造で、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極とが繋がっている構造が実現される。このことから、標準セル全般に本願発明の技術的思想を適用することが有用である。具体的に、ロジック回路を構成するインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸ−ＯＲ回路、フリップフロップ回路などに本願発明の技術的思想を適用することができる。
【０１６２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１６３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１６４】
１ ＣＰＵ
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
５Ｐ ｐチャネル型ＭＩＳＦＥＴ
６ Ｉ／Ｏ回路
６Ｎ ｎチャネル型ＭＩＳＦＥＴ
Ａｃ５ アクティブ領域
Ａｃ６ アクティブ領域
Ａｎ１ アクティブ領域
Ａｎ２ アクティブ領域
Ａｐ１ アクティブ領域
Ａｐ２ アクティブ領域
ＡＲ アルゴン
ＣＨＰ 半導体チップ
ＣＳ シリサイド膜
ＤＬ データ線
ＤＬ５ ドレイン配線
ＤＬ６ ドレイン配線
／ＤＬ データ線
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｐ型不純物拡散領域
ＦＲ１ レジスト膜
ＦＲ２ レジスト膜
ＦＲ３ レジスト膜
ＦＲ４ レジスト膜
ＦＲ５ レジスト膜
ＦＲ６ レジスト膜
ＦＲ７ レジスト膜
ＦＲ８ レジスト膜
ＦＲ９ レジスト膜
ＦＲ１０ レジスト膜
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰＬＧ１ ゲートプラグ
ＧＰＬＧ２ ゲートプラグ
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇ４ ゲート電極
Ｇ５ ゲート電極
Ｇ６ ゲート電極
ＩＮ 入力
ＩＮＶ１ ＣＭＯＳインバータ
ＩＮＶ２ ＣＭＯＳインバータ
ＭＣ メモリセル
ＮＲ１ 深いｎ型不純物拡散領域
ＮＴＲ ｎチャネル型ＭＩＳＦＥＴ形成領域
ＮＷＬ ｎ型ウェル
ＯＵＴ 出力
ＰＦ１ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＲ１ 深いｐ型不純物拡散領域
ＰＴＲ ｐチャネル型ＭＩＳＦＥＴ形成領域
ＰＷＬ ｐ型ウェル
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＳＰＬＧ１ シェアードプラグ
ＳＬ５ ソース配線
ＳＬ６ ソース配線
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
Ｔａ 入力
Ｔｂ 出力
Ｖｃｃ 電源電圧
ＶＤＤ 電源電位
ＶＤＤＬ電源配線
ＶＳＳ 基準電位
Ｖｓｓ 基準電圧
ＶＳＳＬ 基準配線
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極が繋がっている半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００４−２１４６０７号公報（特許文献１）には、ゲート電極となるシリコン膜全体にＧｅイオンを注入してアモルファス化した後、ｎチャネル型ＭＩＳＦＥＴ形成領域のシリコン膜にｎ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴ形成領域のシリコン膜にｐ型不純物を注入する技術が記載されている。
【０００３】
特開２００１−３０８３２５号公報（特許文献２）には、以下に示す技術が記載されている。すなわち、ゲート電極となるポリシリコン膜を形成した後、ポリシリコン膜に対してＧｅイオンあるいはＳｉイオンを注入することにより、ポリシリコン膜の表面部分にアモルファスシリコン膜を形成する。続いて、アモルファスシリコン膜の表面にレーザを照射することにより、アモルファスシリコン膜の表面を多結晶化する。これにより、ポリシリコン膜／アモルファスシリコン膜／ポリシリコン膜の積層膜を形成する。その後、ｎチャネル型ＭＩＳＦＥＴ形成領域の積層膜にｎ型不純物を注入し、ｐチャネル型ＭＩＳＦＥＴ形成領域の積層膜にｐ型不純物を注入するとしている。
【０００４】
特開２００４−２６６０６１号公報（特許文献３）には、ゲート電極となるポリシリコン膜を形成した後、シリコン、アルゴン、あるいは、窒素などの不活性イオンをポリシリコン膜に注入することにより、ポリシリコン膜内にアモルファスシリコン膜を形成する技術が記載されている。
【０００５】
特開平０８−２６４７７４号公報（特許文献４）には、ゲート電極となるポリシリコン膜を形成した後、このポリシリコン膜に炭素イオンを注入し、その後、ポリシリコン膜にボロンを注入する技術が記載されている。そして、ポリシリコン膜をパターニングしてゲート電極を形成するとしている。
【０００６】
特開２０００−２６０７２８号公報（特許文献５）には、ゲート電極となるポリシリコン膜を形成した後、このポリシリコン膜をパターニングすることによりゲート電極を形成する技術が記載されている。そして、形成したゲート電極にＧｅイオンを注入するとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２１４６０７号公報
【特許文献２】特開２００１−３０８３２５号公報
【特許文献３】特開２００４−２６６０６１号公報
【特許文献４】特開平０８−２６４７７４号公報
【特許文献５】特開２０００−２６０７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と多層配線を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。半導体チップに形成されているＭＩＳＦＥＴは、様々な回路を構成するための基本素子である。ＭＩＳＦＥＴは、主に、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極下の半導体基板内に形成されたチャネル形成領域と、チャネル形成領域を挟むように半導体基板内に形成されたソース領域およびドレイン領域から構成されている。このように構成されているＭＩＳＦＥＴには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴがある。ｎチャネル型ＭＩＳＦＥＴは、ソース領域およびドレイン領域をｎ型半導体領域から形成し、ＭＩＳＦＥＴのオン時にｎ型半導体領域のチャネルが形成されることにより、チャネルを介してソース領域とドレイン領域が導通して、ソース領域とドレイン領域との間に電子を主体とする電流が流れるトランジスタである。一方、ｐチャネル型ＭＩＳＦＥＴは、ソース領域とドレイン領域をｐ型半導体領域から形成し、ＭＩＳＦＥＴのオン時にｐ型半導体領域のチャネルが形成されることにより、チャネルを介してソース領域とドレイン領域が導通して、ソース領域とドレイン領域との間に正孔を主体とする電流が流れるトランジスタである。
【０００９】
近年、半導体装置の高集積化を実現するために、基本素子であるＭＩＳＦＥＴの微細化が進んでいる。ＭＩＳＦＥＴの微細化に伴うスケーリング則により、ＭＩＳＦＥＴの動作電圧も低くなってきている。したがって、低い動作電圧でも動作できるようにＭＩＳＦＥＴのしきい値電圧を低下することが望まれている。このしきい値電圧とは、ＭＩＳＦＥＴをオフ状態からオン状態にするためにゲート電極に印加する電圧である。言い換えれば、しきい値電圧とは、半導体基板内に反転層であるチャネルを形成できる電圧ということができる。半導体装置には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが存在することから、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げることが望まれている。このため、ｎチャネル型ＭＩＳＦＥＴのゲート電極にリンなどのｎ型不純物を導入し、かつ、ｐチャネル型ＭＩＳＦＥＴのゲート電極にボロンなどのｐ型不純物を導入することが行なわれている。このようにｎチャネル型ＭＩＳＦＥＴのゲート電極にｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート電極にｐ型不純物を導入する構造は、デュアルゲート構造と呼ばれており、このデュアルゲート構造によれば、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げることができる。
【００１０】
具体的に、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極には、ポリシリコン膜中にｎ型不純物が導入されている。このため、ゲート電極の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極には、ポリシリコン膜中にｐ型不純物が導入されている。このため、ゲート電極の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【００１１】
このようにｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げるために、デュアルゲート構造が採用されているが、このデュアルゲート構造を採用すると、以下に示す問題点が発生することを本発明者は見出した。
【００１２】
デュアルゲート構造を形成するには、例えば、半導体基板上にポリシリコン膜を形成した後、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜にリンなどのｎ型不純物を導入する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜にボロンなどのｐ型不純物を導入する。その後、ポリシリコン膜に導入したｎ型不純物やｐ型不純物を活性化させるために、半導体基板に対して熱処理を実施する。このときの熱処理によって、ｎ型不純物やｐ型不純物は拡散する。具体的には、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入したｎ型不純物がｐチャネル型ＭＩＳＦＥＴ形成領域まで拡散したり、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入したｐ型不純物がｎチャネル型ＭＩＳＦＥＴ形成領域まで拡散する。この場合、例えば、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入されたｎ型不純物の実質的な濃度が、ｐチャネル型ＭＩＳＦＥＴ形成領域から拡散してきたｐ型不純物の影響により低下する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入されたｐ型不純物の実質的な濃度が、ｎチャネル型ＭＩＳＦＥＴ形成領域から拡散してきたｎ型不純物の影響により低下する。つまり、デュアルゲート構造では、ポリシリコン膜に導入したｎ型不純物やｐ型不純物を活性化させるための熱処理によって、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入されているｎ型不純物の実質的な濃度や、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入されているｐ型不純物の実質的な濃度が設計値よりも低下する。
【００１３】
この状態で、ポリシリコン膜をパターニングすることにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴのゲート電極を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にｐチャネル型ＭＩＳＦＥＴのゲート電極を形成することになる。このため、ｎチャネル型ＭＩＳＦＥＴのゲート電極に導入されているｎ型不純物の実質的な濃度や、ｐチャネル型ＭＩＳＦＥＴのゲート電極に導入されているｐ型不純物の実質的な濃度が設計値よりも低くなる。この結果、ゲート電極の空乏化が起こりやすくなり、これによって、しきい値電圧が上昇する問題点が生じる。
【００１４】
本発明の目的は、デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態による半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法に関するものである。この半導体装置の製造方法は、（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程とを備える。そして、（ｄ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、（ｅ）前記（ｄ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程とを備える。続いて、（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えるものである。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法に関するものである。この半導体装置の製造方法は、（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程とを備える。そして、（ｄ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、（ｅ）前記（ｄ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程とを備える。さらに、（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程とを備える。続いて、（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えるものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１におけるＳＲＡＭのメモリセルを示す等価回路図である。
【図３】ＳＲＡＭのレイアウト構成を示す模式的な平面図である。
【図４】図３のＡ−Ａ線で切断した断面図である。
【図５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】ポリシリコン膜をアモルファス化している領域が異なる構成を比較して示す模式図である。
【図１９】実施の形態１の変形例における半導体装置の製造工程を示す断面図である。
【図２０】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の変形例における半導体装置の製造工程を示す断面図である。
【図２４】インバータ回路を示す回路図である。
【図２５】インバータ回路のレイアウト構成例を示す平面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２７】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２８】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２９】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００３０】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００３１】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００３２】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップＣＨＰ内へのデータの入力を行なうための回路である。
【００３３】
本実施の形態１における半導体チップＣＨＰのレイアウトは上記のように構成されており、以下に、ＲＡＭ２を構成するＳＲＡＭについて説明する。まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図２は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図２に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００３５】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００３６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ”）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３７】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ、／ＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００３９】
次に、上述したＳＲＡＭのレイアウト構成の一例について図３を参照しながら説明する。図３は、ＳＲＡＭのレイアウト構成を示す模式的な平面図である。ＳＲＡＭのメモリセルＭＣは、例えば、図３に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【００４０】
図３に示すように、半導体基板には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩでアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が区画されている。具体的に、素子分離領域ＳＴＩで区画されたアクティブ領域Ａｎ１は、Ｙ方向に延在するように形成されており、このアクティブ領域Ａｎ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ１がＹ方向に延在するように形成されている。そして、アクティブ領域Ａｐ１の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｐ２がＹ方向に延在するように形成されている。さらに、アクティブ領域Ａｐ２の隣りに素子分離領域ＳＴＩを介してアクティブ領域Ａｎ２がＹ方向に延在するように形成されている。このように、ＳＲＡＭにおいては、図３に示すように、アクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２が素子分離領域ＳＴＩを介してＸ方向に並んで形成されており、それぞれのアクティブ領域Ａｎ１、Ａｐ１、Ａｐ２、Ａｎ２はＹ方向に延在するように形成されている。
【００４１】
アクティブ領域Ａｎ１、Ａｎ２は、半導体基板内にリンや砒素などのｎ型不純物が導入された半導体領域であり、アクティブ領域Ａｐ１、Ａｐ２は、半導体基板内にボロンなどのｐ型不純物が導入された半導体領域となっている。
【００４２】
まず、アクティブ領域Ａｎ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ１と立体交差するようにゲート電極Ｇ１とゲート電極Ｇ２が形成されている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ１と、ゲート電極Ｇ１の両側に形成されたアクティブ領域Ａｎ１によって、転送用ＭＩＳＦＥＴＱｔ１が形成されている。この転送用ＭＩＳＦＥＴＱｔ１においては、ゲート電極Ｇ１の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ１とプラグＰＬＧ２が接続されている。一方、転送用ＭＩＳＦＥＴＱｔ１のゲート電極Ｇ１は、アクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ１にはゲートプラグＧＰＬＧ１が電気的に接続されている。なお、ゲート電極Ｇ１と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ３が配置されている。このゲート電極Ｇ３もアクティブ領域Ａｎ１上から素子分離領域ＳＴＩ上に延在するように形成されており、素子分離領域ＳＴＩ上でゲート電極Ｇ３は、ゲートプラグＧＰＬＧ２と電気的に接続されている。
【００４３】
さらに、メモリセルＭＣ内のアクティブ領域Ａｎ１に着目すると、ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｎ１によって、駆動用ＭＩＳＦＥＴＱｄ１が形成されている。この駆動用ＭＩＳＦＥＴＱｄ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｎ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ１にプラグＰＬＧ２とプラグＰＬＧ３が接続されている。このようにアクティブ領域Ａｎ１には、転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１が形成されており、プラグＰＬＧ２で接続されているアクティブ領域Ａｎ１を転送用ＭＩＳＦＥＴＱｔ１と駆動用ＭＩＳＦＥＴＱｄ１で共用している。
【００４４】
続いて、アクティブ領域Ａｐ１に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ１と立体交差するようにゲート電極Ｇ２が形成されている。つまり、アクティブ領域Ａｎ１上に配置されているゲート電極Ｇ２は、さらに、Ｘ方向に延在して、アクティブ領域Ａｐ１上にまで形成されている。ゲート電極Ｇ２と、ゲート電極Ｇ２の両側に形成されたアクティブ領域Ａｐ１によって、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。したがって、ゲート電極Ｇ２は、アクティブ領域Ａｎ１との関係で駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として機能するとともに、アクティブ領域Ａｐ１との関係で負荷用ＭＩＳＦＥＴＱｐ１のゲート電極として機能することがわかる。
【００４５】
負荷用ＭＩＳＦＥＴＱｐ１においては、ゲート電極Ｇ２の両側に形成されているアクティブ領域Ａｐ１がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ１にシェアードプラグＳＰＬＧ１とプラグＰＬＧ４が接続されている。シェアードプラグＳＰＬＧ１とは、アクティブ領域Ａｐ１とゲート電極Ｇ４との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ１の上端部に近接する位置にゲート電極Ｇ４の端部が配置されており、この近接するゲート電極Ｇ４とアクティブ領域Ａｐ１の両方に接続するようにシェアードプラグＳＰＬＧ１が形成されているのである。なお、ゲート電極Ｇ２と並行するように、メモリセルＭＣと隣接するメモリセルに含まれるゲート電極Ｇ５が配置されている。
【００４６】
次に、アクティブ領域Ａｐ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｐ２と立体交差するようにゲート電極Ｇ４が形成されている。このゲート電極Ｇ４は、アクティブ領域Ａｐ１の上端部と近接するように配置されているとともに、Ｘ方向に延在して、アクティブ領域Ａｐ２と立体交差するように形成されている。このゲート電極Ｇ４と、ゲート電極Ｇ４の両側に形成されたアクティブ領域Ａｐ２によって、負荷用ＭＩＳＦＥＴＱｐ２が形成されている。
【００４７】
負荷用ＭＩＳＦＥＴＱｐ２においては、ゲート電極Ｇ４を挟む両側に形成されているアクティブ領域Ａｐ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｐ２にシェアードプラグやプラグが接続されている。このシェアードプラグとは、アクティブ領域Ａｐ２とゲート電極Ｇ２との両方に接続するプラグである。すなわち、メモリセルＭＣ内においては、アクティブ領域Ａｐ２の下端部に近接する位置にゲート電極Ｇ２の端部が配置されており、この近接するゲート電極Ｇ２とアクティブ領域Ａｐ２の両方に接続するようにシェアードプラグが形成されているのである。
【００４８】
さらに、アクティブ領域Ａｎ２に着目すると、Ｙ方向に延在するアクティブ領域Ａｎ２と立体交差するように、ゲート電極Ｇ４とゲート電極Ｇ６が形成されている。つまり、ゲート電極Ｇ４とゲート電極Ｇ６は、互いに並行し、かつ、Ｘ方向に延在するように配置されている。このとき、ゲート電極Ｇ４と、ゲート電極Ｇ４を挟む両側に形成されたアクティブ領域Ａｎ２によって、駆動用ＭＩＳＦＥＴＱｄ２が形成されている。この駆動用ＭＩＳＦＥＴＱｄ２においては、ゲート電極Ｇ４の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。このとき、ゲート電極Ｇ４は、一端部がアクティブ領域Ａｐ１の上端部と近接する位置に配置されながら、Ｘ方向に延在し、アクティブ領域Ａｐ２とアクティブ領域Ａｎ２の両方と立体交差するように延在している。したがって、ゲート電極Ｇ４は、一端部において、アクティブ領域Ａｐ１とシェアードプラグＳＰＬＧ１で電気的に接続されている。そして、ゲート電極Ｇ４は、アクティブ領域Ａｐ２との関係で負荷用ＭＩＳＦＥＴＱｐ２のゲート電極として機能するとともに、アクティブ領域Ａｎ２との関係で駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として機能していることがわかる。
【００４９】
一方、ゲート電極Ｇ６と、ゲート電極Ｇ６を挟む両側に形成されたアクティブ領域Ａｎ２によって、転送用ＭＩＳＦＥＴＱｔ２が形成されている。この転送用ＭＩＳＦＥＴＱｔ２においては、ゲート電極Ｇ６の両側に形成されているアクティブ領域Ａｎ２がソース領域とドレイン領域となり、ソース領域あるいはドレイン領域となるアクティブ領域Ａｎ２にプラグが接続されている。また、転送用ＭＩＳＦＥＴＱｔ２のゲート電極Ｇ６は、アクティブ領域Ａｎ２上から素子分離領域ＳＴＩ上にまで延在しており、素子分離領域ＳＴＩ上において、ゲート電極Ｇ６にはゲートプラグが電気的に接続されている。
【００５０】
このようにアクティブ領域Ａｎ２には、転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２が形成されており、アクティブ領域Ａｎ２のうちゲート電極Ｇ４とゲート電極Ｇ６で挟まれる領域を転送用ＭＩＳＦＥＴＱｔ２と駆動用ＭＩＳＦＥＴＱｄ２で共用している。
【００５１】
以上のようにして、ＳＲＡＭのレイアウトが構成されている。次に、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴの断面構造について説明する。本実施の形態１では、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴからなる駆動用ＭＩＳＦＥＴＱｄ１とｐチャネル型ＭＩＳＦＥＴからなる負荷用ＭＩＳＦＥＴＱｐ１を例に挙げて説明する。この構造を説明するため、本実施の形態１では、図３のＡ−Ａ線による断面図を使用することにする。
【００５２】
図４は、図３のＡ−Ａ線で切断した断面図である。まず、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１の構成について説明する。半導体基板１Ｓにはｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬは、ボロンなどのｐ型不純物を導入した半導体領域となっており、このｐ型ウェルＰＷＬ上に、駆動用ＭＩＳＦＥＴＱｄ１が形成されている。具体的に、ｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。
【００５３】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されているが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ２は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから形成されている。本実施の形態１では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ２の低抵抗化を図るため、シリサイド膜ＣＳを形成している。このシリサイド膜ＣＳは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００５４】
続いて、ゲート電極Ｇ２の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【００５５】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ１の外側に深いｎ型不純物拡散領域ＮＲ１が形成され、この深いｎ型不純物拡散領域ＮＲ１の表面にシリサイド膜ＣＳが形成されている。
【００５６】
サイドウォールＳＷは、駆動用ＭＩＳＦＥＴＱｄ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、駆動用ＭＩＳＦＥＴＱｄ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１とシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１が形成されている。なお、ＳＲＡＭのメモリセルを構成するその他のｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ１、転送用ＭＩＳＦＥＴＱｔ２、駆動用ＭＩＳＦＥＴＱｄ２）も上述した駆動用ＭＩＳＦＥＴＱｄ１と同様の構成をしている。
【００５７】
続いて、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１の構成について説明する。半導体基板１Ｓにはｎ型ウェルＮＷＬが形成されている。このｎ型ウェルＮＷＬは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域となっており、このｎ型ウェルＮＷＬ上に、負荷用ＭＩＳＦＥＴＱｐ１が形成されている。具体的に、ｎ型ウェルＮＷＬ上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。
【００５８】
ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されているが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ２は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜ＰＦ１と、このポリシリコン膜ＰＦ１の表面に形成されたシリサイド膜ＣＳから形成されている。本実施の形態１では、ポリシリコン膜ＰＦ１の表面に、ゲート電極Ｇ２の低抵抗化を図るため、シリサイド膜ＣＳを形成している。このシリサイド膜ＣＳは、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００５９】
続いて、ゲート電極Ｇ２の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【００６０】
サイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ２が形成されている。そして、浅いｐ型不純物拡散領域ＥＸ２の外側に深いｐ型不純物拡散領域ＰＲ１が形成され、この深いｐ型不純物拡散領域ＰＲ１の表面にシリサイド膜ＣＳが形成されている。
【００６１】
サイドウォールＳＷは、負荷用ＭＩＳＦＥＴＱｐ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、負荷用ＭＩＳＦＥＴＱｐ１のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１とシリサイド膜ＣＳより形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ２の不純物濃度は、深いｐ型不純物拡散領域ＰＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。以上のようにして、半導体基板１Ｓ上にｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１が形成されている。なお、ＳＲＡＭのメモリセルを構成するその他のｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ２）も上述した負荷用ＭＩＳＦＥＴＱｐ１と同様の構成をしている。
【００６２】
次に、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図４に示すように、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１を形成した半導体基板１Ｓ上には、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１を覆うように窒化シリコン膜ＳＮ１が形成されており、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬおよび窒化シリコン膜ＳＮ１を貫通して、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１のソース領域やドレイン領域に達するプラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４が形成されている。このプラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４は、例えば、チタン膜と、チタン膜上に形成された窒化チタン膜と、窒化チタン膜上に形成されたタングステン膜とをコンタクトホールＣＮＴに埋め込むことにより形成されている。チタン膜および窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【００６３】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜（図示せず）と層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜（図示せず）と層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４が露出する配線溝に、バリア導体膜と、銅を主体とする膜（以下、銅膜と記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜と、バリア導体膜上で配線溝を埋め込むように形成された銅膜から形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上に駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１が形成され、この駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１上に配線Ｌ１が形成されている。
【００６４】
次に、図４に示す駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１のさらなる詳細な構成について説明する。駆動用ＭＩＳＦＥＴＱｄ１はｎチャネル型ＭＩＳＦＥＴであり、負荷用ＭＩＳＦＥＴＱｐ１はｐチャネル型ＭＩＳＦＥＴである。このとき、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２にリンなどのｎ型不純物を導入し、かつ、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２にボロンなどのｐ型不純物を導入している。このようにｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２にｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２にｐ型不純物を導入する構造は、デュアルゲート構造と呼ばれており、このデュアルゲート構造によれば、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１とｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１の両方でしきい値電圧を下げることができる利点がある。
【００６５】
具体的に、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１のしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｐ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のしきい値電圧を低減することができる。
【００６６】
このようにｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げるために、デュアルゲート構造が採用されているが、デュアルゲート構造によれば、しきい値電圧を下げることができる理由について説明する。
【００６７】
まず、ｎチャネル型ＭＩＳＦＥＴについて説明する。例えば、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極Ｇ２の直下の半導体基板１Ｓ内にチャネル形成領域が存在する。このチャネル形成領域は、ｐ型ウェルＰＷＬの一部として形成されているため、ｐ型半導体領域である。一方、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２では、ポリシリコン膜ＰＦ１にｎ型不純物が導入されている。したがって、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２は、ｎ型半導体領域から形成されていることになる。ここで、ゲート絶縁膜ＧＯＸを挟んだゲート電極Ｇ２とチャネル形成領域とのバンド構造を考える。ゲート電極Ｇ２は、ｎ型半導体領域から形成されているので、ゲート電極Ｇ２（ｎ型半導体領域）のフェルミ準位はシリコンの伝導帯近傍に存在する。一方、チャネル形成領域は、ｐ型半導体領域から形成されているので、チャネル形成領域（ｐ型半導体領域）のフェルミ準位はシリコンの価電子帯近傍に存在する。したがって、バンドに曲がりが生じずに平坦な状態を維持するフラットバンド電圧では、ゲート電極Ｇ２のフェルミ準位とチャネル形成領域のフェルミ準位とは、概ねシリコンのバンドギャップに相当する差だけ離れていることになる。この状態で、ゲート電極Ｇ２の０Ｖを印加すると、ゲート電極Ｇ２のフェルミ準位と、チャネル形成領域のフェルミ準位が一致するように、チャネル形成領域のバンドが曲がる。このとき、チャネル形成領域のバンドは、ゲート電極Ｇ２に正電圧を印加したときに曲がる方向に曲がる。したがって、ゲート電極Ｇ２に正電圧を印加する場合、既にゲート電極Ｇ２に０Ｖが印加されている状態で、チャネル形成領域のバンドは、正電圧を印加する方向に曲がっているので、ゲート電極Ｇ２に印加する正電圧が小さくても、チャネル形成領域のバンドがさらに曲がり、チャネル形成領域の表面が擬似的にｎ型半導体領域と同等のバンド構造（フェルミ準位が伝導帯近傍に存在する）となる。すなわち、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極Ｇ２にｎ型不純物を導入することにより、ゲート電極Ｇ２に０Ｖが印加されている状態であっても、チャネル形成領域のバンドを正電圧が印加される場合に曲がる方向へ曲がるようにすることができるのである。この結果、ゲート電極Ｇ２に印加する正電圧が小さくても、チャネル形成領域に反転層を形成することができるのである。言い換えれば、ゲート電極Ｇ２にｎ型不純物を導入していない場合には、チャネル形成領域のバンドを平坦な状態から曲げる必要があるため、チャネル形成領域に反転層ができる程度にまでバンドを曲げるためにゲート電極Ｇ２に印加するゲート電圧は大きくなる。これに対し、ゲート電極Ｇ２にｎ型不純物を導入している場合は、ゲート電圧を印加していない状態（０Ｖ）でもチャネル形成領域のバンドを曲げることができるので、チャネル形成領域に反転層ができるまでバンドを曲げるために印加するゲート電圧を低くすることができるのである。このことは、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｎ型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができることを意味している。
【００６８】
同様に、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極Ｇ２の直下の半導体基板１Ｓ内にチャネル形成領域が存在する。このチャネル形成領域は、ｎ型ウェルＮＷＬの一部として形成されているため、ｎ型半導体領域である。一方、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２では、ポリシリコン膜ＰＦ１にｐ型不純物が導入されている。したがって、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２は、ｐ型半導体領域から形成されていることになる。ここで、ゲート絶縁膜ＧＯＸを挟んだゲート電極Ｇ２とチャネル形成領域とのバンド構造を考える。ゲート電極Ｇ２は、ｐ型半導体領域から形成されているので、ゲート電極Ｇ２（ｐ型半導体領域）のフェルミ準位はシリコンの価電子帯近傍に存在する。一方、チャネル形成領域は、ｎ型半導体領域から形成されているので、チャネル形成領域（ｎ型半導体領域）のフェルミ準位はシリコンの伝導帯近傍に存在する。したがって、バンドに曲がりが生じずに平坦な状態を維持するフラットバンド電圧では、ゲート電極Ｇ２のフェルミ準位とチャネル形成領域のフェルミ準位とは、シリコンのバンドギャップに相当する差（約１Ｖ）離れていることになる。この状態で、ゲート電極Ｇ２の０Ｖを印加すると、ゲート電極Ｇ２のフェルミ準位と、チャネル形成領域のフェルミ準位が一致するように、チャネル形成領域のバンドが曲がる。このとき、チャネル形成領域のバンドは、ゲート電極Ｇ２に負電圧を印加したときに曲がる方向に曲がる。したがって、ゲート電極Ｇ２に負電圧を印加する場合、既にゲート電極Ｇ２に０Ｖが印加されている状態で、チャネル形成領域のバンドは、負電圧を印加する方向に曲がっているので、ゲート電極Ｇ２に印加する負電圧が小さくても、チャネル形成領域のバンドがさらに曲がり、チャネル形成領域の表面が擬似的にｐ型半導体領域と同等のバンド構造（フェルミ準位が価電子近傍に存在する）となる。このようにゲート電極Ｇ２にｐ型不純物を導入している場合は、ゲート電圧を印加していない状態（０Ｖ）でもチャネル形成領域のバンドを曲げることができるので、チャネル形成領域に反転層ができるまでバンドを曲げるために印加するゲート電圧を低くすることができるのである。このことは、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｐ型不純物を導入することにより、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができることを意味している。
【００６９】
以上のような理由により、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｎ型不純物を導入し、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２にｐ型不純物を導入するデュアルゲート構造にすれば、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げることができることがわかる。
【００７０】
ここで、図３に示すように、ＳＲＡＭのメモリセルでは、例えば、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１でゲート電極Ｇ２を共有している。つまり、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２と、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２は繋がっている。このとき、駆動用ＭＩＳＦＥＴＱｄ１はｎチャネル型ＭＩＳＦＥＴであり、負荷用ＭＩＳＦＥＴＱｐ１はｐチャネル型ＭＩＳＦＥＴであることから、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１をデュアルゲート構造にする場合、１本のゲート電極Ｇ２において、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはｎ型不純物が導入され、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはｐ型不純物が導入されることになる。この場合、本発明者が検討した結果、以下に示す問題点が発生することを本発明者は新たに見出したのである。
【００７１】
例えば、図３に示すゲート電極Ｇ２では、駆動用ＭＩＳＦＥＴＱｄ１を形成しているｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはリン（Ｐ）が導入されており、負荷用ＭＩＳＦＥＴＱｐ１を形成しているｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極Ｇ２にはボロン（Ｂ）が導入されている。
【００７２】
このようなデュアルゲート構造は、例えば、以下のようにして形成される。すなわち、半導体基板上にゲート絶縁膜を形成し、このゲート絶縁膜上にポリシリコン膜を形成する。そして、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜にリンを導入し、その後、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜にボロンを導入する。続いて、半導体基板に熱処理を施すことにより、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンとを活性化する。このときの熱処理によって、リンとボロンが拡散する。具体的には、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンが境界を越えて、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に拡散したり、逆に、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンが境界を越えて、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に拡散する。この結果、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンの濃度が逆導電型不純物であるボロンによって相殺され、実質的に、リンの濃度が低下する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンの濃度が逆導電型不純物であるリンによって相殺され、実質的に、ボロンの濃度が低下する。
【００７３】
その後、半導体基板の主面全面に形成されているポリシリコン膜をパターニングすることにより、ｎチャネル型ＭＩＳＦＥＴ形成領域に駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域に負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２を形成する。したがって、上述した現象により、駆動用ＭＩＳＦＥＴＱｄ１（ｎチャネル型ＭＩＳＦＥＴ）のゲート電極Ｇ２に導入されているリンの濃度が設計値よりも低下するとともに、負荷用ＭＩＳＦＥＴＱｐ１（ｐチャネル型ＭＩＳＦＥＴ）のゲート電極Ｇ２に導入されているボロンの濃度が設計値よりも低下する。
【００７４】
特に、本実施の形態１では、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極Ｇ２に導入されるリンの濃度が、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されるボロンの濃度よりも多い場合を想定している。このため、リンの拡散によるボロンの濃度低下がより問題となる。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域からのリンの拡散により、ｐチャネル型ＭＩＳＦＥＴ形成領域のボロンの濃度低下がより問題となる。
【００７５】
以下に、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されているボロンの濃度が低下することにより引き起こされる問題点について詳述する。例えば、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されているボロンの濃度が設計値であれば、しきい値電圧を設計値通りに低下させることができる。ところがデュアルゲート構造で、かつ、駆動用ＭＩＳＦＥＴＱｄ１と負荷用ＭＩＳＦＥＴＱｐ１のように、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでゲート電極Ｇ２が繋がっている場合、上述した熱処理によって、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２に導入されているボロンの濃度が、拡散するリンによって相殺され、実質的に低下する。すると、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極Ｇ２にゲート電圧を印加した場合、ゲート電極Ｇ２に導入されているボロンの濃度が実質的に低下していることから、ゲート電極Ｇ２の空乏化が生じる。具体的には、ゲート電極Ｇ２とゲート絶縁膜ＧＯＸの境界近傍でゲート電極Ｇ２の空乏化が発生する。
【００７６】
ゲート電極Ｇ２の空乏化が生じると、空乏化領域は絶縁領域として機能することから、ゲート絶縁膜ＧＯＸ上にさらに空乏化領域から形成される絶縁領域が形成されることになる。このことは、チャネル形成領域とゲート電極Ｇ２からなるゲート容量の容量絶縁膜がゲート絶縁膜ＧＯＸだけでなく、空乏化領域も容量絶縁膜として機能することを意味している。この結果、容量絶縁膜の膜厚が厚くなることから、ゲート容量が低下する。ゲート容量が低下するということは、ゲート電極Ｇ２に、空乏化が生じない場合と同じゲート電圧を印加しても、チャネル形成領域の表面に誘起される電荷量が少なくなることを意味している。このことは、空乏化が生じない場合と同等の電荷をチャネル形成領域の表面に誘起するためには、ゲート容量が低下した分、ゲート電極Ｇ２に印加するゲート電圧を大きくしなければならないことを意味している。つまり、ゲート電極Ｇ２に空乏化が生じると、チャネル形成領域の表面に充分な電荷を誘起させてチャネルを形成するためのしきい値電圧が上昇することになる。以上のように、デュアルゲート構造を有する半導体装置の製造技術では、例えば、活性化のための熱処理によって、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンとが拡散することにより、ＭＩＳＦＥＴのしきい値電圧が設計値から上昇してしまう問題点があることがわかる。特に、半導体ウェハ全体を均一に加熱することは困難であり、半導体ウェハの表面領域には温度分布が生じるため、リンやボロンの拡散の程度もチップ領域により異なることになる。このことは、半導体ウェハのチップ領域毎に、ゲート電極に導入されている不純物濃度にばらつきが生じる結果、ゲート電極のしきい値電圧にばらつきが生じてしまう。つまり、デュアルゲート構造を有する半導体装置の製造技術では、活性化のための熱処理によって、ゲート電極に導入されている不純物濃度の低下によるしきい値電圧の上昇と、チップ間でのＭＩＳＦＥＴのしきい値のばらつきが生じるのである。
【００７７】
このように、デュアルゲート構造では、半導体基板の主面全面に形成されたポリシリコン膜において、ｎチャネル型ＭＩＳＦＥＴ形成領域に導入されたリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域に導入されたボロンによる相互拡散が問題となることがわかる。
【００７８】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域にリンを導入しているが、リンよりも重いｎ型不純物である砒素を使用すれば、砒素のほうがリンよりも拡散しにくいので、ポリシリコン膜における相互拡散を抑制できるのではないかと考えることができる。しかし、ゲート電極に導入するｎ型不純物としてリンを使用しているのは、以下に示す理由のためである。つまり、リンは軽いので、熱処理によって拡散しやすいという性質を有している。このリンの拡散しやすいという性質を利用して、ゲート電極に導入するｎ型不純物としてリンを使用しているのである。なぜなら、ゲート電極を構成するポリシリコン膜に導入するｎ型不純物として拡散しやすいリンを使用することにより、ゲート電極を構成するポリシリコン膜全体にリンが容易に拡散する結果、ゲート電極の抵抗を下げることができるからである。一方、拡散しにくい砒素をゲート電極に導入するｎ型不純物として使用すると、ポリシリコン膜全体に砒素が拡散しにくい結果、ゲート電極の抵抗が上昇してしまうのである。すなわち、リンの拡散しやすいという性質は、ゲート電極の抵抗を下げる観点から望まれる性質なのである。ただし、上述したように、リンの拡散しやすいという性質は、ゲート電極の抵抗を下げる利点がある一方で、デュアルゲート構造における相互拡散の問題が副次的に発生するのである。
【００７９】
そこで、本実施の形態１では、デュアルゲート構造における相互拡散を抑制するための工夫を施している。特に、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されるリンの不純物濃度が、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されるボロンの不純物濃度よりも高い場合を想定している。このため、本実施の形態１では、濃度の高いリンの拡散によって、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜に導入されているボロンの実質的な不純物濃度が低下することを抑制できる技術について説明する。以下に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。
【００８０】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓのｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲとｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００８１】
次に、素子分離領域ＳＴＩで分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲには、ｐ型ウェルＰＷＬを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲには、ｎ型ウェルＮＷＬを形成する。ｐ型ウェルＰＷＬは、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。同様に、ｎ型ウェルＮＷＬは、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００８２】
続いて、ｐ型ウェルＰＷＬの表面領域およびｎ型ウェルＮＷＬの表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００８３】
次に、図６に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００８４】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８５】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００８６】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００８７】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。このとき形成されるポリシリコン膜ＰＦ１は多結晶状態のシリコンから形成されている。
【００８８】
そして、図７に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ１を形成する。その後、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにレジスト膜ＦＲ１が残り、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにレジスト膜ＦＲ１が残らないように行なわれる。
【００８９】
次に、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに露出しているポリシリコン膜ＰＦ１にボロン（Ｂ＋）を導入する。このとき、ボロンの注入エネルギーは、例えば、４ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ１で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはボロンが注入されない。
【００９０】
続いて、パターニングしたレジスト膜ＦＲ１を除去した後、図８に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲをレジスト膜ＦＲ２で覆うように行なわれる。
【００９１】
その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ＋）を導入する。このとき、アルゴンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ２で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にはアルゴンが注入されない。
【００９２】
このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にはアルゴンが導入されないため、アモルファス化しない。このように本実施の形態１の特徴は、パターニングしたレジスト膜ＦＲ２をマスクにして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにだけアルゴンを導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化することにある。なお、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに露出するポリシリコン膜ＰＦ１をアモルファス化するために導入する元素として、アルゴンを使用しているが、これに限らず、ポリシリコン膜ＰＦ１をアモルファス化できる種々の元素を使用することができる。例えば、アルゴンの他、窒素、炭素、シリコン、ゲルマニウムのいずれかを使用することができる。
【００９３】
次に、図９に示すように、パターニングしたレジスト膜ＦＲ２をそのまま使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに露出するアモルファス化したシリコン膜にリン（Ｐ＋）を導入する。このとき、リンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、５×１０１５／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ２で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にはリンが注入されない。
【００９４】
本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にリンを導入する前に、アルゴンを導入して、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１をアモルファス化することに特徴がある。つまり、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にリンを導入する工程の前に、アルゴンを導入する工程が追加されるが、図８および図９に示すように、アルゴンを導入する工程で使用するマスクと、リンを導入する工程で使用するマスクは同じであるので、アルゴンを導入する工程のために、新たなマスクを使用する必要がない。このため、アルゴンを導入する工程を追加しても、工程が複雑化することを抑制できる。
【００９５】
続いて、パターニングしたレジスト膜ＦＲ２を除去した後、図１０に示すように、半導体基板１Ｓに対して熱処理を実施する。この熱処理は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１に導入されているボロンとを活性化させるために行なわれる。
【００９６】
このときの熱処理によって、リンとボロンは拡散するが、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているシリコン膜はアモルファス化されているので、リンのｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲからｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲへの拡散を抑制することができる。この理由について説明する。ポリシリコン膜ＰＦ１は、多数のシリコン微結晶からなり、微結晶間に粒界が存在する。このため、ポリシリコン膜ＰＦ１に導入されたリンは、シリコン微結晶間に存在する粒界を通って容易に拡散する。したがって、ポリシリコン膜ＰＦ１にリンを導入して熱処理を施すと、リンは拡散しやすくなる。これに対し、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンを導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１をアモルファス化している。アモルファス化したシリコン膜には、結晶が存在しないため、結晶間に存在する粒界も存在しない。つまり、アモルファス化したシリコン膜には、導入したリンが容易に拡散する拡散経路である粒界が存在しない。したがって、本実施の形態１によれば、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのシリコンをアモルファス化することにより、導入されているリンの拡散を抑制することができるのである。特に、本工程では、半導体基板１Ｓの主面全面にシリコン膜（ポリシリコン膜＋アモルファス化したシリコン膜）が存在するため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲとｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲ間の不純物（リンやボロン）の相互拡散が顕著となるが、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化しているので、リンの拡散を効果的に抑制できる。なお、活性化のための熱処理後には、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜は、結晶化してポリシリコン膜ＰＦ１となる。
【００９７】
次に、図１１に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにゲート電極Ｇ２を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにゲート電極Ｇ２を形成する。
【００９８】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｎ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのゲート電極Ｇ２には、ポリシリコン膜ＰＦ１中にｐ型不純物が導入されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００９９】
続いて、図１２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。浅いｎ型不純物拡散領域ＥＸ１は、ｎ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ３を形成し、このレジスト膜ＦＲ３に対して露光・現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲをレジスト膜ＦＲ３で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入法により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに砒素（Ａｓ＋）を導入する。このとき、砒素の注入エネルギーは、例えば、３．５ｋｅＶであり、ドーズ量は、例えば、８×１０１４／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ３で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの半導体基板１Ｓ内には砒素が注入されない。
【０１００】
同様に、パターニングしたレジスト膜ＦＲ３を除去した後、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ２を形成する。浅いｐ型不純物拡散領域ＥＸ２は、ｐ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ４を形成し、このレジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出し、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲをレジスト膜ＦＲ４で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにフッ化ボロン（ＢＦ２＋）を導入する。このとき、フッ化ボロンの注入エネルギーは、例えば、１．５ｋｅＶであり、ドーズ量は、例えば、２×１０１４／ｃｍ２である。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ４で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの半導体基板１Ｓ内にはフッ化ボロンが注入されない。このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにゲート電極Ｇ２に整合した浅いｎ型不純物拡散領域ＥＸ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ２を形成した後、導入した不純物の活性化のために、半導体基板１Ｓに対して熱処理を実施する。
【０１０１】
次に、パターニングしたレジスト膜ＦＲ４を除去した後、図１４に示すように、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷをゲート電極Ｇ２の側壁に形成する。サイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１０２】
続いて、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにサイドウォールＳＷに整合した深いｐ型不純物拡散領域ＰＲ１を形成する。深いｐ型不純物拡散領域ＰＲ１は、ｐ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ５を形成し、このレジスト膜ＦＲ５に対して露光・現像処理を施すことにより、レジスト膜ＦＲ５をパターニングする。レジスト膜ＦＲ５のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを露出し、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲをレジスト膜ＦＲ５で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ５をマスクにしたイオン注入法により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにボロン（Ｂ＋）を導入する。このとき、ボロンの注入エネルギーは、例えば、２．５ｋｅＶであり、ドーズ量は、例えば、４×１０１５／ｃｍ２である。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ５で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの半導体基板１Ｓ内にはボロンが注入されない。
【０１０３】
この深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってソース領域が形成される。同様に、深いｐ型不純物拡散領域ＰＲ１と浅いｐ型不純物拡散領域ＥＸ２によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｐ型不純物拡散領域ＥＸ２と深いｐ型不純物拡散領域ＰＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０４】
同様に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにサイドウォールＳＷに整合した深いｎ型不純物拡散領域ＮＲ１を形成する。深いｎ型不純物拡散領域ＮＲ１は、ｎ型半導体領域である。具体的には、ゲート電極Ｇ２を形成した半導体基板１Ｓ上にレジスト膜ＦＲ６を形成し、このレジスト膜ＦＲ６に対して露光・現像処理を施すことにより、レジスト膜ＦＲ６をパターニングする。レジスト膜ＦＲ６のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを露出し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲをレジスト膜ＦＲ６で覆うように行なわれる。そして、パターニングしたレジスト膜ＦＲ６をマスクにしたイオン注入法により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに砒素（Ａｓ＋）とリン（Ｐ＋）を導入する。このとき、砒素の注入エネルギーは、例えば、２０ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。一方、リンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、２×１０１５／ｃｍ２である。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ６で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの半導体基板１Ｓ内には砒素やリンが注入されない。
【０１０５】
この深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってソース領域が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１と浅いｎ型不純物拡散領域ＥＸ１によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０６】
このようにして、深いｎ型不純物拡散領域ＮＲ１および深いｐ型不純物拡散領域ＰＲ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１０７】
その後、図１７に示すように、半導体基板１Ｓ上にニッケルプラチナ膜を形成する。このとき、ゲート電極Ｇ２に直接接するようにニッケルプラチナ膜が形成される。同様に、深いｎ型不純物拡散領域ＮＲ１や深いｐ型不純物拡散領域ＰＲ１にもニッケルプラチナ膜が直接接する。
【０１０８】
ニッケルプラチナ膜は、例えば、スパッタリング法を使用して形成することができる。そして、ニッケルプラチナ膜を形成した後、熱処理を施すことにより、ゲート電極Ｇ２を構成するポリシリコン膜ＰＦ１とニッケルプラチナ膜を反応させて、ニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ２は、ポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層構造となる。シリサイド膜ＣＳは、ゲート電極Ｇ２の低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域ＮＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲ１においても低抵抗化を図ることができる。また、上述した熱処理により、深いｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとニッケルプラチナ膜が反応してニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳが形成される。このため、深いｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１０９】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、ニッケルプラチナシリサイド膜からなるシリサイド膜ＣＳを形成するように構成しているが、例えば、ニッケルプラチナシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＣＳを形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴである駆動用ＭＩＳＦＥＴＱｄ１と、ｐチャネル型ＭＩＳＦＥＴである負荷用ＭＩＳＦＥＴＱｐ１を形成することができる。
【０１１０】
次に、配線工程について図４を参照しながら説明する。図４に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮ１を形成し、この窒化シリコン膜ＳＮ１上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜から形成される。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。
【０１１１】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。例えば、図４では、駆動用ＭＩＳＦＥＴＱｄ１（ｎチャネル型ＭＩＳＦＥＴ）のソース領域とドレイン領域、および、負荷用ＭＩＳＦＥＴＱｐ１（ｐチャネル型ＭＩＳＦＥＴ）のソース領域とドレイン領域に接続するコンタクトホールＣＮＴが図示されている。なお、図４では、図示されていないが、ゲート電極Ｇ２にもコンタクトホールＣＮＴが接続される。
【０１１２】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１３】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４を形成することができる。
【０１１４】
次に、図４に示すように、プラグＰＬＧ３、プラグＰＬＧ２、シェアードプラグＳＰＬＧ１、プラグＰＬＧ４を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１１５】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、コンタクト層間絶縁膜ＣＩＬおよびプラグ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１１６】
本実施の形態１の技術的思想は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にリンなどのｎ型不純物を導入する工程に特徴がある。つまり、本実施の形態１の特徴は、半導体装置の製造方法にあるが、この痕跡が最終的に製造される半導体装置に残る。具体的には、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２内に、アモルファス化する際に導入したアルゴン、窒素、炭素、シリコン、ゲルマニウムなどの元素が導入されている。一方、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２内には上述した元素が導入されていない。
【０１１７】
上述したように、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にリンなどのｎ型不純物を導入している。この工程は、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている状態で行なわれる。この工程を実施した後、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜に導入されているリンと、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１に導入されているボロンとを活性化するための熱処理が行なわれるが、本実施の形態１では、アモルファス化したシリコン膜にリンが導入されているので、この熱処理工程によるリンの拡散を抑制することができる。
【０１１８】
このときの熱処理後、アモルファス化したシリコン膜はポリシリコン膜ＰＦ１に変化する。その後、半導体基板１Ｓの主面全面に形成されているポリシリコン膜ＰＦ１をパターニングして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲにｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２を形成する。
【０１１９】
ここで、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２と、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２とは繋がっているため、その後に加えられる熱処理によって、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に導入されているリンが、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２へ拡散してしまうことが考えられる。
【０１２０】
しかし、リンの拡散が特に問題となるのは、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている場合である。この場合、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体にポリシリコン膜ＰＦ１が形成されており、このポリシリコン膜ＰＦ１内にリンが導入されている。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの全体にポリシリコン膜ＰＦ１が形成されており、このポリシリコン膜ＰＦ１内にボロンが導入されている。したがって、この状態では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体に形成されているポリシリコン膜ＰＦ１から、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに向ってリンが拡散する。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体に形成されているポリシリコン膜ＰＦ１からリンが拡散するため、リンの量が多く、リンの拡散が特に問題となるのである。
【０１２１】
これに対し、ゲート電極Ｇ２を加工した後は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているゲート電極Ｇ２からだけリンが拡散する。この場合のリンの拡散は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの全体にポリシリコン膜ＰＦ１が形成されている場合のリンの拡散に比べてわずかである。つまり、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている段階でのリンの拡散が問題となり、ゲート電極Ｇ２をパターニングした後の段階でのリンの拡散はそれほど問題とならないのである。
【０１２２】
このことから、本実施の形態１では、半導体基板１Ｓの主面全面にポリシリコン膜ＰＦ１が形成されている段階で、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にリンなどのｎ型不純物を導入しているのである。これにより、本実施の形態１によれば、リンの拡散を効果的に抑制することができる。
【０１２３】
次に、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されておりポリシリコン膜ＰＦ１にだけアルゴンなどの元素を導入して、ポリシリコン膜ＰＦ１をアモルファス化している。これは、本発明者の実験の結果、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１だけをアモルファス化することにより、リンの拡散が顕著に抑制されることが判明したからである。このことについて図面を参照しながら説明する。
【０１２４】
図１８は、ポリシリコン膜ＰＦ１をアモルファス化している領域が異なる構成を比較して示す模式図である。まず、図１８（ａ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されている従来例を示す図である。図１８（ａ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域を含む半導体基板の全面にポリシリコン膜ＰＦ１が形成されている。図１８（ａ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ａ）に示す従来例では、リンおよびボロンの活性化のための熱処理を施すと、リンがｎチャネル型ＭＩＳＦＥＴ形成領域から境界を越えてｐチャネル型ＭＩＳＦＥＴ形成領域まで充分に拡散してしまう問題点が発生する。
【０１２５】
次に、図１８（ｂ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されており、このポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている比較例１を示す図である。図１８（ｂ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域を含む半導体基板の全面に形成されているポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている。したがって、比較例１では、ｐチャネル型ＭＩＳＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域の両方でポリシリコン膜ＰＦ１がアモルファス化されている。図１８（ｂ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ｂ）に示す比較例１では、リンおよびボロンの活性化のための熱処理を施す場合、ｐチャネル型ＭＩＳＦＥＴ形成領域とｎチャネル型ＭＩＳＦＥＴ形成領域の両方がアモルファス化されていることから、リンの拡散を抑制できることが想定されたが、実際の実験結果では、リンの拡散を抑制する充分な効果は得られなかった。
【０１２６】
続いて、図１８（ｃ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されており、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている比較例２を示す図である。図１８（ｃ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１だけにアルゴンＡＲが導入されている。したがって、比較例２では、ｐチャネル型ＭＩＳＦＥＴ形成領域だけでポリシリコン膜ＰＦ１がアモルファス化されている。図１８（ｃ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ｃ）に示す比較例２では、リンおよびボロンの活性化のための熱処理を施す場合、ｐチャネル型ＭＩＳＦＥＴ形成領域がアモルファス化されていることから、ｐチャネル型ＭＩＳＦＥＴ形成領域に移動してくるリンの拡散を抑制できることが想定されたが、実際の実験結果では、リンの拡散を抑制する充分な効果は得られなかった。
【０１２７】
最後に、図１８（ｄ）は、半導体基板の主面全面にポリシリコン膜ＰＦ１が形成されており、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にアルゴンＡＲが導入されている本願発明を示す図である。図１８（ｄ）に示すように、破線の上側領域がｐチャネル型ＭＩＳＦＥＴ形成領域を示しており、破線の下側領域がｎチャネル型ＭＩＳＦＥＴ形成領域を示している。そして、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１だけにアルゴンＡＲが導入されている。したがって、本願発明では、ｎチャネル型ＭＩＳＦＥＴ形成領域だけでポリシリコン膜ＰＦ１がアモルファス化されている。図１８（ｄ）では、ｐチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にボロンが導入され、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にリンが導入されている。図１８（ｄ）に示す本願発明では、リンおよびボロンの活性化のための熱処理を施す場合、ｎチャネル型ＭＩＳＦＥＴ形成領域がアモルファス化されている。この構成の場合、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１内に導入されているリンの拡散が充分に抑制できる実験結果が得られた。
【０１２８】
以上の実験結果から、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にだけアルゴンなどの元素を導入してアモルファス化することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１に導入されているリンの拡散を抑制できることが判明した。この実験結果を論理的に説明するメカニズムの詳細は不明であるが、再現性のある実験事実として明らかになった。そこで、本実施の形態１では、上述した実験結果に基づいて、ｎチャネル型ＭＩＳＦＥＴ形成領域のポリシリコン膜ＰＦ１にだけアルゴンなどの元素を導入してアモルファス化するように構成している。
【０１２９】
最後に本実施の形態１の変形例について説明する。図１９は、本実施の形態１の変形例における半導体装置の製造工程を示す断面図である。図１９は、実施の形態１における半導体装置の製造工程を示す図７および図８を実施した後の工程を示す断面図である。
【０１３０】
具体的には、図７に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にボロンを導入した後、図８に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンを導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化する。
【０１３１】
その後、図１９に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ７を形成し、このレジスト膜ＦＲ７に対して露光・現像処理を施すことにより、レジスト膜ＦＲ７をパターニングする。このレジスト膜ＦＲ７のパターニングに変形例の特徴があり、具体的に、レジスト膜ＦＲ７のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、かつ、境界を越えて、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域まで覆うように行なわれる。このパターニングしたレジスト膜ＦＲ７をマスクにしたイオン注入法により、レジスト膜ＦＲ７から露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化したシリコン膜内にリン（Ｐ＋）を導入する。このとき、リンの注入エネルギーは、例えば、１０ｋｅＶであり、ドーズ量は、例えば、５×１０１５／ｃｍ２である。
【０１３２】
ここで、図１９に示すように、レジスト膜ＦＲ７は、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲから境界を越えてｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域を覆うように形成されている。このことから、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化されたシリコン膜に導入されるリンは、レジスト膜ＦＲ７で覆われているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域には導入されない。このことは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのアモルファス化されたシリコン膜には、境界領域からレジスト膜ＦＲ７で覆われている一部領域よりも離れた領域にだけリンが導入されることを意味している。
【０１３３】
したがって、リンの導入されている領域がｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲから離れることになるので、リンが拡散してｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに達する確率を低くすることができる。言い換えれば、リンの導入されている領域をｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲから離すことにより、熱処理によって、リンが拡散しても、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲまで到達しにくくすることができる。このように本実施の形態１の変形例によれば、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入してアモルファス化した後にリンを導入する構成と、リンの導入領域をｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲとｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの境界から離す構成との相乗効果で、リンがｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲまで拡散することを充分に抑制できる効果が得られる。
【０１３４】
なお、本実施の形態１の変形例では、図８に示すレジスト膜ＦＲ２のパターニングと、図１９に示すレジスト膜ＦＲ７のパターニングとが相違することから、図８に示すアルゴン注入工程で使用するマスクと、図１９に示すリン注入工程で使用するマスクの共有化をしていないが、例えば、図８に示すアルゴン注入工程で使用するレジスト膜ＦＲ２のパターニングを図１９に示すレジスト膜ＦＲ７のパターニングと同じにすることにより、本変形例においてもマスクの共有化を図ることができる。つまり、アルゴン注入工程で使用するレジスト膜ＦＲ２のパターニングを、図１９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、かつ、境界線を越えて、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲの一部領域まで覆うように行なうことにより、レジスト膜ＦＲ２とレジスト膜ＦＲ７の共有化を図ることができる。この結果、半導体装置の製造工程を簡略化することができる。
【０１３５】
（実施の形態２）
前記実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化したシリコン膜にリンを導入することで、その後の熱処理によるリンの拡散を抑制する技術的思想について説明した。これに対し、本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化したシリコン膜にボロンを導入することで、その後の熱処理によるリンの拡散を抑制する技術的思想について説明する。つまり、前記実施の形態１では、リンの不純物濃度がボロンの不純物濃度よりも高いことを前提として、不純物濃度の高いリンの拡散によって、ボロンの実質的な濃度低下が問題となる場合について説明した。これに対し、本実施の形態２では、ボロンの不純物濃度がリンの不純物濃度よりも高いことを前提として、不純物濃度の高いボロンの拡散によって、リンの実質的な濃度低下が問題となる場合について説明する。
【０１３６】
以下に、本実施の形態２における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態２における半導体装置の製造方法は、前記実施の形態１とほぼ同様である。具体的に、本実施の形態２における半導体装置の製造方法において、図５〜図６に示す工程までは前記実施の形態１における半導体装置の製造方法と同様である。
【０１３７】
続いて、図２０に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ８を形成した後、このレジスト膜ＦＲ８に対して露光・現像処理を施すことにより、レジスト膜ＦＲ８をパターニングする。レジスト膜ＦＲ８のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、かつ、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１を露出するように行なわれる。
【０１３８】
その後、パターニングしたレジスト膜ＦＲ８をマスクにしたイオン注入法により、露出しているｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ＋）を導入する。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ８で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはアルゴンが注入されない。
【０１３９】
このアルゴン注入工程により、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１はアモルファス化する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはアルゴンが導入されないため、アモルファス化しない。このように本実施の形態２の特徴は、パターニングしたレジスト膜ＦＲ８をマスクにして、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲにだけアルゴンを導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化することにある。なお、本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに露出するポリシリコン膜ＰＦ１をアモルファス化するために導入する元素として、アルゴンを使用しているが、これに限らず、ポリシリコン膜ＰＦ１をアモルファス化できる種々の元素を使用することができる。例えば、アルゴンの他、窒素、炭素、シリコン、ゲルマニウムのいずれかを使用することができる。
【０１４０】
次に、図２１に示すように、パターニングしたレジスト膜ＦＲ８をそのまま使用して、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに露出するアモルファス化したシリコン膜にボロン（Ｂ＋）を導入する。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲはレジスト膜ＦＲ８で覆われているため、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にはボロンが注入されない。
【０１４１】
本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にボロンを導入する前に、アルゴンを導入して、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１をアモルファス化することに特徴がある。つまり、本実施の形態２では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にボロンを導入する工程の前に、アルゴンを導入する工程が追加されるが、図２０および図２１に示すように、アルゴンを導入する工程で使用するマスクと、ボロンを導入する工程で使用するマスクは同じであるので、アルゴンを導入する工程のために、新たなマスクを使用する必要がない。このため、アルゴンを導入する工程を追加しても、工程が複雑化することを抑制できる。
【０１４２】
続いて、パターニングしたレジスト膜ＦＲ８を除去した後、図２２に示すように、ポリシリコン膜ＰＦ１（アモルファス化したシリコン膜を含む）上にレジスト膜ＦＲ９を形成する。そして、レジスト膜ＦＲ９に対して露光・現像処理を施すことにより、レジスト膜ＦＲ９をパターニングする。レジスト膜ＦＲ９のパターニングは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲを覆い、かつ、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１を露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ９をマスクとして、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに露出するポリシリコン膜ＰＦ１にリン（Ｐ＋）を導入する。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲはレジスト膜ＦＲ９で覆われているため、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化したシリコン膜にはリンが注入されない。
【０１４３】
次に、パターニングしたレジスト膜ＦＲ９を除去した後、半導体基板１Ｓに対して熱処理を実施する。この熱処理は、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化したシリコン膜に導入されているボロンと、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１に導入されているリンとを活性化させるために行なわれる。
【０１４４】
このときの熱処理によって、リンとボロンは拡散するが、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているシリコン膜はアモルファス化されているので、ボロンのｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲからｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲへの拡散を抑制することができる。
【０１４５】
その後の工程は前記実施の形態１と同様であり、図１１〜図１７に示す工程が実施される。以上のようにして本実施の形態２における半導体装置を製造することができる。本実施の形態２の技術的思想は、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入することにより、ポリシリコン膜ＰＦ１をアモルファス化した後、アモルファス化した膜にボロンなどのｎ型不純物を導入する工程に特徴がある。つまり、本実施の形態２の特徴は、半導体装置の製造方法にあるが、この痕跡が最終的に製造される半導体装置に残る。具体的には、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２内に、アモルファス化する際に導入したアルゴン、窒素、炭素、シリコン、ゲルマニウムなどの元素が導入されている。一方、ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ２内には上述した元素が導入されていない。
【０１４６】
続いて、本実施の形態２の変形例について説明する。図２３は、本実施の形態２の変形例における半導体装置の製造工程を示す断面図である。図２３は、前記実施の形態２における半導体装置の製造工程を示す図２０を実施した後の工程を示す断面図である。
【０１４７】
具体的には、図２０に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンを導入することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲに形成されているポリシリコン膜ＰＦ１をアモルファス化する。
【０１４８】
その後、図２３に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ１０を形成し、このレジスト膜ＦＲ１０に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１０をパターニングする。このレジスト膜ＦＲ１０のパターニングに変形例の特徴があり、具体的に、レジスト膜ＦＲ１０のパターニングは、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、かつ、境界を越えて、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域まで覆うように行なわれる。このパターニングしたレジスト膜ＦＲ１０をマスクにしたイオン注入法により、レジスト膜ＦＲ１０から露出しているｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化したシリコン膜内にボロン（Ｂ＋）を導入する。
【０１４９】
ここで、図２３に示すように、レジスト膜ＦＲ１０は、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲから境界を越えてｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域を覆うように形成されている。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化されたシリコン膜に導入されるボロンは、レジスト膜ＦＲ１０で覆われているｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域には導入されない。このことは、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのアモルファス化されたシリコン膜には、境界領域からレジスト膜ＦＲ１０で覆われている一部領域よりも離れた領域にだけボロンが導入されることを意味している。
【０１５０】
したがって、ボロンの導入されている領域がｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲから離れることになるので、ボロンが拡散してｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲに達する確率を低くすることができる。言い換えれば、ボロンの導入されている領域をｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲから離すことにより、熱処理によって、ボロンが拡散しても、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲまで到達しにくくすることができる。このように本実施の形態２の変形例によれば、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲのポリシリコン膜ＰＦ１にアルゴンなどの元素を導入してアモルファス化した後にボロンを導入する構成と、ボロンの導入領域をｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲとｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの境界から離す構成との相乗効果で、ボロンがｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲまで拡散することを充分に抑制できる効果が得られる。
【０１５１】
なお、本実施の形態２の変形例でも、例えば、図２０に示すアルゴン注入工程で使用するレジスト膜ＦＲ８のパターニングを図２３に示すレジスト膜ＦＲ１０のパターニングと同じにすることにより、本変形例においてもマスクの共有化を図ることができる。つまり、アルゴン注入工程で使用するレジスト膜ＦＲ８のパターニングを、図２３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲを覆い、かつ、境界線を越えて、ｐチャネル型ＭＩＳＦＥＴ形成領域ＰＴＲの一部領域まで覆うように行なうことにより、レジスト膜ＦＲ８とレジスト膜ＦＲ１０の共有化を図ることができる。この結果、半導体装置の製造工程を簡略化することができる。
【０１５２】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、デュアルゲート構造で、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極とが繋がっている例として、ＳＲＡＭを取り上げたが、本実施の形態３では、ロジック回路の一つであるインバータ回路を取り上げる。
【０１５３】
例えば、図１に示す半導体チップＣＨＰには、ＣＰＵ１が形成されているが、このＣＰＵ１はロジック回路から構成されている。そして、ロジック回路を構成する基本回路として、例えば、インバータ回路がある。
【０１５４】
図２４は、一般的なインバータ回路を示す回路図である。図２４に示すように、インバータ回路は、電源電位ＶＤＤと基準電位ＶＳＳとの間に直列接続されたｐチャネル型ＭＩＳＦＥＴ５Ｐとｎチャネル型ＭＩＳＦＥＴ６Ｎより構成されている。このとき、ｐチャネル型ＭＩＳＦＥＴ５Ｐが電源電位側に接続され、ｎチャネル型ＭＩＳＦＥＴ６Ｎが基準電位側に接続される。ｐチャネル型ＭＩＳＦＥＴ５Ｐのゲート電極とｎチャネル型ＭＩＳＦＥＴ６Ｎのゲート電極とは電気的に接続されており、このゲート電極がインバータ回路の入力（Ｔａ）となっている。一方、インバータ回路の出力（Ｔｂ）は、ｐチャネル型ＭＩＳＦＥＴ５Ｐとｎチャネル型ＭＩＳＦＥＴ６Ｎの接続部位となっている。
【０１５５】
次に、図２４を用いてインバータ回路の動作を説明する。図２４において、インバータ回路の入力（ＩＮ）に“Ｈ”（ハイレベル信号）が入力されると、ｐチャネル型ＭＩＳＦＥＴ５Ｐはオフしたままである一方、ｎチャネル型ＭＩＳＦＥＴ６Ｎがオンする。このため、インバータ回路の出力は、導通したｎチャネル型ＭＩＳＦＥＴ６Ｎを介して基準電位ＶＳＳになる。したがって、インバータ回路の出力は“Ｌ”（ローレベル信号）となる。一方、インバータ回路の入力（ＩＮ）に“Ｌ”（ローレベル信号）が入力されると、ｎチャネル型ＭＩＳＦＥＴ６Ｎはオフしたままである一方、ｐチャネル型ＭＩＳＦＥＴ５Ｐがオンする。このため、インバータ回路の出力は、導通したｐチャネル型ＭＩＳＦＥＴ５Ｐを介して電源電位ＶＤＤになる。したがって、インバータ回路の出力は“Ｈ”（ハイレベル信号）となる。このようにインバータ回路では、入力信号とは反対の出力信号が出力されることがわかる。
【０１５６】
続いて、インバータ回路のレイアウト構成について説明する。図２５はインバータ回路のレイアウト構成例を示す平面図である。図２５に示すように、半導体基板内には、アクティブ領域Ａｃ５が形成されている。さらに、アクティブ領域Ａｃ５とｙ方向に並ぶようにアクティブ領域Ａｃ６が配置されている。そして、アクティブ領域Ａｃ５上を通ってアクティブ領域Ａｃ６上を横切るようにゲート電極Ｇがｙ方向へ一直線状に延在している。このゲート電極Ｇは、インバータ回路の入力（ＩＮ）となっている。
【０１５７】
アクティブ領域Ａｃ５はｐチャネル型ＭＩＳＦＥＴ５Ｐの形成領域となっている。さらに、アクティブ領域Ａｃ６はｎチャネル型ＭＩＳＦＥＴ６Ｎの形成領域となっている。ここで、アクティブ領域Ａｃ５のうちゲート電極Ｇを挟む一対の領域にｐチャネル型ＭＩＳＦＥＴ５Ｐのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にドレイン領域が形成されており、ゲート電極Ｇの右側領域にソース領域が形成されている。さらに、アクティブ領域Ａｃ６のうちゲート電極Ｇを挟む一対の領域にｎチャネル型ＭＩＳＦＥＴ６Ｎのソース領域およびドレイン領域が形成されている。具体的に、ゲート電極Ｇの左側領域にソース領域が形成されており、ゲート電極Ｇの右側領域にドレイン領域が形成されている。
【０１５８】
ｐチャネル型ＭＩＳＦＥＴ５Ｐのドレイン領域はプラグを介してドレイン配線ＤＬ５で電気的に接続されており、このドレイン配線ＤＬ５は電源電位を供給する電源配線ＶＤＤＬと電気的に接続されている。一方、ｐチャネル型ＭＩＳＦＥＴ５Ｐのソース領域はプラグを介してソース配線ＳＬ５で電気的に接続されており、このソース配線ＳＬ５の出力がインバータ回路の出力（ＯＵＴ）となっている。
【０１５９】
続いて、ｎチャネル型ＭＩＳＦＥＴ６Ｎのドレイン領域はプラグを介してドレイン配線ＤＬ６に接続されており、このドレイン配線ＤＬ６は、インバータ回路の出力（ＯＵＴ）となっているソース配線ＳＬ５と電気的に接続されている。一方、ｎチャネル型ＭＩＳＦＥＴ６Ｎのソース領域はプラグを介してソース配線ＳＬ６に接続されており、このソース配線ＳＬ６は、基準電位を供給する基準配線ＶＳＳＬと電気的に接続されている。
【０１６０】
このように構成されているインバータ回路においては、図２５に示すように、ｐチャネル型ＭＩＳＦＥＴ５Ｐのゲート電極Ｇと、ｎチャネル型ＭＩＳＦＥＴ６Ｎのゲート電極Ｇとが繋がっている。このため、インバータ回路を構成するｐチャネル型ＭＩＳＦＥＴ５Ｐとｎチャネル型ＭＩＳＦＥＴ６Ｎの両方のしきい値電圧を低下させるために、デュアルゲート構造を採用すると、前記実施の形態１および前記実施の形態２と同様に、デュアルゲート構造で、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極とが繋がっている構造が実現される。したがって、インバータ回路においても、前記実施の形態１で説明したリンの拡散や、前記実施の形態２で説明したボロンの拡散が問題となるため、インバータ回路の製造工程においては、前記実施の形態１や前記実施の形態２で説明した技術的思想が有用である。
【０１６１】
以上のように、本願発明の技術的思想は、ＳＲＡＭだけでなく、インバータ回路にも有効に適用することができる。さらに、本願発明の技術的思想は、インバータ回路に限らず、ロジック回路全般に適用することができる。例えば、ロジック回路は、標準セル（スタンダードセル）を用いて構成される。この標準セルでは、電源配線と基準配線の間にｐ型ウェル（アクティブ領域）とｎ型ウェル（アクティブ領域）を配置し、このｐ型ウェル上からｎ型ウェル上に延在するようにゲート電極が形成されている。このとき、ｐ型ウェル上に配置されたゲート電極がｐチャネル型ＭＩＳＦＥＴのゲート電極となり、ｎ型ウェル上に配置されたゲート電極がｎチャネル型ＭＩＳＦＥＴのゲート電極となる。したがって、標準セルでは、ｐチャネル型ＭＩＳＦＥＴのゲート電極とｎチャネル型ＭＩＳＦＥＴのゲート電極が繋がっている構造をしていることがわかる。そして、標準セルを構成するｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴの両方でしきい値を低下させるため、デュアルゲート構造をとる場合、標準セルにおいて、デュアルゲート構造で、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート電極と、ｐチャネル型ＭＩＳＦＥＴのゲート電極とが繋がっている構造が実現される。このことから、標準セル全般に本願発明の技術的思想を適用することが有用である。具体的に、ロジック回路を構成するインバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＥＸ−ＯＲ回路、フリップフロップ回路などに本願発明の技術的思想を適用することができる。
【０１６２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１６３】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１６４】
１ ＣＰＵ
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
５Ｐ ｐチャネル型ＭＩＳＦＥＴ
６ Ｉ／Ｏ回路
６Ｎ ｎチャネル型ＭＩＳＦＥＴ
Ａｃ５ アクティブ領域
Ａｃ６ アクティブ領域
Ａｎ１ アクティブ領域
Ａｎ２ アクティブ領域
Ａｐ１ アクティブ領域
Ａｐ２ アクティブ領域
ＡＲ アルゴン
ＣＨＰ 半導体チップ
ＣＳ シリサイド膜
ＤＬ データ線
ＤＬ５ ドレイン配線
ＤＬ６ ドレイン配線
／ＤＬ データ線
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｐ型不純物拡散領域
ＦＲ１ レジスト膜
ＦＲ２ レジスト膜
ＦＲ３ レジスト膜
ＦＲ４ レジスト膜
ＦＲ５ レジスト膜
ＦＲ６ レジスト膜
ＦＲ７ レジスト膜
ＦＲ８ レジスト膜
ＦＲ９ レジスト膜
ＦＲ１０ レジスト膜
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰＬＧ１ ゲートプラグ
ＧＰＬＧ２ ゲートプラグ
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇ４ ゲート電極
Ｇ５ ゲート電極
Ｇ６ ゲート電極
ＩＮ 入力
ＩＮＶ１ ＣＭＯＳインバータ
ＩＮＶ２ ＣＭＯＳインバータ
ＭＣ メモリセル
ＮＲ１ 深いｎ型不純物拡散領域
ＮＴＲ ｎチャネル型ＭＩＳＦＥＴ形成領域
ＮＷＬ ｎ型ウェル
ＯＵＴ 出力
ＰＦ１ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＰＬＧ４ プラグ
ＰＲ１ 深いｐ型不純物拡散領域
ＰＴＲ ｐチャネル型ＭＩＳＦＥＴ形成領域
ＰＷＬ ｐ型ウェル
Ｑｄ１ 駆動用ＭＩＳＦＥＴ
Ｑｄ２ 駆動用ＭＩＳＦＥＴ
Ｑｐ１ 負荷用ＭＩＳＦＥＴ
Ｑｐ２ 負荷用ＭＩＳＦＥＴ
Ｑｔ１ 転送用ＭＩＳＦＥＴ
Ｑｔ２ 転送用ＭＩＳＦＥＴ
ＳＰＬＧ１ シェアードプラグ
ＳＬ５ ソース配線
ＳＬ６ ソース配線
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
Ｔａ 入力
Ｔｂ 出力
Ｖｃｃ 電源電圧
ＶＤＤ 電源電位
ＶＤＤＬ電源配線
ＶＳＳ 基準電位
Ｖｓｓ 基準電圧
ＶＳＳＬ 基準配線
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程と、
（ｄ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、
（ｅ）前記（ｄ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程と、
（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、
（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程で導入される前記ｎ型不純物の導入量は、前記（ｃ）工程で導入される前記ｐ型不純物の導入量よりも多いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記（ｄ）工程で導入される前記元素は、アルゴン、窒素、炭素、シリコン、ゲルマニウムのいずれかであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、
前記ｐ型不純物は、ボロンであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、
前記ｎ型不純物は、リンであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
前記ｎチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴであり、前記ｐチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する負荷用ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｐチャネル型ＭＩＳＦＥＴ形成領域を覆い、かつ、前記ｎチャネル型ＭＩＳＦＥＴ形成領域を露出するレジスト膜をマスクにして、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に前記ｎ型不純物を導入することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｐチャネル型ＭＩＳＦＥＴ形成領域から、前記ｐチャネル型ＭＩＳＦＥＴ形成領域と前記ｎチャネル型ＭＩＳＦＥＴ形成領域の境界を越えて、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の一部領域までを覆うようにパターニングされた前記レジスト膜をマスクに使用することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程と、
（ｄ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、
（ｅ）前記（ｄ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程と、
（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、
（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記（ｅ）工程で導入される前記ｐ型不純物の導入量は、前記（ｃ）工程で導入される前記ｎ型不純物の導入量よりも多いことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法であって、
前記（ｄ）工程で導入される前記元素は、アルゴン、窒素、炭素、シリコン、ゲルマニウムのいずれかであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法であって、
前記ｐ型不純物は、ボロンであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法であって、
前記ｎ型不純物は、リンであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法であって、
前記ｎチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴであり、前記ｐチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する負荷用ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｎチャネル型ＭＩＳＦＥＴ形成領域を覆い、かつ、前記ｐチャネル型ＭＩＳＦＥＴ形成領域を露出するレジスト膜をマスクにして、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に前記ｐ型不純物を導入することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｎチャネル型ＭＩＳＦＥＴ形成領域から、前記ｎチャネル型ＭＩＳＦＥＴ形成領域と前記ｐチャネル型ＭＩＳＦＥＴ形成領域の境界を越えて、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の一部領域までを覆うようにパターニングされた前記レジスト膜をマスクに使用することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程と、
（ｄ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、
（ｅ）前記（ｄ）工程後、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程と、
（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、
（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程で導入される前記ｎ型不純物の導入量は、前記（ｃ）工程で導入される前記ｐ型不純物の導入量よりも多いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記（ｄ）工程で導入される前記元素は、アルゴン、窒素、炭素、シリコン、ゲルマニウムのいずれかであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、
前記ｐ型不純物は、ボロンであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、
前記ｎ型不純物は、リンであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
前記ｎチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴであり、前記ｐチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する負荷用ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｐチャネル型ＭＩＳＦＥＴ形成領域を覆い、かつ、前記ｎチャネル型ＭＩＳＦＥＴ形成領域を露出するレジスト膜をマスクにして、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に前記ｎ型不純物を導入することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｐチャネル型ＭＩＳＦＥＴ形成領域から、前記ｐチャネル型ＭＩＳＦＥＴ形成領域と前記ｎチャネル型ＭＩＳＦＥＴ形成領域の境界を越えて、前記ｎチャネル型ＭＩＳＦＥＴ形成領域の一部領域までを覆うようにパターニングされた前記レジスト膜をマスクに使用することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたｎチャネル型ＭＩＳＦＥＴと前記半導体基板のｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたｐチャネル型ＭＩＳＦＥＴとを有し、前記ｎチャネル型ＭＩＳＦＥＴの第１ゲート電極と、前記ｐチャネル型ＭＩＳＦＥＴの第２ゲート電極が繋がっている半導体装置の製造方法であって、
（ａ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記ｎチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｎ型不純物を導入する工程と、
（ｄ）前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に元素を導入することにより、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜をアモルファス化する工程と、
（ｅ）前記（ｄ）工程後、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜にｐ型不純物を導入する工程と、
（ｆ）前記（ｅ）工程後、前記第１導体膜に導入した前記ｐ型不純物および前記ｎ型不純物を活性化する熱処理を実施する工程と、
（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記第１ゲート電極を形成し、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記第２ゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記半導体基板の前記ｎチャネル型ＭＩＳＦＥＴ形成領域に前記ｎチャネル型ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記半導体基板の前記ｐチャネル型ＭＩＳＦＥＴ形成領域に前記ｐチャネル型ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記（ｅ）工程で導入される前記ｐ型不純物の導入量は、前記（ｃ）工程で導入される前記ｎ型不純物の導入量よりも多いことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法であって、
前記（ｄ）工程で導入される前記元素は、アルゴン、窒素、炭素、シリコン、ゲルマニウムのいずれかであることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法であって、
前記ｐ型不純物は、ボロンであることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法であって、
前記ｎ型不純物は、リンであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法であって、
前記ｎチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する駆動用ＭＩＳＦＥＴであり、前記ｐチャネル型ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する負荷用ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｎチャネル型ＭＩＳＦＥＴ形成領域を覆い、かつ、前記ｐチャネル型ＭＩＳＦＥＴ形成領域を露出するレジスト膜をマスクにして、前記ｐチャネル型ＭＩＳＦＥＴ形成領域に形成された前記第１導体膜に前記ｐ型不純物を導入することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記ｎチャネル型ＭＩＳＦＥＴ形成領域から、前記ｎチャネル型ＭＩＳＦＥＴ形成領域と前記ｐチャネル型ＭＩＳＦＥＴ形成領域の境界を越えて、前記ｐチャネル型ＭＩＳＦＥＴ形成領域の一部領域までを覆うようにパターニングされた前記レジスト膜をマスクに使用することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１１−２２２７４５（Ｐ２０１１−２２２７４５Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９０３０２（Ｐ２０１０−９０３０２）
【出願日】平成２２年４月９日（２０１０．４．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月９日（２０１０．４．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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