半導体装置の製造方法
【課題】キャップ材料を使用した半導体装置のウェハ面内における閾値電圧Vtのバラツキを抑制することを目的とする。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。
【解決手段】まず、半導体基板１００１の上に、高誘電率ゲート絶縁膜１００６及び第１のキャップ膜１００８を順に形成する。次に、熱処理を行って、第１のキャップ膜１００８中の第１の金属を高誘電体膜１００６に拡散させる。その後、高誘電体膜１００６に拡散せずに高誘電体膜１００６の上に残存した第１のキャップ膜１００８を除去して、第１の金属が拡散した高誘電率ゲート絶縁膜１００６Ａの上に金属電極１０１０を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するためには、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることにより駆動電流を増加させるという方法が採用されている。ＭＩＳＦＥＴのゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間の距離（基板とゲート電極との間の距離）を短くする必要がある。この要求に応えるために、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ゲート絶縁膜としてＳｉＯＮ（シリコン酸窒化物）膜を用いた場合には、２ｎｍ程度にまで薄膜化されている。しかし、ゲート絶縁膜の薄膜化に伴い、ゲートリーク電流の増大が大きな問題となってきている。ゲート絶縁膜を薄膜化しつつゲートリーク電流を抑えるためには、ゲート絶縁膜として、シリコン酸化物（ＳｉＯ２）系の材料に代えて、Ｈｆを含む酸化物等の誘電率の高い材料（高誘電体材料）を使用することが検討されている。
【０００３】
また、多結晶シリコンからなるゲート電極では、ゲート絶縁膜の薄膜化に伴い、ゲート電極が空乏化してゲート容量が低下するという問題も生じている。ゲート電極の空乏化によるゲート容量の低下量を例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、その低下量はゲート絶縁膜の膜厚を約０．５ｎｍ分増加させることに相当する。ゲート電極の空乏化を抑えることができれば、ゲートリーク電流を増大させることなくゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜がＳｉＯ２膜の場合、ゲート絶縁膜の膜厚を０.１ｎｍ薄くすると、ゲート絶縁膜を薄膜化する前と比べて１０倍以上ゲートリーク電流が増大する。このため、ゲート電極の空乏化を抑制することにより実効的なゲート絶縁膜の膜厚を薄くすることの効果は非常に大きい。
【０００４】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。ゲート電極の材料として多結晶シリコンを用いた場合、不純物の注入により不純物準位を形成することが可能であり、よって、ｐ−ＭＩＳＦＥＴ用ゲート電極とｎ−ＭＩＳＦＥＴ用ゲート電極とを作り分けることができる。一方、ゲート電極の材料として金属を用いた場合、不純物の注入によりｐ−ＭＩＳＦＥＴ用ゲート電極とｎ−ＭＩＳＦＥＴ用ゲート電極とを作り分けることができない。このため、ｐ側領域のＷＦ（work function）値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用ゲート電極及びｎ−ＭＩＳＦＥＴ用ゲート電極の共通の材料として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じ閾値電圧Vtを持つように設計している。
【０００５】
近年では、半導体装置には、より高速な動作が要求されるため、低閾値電圧化が不可欠である。よって、ｐ−ＭＩＳＦＥＴ用ゲート電極及びｎ−ＭＩＳＦＥＴ用ゲート電極の各々がシリコンのバンドエッジに近い仕事関数（ＷＦ）値を有するということが必要となってきている。なお、ここでいうバンドエッジとは、ｐ側領域はシリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦを意味し、ｎ側領域はシリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦを意味している。このため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用ゲート電極及びｎ−ＭＩＳＦＥＴ用ゲート電極の共通の材料とした半導体装置は実用的でなくなってきている。
【０００６】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの各ゲート電極の材料として使用できる金属材料の探索が盛んに行われている。しかし、常温で適切なＷＦを示す材料であっても、ソースドレインの活性化等の高温処理を経るとＷＦが変動するということが明らかになってきている。最近では、高誘電体膜とゲート電極との間に有効仕事関数（ｅＷＦ（effective eork function））を制御するためのキャップ材料を堆積し、ゲート絶縁膜中及び高誘電体膜と金属との界面にダイポールを形成することによりｅＷＦを制御する検討が行われている（例えば、非特許文献１を参照。）。酸化ランタン（以下では「ＬａＯ」と記す場合がある。）にはｅＷＦを低減させる効果が知られており、酸化ランタンはｎ−ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている。（例えば、非特許文献２を参照。）。また、酸化アルミニウム（以下では「ＡｌＯ」と記す場合がある）にはｅＷＦを増加させる効果が知られており、酸化アルミニウムはｐ−ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている。特許文献１に開示しているように、現在は、ＬａＯとＡｌＯとの両方を使用したＣＭＯＳ（complementary metal-oxide semiconductor）の開発が行われている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１９４３５２号公報
【非特許文献】
【０００８】
【非特許文献１】S. Kubicek et al, "IEDM Tech Dig.", ２００７年, ｐ．４９
【非特許文献２】P.D.Kirsch, "IEDM", ２００６年, ｐ．６２９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、キャップ材料として膜厚がサブナノオーダーである極薄膜を用いると、ｅＷＦはシリコンバンドギャップの半分（約５００ｍｅＶ）シフトする。このようにキャップ膜（キャップ材料からなる膜）はその膜厚に対するｅＷＦのシフト量が非常に大きいため、キャップ膜の膜厚のバラツキに起因したトランジスタの閾値電圧Vtのバラツキが非常に大きいという課題が生じる。また、キャップ材料に因るｅＷＦのシフト量は、キャップ膜の膜厚以外に、母体となるゲート絶縁膜の膜厚、高誘電率ゲート絶縁膜の材料の組成（たとえばＨｆＳｉＯ膜中のＨｆ組成）、後工程でのアニール条件および電極金属の膜質によっても大きく変動する。これにより、閾値電圧Vtのバラツキが増大することとなる。キャップ材料に因るｅＷＦシフト効果がキャップ膜の膜厚以外によって変動する要因は、キャップ材料に因るｅＷＦシフト発生メカニズムに起因する。（P.Sivasubramani et al VLSI2007）
ＬａＯ又はＡｌＯ等のキャップ材料は、高誘電率ゲート絶縁膜（たとえばＨｆＳｉＯ）中を拡散して下地膜として使用しているＳｉＯ２との界面（高誘電率ゲート絶縁膜と下地膜との界面）にダイポールを形成することによって、ｅＷＦのシフトを発生させる。高誘電率ゲート絶縁膜の膜厚又はＨｆ組成が変化すると、高誘電率ゲート絶縁膜と下地膜との界面まで拡散するキャップ材料の量が変化し、よって、ｅＷＦのシフト量が変動する。また、このキャップ材料の拡散は後工程アニール処理で促進される為、アニール温度の面内分布の影響も大きくうける。
【００１０】
以上の理由から、キャップ材料を使用した半導体装置のウエハ面内における閾値電圧Vtのバラツキは非常に大きく、実用化への大きな妨げとなっている。
【００１１】
本発明は、前記の問題を解決し、キャップ材料を使用した半導体装置のウエハ面内における閾値電圧Vtのバラツキを抑制し、精度と歩留まりの高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の第１の製造方法は、ゲート絶縁膜を半導体基板の上に形成する工程（ａ）と、第１の金属を含む第１のキャップ膜をゲート絶縁膜の上に形成する工程（ｂ）と、熱処理により、第１の金属をゲート絶縁膜に拡散させる工程（ｃ）と、工程（ｃ）の後に、ゲート絶縁膜に拡散せずにゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｄ）と、第１の金属が拡散したゲート絶縁膜の上に金属電極を形成する工程（ｅ）とを備えている。
【００１３】
本発明に係る半導体装置の第１の製造方法では、ゲート絶縁膜中に拡散せずに残存した第１のキャップ膜を除去するため、ゲート絶縁膜中に存在するキャップ材料（第１の金属）の量を熱処理で制御することができる。よって、キャップ膜の膜厚バラツキに因る影響を実質上回避できる。キャップ膜の膜厚をサブナノオーダーで制御する場合に比べて熱処理温度を制御する方が比較的容易であり、よって、より高精度であり、且つ、閾値電圧Vtのバラツキが低い半導体装置の形成が可能となる。このとき、キャップ膜の膜厚を大きくし、且つ、熱処理温度を低く設定すれば、ゲート絶縁膜中に存在するキャップ材料の量は拡散律速となる。よって、キャップ膜の膜厚バラツキに因る閾値電圧Vtのバラツキの影響をさらに低減できる。
【００１４】
本発明の半導体装置の第１の製造方法では、ゲート絶縁膜は、ハフニウム、シリコン及び酸素を含んでいることが好ましく、第１の金属は、ハフニウムであることが好ましい。
【００１５】
本発明の半導体装置の第１の製造方法では、第１の元素は、ランタン、ジスプロシウム、スカンジウム又はマグネシウムであれば良い。
【００１６】
本発明の半導体装置の第１の製造方法では、熱処理後におけるゲート絶縁膜中の第１の金属は５atomic%以上３０atomic%以下であることが好ましい。
【００１７】
本発明の半導体装置の第１の製造方法では、工程（ｃ）では、半導体基板における、ゲート絶縁膜の膜厚の面内分布、ゲート絶縁膜中の含有元素の組成比の面内分布、第１のキャップ膜の膜厚の面内分布、第１のキャップ膜中の含有元素の組成比の面内分布、金属電極の膜厚の面内分布及び金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、半導体基板における熱処理温度の分布を変更すれば良い。これにより、第１の金属をゲート絶縁膜中へ均一に拡散させることができる。例えば、工程（ｃ）では、半導体基板の周縁部におけるアニール温度を、半導体基板の周縁部以外の部分におけるアニール温度よりも高くすれば良い。
【００１８】
本発明の半導体装置の第２の製造方法は、第１導電型の第１のトランジスタと第２導電型の第２のトランジスタとを備えた半導体装置の製造方法である。具体的には、ゲート絶縁膜を半導体基板の上に形成する工程（ａ）と、ゲート絶縁膜を挟んで電極膜を第２の活性領域の上に形成する工程（ｂ）と、第１の金属を含む第１のキャップ膜を半導体基板の上面全体に形成する工程（ｃ）と、熱処理により、第１の金属をゲート絶縁膜のうち第１の活性領域の上に形成された部分に拡散させる工程（ｄ）と、ゲート絶縁膜に拡散せずにゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｅ）と、金属電極膜及びポリシリコン膜を半導体基板の上面全体に形成する工程（ｆ）と、ゲート絶縁膜、金属電極膜及びポリシリコン膜をエッチングして、第１の活性領域の上には、第１の金属を含む第１のゲート絶縁膜と、金属電極膜及びポリシリコン膜を有する第１のゲート電極とが順に形成され、第２の活性領域の上には、第２のゲート絶縁膜と、金属電極膜及びポリシリコン膜を有する第２のゲート電極とが順に形成される工程（ｇ）とを備えている。
【００１９】
本発明に係る半導体装置の第２の製造方法では、キャップ膜の膜厚バラツキに因る影響を実質上回避できるので、キャップ膜の膜厚バラツキに因る閾値電圧Vtのバラツキの影響を低減できる。
【００２０】
本発明の半導体装置の第２の製造方法では、工程（ｄ）では、第１の金属は、電極膜にも拡散する一方、ゲート絶縁膜のうち第２の活性領域の上に形成された部分に拡散しないことが好ましい。また、工程（ｅ）では、電極膜も除去することが好ましい。これにより、第１の金属が第２のゲート絶縁膜に拡散することを防止できる。
【００２１】
本発明の半導体装置の第２の製造方法では、工程（ｄ）では、半導体基板における、ゲート絶縁膜の膜厚の面内分布、ゲート絶縁膜中の含有元素の組成比の面内分布、第１のキャップ膜の膜厚の面内分布、第１のキャップ膜中の含有元素の組成比の面内分布、金属電極の膜厚の面内分布及び金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、半導体基板における熱処理温度の分布を変更すれば良い。これにより、第１の金属をゲート絶縁膜中へ均一に拡散させることができる。例えば、工程（ｄ）では、半導体基板の周縁部におけるアニール温度を、半導体基板の周縁部以外の部分におけるアニール温度よりも高くすれば良い。
【００２２】
本発明の半導体装置の第１及び第２の製造方法では、熱処理によりキャップ材料をゲート絶縁膜と下地膜との界面まで拡散させれば、不純物を活性化させる際のアニール等においてその界面においてキャップ材料が不均一に存在することを防止できる。
【００２３】
高誘電率ゲート絶縁膜としては、ＨｆＳｉＯ膜、ＨＦＳｉＯＮ膜又はＨｆＯ２膜などを用いることが好ましいが、Ｚｒ若しくはＴａ等の酸化膜又は酸窒化膜を使っても良い。
【００２４】
ｎ型ＭＩＳＦＥＴ用のキャップ材料としては、ＬａＯなどのランタノイド系元素の酸化物を用いることが好ましいが、ＭｇＯなどを使用してもよい。また、ｐ型ＭＩＳＦＥＴ用のキャップ材料としては、ＡｌＯを用いることが好ましいが、ＴａＯなどを使用してもよい。
【発明の効果】
【００２５】
本発明に係る半導体装置及びその製造方法によれば、キャップ材料を使用しても、閾値電圧Vtのバラツキが少なく、精度及び歩留まりの高い半導体装置を実現できる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は、閾値電圧Vtのウエハの面内分布の改善を説明するためのグラフ図である。
【図４】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００２７】
図面を参照しながら、本発明の実施形態を説明する。なお、本発明は、以下に示す実施形態に限定されない。また、以下では、同一部材に対して同一の符号を付す場合がある。
【００２８】
（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照して説明する。図１（ａ）〜図２（ｃ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図３（ａ）及び図３（ｂ）は、閾値電圧Vtのウエハの面内分布の改善を説明するためのグラフ図である。
【００２９】
まず、図１（ａ）に示すように、素子分離領域１００２により分離されたｐ型活性領域１００３をＳｉ基板等の半導体基板１００１に形成する。この後、半導体基板１００１の上面全体に、厚さが１ｎｍ程度のＳｉＯ２からなる下地膜１００５を形成する。下地膜１００５は、酸素ガスを用いた急速熱酸化（ＲＴＯ（Rapid Thermal Oxidation））等により形成しても良いし、酸素ガス以外のガス種を用いたＲＴＯにより形成しても良いし、加熱炉を用いた熱酸化により形成しても良い。また、下地膜１００５は、酸窒化シリコン（ＳｉＯＮ）膜であっても良いし、ケミカルオキサイド膜であっても良い。
【００３０】
次に、下地膜１００５の上に高誘電率ゲート絶縁膜１００６を堆積する（工程（ａ））。ここでは、高誘電率ゲート絶縁膜１００６は、Ｈｆ/（Ｈｆ＋Ｓｉ）組成が60％程度のＨｆＳｉＯ膜を使用しても良いし、ＨｆＯ２膜を使用しても良い。また、高誘電率ゲート絶縁膜１００６におけるＨｆ/（Ｈｆ＋Ｓｉ）組成は、60％に限定されない。高誘電率ゲート絶縁膜１００６の膜厚は、例えば１．７ｎｍであれば良いが、半導体装置の用途又は半導体装置に要求される能力によって変更してもよい。高誘電率ゲート絶縁膜１００６は、ＺｒなどのＨｆ以外の元素を用いた高誘電率膜（例えばＺｒ酸化膜、Ｚｒ酸窒化膜、Ｔａ酸化膜又はＴａ酸窒化膜）を用いても良い。
【００３１】
次に、プラズマを用いてＨｆＳｉＯ膜をチッ化処理したあと、焼き締めの為、窒素雰囲気中で１０００℃でアニールする。この場合、チッ化処理は膜中に４atomic％程度の窒素が入る処理であれば良いが、半導体装置の目的又はその用途に応じて窒素濃度を変更しても良い。また、チッ化処理は、電極を堆積する直前に行っても良い。焼き締めの為のアニール温度を８００〜１１００℃の範囲に変更しても良いし、アニールの処理雰囲気を窒素雰囲気から変更しても良い。
【００３２】
次に、図１（ｂ）に示すように、高誘電率ゲート絶縁膜１００６の上にＬａＯ膜（第１のキャップ膜）１００８を堆積する（工程（ｂ））。ＬａＯ膜１００８はＰＶＤ法（physical vapor deposition）を用いて堆積しても良く、ＡＬＤ法（atomic layer deposition）又はＣＶＤ法（chemical vapor deposition）を用いて堆積しても良い。また、ＬａＯ膜１００８の膜厚は、例えば２ｎｍであれば良いが、半導体装置の目的又は用途等に合わせて変更しても良い。
【００３３】
次に、図１（ｃ）に示すように、アニール処理をして、ＬａＯ膜１００８中のＬａ（第１の金属）を高誘電率ゲート絶縁膜１００６中に拡散させる（工程（ｃ））。これにより、Ｌａが拡散された高誘電率ゲート絶縁膜（以下では、「第１の高誘電率ゲート絶縁膜」と記す。）１００６Ａが下地膜１００５上に形成される。
【００３４】
このアニール処理では、Ｌａを下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散させることが好ましい。これにより、後工程における熱処理工程（ソースドレイン領域等中の不純物を活性させる工程）において、下地膜１００５と高誘電率ゲート絶縁膜１００６との界面におけるＬａの量が不均一になることを防止できる。例えば、アニール温度は７００℃であれば良い。
【００３５】
また、このアニール処理では、半導体基板１００１の周縁部をアニールするためのヒーター温度を半導体基板１００１の中央部をアニールするためのヒーター温度よりも高温、具体的には５〜１０℃高温にする。これにより、半導体基板１００１の周縁部におけるＬａの拡散が促進され、半導体基板１００１の周縁部においてＬａＯ膜１００８が薄膜化していることに起因するＬａの拡散低下を補うことができる。半導体基板１００１の周縁部でＨｆＳｉＯのＨｆ組成が高くなっている場合であっても、半導体基板１００１において電極（後述の第１の電極膜１０１０）の組成に面内分布がある場合であっても、半導体基板１００１において電極（後述の第１の電極膜１０１０）中の酸素濃度に面内分布がある場合であっても、この手法を用いてｅＷＦを均一化させることができる。
【００３６】
詳細には、半導体基板において高誘電率ゲート絶縁膜の膜厚又は高誘電率ゲート絶縁膜の組成に面内分布があると、キャップ材料が高誘電率ゲート絶縁膜中で均一に拡散し難いという不具合を引き起こし、よって、図３（ａ）に示すように閾値電圧Vtが半導体基板の周縁部において高くなる場合がある（閾値電圧Vtのバラツキ）。しかし、本実施形態のように半導体基板の周縁部のアニール温度を半導体基板の中央部のアニール温度よりも高くすると、高誘電率ゲート絶縁膜中の酸素濃度が半導体基板の周縁部でのみ高くなるため、キャップ材料を高誘電率ゲート絶縁膜中で均一に拡散させることができ、よって、図３（ｂ）に示すように閾値電圧Vtのバラツキを防止することができる。
【００３７】
続いて、図１（ｄ）に示すように、図１（ｃ）に示すアニール処理において高誘電率ゲート絶縁膜１００６中に拡散しなかった余剰のＬａＯ膜１００８を除去する（工程（ｄ））。余剰のＬａＯ膜１００８を除去する方法としては、どのような方法であっても良いが、例えば塩酸（濃度は例えば３７質量％であることが好ましい）を１０００倍に希釈した希塩酸（dilute HCl）により１０秒間洗浄を行えばよい。塩酸の希釈倍率及び希塩酸による洗浄時間は、それぞれ、余剰のＬａＯ膜１００８の膜厚又は図１（ｃ）に示すアニール処理における熱処理時間等に応じて適宜変更すれば良い。
【００３８】
余剰のＬａＯ膜１００８を除去した後に第１の高誘電率ゲート絶縁膜１００６Ａ中に存在しているＬａ量は、５atomic%以上３０atomic%以下であれば良く、ＬａＯ膜の膜厚に換算して０．６ｎｍ程度であれば良い。このＬａ量（第１の高誘電率ゲート絶縁膜１００６Ａ中に存在するＬａ量）は、ＬａＯ膜１００８の膜厚と図１（ｃ）に示すアニール温度とによって、制御可能である。ＬａＯ膜１００８の膜厚を厚くし、且つ、図１（ｃ）に示すアニール温度を低温化すると、Ｌａ量は拡散律速により近くなる。そのため、Ｌａの拡散はＬａＯ膜１００８の膜厚分布の影響を受け難く、よって、Ｌａが比較的均一に拡散した分布を実現することが可能となる。
【００３９】
次に、図２（ａ）に示すように例えばＴｉＮからなる第１の電極膜（金属電極，金属電極膜）１０１０を第１の高誘電率ゲート絶縁膜１００６Ａ上に形成した後（工程（ｅ））、図２（ｂ）に示すように例えばポリシリコンからなる第２の電極膜１０１２を第１の電極膜１０１０上に形成する。続いて、第２の電極膜１０１２中に不純物を注入する。このとき、第２の電極膜１０１２中に不純物を注入する代わりに、不純物がドープされたポリシリコン膜を堆積してもよい。
【００４０】
第１の電極膜１０１０の材料は、キャップ材料との組み合わせにより適切なｅＷＦが得られれば良く、例えば窒化タンタル（ＴａＮ）等であっても良い。また、第２の電極膜１０１２は、上述のようにメタル挿入ポリシリコン積層構造（MIPS：Metal-inserted Poly-silicon Stack）であっても良いし、フルメタルゲート電極（第２の電極膜１０１２の材料は金属）であっても良い。また、第２の電極膜１０１２を設けなくても良い。
【００４１】
次に、図２（ｃ）に示すように、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いて、下地膜１００５、第１の高誘電率ゲート絶縁膜１００６Ａ、第１の電極膜１０１０及び第２の電極膜１０１２を選択的にエッチングする。これにより、ｐ型活性領域１００３上には、下地膜１００５及び第１の高誘電率ゲート絶縁膜１００６Ａからなるゲート絶縁膜と、第１の電極膜１０１０及び第２の電極膜１０１２からなるゲート電極とが順に形成される。
【００４２】
次に、ｐ型活性領域１００３におけるゲート電極の側方下にｎ型不純物を注入してｎ型エクステンション領域１０１３を形成し、ゲート電極の側面上にサイドウォール１０１４を形成し、ｐ型活性領域１００３におけるサイドウォール１０１４の外側方下にｎ型不純物を注入してｎ型ソースドレイン領域１０１５を形成し、ｎ型エクステンション領域１０１３及びｎ型ソースドレイン領域１０１５の各領域に注入されたｎ型不純物を活性化させる。
【００４３】
このとき、図１（ｃ）に示すアニール処理においてＬａが下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散していれば、ｎ型エクステンション領域１０１３等に注入されたｎ型不純物を活性化させるときにＬａが更に拡散することを防止できる。よって、半導体装置の閾値電圧Vtが変動することを防止できる。また、過剰のＬａが界面酸化膜に達することに因るトランジスタの信頼性低下を防止できる。
【００４４】
以上説明したように、本実施形態に係る半導体装置の製造方法では、キャップ膜の膜厚の均一化又はキャップ膜以外の膜の成膜状態の影響等を回避して半導体装置の閾値電圧Vtを均一化させ安定化させることが可能である。よって、製造された半導体装置では、閾値電圧Vtの均一化且つ安定化を図ることができる。
【００４５】
本実施形態では、ｎ型不純物を活性化させてから、第２の電極膜１０１２の上面及びｎ型ソースドレイン領域１０１５の上面をシリサイド化させても良い。
【００４６】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４（ａ）〜図５（ｄ）は本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図６は本実施形態に係る半導体装置の断面図である。なお、図４（ａ）〜図６では、図１（ａ）〜図２（ｃ）に示す部材と同一の部材には、同一の符号を付している。
【００４７】
図６に示すように、本実施形態の半導体装置は、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとを備えた相補型ＭＩＳ（ＣＭＩＳ，Complementary Ｍetal Insulator Semiconductor）である。
【００４８】
Ｓｉ基板等の半導体基板１００１には、STI（Shallow Trench Isolation）からなる素子分離領域１００２により互いに分離されたｐ型活性領域１００３とｎ型活性領域１００４とが形成されている。
【００４９】
ｐ型活性領域１００３の上には、ＳｉＯ２等からなる下地膜１００５及び第１の高誘電率ゲート絶縁膜１００６Ａを有する第１のゲート絶縁膜と、第１のゲート電極（後述）とが順次形成されている。第１のゲート電極の側面上には、サイドウォール１０１４が形成されている。
【００５０】
ｐ型活性領域１００３における第１のゲート電極の側方下には、ｎ型エクステンション領域１０１３Ａが形成され、ｎ型エクステンション領域１０１３Ａの外側方にはｎ型ソースドレイン領域１０１５Ａが形成されている。
【００５１】
ｎ型活性領域１００４の上には、ＳｉＯ２等からなる下地膜１００５、第２の高誘電率ゲート絶縁膜１００６Ｂ及びＡｌＯ膜（ｐ型ＭＩＳＦＥＴ用キャップ膜）１０１１を有する第２のゲート絶縁膜と、第２のゲート電極（後述）とが順次形成されている。第２のゲート電極の側面上には、サイドウォール１０１４が形成されている。
【００５２】
ｎ型活性領域１００４における第２のゲート電極の側方下には、ｐ型エクステンション領域１０１３Ｂが形成され、ｐ型エクステンション領域１０１３Ｂの外側方にはｐ型ソースドレイン領域１０１５Ｂが形成されている。
【００５３】
第１のゲート電極は、ＴｉＮ等からなる第１の電極膜１０１０と、第１の電極膜１０１０の上に形成されたポリシリコン等からなる第２の電極膜１０１２とを有している。第２のゲート電極は、ＴｉＮ等からなる中間電極膜（電極膜）１００７と、中間電極膜１００７の上に形成されたＴｉＮからなる第１の電極膜１０１０と、第１の電極膜１０１０の上に形成されたポリシリコン膜である第２の電極膜１０１２とを有している。このように第１のゲート電極は中間電極膜１００７を有していないが第２のゲート電極は中間電極膜１００７を有しているため、第２のゲート電極の厚みは第１のゲート電極の厚みよりも大きい。
【００５４】
第１の高誘電率ゲート絶縁膜１００６Ａと第２の高誘電率ゲート絶縁膜１００６Ｂとは、ＨｆＳｉＯ又はＨｆＳｉＯＮ等を含む酸化ハフニウム（ＨｆＯ）系の高誘電体膜である。第１の高誘電率ゲート絶縁膜１００６ＡはＬａ（ｎ型ＭＩＳＦＥＴ用のキャップ材料，第１の金属）を含んでいるが、第２の高誘電率ゲート絶縁膜１００６ＢはＬａを含んでいない又は極微量のＬａを含んでいるに過ぎない。
【００５５】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
【００５６】
まず、図４（ａ）に示すように、Ｓｉ基板等の半導体基板１００１に素子分離領域１００２により分離されたｐ型活性領域１００３及びｎ型活性領域１００４を形成する。この後、半導体基板１００１上の全面に厚さが１ｎｍ程度のＳｉＯ２からなる下地膜１００５を形成する。下地膜１００５は、酸素ガスを用いたＲＴＯ等により形成しても良いし、酸素ガス以外のガス種を用いたＲＴＯにより形成しても良いし、加熱炉を用いた熱酸化により形成しても良い。また、下地膜１００５は、ＳｉＯＮ膜であっても良いし、ケミカルオキサイド膜等であっても良い。
【００５７】
次に、下地膜１００５の上に高誘電率ゲート絶縁膜１００６を堆積する（工程（ａ））。ここでは、高誘電率ゲート絶縁膜１００６は、Ｈｆ/（Ｈｆ＋Ｓｉ）組成が60%程度のＨｆＳｉＯ膜を使用しても良いし、ＨｆＯ２膜を使用しても良い。また、高誘電率ゲート絶縁膜１００６におけるＨｆ/（Ｈｆ＋Ｓｉ）組成は、60％に限定されない。高誘電率ゲート絶縁膜１００６の膜厚は、例えば１．７ｎｍであれば良いが、半導体装置の用途又は半導体装置に要求される能力によって変更してもよい。高誘電率ゲート絶縁膜１００６は、Ｈｆ以外の元素を含む高誘電率膜であっても良く、例えばＺｒ酸化膜、Ｚｒ酸窒化膜、Ｔａ酸化膜又はＴａ酸窒化膜であっても良い。
【００５８】
次に、プラズマを用いてＨｆＳｉＯ膜をチッ化処理したあと、焼き締めの為、窒素雰囲気中で１０００℃でアニールする。この場合、チッ化は膜中に４atomic％程度の窒素が入る処理であれば良いが、半導体装置の目的又はその用途に応じて窒素濃度を変更しても良い。また、チッ化処理は、電極を堆積する直前に行っても良い。焼き締めの為のアニール温度を８００〜１１００℃の範囲に変更しても良いし、アニールの処理雰囲気を窒素雰囲気から変更しても良い。
【００５９】
次に、高誘電率ゲート絶縁膜１００６の上に、ｐ型ＭＩＳＦＥＴ用キャップ膜となるＡｌＯ膜１０１１を堆積する。ＡｌＯ膜１０１１の膜厚は、例えば0.7nmであればよく、半導体装置に求められる性能等に応じて変更可能である。
【００６０】
次に、ＡｌＯ膜１０１１の上に、膜厚が５ｎｍ程度のＴｉＮ膜からなる中間電極膜（電極膜）１００７を形成する（工程（ｂ））。
【００６１】
次に、図４（ｂ）に示すように、ｎ型活性領域１００４の上を覆うレジスト膜１００９を形成する。この後、図４（ｃ）に示すように、レジスト膜１００９をマスクとして、中間電極膜１００７及びＡｌＯ膜１０１１のそれぞれにおけるｐ型活性領域１００３の上に形成された部分を除去する。
【００６２】
次に、図４（ｄ）に示すように、シンナー洗浄によりレジスト膜１００９を除去した後、半導体基板１００１上の全面にＬａＯ膜１００８を堆積する（工程（ｃ））。ＬａＯ膜はＰＶＤ法を用いて堆積しても良いし、ＡＬＤ法又はＣＶＤ法を用いて堆積しても良い。この場合ＬａＯ膜１００８の膜厚は、例えば２ｎｍであれば良いが、半導体装置の用途等に合わせて変更しても良い。
【００６３】
次に、図４（ｅ）に示すように、アニール処理をして、ＬａＯ膜１００８中のＬａを高誘電率ゲート絶縁膜１００６中に拡散させる（工程（ｄ））。これにより、Ｌａが拡散された高誘電率ゲート絶縁膜（第１の高誘電率ゲート絶縁膜）１００６Ａが下地膜１００５上に形成される。
【００６４】
このアニール処理では、Ｌａを下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散させることが好ましい。これにより、後工程における熱処理工程（ソースドレイン領域等中の不純物を活性させる工程）において、下地膜１００５と高誘電率ゲート絶縁膜１００６との界面におけるＬａの量が不均一になることを防止できる。例えば、アニール温度は７００℃であれば良い。
【００６５】
また、このアニール処理では、半導体基板１００１の周縁部をアニールするためのヒーター温度を半導体基板１００１の中央部をアニールするためのヒーター温度よりも高温、具体的には５〜１０℃高温にする。これにより、半導体基板１００１の周縁部におけるＬａの拡散が促進され、半導体基板１００１の周縁部においてＬａＯ膜１００８が薄膜化していることに起因するＬａの拡散低下を補うことができる。半導体基板１００１の周縁部でＨｆＳｉＯのＨｆ組成が高くなっている場合、電極の組成が変動している場合、又は、電極中の酸素濃度が変化している場合であっても、この手法を用いてｅＷＦを均一化させることができる。詳細は、上記第１の実施形態で説明した通りである。
【００６６】
続いて、図５（ａ）に示すように、図４（ｅ）に示すアニール処理において高誘電率ゲート絶縁膜１００６中に拡散しなかった余剰のＬａＯ膜１００８を除去する（工程（ｅ））。余剰のＬａＯ膜１００８を除去する方法としては、どのような方法であっても良いが、例えば塩酸（濃度は例えば３７質量％であることが好ましい）を１０００倍に希釈した希塩酸により１０秒間洗浄を行えばよい。塩酸の希釈倍率及び希塩酸による洗浄時間は、それぞれ、余剰のＬａＯ膜１００８の膜厚又は図４（ｅ）に示すアニール処理における熱処理時間等に応じて適宜変更すれば良い。
【００６７】
余剰のＬａＯ膜１００８を除去した後に第１の高誘電率ゲート絶縁膜１００６Ａ中に存在しているＬａ量は、５atomic%以上３０atomic%以下であれば良く、ＬａＯ膜の膜厚に換算して０．６ｎｍ程度であれば良い。このＬａ量（第１の高誘電率ゲート絶縁膜１００６Ａ中に存在するＬａ量）は、ＬａＯ膜１００８の膜厚と図４（ｅ）に示すアニール温度とによって、制御可能である。ＬａＯ膜１００８の膜厚を厚くし、且つ、図４（ｅ）に示すアニール温度を低温化すると、Ｌａ量は拡散律速により近くなる。そのため、Ｌａの拡散はＬａＯ膜１００８の膜厚分布の影響を受け難く、よって、Ｌａが比較的均一に拡散した分布を実現することが可能となる。
【００６８】
一方、ｎ型活性領域１００４の上においては、ＬａＯ膜１００８中のＬａは、図４（ｅ）に示すアニールにより、中間電極膜１００７の上部にのみ拡散し、高誘電率ゲート絶縁膜１００６及びＡｌＯ膜１０１１には殆ど拡散しない。よって、ｎ型活性領域１００４の上には、Ｌａが拡散していない、又は、極微量のＬａが拡散しているに過ぎない高誘電率ゲート絶縁膜（第２の高誘電率ゲート絶縁膜）１００６Ｂが形成される。図４（ｅ）に示すアニール処理の温度及び時間は、必要とするｅＷＦの値、高誘電率ゲート絶縁膜１００６の組成及び膜厚、又は、ＡｌＯ膜１０１１の組成及び膜厚等により、適宜変更すればよい。
【００６９】
このようにｎ型活性領域１００４の上では、ＬａＯ膜１００８中のＬａは中間電極膜１００７の上部に拡散する。そのため、図５（ｂ）に示すように、中間電極膜１００７の上部を除去することが好ましい。中間電極膜１００７の上部を除去する方法としては、高誘電率ゲート絶縁膜１００６を劣化させることなくキャップ材料が拡散した領域を除去できればどんな方法を用いて行ってもよい。中間電極膜１００７がＴｉＮ膜であり、第１のキャップ膜１００８がＬａＯ膜である場合には、過酸化水素水（Ｈ2Ｏ2）を用いて中間電極膜１００７の上部を除去しても良いし、硫酸−過酸化水素水（ＳＰＭ，Sulfuric acid Hydrogen Peroxide Mixture）又はアンモニア−過酸化水素水（ＡＰＭ， ammonium hydroxide -hydrogen peroxide-mixture）等を用いて中間電極膜１００７の上部を除去しても良い。
【００７０】
次に、図５（ｃ）に示すように、半導体基板１００１上の全面にＴｉＮからなる第１の電極膜１０１０及びポリシリコンからなる第２の電極膜１０１２を順次堆積する（工程（ｆ））。続いて、第２の電極膜１０１２に不純物を注入する。なお、第２の電極膜１０１２に不純物を注入する代わりに、不純物をドープしたポリシリコン膜を堆積してもよい。
【００７１】
次に、図５（ｄ）に示すように、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ）法を用いて、ｐ型活性領域１００３においては下地膜１００５、第１の高誘電率ゲート絶縁膜１００６Ａ、第１の電極膜１０１０及び第２の電極膜１０１２を選択的にエッチングし、ｎ型活性領域１００４においては下地膜１００５、第２の高誘電率ゲート絶縁膜１００６Ｂ、ＡｌＯ膜１０１１、中間電極膜１００７、第１の電極膜１０１０及び第２の電極膜１０１２を選択的にエッチングする。これにより、ｐ型活性領域１００３の上には、下地膜１００５及び第１の高誘電率ゲート絶縁膜１００６Ａを有する第１のゲート絶縁膜と、ＴｉＮからなる第１の電極膜１０１０及びポリシリコンからなる第２の電極膜１０１２を有する第１のゲート電極とが形成される。また、ｎ型活性領域１００４の上には、下地膜１００５、第２の高誘電率ゲート絶縁膜１００６Ｂ及びＡｌＯ膜１０１１を有する第２のゲート絶縁膜と、ＴｉＮからなる中間電極膜１００７、ＴｉＮからなる第１の電極膜１０１０及びポリシリコンからなる第２の電極膜１０１２を有する第２のゲート電極が形成される（工程（ｇ））。
【００７２】
次に、ｐ型活性領域１００３における第１のゲート電極の側方下にｎ型不純物を注入してｎ型エクステンション領域１０１３Ａを形成し、ｎ型活性領域１００４における第２のゲート電極の側方下にｐ型不純物を注入してｐ型エクステンション領域１０１３Ｂを形成する。その後、第１のゲート電極及び第２のゲート電極の各側面上にサイドウォール１０１４（図６を参照）を形成する。その後、ｐ型活性領域１００３におけるサイドウォール１０１４の外側方下にｎ型不純物を注入してｎ型ソースドレイン領域１０１５Ａを形成し、ｎ型活性領域１００４におけるサイドウォール１０１４の外側方下にｐ型不純物を注入してｐ型ソースドレイン領域１０１５Ｂを形成する。その後、ｎ型エクステンション領域１０１３Ａ及びｎ型ソースドレイン領域１０１５Ａの各領域に注入されたｎ型不純物を活性化させ、ｐ型エクステンション領域１０１３Ｂ及びｐ型ソースドレイン領域１０１５Ｂの各領域に注入されたｐ型不純物を活性化させる。これにより、図６に示すように、ｐ型活性領域１００３にはｎ−ＭＩＳＦＥＴが形成され、ｎ型活性領域１００４にはｐ−ＭＩＳＦＥＴが形成される。
【００７３】
このとき、図４（ｅ）に示すアニール処理においてＬａが下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散していれば、ｎ型エクステンション領域１０１３等に注入されたｎ型不純物を活性化させるときにＬａが更に拡散することを防止できる。よって、半導体装置の閾値電圧Vtが変動することを防止できる。また、過剰のＬａが界面酸化膜に達することに因るトランジスタの信頼性低下を防止できる。
【００７４】
本実施形態においては、第１のゲート電極及び第２のゲート電極をＴｉＮ膜とポリシリコン膜との積層膜としている。この場合、ポリシリコン膜の少なくとも一部をシリサイド化してもよい。これにより、第１のゲート電極及び第２のゲート電極を低抵抗化することができる。また、第２の電極膜１０１２はポリシリコン膜に代えて他の金属膜を用いてもよく、第２の電極膜１０１２を設けなくても良い。
【００７５】
第１の電極膜１０１０及び中間電極膜１００７は、ＴｉＮ膜に限られないが、Ｔｉ又はＴａを含む金属膜とすることが好ましく、ＴaＮ膜、ＴａＣ膜又はＴａＣＮ膜等であっても良いし、キャップ材料と組み合わせた際に適切なｅＷＦが得られる材料であれば他の金属材料（Ｔｉ及びＴａ以外の金属）を有する膜であっても良い。
【００７６】
第１の電極膜１０１０及び中間電極膜１００７の各膜厚は、材質及び製造プロセスに応じて適宜変更してかまわない。但し、第１の電極膜１０１０と中間電極膜１００７とを共にＴｉＮ膜とする場合、ｐ−ＭＩＳＦＥＴにおいて適切なｅＷＦの値を得るためには第１の電極膜１０１０と中間電極膜１００７との膜厚の和を１５ｎｍ以上とすることが好ましい。
【００７７】
また、ｐ−ＭＩＳＦＥＴの第２の高誘電率ゲート絶縁膜１００６Ｂに、Ａｌ等のｅＷＦを上昇させる効果を有するキャップ材料を拡散させても良い。
【００７８】
本実施形態においては、キャップ材料の拡散を行った後、中間電極膜１００７の一部を残すことにより、第２のゲート電極が第１の電極膜１０１０と中間電極膜１００７との積層膜を有する構成としている。しかし、キャップ材料の拡散を行った後、中間電極膜１００７を完全に除去してもよい。この場合には、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとでゲート電極の高さが揃うため、その後のプロセスが容易になるという利点がある。また、ｎ型活性領域１００４において中間電極膜１００７を残存させた場合には、中間電極膜１００７と第１の電極膜１０１０との界面に薄い絶縁膜が形成され、その結果、ゲート抵抗が上昇する場合がある。しかし、ｎ型活性領域１００４において中間電極膜１００７を完全に除去した場合には、ゲート抵抗の上昇が生じることを防止できる。
【００７９】
第１及び第２の実施形態において、ｎ型ＭＩＳＦＥＴ用キャップ膜としてＬａＯ膜を用いる例を示したが、このキャップ膜は、電極のｅＷＦを低下させる効果のある絶縁膜であればよく、酸化ジスプロシウム（ＤｙＯ）等のランタノイド系元素の酸化物を用いても良いし、酸化スカンジウム（ＳｃＯ）又は酸化マグネシウム（ＭｇＯ）等を用いても良い。
【００８０】
第２の実施形態において、ｐ型ＭＩＳＦＥＴ用キャップ膜としてＡｌＯ膜を用いる例を示したが、このキャップ膜はＴａＯ膜等であっても良い。
【００８１】
高誘電率ゲート絶縁膜は、ＡＬＤ法を用いて形成しても良いし、有機金属気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法又は物理気相堆積（ＰＶＤ：Physical Vapor Deposition）法等を用いて形成してもよい。ＭＯＣＶＤ法の場合には、成膜温度及びガス流量比を変えることにより、Ｈｆ組成が高い膜とＨｆ組成が低い膜とを容易に形成することができる。また、第１及び第２の実施形態ではプラズマ窒化を行ってＨｆＳｉＯ２膜をＨｆＳｉＯＮ膜とする例を示したが、プラズマ窒化に代えてアンモニア雰囲気におけるアニールを用いてもよい。また、ゲート絶縁膜の誘電率及びゲート絶縁膜のEOT（シリコン酸化膜と静電容量的に等価な厚さ）によっては、ＨｆＳｉＯ２膜の窒化処理を省略しても良い。
【００８２】
高誘電率ゲート絶縁膜としてＨｆ系の膜を用いる例を示したが、Ｈｆに代えてアルミニウム又はジルコン等を含む膜を用いてもよい。この場合にも高誘電率ゲート絶縁膜の組成を変更すればキャップ材料の拡散性を制御することができる。
【００８３】
第１及び第２の実施形態では、半導体基板において高誘電率ゲート絶縁膜の膜厚又は組成に面内分布がある場合について説明している。しかし、半導体基板において、ＬａＯ膜の膜厚に面内分布がある場合、ＬａＯ膜中の含有元素の組成比に面内分布がある場合、第１の電極膜の膜厚に面内分布がある場合、又は、第１の電極膜中の含有元素の組成比に面内分布がある場合にも、半導体装置の閾値電圧Vtのバラツキを引き起こす場合がある。そのため、これらの場合であっても、Ｌａを拡散させる際の熱処理温度の分布を変更することが好ましい。
【産業上の利用可能性】
【００８４】
本発明に係る半導体装置及びその製造方法によれば、高誘電率ゲート絶縁膜と金属電極とを有する高性能CMOSデバイスを高精度かつ高歩留まりで実現できる。
【符号の説明】
【００８５】
１００１ 半導体基板
１００２ 素子分離領域
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５ 下地膜
１００６ 高誘電率ゲート絶縁膜
１００６Ａ 第１の高誘電率ゲート絶縁膜
１００６Ｂ 第２の高誘電率ゲート絶縁膜
１００７ 中間電極膜（電極膜）
１００８ ＬａＯ膜（第１のキャップ膜）
１０１０ 第１の電極膜（金属電極，金属電極膜）
１０１１ ＡｌＯ膜
１０１２ 第２の電極膜
１０１３ ｎ型エクステンション領域
１０１３Ａ ｎ型エクステンション領域
１０１３Ｂ ｐ型エクステンション領域
１０１４ サイドウォール
１０１５ ｎ型ソースドレイン領域
１０１５Ａ ｎ型ソースドレイン領域
１０１５Ｂ ｐ型ソースドレイン領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するためには、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることにより駆動電流を増加させるという方法が採用されている。ＭＩＳＦＥＴのゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間の距離（基板とゲート電極との間の距離）を短くする必要がある。この要求に応えるために、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ゲート絶縁膜としてＳｉＯＮ（シリコン酸窒化物）膜を用いた場合には、２ｎｍ程度にまで薄膜化されている。しかし、ゲート絶縁膜の薄膜化に伴い、ゲートリーク電流の増大が大きな問題となってきている。ゲート絶縁膜を薄膜化しつつゲートリーク電流を抑えるためには、ゲート絶縁膜として、シリコン酸化物（ＳｉＯ２）系の材料に代えて、Ｈｆを含む酸化物等の誘電率の高い材料（高誘電体材料）を使用することが検討されている。
【０００３】
また、多結晶シリコンからなるゲート電極では、ゲート絶縁膜の薄膜化に伴い、ゲート電極が空乏化してゲート容量が低下するという問題も生じている。ゲート電極の空乏化によるゲート容量の低下量を例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、その低下量はゲート絶縁膜の膜厚を約０．５ｎｍ分増加させることに相当する。ゲート電極の空乏化を抑えることができれば、ゲートリーク電流を増大させることなくゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜がＳｉＯ２膜の場合、ゲート絶縁膜の膜厚を０.１ｎｍ薄くすると、ゲート絶縁膜を薄膜化する前と比べて１０倍以上ゲートリーク電流が増大する。このため、ゲート電極の空乏化を抑制することにより実効的なゲート絶縁膜の膜厚を薄くすることの効果は非常に大きい。
【０００４】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。ゲート電極の材料として多結晶シリコンを用いた場合、不純物の注入により不純物準位を形成することが可能であり、よって、ｐ−ＭＩＳＦＥＴ用ゲート電極とｎ−ＭＩＳＦＥＴ用ゲート電極とを作り分けることができる。一方、ゲート電極の材料として金属を用いた場合、不純物の注入によりｐ−ＭＩＳＦＥＴ用ゲート電極とｎ−ＭＩＳＦＥＴ用ゲート電極とを作り分けることができない。このため、ｐ側領域のＷＦ（work function）値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用ゲート電極及びｎ−ＭＩＳＦＥＴ用ゲート電極の共通の材料として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じ閾値電圧Vtを持つように設計している。
【０００５】
近年では、半導体装置には、より高速な動作が要求されるため、低閾値電圧化が不可欠である。よって、ｐ−ＭＩＳＦＥＴ用ゲート電極及びｎ−ＭＩＳＦＥＴ用ゲート電極の各々がシリコンのバンドエッジに近い仕事関数（ＷＦ）値を有するということが必要となってきている。なお、ここでいうバンドエッジとは、ｐ側領域はシリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦを意味し、ｎ側領域はシリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦを意味している。このため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用ゲート電極及びｎ−ＭＩＳＦＥＴ用ゲート電極の共通の材料とした半導体装置は実用的でなくなってきている。
【０００６】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの各ゲート電極の材料として使用できる金属材料の探索が盛んに行われている。しかし、常温で適切なＷＦを示す材料であっても、ソースドレインの活性化等の高温処理を経るとＷＦが変動するということが明らかになってきている。最近では、高誘電体膜とゲート電極との間に有効仕事関数（ｅＷＦ（effective eork function））を制御するためのキャップ材料を堆積し、ゲート絶縁膜中及び高誘電体膜と金属との界面にダイポールを形成することによりｅＷＦを制御する検討が行われている（例えば、非特許文献１を参照。）。酸化ランタン（以下では「ＬａＯ」と記す場合がある。）にはｅＷＦを低減させる効果が知られており、酸化ランタンはｎ−ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている。（例えば、非特許文献２を参照。）。また、酸化アルミニウム（以下では「ＡｌＯ」と記す場合がある）にはｅＷＦを増加させる効果が知られており、酸化アルミニウムはｐ−ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている。特許文献１に開示しているように、現在は、ＬａＯとＡｌＯとの両方を使用したＣＭＯＳ（complementary metal-oxide semiconductor）の開発が行われている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１９４３５２号公報
【非特許文献】
【０００８】
【非特許文献１】S. Kubicek et al, "IEDM Tech Dig.", ２００７年, ｐ．４９
【非特許文献２】P.D.Kirsch, "IEDM", ２００６年, ｐ．６２９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、キャップ材料として膜厚がサブナノオーダーである極薄膜を用いると、ｅＷＦはシリコンバンドギャップの半分（約５００ｍｅＶ）シフトする。このようにキャップ膜（キャップ材料からなる膜）はその膜厚に対するｅＷＦのシフト量が非常に大きいため、キャップ膜の膜厚のバラツキに起因したトランジスタの閾値電圧Vtのバラツキが非常に大きいという課題が生じる。また、キャップ材料に因るｅＷＦのシフト量は、キャップ膜の膜厚以外に、母体となるゲート絶縁膜の膜厚、高誘電率ゲート絶縁膜の材料の組成（たとえばＨｆＳｉＯ膜中のＨｆ組成）、後工程でのアニール条件および電極金属の膜質によっても大きく変動する。これにより、閾値電圧Vtのバラツキが増大することとなる。キャップ材料に因るｅＷＦシフト効果がキャップ膜の膜厚以外によって変動する要因は、キャップ材料に因るｅＷＦシフト発生メカニズムに起因する。（P.Sivasubramani et al VLSI2007）
ＬａＯ又はＡｌＯ等のキャップ材料は、高誘電率ゲート絶縁膜（たとえばＨｆＳｉＯ）中を拡散して下地膜として使用しているＳｉＯ２との界面（高誘電率ゲート絶縁膜と下地膜との界面）にダイポールを形成することによって、ｅＷＦのシフトを発生させる。高誘電率ゲート絶縁膜の膜厚又はＨｆ組成が変化すると、高誘電率ゲート絶縁膜と下地膜との界面まで拡散するキャップ材料の量が変化し、よって、ｅＷＦのシフト量が変動する。また、このキャップ材料の拡散は後工程アニール処理で促進される為、アニール温度の面内分布の影響も大きくうける。
【００１０】
以上の理由から、キャップ材料を使用した半導体装置のウエハ面内における閾値電圧Vtのバラツキは非常に大きく、実用化への大きな妨げとなっている。
【００１１】
本発明は、前記の問題を解決し、キャップ材料を使用した半導体装置のウエハ面内における閾値電圧Vtのバラツキを抑制し、精度と歩留まりの高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の第１の製造方法は、ゲート絶縁膜を半導体基板の上に形成する工程（ａ）と、第１の金属を含む第１のキャップ膜をゲート絶縁膜の上に形成する工程（ｂ）と、熱処理により、第１の金属をゲート絶縁膜に拡散させる工程（ｃ）と、工程（ｃ）の後に、ゲート絶縁膜に拡散せずにゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｄ）と、第１の金属が拡散したゲート絶縁膜の上に金属電極を形成する工程（ｅ）とを備えている。
【００１３】
本発明に係る半導体装置の第１の製造方法では、ゲート絶縁膜中に拡散せずに残存した第１のキャップ膜を除去するため、ゲート絶縁膜中に存在するキャップ材料（第１の金属）の量を熱処理で制御することができる。よって、キャップ膜の膜厚バラツキに因る影響を実質上回避できる。キャップ膜の膜厚をサブナノオーダーで制御する場合に比べて熱処理温度を制御する方が比較的容易であり、よって、より高精度であり、且つ、閾値電圧Vtのバラツキが低い半導体装置の形成が可能となる。このとき、キャップ膜の膜厚を大きくし、且つ、熱処理温度を低く設定すれば、ゲート絶縁膜中に存在するキャップ材料の量は拡散律速となる。よって、キャップ膜の膜厚バラツキに因る閾値電圧Vtのバラツキの影響をさらに低減できる。
【００１４】
本発明の半導体装置の第１の製造方法では、ゲート絶縁膜は、ハフニウム、シリコン及び酸素を含んでいることが好ましく、第１の金属は、ハフニウムであることが好ましい。
【００１５】
本発明の半導体装置の第１の製造方法では、第１の元素は、ランタン、ジスプロシウム、スカンジウム又はマグネシウムであれば良い。
【００１６】
本発明の半導体装置の第１の製造方法では、熱処理後におけるゲート絶縁膜中の第１の金属は５atomic%以上３０atomic%以下であることが好ましい。
【００１７】
本発明の半導体装置の第１の製造方法では、工程（ｃ）では、半導体基板における、ゲート絶縁膜の膜厚の面内分布、ゲート絶縁膜中の含有元素の組成比の面内分布、第１のキャップ膜の膜厚の面内分布、第１のキャップ膜中の含有元素の組成比の面内分布、金属電極の膜厚の面内分布及び金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、半導体基板における熱処理温度の分布を変更すれば良い。これにより、第１の金属をゲート絶縁膜中へ均一に拡散させることができる。例えば、工程（ｃ）では、半導体基板の周縁部におけるアニール温度を、半導体基板の周縁部以外の部分におけるアニール温度よりも高くすれば良い。
【００１８】
本発明の半導体装置の第２の製造方法は、第１導電型の第１のトランジスタと第２導電型の第２のトランジスタとを備えた半導体装置の製造方法である。具体的には、ゲート絶縁膜を半導体基板の上に形成する工程（ａ）と、ゲート絶縁膜を挟んで電極膜を第２の活性領域の上に形成する工程（ｂ）と、第１の金属を含む第１のキャップ膜を半導体基板の上面全体に形成する工程（ｃ）と、熱処理により、第１の金属をゲート絶縁膜のうち第１の活性領域の上に形成された部分に拡散させる工程（ｄ）と、ゲート絶縁膜に拡散せずにゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｅ）と、金属電極膜及びポリシリコン膜を半導体基板の上面全体に形成する工程（ｆ）と、ゲート絶縁膜、金属電極膜及びポリシリコン膜をエッチングして、第１の活性領域の上には、第１の金属を含む第１のゲート絶縁膜と、金属電極膜及びポリシリコン膜を有する第１のゲート電極とが順に形成され、第２の活性領域の上には、第２のゲート絶縁膜と、金属電極膜及びポリシリコン膜を有する第２のゲート電極とが順に形成される工程（ｇ）とを備えている。
【００１９】
本発明に係る半導体装置の第２の製造方法では、キャップ膜の膜厚バラツキに因る影響を実質上回避できるので、キャップ膜の膜厚バラツキに因る閾値電圧Vtのバラツキの影響を低減できる。
【００２０】
本発明の半導体装置の第２の製造方法では、工程（ｄ）では、第１の金属は、電極膜にも拡散する一方、ゲート絶縁膜のうち第２の活性領域の上に形成された部分に拡散しないことが好ましい。また、工程（ｅ）では、電極膜も除去することが好ましい。これにより、第１の金属が第２のゲート絶縁膜に拡散することを防止できる。
【００２１】
本発明の半導体装置の第２の製造方法では、工程（ｄ）では、半導体基板における、ゲート絶縁膜の膜厚の面内分布、ゲート絶縁膜中の含有元素の組成比の面内分布、第１のキャップ膜の膜厚の面内分布、第１のキャップ膜中の含有元素の組成比の面内分布、金属電極の膜厚の面内分布及び金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、半導体基板における熱処理温度の分布を変更すれば良い。これにより、第１の金属をゲート絶縁膜中へ均一に拡散させることができる。例えば、工程（ｄ）では、半導体基板の周縁部におけるアニール温度を、半導体基板の周縁部以外の部分におけるアニール温度よりも高くすれば良い。
【００２２】
本発明の半導体装置の第１及び第２の製造方法では、熱処理によりキャップ材料をゲート絶縁膜と下地膜との界面まで拡散させれば、不純物を活性化させる際のアニール等においてその界面においてキャップ材料が不均一に存在することを防止できる。
【００２３】
高誘電率ゲート絶縁膜としては、ＨｆＳｉＯ膜、ＨＦＳｉＯＮ膜又はＨｆＯ２膜などを用いることが好ましいが、Ｚｒ若しくはＴａ等の酸化膜又は酸窒化膜を使っても良い。
【００２４】
ｎ型ＭＩＳＦＥＴ用のキャップ材料としては、ＬａＯなどのランタノイド系元素の酸化物を用いることが好ましいが、ＭｇＯなどを使用してもよい。また、ｐ型ＭＩＳＦＥＴ用のキャップ材料としては、ＡｌＯを用いることが好ましいが、ＴａＯなどを使用してもよい。
【発明の効果】
【００２５】
本発明に係る半導体装置及びその製造方法によれば、キャップ材料を使用しても、閾値電圧Vtのバラツキが少なく、精度及び歩留まりの高い半導体装置を実現できる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）及び（ｂ）は、閾値電圧Vtのウエハの面内分布の改善を説明するためのグラフ図である。
【図４】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００２７】
図面を参照しながら、本発明の実施形態を説明する。なお、本発明は、以下に示す実施形態に限定されない。また、以下では、同一部材に対して同一の符号を付す場合がある。
【００２８】
（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照して説明する。図１（ａ）〜図２（ｃ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図３（ａ）及び図３（ｂ）は、閾値電圧Vtのウエハの面内分布の改善を説明するためのグラフ図である。
【００２９】
まず、図１（ａ）に示すように、素子分離領域１００２により分離されたｐ型活性領域１００３をＳｉ基板等の半導体基板１００１に形成する。この後、半導体基板１００１の上面全体に、厚さが１ｎｍ程度のＳｉＯ２からなる下地膜１００５を形成する。下地膜１００５は、酸素ガスを用いた急速熱酸化（ＲＴＯ（Rapid Thermal Oxidation））等により形成しても良いし、酸素ガス以外のガス種を用いたＲＴＯにより形成しても良いし、加熱炉を用いた熱酸化により形成しても良い。また、下地膜１００５は、酸窒化シリコン（ＳｉＯＮ）膜であっても良いし、ケミカルオキサイド膜であっても良い。
【００３０】
次に、下地膜１００５の上に高誘電率ゲート絶縁膜１００６を堆積する（工程（ａ））。ここでは、高誘電率ゲート絶縁膜１００６は、Ｈｆ/（Ｈｆ＋Ｓｉ）組成が60％程度のＨｆＳｉＯ膜を使用しても良いし、ＨｆＯ２膜を使用しても良い。また、高誘電率ゲート絶縁膜１００６におけるＨｆ/（Ｈｆ＋Ｓｉ）組成は、60％に限定されない。高誘電率ゲート絶縁膜１００６の膜厚は、例えば１．７ｎｍであれば良いが、半導体装置の用途又は半導体装置に要求される能力によって変更してもよい。高誘電率ゲート絶縁膜１００６は、ＺｒなどのＨｆ以外の元素を用いた高誘電率膜（例えばＺｒ酸化膜、Ｚｒ酸窒化膜、Ｔａ酸化膜又はＴａ酸窒化膜）を用いても良い。
【００３１】
次に、プラズマを用いてＨｆＳｉＯ膜をチッ化処理したあと、焼き締めの為、窒素雰囲気中で１０００℃でアニールする。この場合、チッ化処理は膜中に４atomic％程度の窒素が入る処理であれば良いが、半導体装置の目的又はその用途に応じて窒素濃度を変更しても良い。また、チッ化処理は、電極を堆積する直前に行っても良い。焼き締めの為のアニール温度を８００〜１１００℃の範囲に変更しても良いし、アニールの処理雰囲気を窒素雰囲気から変更しても良い。
【００３２】
次に、図１（ｂ）に示すように、高誘電率ゲート絶縁膜１００６の上にＬａＯ膜（第１のキャップ膜）１００８を堆積する（工程（ｂ））。ＬａＯ膜１００８はＰＶＤ法（physical vapor deposition）を用いて堆積しても良く、ＡＬＤ法（atomic layer deposition）又はＣＶＤ法（chemical vapor deposition）を用いて堆積しても良い。また、ＬａＯ膜１００８の膜厚は、例えば２ｎｍであれば良いが、半導体装置の目的又は用途等に合わせて変更しても良い。
【００３３】
次に、図１（ｃ）に示すように、アニール処理をして、ＬａＯ膜１００８中のＬａ（第１の金属）を高誘電率ゲート絶縁膜１００６中に拡散させる（工程（ｃ））。これにより、Ｌａが拡散された高誘電率ゲート絶縁膜（以下では、「第１の高誘電率ゲート絶縁膜」と記す。）１００６Ａが下地膜１００５上に形成される。
【００３４】
このアニール処理では、Ｌａを下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散させることが好ましい。これにより、後工程における熱処理工程（ソースドレイン領域等中の不純物を活性させる工程）において、下地膜１００５と高誘電率ゲート絶縁膜１００６との界面におけるＬａの量が不均一になることを防止できる。例えば、アニール温度は７００℃であれば良い。
【００３５】
また、このアニール処理では、半導体基板１００１の周縁部をアニールするためのヒーター温度を半導体基板１００１の中央部をアニールするためのヒーター温度よりも高温、具体的には５〜１０℃高温にする。これにより、半導体基板１００１の周縁部におけるＬａの拡散が促進され、半導体基板１００１の周縁部においてＬａＯ膜１００８が薄膜化していることに起因するＬａの拡散低下を補うことができる。半導体基板１００１の周縁部でＨｆＳｉＯのＨｆ組成が高くなっている場合であっても、半導体基板１００１において電極（後述の第１の電極膜１０１０）の組成に面内分布がある場合であっても、半導体基板１００１において電極（後述の第１の電極膜１０１０）中の酸素濃度に面内分布がある場合であっても、この手法を用いてｅＷＦを均一化させることができる。
【００３６】
詳細には、半導体基板において高誘電率ゲート絶縁膜の膜厚又は高誘電率ゲート絶縁膜の組成に面内分布があると、キャップ材料が高誘電率ゲート絶縁膜中で均一に拡散し難いという不具合を引き起こし、よって、図３（ａ）に示すように閾値電圧Vtが半導体基板の周縁部において高くなる場合がある（閾値電圧Vtのバラツキ）。しかし、本実施形態のように半導体基板の周縁部のアニール温度を半導体基板の中央部のアニール温度よりも高くすると、高誘電率ゲート絶縁膜中の酸素濃度が半導体基板の周縁部でのみ高くなるため、キャップ材料を高誘電率ゲート絶縁膜中で均一に拡散させることができ、よって、図３（ｂ）に示すように閾値電圧Vtのバラツキを防止することができる。
【００３７】
続いて、図１（ｄ）に示すように、図１（ｃ）に示すアニール処理において高誘電率ゲート絶縁膜１００６中に拡散しなかった余剰のＬａＯ膜１００８を除去する（工程（ｄ））。余剰のＬａＯ膜１００８を除去する方法としては、どのような方法であっても良いが、例えば塩酸（濃度は例えば３７質量％であることが好ましい）を１０００倍に希釈した希塩酸（dilute HCl）により１０秒間洗浄を行えばよい。塩酸の希釈倍率及び希塩酸による洗浄時間は、それぞれ、余剰のＬａＯ膜１００８の膜厚又は図１（ｃ）に示すアニール処理における熱処理時間等に応じて適宜変更すれば良い。
【００３８】
余剰のＬａＯ膜１００８を除去した後に第１の高誘電率ゲート絶縁膜１００６Ａ中に存在しているＬａ量は、５atomic%以上３０atomic%以下であれば良く、ＬａＯ膜の膜厚に換算して０．６ｎｍ程度であれば良い。このＬａ量（第１の高誘電率ゲート絶縁膜１００６Ａ中に存在するＬａ量）は、ＬａＯ膜１００８の膜厚と図１（ｃ）に示すアニール温度とによって、制御可能である。ＬａＯ膜１００８の膜厚を厚くし、且つ、図１（ｃ）に示すアニール温度を低温化すると、Ｌａ量は拡散律速により近くなる。そのため、Ｌａの拡散はＬａＯ膜１００８の膜厚分布の影響を受け難く、よって、Ｌａが比較的均一に拡散した分布を実現することが可能となる。
【００３９】
次に、図２（ａ）に示すように例えばＴｉＮからなる第１の電極膜（金属電極，金属電極膜）１０１０を第１の高誘電率ゲート絶縁膜１００６Ａ上に形成した後（工程（ｅ））、図２（ｂ）に示すように例えばポリシリコンからなる第２の電極膜１０１２を第１の電極膜１０１０上に形成する。続いて、第２の電極膜１０１２中に不純物を注入する。このとき、第２の電極膜１０１２中に不純物を注入する代わりに、不純物がドープされたポリシリコン膜を堆積してもよい。
【００４０】
第１の電極膜１０１０の材料は、キャップ材料との組み合わせにより適切なｅＷＦが得られれば良く、例えば窒化タンタル（ＴａＮ）等であっても良い。また、第２の電極膜１０１２は、上述のようにメタル挿入ポリシリコン積層構造（MIPS：Metal-inserted Poly-silicon Stack）であっても良いし、フルメタルゲート電極（第２の電極膜１０１２の材料は金属）であっても良い。また、第２の電極膜１０１２を設けなくても良い。
【００４１】
次に、図２（ｃ）に示すように、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いて、下地膜１００５、第１の高誘電率ゲート絶縁膜１００６Ａ、第１の電極膜１０１０及び第２の電極膜１０１２を選択的にエッチングする。これにより、ｐ型活性領域１００３上には、下地膜１００５及び第１の高誘電率ゲート絶縁膜１００６Ａからなるゲート絶縁膜と、第１の電極膜１０１０及び第２の電極膜１０１２からなるゲート電極とが順に形成される。
【００４２】
次に、ｐ型活性領域１００３におけるゲート電極の側方下にｎ型不純物を注入してｎ型エクステンション領域１０１３を形成し、ゲート電極の側面上にサイドウォール１０１４を形成し、ｐ型活性領域１００３におけるサイドウォール１０１４の外側方下にｎ型不純物を注入してｎ型ソースドレイン領域１０１５を形成し、ｎ型エクステンション領域１０１３及びｎ型ソースドレイン領域１０１５の各領域に注入されたｎ型不純物を活性化させる。
【００４３】
このとき、図１（ｃ）に示すアニール処理においてＬａが下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散していれば、ｎ型エクステンション領域１０１３等に注入されたｎ型不純物を活性化させるときにＬａが更に拡散することを防止できる。よって、半導体装置の閾値電圧Vtが変動することを防止できる。また、過剰のＬａが界面酸化膜に達することに因るトランジスタの信頼性低下を防止できる。
【００４４】
以上説明したように、本実施形態に係る半導体装置の製造方法では、キャップ膜の膜厚の均一化又はキャップ膜以外の膜の成膜状態の影響等を回避して半導体装置の閾値電圧Vtを均一化させ安定化させることが可能である。よって、製造された半導体装置では、閾値電圧Vtの均一化且つ安定化を図ることができる。
【００４５】
本実施形態では、ｎ型不純物を活性化させてから、第２の電極膜１０１２の上面及びｎ型ソースドレイン領域１０１５の上面をシリサイド化させても良い。
【００４６】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４（ａ）〜図５（ｄ）は本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図６は本実施形態に係る半導体装置の断面図である。なお、図４（ａ）〜図６では、図１（ａ）〜図２（ｃ）に示す部材と同一の部材には、同一の符号を付している。
【００４７】
図６に示すように、本実施形態の半導体装置は、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとを備えた相補型ＭＩＳ（ＣＭＩＳ，Complementary Ｍetal Insulator Semiconductor）である。
【００４８】
Ｓｉ基板等の半導体基板１００１には、STI（Shallow Trench Isolation）からなる素子分離領域１００２により互いに分離されたｐ型活性領域１００３とｎ型活性領域１００４とが形成されている。
【００４９】
ｐ型活性領域１００３の上には、ＳｉＯ２等からなる下地膜１００５及び第１の高誘電率ゲート絶縁膜１００６Ａを有する第１のゲート絶縁膜と、第１のゲート電極（後述）とが順次形成されている。第１のゲート電極の側面上には、サイドウォール１０１４が形成されている。
【００５０】
ｐ型活性領域１００３における第１のゲート電極の側方下には、ｎ型エクステンション領域１０１３Ａが形成され、ｎ型エクステンション領域１０１３Ａの外側方にはｎ型ソースドレイン領域１０１５Ａが形成されている。
【００５１】
ｎ型活性領域１００４の上には、ＳｉＯ２等からなる下地膜１００５、第２の高誘電率ゲート絶縁膜１００６Ｂ及びＡｌＯ膜（ｐ型ＭＩＳＦＥＴ用キャップ膜）１０１１を有する第２のゲート絶縁膜と、第２のゲート電極（後述）とが順次形成されている。第２のゲート電極の側面上には、サイドウォール１０１４が形成されている。
【００５２】
ｎ型活性領域１００４における第２のゲート電極の側方下には、ｐ型エクステンション領域１０１３Ｂが形成され、ｐ型エクステンション領域１０１３Ｂの外側方にはｐ型ソースドレイン領域１０１５Ｂが形成されている。
【００５３】
第１のゲート電極は、ＴｉＮ等からなる第１の電極膜１０１０と、第１の電極膜１０１０の上に形成されたポリシリコン等からなる第２の電極膜１０１２とを有している。第２のゲート電極は、ＴｉＮ等からなる中間電極膜（電極膜）１００７と、中間電極膜１００７の上に形成されたＴｉＮからなる第１の電極膜１０１０と、第１の電極膜１０１０の上に形成されたポリシリコン膜である第２の電極膜１０１２とを有している。このように第１のゲート電極は中間電極膜１００７を有していないが第２のゲート電極は中間電極膜１００７を有しているため、第２のゲート電極の厚みは第１のゲート電極の厚みよりも大きい。
【００５４】
第１の高誘電率ゲート絶縁膜１００６Ａと第２の高誘電率ゲート絶縁膜１００６Ｂとは、ＨｆＳｉＯ又はＨｆＳｉＯＮ等を含む酸化ハフニウム（ＨｆＯ）系の高誘電体膜である。第１の高誘電率ゲート絶縁膜１００６ＡはＬａ（ｎ型ＭＩＳＦＥＴ用のキャップ材料，第１の金属）を含んでいるが、第２の高誘電率ゲート絶縁膜１００６ＢはＬａを含んでいない又は極微量のＬａを含んでいるに過ぎない。
【００５５】
以下に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
【００５６】
まず、図４（ａ）に示すように、Ｓｉ基板等の半導体基板１００１に素子分離領域１００２により分離されたｐ型活性領域１００３及びｎ型活性領域１００４を形成する。この後、半導体基板１００１上の全面に厚さが１ｎｍ程度のＳｉＯ２からなる下地膜１００５を形成する。下地膜１００５は、酸素ガスを用いたＲＴＯ等により形成しても良いし、酸素ガス以外のガス種を用いたＲＴＯにより形成しても良いし、加熱炉を用いた熱酸化により形成しても良い。また、下地膜１００５は、ＳｉＯＮ膜であっても良いし、ケミカルオキサイド膜等であっても良い。
【００５７】
次に、下地膜１００５の上に高誘電率ゲート絶縁膜１００６を堆積する（工程（ａ））。ここでは、高誘電率ゲート絶縁膜１００６は、Ｈｆ/（Ｈｆ＋Ｓｉ）組成が60%程度のＨｆＳｉＯ膜を使用しても良いし、ＨｆＯ２膜を使用しても良い。また、高誘電率ゲート絶縁膜１００６におけるＨｆ/（Ｈｆ＋Ｓｉ）組成は、60％に限定されない。高誘電率ゲート絶縁膜１００６の膜厚は、例えば１．７ｎｍであれば良いが、半導体装置の用途又は半導体装置に要求される能力によって変更してもよい。高誘電率ゲート絶縁膜１００６は、Ｈｆ以外の元素を含む高誘電率膜であっても良く、例えばＺｒ酸化膜、Ｚｒ酸窒化膜、Ｔａ酸化膜又はＴａ酸窒化膜であっても良い。
【００５８】
次に、プラズマを用いてＨｆＳｉＯ膜をチッ化処理したあと、焼き締めの為、窒素雰囲気中で１０００℃でアニールする。この場合、チッ化は膜中に４atomic％程度の窒素が入る処理であれば良いが、半導体装置の目的又はその用途に応じて窒素濃度を変更しても良い。また、チッ化処理は、電極を堆積する直前に行っても良い。焼き締めの為のアニール温度を８００〜１１００℃の範囲に変更しても良いし、アニールの処理雰囲気を窒素雰囲気から変更しても良い。
【００５９】
次に、高誘電率ゲート絶縁膜１００６の上に、ｐ型ＭＩＳＦＥＴ用キャップ膜となるＡｌＯ膜１０１１を堆積する。ＡｌＯ膜１０１１の膜厚は、例えば0.7nmであればよく、半導体装置に求められる性能等に応じて変更可能である。
【００６０】
次に、ＡｌＯ膜１０１１の上に、膜厚が５ｎｍ程度のＴｉＮ膜からなる中間電極膜（電極膜）１００７を形成する（工程（ｂ））。
【００６１】
次に、図４（ｂ）に示すように、ｎ型活性領域１００４の上を覆うレジスト膜１００９を形成する。この後、図４（ｃ）に示すように、レジスト膜１００９をマスクとして、中間電極膜１００７及びＡｌＯ膜１０１１のそれぞれにおけるｐ型活性領域１００３の上に形成された部分を除去する。
【００６２】
次に、図４（ｄ）に示すように、シンナー洗浄によりレジスト膜１００９を除去した後、半導体基板１００１上の全面にＬａＯ膜１００８を堆積する（工程（ｃ））。ＬａＯ膜はＰＶＤ法を用いて堆積しても良いし、ＡＬＤ法又はＣＶＤ法を用いて堆積しても良い。この場合ＬａＯ膜１００８の膜厚は、例えば２ｎｍであれば良いが、半導体装置の用途等に合わせて変更しても良い。
【００６３】
次に、図４（ｅ）に示すように、アニール処理をして、ＬａＯ膜１００８中のＬａを高誘電率ゲート絶縁膜１００６中に拡散させる（工程（ｄ））。これにより、Ｌａが拡散された高誘電率ゲート絶縁膜（第１の高誘電率ゲート絶縁膜）１００６Ａが下地膜１００５上に形成される。
【００６４】
このアニール処理では、Ｌａを下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散させることが好ましい。これにより、後工程における熱処理工程（ソースドレイン領域等中の不純物を活性させる工程）において、下地膜１００５と高誘電率ゲート絶縁膜１００６との界面におけるＬａの量が不均一になることを防止できる。例えば、アニール温度は７００℃であれば良い。
【００６５】
また、このアニール処理では、半導体基板１００１の周縁部をアニールするためのヒーター温度を半導体基板１００１の中央部をアニールするためのヒーター温度よりも高温、具体的には５〜１０℃高温にする。これにより、半導体基板１００１の周縁部におけるＬａの拡散が促進され、半導体基板１００１の周縁部においてＬａＯ膜１００８が薄膜化していることに起因するＬａの拡散低下を補うことができる。半導体基板１００１の周縁部でＨｆＳｉＯのＨｆ組成が高くなっている場合、電極の組成が変動している場合、又は、電極中の酸素濃度が変化している場合であっても、この手法を用いてｅＷＦを均一化させることができる。詳細は、上記第１の実施形態で説明した通りである。
【００６６】
続いて、図５（ａ）に示すように、図４（ｅ）に示すアニール処理において高誘電率ゲート絶縁膜１００６中に拡散しなかった余剰のＬａＯ膜１００８を除去する（工程（ｅ））。余剰のＬａＯ膜１００８を除去する方法としては、どのような方法であっても良いが、例えば塩酸（濃度は例えば３７質量％であることが好ましい）を１０００倍に希釈した希塩酸により１０秒間洗浄を行えばよい。塩酸の希釈倍率及び希塩酸による洗浄時間は、それぞれ、余剰のＬａＯ膜１００８の膜厚又は図４（ｅ）に示すアニール処理における熱処理時間等に応じて適宜変更すれば良い。
【００６７】
余剰のＬａＯ膜１００８を除去した後に第１の高誘電率ゲート絶縁膜１００６Ａ中に存在しているＬａ量は、５atomic%以上３０atomic%以下であれば良く、ＬａＯ膜の膜厚に換算して０．６ｎｍ程度であれば良い。このＬａ量（第１の高誘電率ゲート絶縁膜１００６Ａ中に存在するＬａ量）は、ＬａＯ膜１００８の膜厚と図４（ｅ）に示すアニール温度とによって、制御可能である。ＬａＯ膜１００８の膜厚を厚くし、且つ、図４（ｅ）に示すアニール温度を低温化すると、Ｌａ量は拡散律速により近くなる。そのため、Ｌａの拡散はＬａＯ膜１００８の膜厚分布の影響を受け難く、よって、Ｌａが比較的均一に拡散した分布を実現することが可能となる。
【００６８】
一方、ｎ型活性領域１００４の上においては、ＬａＯ膜１００８中のＬａは、図４（ｅ）に示すアニールにより、中間電極膜１００７の上部にのみ拡散し、高誘電率ゲート絶縁膜１００６及びＡｌＯ膜１０１１には殆ど拡散しない。よって、ｎ型活性領域１００４の上には、Ｌａが拡散していない、又は、極微量のＬａが拡散しているに過ぎない高誘電率ゲート絶縁膜（第２の高誘電率ゲート絶縁膜）１００６Ｂが形成される。図４（ｅ）に示すアニール処理の温度及び時間は、必要とするｅＷＦの値、高誘電率ゲート絶縁膜１００６の組成及び膜厚、又は、ＡｌＯ膜１０１１の組成及び膜厚等により、適宜変更すればよい。
【００６９】
このようにｎ型活性領域１００４の上では、ＬａＯ膜１００８中のＬａは中間電極膜１００７の上部に拡散する。そのため、図５（ｂ）に示すように、中間電極膜１００７の上部を除去することが好ましい。中間電極膜１００７の上部を除去する方法としては、高誘電率ゲート絶縁膜１００６を劣化させることなくキャップ材料が拡散した領域を除去できればどんな方法を用いて行ってもよい。中間電極膜１００７がＴｉＮ膜であり、第１のキャップ膜１００８がＬａＯ膜である場合には、過酸化水素水（Ｈ2Ｏ2）を用いて中間電極膜１００７の上部を除去しても良いし、硫酸−過酸化水素水（ＳＰＭ，Sulfuric acid Hydrogen Peroxide Mixture）又はアンモニア−過酸化水素水（ＡＰＭ， ammonium hydroxide -hydrogen peroxide-mixture）等を用いて中間電極膜１００７の上部を除去しても良い。
【００７０】
次に、図５（ｃ）に示すように、半導体基板１００１上の全面にＴｉＮからなる第１の電極膜１０１０及びポリシリコンからなる第２の電極膜１０１２を順次堆積する（工程（ｆ））。続いて、第２の電極膜１０１２に不純物を注入する。なお、第２の電極膜１０１２に不純物を注入する代わりに、不純物をドープしたポリシリコン膜を堆積してもよい。
【００７１】
次に、図５（ｄ）に示すように、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ）法を用いて、ｐ型活性領域１００３においては下地膜１００５、第１の高誘電率ゲート絶縁膜１００６Ａ、第１の電極膜１０１０及び第２の電極膜１０１２を選択的にエッチングし、ｎ型活性領域１００４においては下地膜１００５、第２の高誘電率ゲート絶縁膜１００６Ｂ、ＡｌＯ膜１０１１、中間電極膜１００７、第１の電極膜１０１０及び第２の電極膜１０１２を選択的にエッチングする。これにより、ｐ型活性領域１００３の上には、下地膜１００５及び第１の高誘電率ゲート絶縁膜１００６Ａを有する第１のゲート絶縁膜と、ＴｉＮからなる第１の電極膜１０１０及びポリシリコンからなる第２の電極膜１０１２を有する第１のゲート電極とが形成される。また、ｎ型活性領域１００４の上には、下地膜１００５、第２の高誘電率ゲート絶縁膜１００６Ｂ及びＡｌＯ膜１０１１を有する第２のゲート絶縁膜と、ＴｉＮからなる中間電極膜１００７、ＴｉＮからなる第１の電極膜１０１０及びポリシリコンからなる第２の電極膜１０１２を有する第２のゲート電極が形成される（工程（ｇ））。
【００７２】
次に、ｐ型活性領域１００３における第１のゲート電極の側方下にｎ型不純物を注入してｎ型エクステンション領域１０１３Ａを形成し、ｎ型活性領域１００４における第２のゲート電極の側方下にｐ型不純物を注入してｐ型エクステンション領域１０１３Ｂを形成する。その後、第１のゲート電極及び第２のゲート電極の各側面上にサイドウォール１０１４（図６を参照）を形成する。その後、ｐ型活性領域１００３におけるサイドウォール１０１４の外側方下にｎ型不純物を注入してｎ型ソースドレイン領域１０１５Ａを形成し、ｎ型活性領域１００４におけるサイドウォール１０１４の外側方下にｐ型不純物を注入してｐ型ソースドレイン領域１０１５Ｂを形成する。その後、ｎ型エクステンション領域１０１３Ａ及びｎ型ソースドレイン領域１０１５Ａの各領域に注入されたｎ型不純物を活性化させ、ｐ型エクステンション領域１０１３Ｂ及びｐ型ソースドレイン領域１０１５Ｂの各領域に注入されたｐ型不純物を活性化させる。これにより、図６に示すように、ｐ型活性領域１００３にはｎ−ＭＩＳＦＥＴが形成され、ｎ型活性領域１００４にはｐ−ＭＩＳＦＥＴが形成される。
【００７３】
このとき、図４（ｅ）に示すアニール処理においてＬａが下地膜１００５と高誘電率ゲート絶縁膜１００６との界面まで拡散していれば、ｎ型エクステンション領域１０１３等に注入されたｎ型不純物を活性化させるときにＬａが更に拡散することを防止できる。よって、半導体装置の閾値電圧Vtが変動することを防止できる。また、過剰のＬａが界面酸化膜に達することに因るトランジスタの信頼性低下を防止できる。
【００７４】
本実施形態においては、第１のゲート電極及び第２のゲート電極をＴｉＮ膜とポリシリコン膜との積層膜としている。この場合、ポリシリコン膜の少なくとも一部をシリサイド化してもよい。これにより、第１のゲート電極及び第２のゲート電極を低抵抗化することができる。また、第２の電極膜１０１２はポリシリコン膜に代えて他の金属膜を用いてもよく、第２の電極膜１０１２を設けなくても良い。
【００７５】
第１の電極膜１０１０及び中間電極膜１００７は、ＴｉＮ膜に限られないが、Ｔｉ又はＴａを含む金属膜とすることが好ましく、ＴaＮ膜、ＴａＣ膜又はＴａＣＮ膜等であっても良いし、キャップ材料と組み合わせた際に適切なｅＷＦが得られる材料であれば他の金属材料（Ｔｉ及びＴａ以外の金属）を有する膜であっても良い。
【００７６】
第１の電極膜１０１０及び中間電極膜１００７の各膜厚は、材質及び製造プロセスに応じて適宜変更してかまわない。但し、第１の電極膜１０１０と中間電極膜１００７とを共にＴｉＮ膜とする場合、ｐ−ＭＩＳＦＥＴにおいて適切なｅＷＦの値を得るためには第１の電極膜１０１０と中間電極膜１００７との膜厚の和を１５ｎｍ以上とすることが好ましい。
【００７７】
また、ｐ−ＭＩＳＦＥＴの第２の高誘電率ゲート絶縁膜１００６Ｂに、Ａｌ等のｅＷＦを上昇させる効果を有するキャップ材料を拡散させても良い。
【００７８】
本実施形態においては、キャップ材料の拡散を行った後、中間電極膜１００７の一部を残すことにより、第２のゲート電極が第１の電極膜１０１０と中間電極膜１００７との積層膜を有する構成としている。しかし、キャップ材料の拡散を行った後、中間電極膜１００７を完全に除去してもよい。この場合には、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとでゲート電極の高さが揃うため、その後のプロセスが容易になるという利点がある。また、ｎ型活性領域１００４において中間電極膜１００７を残存させた場合には、中間電極膜１００７と第１の電極膜１０１０との界面に薄い絶縁膜が形成され、その結果、ゲート抵抗が上昇する場合がある。しかし、ｎ型活性領域１００４において中間電極膜１００７を完全に除去した場合には、ゲート抵抗の上昇が生じることを防止できる。
【００７９】
第１及び第２の実施形態において、ｎ型ＭＩＳＦＥＴ用キャップ膜としてＬａＯ膜を用いる例を示したが、このキャップ膜は、電極のｅＷＦを低下させる効果のある絶縁膜であればよく、酸化ジスプロシウム（ＤｙＯ）等のランタノイド系元素の酸化物を用いても良いし、酸化スカンジウム（ＳｃＯ）又は酸化マグネシウム（ＭｇＯ）等を用いても良い。
【００８０】
第２の実施形態において、ｐ型ＭＩＳＦＥＴ用キャップ膜としてＡｌＯ膜を用いる例を示したが、このキャップ膜はＴａＯ膜等であっても良い。
【００８１】
高誘電率ゲート絶縁膜は、ＡＬＤ法を用いて形成しても良いし、有機金属気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法又は物理気相堆積（ＰＶＤ：Physical Vapor Deposition）法等を用いて形成してもよい。ＭＯＣＶＤ法の場合には、成膜温度及びガス流量比を変えることにより、Ｈｆ組成が高い膜とＨｆ組成が低い膜とを容易に形成することができる。また、第１及び第２の実施形態ではプラズマ窒化を行ってＨｆＳｉＯ２膜をＨｆＳｉＯＮ膜とする例を示したが、プラズマ窒化に代えてアンモニア雰囲気におけるアニールを用いてもよい。また、ゲート絶縁膜の誘電率及びゲート絶縁膜のEOT（シリコン酸化膜と静電容量的に等価な厚さ）によっては、ＨｆＳｉＯ２膜の窒化処理を省略しても良い。
【００８２】
高誘電率ゲート絶縁膜としてＨｆ系の膜を用いる例を示したが、Ｈｆに代えてアルミニウム又はジルコン等を含む膜を用いてもよい。この場合にも高誘電率ゲート絶縁膜の組成を変更すればキャップ材料の拡散性を制御することができる。
【００８３】
第１及び第２の実施形態では、半導体基板において高誘電率ゲート絶縁膜の膜厚又は組成に面内分布がある場合について説明している。しかし、半導体基板において、ＬａＯ膜の膜厚に面内分布がある場合、ＬａＯ膜中の含有元素の組成比に面内分布がある場合、第１の電極膜の膜厚に面内分布がある場合、又は、第１の電極膜中の含有元素の組成比に面内分布がある場合にも、半導体装置の閾値電圧Vtのバラツキを引き起こす場合がある。そのため、これらの場合であっても、Ｌａを拡散させる際の熱処理温度の分布を変更することが好ましい。
【産業上の利用可能性】
【００８４】
本発明に係る半導体装置及びその製造方法によれば、高誘電率ゲート絶縁膜と金属電極とを有する高性能CMOSデバイスを高精度かつ高歩留まりで実現できる。
【符号の説明】
【００８５】
１００１ 半導体基板
１００２ 素子分離領域
１００３ ｐ型活性領域
１００４ ｎ型活性領域
１００５ 下地膜
１００６ 高誘電率ゲート絶縁膜
１００６Ａ 第１の高誘電率ゲート絶縁膜
１００６Ｂ 第２の高誘電率ゲート絶縁膜
１００７ 中間電極膜（電極膜）
１００８ ＬａＯ膜（第１のキャップ膜）
１０１０ 第１の電極膜（金属電極，金属電極膜）
１０１１ ＡｌＯ膜
１０１２ 第２の電極膜
１０１３ ｎ型エクステンション領域
１０１３Ａ ｎ型エクステンション領域
１０１３Ｂ ｐ型エクステンション領域
１０１４ サイドウォール
１０１５ ｎ型ソースドレイン領域
１０１５Ａ ｎ型ソースドレイン領域
１０１５Ｂ ｐ型ソースドレイン領域
【特許請求の範囲】
【請求項１】
ゲート絶縁膜を半導体基板の上に形成する工程（ａ）と、
第１の金属を含む第１のキャップ膜を前記ゲート絶縁膜の上に形成する工程（ｂ）と、
熱処理により、前記第１の金属を前記ゲート絶縁膜に拡散させる工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート絶縁膜に拡散せずに前記ゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｄ）と、
前記第１の金属が拡散したゲート絶縁膜の上に、金属電極を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜は、ハフニウム、シリコン及び酸素を含んでおり、
前記第１の金属は、ランタンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の元素は、ランタン、ジスプロシウム、スカンジウム又はマグネシウムであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
熱処理後における前記ゲート絶縁膜中の前記第１の金属は、５atomic%以上３０atomic%以下であることを特徴とする請求項１〜３の何れか１つに記載の半導体装置の製造方法。
【請求項５】
前記工程（ｃ）では、前記半導体基板における、前記ゲート絶縁膜の膜厚の面内分布、前記ゲート絶縁膜中の含有元素の組成比の面内分布、前記第１のキャップ膜の膜厚の面内分布、前記第１のキャップ膜中の含有元素の組成比の面内分布、前記金属電極の膜厚の面内分布及び前記金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、前記半導体基板における熱処理温度の分布を変更することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）では、前記半導体基板の周縁部におけるアニール温度を、前記半導体基板の前記周縁部以外の部分におけるアニール温度よりも高くすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体基板における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置の製造方法であって、
ゲート絶縁膜を前記半導体基板の上に形成する工程（ａ）と、
前記ゲート絶縁膜を挟んで電極膜を前記第２の活性領域の上に形成する工程（ｂ）と、
第１の金属を含む第１のキャップ膜を前記半導体基板の上面全体に形成する工程（ｃ）と、
熱処理により、前記第１の金属を前記ゲート絶縁膜のうち前記第１の活性領域の上に形成された部分に拡散させる工程（ｄ）と、
前記ゲート絶縁膜に拡散せずに前記ゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｅ）と、
金属電極膜及びポリシリコン膜を前記半導体基板の上面全体に形成する工程（ｆ）と、
前記ゲート絶縁膜、前記金属電極膜及び前記ポリシリコン膜をエッチングして、前記第１の活性領域の上には、前記第１の金属を含む第１のゲート絶縁膜と、前記金属電極膜及び前記ポリシリコン膜を有する第１のゲート電極とが順に形成され、前記第２の活性領域の上には、第２のゲート絶縁膜と、前記金属電極膜及び前記ポリシリコン膜を有する第２のゲート電極とが順に形成される工程（ｇ）とを備えている半導体装置の製造方法。
【請求項８】
前記工程（ｄ）では、前記第１の金属は、前記電極膜にも拡散する一方、前記ゲート絶縁膜のうち前記第２の活性領域の上に形成された部分に拡散せず、
前記工程（ｅ）では、前記電極膜も除去する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）では、前記半導体基板における、前記ゲート絶縁膜の膜厚の面内分布、前記ゲート絶縁膜中の含有元素の組成比の面内分布、前記第１のキャップ膜の膜厚の面内分布、前記第１のキャップ膜中の含有元素の組成比の面内分布、前記金属電極の膜厚の面内分布及び前記金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、前記半導体基板における熱処理温度の分布を変更することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）では、前記半導体基板の周縁部におけるアニール温度を、前記半導体基板の前記周縁部以外の部分におけるアニール温度よりも高くする請求項９に記載の半導体装置の製造方法。
【請求項１】
ゲート絶縁膜を半導体基板の上に形成する工程（ａ）と、
第１の金属を含む第１のキャップ膜を前記ゲート絶縁膜の上に形成する工程（ｂ）と、
熱処理により、前記第１の金属を前記ゲート絶縁膜に拡散させる工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート絶縁膜に拡散せずに前記ゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｄ）と、
前記第１の金属が拡散したゲート絶縁膜の上に、金属電極を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜は、ハフニウム、シリコン及び酸素を含んでおり、
前記第１の金属は、ランタンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の元素は、ランタン、ジスプロシウム、スカンジウム又はマグネシウムであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
熱処理後における前記ゲート絶縁膜中の前記第１の金属は、５atomic%以上３０atomic%以下であることを特徴とする請求項１〜３の何れか１つに記載の半導体装置の製造方法。
【請求項５】
前記工程（ｃ）では、前記半導体基板における、前記ゲート絶縁膜の膜厚の面内分布、前記ゲート絶縁膜中の含有元素の組成比の面内分布、前記第１のキャップ膜の膜厚の面内分布、前記第１のキャップ膜中の含有元素の組成比の面内分布、前記金属電極の膜厚の面内分布及び前記金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、前記半導体基板における熱処理温度の分布を変更することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記工程（ｃ）では、前記半導体基板の周縁部におけるアニール温度を、前記半導体基板の前記周縁部以外の部分におけるアニール温度よりも高くすることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、素子分離領域により前記第１の活性領域とは分離された前記半導体基板における第２の活性領域上に設けられた第２導電型の第２のトランジスタとを備えた半導体装置の製造方法であって、
ゲート絶縁膜を前記半導体基板の上に形成する工程（ａ）と、
前記ゲート絶縁膜を挟んで電極膜を前記第２の活性領域の上に形成する工程（ｂ）と、
第１の金属を含む第１のキャップ膜を前記半導体基板の上面全体に形成する工程（ｃ）と、
熱処理により、前記第１の金属を前記ゲート絶縁膜のうち前記第１の活性領域の上に形成された部分に拡散させる工程（ｄ）と、
前記ゲート絶縁膜に拡散せずに前記ゲート絶縁膜の上に残存した第１のキャップ膜を除去する工程（ｅ）と、
金属電極膜及びポリシリコン膜を前記半導体基板の上面全体に形成する工程（ｆ）と、
前記ゲート絶縁膜、前記金属電極膜及び前記ポリシリコン膜をエッチングして、前記第１の活性領域の上には、前記第１の金属を含む第１のゲート絶縁膜と、前記金属電極膜及び前記ポリシリコン膜を有する第１のゲート電極とが順に形成され、前記第２の活性領域の上には、第２のゲート絶縁膜と、前記金属電極膜及び前記ポリシリコン膜を有する第２のゲート電極とが順に形成される工程（ｇ）とを備えている半導体装置の製造方法。
【請求項８】
前記工程（ｄ）では、前記第１の金属は、前記電極膜にも拡散する一方、前記ゲート絶縁膜のうち前記第２の活性領域の上に形成された部分に拡散せず、
前記工程（ｅ）では、前記電極膜も除去する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）では、前記半導体基板における、前記ゲート絶縁膜の膜厚の面内分布、前記ゲート絶縁膜中の含有元素の組成比の面内分布、前記第１のキャップ膜の膜厚の面内分布、前記第１のキャップ膜中の含有元素の組成比の面内分布、前記金属電極の膜厚の面内分布及び前記金属電極中の含有元素の組成比の面内分布のうちの少なくとも一つの面内分布に応じて、前記半導体基板における熱処理温度の分布を変更することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｄ）では、前記半導体基板の周縁部におけるアニール温度を、前記半導体基板の前記周縁部以外の部分におけるアニール温度よりも高くする請求項９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−２３８６５５（Ｐ２０１１−２３８６５５Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０６４５９（Ｐ２０１０−１０６４５９）
【出願日】平成２２年５月６日（２０１０．５．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月６日（２０１０．５．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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