半導体装置及びその製造方法
【課題】微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ゲート電極に微細化に適したシリコン及びシリコン・ゲルマニウム積層膜構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン及びシリコン・ゲルマニウムの積層膜（以降、Ｓｉ／ＳｉＧｅと表わす）をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以降、ＭＯＳと表わす）のゲート電極に使用する技術が、注目されている。適切に形成されたＳｉ／ＳｉＧｅゲート電極は、種々の利点を有する。例えば、ゲート電極の空乏層の形成を抑制すること、ｐ型ＭＯＳＦＥＴ（以降、ｐＭＯＳと表わす）の電流駆動力を向上できること、である。
【０００３】
しかし、ゲート電極上側表面のＧｅ濃度が上昇すると、ゲート電極上に形成するシリサイドの抵抗が大きくなるという問題がある。このため、シリサイド形成前のゲート電極の表面Ｇｅ濃度は、低いことが好ましい。この問題を解決するために、ＳｉＧｅ層上に多結晶Ｓｉ層を設ける技術が、特許文献１に開示されている。特許文献１には、さらにゲート電極を熱酸化して電極の断面形状をＴ型に制御する技術が、開示されている。しかし、相補型ＭＯＳＦＥＴ（以降、ＣＭＯＳと表わす）への応用に関しては、言及されていない。
【０００４】
ＳｉＧｅゲート電極をＣＭＯＳに適用するためには、さらに解決すべき課題がある。上記したｐＭＯＳの電流駆動力を向上させるためには、ゲート電極中の、特にゲート絶縁膜との界面近傍のゲルマニウム（Ｇｅ）濃度を高くすることが好ましい。しかし、ｎＭＯＳでは、ゲート絶縁膜との界面近傍のＧｅ濃度が高くなると、ｐＭＯＳとは逆に電流駆動力が低下するという問題がある。したがって、ｐＭＯＳとｎＭＯＳとにおいてゲート電極中のＧｅ濃度をそれぞれ適切に制御することが課題である。
【０００５】
Ｓｉ／ＳｉＧｅ電極を有するＣＭＯＳにおけるｐＭＯＳ及びｎＭＯＳのそれぞれのゲート電極中のＧｅ濃度を制御する技術が、非特許文献１に発表されている。非特許文献１では、ｐ型ゲート電極の多結晶の構造を制御することによってｎ型ゲート電極の多結晶構造と異なる構造に形成している。その結果、ｐ型ゲート電極のＳｉＧｅ膜中のＧｅ濃度を高く維持している。すなわち、Ｓｉ／ＳｉＧｅゲート電極を結晶化する際に、ｐＭＯＳでは、下部のＳｉＧｅ層の結晶粒径が小さく、上部のＳｉ層の結晶粒径が大きくなるようにする。一方、ｎＭＯＳでは、結晶粒径の制御を行わないため、下部ＳｉＧｅ層、上部Ｓｉ層ともに小さな結晶粒径になる。このようにして、Ｇｅの拡散経路になる結晶粒界の密度をｐＭＯＳのゲート電極中では少なく、ｎＭＯＳのゲート電極中では多くできる。その結果、ｐＭＯＳのゲート電極中においてのみ、ゲート電極とゲート絶縁膜との界面近傍のＧｅ濃度を高くすることができる。上記のような結晶粒径分布を形成するために、ｐＭＯＳのゲート電極を、従来の多結晶ＳｉＧｅ膜と多結晶Ｓｉ膜の連続形成ではなく、下部多結晶ＳｉＧｅ膜、中間層非晶質Ｓｉ膜、中間層非晶質ＳｉＧｅ膜、及び上部非晶質Ｓｉ膜の４層構造として形成する。その後、この４層膜を結晶化することによって結晶粒径を制御しているため、製造プロセスが複雑であるという問題がある。
【０００６】
ＣＭＯＳ半導体装置が微細化されるにともなって、短チャネル効果を緩和するためにゲート端のソース／ドレインにエクステンションを形成する際に問題が生じている。ゲート電極を加工後にエクステンションのイオン注入を行う従来法では、ゲート電極下のエクステンションの横方向拡散量がｐＭＯＳではｎＭＯＳより大きくなり、オーバーラップ量が不均一になる。これは、エクステンションにドープする不純物の拡散係数の違いに起因する。これを解決するため、例えば、ゲート電極加工後に、ｐＭＯＳではｎＭＯＳよりも厚いオフセットスペーサを形成すること、ｐＭＯＳの熱処理をｎＭＯＳより低温で行うこと、等が提案されている。しかし、いずれにしてもプロセスの複雑化若しくはデバイス性能の低下を避けられない。
【０００７】
したがって、微細化されたＣＭＯＳ半導体装置に適したゲート電極形成技術が要求されている。すなわち、ｐＭＯＳとｎＭＯＳとにおいて、Ｓｉ／ＳｉＧｅゲート電極中のＧｅ濃度をそれぞれ適切に制御する技術、及びエクステンションとゲート電極とのオーバーラップ量を適切に制御する技術である。
【特許文献１】公開特許公報第２００２−２６３１８号。
【非特許文献１】Hwa Sung Rhee, Jung Il Lee, Sang Su Kim, Geum Jong Bae, Nae-In Lee, Do Hyung Kim, Jung In Hong, Ho-Kyu Kang, Kwang Pyuk Suh, 2002 Symposium On VLSI Technology Digest of Technical Papers, 13.3, pp. 126-127, “A New Double-Layered Structure for Mass-Production-Worthy CMOSFETs with Poly-SiGe Gate”.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題は、本発明の種々の態様によって解決される。
【００１０】
本発明の１態様による半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。
【００１１】
本発明の他の態様による半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有し、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度の炭素、窒素、酸素の少なくともいずれか１を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。
【００１２】
本発明のさらに他の態様による半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１のシリコン膜を形成する工程と、前記第１のシリコン膜上にシリコンとゲルマニウムを含む半導体膜を形成する工程と、前記半導体膜上に第２のシリコン膜を形成する工程と、第２のゲート電極を形成する領域の少なくとも前記第２のシリコン膜に６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を導入する工程と、前記第１のシリコン膜、半導体膜及び第２のシリコン膜を加工して第１及び第２のゲート電極を形成する工程と、前記第１及び第２のゲート電極を形成した前記半導体基板を熱処理して前記第１及び第２のゲート電極中のゲルマニウム濃度分布をそれぞれ異なる分布にする工程とを具備する。
【発明の効果】
【００１３】
本発明によれば、微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するゲート電極構造を備えた半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
本発明は、ｐＭＯＳとｎＭＯＳにおいてそれぞれのＳｉ／ＳｉＧｅゲート電極中のＧｅ濃度分布及びゲート電極の形状を適切に制御することによって、ＣＭＯＳ半導体装置の微細化に対する上記の課題を解決して、微細化を容易にしたものである。
【００１５】
以下に、本発明のいくつかの実施形態を添付した図面を参照して詳細に説明する。図面では、一貫して対応するものは同じ参照符号で表わしている。
【００１６】
（第１の実施形態）
第１の実施形態は、ＳｉＧｅ層上に形成した非晶質Ｓｉ層を結晶化させる前に、ｐＭＯＳのゲート電極とｎＭＯＳのゲート電極に添加する不純物種及び濃度をそれぞれ変える。これによって、結晶化後のＳｉ／ＳｉＧｅゲート電極中のＧｅ濃度をｐＭＯＳとｎＭＯＳで異なる所望の濃度分布に制御したＣＭＯＳ半導体装置である。
【００１７】
本実施形態によるＳｉ／ＳｉＧｅゲート電極中のＧｅ濃度分布の一例を図１に示す。図１（ａ）は、ｐＭＯＳのゲート電極中のＧｅ濃度分布の一例であり、（ｂ）は、ｎＭＯＳのゲート電極中のＧｅ濃度分布の一例である。図の横軸は、ゲート電極厚さを示し、右端がゲート電極とゲート絶縁膜との界面であり、左端が表面である。縦軸は、ゲート電極中の全原子数に対するゲルマニウム濃度を示す。図から明らかなように、ｐＭＯＳでは、ゲート電極−ゲート絶縁膜界面近くのゲート電極中にＧｅ濃度のピークがあり、表面側ではＧｅ濃度が低い分布を有し、Ｇｅ濃度差が大きい。これに対して、ｎＭＯＳでは、全体としてほぼ一様なＧｅ濃度分布を有するが、ゲート絶縁膜との界面近くでＧｅ濃度がやや高く、表面側で徐々に低くなり、全体としてＧｅ濃度差が小さい。
【００１８】
Ｓｉ／ＳｉＧｅゲート電極中の全原子数に対するＧｅ濃度は、ＭＯＳＦＥＴの電流駆動能力の観点から、好ましくは、ゲート絶縁膜との界面近くでは、ｐＭＯＳでは１５％以上５０％以下、ｎＭＯＳでは１０％以下である。ｐＭＯＳにおけるＧｅ濃度の上限は、ゲート電極の加工容易性に基づいている。また、表面のＧｅ濃度は、ｐＭＯＳ及びｎＭＯＳのいずれでも５％以下であることが好ましい。これは、ゲート電極上に形成するシリサイド膜の形成容易性に基づいている。
【００１９】
上記のような、ｐＭＯＳとｎＭＯＳとにおいて異なったＧｅ濃度分布を有するＳｉ／ＳｉＧｅゲート電極を備えたＣＭＯＳ半導体装置の製造方法を図２（ａ）から図５（ｂ）を用いて説明する。本実施形態は、本発明を容易に理解する目的で記載されるものであり、本発明を限定するものではない。
【００２０】
（１）まず、図２（ａ）に示したように、半導体基板１０、例えば、シリコン基板に素子分離１２及びウェル（図示せず）を形成する。素子分離１２は、シリコン基板１０に、例えば、浅い素子分離溝１２ｔ形成して、この素子分離溝１２ｔを酸化膜で埋めて形成するＳＴＩ（shallow trench isolation）を使用できる。このＳＴＩの他に、ＬＯＣＯＳ（local oxidation of silicon）により素子分離１２を形成することもできる。その後、ｐＭＯＳ領域及びｎＭＯＳ領域にそれぞれイオン注入し、アニールを行って、ウェル（図示せず）を形成する。
【００２１】
（２）次に、図２（ｂ）に示したように、シリコン基板１０の全面にゲート絶縁膜１４を形成する。ゲート絶縁膜１４としては、熱酸化若しくはＣＶＤ（chemical vapor deposition）−シリコン酸化膜（ＳｉＯ２膜）、ＣＶＤ−シリコン窒化膜（ＳｉＮ膜）、ＳｉＮ膜を酸化したシリコン酸窒化膜（ＳｉＯＮ膜）、若しくはＳｉＯ２膜より高い誘電率を有するタンタル酸化膜（Ｔａ２Ｏ５膜）などの高誘電率絶縁膜を使用することができる。このゲート絶縁膜１４上に第１のシリコン膜（Ｓｉ膜）２２、シリコンゲルマニウム膜（ＳｉＧｅ膜）２４、及び第２のＳｉ膜２６を順次堆積する。第１のＳｉ膜２２は、シードＳｉ膜とも呼ばれる薄いＳｉ膜であり、この上に形成するＳｉＧｅ膜２４を一様に堆積させるために使用される。
【００２２】
ＳｉＧｅ膜２４は、ＳｉとＧｅとを含む膜であれは良く、その組成比は、任意とすることができる。ＳｉＧｅ膜２４の成膜時における結晶粒の構造は、柱状構造とすることが好ましい。これは、ＳｉＧｅ膜２４を柱状構造にすることによって、他の構造、例えば、非晶質、粒状構造の場合よりも、ゲート電極中の不純物の活性化率が高くなるためである。しかも、ＳｉＧｅ膜２４の上に形成する第２のＳｉ膜２６を非晶質にすることによって、後で述べるように、シリサイドのシート抵抗上昇も抑制することができる。さらに成膜時のＳｉＧｅ中の全原子数に対するＧｅ濃度（ピーク濃度）は、２０％以上５０％以下であることが望ましい。２０％以上のＧｅ濃度はｐＭＯＳの不純物の活性化率を上げるために必要であり、５０％以下にするのは後のゲート電極加工のウェットエッチング工程でＳｉＧｅ膜２４がエッチングされないために必要である。
【００２３】
また、ＳｉＧｅ膜２４上に形成される第２のＳｉ膜２６は、非晶質、粒状、柱状などが成膜可能であるが、非晶質にすることが好ましい。これは、ＳｉＧｅゲート電極を形成する際に、ゲート電極中のＧｅの拡散を抑制する効果が、非晶質Ｓｉ膜が最も高いためである。
【００２４】
さらに、第２のＳｉ膜２６とＳｉＧｅ膜２４との膜厚比（Ｓｉ膜厚／ＳｉＧｅ膜厚）を３以上に設定することが好ましい。第２のＳｉ膜２６を厚くすることによって、前述のようにｐＭＯＳとｎＭＯＳとにおいてゲート電極中のＧｅ濃度分布を大きく変えることが可能になる。
【００２５】
（３）次に、ｎＭＯＳ形成領域にＧｅの再分布を促進する不純物をドープする。すなわち、図３（ａ）に示したように、リソグラフィによりｎＭＯＳ形成領域を残して他の領域をレジスト３０で覆う。レジスト３０をマスクとしてｎＭＯＳ形成領域の少なくとも第２のＳｉ膜２６中にｎ型不純物、例えば、ヒ素（Ａｓ）、リン（Ｐ）をイオン注入する。イオン注入は、第２のＳｉ膜２６に限定されずにＳｉＧｅ膜２４にも不純物が注入されてもよい。注入する不純物濃度は、後で説明するように、６×１０２０ａｔｏｍｓ／ｃｍ３以上であることが好ましい。さらに、第２のＳｉ膜２６の結晶性をさらに完全に非晶質化するためにイオン注入を行う。注入するイオン種は、周期律表の第４族の元素、例えば、Ｓｉ、Ｇｅが好ましいが、他の元素、例えば、スズ（Ｓｎ）も使用することができる。イオン注入量は、イオン種により異なり、質量の大きな元素ほど少ない注入量で非晶質化できる。この非晶質化のためのイオン注入は、前述のｎ型不純物のイオン注入によって第２のＳｉ膜２６が十分に非晶質化されているのであれば、省略することが可能である。
【００２６】
（４）次に、ｐＭＯＳ形成領域に不純物をドープする。図３（ｂ）に示したように、ｎＭＯＳ領域の場合と同様にリソグラフィによりｐＭＯＳ形成領域を残して他の領域をレジスト３２で覆う。レジスト３２をマスクとしてｐＭＯＳ形成領域の少なくとも第２のＳｉ膜２６中にｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。Ｂのイオン注入は、ＳｉＧｅ膜２４に到達しないことが好ましい。さらに、第２のＳｉ膜２６中に、例えば、窒素（Ｎ）、炭素（Ｃ）、酸素（Ｏ）の少なくともいずれか１をイオン注入する。これらの不純物は、この後に行われるゲート電極の結晶化プロセスにおいて、Ｇｅが第２のＳｉ膜２６中へ拡散することを抑制する働きをする。このイオン注入量は、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下であることが好ましい。このｐ型不純物のイオン注入及びＧｅの拡散抑制不純物のイオン注入は、いずれか一方若しくは両者を省略することができる。
【００２７】
また、上記の（３）及び（４）のイオン注入工程は、その工程内及び工程間で順番を任意に変更することが可能である。
【００２８】
（５）次に、Ｓｉ／ＳｉＧｅ膜を加工してゲート電極２０を形成する。第２のＳｉ膜２６上に形成したレジスト（図示せず）に、ゲート電極２０のパターンをリソグラフィにより形成する。このレジストをマスクとして、異方性ドライエッチング（ＲＩＥ：reactive ion etching）により第２のＳｉ膜２６、ＳｉＧｅ膜２４及び第１のＳｉ膜２２を順に除去して、ゲート電極２０を形成する。このようにして形成したゲート電極２０の断面形状は、側面がほぼ垂直でありｐＭＯＳとｎＭＯＳとで違いがない。このゲート電極２０の加工は、上述したようにレジストマスクでなく、第２のＳｉ膜２６上に形成した、例えば、ＳｉＮ膜、ＳｉＯ２膜にレジストのゲート電極２０のパターンを転写する、いわゆるハードマスクを使用して行うこともできる。
【００２９】
その後、アニールを非酸化性雰囲気、例えば、窒素中で、温度、例えば、９５０℃から１１００℃で行う。このアニールによって、ゲート電極中に注入した不純物を電気的に活性化させると同時に第２のＳｉ膜２６を結晶化させ、ＳｉＧｅ膜２４中のＧｅをＳｉ／ＳｉＧｅゲート電極２０中で再分布させる。この時に、工程（３）及び（４）においてイオン注入した各種の不純物のそれぞれの効果によって、ｐＭＯＳのゲート電極２０ｐとｎＭＯＳのゲート電極２０ｎとにおいて、それぞれ異なった所望のＧｅ濃度分布を形成することができる。すなわち、ｐＭＯＳでは、Ｓｉ／ＳｉＧｅ膜中にＧｅの拡散を抑制する不純物をドープしているため、ゲート電極２０ｐ中のＧｅ濃度は、ゲート電極−ゲート絶縁膜界面近くでピークがあり、表面側ではＧｅ濃度が低い、大きなＧｅ濃度差を有する分布になる。これに対して、ｎＭＯＳでは、Ｓｉ／ＳｉＧｅ膜中にＧｅの拡散を促進する不純物をしているため、ゲート絶縁膜との界面近くでＧｅ濃度がやや高いが、全体としてほぼ一様なＧｅ濃度であり、Ｇｅ濃度差が小さい分布になる。
【００３０】
結晶化されたゲート電極２０の結晶粒径も、ｐＭＯＳとｎＭＯＳとで異なる。ｎＭＯＳのゲート電極２０ｎは、ｐＭＯＳのゲート電極２０ｐよりも大きな結晶粒径になる。これは、アニールする前のｎＭＯＳのゲート電極２０ｎ中に高濃度のｎ形不純物をドープしてあることと、第２のＳｉ膜２６が十分に非晶質化されていることのために、アニールによって結晶粒が大きく成長するためである。この結晶粒径分布は、非特許文献１に示されたｐＭＯＳゲート電極中の結晶粒径がｎＭＯＳゲート電極中のそれよりも大きくなることと反対の分布である。
【００３１】
このアニール温度は、ゲート電極２０中にイオン注入した不純物の活性化率を大きくするために９５０℃以上の温度であることが好ましく、ゲート加工後の形状が変形しないために１１００℃以下の温度であることが好ましい。
【００３２】
また、このアニールは、省略することが可能であり、この場合は、後で行うソース／ドレインの活性化アニール等で兼ねることができる。
【００３３】
その後、ゲート電極をわずかに酸化して、後酸化膜３４を形成する。この後酸化膜３４は、ゲート絶縁膜１４の信頼性を高めるために形成される。このようにして、図４（ａ）に示した構造を形成できる。
【００３４】
（６）次に、浅くかつ低濃度のソース／ドレイン、すなわち、エクステンション３６を形成する。ゲート電極２０をマスクとして、ｐＭＯＳ領域にはｐ型不純物、例えば、ホウ素（Ｂ）を、ｎＭＯＳ領域にはｎ型不純物、例えば、ヒ素（Ａｓ）を低エネルギーでイオン注入する。続いて、アニールを行い、イオン注入した不純物を活性化させて、不純物濃度が低く拡散深さが浅いエクステンション３６ｐ、３６ｎを形成する。このようにして、図４（ｂ）に示したように、エクステンション３６を形成できる。
【００３５】
活性化アニール時のホウ素の拡散は、ヒ素の拡散より早いため、イオン注入時にｐＭＯＳのゲート電極２０ｐの側面に、ｎＭＯＳゲート電極２０ｎの側面より厚い、いわゆるオフセットスペーサを形成することができる。このオフセットスペーサを使用することによって、ｐＭＯＳとｎＭＯＳとにおいて、エクステンション３６とゲート電極２０とのオーバーラップ量がほぼ等しくなるように調整することができる。
【００３６】
（７）次に、ゲート電極２０の側面に側壁３８，４０を形成する。まず、第２のＳｉＯ２膜３８を全面に、例えば、ＣＶＤで形成する。続いて、ＳｉＮ膜４０を第２のＳｉＯ２膜３８の上に形成する。第２のＳｉＯ２膜３８をストッパとしてＳｉＮ膜４０をＲＩＥでエッチングして、ゲート電極２０の側面にだけＳｉＮ膜４０を残す。そして、シリコン基板１０をストッパとして、第２のＳｉＯ２膜３８を同様にＲＩＥによって除去して、シリコン基板１０を露出させる。このようにして、図５（ａ）に示した第２のＳｉＯ２膜３８とＳｉＮ膜４０とからなる２層の側壁をゲート電極２０の側面に形成できる。この側壁形成時に、同時にゲート電極２０の上面に形成されていたＳｉＮ膜４０及び第２のＳｉＯ２膜３８も除去されて、ゲート電極２０の上面が露出する。
【００３７】
ここでは、２層の側壁３８，４０として説明したが、側壁は、単層膜若しくは３層以上の多層膜とすることもできる。また、第２のＳｉＯ２膜３８を除去する工程は、この後のシリサイド４４を形成する工程（９）の前に行うことも可能である。
【００３８】
（８）次に、ソース／ドレイン４２を形成する。ゲート電極２０及びゲート側壁３８、４０をマスクとして、ｐＭＯＳ領域にはｐ型不純物、例えば、ホウ素（Ｂ）を、ｎＭＯＳ領域にはｎ型不純物、例えば、ヒ素（Ａｓ）を高濃度にイオン注入する。このイオン注入の条件は、工程（６）で形成したエクステンション３６よりも、高エネルギーかつ高濃度である。続いて、アニールを行い、イオン注入した不純物を活性化させて、ソース／ドレイン４２ｐ、４２ｎを形成する。このアニールは、イオン注入した不純物を十分に活性化させるが、拡散深さを不必要に深くしないために高温の極短時間のアニール（ＲＴＡ：rapid thermal annealing）若しくはスパイクアニールが好ましい。このようにして、図５（ａ）に示したように、エクステンション３６より不純物濃度が高く拡散深さが深いソース／ドレイン４２ｐ、４２ｎを形成できる。
【００３９】
（９）次に、ソース／ドレイン４２上及びゲート電極２０上にシリサイド４４を形成する。シリサイド４４の形成は、金属膜、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、をソース／ドレイン４２上及びゲート電極２０上に形成してアニールすることによって下層のシリコンと反応させる方法、あるいは、所定のシリサイドの組成を有する膜をスパッタ若しくはＣＶＤにより直接形成する方法等を使用できる。このようにして、図５（ｂ）に示した構造を形成できる。
【００４０】
その後、層間絶縁膜の形成、多層配線の形成等の半導体装置に必要な工程を行って、ＣＭＯＳ半導体装置を完成する。
【００４１】
次に、工程（３）で述べたｎＭＯＳのゲート電極２０ｎ中にドープするｎ型不純物濃度について説明する。Ｇｅの拡散を促進するために必要なｎ型不純物濃度は、実験的に求めることができる。本実施形態のように、ＳｉＧｅ膜上にＳｉ膜を形成した後、ｎ型不純物を２×１０２０ａｔｏｍｓ／ｃｍ３から７×１０２０ａｔｏｍｓ／ｃｍ３の間でそれぞれ異なる濃度をドープしてアニールを行い、Ｓｉ／ＳｉＧｅ膜中でＧｅが再分布をする状態を測定した。図６は、ドープしたｎ型不純物濃度とアニール後のＳｉ／ＳｉＧｅ膜中でのＧｅ濃度の最大値と最小値の差との関係を示す図である。図６の横軸はｎ型不純物濃度を示し、縦軸はＧｅ濃度差を示す。図６からｎ型不純物濃度が高くなるにつれＧｅの再分布が促進され、Ｇｅ濃度差が小さくなることが理解される。ｎＭＯＳのゲート電極２０ｎでは、上記したようにＧｅ濃度差を５％以下にすることが好ましい。したがって、図６から６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物をｎＭＯＳゲート電極２０ｎにドープすれば良いことが知られる。一方、ｐ型不純物を添加した場合には、図示しないが、このように顕著なＧｅの再分布は測定されず、ｐ型不純物濃度を６×１０２０ａｔｏｍｓ／ｃｍ３以上に高くしてもｐＭＯＳのゲート電極２０ｐ中のＧｅ濃度差は、大きいままであった。
【００４２】
ゲート電極２０ｐ、２０ｎ中への不純物の導入を、ゲート電極２０の加工前後で２回に分けてイオン注入すると、ゲート電極２０中の不純物量とソース／ドレイン４２中の不純物量を独立に設計できる。そのため、高濃度ソース／ドレイン４２の拡散にともなう短チャネル効果を抑制しつつ、ゲート電極２０中の不純物の活性化率を向上させることができる。
【００４３】
このように、ｎＭＯＳゲート電極２０ｎ中に６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物をドープしてアニールすることによって、ｎＭＯＳとｐＭＯＳとでＳｉ／ＳｉＧｅゲート電極２０中のＧｅ濃度分布を大きく変えることができる。すなわち、図１に示したように、ｎＭＯＳゲート電極２０ｎではほぼ一様なＧｅ濃度分布を有し、ｐＭＯＳゲート電極２０ｐ中では、ゲート絶縁膜１４との界面近くで高濃度のＧｅ濃度分布を有するＣＭＯＳ半導体装置を形成できる。
【００４４】
さらに、ＭＯＳＦＥＴの特性面から、Ｓｉ／ＳｉＧｅゲート電極２０中の全原子数に対するＧｅ濃度は、ゲート絶縁膜１４との界面近くにおいてｎＭＯＳでは、１０％以下であることが好ましい。ｐＭＯＳでは、Ｇｅ濃度が１５％以上、５０％以下であることが好ましく、さらに好ましくは２０％以上である。ゲート電極２０表面のＧｅ濃度は、ｎＭＯＳ、ｐＭＯＳのいずれも５％以下であることが好ましい。ゲート電極２０中のＧｅ濃度差は、ｎＭＯＳでは５％以下である、ｐＭＯＳでは１５％以上であることが好ましい。
【００４５】
なお、ゲート電極２０中への不純物の導入を、上記のようにゲート加工前とゲート加工後（ソース／ドレイン４２形成時）の２回に分けてイオン注入することによって、ＭＯＳＦＥＴの短チャネル特性を向上するとともに、ゲート電極２０中での不純物の活性化率を向上できる。
【００４６】
ｐＭＯＳゲート電極２０ｐ中のＧｅの再分布をより確実に抑制するために、上記のように、窒素、炭素、酸素の少なくともいずれか１を１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度でドープすることが好ましい。これは、これらの不純物が、Ｓｉ膜中でのＳｉ原子の自己拡散を抑制する効果を持つためである考えられる。Ｓｉ原子の自己拡散が抑制されると、Ｓｉ膜から外へ出るＳｉ原子が少なくなり、その結果、Ｇｅ原子がＳｉ膜中に拡散して入り難くなる。すなわち、Ｇｅの再分布が抑制されると考えられる。
【００４７】
本実施形態によって、ｐＭＯＳではゲート電極２０ｐ中のゲート絶縁膜１４との界面近くのＧｅ濃度を１５％以上、５０％以下の濃度にすることで、ドーパント不純物の活性化率を向上させることができ、電流駆動力を向上できる。一方、ｎＭＯＳでは電流駆動力を減少させないためにゲート電極２０ｎ中のＧｅ濃度を１０％以下に低くすることができる。その結果、ｐＭＯＳとｎＭＯＳの両方で性能の高いＣＭＯＳ半導体装置を提供することができる。
【００４８】
本実施形態の製造方法によれば、Ｓｉ／ＳｉＧｅ積層構造のゲート電極をｐＭＯＳ及びｎＭＯＳで作り分ける必要が無くなり、結果として工程数の増加を防ぐことが出来る。
【００４９】
以上説明したように、本実施形態によれば、微細化されたＣＭＯＳ半導体装置に適した、ｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布を有するＳｉ／ＳｉＧｅゲート電極構造を形成することができる。その結果、高性能なＣＭＯＳ半導体装置を製造することができる。
【００５０】
（第２の実施形態）
第２の実施形態は、Ｓｉ／ＳｉＧｅゲート電極中のＧｅ濃度分布を第１の実施形態と同様にｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御すると同時に、ｐＭＯＳとｎＭＯＳとでエクステンション３６とゲート電極２０とのオーバーラップ量をほぼ等しくなるように制御したＣＭＯＳ半導体装置である。このオーバーラップ量の制御は、図７に示したようにｐＭＯＳのゲート電極２０ｐの形状を逆テーパ形状に制御することによって実現される。
【００５１】
エクステンションにドープする不純物は、一般に、ｐＭＯＳでは、ホウ素（Ｂ）であり、ｎＭＯＳでは、ヒ素（Ａｓ）である。ホウ素の拡散係数は、ヒ素の拡散係数より大きいため、同じアニールをするとホウ素の横方向拡散距離がＡｓのそれより大きくなる。エクステンションのイオン注入は、一般にゲート電極をマスクとして行う。上記の横方向拡散距離の差を補正するため、ｐＭＯＳのゲート電極の形状を電極下部が上部よりも幅が狭くなる、いわゆる逆テーパ形状にする。一方、ｎＭＯＳのゲート電極は、通常の垂直形状にする。このように、ゲート電極２０の形状を変えることによって、ｐＭＯＳとｎＭＯＳとにおいてエクステンション３６とゲート電極２０とのオーバーラップ量を、ほぼ等しくなるように制御できる。
【００５２】
本実施形態の製造プロセスの一例を図８（ａ）から図９（ｂ）を用いて説明する。製造プロセスは、ゲート電極の形成の前後を除いては、第１の実施形態とほぼ同様である。そこで、同じプロセスである第１の実施形態の工程（４）までは、説明を省略する。
【００５３】
図８（ａ）は、第１の実施形態の工程（４）が終わった図であり、ｎＭＯＳ形成領域の少なくとも第２のＳｉ膜２６中には、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物、例えば、Ａｓ、をイオン注入し、そして必要に応じて第２のＳｉ膜２６をさらに十分に非晶質化するために周期律表の第４族元素、例えば、Ｓｉ、をイオン注入してある。ｐＭＯＳ形成領域には、ＧｅがＳｉＧｅ膜２４から第２のＳｉ膜２６への拡散することを抑制するために、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度の、Ｎ，Ｃ，Ｏの少なくともいずれか１をイオン注入してある。
【００５４】
（５）本実施形態では、ゲート電極２０を加工する前にアニールを行い、Ｇｅを再分布させる。具体的には、上記のイオン注入をしたシリコン基板１０を、９５０℃から１１００℃の温度の、非酸化性雰囲気中でアニールする。上記したように、この時に、前の工程でイオン注入した各種の不純物のそれぞれの効果によって、ｐＭＯＳ形成領域とｎＭＯＳ形成領域とにおいて、それぞれ異なった所望のＧｅ濃度分布を形成することができる。すなわち、ｐＭＯＳ形成領域では、Ｓｉ／ＳｉＧｅ積層膜中のゲート絶縁膜１４との界面近くでＧｅ濃度が高く、表面では、Ｇｅ濃度が低くなるＧｅ濃度分布になる。一方、ｎＭＯＳ形成領域では、全体がほぼ一様なＧｅ濃度分布になる。このアニールによって、上記積層膜のそれぞれの界面は消失する。
【００５５】
その後、上記の積層膜をゲート電極２０に加工する。積層膜２６／２４／２２上に形成したレジスト（図示せず）に、ゲート電極２０のパターンをリソグラフィにより形成し、このレジストをマスクとして、ＲＩＥにより積層膜２６／２４／２２を加工する。この加工時に、Ｇｅ濃度の高い部分でサイドエッチが大きくなるように、ＲＩＥ条件及びガスを選択する。このようにして、図８（ｂ）に示したように、ｐＭＯＳのゲート電極２０ｐとｎＭＯＳのゲート電極２０ｎとでゲート電極２０の形状を作り分ける。すなわち、ｐＭＯＳのゲート電極２０ｐでは、ゲート絶縁膜１４に近い部分でＧｅ濃度が高いため、ゲート電極２０ｐのチャネル方向の幅が表面近くの幅より狭くなる、いわゆる逆テーパ形状にする。
【００５６】
この逆テーパ形状は、ウェットエッチングによっても形成できる。例えば、ｐＭＯＳ、ｎＭＯＳともにゲート電極をＲＩＥで垂直に形成した後に、Ｇｅ濃度が高い部分でエッチングが早く進行するようにエッチング液の組成を調整して、エッチングを行う。これによって、Ｇｅ濃度が高いｐＭＯＳのゲート電極２０ｐのゲート絶縁膜１４との界面近くでだけエッチングが促進され、ゲート電極２０ｐがサイドエッチされて、逆テーパ形状に形成される。
【００５７】
そして、ゲート電極をわずかに酸化して、後酸化膜３４を形成する。このようにして、図８（ｂ）に示した構造を形成する。
【００５８】
（６）次に、エクステンション３６を形成する。ゲート電極２０ｐ、２０ｎをマスクとして、イオン注入を行う。図９（ａ）に示したように、ｐＭＯＳのゲート電極２０ｐが逆テーパ形状をしているため、オフセットスペーサを使用しなくても、ｐＭＯＳのゲート電極２０ｐ端とエクステンションイオン注入層３６ｐｉの端までの間に間隔ができる。一方、ｎＭＯＳでは、ゲート電極２０ｎ端とエクステンションイオン注入層３６ｎｉの端とが一致する。
【００５９】
その後、第１の実施形態と同様に、エクステンション３６の活性化アニール、側壁３８，４０の形成、ソース／ドレイン４２の形成、及びシリサイド４４の形成を行って、図９（ｂ）に示したＣＭＯＳを形成する。
【００６０】
その後、層間絶縁膜の形成、多層配線の形成等の半導体装置に必要な工程を行って、ＣＭＯＳ半導体装置を完成する。
【００６１】
このようにして、ｐＭＯＳのゲート電極２０ｐ中では、Ｇｅ濃度がゲート絶縁膜１４との界面近くで高く表面では低い分布であり、逆テーパの断面形状とすることができる。ｎＭＯＳのゲート電極２０ｎ中では、ほぼ一様のＧｅ濃度分布であり、ほぼ一様な断面形状を形成することができる。
【００６２】
さらに、本実施形態によれば、ｐＭＯＳではゲート電極２０ｐ上部の幅を、ゲート電極２０ｐ下部より広くし、ｎＭＯＳではゲート電極２０ｎ上部の幅をゲート電極２０ｎ下部と同等にする。このような構造にすることで、同じ膜厚のオフセットスペーサを使用しても、ｐＭＯＳにおけるオフセットスペーサ幅を擬似的に厚くすることが可能となる。その結果、同一の熱工程を用いてもＣＭＯＳの性能を損なうことはなく、高性能のＣＭＯＳ半導体装置を実現できる。
【００６３】
本発明によれば、ｎＭＯＳ領域とｐＭＯＳ領域とにおいて、第２のＳｉ膜２６／ＳｉＧｅ膜２４を同時成膜しても、後の熱工程でｎＭＯＳとｐＭＯＳのそれぞれゲート電極２０ｐ、２０ｎ中で異なるＧｅ濃度分布を形成できる。すなわち、それぞれのゲート電極２０に対して所望のＧｅ濃度分布を実現させることができる。そして、このＧｅ濃度分布を利用して、ｐＭＯＳのゲート電極２０ｐの形状を逆テーパ形状とすることができる。このようにしてｐＭＯＳとｎＭＯＳともに高性能なＣＭＯＳ半導体装置を提供することが可能となる。
【００６４】
以上説明したように、本発明によれば、微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳのゲート電極においてそれぞれ適切に制御されたＧｅ濃度分布及び電極形状を有するＳｉ／ＳｉＧｅゲート電極を形成することができる。その結果、高性能なＣＭＯＳ半導体装置を提供することができる。
【図面の簡単な説明】
【００６５】
【図１】図１は、本発明の第１の実施形態にしたがった半導体装置のＳｉ／ＳｉＧｅゲート電極中のゲルマニウム濃度分布を説明するための図である。図１（ａ）は、ｐＭＯＳゲート電極中のゲルマニウム濃度分布の一例であり、図１（ｂ）は、ｎＭＯＳゲート電極中のゲルマニウム濃度分布の一例である。
【図２】図２（ａ），（ｂ）は、本発明の第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図３】図３（ａ），（ｂ）は、図２（ｂ）に続く第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図４】図４（ａ），（ｂ）は、図３（ｂ）に続く第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図５】図５（ａ），（ｂ）は、図４（ｂ）に続く第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図６】図６は、ｎＭＯＳのＳｉ／ＳｉＧｅゲート電極中におけるドープした不純物濃度とゲルマニウム濃度差との関係を示す図である。
【図７】図７は、本発明の第２の実施形態による半導体装置の一例を説明するための図である。
【図８】図８（ａ），（ｂ）は、第２の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図９】図９（ａ），（ｂ）は、図８（ｂ）に続く第２の実施形態による半導体装置の製造方法の一例を説明するための図である。
【符号の説明】
【００６６】
１０…半導体基板，１２…素子分離，１４…ゲート絶縁膜，２０ｐ，２０ｎ…ゲート電極，２２…第１のＳｉ膜，２４…ＳｉＧｅ膜，２６…第２のＳｉ膜，３０，３２…レジスト膜，３４…後酸化膜，３６…エクステンション，３８…第２のＳｉＯ２膜，４０…ＳｉＮ膜，４２…ソース／ドレイン，４４…シリサイド。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ゲート電極に微細化に適したシリコン及びシリコン・ゲルマニウム積層膜構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン及びシリコン・ゲルマニウムの積層膜（以降、Ｓｉ／ＳｉＧｅと表わす）をＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以降、ＭＯＳと表わす）のゲート電極に使用する技術が、注目されている。適切に形成されたＳｉ／ＳｉＧｅゲート電極は、種々の利点を有する。例えば、ゲート電極の空乏層の形成を抑制すること、ｐ型ＭＯＳＦＥＴ（以降、ｐＭＯＳと表わす）の電流駆動力を向上できること、である。
【０００３】
しかし、ゲート電極上側表面のＧｅ濃度が上昇すると、ゲート電極上に形成するシリサイドの抵抗が大きくなるという問題がある。このため、シリサイド形成前のゲート電極の表面Ｇｅ濃度は、低いことが好ましい。この問題を解決するために、ＳｉＧｅ層上に多結晶Ｓｉ層を設ける技術が、特許文献１に開示されている。特許文献１には、さらにゲート電極を熱酸化して電極の断面形状をＴ型に制御する技術が、開示されている。しかし、相補型ＭＯＳＦＥＴ（以降、ＣＭＯＳと表わす）への応用に関しては、言及されていない。
【０００４】
ＳｉＧｅゲート電極をＣＭＯＳに適用するためには、さらに解決すべき課題がある。上記したｐＭＯＳの電流駆動力を向上させるためには、ゲート電極中の、特にゲート絶縁膜との界面近傍のゲルマニウム（Ｇｅ）濃度を高くすることが好ましい。しかし、ｎＭＯＳでは、ゲート絶縁膜との界面近傍のＧｅ濃度が高くなると、ｐＭＯＳとは逆に電流駆動力が低下するという問題がある。したがって、ｐＭＯＳとｎＭＯＳとにおいてゲート電極中のＧｅ濃度をそれぞれ適切に制御することが課題である。
【０００５】
Ｓｉ／ＳｉＧｅ電極を有するＣＭＯＳにおけるｐＭＯＳ及びｎＭＯＳのそれぞれのゲート電極中のＧｅ濃度を制御する技術が、非特許文献１に発表されている。非特許文献１では、ｐ型ゲート電極の多結晶の構造を制御することによってｎ型ゲート電極の多結晶構造と異なる構造に形成している。その結果、ｐ型ゲート電極のＳｉＧｅ膜中のＧｅ濃度を高く維持している。すなわち、Ｓｉ／ＳｉＧｅゲート電極を結晶化する際に、ｐＭＯＳでは、下部のＳｉＧｅ層の結晶粒径が小さく、上部のＳｉ層の結晶粒径が大きくなるようにする。一方、ｎＭＯＳでは、結晶粒径の制御を行わないため、下部ＳｉＧｅ層、上部Ｓｉ層ともに小さな結晶粒径になる。このようにして、Ｇｅの拡散経路になる結晶粒界の密度をｐＭＯＳのゲート電極中では少なく、ｎＭＯＳのゲート電極中では多くできる。その結果、ｐＭＯＳのゲート電極中においてのみ、ゲート電極とゲート絶縁膜との界面近傍のＧｅ濃度を高くすることができる。上記のような結晶粒径分布を形成するために、ｐＭＯＳのゲート電極を、従来の多結晶ＳｉＧｅ膜と多結晶Ｓｉ膜の連続形成ではなく、下部多結晶ＳｉＧｅ膜、中間層非晶質Ｓｉ膜、中間層非晶質ＳｉＧｅ膜、及び上部非晶質Ｓｉ膜の４層構造として形成する。その後、この４層膜を結晶化することによって結晶粒径を制御しているため、製造プロセスが複雑であるという問題がある。
【０００６】
ＣＭＯＳ半導体装置が微細化されるにともなって、短チャネル効果を緩和するためにゲート端のソース／ドレインにエクステンションを形成する際に問題が生じている。ゲート電極を加工後にエクステンションのイオン注入を行う従来法では、ゲート電極下のエクステンションの横方向拡散量がｐＭＯＳではｎＭＯＳより大きくなり、オーバーラップ量が不均一になる。これは、エクステンションにドープする不純物の拡散係数の違いに起因する。これを解決するため、例えば、ゲート電極加工後に、ｐＭＯＳではｎＭＯＳよりも厚いオフセットスペーサを形成すること、ｐＭＯＳの熱処理をｎＭＯＳより低温で行うこと、等が提案されている。しかし、いずれにしてもプロセスの複雑化若しくはデバイス性能の低下を避けられない。
【０００７】
したがって、微細化されたＣＭＯＳ半導体装置に適したゲート電極形成技術が要求されている。すなわち、ｐＭＯＳとｎＭＯＳとにおいて、Ｓｉ／ＳｉＧｅゲート電極中のＧｅ濃度をそれぞれ適切に制御する技術、及びエクステンションとゲート電極とのオーバーラップ量を適切に制御する技術である。
【特許文献１】公開特許公報第２００２−２６３１８号。
【非特許文献１】Hwa Sung Rhee, Jung Il Lee, Sang Su Kim, Geum Jong Bae, Nae-In Lee, Do Hyung Kim, Jung In Hong, Ho-Kyu Kang, Kwang Pyuk Suh, 2002 Symposium On VLSI Technology Digest of Technical Papers, 13.3, pp. 126-127, “A New Double-Layered Structure for Mass-Production-Worthy CMOSFETs with Poly-SiGe Gate”.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題は、本発明の種々の態様によって解決される。
【００１０】
本発明の１態様による半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。
【００１１】
本発明の他の態様による半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有し、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度の炭素、窒素、酸素の少なくともいずれか１を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。
【００１２】
本発明のさらに他の態様による半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１のシリコン膜を形成する工程と、前記第１のシリコン膜上にシリコンとゲルマニウムを含む半導体膜を形成する工程と、前記半導体膜上に第２のシリコン膜を形成する工程と、第２のゲート電極を形成する領域の少なくとも前記第２のシリコン膜に６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を導入する工程と、前記第１のシリコン膜、半導体膜及び第２のシリコン膜を加工して第１及び第２のゲート電極を形成する工程と、前記第１及び第２のゲート電極を形成した前記半導体基板を熱処理して前記第１及び第２のゲート電極中のゲルマニウム濃度分布をそれぞれ異なる分布にする工程とを具備する。
【発明の効果】
【００１３】
本発明によれば、微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するゲート電極構造を備えた半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
本発明は、ｐＭＯＳとｎＭＯＳにおいてそれぞれのＳｉ／ＳｉＧｅゲート電極中のＧｅ濃度分布及びゲート電極の形状を適切に制御することによって、ＣＭＯＳ半導体装置の微細化に対する上記の課題を解決して、微細化を容易にしたものである。
【００１５】
以下に、本発明のいくつかの実施形態を添付した図面を参照して詳細に説明する。図面では、一貫して対応するものは同じ参照符号で表わしている。
【００１６】
（第１の実施形態）
第１の実施形態は、ＳｉＧｅ層上に形成した非晶質Ｓｉ層を結晶化させる前に、ｐＭＯＳのゲート電極とｎＭＯＳのゲート電極に添加する不純物種及び濃度をそれぞれ変える。これによって、結晶化後のＳｉ／ＳｉＧｅゲート電極中のＧｅ濃度をｐＭＯＳとｎＭＯＳで異なる所望の濃度分布に制御したＣＭＯＳ半導体装置である。
【００１７】
本実施形態によるＳｉ／ＳｉＧｅゲート電極中のＧｅ濃度分布の一例を図１に示す。図１（ａ）は、ｐＭＯＳのゲート電極中のＧｅ濃度分布の一例であり、（ｂ）は、ｎＭＯＳのゲート電極中のＧｅ濃度分布の一例である。図の横軸は、ゲート電極厚さを示し、右端がゲート電極とゲート絶縁膜との界面であり、左端が表面である。縦軸は、ゲート電極中の全原子数に対するゲルマニウム濃度を示す。図から明らかなように、ｐＭＯＳでは、ゲート電極−ゲート絶縁膜界面近くのゲート電極中にＧｅ濃度のピークがあり、表面側ではＧｅ濃度が低い分布を有し、Ｇｅ濃度差が大きい。これに対して、ｎＭＯＳでは、全体としてほぼ一様なＧｅ濃度分布を有するが、ゲート絶縁膜との界面近くでＧｅ濃度がやや高く、表面側で徐々に低くなり、全体としてＧｅ濃度差が小さい。
【００１８】
Ｓｉ／ＳｉＧｅゲート電極中の全原子数に対するＧｅ濃度は、ＭＯＳＦＥＴの電流駆動能力の観点から、好ましくは、ゲート絶縁膜との界面近くでは、ｐＭＯＳでは１５％以上５０％以下、ｎＭＯＳでは１０％以下である。ｐＭＯＳにおけるＧｅ濃度の上限は、ゲート電極の加工容易性に基づいている。また、表面のＧｅ濃度は、ｐＭＯＳ及びｎＭＯＳのいずれでも５％以下であることが好ましい。これは、ゲート電極上に形成するシリサイド膜の形成容易性に基づいている。
【００１９】
上記のような、ｐＭＯＳとｎＭＯＳとにおいて異なったＧｅ濃度分布を有するＳｉ／ＳｉＧｅゲート電極を備えたＣＭＯＳ半導体装置の製造方法を図２（ａ）から図５（ｂ）を用いて説明する。本実施形態は、本発明を容易に理解する目的で記載されるものであり、本発明を限定するものではない。
【００２０】
（１）まず、図２（ａ）に示したように、半導体基板１０、例えば、シリコン基板に素子分離１２及びウェル（図示せず）を形成する。素子分離１２は、シリコン基板１０に、例えば、浅い素子分離溝１２ｔ形成して、この素子分離溝１２ｔを酸化膜で埋めて形成するＳＴＩ（shallow trench isolation）を使用できる。このＳＴＩの他に、ＬＯＣＯＳ（local oxidation of silicon）により素子分離１２を形成することもできる。その後、ｐＭＯＳ領域及びｎＭＯＳ領域にそれぞれイオン注入し、アニールを行って、ウェル（図示せず）を形成する。
【００２１】
（２）次に、図２（ｂ）に示したように、シリコン基板１０の全面にゲート絶縁膜１４を形成する。ゲート絶縁膜１４としては、熱酸化若しくはＣＶＤ（chemical vapor deposition）−シリコン酸化膜（ＳｉＯ２膜）、ＣＶＤ−シリコン窒化膜（ＳｉＮ膜）、ＳｉＮ膜を酸化したシリコン酸窒化膜（ＳｉＯＮ膜）、若しくはＳｉＯ２膜より高い誘電率を有するタンタル酸化膜（Ｔａ２Ｏ５膜）などの高誘電率絶縁膜を使用することができる。このゲート絶縁膜１４上に第１のシリコン膜（Ｓｉ膜）２２、シリコンゲルマニウム膜（ＳｉＧｅ膜）２４、及び第２のＳｉ膜２６を順次堆積する。第１のＳｉ膜２２は、シードＳｉ膜とも呼ばれる薄いＳｉ膜であり、この上に形成するＳｉＧｅ膜２４を一様に堆積させるために使用される。
【００２２】
ＳｉＧｅ膜２４は、ＳｉとＧｅとを含む膜であれは良く、その組成比は、任意とすることができる。ＳｉＧｅ膜２４の成膜時における結晶粒の構造は、柱状構造とすることが好ましい。これは、ＳｉＧｅ膜２４を柱状構造にすることによって、他の構造、例えば、非晶質、粒状構造の場合よりも、ゲート電極中の不純物の活性化率が高くなるためである。しかも、ＳｉＧｅ膜２４の上に形成する第２のＳｉ膜２６を非晶質にすることによって、後で述べるように、シリサイドのシート抵抗上昇も抑制することができる。さらに成膜時のＳｉＧｅ中の全原子数に対するＧｅ濃度（ピーク濃度）は、２０％以上５０％以下であることが望ましい。２０％以上のＧｅ濃度はｐＭＯＳの不純物の活性化率を上げるために必要であり、５０％以下にするのは後のゲート電極加工のウェットエッチング工程でＳｉＧｅ膜２４がエッチングされないために必要である。
【００２３】
また、ＳｉＧｅ膜２４上に形成される第２のＳｉ膜２６は、非晶質、粒状、柱状などが成膜可能であるが、非晶質にすることが好ましい。これは、ＳｉＧｅゲート電極を形成する際に、ゲート電極中のＧｅの拡散を抑制する効果が、非晶質Ｓｉ膜が最も高いためである。
【００２４】
さらに、第２のＳｉ膜２６とＳｉＧｅ膜２４との膜厚比（Ｓｉ膜厚／ＳｉＧｅ膜厚）を３以上に設定することが好ましい。第２のＳｉ膜２６を厚くすることによって、前述のようにｐＭＯＳとｎＭＯＳとにおいてゲート電極中のＧｅ濃度分布を大きく変えることが可能になる。
【００２５】
（３）次に、ｎＭＯＳ形成領域にＧｅの再分布を促進する不純物をドープする。すなわち、図３（ａ）に示したように、リソグラフィによりｎＭＯＳ形成領域を残して他の領域をレジスト３０で覆う。レジスト３０をマスクとしてｎＭＯＳ形成領域の少なくとも第２のＳｉ膜２６中にｎ型不純物、例えば、ヒ素（Ａｓ）、リン（Ｐ）をイオン注入する。イオン注入は、第２のＳｉ膜２６に限定されずにＳｉＧｅ膜２４にも不純物が注入されてもよい。注入する不純物濃度は、後で説明するように、６×１０２０ａｔｏｍｓ／ｃｍ３以上であることが好ましい。さらに、第２のＳｉ膜２６の結晶性をさらに完全に非晶質化するためにイオン注入を行う。注入するイオン種は、周期律表の第４族の元素、例えば、Ｓｉ、Ｇｅが好ましいが、他の元素、例えば、スズ（Ｓｎ）も使用することができる。イオン注入量は、イオン種により異なり、質量の大きな元素ほど少ない注入量で非晶質化できる。この非晶質化のためのイオン注入は、前述のｎ型不純物のイオン注入によって第２のＳｉ膜２６が十分に非晶質化されているのであれば、省略することが可能である。
【００２６】
（４）次に、ｐＭＯＳ形成領域に不純物をドープする。図３（ｂ）に示したように、ｎＭＯＳ領域の場合と同様にリソグラフィによりｐＭＯＳ形成領域を残して他の領域をレジスト３２で覆う。レジスト３２をマスクとしてｐＭＯＳ形成領域の少なくとも第２のＳｉ膜２６中にｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入する。Ｂのイオン注入は、ＳｉＧｅ膜２４に到達しないことが好ましい。さらに、第２のＳｉ膜２６中に、例えば、窒素（Ｎ）、炭素（Ｃ）、酸素（Ｏ）の少なくともいずれか１をイオン注入する。これらの不純物は、この後に行われるゲート電極の結晶化プロセスにおいて、Ｇｅが第２のＳｉ膜２６中へ拡散することを抑制する働きをする。このイオン注入量は、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下であることが好ましい。このｐ型不純物のイオン注入及びＧｅの拡散抑制不純物のイオン注入は、いずれか一方若しくは両者を省略することができる。
【００２７】
また、上記の（３）及び（４）のイオン注入工程は、その工程内及び工程間で順番を任意に変更することが可能である。
【００２８】
（５）次に、Ｓｉ／ＳｉＧｅ膜を加工してゲート電極２０を形成する。第２のＳｉ膜２６上に形成したレジスト（図示せず）に、ゲート電極２０のパターンをリソグラフィにより形成する。このレジストをマスクとして、異方性ドライエッチング（ＲＩＥ：reactive ion etching）により第２のＳｉ膜２６、ＳｉＧｅ膜２４及び第１のＳｉ膜２２を順に除去して、ゲート電極２０を形成する。このようにして形成したゲート電極２０の断面形状は、側面がほぼ垂直でありｐＭＯＳとｎＭＯＳとで違いがない。このゲート電極２０の加工は、上述したようにレジストマスクでなく、第２のＳｉ膜２６上に形成した、例えば、ＳｉＮ膜、ＳｉＯ２膜にレジストのゲート電極２０のパターンを転写する、いわゆるハードマスクを使用して行うこともできる。
【００２９】
その後、アニールを非酸化性雰囲気、例えば、窒素中で、温度、例えば、９５０℃から１１００℃で行う。このアニールによって、ゲート電極中に注入した不純物を電気的に活性化させると同時に第２のＳｉ膜２６を結晶化させ、ＳｉＧｅ膜２４中のＧｅをＳｉ／ＳｉＧｅゲート電極２０中で再分布させる。この時に、工程（３）及び（４）においてイオン注入した各種の不純物のそれぞれの効果によって、ｐＭＯＳのゲート電極２０ｐとｎＭＯＳのゲート電極２０ｎとにおいて、それぞれ異なった所望のＧｅ濃度分布を形成することができる。すなわち、ｐＭＯＳでは、Ｓｉ／ＳｉＧｅ膜中にＧｅの拡散を抑制する不純物をドープしているため、ゲート電極２０ｐ中のＧｅ濃度は、ゲート電極−ゲート絶縁膜界面近くでピークがあり、表面側ではＧｅ濃度が低い、大きなＧｅ濃度差を有する分布になる。これに対して、ｎＭＯＳでは、Ｓｉ／ＳｉＧｅ膜中にＧｅの拡散を促進する不純物をしているため、ゲート絶縁膜との界面近くでＧｅ濃度がやや高いが、全体としてほぼ一様なＧｅ濃度であり、Ｇｅ濃度差が小さい分布になる。
【００３０】
結晶化されたゲート電極２０の結晶粒径も、ｐＭＯＳとｎＭＯＳとで異なる。ｎＭＯＳのゲート電極２０ｎは、ｐＭＯＳのゲート電極２０ｐよりも大きな結晶粒径になる。これは、アニールする前のｎＭＯＳのゲート電極２０ｎ中に高濃度のｎ形不純物をドープしてあることと、第２のＳｉ膜２６が十分に非晶質化されていることのために、アニールによって結晶粒が大きく成長するためである。この結晶粒径分布は、非特許文献１に示されたｐＭＯＳゲート電極中の結晶粒径がｎＭＯＳゲート電極中のそれよりも大きくなることと反対の分布である。
【００３１】
このアニール温度は、ゲート電極２０中にイオン注入した不純物の活性化率を大きくするために９５０℃以上の温度であることが好ましく、ゲート加工後の形状が変形しないために１１００℃以下の温度であることが好ましい。
【００３２】
また、このアニールは、省略することが可能であり、この場合は、後で行うソース／ドレインの活性化アニール等で兼ねることができる。
【００３３】
その後、ゲート電極をわずかに酸化して、後酸化膜３４を形成する。この後酸化膜３４は、ゲート絶縁膜１４の信頼性を高めるために形成される。このようにして、図４（ａ）に示した構造を形成できる。
【００３４】
（６）次に、浅くかつ低濃度のソース／ドレイン、すなわち、エクステンション３６を形成する。ゲート電極２０をマスクとして、ｐＭＯＳ領域にはｐ型不純物、例えば、ホウ素（Ｂ）を、ｎＭＯＳ領域にはｎ型不純物、例えば、ヒ素（Ａｓ）を低エネルギーでイオン注入する。続いて、アニールを行い、イオン注入した不純物を活性化させて、不純物濃度が低く拡散深さが浅いエクステンション３６ｐ、３６ｎを形成する。このようにして、図４（ｂ）に示したように、エクステンション３６を形成できる。
【００３５】
活性化アニール時のホウ素の拡散は、ヒ素の拡散より早いため、イオン注入時にｐＭＯＳのゲート電極２０ｐの側面に、ｎＭＯＳゲート電極２０ｎの側面より厚い、いわゆるオフセットスペーサを形成することができる。このオフセットスペーサを使用することによって、ｐＭＯＳとｎＭＯＳとにおいて、エクステンション３６とゲート電極２０とのオーバーラップ量がほぼ等しくなるように調整することができる。
【００３６】
（７）次に、ゲート電極２０の側面に側壁３８，４０を形成する。まず、第２のＳｉＯ２膜３８を全面に、例えば、ＣＶＤで形成する。続いて、ＳｉＮ膜４０を第２のＳｉＯ２膜３８の上に形成する。第２のＳｉＯ２膜３８をストッパとしてＳｉＮ膜４０をＲＩＥでエッチングして、ゲート電極２０の側面にだけＳｉＮ膜４０を残す。そして、シリコン基板１０をストッパとして、第２のＳｉＯ２膜３８を同様にＲＩＥによって除去して、シリコン基板１０を露出させる。このようにして、図５（ａ）に示した第２のＳｉＯ２膜３８とＳｉＮ膜４０とからなる２層の側壁をゲート電極２０の側面に形成できる。この側壁形成時に、同時にゲート電極２０の上面に形成されていたＳｉＮ膜４０及び第２のＳｉＯ２膜３８も除去されて、ゲート電極２０の上面が露出する。
【００３７】
ここでは、２層の側壁３８，４０として説明したが、側壁は、単層膜若しくは３層以上の多層膜とすることもできる。また、第２のＳｉＯ２膜３８を除去する工程は、この後のシリサイド４４を形成する工程（９）の前に行うことも可能である。
【００３８】
（８）次に、ソース／ドレイン４２を形成する。ゲート電極２０及びゲート側壁３８、４０をマスクとして、ｐＭＯＳ領域にはｐ型不純物、例えば、ホウ素（Ｂ）を、ｎＭＯＳ領域にはｎ型不純物、例えば、ヒ素（Ａｓ）を高濃度にイオン注入する。このイオン注入の条件は、工程（６）で形成したエクステンション３６よりも、高エネルギーかつ高濃度である。続いて、アニールを行い、イオン注入した不純物を活性化させて、ソース／ドレイン４２ｐ、４２ｎを形成する。このアニールは、イオン注入した不純物を十分に活性化させるが、拡散深さを不必要に深くしないために高温の極短時間のアニール（ＲＴＡ：rapid thermal annealing）若しくはスパイクアニールが好ましい。このようにして、図５（ａ）に示したように、エクステンション３６より不純物濃度が高く拡散深さが深いソース／ドレイン４２ｐ、４２ｎを形成できる。
【００３９】
（９）次に、ソース／ドレイン４２上及びゲート電極２０上にシリサイド４４を形成する。シリサイド４４の形成は、金属膜、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、をソース／ドレイン４２上及びゲート電極２０上に形成してアニールすることによって下層のシリコンと反応させる方法、あるいは、所定のシリサイドの組成を有する膜をスパッタ若しくはＣＶＤにより直接形成する方法等を使用できる。このようにして、図５（ｂ）に示した構造を形成できる。
【００４０】
その後、層間絶縁膜の形成、多層配線の形成等の半導体装置に必要な工程を行って、ＣＭＯＳ半導体装置を完成する。
【００４１】
次に、工程（３）で述べたｎＭＯＳのゲート電極２０ｎ中にドープするｎ型不純物濃度について説明する。Ｇｅの拡散を促進するために必要なｎ型不純物濃度は、実験的に求めることができる。本実施形態のように、ＳｉＧｅ膜上にＳｉ膜を形成した後、ｎ型不純物を２×１０２０ａｔｏｍｓ／ｃｍ３から７×１０２０ａｔｏｍｓ／ｃｍ３の間でそれぞれ異なる濃度をドープしてアニールを行い、Ｓｉ／ＳｉＧｅ膜中でＧｅが再分布をする状態を測定した。図６は、ドープしたｎ型不純物濃度とアニール後のＳｉ／ＳｉＧｅ膜中でのＧｅ濃度の最大値と最小値の差との関係を示す図である。図６の横軸はｎ型不純物濃度を示し、縦軸はＧｅ濃度差を示す。図６からｎ型不純物濃度が高くなるにつれＧｅの再分布が促進され、Ｇｅ濃度差が小さくなることが理解される。ｎＭＯＳのゲート電極２０ｎでは、上記したようにＧｅ濃度差を５％以下にすることが好ましい。したがって、図６から６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物をｎＭＯＳゲート電極２０ｎにドープすれば良いことが知られる。一方、ｐ型不純物を添加した場合には、図示しないが、このように顕著なＧｅの再分布は測定されず、ｐ型不純物濃度を６×１０２０ａｔｏｍｓ／ｃｍ３以上に高くしてもｐＭＯＳのゲート電極２０ｐ中のＧｅ濃度差は、大きいままであった。
【００４２】
ゲート電極２０ｐ、２０ｎ中への不純物の導入を、ゲート電極２０の加工前後で２回に分けてイオン注入すると、ゲート電極２０中の不純物量とソース／ドレイン４２中の不純物量を独立に設計できる。そのため、高濃度ソース／ドレイン４２の拡散にともなう短チャネル効果を抑制しつつ、ゲート電極２０中の不純物の活性化率を向上させることができる。
【００４３】
このように、ｎＭＯＳゲート電極２０ｎ中に６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物をドープしてアニールすることによって、ｎＭＯＳとｐＭＯＳとでＳｉ／ＳｉＧｅゲート電極２０中のＧｅ濃度分布を大きく変えることができる。すなわち、図１に示したように、ｎＭＯＳゲート電極２０ｎではほぼ一様なＧｅ濃度分布を有し、ｐＭＯＳゲート電極２０ｐ中では、ゲート絶縁膜１４との界面近くで高濃度のＧｅ濃度分布を有するＣＭＯＳ半導体装置を形成できる。
【００４４】
さらに、ＭＯＳＦＥＴの特性面から、Ｓｉ／ＳｉＧｅゲート電極２０中の全原子数に対するＧｅ濃度は、ゲート絶縁膜１４との界面近くにおいてｎＭＯＳでは、１０％以下であることが好ましい。ｐＭＯＳでは、Ｇｅ濃度が１５％以上、５０％以下であることが好ましく、さらに好ましくは２０％以上である。ゲート電極２０表面のＧｅ濃度は、ｎＭＯＳ、ｐＭＯＳのいずれも５％以下であることが好ましい。ゲート電極２０中のＧｅ濃度差は、ｎＭＯＳでは５％以下である、ｐＭＯＳでは１５％以上であることが好ましい。
【００４５】
なお、ゲート電極２０中への不純物の導入を、上記のようにゲート加工前とゲート加工後（ソース／ドレイン４２形成時）の２回に分けてイオン注入することによって、ＭＯＳＦＥＴの短チャネル特性を向上するとともに、ゲート電極２０中での不純物の活性化率を向上できる。
【００４６】
ｐＭＯＳゲート電極２０ｐ中のＧｅの再分布をより確実に抑制するために、上記のように、窒素、炭素、酸素の少なくともいずれか１を１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度でドープすることが好ましい。これは、これらの不純物が、Ｓｉ膜中でのＳｉ原子の自己拡散を抑制する効果を持つためである考えられる。Ｓｉ原子の自己拡散が抑制されると、Ｓｉ膜から外へ出るＳｉ原子が少なくなり、その結果、Ｇｅ原子がＳｉ膜中に拡散して入り難くなる。すなわち、Ｇｅの再分布が抑制されると考えられる。
【００４７】
本実施形態によって、ｐＭＯＳではゲート電極２０ｐ中のゲート絶縁膜１４との界面近くのＧｅ濃度を１５％以上、５０％以下の濃度にすることで、ドーパント不純物の活性化率を向上させることができ、電流駆動力を向上できる。一方、ｎＭＯＳでは電流駆動力を減少させないためにゲート電極２０ｎ中のＧｅ濃度を１０％以下に低くすることができる。その結果、ｐＭＯＳとｎＭＯＳの両方で性能の高いＣＭＯＳ半導体装置を提供することができる。
【００４８】
本実施形態の製造方法によれば、Ｓｉ／ＳｉＧｅ積層構造のゲート電極をｐＭＯＳ及びｎＭＯＳで作り分ける必要が無くなり、結果として工程数の増加を防ぐことが出来る。
【００４９】
以上説明したように、本実施形態によれば、微細化されたＣＭＯＳ半導体装置に適した、ｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布を有するＳｉ／ＳｉＧｅゲート電極構造を形成することができる。その結果、高性能なＣＭＯＳ半導体装置を製造することができる。
【００５０】
（第２の実施形態）
第２の実施形態は、Ｓｉ／ＳｉＧｅゲート電極中のＧｅ濃度分布を第１の実施形態と同様にｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御すると同時に、ｐＭＯＳとｎＭＯＳとでエクステンション３６とゲート電極２０とのオーバーラップ量をほぼ等しくなるように制御したＣＭＯＳ半導体装置である。このオーバーラップ量の制御は、図７に示したようにｐＭＯＳのゲート電極２０ｐの形状を逆テーパ形状に制御することによって実現される。
【００５１】
エクステンションにドープする不純物は、一般に、ｐＭＯＳでは、ホウ素（Ｂ）であり、ｎＭＯＳでは、ヒ素（Ａｓ）である。ホウ素の拡散係数は、ヒ素の拡散係数より大きいため、同じアニールをするとホウ素の横方向拡散距離がＡｓのそれより大きくなる。エクステンションのイオン注入は、一般にゲート電極をマスクとして行う。上記の横方向拡散距離の差を補正するため、ｐＭＯＳのゲート電極の形状を電極下部が上部よりも幅が狭くなる、いわゆる逆テーパ形状にする。一方、ｎＭＯＳのゲート電極は、通常の垂直形状にする。このように、ゲート電極２０の形状を変えることによって、ｐＭＯＳとｎＭＯＳとにおいてエクステンション３６とゲート電極２０とのオーバーラップ量を、ほぼ等しくなるように制御できる。
【００５２】
本実施形態の製造プロセスの一例を図８（ａ）から図９（ｂ）を用いて説明する。製造プロセスは、ゲート電極の形成の前後を除いては、第１の実施形態とほぼ同様である。そこで、同じプロセスである第１の実施形態の工程（４）までは、説明を省略する。
【００５３】
図８（ａ）は、第１の実施形態の工程（４）が終わった図であり、ｎＭＯＳ形成領域の少なくとも第２のＳｉ膜２６中には、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物、例えば、Ａｓ、をイオン注入し、そして必要に応じて第２のＳｉ膜２６をさらに十分に非晶質化するために周期律表の第４族元素、例えば、Ｓｉ、をイオン注入してある。ｐＭＯＳ形成領域には、ＧｅがＳｉＧｅ膜２４から第２のＳｉ膜２６への拡散することを抑制するために、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度の、Ｎ，Ｃ，Ｏの少なくともいずれか１をイオン注入してある。
【００５４】
（５）本実施形態では、ゲート電極２０を加工する前にアニールを行い、Ｇｅを再分布させる。具体的には、上記のイオン注入をしたシリコン基板１０を、９５０℃から１１００℃の温度の、非酸化性雰囲気中でアニールする。上記したように、この時に、前の工程でイオン注入した各種の不純物のそれぞれの効果によって、ｐＭＯＳ形成領域とｎＭＯＳ形成領域とにおいて、それぞれ異なった所望のＧｅ濃度分布を形成することができる。すなわち、ｐＭＯＳ形成領域では、Ｓｉ／ＳｉＧｅ積層膜中のゲート絶縁膜１４との界面近くでＧｅ濃度が高く、表面では、Ｇｅ濃度が低くなるＧｅ濃度分布になる。一方、ｎＭＯＳ形成領域では、全体がほぼ一様なＧｅ濃度分布になる。このアニールによって、上記積層膜のそれぞれの界面は消失する。
【００５５】
その後、上記の積層膜をゲート電極２０に加工する。積層膜２６／２４／２２上に形成したレジスト（図示せず）に、ゲート電極２０のパターンをリソグラフィにより形成し、このレジストをマスクとして、ＲＩＥにより積層膜２６／２４／２２を加工する。この加工時に、Ｇｅ濃度の高い部分でサイドエッチが大きくなるように、ＲＩＥ条件及びガスを選択する。このようにして、図８（ｂ）に示したように、ｐＭＯＳのゲート電極２０ｐとｎＭＯＳのゲート電極２０ｎとでゲート電極２０の形状を作り分ける。すなわち、ｐＭＯＳのゲート電極２０ｐでは、ゲート絶縁膜１４に近い部分でＧｅ濃度が高いため、ゲート電極２０ｐのチャネル方向の幅が表面近くの幅より狭くなる、いわゆる逆テーパ形状にする。
【００５６】
この逆テーパ形状は、ウェットエッチングによっても形成できる。例えば、ｐＭＯＳ、ｎＭＯＳともにゲート電極をＲＩＥで垂直に形成した後に、Ｇｅ濃度が高い部分でエッチングが早く進行するようにエッチング液の組成を調整して、エッチングを行う。これによって、Ｇｅ濃度が高いｐＭＯＳのゲート電極２０ｐのゲート絶縁膜１４との界面近くでだけエッチングが促進され、ゲート電極２０ｐがサイドエッチされて、逆テーパ形状に形成される。
【００５７】
そして、ゲート電極をわずかに酸化して、後酸化膜３４を形成する。このようにして、図８（ｂ）に示した構造を形成する。
【００５８】
（６）次に、エクステンション３６を形成する。ゲート電極２０ｐ、２０ｎをマスクとして、イオン注入を行う。図９（ａ）に示したように、ｐＭＯＳのゲート電極２０ｐが逆テーパ形状をしているため、オフセットスペーサを使用しなくても、ｐＭＯＳのゲート電極２０ｐ端とエクステンションイオン注入層３６ｐｉの端までの間に間隔ができる。一方、ｎＭＯＳでは、ゲート電極２０ｎ端とエクステンションイオン注入層３６ｎｉの端とが一致する。
【００５９】
その後、第１の実施形態と同様に、エクステンション３６の活性化アニール、側壁３８，４０の形成、ソース／ドレイン４２の形成、及びシリサイド４４の形成を行って、図９（ｂ）に示したＣＭＯＳを形成する。
【００６０】
その後、層間絶縁膜の形成、多層配線の形成等の半導体装置に必要な工程を行って、ＣＭＯＳ半導体装置を完成する。
【００６１】
このようにして、ｐＭＯＳのゲート電極２０ｐ中では、Ｇｅ濃度がゲート絶縁膜１４との界面近くで高く表面では低い分布であり、逆テーパの断面形状とすることができる。ｎＭＯＳのゲート電極２０ｎ中では、ほぼ一様のＧｅ濃度分布であり、ほぼ一様な断面形状を形成することができる。
【００６２】
さらに、本実施形態によれば、ｐＭＯＳではゲート電極２０ｐ上部の幅を、ゲート電極２０ｐ下部より広くし、ｎＭＯＳではゲート電極２０ｎ上部の幅をゲート電極２０ｎ下部と同等にする。このような構造にすることで、同じ膜厚のオフセットスペーサを使用しても、ｐＭＯＳにおけるオフセットスペーサ幅を擬似的に厚くすることが可能となる。その結果、同一の熱工程を用いてもＣＭＯＳの性能を損なうことはなく、高性能のＣＭＯＳ半導体装置を実現できる。
【００６３】
本発明によれば、ｎＭＯＳ領域とｐＭＯＳ領域とにおいて、第２のＳｉ膜２６／ＳｉＧｅ膜２４を同時成膜しても、後の熱工程でｎＭＯＳとｐＭＯＳのそれぞれゲート電極２０ｐ、２０ｎ中で異なるＧｅ濃度分布を形成できる。すなわち、それぞれのゲート電極２０に対して所望のＧｅ濃度分布を実現させることができる。そして、このＧｅ濃度分布を利用して、ｐＭＯＳのゲート電極２０ｐの形状を逆テーパ形状とすることができる。このようにしてｐＭＯＳとｎＭＯＳともに高性能なＣＭＯＳ半導体装置を提供することが可能となる。
【００６４】
以上説明したように、本発明によれば、微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳのゲート電極においてそれぞれ適切に制御されたＧｅ濃度分布及び電極形状を有するＳｉ／ＳｉＧｅゲート電極を形成することができる。その結果、高性能なＣＭＯＳ半導体装置を提供することができる。
【図面の簡単な説明】
【００６５】
【図１】図１は、本発明の第１の実施形態にしたがった半導体装置のＳｉ／ＳｉＧｅゲート電極中のゲルマニウム濃度分布を説明するための図である。図１（ａ）は、ｐＭＯＳゲート電極中のゲルマニウム濃度分布の一例であり、図１（ｂ）は、ｎＭＯＳゲート電極中のゲルマニウム濃度分布の一例である。
【図２】図２（ａ），（ｂ）は、本発明の第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図３】図３（ａ），（ｂ）は、図２（ｂ）に続く第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図４】図４（ａ），（ｂ）は、図３（ｂ）に続く第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図５】図５（ａ），（ｂ）は、図４（ｂ）に続く第１の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図６】図６は、ｎＭＯＳのＳｉ／ＳｉＧｅゲート電極中におけるドープした不純物濃度とゲルマニウム濃度差との関係を示す図である。
【図７】図７は、本発明の第２の実施形態による半導体装置の一例を説明するための図である。
【図８】図８（ａ），（ｂ）は、第２の実施形態による半導体装置の製造方法の一例を説明するための図である。
【図９】図９（ａ），（ｂ）は、図８（ｂ）に続く第２の実施形態による半導体装置の製造方法の一例を説明するための図である。
【符号の説明】
【００６６】
１０…半導体基板，１２…素子分離，１４…ゲート絶縁膜，２０ｐ，２０ｎ…ゲート電極，２２…第１のＳｉ膜，２４…ＳｉＧｅ膜，２６…第２のＳｉ膜，３０，３２…レジスト膜，３４…後酸化膜，３６…エクステンション，３８…第２のＳｉＯ２膜，４０…ＳｉＮ膜，４２…ソース／ドレイン，４４…シリサイド。
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有するシリコン・ゲルマニウムからなる第１のゲート電極と、
前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有するシリコン・ゲルマニウムからなる第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有し、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度の炭素、窒素、酸素の少なくともいずれか１を有するシリコン・ゲルマニウムからなる第１のゲート電極と、
前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有するシリコン・ゲルマニウムからなる第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項３】
前記シリコン・ゲルマニウムからなる第１のゲート電極は、前記絶縁膜との界面近くで全原子数に対するゲルマニウム濃度が１５％以上５０％以下であり、前記表面のゲルマニウム濃度が５％以下であり、この第１のゲート電極中におけるゲルマニウム濃度差が１０％以上であって、
前記シリコン・ゲルマニウムからなる第２のゲート電極は、前記絶縁膜との界面近くで全原子数に対するゲルマニウム濃度が１０％以下であり、表面のゲルマニウム濃度が５％以下であり、この第２のゲート電極中におけるゲルマニウム濃度差が５％以下であることを特徴とする請求項１若しくは２に記載の半導体装置。
【請求項４】
前記第１のゲート電極の前記絶縁膜との界面におけるチャネル方向の幅は、前記第１のゲート電極の前記表面における同方向の幅よりも小さく、その寸法差は、前記第２のゲート電極における寸法差よりも大きいことを特徴とする請求項１ないし３のいずれか１に記載の半導体装置。
【請求項５】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１のシリコン膜を形成する工程と、
前記第１のシリコン膜上にシリコンとゲルマニウムを含む半導体膜を形成する工程と、
前記半導体膜上に第２のシリコン膜を形成する工程と、
第２のゲート電極を形成する領域の少なくとも前記第２のシリコン膜中に６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を導入する工程と、
前記第１のシリコン膜、半導体膜及び第２のシリコン膜を加工して第１及び第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極を形成した前記半導体基板を熱処理して前記第１及び第２のゲート電極中のゲルマニウム濃度分布をそれぞれ異なる分布にする工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有するシリコン・ゲルマニウムからなる第１のゲート電極と、
前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有するシリコン・ゲルマニウムからなる第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有し、１×１０１５ａｔｏｍｓ／ｃｍ２以上１×１０１６ａｔｏｍｓ／ｃｍ２以下の濃度の炭素、窒素、酸素の少なくともいずれか１を有するシリコン・ゲルマニウムからなる第１のゲート電極と、
前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を有するシリコン・ゲルマニウムからなる第２のゲート電極と
を具備することを特徴とする半導体装置。
【請求項３】
前記シリコン・ゲルマニウムからなる第１のゲート電極は、前記絶縁膜との界面近くで全原子数に対するゲルマニウム濃度が１５％以上５０％以下であり、前記表面のゲルマニウム濃度が５％以下であり、この第１のゲート電極中におけるゲルマニウム濃度差が１０％以上であって、
前記シリコン・ゲルマニウムからなる第２のゲート電極は、前記絶縁膜との界面近くで全原子数に対するゲルマニウム濃度が１０％以下であり、表面のゲルマニウム濃度が５％以下であり、この第２のゲート電極中におけるゲルマニウム濃度差が５％以下であることを特徴とする請求項１若しくは２に記載の半導体装置。
【請求項４】
前記第１のゲート電極の前記絶縁膜との界面におけるチャネル方向の幅は、前記第１のゲート電極の前記表面における同方向の幅よりも小さく、その寸法差は、前記第２のゲート電極における寸法差よりも大きいことを特徴とする請求項１ないし３のいずれか１に記載の半導体装置。
【請求項５】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１のシリコン膜を形成する工程と、
前記第１のシリコン膜上にシリコンとゲルマニウムを含む半導体膜を形成する工程と、
前記半導体膜上に第２のシリコン膜を形成する工程と、
第２のゲート電極を形成する領域の少なくとも前記第２のシリコン膜中に６×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度のｎ型不純物を導入する工程と、
前記第１のシリコン膜、半導体膜及び第２のシリコン膜を加工して第１及び第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極を形成した前記半導体基板を熱処理して前記第１及び第２のゲート電極中のゲルマニウム濃度分布をそれぞれ異なる分布にする工程と
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−１００５９９（Ｐ２００６−１００５９９Ａ）
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願番号】特願２００４−２８５４６１（Ｐ２００４−２８５４６１）
【出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願日】平成１６年９月２９日（２００４．９．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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