金属ゲート電極半導体デバイス
高誘電率ゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体集積回路が半導体基板上に形成される。ゲート誘電体上に金属障壁層が形成される。金属障壁層上に仕事関数設定金属層が形成され、仕事関数設定金属層上にキャップ金属層が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、具体的には、金属ゲート電極を有する半導体デバイスに関する。
【背景技術】
【０００２】
二酸化シリコンから成る非常に薄いゲート誘電体を有する相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、許容できないほどのゲートリーク電流に悩まされることがある。ゲート誘電体を二酸化シリコンの代わりに特定の高い誘電率（ｋ）の誘電体から形成することにより、ゲートリークを低減することができる。このような誘電体はポリシリコンと相性が良くないため、高誘電率（以下、high-k）ゲート誘電体を含むデバイスでは、ポリシリコンに基づくゲート電極を金属ゲート電極で置き換えることが望まれる。
【０００３】
適当な仕事関数を有する金属のＮＭＯＳ及びＰＭＯＳゲート電極を形成するためには、それらを相異なる材料、すなわち、ＮＭＯＳゲート電極に許容可能な仕事関数を確保する材料、及びＰＭＯＳゲート電極に許容可能な仕事関数を確保する他の材料、から形成する必要がある。金属のＮＭＯＳゲート電極及びＰＭＯＳゲート電極を相異なる材料から形成するために、置換ゲートプロセスが用いられてもよい。このプロセスにおいては、一対のスペーサで両側を囲まれた第１のポリシリコン層が、スペーサ間にトレンチを作り出すように第２のポリシリコン層に対して選択的に除去される。この選択的除去は、例えば超音波処理（sonication）を伴うテトラエチル水酸化アンモニウム（TMAH）又はNH4OH等の、選択性エッチング液の使用を含んでもよい。このトレンチは第１の金属で充填される。その後、第２のポリシリコン層が除去され、第１の金属とは異なる第２の金属で置換される。
【０００４】
high-k誘電体層を有する金属ゲートトランジスタを形成するための減法（subtractive）プロセスにおいては、誘電体層は相異なる金属層とポリシリコンのマスク層とで覆われる。その後、これらの層はＮＭＯＳ及びＰＭＯＳのゲート電極の形状を規定するようにエッチングされる。
【０００５】
high-k誘電体構造上に現行の金属ゲートを用いると、仕事関数金属が従来の半導体プロセス、特にウェットエッチングプロセス、との反応性を示すことがある。さらに、仕事関数金属がゲート誘電体に十分に接着されないことがある。また、現行の金属ゲート構造は目標とする閾値電圧を満たさなかったり、不十分な移動度を有したりすることがあり、また、ゲート誘電体の厚さは過大となることがある。
【０００６】
故に、金属ゲートトランジスタのために、より優れた構造が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題を解決することが可能な金属ゲート電極を有する半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に従った方法は、ダミーゲート電極を除去する工程、半導体基板上に高誘電率ゲート誘電体を形成する工程、前記ゲート誘電体上に金属障壁層を形成する工程、前記金属障壁層上に仕事関数設定金属層を形成する工程、及び前記仕事関数設定金属層上にキャップ金属層を形成する工程を有する。
【０００９】
本発明の他の一態様に従った集積回路は、基板、前記基板上の高誘電率ゲート誘電体、前記ゲート誘電体上の金属障壁層、前記金属障壁層上の仕事関数設定金属層、及び前記仕事関数設定金属層上の、28より大きい相対導電率を有するキャップ金属層を有する。
【００１０】
本発明の他の一態様に従った方法は、半導体基板上にゲート電極を形成する工程、前記ゲート電極を除去する工程、除去された前記ゲート電極の代わりに高誘電率ゲート誘電体を形成する工程、前記ゲート誘電体上に金属障壁層を形成する工程、前記金属障壁層上に仕事関数設定金属層を形成する工程、及び前記仕事関数設定金属層上に、28より大きい相対導電率を有するキャップ金属層を形成する工程を有する。
【発明を実施するための最良の形態】
【００１１】
図面に示された造形部は縮尺通りに描かれたものではない。
【００１２】
図１を参照するに、基板100上に形成されたスタックは、一実施形態において、high-kゲート誘電体180、金属障壁層160、仕事関数設定金属層190、及びキャップ金属層115を含んでいる。本明細書において、high-kは10より大きい誘電率を有することを意味するものとする。
【００１３】
基板100はバルクシリコン又はシリコン・オン・インシュレータの基礎構造を有してもよい。他の例では、基板100は、例えばゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ガリウム砒素、又はアンチモン化ガリウム等の、シリコンに組み合わせられるかに拘わらず、他の材料を有してもよい。ここでは、基板100を形成し得る材料の数例が述べられているが、その上に半導体デバイスが構築され得る基礎として機能し得る如何なる材料も本発明の意図及び範囲内にある。
【００１４】
ｎ型の金属層190を形成するために使用され得る材料には、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、及びそれらの合金が含まれ、このような合金は、例えば、これらの元素を含む金属炭化物、すなわち、炭化ハフニウム、炭化ジルコニウム、炭化チタニウム、炭化タンタル、及び炭化アルミニウムである。ｎ型の金属層190は周知の物理気相堆積法（ＰＶＤ）又は化学気相堆積法（ＣＶＤ）プロセスを用いて形成され得る。
【００１５】
ｎ型金属層190は、一実施形態において、約3.9eVと約4.2eVとの間の或る仕事関数を有する金属ＮＭＯＳゲート電極として機能してもよい。この層190は一実施形態において、パターニングを容易にするように約100Åの厚さとしてもよい。
【００１６】
ｐ型の金属層190を形成するために使用され得る材料には、ルテニウム、パラジウム、白金、並びに、チタニウム、タングステン、タンタル、ルテニウム、及びチタニウムアルミニウム窒化物を含む金属窒化物が含まれる。ｐ型金属層190は周知のＰＶＤ又はＣＶＤプロセス、例えば、従来からのスパッタ又は原子層ＣＶＤプロセス、を用いて形成され得る。
【００１７】
ｐ型金属層190は一実施形態において、約4.9eVと約5.2eVとの間の或る仕事関数を有する金属ＰＭＯＳゲート電極として機能してもよい。この層190は一実施形態において約100Åの厚さとしてもよい。
【００１８】
high-kゲート誘電体180を形成するために使用され得る幾つかの材料には、酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩が含まれる。特に好ましいのは、酸化ハフニウム、酸化ジルコニウム、及び酸化アルミニウムである。ここでは、high-kゲート誘電体層180を形成するために使用され得る材料の数例が述べられているが、この層は他の材料から形成されてもよい。
【００１９】
high-kゲート誘電体層180は、例えば、従来からの化学気相堆積法（ＣＶＤ）、低圧ＣＶＤ、又は物理気相堆積法（ＰＶＤ）プロセス等の従来からの堆積法を用いて基板100上に形成され得る。好ましくは、従来からの原子層ＣＶＤプロセスが用いられる。このプロセスにおいては、金属酸化物前駆体（例えば、金属塩化物）及び蒸気が、選択された流速でＣＶＤ炉に導入され、そしてＣＶＤ炉は、基板100とhigh-kゲート誘電体層180との間に原子的に滑らかな界面が生成されるように、選択された温度及び圧力にて稼働される。ＣＶＤ炉は、所望の厚さを有する層を形成する十分長い時間にわたって稼働される。一部の用途においては、high-kゲート誘電体層180は約60Å未満の厚さであってもよく、一実施形態においては約5Åと約40Åとの間の厚さである。
【００２０】
本発明の一実施形態によれば、層160は金属障壁である。これは、数例を挙げると窒化チタニウム、窒化タンタル、窒化ジルコニウム、又は窒化ハフニウム等である窒素含有金属であってもよい。この層は、一部の実施形態において、仕事関数設定金属層190のhigh-kゲート誘電体層180との接着性を改善する。この層160はまた、仕事関数設定金属層190からhigh-kゲート誘電体層180への拡散に対する障壁を提供する。有利には、この金属障壁層160は上にある層190内の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするように十分に薄くされてもよい。一実施形態において、金属障壁層160は30Å未満である。
【００２１】
層190はｎ型又はｐ型のデバイスの何れかに対して最適化された仕事関数金属とし得る。層190は、仕事関数を設定するのに十分な厚さでありながらパターニングを容易にするのに十分な薄さでもある約100Åの厚さとしてもよい。
【００２２】
最後に、層115はキャップ層であり、本発明の一実施形態においては200Åと1000Åとの間の厚さとし得る。層115の材料は、パターニングが可能であることと半導体プロセスで一般的に使用されるウェットエッチング液に対する耐性とのために、既知のドライエッチング液が使用され得るように選択されてもよい。具体的には、層115は例えばアルミニウム、タングステン又は銅などの高導電率金属で形成されてもよい。
【００２３】
故に、本発明の一部の実施形態において、図１に示されたゲート構造は置換金属ゲートプロセスに使用されることができる。置換金属ゲートプロセスにおいては、キャップ金属層115は優れた研磨性を示す金属を使用してもよい。置換金属ゲートプロセスにおいて、キャップ金属層115は、本発明の一実施形態においてディッシングが抑制されながら、層間誘電体から選択的に除去されることが可能である。置換金属ゲートプロセスに好ましい層115の例には、タングステン、窒化チタニウム、窒化タンタル及び銅が含まれる。
【００２４】
図２乃至１０は、本発明に係る方法の一実施形態を実施するときに形成され得る構造を例示している。最初に、基板100上で、high-kゲート誘電体層105、107、犠牲金属層（図示せず）、及び犠牲層104、106が形成、パターニングされ、図２の構造が生成される。
【００２５】
high-kゲート誘電体層105、107を形成するのに使用され得る一部の材料には、酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタニウム、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩が含まれる。特に好ましいのは、酸化ハフニウム、酸化ジルコニウム、酸化チタニウム、及び酸化アルミニウムである。ここでは、high-kゲート誘電体層を形成するために使用され得る材料の数例が述べられているが、この層はゲートリークを低減するように機能する他の材料から形成されてもよい。この層は10より大きい誘電率を有し、本発明の一実施形態においては15から25までの誘電率を有する。
【００２６】
high-kゲート誘電体層は、例えば、従来からの化学気相堆積法（ＣＶＤ）、低圧ＣＶＤ、又は物理気相堆積法（ＰＶＤ）プロセス等の従来からの堆積法を用いて基板100上に形成され得る。好ましくは、従来からの原子層ＣＶＤ（ＡＬＤ）プロセスが用いられる。このプロセスにおいては、金属酸化物前駆体（例えば、金属塩化物）及び蒸気が、選択された流速でＣＶＤ炉に導入され、そしてＣＶＤ炉は、基板100とhigh-kゲート誘電体層105、107との間に原子的に滑らかな界面が生成されるように、選択された温度及び圧力にて稼働される。ＣＶＤ炉は、所望の厚さを有する層を形成するのに十分な長さの時間にわたって稼働されるべきである。大抵の用途においては、high-kゲート誘電体層105、107は約60Å未満の厚さであってもよく、例えば一実施形態においては約5Åと約40Åとの間の厚さである。
【００２７】
この誘電体層上に犠牲金属層（図示せず）が形成されてもよい。犠牲金属層は、上に存在する材料と反応することなく（450℃を超える）高温に耐えられ得る如何なる材料であってもよい。一例として、犠牲金属層は窒化チタニウムで形成されてもよい。一実施形態において、この層はスパッタによって形成されてもよい。他の一実施形態においては、この層は原子層堆積法によって形成されてもよい。
【００２８】
high-kゲート誘電体層が基板100上に形成された後、犠牲層104、106がそれぞれhigh-kゲート誘電体層105、107上に形成される。この実施形態においては、その後、犠牲層104、106上にハードマスク層130、131が形成される。犠牲層104、106はポリシリコンを有してもよく、また従来からの堆積法を用いて犠牲金属層上に堆積されてもよい。犠牲層104、106は、例えば約100Åと約2000Åとの間の厚さとしてもよく、一実施形態において約500Åと約1600Åとの間の厚さである。
【００２９】
ハードマスク層130、131は約100Åと約1000Åとの間の厚さのであり、一実施形態において約200Åと約350Åとの間の厚さである、窒化シリコンを有してもよい。ハードマスク層130、131は犠牲層上に形成され得る。
【００３０】
ハードマスク層、犠牲金属層及び犠牲層の保護されていない部分を除去するために、従来からのウェット又はドライエッチングプロセスが用いられ得る。この実施形態においては、これらの層がエッチングされた後、high-kゲート誘電体層の露出部が除去される。
【００３１】
high-kゲート誘電体層の露出部はドライ又はウェットエッチング技術を用いて除去されてもよいが、この層をこのようなプロセスを用いて隣接構造に悪影響を及ぼさずにエッチングすることは困難である。ドライエッチングプロセスを用いてhigh-kゲート誘電体層を下地の基板まで選択的にエッチングすることは困難であり、またウェットエッチング技術はhigh-kゲート誘電体層を等方的にエッチングし、上に存在する犠牲層104、106を好ましくなくアンダーエッチングしてしまう。
【００３２】
high-kゲート誘電体層の露出部がエッチングされる際の該誘電体層の横方向の除去を抑制するため、high-kゲート誘電体層の露出部は、該誘電体層の被覆部に対して当該露出部を選択的に除去することを容易にするように修飾されてもよい。露出部は、犠牲層がエッチングされた後にhigh-kゲート誘電体層のこの部分に不純物を付加することによって修飾されてもよい。high-kゲート誘電体層の露出部に不純物を付加するために、プラズマ援用化学気相堆積（ＰＥＣＶＤ）プロセスが使用され得る。このＰＥＣＶＤプロセスにおいては、プラズマを発生させるのに先立って、ハロゲン若しくはハロゲン化物のガス（又はこれらのガスの組み合わせ）が炉に導入される。露出部が他の材料に対して選択的に除去されることを確実にするように露出部を修飾するのに十分な時間にわたって、炉は適当な条件（例えば、温度、圧力、無線周波数、及びパワー）下で稼働されるべきである。一実施形態においては、低パワーＰＥＣＶＤプロセス、例えば約200W未満で行われるＰＥＣＶＤプロセス、が使用される。
【００３３】
一実施形態において、臭化水素（HBr）ガス及び塩素（Cl2）ガスが、これらのガスから発生されるプラズマが確実に露出部を所望通りに修飾するのに適した流速で炉に導入される。約50Wと約100Wとの間のウェハバイアス（例えば、約100W）が、露出部の所望の変質を完了するのに十分な時間にわたって印加されてもよい。この変化を生じさせるには、継続して約1分未満、場合により5秒程度プラズマに晒すことで十分である。
【００３４】
露出部は修飾された後に除去され得る。付加された不純物の存在により、露出部が被覆部に対して選択的にエッチングされることが可能である。一実施形態において、露出部は比較的強い酸、例えばハロゲン化物に基づく酸（臭化水素酸、若しくは塩酸など）又はリン酸など、に晒されることで除去される。ハロゲン化物に基づく酸が用いられるとき、この酸は体積含有率で好ましくは約0.5％と約10％との間、より好ましくは約5％、のHBr又はHClを含む。このような酸を用いるエッチングプロセスは室温又はその付近で行われ、約5分と約30分との間の時間にわたって続けられるが、望まれるのであれば、より長く晒されてもよい。リン酸が用いられるとき、この酸は体積含有率で約75％と約95％との間のH3PO4を含む。この酸を用いるエッチングプロセスは、例えば約140℃と約180℃との間で行われ、一実施形態においては約160℃で行われる。この酸が用いられるとき、約30秒と約5分との間の時間、20Åの厚さの膜に関しては約1分、この工程は続けられる。
【００３５】
図２は、相補型金属酸化物半導体（ＣＭＯＳ）を作成するときに形成される中間構造を表している。この構造は基板100の第１部分201及び第２部分202を含んでいる。分離領域103が第１部分201を第２部分202から分離している。分離領域103は二酸化シリコン、又はトランジスタの活性領域を分離し得る他の材料を含んでもよい。第１の犠牲層104は第１のhigh-kゲート誘電体層105上に形成されており、第２の犠牲層106は第２のhigh-kゲート誘電体層107上に形成されている。ハードマスク層130、131は犠牲層104、106の上に形成されている。
【００３６】
図２の構造の形成後、犠牲層104、106の両側面にスペーサが形成される。これらのスペーサが窒化シリコンを有するとき、これらは以下のように形成され得る。最初に、例えば約1000Å未満の厚さである、実質的に均一な厚さの窒化シリコン層が構造全体を覆うように堆積され、図３に示される構造が作り出される。この構造を生成するために従来からの堆積法が使用され得る。
【００３７】
一実施形態においては、基板100と層104、106とに先ずバッファ酸化層を形成することなく、窒化シリコン層134が基板100と犠牲層104、106の両側とに直接的に堆積される。しかしながら他の実施形態においては、層134の形成に先立って上記のバッファ酸化層が形成されてもよい。同様に、図３には示されていないが、層134のエッチングに先立って層134上に第２の酸化物が形成されてもよい。この酸化物は、使用される場合、後続の窒化シリコンのエッチング工程によってＬ字型スペーサが生成されることを可能にし得るものである。
【００３８】
窒化シリコン層134は、図４の構造を作り出すように窒化シリコンを異方性エッチングする従来プロセスを用いてエッチングされてもよい。このエッチング工程の結果、犠牲層104は一対の側壁スペーサ108、109によって両側を囲まれ、犠牲層106は一対の側壁スペーサ110、111によって両側を囲まれる。
【００３９】
典型的に行われるように、犠牲層104、106にスペーサ108、109、110、111を形成することに先立って、層104、106近傍に低濃度注入領域135a乃至138a（これらは最終的に、デバイスのソース及びドレイン領域の先端領域として機能することになる）を作り出すように複数のマスキング及びイオン注入工程を行うことが望ましい。また、典型的に行われるように、ソース及びドレイン領域135乃至138は、スペーサ108、109、110、111の形成後に基板100の部分201及び202にイオン注入することによって形成され、それに続いて適当なアニール工程が適用され得る。
【００４０】
基板100の部分201内にｎ型ソース及びドレイン領域を形成するために使用されるイオン注入及びアニールのシーケンスは、同時に犠牲層104をｎ型にドープしてもよい。同様に、基板100の部分202内にｐ型ソース及びドレイン領域を形成するために使用されるイオン注入及びアニールのシーケンスは、犠牲層106をｐ型にドープしてもよい。犠牲層106をボロンでドープするとき、この層はこの元素を、ｎ型のゲルマニウムを含有する層104を除去するための後続ウェットエッチングプロセスがｐ型犠牲層106の有意量を除去しないことを確実にするのに十分な濃度だけ含んでいるべきである。
【００４１】
アニールは、ソース及びドレイン領域並びに先端領域と、犠牲層104、106とに先に導入されたドーパントを活性化する。好適な一実施形態においては、約1000℃を超える温度、最適には1080℃、で行われる瞬時熱アニール（ＲＴＡ）が適用される。ドーパントの活性化に加え、このアニールは向上された性能を示すゲート誘電体層を作り出すために、high-kゲート誘電体層105、107の分子構造を変化させてもよい。
【００４２】
スペーサ108、109、110、111の形成後、デバイス上に誘電体層112が堆積され、図５の構造が生成される。誘電体層112は二酸化シリコン、又は低誘電率（low-k）材料を有してもよい。誘電体層112は燐、ボロン又は他の元素でドープされてもよく、また高密度プラズマ堆積法を用いて形成されてもよい。プロセスのこの段階までで、シリサイド化された領域139、140、141、142によって上を覆われたソース及びドレイン領域135、136、137、138が既に形成されている。これらのソース及びドレイン領域は、基板にイオン注入した後、それを活性化することによって形成されてもよい。他の例では、当業者に明らかであるように、ソース及びドレイン領域を形成するためにエピタキシャル成長法が用いられてもよい。一般に使用される窒化物スペーサ、ソース／ドレイン、及びシリサイド形成の技術によって図５の構造が作り出される。本発明に係る方法を不明りょうにしないために図示されていないが、この方法は、従来のプロセス工程を用いて形成され得る他の造形部を有してもよい。
【００４３】
ハードマスク130、131から誘電体層112が除去され、さらに、パターニングされた犠牲層104、106からハードマスク130、131が除去され、図６の構造が生成される。誘電体層112の部分及びハードマスク130、131を除去するために、従来からの化学機械研磨（ＣＭＰ）処理が適用され得る。ハードマスク130、131は、パターニングされた犠牲層104、106を露出させるように除去される。ハードマスク130、131はプロセスのこの段階まででその目的を果たしたことになるので、誘電体層112が研磨されたときに層104、106の表面から研磨される。
【００４４】
図６の構造の形成後、犠牲層104又は106はトレンチ113を形成するように除去され、図７に示される構造が生成される。残存ポリシリコン上に形成された化学酸化物を除去するために、1％のHF溶液が15秒から30秒にわたって使用され得る。
【００４５】
第２実施形態（図示せず）においては、層106の有意な大きさの部分を除去することなく層104を除去するために、層106より層104に関して選択的であるウェットエッチングプロセスが適用される。犠牲層104がｎ型にドープされ、犠牲層106が（例えばボロンで）ｐ型にドープされているとき、このウェットエッチングプロセスは、層104の実質的に全てを除去するのに十分な時間と十分な温度で、犠牲層104を水酸化物源を含有する水溶液に晒すことを有してもよい。この水酸化物源は、脱イオン水中での体積含有率で約２％と約３０％との間の水酸化アンモニウム、又は例えばテラメチル水酸化アンモニウム（TMAH）であるテラアルキル水酸化アンモニウムを含んでいてもよい。脱イオン水中での体積含有率で約２％と約３０％との間の水酸化アンモニウムを有する、約１５℃と約９０℃との間の或る温度（例えば、約４０℃未満）に維持された水溶液に晒されることにより、残存していた如何なる犠牲層104も選択的に除去され得る。このように晒している工程は好ましくは少なくとも１分続けられるが、この工程中は、約1W/cm2と約10W/cm2との間で消散しながら約10kHzと約2000kHzとの間の或る周波数の音響エネルギーを印加することが望ましい。
【００４６】
第２実施形態においては、約1350Åの厚さを有する犠牲層104は、約1000kHzの音響エネルギーを印加し、約5W/cm2消散しながら、約25℃で約30分間、脱イオン水中での体積含有率で約15％の水酸化アンモニウムを有する溶液に晒すことにより、選択的に除去されてもよい。このエッチングプロセスは、有意量のｐ型犠牲層を除去することなく、実質的に全てのｎ型犠牲層を除去すべきである。
【００４７】
第３実施形態として、犠牲層104は、音響エネルギーを印加しながら、脱イオン水中での体積含有率で約20％と約30％との間のTMAHを有する、約60℃と約90℃との間の或る温度に維持された溶液に少なくとも約1分間晒すことにより選択的に除去されてもよい。約1350Åの厚さを有する犠牲層104を、約1000kHzの音響エネルギーを印加し、約5W/cm2消散しながら、脱イオン水中での体積含有率で約25％のTMAHを含む溶液に、約80℃で約2分間晒すことによって除去することは、層106の有意量を除去することなく層104の実質的に全てを除去し得る。第１のhigh-kゲート誘電体層105は、犠牲層104を除去するために適用されるエッチング液が第１のhigh-kゲート誘電体層105真下のチャネル領域に到達することを防ぐために、十分に厚くされるべきである。
【００４８】
一部の実施形態において、誘電体層105及び／又は107は置換金属ゲートの形成前に除去されてもよい。この場合、図８に示されるように、置換ゲートの形成前に金属酸化物ゲート誘電体180が形成されてもよい。
【００４９】
次に、図８において、障壁及び接着層としての役割を果たすように層160が堆積され得る。この層はhigh-kゲート誘電体層105、107とその上の金属層190との間の反応を防止し得る。この層はまたhigh-k誘電体の窒素源を提供する。次に、層190が仕事関数層としての役割を果たすように堆積され得る。この層はトランジスタの閾値電圧を設定するものである。
【００５０】
図９を参照するに、層190の形成後、115aで指し示されるような下から上への超共形（superconformal）充填（スーパーフィル）を適用することによって、コンタクト／隙間充填が実行されることが可能である。この充填は、数例を挙げると、電気めっき、ＡＬＤ、ＣＶＤ、又はアルミニウムのリフローを用いて為されてもよい。隙間の充填剤は、例えばアルミニウム、タングステン、又は銅などの高導電率金属（すなわち、20℃で、銅の導電率を100とした相対導電率で、28より大きい相対導電率を有する金属）を含んでいてもよい。電気めっき溶液は、金属イオンと、例えばTMAH若しくはNH4OH、又はH2SO4若しくはメチルスルホン酸（MSA）等の酸などの電解質導電率をもたらすベースと、例えば二硫化物などの促進剤とを含むことが可能である。この促進剤は、下から上への充填をもたらすめっき中に、底面積が急速に減少することにより底面にある小さい造形部に堆積される。隙間の充填を助長するために超音波処理が利用されてもよい。完了後のスーパーフィルがキャップ層115とともに図１０に示されている。化学機械的平坦化（ＣＭＰ）の後、図１の構造が得られる。
【００５１】
限られた数の実施形態に関して本発明を説明してきたが、これらから数多の変更及び改変が当業者に認識されるであろう。添付の特許請求の範囲は、本発明の真の意図及び範囲に含まれる全ての上記変更及び改変に及ぶものである。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図２】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図３】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図４】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図５】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図６】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図７】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図８】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図９】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図１０】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【技術分野】
【０００１】
本発明は半導体デバイスに関し、具体的には、金属ゲート電極を有する半導体デバイスに関する。
【背景技術】
【０００２】
二酸化シリコンから成る非常に薄いゲート誘電体を有する相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、許容できないほどのゲートリーク電流に悩まされることがある。ゲート誘電体を二酸化シリコンの代わりに特定の高い誘電率（ｋ）の誘電体から形成することにより、ゲートリークを低減することができる。このような誘電体はポリシリコンと相性が良くないため、高誘電率（以下、high-k）ゲート誘電体を含むデバイスでは、ポリシリコンに基づくゲート電極を金属ゲート電極で置き換えることが望まれる。
【０００３】
適当な仕事関数を有する金属のＮＭＯＳ及びＰＭＯＳゲート電極を形成するためには、それらを相異なる材料、すなわち、ＮＭＯＳゲート電極に許容可能な仕事関数を確保する材料、及びＰＭＯＳゲート電極に許容可能な仕事関数を確保する他の材料、から形成する必要がある。金属のＮＭＯＳゲート電極及びＰＭＯＳゲート電極を相異なる材料から形成するために、置換ゲートプロセスが用いられてもよい。このプロセスにおいては、一対のスペーサで両側を囲まれた第１のポリシリコン層が、スペーサ間にトレンチを作り出すように第２のポリシリコン層に対して選択的に除去される。この選択的除去は、例えば超音波処理（sonication）を伴うテトラエチル水酸化アンモニウム（TMAH）又はNH4OH等の、選択性エッチング液の使用を含んでもよい。このトレンチは第１の金属で充填される。その後、第２のポリシリコン層が除去され、第１の金属とは異なる第２の金属で置換される。
【０００４】
high-k誘電体層を有する金属ゲートトランジスタを形成するための減法（subtractive）プロセスにおいては、誘電体層は相異なる金属層とポリシリコンのマスク層とで覆われる。その後、これらの層はＮＭＯＳ及びＰＭＯＳのゲート電極の形状を規定するようにエッチングされる。
【０００５】
high-k誘電体構造上に現行の金属ゲートを用いると、仕事関数金属が従来の半導体プロセス、特にウェットエッチングプロセス、との反応性を示すことがある。さらに、仕事関数金属がゲート誘電体に十分に接着されないことがある。また、現行の金属ゲート構造は目標とする閾値電圧を満たさなかったり、不十分な移動度を有したりすることがあり、また、ゲート誘電体の厚さは過大となることがある。
【０００６】
故に、金属ゲートトランジスタのために、より優れた構造が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題を解決することが可能な金属ゲート電極を有する半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に従った方法は、ダミーゲート電極を除去する工程、半導体基板上に高誘電率ゲート誘電体を形成する工程、前記ゲート誘電体上に金属障壁層を形成する工程、前記金属障壁層上に仕事関数設定金属層を形成する工程、及び前記仕事関数設定金属層上にキャップ金属層を形成する工程を有する。
【０００９】
本発明の他の一態様に従った集積回路は、基板、前記基板上の高誘電率ゲート誘電体、前記ゲート誘電体上の金属障壁層、前記金属障壁層上の仕事関数設定金属層、及び前記仕事関数設定金属層上の、28より大きい相対導電率を有するキャップ金属層を有する。
【００１０】
本発明の他の一態様に従った方法は、半導体基板上にゲート電極を形成する工程、前記ゲート電極を除去する工程、除去された前記ゲート電極の代わりに高誘電率ゲート誘電体を形成する工程、前記ゲート誘電体上に金属障壁層を形成する工程、前記金属障壁層上に仕事関数設定金属層を形成する工程、及び前記仕事関数設定金属層上に、28より大きい相対導電率を有するキャップ金属層を形成する工程を有する。
【発明を実施するための最良の形態】
【００１１】
図面に示された造形部は縮尺通りに描かれたものではない。
【００１２】
図１を参照するに、基板100上に形成されたスタックは、一実施形態において、high-kゲート誘電体180、金属障壁層160、仕事関数設定金属層190、及びキャップ金属層115を含んでいる。本明細書において、high-kは10より大きい誘電率を有することを意味するものとする。
【００１３】
基板100はバルクシリコン又はシリコン・オン・インシュレータの基礎構造を有してもよい。他の例では、基板100は、例えばゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ガリウム砒素、又はアンチモン化ガリウム等の、シリコンに組み合わせられるかに拘わらず、他の材料を有してもよい。ここでは、基板100を形成し得る材料の数例が述べられているが、その上に半導体デバイスが構築され得る基礎として機能し得る如何なる材料も本発明の意図及び範囲内にある。
【００１４】
ｎ型の金属層190を形成するために使用され得る材料には、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、及びそれらの合金が含まれ、このような合金は、例えば、これらの元素を含む金属炭化物、すなわち、炭化ハフニウム、炭化ジルコニウム、炭化チタニウム、炭化タンタル、及び炭化アルミニウムである。ｎ型の金属層190は周知の物理気相堆積法（ＰＶＤ）又は化学気相堆積法（ＣＶＤ）プロセスを用いて形成され得る。
【００１５】
ｎ型金属層190は、一実施形態において、約3.9eVと約4.2eVとの間の或る仕事関数を有する金属ＮＭＯＳゲート電極として機能してもよい。この層190は一実施形態において、パターニングを容易にするように約100Åの厚さとしてもよい。
【００１６】
ｐ型の金属層190を形成するために使用され得る材料には、ルテニウム、パラジウム、白金、並びに、チタニウム、タングステン、タンタル、ルテニウム、及びチタニウムアルミニウム窒化物を含む金属窒化物が含まれる。ｐ型金属層190は周知のＰＶＤ又はＣＶＤプロセス、例えば、従来からのスパッタ又は原子層ＣＶＤプロセス、を用いて形成され得る。
【００１７】
ｐ型金属層190は一実施形態において、約4.9eVと約5.2eVとの間の或る仕事関数を有する金属ＰＭＯＳゲート電極として機能してもよい。この層190は一実施形態において約100Åの厚さとしてもよい。
【００１８】
high-kゲート誘電体180を形成するために使用され得る幾つかの材料には、酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩が含まれる。特に好ましいのは、酸化ハフニウム、酸化ジルコニウム、及び酸化アルミニウムである。ここでは、high-kゲート誘電体層180を形成するために使用され得る材料の数例が述べられているが、この層は他の材料から形成されてもよい。
【００１９】
high-kゲート誘電体層180は、例えば、従来からの化学気相堆積法（ＣＶＤ）、低圧ＣＶＤ、又は物理気相堆積法（ＰＶＤ）プロセス等の従来からの堆積法を用いて基板100上に形成され得る。好ましくは、従来からの原子層ＣＶＤプロセスが用いられる。このプロセスにおいては、金属酸化物前駆体（例えば、金属塩化物）及び蒸気が、選択された流速でＣＶＤ炉に導入され、そしてＣＶＤ炉は、基板100とhigh-kゲート誘電体層180との間に原子的に滑らかな界面が生成されるように、選択された温度及び圧力にて稼働される。ＣＶＤ炉は、所望の厚さを有する層を形成する十分長い時間にわたって稼働される。一部の用途においては、high-kゲート誘電体層180は約60Å未満の厚さであってもよく、一実施形態においては約5Åと約40Åとの間の厚さである。
【００２０】
本発明の一実施形態によれば、層160は金属障壁である。これは、数例を挙げると窒化チタニウム、窒化タンタル、窒化ジルコニウム、又は窒化ハフニウム等である窒素含有金属であってもよい。この層は、一部の実施形態において、仕事関数設定金属層190のhigh-kゲート誘電体層180との接着性を改善する。この層160はまた、仕事関数設定金属層190からhigh-kゲート誘電体層180への拡散に対する障壁を提供する。有利には、この金属障壁層160は上にある層190内の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするように十分に薄くされてもよい。一実施形態において、金属障壁層160は30Å未満である。
【００２１】
層190はｎ型又はｐ型のデバイスの何れかに対して最適化された仕事関数金属とし得る。層190は、仕事関数を設定するのに十分な厚さでありながらパターニングを容易にするのに十分な薄さでもある約100Åの厚さとしてもよい。
【００２２】
最後に、層115はキャップ層であり、本発明の一実施形態においては200Åと1000Åとの間の厚さとし得る。層115の材料は、パターニングが可能であることと半導体プロセスで一般的に使用されるウェットエッチング液に対する耐性とのために、既知のドライエッチング液が使用され得るように選択されてもよい。具体的には、層115は例えばアルミニウム、タングステン又は銅などの高導電率金属で形成されてもよい。
【００２３】
故に、本発明の一部の実施形態において、図１に示されたゲート構造は置換金属ゲートプロセスに使用されることができる。置換金属ゲートプロセスにおいては、キャップ金属層115は優れた研磨性を示す金属を使用してもよい。置換金属ゲートプロセスにおいて、キャップ金属層115は、本発明の一実施形態においてディッシングが抑制されながら、層間誘電体から選択的に除去されることが可能である。置換金属ゲートプロセスに好ましい層115の例には、タングステン、窒化チタニウム、窒化タンタル及び銅が含まれる。
【００２４】
図２乃至１０は、本発明に係る方法の一実施形態を実施するときに形成され得る構造を例示している。最初に、基板100上で、high-kゲート誘電体層105、107、犠牲金属層（図示せず）、及び犠牲層104、106が形成、パターニングされ、図２の構造が生成される。
【００２５】
high-kゲート誘電体層105、107を形成するのに使用され得る一部の材料には、酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタニウム、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩が含まれる。特に好ましいのは、酸化ハフニウム、酸化ジルコニウム、酸化チタニウム、及び酸化アルミニウムである。ここでは、high-kゲート誘電体層を形成するために使用され得る材料の数例が述べられているが、この層はゲートリークを低減するように機能する他の材料から形成されてもよい。この層は10より大きい誘電率を有し、本発明の一実施形態においては15から25までの誘電率を有する。
【００２６】
high-kゲート誘電体層は、例えば、従来からの化学気相堆積法（ＣＶＤ）、低圧ＣＶＤ、又は物理気相堆積法（ＰＶＤ）プロセス等の従来からの堆積法を用いて基板100上に形成され得る。好ましくは、従来からの原子層ＣＶＤ（ＡＬＤ）プロセスが用いられる。このプロセスにおいては、金属酸化物前駆体（例えば、金属塩化物）及び蒸気が、選択された流速でＣＶＤ炉に導入され、そしてＣＶＤ炉は、基板100とhigh-kゲート誘電体層105、107との間に原子的に滑らかな界面が生成されるように、選択された温度及び圧力にて稼働される。ＣＶＤ炉は、所望の厚さを有する層を形成するのに十分な長さの時間にわたって稼働されるべきである。大抵の用途においては、high-kゲート誘電体層105、107は約60Å未満の厚さであってもよく、例えば一実施形態においては約5Åと約40Åとの間の厚さである。
【００２７】
この誘電体層上に犠牲金属層（図示せず）が形成されてもよい。犠牲金属層は、上に存在する材料と反応することなく（450℃を超える）高温に耐えられ得る如何なる材料であってもよい。一例として、犠牲金属層は窒化チタニウムで形成されてもよい。一実施形態において、この層はスパッタによって形成されてもよい。他の一実施形態においては、この層は原子層堆積法によって形成されてもよい。
【００２８】
high-kゲート誘電体層が基板100上に形成された後、犠牲層104、106がそれぞれhigh-kゲート誘電体層105、107上に形成される。この実施形態においては、その後、犠牲層104、106上にハードマスク層130、131が形成される。犠牲層104、106はポリシリコンを有してもよく、また従来からの堆積法を用いて犠牲金属層上に堆積されてもよい。犠牲層104、106は、例えば約100Åと約2000Åとの間の厚さとしてもよく、一実施形態において約500Åと約1600Åとの間の厚さである。
【００２９】
ハードマスク層130、131は約100Åと約1000Åとの間の厚さのであり、一実施形態において約200Åと約350Åとの間の厚さである、窒化シリコンを有してもよい。ハードマスク層130、131は犠牲層上に形成され得る。
【００３０】
ハードマスク層、犠牲金属層及び犠牲層の保護されていない部分を除去するために、従来からのウェット又はドライエッチングプロセスが用いられ得る。この実施形態においては、これらの層がエッチングされた後、high-kゲート誘電体層の露出部が除去される。
【００３１】
high-kゲート誘電体層の露出部はドライ又はウェットエッチング技術を用いて除去されてもよいが、この層をこのようなプロセスを用いて隣接構造に悪影響を及ぼさずにエッチングすることは困難である。ドライエッチングプロセスを用いてhigh-kゲート誘電体層を下地の基板まで選択的にエッチングすることは困難であり、またウェットエッチング技術はhigh-kゲート誘電体層を等方的にエッチングし、上に存在する犠牲層104、106を好ましくなくアンダーエッチングしてしまう。
【００３２】
high-kゲート誘電体層の露出部がエッチングされる際の該誘電体層の横方向の除去を抑制するため、high-kゲート誘電体層の露出部は、該誘電体層の被覆部に対して当該露出部を選択的に除去することを容易にするように修飾されてもよい。露出部は、犠牲層がエッチングされた後にhigh-kゲート誘電体層のこの部分に不純物を付加することによって修飾されてもよい。high-kゲート誘電体層の露出部に不純物を付加するために、プラズマ援用化学気相堆積（ＰＥＣＶＤ）プロセスが使用され得る。このＰＥＣＶＤプロセスにおいては、プラズマを発生させるのに先立って、ハロゲン若しくはハロゲン化物のガス（又はこれらのガスの組み合わせ）が炉に導入される。露出部が他の材料に対して選択的に除去されることを確実にするように露出部を修飾するのに十分な時間にわたって、炉は適当な条件（例えば、温度、圧力、無線周波数、及びパワー）下で稼働されるべきである。一実施形態においては、低パワーＰＥＣＶＤプロセス、例えば約200W未満で行われるＰＥＣＶＤプロセス、が使用される。
【００３３】
一実施形態において、臭化水素（HBr）ガス及び塩素（Cl2）ガスが、これらのガスから発生されるプラズマが確実に露出部を所望通りに修飾するのに適した流速で炉に導入される。約50Wと約100Wとの間のウェハバイアス（例えば、約100W）が、露出部の所望の変質を完了するのに十分な時間にわたって印加されてもよい。この変化を生じさせるには、継続して約1分未満、場合により5秒程度プラズマに晒すことで十分である。
【００３４】
露出部は修飾された後に除去され得る。付加された不純物の存在により、露出部が被覆部に対して選択的にエッチングされることが可能である。一実施形態において、露出部は比較的強い酸、例えばハロゲン化物に基づく酸（臭化水素酸、若しくは塩酸など）又はリン酸など、に晒されることで除去される。ハロゲン化物に基づく酸が用いられるとき、この酸は体積含有率で好ましくは約0.5％と約10％との間、より好ましくは約5％、のHBr又はHClを含む。このような酸を用いるエッチングプロセスは室温又はその付近で行われ、約5分と約30分との間の時間にわたって続けられるが、望まれるのであれば、より長く晒されてもよい。リン酸が用いられるとき、この酸は体積含有率で約75％と約95％との間のH3PO4を含む。この酸を用いるエッチングプロセスは、例えば約140℃と約180℃との間で行われ、一実施形態においては約160℃で行われる。この酸が用いられるとき、約30秒と約5分との間の時間、20Åの厚さの膜に関しては約1分、この工程は続けられる。
【００３５】
図２は、相補型金属酸化物半導体（ＣＭＯＳ）を作成するときに形成される中間構造を表している。この構造は基板100の第１部分201及び第２部分202を含んでいる。分離領域103が第１部分201を第２部分202から分離している。分離領域103は二酸化シリコン、又はトランジスタの活性領域を分離し得る他の材料を含んでもよい。第１の犠牲層104は第１のhigh-kゲート誘電体層105上に形成されており、第２の犠牲層106は第２のhigh-kゲート誘電体層107上に形成されている。ハードマスク層130、131は犠牲層104、106の上に形成されている。
【００３６】
図２の構造の形成後、犠牲層104、106の両側面にスペーサが形成される。これらのスペーサが窒化シリコンを有するとき、これらは以下のように形成され得る。最初に、例えば約1000Å未満の厚さである、実質的に均一な厚さの窒化シリコン層が構造全体を覆うように堆積され、図３に示される構造が作り出される。この構造を生成するために従来からの堆積法が使用され得る。
【００３７】
一実施形態においては、基板100と層104、106とに先ずバッファ酸化層を形成することなく、窒化シリコン層134が基板100と犠牲層104、106の両側とに直接的に堆積される。しかしながら他の実施形態においては、層134の形成に先立って上記のバッファ酸化層が形成されてもよい。同様に、図３には示されていないが、層134のエッチングに先立って層134上に第２の酸化物が形成されてもよい。この酸化物は、使用される場合、後続の窒化シリコンのエッチング工程によってＬ字型スペーサが生成されることを可能にし得るものである。
【００３８】
窒化シリコン層134は、図４の構造を作り出すように窒化シリコンを異方性エッチングする従来プロセスを用いてエッチングされてもよい。このエッチング工程の結果、犠牲層104は一対の側壁スペーサ108、109によって両側を囲まれ、犠牲層106は一対の側壁スペーサ110、111によって両側を囲まれる。
【００３９】
典型的に行われるように、犠牲層104、106にスペーサ108、109、110、111を形成することに先立って、層104、106近傍に低濃度注入領域135a乃至138a（これらは最終的に、デバイスのソース及びドレイン領域の先端領域として機能することになる）を作り出すように複数のマスキング及びイオン注入工程を行うことが望ましい。また、典型的に行われるように、ソース及びドレイン領域135乃至138は、スペーサ108、109、110、111の形成後に基板100の部分201及び202にイオン注入することによって形成され、それに続いて適当なアニール工程が適用され得る。
【００４０】
基板100の部分201内にｎ型ソース及びドレイン領域を形成するために使用されるイオン注入及びアニールのシーケンスは、同時に犠牲層104をｎ型にドープしてもよい。同様に、基板100の部分202内にｐ型ソース及びドレイン領域を形成するために使用されるイオン注入及びアニールのシーケンスは、犠牲層106をｐ型にドープしてもよい。犠牲層106をボロンでドープするとき、この層はこの元素を、ｎ型のゲルマニウムを含有する層104を除去するための後続ウェットエッチングプロセスがｐ型犠牲層106の有意量を除去しないことを確実にするのに十分な濃度だけ含んでいるべきである。
【００４１】
アニールは、ソース及びドレイン領域並びに先端領域と、犠牲層104、106とに先に導入されたドーパントを活性化する。好適な一実施形態においては、約1000℃を超える温度、最適には1080℃、で行われる瞬時熱アニール（ＲＴＡ）が適用される。ドーパントの活性化に加え、このアニールは向上された性能を示すゲート誘電体層を作り出すために、high-kゲート誘電体層105、107の分子構造を変化させてもよい。
【００４２】
スペーサ108、109、110、111の形成後、デバイス上に誘電体層112が堆積され、図５の構造が生成される。誘電体層112は二酸化シリコン、又は低誘電率（low-k）材料を有してもよい。誘電体層112は燐、ボロン又は他の元素でドープされてもよく、また高密度プラズマ堆積法を用いて形成されてもよい。プロセスのこの段階までで、シリサイド化された領域139、140、141、142によって上を覆われたソース及びドレイン領域135、136、137、138が既に形成されている。これらのソース及びドレイン領域は、基板にイオン注入した後、それを活性化することによって形成されてもよい。他の例では、当業者に明らかであるように、ソース及びドレイン領域を形成するためにエピタキシャル成長法が用いられてもよい。一般に使用される窒化物スペーサ、ソース／ドレイン、及びシリサイド形成の技術によって図５の構造が作り出される。本発明に係る方法を不明りょうにしないために図示されていないが、この方法は、従来のプロセス工程を用いて形成され得る他の造形部を有してもよい。
【００４３】
ハードマスク130、131から誘電体層112が除去され、さらに、パターニングされた犠牲層104、106からハードマスク130、131が除去され、図６の構造が生成される。誘電体層112の部分及びハードマスク130、131を除去するために、従来からの化学機械研磨（ＣＭＰ）処理が適用され得る。ハードマスク130、131は、パターニングされた犠牲層104、106を露出させるように除去される。ハードマスク130、131はプロセスのこの段階まででその目的を果たしたことになるので、誘電体層112が研磨されたときに層104、106の表面から研磨される。
【００４４】
図６の構造の形成後、犠牲層104又は106はトレンチ113を形成するように除去され、図７に示される構造が生成される。残存ポリシリコン上に形成された化学酸化物を除去するために、1％のHF溶液が15秒から30秒にわたって使用され得る。
【００４５】
第２実施形態（図示せず）においては、層106の有意な大きさの部分を除去することなく層104を除去するために、層106より層104に関して選択的であるウェットエッチングプロセスが適用される。犠牲層104がｎ型にドープされ、犠牲層106が（例えばボロンで）ｐ型にドープされているとき、このウェットエッチングプロセスは、層104の実質的に全てを除去するのに十分な時間と十分な温度で、犠牲層104を水酸化物源を含有する水溶液に晒すことを有してもよい。この水酸化物源は、脱イオン水中での体積含有率で約２％と約３０％との間の水酸化アンモニウム、又は例えばテラメチル水酸化アンモニウム（TMAH）であるテラアルキル水酸化アンモニウムを含んでいてもよい。脱イオン水中での体積含有率で約２％と約３０％との間の水酸化アンモニウムを有する、約１５℃と約９０℃との間の或る温度（例えば、約４０℃未満）に維持された水溶液に晒されることにより、残存していた如何なる犠牲層104も選択的に除去され得る。このように晒している工程は好ましくは少なくとも１分続けられるが、この工程中は、約1W/cm2と約10W/cm2との間で消散しながら約10kHzと約2000kHzとの間の或る周波数の音響エネルギーを印加することが望ましい。
【００４６】
第２実施形態においては、約1350Åの厚さを有する犠牲層104は、約1000kHzの音響エネルギーを印加し、約5W/cm2消散しながら、約25℃で約30分間、脱イオン水中での体積含有率で約15％の水酸化アンモニウムを有する溶液に晒すことにより、選択的に除去されてもよい。このエッチングプロセスは、有意量のｐ型犠牲層を除去することなく、実質的に全てのｎ型犠牲層を除去すべきである。
【００４７】
第３実施形態として、犠牲層104は、音響エネルギーを印加しながら、脱イオン水中での体積含有率で約20％と約30％との間のTMAHを有する、約60℃と約90℃との間の或る温度に維持された溶液に少なくとも約1分間晒すことにより選択的に除去されてもよい。約1350Åの厚さを有する犠牲層104を、約1000kHzの音響エネルギーを印加し、約5W/cm2消散しながら、脱イオン水中での体積含有率で約25％のTMAHを含む溶液に、約80℃で約2分間晒すことによって除去することは、層106の有意量を除去することなく層104の実質的に全てを除去し得る。第１のhigh-kゲート誘電体層105は、犠牲層104を除去するために適用されるエッチング液が第１のhigh-kゲート誘電体層105真下のチャネル領域に到達することを防ぐために、十分に厚くされるべきである。
【００４８】
一部の実施形態において、誘電体層105及び／又は107は置換金属ゲートの形成前に除去されてもよい。この場合、図８に示されるように、置換ゲートの形成前に金属酸化物ゲート誘電体180が形成されてもよい。
【００４９】
次に、図８において、障壁及び接着層としての役割を果たすように層160が堆積され得る。この層はhigh-kゲート誘電体層105、107とその上の金属層190との間の反応を防止し得る。この層はまたhigh-k誘電体の窒素源を提供する。次に、層190が仕事関数層としての役割を果たすように堆積され得る。この層はトランジスタの閾値電圧を設定するものである。
【００５０】
図９を参照するに、層190の形成後、115aで指し示されるような下から上への超共形（superconformal）充填（スーパーフィル）を適用することによって、コンタクト／隙間充填が実行されることが可能である。この充填は、数例を挙げると、電気めっき、ＡＬＤ、ＣＶＤ、又はアルミニウムのリフローを用いて為されてもよい。隙間の充填剤は、例えばアルミニウム、タングステン、又は銅などの高導電率金属（すなわち、20℃で、銅の導電率を100とした相対導電率で、28より大きい相対導電率を有する金属）を含んでいてもよい。電気めっき溶液は、金属イオンと、例えばTMAH若しくはNH4OH、又はH2SO4若しくはメチルスルホン酸（MSA）等の酸などの電解質導電率をもたらすベースと、例えば二硫化物などの促進剤とを含むことが可能である。この促進剤は、下から上への充填をもたらすめっき中に、底面積が急速に減少することにより底面にある小さい造形部に堆積される。隙間の充填を助長するために超音波処理が利用されてもよい。完了後のスーパーフィルがキャップ層115とともに図１０に示されている。化学機械的平坦化（ＣＭＰ）の後、図１の構造が得られる。
【００５１】
限られた数の実施形態に関して本発明を説明してきたが、これらから数多の変更及び改変が当業者に認識されるであろう。添付の特許請求の範囲は、本発明の真の意図及び範囲に含まれる全ての上記変更及び改変に及ぶものである。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図２】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図３】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図４】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図５】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図６】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図７】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図８】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図９】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【図１０】本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。
【特許請求の範囲】
【請求項１】
ダミーゲート電極を除去する工程；
半導体基板上に高誘電率ゲート誘電体を形成する工程；
前記ゲート誘電体上に金属障壁層を形成する工程；
前記金属障壁層上に仕事関数設定金属層を形成する工程；及び
前記仕事関数設定金属層上にキャップ金属層を形成する工程；
を有する方法。
【請求項２】
ｎ型金属ゲート構造を形成する工程を含む請求項１に記載の方法。
【請求項３】
ｐ型金属ゲート構造を形成する工程を含む請求項１に記載の方法。
【請求項４】
約3.9eVと4.2eVとの間の仕事関数を有し、且つ約100Åの厚さを有するｎ型仕事関数設定金属層を形成する工程を含む請求項１に記載の方法。
【請求項５】
約4.9eVから5.2eVの仕事関数を有し、且つ約100Åの厚さを有するｐ型仕事関数金属層を形成する工程を含む請求項１に記載の方法。
【請求項６】
窒素含有金属から成る前記金属障壁を形成する工程を含む請求項１に記載の方法。
【請求項７】
200Åと1000Åとの間の厚さの前記キャップ金属層を形成する工程を含む請求項１に記載の方法。
【請求項８】
基板；
前記基板上の高誘電率ゲート誘電体；
前記ゲート誘電体上の金属障壁層；
前記金属障壁層上の仕事関数設定金属層；及び
前記仕事関数設定金属層上の、28より大きい相対導電率を有するキャップ金属層；
を有する集積回路。
【請求項９】
ＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体回路である請求項８に記載の回路。
【請求項１０】
前記相補型金属酸化物半導体回路の前記ＮＭＯＳ及びＰＭＯＳトランジスタの双方が、ゲート誘電体上の金属障壁層上の仕事関数設定金属層上のキャップ金属層を含んでいる、請求項９に記載の回路。
【請求項１１】
前記ＮＭＯＳトランジスタが、3.9eVと4.2eVとの間の仕事関数と約100Åの厚さとを有する仕事関数設定金属を含んでいる、請求項１０に記載の回路。
【請求項１２】
前記ＰＭＯＳトランジスタが、約4.9eVから5.2eVの仕事関数と約100Åの厚さとを有する仕事関数金属を含んでいる、請求項１０に記載の回路。
【請求項１３】
前記金属障壁層が窒素含有金属を含んでいる、請求項８に記載の回路。
【請求項１４】
前記キャップ金属層が200Åと1000Åとの間の厚さを有している、請求項８に記載の回路。
【請求項１５】
半導体基板上にゲート電極を形成する工程；
前記ゲート電極を除去する工程；
除去された前記ゲート電極の代わりに高誘電率ゲート誘電体を形成する工程；
前記ゲート誘電体上に金属障壁層を形成する工程；
前記金属障壁層上に仕事関数設定金属層を形成する工程；及び
前記仕事関数設定金属層上に、28より大きい相対導電率を有するキャップ金属層を形成する工程；
を有する方法。
【請求項１６】
ｎ型金属ゲート構造を形成する工程を含む請求項１５に記載の方法。
【請求項１７】
ｐ型金属ゲート構造を形成する工程を含む請求項１５に記載の方法。
【請求項１８】
約3.9eVと4.2eVとの間の仕事関数を有し、且つ約100Åの厚さを有するｎ型仕事関数設定金属層を形成する工程を含む請求項１５に記載の方法。
【請求項１９】
約4.9eVから5.2eVの仕事関数を有し、且つ約100Åの厚さを有するｐ型仕事関数金属層を形成する工程を含む請求項１５に記載の方法。
【請求項２０】
窒素含有金属から成る前記金属障壁を形成する工程を含む請求項１５に記載の方法。
【請求項２１】
200Åと1000Åとの間の厚さの前記キャップ金属層を形成する工程を含む請求項１５に記載の方法。
【請求項１】
ダミーゲート電極を除去する工程；
半導体基板上に高誘電率ゲート誘電体を形成する工程；
前記ゲート誘電体上に金属障壁層を形成する工程；
前記金属障壁層上に仕事関数設定金属層を形成する工程；及び
前記仕事関数設定金属層上にキャップ金属層を形成する工程；
を有する方法。
【請求項２】
ｎ型金属ゲート構造を形成する工程を含む請求項１に記載の方法。
【請求項３】
ｐ型金属ゲート構造を形成する工程を含む請求項１に記載の方法。
【請求項４】
約3.9eVと4.2eVとの間の仕事関数を有し、且つ約100Åの厚さを有するｎ型仕事関数設定金属層を形成する工程を含む請求項１に記載の方法。
【請求項５】
約4.9eVから5.2eVの仕事関数を有し、且つ約100Åの厚さを有するｐ型仕事関数金属層を形成する工程を含む請求項１に記載の方法。
【請求項６】
窒素含有金属から成る前記金属障壁を形成する工程を含む請求項１に記載の方法。
【請求項７】
200Åと1000Åとの間の厚さの前記キャップ金属層を形成する工程を含む請求項１に記載の方法。
【請求項８】
基板；
前記基板上の高誘電率ゲート誘電体；
前記ゲート誘電体上の金属障壁層；
前記金属障壁層上の仕事関数設定金属層；及び
前記仕事関数設定金属層上の、28より大きい相対導電率を有するキャップ金属層；
を有する集積回路。
【請求項９】
ＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体回路である請求項８に記載の回路。
【請求項１０】
前記相補型金属酸化物半導体回路の前記ＮＭＯＳ及びＰＭＯＳトランジスタの双方が、ゲート誘電体上の金属障壁層上の仕事関数設定金属層上のキャップ金属層を含んでいる、請求項９に記載の回路。
【請求項１１】
前記ＮＭＯＳトランジスタが、3.9eVと4.2eVとの間の仕事関数と約100Åの厚さとを有する仕事関数設定金属を含んでいる、請求項１０に記載の回路。
【請求項１２】
前記ＰＭＯＳトランジスタが、約4.9eVから5.2eVの仕事関数と約100Åの厚さとを有する仕事関数金属を含んでいる、請求項１０に記載の回路。
【請求項１３】
前記金属障壁層が窒素含有金属を含んでいる、請求項８に記載の回路。
【請求項１４】
前記キャップ金属層が200Åと1000Åとの間の厚さを有している、請求項８に記載の回路。
【請求項１５】
半導体基板上にゲート電極を形成する工程；
前記ゲート電極を除去する工程；
除去された前記ゲート電極の代わりに高誘電率ゲート誘電体を形成する工程；
前記ゲート誘電体上に金属障壁層を形成する工程；
前記金属障壁層上に仕事関数設定金属層を形成する工程；及び
前記仕事関数設定金属層上に、28より大きい相対導電率を有するキャップ金属層を形成する工程；
を有する方法。
【請求項１６】
ｎ型金属ゲート構造を形成する工程を含む請求項１５に記載の方法。
【請求項１７】
ｐ型金属ゲート構造を形成する工程を含む請求項１５に記載の方法。
【請求項１８】
約3.9eVと4.2eVとの間の仕事関数を有し、且つ約100Åの厚さを有するｎ型仕事関数設定金属層を形成する工程を含む請求項１５に記載の方法。
【請求項１９】
約4.9eVから5.2eVの仕事関数を有し、且つ約100Åの厚さを有するｐ型仕事関数金属層を形成する工程を含む請求項１５に記載の方法。
【請求項２０】
窒素含有金属から成る前記金属障壁を形成する工程を含む請求項１５に記載の方法。
【請求項２１】
200Åと1000Åとの間の厚さの前記キャップ金属層を形成する工程を含む請求項１５に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００８−５１５１９０（Ｐ２００８−５１５１９０Ａ）
【公表日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００７−５３３５８８（Ｐ２００７−５３３５８８）
【出願日】平成１７年９月１６日（２００５．９．１６）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０３３６９８
【国際公開番号】ＷＯ２００６／０３６６７１
【国際公開日】平成１８年４月６日（２００６．４．６）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
【公表日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１７年９月１６日（２００５．９．１６）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０３３６９８
【国際公開番号】ＷＯ２００６／０３６６７１
【国際公開日】平成１８年４月６日（２００６．４．６）
【出願人】（５９３０９６７１２）インテル コーポレイション (931)
【Ｆターム（参考）】
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