半導体装置およびその製造方法
【課題】駆動能力が高く、かつ高集積化に適した半導体装置を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層にはｐ−ｃｈＭＯＳトランジスタ３０が形成されている。このｐ−ｃｈＭＯＳトランジスタ３０は、溝６によるトレンチ分離により他の素子から電気的に分離されている。このｐ−ｃｈＭＯＳトランジスタ３０のｐ+ソース層９は、ｐ+ドレイン層１１の周囲を、たとえば楕円の平面形状で取囲むように形成されている。
【解決手段】シリコン基板１上にシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層にはｐ−ｃｈＭＯＳトランジスタ３０が形成されている。このｐ−ｃｈＭＯＳトランジスタ３０は、溝６によるトレンチ分離により他の素子から電気的に分離されている。このｐ−ｃｈＭＯＳトランジスタ３０のｐ+ソース層９は、ｐ+ドレイン層１１の周囲を、たとえば楕円の平面形状で取囲むように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より具体的には、横型パワーデバイスを含んだ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高耐圧、大電流の電力用素子にその駆動回路や保護回路を一体的に集積形成した電力用ＩＣ（Integrated Circuit）は今後の電力素子の主流になる。このような電力用素子でのゲート駆動には、絶縁ゲート電極（ＭＯＳ（Metal Oxide Semiconductor ）ゲート）を用いた電圧制御型が好ましい。この電圧制御型では、電流駆動型に比べて小電流でのゲート駆動ができるからである。
【０００３】
１つの半導体基板上に複数個の半導体素子を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含むものをパワーＩＣと呼ぶ。この高耐圧素子として一般的に用いられるＭＯＳゲートを含むもの（パワーＭＯＳＦＥＴ（Field Effect Transistor ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）など）はｐｎ接合分離とＲＥＳＵＲＦ（Reduced Surface Field ）技術を組合せて実現される。
【０００４】
ｐｎ接合分離ではｐ型の層で取囲んだシリコンの島が作られ、この取囲んだｐ型層が一番低い電位に設定される。これにより、ｎ型の島と外側のｐ型層とは常に逆バイアスされ、このｐｎ接合部には高抵抗の空乏層が存在することになる。
【０００５】
ＲＥＳＵＲＦ技術は１９７９年にAppleなどによって名付けられたが、横型高耐圧ＭＯＳトランジスタを実現するために使われたオフセットゲートと本質的に同じものである。
【０００６】
以下、Terashima et al., Proc. ISPSD '93, pp.224〜229に示されたと類似の構造を有する横型ｐ−ｃｈ（ｐチャネル）ＭＯＳトランジスタを従来の半導体装置として説明する。
【０００７】
図７７と図７８とは、従来の半導体装置の構成を概略的に示す断面図と平面図である。なお図７７の断面図は、図７８のＥ−Ｅ線に沿う断面に対応する。
【０００８】
図７７と図７８とを参照して、ｐ-高抵抗基板９０１の表面に、選択的にｎ-埋込層９０３が形成されている。またこのｎ-埋込層９０３上には、ｎ+埋込層９０４が形成されている。
【０００９】
ｐ-高抵抗基板９０１上にはｎ-層９０５が形成されている。このｎ-層９０５の周囲には、平面的にほぼ楕円形状に、素子分離用のｐ型拡散層９６３が形成されている。このｐ型拡散層９６３およびｐ-高抵抗基板９０１とｎ-層９０５とによりｐｎ接合分離が構成されている。このように他の素子と分離されたｎ-層９０５には、横型ｐ−ｃｈＭＯＳトランジスタが形成されている。
【００１０】
この横型ｐ−ｃｈＭＯＳトランジスタは、ｐ+ソース層９０９と、ｐ+ドレイン層９１１と、ｐ-ドレイン層９１５と、ゲート酸化膜９１９と、ゲート電極層９２１とを有している。
【００１１】
ｐ+ソース層９０９は、ｎ型ベース層９０７の周囲を平面的に略楕円形状に取囲むようにｎ-層９０５の表面に形成されている。このｐ+ソース層９０９と所定の距離を隔ててその外周を平面的に略楕円形状に取囲むようにｐ+ドレイン層９１１がｎ-層９０５の表面に形成されている。ｐ-ドレイン層９１５は、ｐ+ドレイン層９１１とｐ+ソース層９０９との間であって、フィールド酸化膜９６９の直下に位置している。このｐ-ドレイン層９１５は、ｐ+ソース層９０９との間でチャネル領域を規定するように、かつｐ+ドレイン層９１１と電気的に接続するようにｐ+ソース層９０９の周囲を取囲んでいる。ゲート電極層９２１は、ｐ+ソース層９０９とｐ-ドレイン層９１５とに挟まれるｎ-層表面上にゲート酸化膜９１９を介在して形成されている。
【００１２】
このｐ−ｃｈＭＯＳトランジスタを覆うように層間絶縁層９５１が形成されている。この層間絶縁層９５１には、ｐ+ソース層９０９と、ｎ型ベース層９０７との表面を露出するスルーホール９５１ｂが形成されている。また層間絶縁層９５１には、ｐ+ドレイン層９１１の一部表面を露出するスルーホール９５１ａも形成されている。
【００１３】
スルーホール９５１ｂを通じて、ｐ+ソース層９０９およびｎ型ベース層９０７と電気的に接続するようにソース引出用の配線層９５３ｂが形成されている。またスルーホール９５１ａを通じてｐ+ドレイン層９１１と電気的に接続するようにドレイン引出用の配線層９５３ａが形成されている。
【００１４】
なお、フィールド酸化膜９６９上に形成された複数の導電層９２７と層間絶縁層９５１上に形成さた複数の導電層９５３ｇとは、容量結合型多重フィールドプレートを構成している。この導電層９２７の最も外周に位置する導電層９２７は、スルーホール９５１ｇを通じて配線層９５３ａと電気的に接続されている。
【００１５】
特に図７８を参照して、ソース電極引出用の配線層９５３ｂとゲート電極引出用の配線層（図示せず）とドレイン電極引出用の配線層９５３ａとは、同一の層間絶縁層９５１上に形成されている。またドレイン電極引出用の配線層９５３ａは、楕円形状の平面レイアウトを有している。このため、これらの配線層９５３ａと９５３ｂとの絶縁を保つためには、導電層９５３ａの一部に切欠を設け、その切欠部に配線層９５３ｂを配設する必要がある。
【００１６】
次に、従来の半導体装置の製造方法について説明する。
図７９〜図８６は、従来の半導体装置の製造方法を工程順に示す概略断面図である。なお図７９〜図８６は、図７７の領域Ｒ５に対応する断面図である。
【００１７】
まず図７９を参照して、ｐ-高抵抗基板９０１にｎ-埋込層９０３ａと、このｎ-埋込層９０３ａの中にｎ+埋込層９０４ａとが選択的に形成される。
【００１８】
図８０を参照して、ｎ型層９０５が、ｐ-高抵抗基板９０１上にエピタキシャル成長によって形成される。そして分離すべき領域の境界にｐ型の拡散層９６３ａが、下のｐ-高抵抗基板９０１に達するまで深く形成される。またこのｐ型拡散層９６３ａは、ｎ-層９０５の周囲を略楕円形状で取囲むように形成される。
【００１９】
図８１を参照して、酸化膜９７１および窒化膜９７３が順次形成され、酸化しない領域上にレジストパターン９７５が形成される。このレジストパターン９７５をマスクとして窒化膜９７３がエッチング除去される。この後、レジストパターン９７５をマスクとして、ｐ型不純物であるボロン（Ｂ）がイオン注入される。この後、レジストパターン９７５が除去され、通常のＬＯＣＯＳ（Local Oxidation of Silicon）法により熱処理が行なわれる。この後、窒化膜９７３が除去される。
【００２０】
図８２を参照して、上記の熱処理により、ｎ-層９０５の表面に選択的にフィールド酸化膜９６９が形成される。またフィールド酸化膜９６９の直下にｐ-ドレイン層９１５が形成される。
【００２１】
図８３を参照して、ｎ-層９０５の露出表面にゲート酸化膜９１９ａ、９２５ａが形成される。この後、表面全面に不純物が導入された多結晶シリコン（以下、ドープトポリシリコンと称する）９２１ａが堆積される。このドープトポリシリコン９２１ａ上に、所望の形状を有するレジストパターン９７３ａが形成される。このレジストパターン９７３ａをマスクとしてドープトポリシリコン層９２１ａに異方性エッチングが行なわれる。この後、レジストパターン９７３ａが除去される。
【００２２】
図８４を参照して、上記のエッチングにより、ゲート酸化膜９１９を介在してｎ-層９０５と対向するようにゲート電極層９２１が形成される。また、これとともに、フィールド酸化膜９６９上にフィールドプレートの下部をなす複数の導電層９２７が形成される。この後、ｎ型ベース引出領域上にレジストパターン９７３ｂが形成される。このレジストパターン９７３ｂをマスクとしてボロンが注入され、ｐ+ソース層９０９と、ｐ+ドレイン層９１１とが形成される。このｐ+ドレイン層９１１は、所定の距離を隔ててｐ+ソース層９０９を取囲むように、かつｐ-ドレイン層９１５と電気的に接続するように楕円形状に形成される。このｐ+ソース層９０９と、ｐ+ドレイン層９１１と、ｐ-ドレイン層９１５と、ゲート酸化膜９１９と、ゲート電極層９２１とによりｐ−ｃｈＭＯＳトランジスタが構成される。
【００２３】
図８５を参照して、ｐ+ドレイン層９１１と、ｐ+ソース層９０９上を覆うようにレジストパターン９７３ｃが形成される。このレジストパターン９７３ｃをマスクとして、砒素（Ａｓ）がイオン注入される。このイオン注入により、ｐ+ソース層９０９に取囲まれる領域に、ｎ+埋込層９０４に達するようにｎ型ベース層９０７が形成される。この後、レジストパターン９７３ｃが除去される。
【００２４】
図８６を参照して、熱処理を施した後、表面全面に層間絶縁膜９５１が形成される。この層間絶縁膜９５１に、通常の写真製版技術およびエッチング技術により、スルーホール９５１ａ、９５１ｂ、９５１ｇが形成される。このスルーホール９５１ｂからは、ｐ+ソース層９０９およびｎ型ベース層９０７の表面が露出し、スルーホール９５１ａからは、ｐ+ドレイン層９１１の一部表面が露出し、スルーホール９５１ｇからは、配線層９２７の一部が露出する。
【００２５】
この後、アルミニウムよりなる配線層９５３ａ、９５３ｂと、フィールドプレートの上部を構成する複数の導電層９５３ｇとが形成されて、図７７に示す横型ｐ−ｃｈＭＯＳトランジスタを有する従来の半導体装置が完成する。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
従来の半導体装置では、図７８に示すようにｐ+ソース層９０９の周囲をドレイン層９１１、９１５が取囲む平面レイアウトを有している。このため、駆動電流が大きく、かつ高集積化に適した半導体装置を得ることができないという問題点があった。以下、そのことについて詳細に説明する。
【００２７】
図８７は、図７８に示す従来の半導体装置の平面レイアウトを模式的に表わした図面である。また図８８は、ドレイン層の周囲をソース層が取囲む平面レイアウトを模式的に表わした図面である。
【００２８】
図８７のｐ+ドレイン層９１１がｐ+ソース層９０９を取囲む場合と図８８のｐ+ソース層９０９がｐ+ドレイン層９１１を取囲む場合とを比べたときに、もしゲート電極直下のｐ型反転層領域が駆動電流を支配しているなら、そのときゲート長が同じならばゲート幅の大きい図８８に示す構造のほうが駆動電流が大きくできる。
【００２９】
そこで、電流駆動能力を向上する観点から、図７７、７８に示す従来の半導体装置の構成を、ソース層がドレイン層を取囲む構成に変更することが考えられる。
【００３０】
図８９は、従来の半導体装置を、ソースがドレインを取囲む構成に変更した場合の構成を示す概略断面図である。図８９を参照して、ｐ+ソース層９０９がｐ+ドレイン層９１１を取囲む構成としたため、ｐ+ソース層９０９はｐ−ｃｈＭＯＳトランジスタ形成領域の外周側（周辺部）に位置し、ｐ+ドレイン層９１１は内周側（中央部）に位置している。従来の半導体装置では、ｐ−ｃｈＭＯＳトランジスタを他の素子から分離するためにｐｎ接合分離を用いている。このため、外周側へ配設されたｐ+ソース層９０９は、ｐｎ接合分離を構成するｐ型拡散層９６３の近くに位置することになる。
【００３１】
ｐ−ｃｈＭＯＳトランジスタの動作時には、通常、ｐ+ソース層９０９にＶｃｃ電位、ｐ-高抵抗基板９０１とｐ+ドレイン層９１１とにはＧＮＤ電位が与えられる。特に、高耐圧の電力素子では、Ｖｃｃとして６００Ｖもの電位がｐ+ソース層９０９に与えられることがある。この場合、ｐ+ソース層９０９とｐ-高抵抗基板９０１との間に非常に高い電位差が与えられることになる。よって、図８９に示すようにｐ+ソース層９０９とｐ型拡散層９６３とが近くに配設されていると、図中の矢印に沿ってｐ+ソース層９０９からｐ型拡散層９６３を通じてｐ-高抵抗基板９０１へ電流Ｉが流れてしまう。この電流Ｉが流れるとｐｎ接合分離の分離能力が著しく低下してしまう。
【００３２】
この電流Ｉが流れることを防止するためには、図９０に示すようにｐ型拡散層９６３をｐ-ソース層９０９から距離Ｌ分だけ離す必要がある。このため、ｐ−ｃｈＭＯＳトランジスタの形成領域が拡大されることになり、高集積化に適さなくなってしまう。
【００３３】
それゆえ、本発明の目的は電流駆動能力が高く、かつ高集積化に適した半導体装置を提供することである。
【課題を解決するための手段】
【００３４】
本発明の半導体装置は、半導体基板と、半導体層と、絶縁ゲートトランジスタ部を有する素子とを有している。半導体基板は、主表面を有している。半導体層は、半導体基板の主表面上に絶縁層を介在して形成されている。また半導体層は、絶縁ゲートトランジスタ部を有する素子の形成領域および他の形成領域とを有している。この半導体層には、素子の形成領域と他の素子の形成領域とを電気的に分離するために素子の形成領域の周囲を取囲む溝が形成されている。絶縁ゲートトランジスタのソース領域とドレイン領域とは半導体層の表面に形成されている。ソース領域は、半導体層の表面において素子の形成領域内においてドレイン領域の周囲を取囲むように形成されている。
【００３５】
上記の本発明の半導体装置では、ソース領域がドレイン領域を取囲む構成を有しているため、電流駆動能力を向上させることができる。また、従来例のようにｐｎ接合による分離ではなく溝によって他の素子と絶縁ゲートトランジスタとが分離されている。このため、ソース領域が分離領域近傍に配置されても、その動作時にソース領域から半導体基板へ電流が流れることが防止される。よって、分離用の溝をソース領域から離して配置する必要がない。したがって、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【００３６】
上記局面において好ましくは、ソース領域に電気的に接続されたソース引出配線層と、ドレイン領域に電気的に接続されたドレイン引出配線層とがさらに備えられている。ドレイン引出配線層は、ソース引出配線層を覆う絶縁層上においてソース引出配線層と交差する方向に延在している。
【００３７】
ソース引出配線層とドレイン引出配線層とは異なる層上に延在している。このため、ソース引出配線層がソース領域の全周にわたってソース領域と接するように設けられていても、ソース引出配線層とドレイン引出配線層とが電気的にショートすることが防止される。
【００３８】
上記局面において好ましくは、ソース領域に電気的に接続されたソース引出配線層がさらに備えられている。このソース引出配線層は、ソース領域の全周にわたってソース領域表面と接している。
【００３９】
ソース引出配線層がソース領域の全周にわたってソース領域と接している。このため、ソース領域とソース引出配線層とのコンタクト面積が大きくでき、ソースコンタクト抵抗を小さくすることができる。
【００４０】
また、このソース引出配線層には、たとえばアルミニウムなどの抵抗の小さい材料を用いることもできる。よって、低抵抗のソース引出配線層を通じてソース領域全周に電流を供給することができる。したがって、抵抗の比較的高いソース領域を通じてソース領域全周に電流が供給される場合に比較して、抵抗を小さくすることができる。
【００４１】
上記局面において好ましくは、ソース領域の全周にわたってソース領域の表面にはシリサイド層が形成されている。
【００４２】
シリサイド層が形成されているため、ソース領域のシート抵抗を大幅に低減することができる。よって、ソース領域全周にソース領域を通じて電流が供給される場合でも、ソース領域の抵抗を小さくできる。
【００４３】
上記局面において好ましくは、ソース領域に電気的に接続されたソース引出配線層がさらに備えられている。ソース引出配線層は、ソース領域の一部表面のシリサイド層に接するように形成されている。
【００４４】
シリサイド層が形成されていることでソース領域のシート抵抗を大幅に低減できるため、ソース引出配線層がソース領域の全周にわたって接していなくても、抵抗を小さくすることができる。
【００４５】
上記局面において好ましくは、溝は、一定の幅を維持しながら絶縁ゲートトランジスタ形成領域の周囲を取囲んでいる。
【００４６】
溝の幅が一定であるため、充填剤を均一に溝内に充填することができる。よって、溝内の充填が不十分であることによる素子分離の耐圧の低下を防止することができる。
【００４７】
上記局面において好ましくは、ソース領域は、所定の曲率で曲がる曲線部分を有している。
【００４８】
ソース領域が曲線部分を有しているため、直線部分のみからなる場合に比べて、チャネル領域の面積を大きく確保できる。よって、より駆動能力の高い半導体装置を得ることができる。
【００４９】
上記局面において好ましくは、溝は第１の溝と第２の溝とを有している。半導体層は、分離領域を有し、分離領域は第１の溝を挟んで素子の形成領域と隣り合い、かつ他の素子形成領域とは第２の溝を挟んで電気的に分離されている。分離領域は、ソース領域と電気的に接続されている。
【００５０】
絶縁ゲートトランジスタ領域と他の素子形成領域との間に、絶縁ゲートトランジスタのソースと同電位の分離領域が設けられている。このため、溝側壁の電位が安定化し、絶縁ゲートトランジスタから他の素子への電気的影響を防止することができる。
【００５１】
上記局面において好ましくは、絶縁ゲートトランジスタは、第１の半導体層に形成され、かつ互いに溝によって電気的に分離されたｐチャネルパワーデバイスとｎチャネルパワーデバイスとを有している。ｐチャネルパワーデバイスとｎチャネルパワーデバイスとの双方は、ソース領域とドレイン領域との間に、導電型の異なる２つの低濃度層を有している。その２層のどちらかの低濃度層はドレイン領域と電気的に接続され、かつドレイン領域より低濃度である。
【００５２】
ｐチャネルおよびｎチャネルパワーデバイスの双方は、ともにソース領域とドレイン領域との間に、導電型の異なる２つの低濃度層を有し、その２層のどちらかはドレイン領域と電気的に接続され、かつドレイン領域より低濃度である。このため、ｐチャネルおよびｎチャネルパワーデバイスの各低濃度領域をオフ時に高電圧が印加されたときに完全に空乏化するような濃度に設定することで、素子耐圧を高く、しかも同じ耐圧にすることができる。
【００５３】
上記局面において好ましくは、絶縁ゲートトランジスタは、ソース領域に隣接するように半導体層の表面に形成された、ソース領域とは異なる導電型の不純物領域を有している。平面レイアウトにおいてソース領域と不純物領域との接合部は、ソース領域側へ突出した部分を有している。
【００５４】
ソース領域と不純物領域との接合部は、ソース領域側へ突出した部分においては、ソース領域の幅が他の部分の幅より小さくなる。このため、ソース領域直下の抵抗を少なくすることができる。
【００５５】
上記局面において好ましくは、ドレイン領域は半導体層の表面において略真円形状を有している。ソース領域は、半導体層の表面においてドレイン領域の周囲を取囲むリング形状を有している。リング形状を規定する内周面と外周面とは略真円形状を有している。
【００５６】
ドレイン領域が略真円形状を有し、かつソース領域が略真円形状のリング形状を有しているため、ドレイン電流密度の向上を図ることができ、ラッチアップ能力を向上することができる。
【００５７】
上記局面において好ましくは、半導体層の表面には互いに隣り合う３つの素子が配置されている。この３つの素子の略真円のドレイン領域の各中心が略正三角形の頂点に位置するように配置されている。
【００５８】
このように各素子を配置することにより、略真円形状を有する素子を半導体層の表面に最密に配置することが可能となり、有効素子面積の増大を図ることができる。
【００５９】
上記局面において好ましくは、他の素子は、互いに異なる導電型の第１および第２の不純物領域を有するダイオードを含んでいる。半導体層の表面において、第１不純物領域と第２不純物領域との接合部が直線状に延在する部分を有するように、第１および第２不純物領域は配置されている。
【００６０】
絶縁ゲートトランジスタを含む素子としてＩＧＢＴを用い、このＩＧＢＴとダイオードとによりハーフブリッジ回路を構成することができる。またこのダイオードにおいて、第１不純物領域と第２不純物領域とが直線状に延在する部分を有するように配置されているため、アノード側およびカソード側での電流密度を多くとることができる。
【００６１】
上記局面において好ましくは、半導体層の表面には互いに隣り合う４つの素子が配置されている。この４つの素子の略真円のドレイン領域の各中心は、略正方形の頂点に位置するように配置されている。
【００６２】
このように素子を格子状に展開した場合、電子線露光時間を短縮することが可能となる。
【００６３】
本発明の半導体装置の製造方法は、以下の工程を備えている。
半導体基板の主表面上に絶縁層を介在して、絶縁ゲートトランジスタ形成領域および他の素子形成領域を有する半導体層が形成される。そして絶縁ゲートトランジスタ形成領域と他の素子形成領域とを分離するために、半導体層に絶縁ゲートトランジスタ形成領域の周囲を取囲むように溝が形成される。そして絶縁ゲートトランジスタ形成領域内において、絶縁ゲートトランジスタのソース領域が絶縁ゲートトランジスタのドレイン領域の周囲を取囲むように、ソース領域およびドレイン領域を有する絶縁ゲートトランジスタが形成される。
【００６４】
上記の本発明の半導体装置の製造方法では、上述した電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【発明の効果】
【００６５】
本発明の半導体装置では、ソース領域がドレイン領域を取囲む構成を有しているため、電流駆動能力を向上させることができる。また、従来例のようにｐｎ接合による分離ではなく溝によって他の素子と絶縁ゲートトランジスタとが分離されている。このため、ソース領域が分離領域近傍に配置されても、その動作時にソース領域から半導体基板へ電流が流れることが防止される。よって、分離用の溝をソース領域から離して配置する必要がない。したがって、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明の実施の形態について図に基づいて説明する。
実施の形態１
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。また図２は、図１に示す横型ｐ−ｃｈＭＯＳトランジスタのソース層とドレイン層との平面レイアウトを示す図である。また図３は、図２にソース引出電極とドレイン引出電極とを加えた図である。なお、図１は図２のＡ−Ａ線に沿う断面に対応する。
【００６７】
図１〜図３を参照して、シリコン基板１の表面上には、シリコン酸化膜（ＳｉＯ2）よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ分離によって、ｐ−ｃｈＭＯＳトランジスタ、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの各領域に電気的に分離されている。なお溝６３の側壁には酸化膜６５が形成されており、その内部は多結晶シリコン６７によって充填されている。またフィールド酸化膜６９は、この溝６３上に位置している。
【００６８】
ｐ−ｃｈＭＯＳトランジスタ３０は、ｐ+ソース層９と、ｐ+ドレイン層１１と、ｐ型バッファ層１３と、ｐ-ドレイン層１５と、ゲート酸化膜１９と、ゲート電極層２１とを有している。
【００６９】
ｐ+ソース層９は、高抵抗ｎ型ベース層５の表面に形成されたｎ型ベース層７内に高濃度ｎ型層１７と隣接するように形成されている。またｐ+ドレイン層１１は、高抵抗ｎ型ベース層５の表面に形成されたｐ型バッファ層１３内に形成されている。ｐ-ドレイン層１５は、このｐ型バッファ層１３に接するようにフィールド酸化膜６９の直下に形成されている。ゲート電極層２１は、ｐ+ソース層９とｐ-ドレイン層１５とに挟まれる表面上にゲート酸化膜１９を介在して形成されている。このゲート電極層２１は、たとえばドープトポリシリコン層２１ａとタングステンシリサイド層２１ｂとの二層構造よりなっている。
【００７０】
特に図２を参照して、ｐ+ソース層９は、ｐ+ドレイン層１１の周囲を取囲むように、たとえば楕円の平面形状を有している。またｐ-ドレイン層１５も楕円の平面形状を有している。またゲート電極層２１も、ｐ+ソース層９の内周側に、ｐ+ソース層９に沿って楕円の平面形状に沿って形成されている。これによって、このｐ−ｃｈＭＯＳトランジスタ３０のチャネル領域は、ｐ+ソース層９の内周側に楕円の環形状に生ずることになる。
【００７１】
なお、特に図１を参照して、ｐ型バッファ層１３上にも、酸化膜２５を介在して導電層２７が形成されている。この導電層２７は、たとえばドープトポリシリコン層２７ａとタングステンシリサイド層２７ｂとの二層構造を有している。またゲート電極層２１と導電層２７との側壁には側壁酸化膜２３と２９とが形成されている。
【００７２】
ｎＭＯＳトランジスタ４０は、１対のｎ型のソース／ドレイン層３３、３３と、ゲート酸化膜３５と、ゲート電極層３７とを有している。１対のソース／ドレイン層３３、３３は高抵抗ｎ型ベース層５上のｐ型ウェル層３１内に互いに所定の距離を隔てて形成されている。この１対のソース／ドレイン層３３、３３の各々は、比較的低濃度のｎ-不純物領域と比較的高濃度のｎ+不純物領域との二層構造よりなるＬＤＤ（Lightly Doped Drain）構造を有している。ゲート電極層３７は、この１対のソース／ドレイン領域３３、３３に挟まれる領域上にゲート酸化膜３５を介在して形成されている。このゲート電極層３７は、たとえばドープトポリシリコン層３７ａとタングステンシリサイド層３７ｂとの積層構造よりなっている。なお、ゲート電極層３７の側壁を覆うように側壁酸化膜３９が形成されている。
【００７３】
ｐＭＯＳトランジスタ５０は、１対のｐ+ソース／ドレイン層４３、４３と、ゲート酸化膜４５と、ゲート電極層４７とを有している。１対のｐ+ソース／ドレイン層４３、４３は、高抵抗ｎ型ベース層５上のｎ型ウェル層４１の表面に互いに所定の距離を隔てて形成されている。ゲート電極層４７は、１対のｐ+ソース／ドレイン層４３、４３に挟まれる表面上にゲート酸化膜４５を介在して形成されている。このゲート電極層４７は、たとえばドープトポリシリコン層４７ａ、タングステンシリサイド層４７ｂとの二層構造を有している。なお、ゲート電極層４７の側壁を覆うように側壁酸化膜４９が形成されている。
【００７４】
これらの各領域上を覆うように第１の層間絶縁層５１が形成されている。この第１の層間絶縁層５１には、スルーホール５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｇが形成されている。スルーホール５１ａ、５１ｇを通じて、ｐ+ドレイン層１１および導電層２７とに電気的に接続するように、ドレイン引出配線用の第１配線層５３ａが形成されている。またスルーホール５１ｂを通じてｐ+ソース層９と高濃度ｎ型層１７とに電気的に接続されるように、ソース引出配線用の第１配線層５３ｂが形成されている。またスルーホール５１ｃを通じてゲート電極層２１と電気的に接続するように第１の配線層５３ｃが形成されている。
【００７５】
またスルーホール５１ｄを通じてｎ型ソース／ドレイン層３３に電気的に接続するように第１配線層５３ｄが形成されている。またスルーホール５１ｅを通じてｐ+ソース／ドレイン層４３に電気的に接続するように第１配線層５３ｅが形成されている。
【００７６】
これら第１配線層５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅを覆うように第２の層間絶縁層５５が形成されている。この第２の層間絶縁層５５には、スルーホール５５ａが形成されている。このスルーホール５５ａを通じて第１配線層５３ａと電気的に接続するように第２配線層５７が形成されている。
【００７７】
この第２配線層５７を覆うように第３の層間絶縁層５９が形成されている。この第３の層間絶縁層５９には、スルーホール５９ａが形成されている。このスルーホール５９ａを通じて第２配線層５７と電気的に接続するようにドレイン引出配線層として第３配線層６１が形成されている。
【００７８】
特に図３を参照して、第１配線層５３ｂは、たとえば楕円形状に形成されるｐ+ソース層９の全周にわたって、ｐ+ソース層９の表面に接するように形成されている。第３配線層６１は、第１配線層５３ｂ上で第２および第３の層間絶縁層５５、５９を介在して、第１配線層５３ｂと平面的に交差するように配置されている。
【００７９】
次に、本実施の形態における半導体装置の製造方法について説明する。
図４〜図１８は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図４を参照して、シリコン基板１と、シリコン酸化膜よりなる絶縁層３と、高抵抗ｎ型ベース層５とが、例えば貼り合わせＳＯＩ法やＳＩＭＯＸ法などによって形成される。この高抵抗ｎ型ベース層５上の全面に酸化膜７１が形成される。この後、酸化膜７１上に所望の形状を有するレジストパターン７３ａが、通常の写真製版技術により形成される。このレジストパターン７３ａをマスクとしてｐ型不純物イオンが注入される。レジストパターン７３ａが除去された後、１２１５℃で約３時間の熱処理が施される。
【００８０】
図５を参照して、この熱処理により、高抵抗ｎ型ベース層５内にｐ型拡散層１３ａが形成される。ｐ型拡散層１３ａおよびその他の領域上にホールパターンを有するレジストパターン７３ｂが酸化膜７１上に、通常の写真製版技術により形成される。このレジストパターン７３ｂをマスクとしてｐ型不純物イオンが注入される。レジストパターン７３ｂを除去した後、１０５０℃の温度で熱処理が施される。
【００８１】
図６を参照して、この熱処理により、ｐ型ウェル層３１と、このｐ型ウェル層３１より高濃度部分を有するｐ型バッファ層１３とが形成される。所望の形状を有するレジストパターン７３ｃが、通常の写真製版技術により、酸化膜７１上に形成される。このレジストパターン７３ｃをマスクとして、ｎ型不純物イオンが注入される。レジストパターン７３ｃが除去された後、所定の熱処理が施される。
【００８２】
図７を参照して、この熱処理により、高抵抗ｎ型ベース層５の表面にｎ型ベース層７とｎ型ウェル層４１とが形成される。この後、表面全面に酸化膜７５が堆積される。通常の写真製版技術およびエッチング技術により、この酸化膜７５のトレンチ溝形成予定部分上がエッチング除去される。この酸化膜７５をマスクとして、絶縁層３に達するまで高抵抗ｎ型ベース層５がエッチングされる。この後、酸化膜７５はエッチング除去される。
【００８３】
図８を参照して、上記の高抵抗ｎ型ベース層５のエッチングにより、高抵抗ｎ型ベース層５を貫通して絶縁層３に達する溝６３が形成される。この溝６３の側壁に酸化膜６５が形成され、充填剤となる多結晶シリコン層６７が全面に堆積される。この後、多結晶シリコン層６７に全面エッチバックが施され、溝６３内にのみ多結晶シリコン層６７が残存される。
【００８４】
図９を参照して、図示していないが、全面に酸化膜、窒化膜が堆積され、まず最初にｐ−ｃｈＭＯＳトランジスタのフィールド酸化膜形成予定領域の窒化膜がレジストパターンをマスクとしてエッチング除去され、さらにｐ型不純物イオンが、このレジストパターンをマスクとして注入される。そしてレジストパターンが除去された後、再度他のフィールド酸化膜形成予定領域の窒化膜がレジストパターンをマスクとしてエッチング除去される。このレジストパターンを除去した後、通常のＬＯＣＯＳ法を用いて、フィールド酸化膜６９が所望の位置に形成される。またフィールド酸化膜６９の形成と同時に、フィールド酸化膜６９の直下にｐ-ドレイン層１５が形成される。
【００８５】
図１０を参照して、ゲート酸化膜１９ａが形成された後、ドープトポリシリコン層２１ｃが堆積され、さらにタングステンシリサイド層２１ｄがスパッタされる。この後、通常の写真製版技術により、タングステンシリサイド層２１ｄの所望の位置にレジストパターン７３ｄが形成される。このレジストパターン７３ｄをマスクとしてタングステンシリサイド層２１ｄ、ドープトポリシリコン層２１ｃおよびゲート酸化膜１９ａに順次エッチングが施される。この後、レジストパターン７３ｄが除去される。
【００８６】
図１１を参照して、上記のエッチングにより、各ゲート酸化膜１９、２５、３５、４５と、ドープトポリシリコン層２１ａ、２７ａ、３７ａ、４７ａおよびタングステンシリサイド層２１ｂ、２７ｂ、３７ｂ、４７ｂの積層構造よりなるゲート電極層２１、３７、４７とフィールドプレート層２７とが形成される。この後、所望の領域を覆うようにレジストパターン７３ｅが通常の写真製版技術により形成される。このレジストパターン７３ｅをマスクとして、リン（Ｐ）のイオン注入が行なわれる。この後、レジストパターン７３ｅが除去される。
【００８７】
図１２を参照して、上記のイオン注入により、所定領域にｎ型低濃度領域（図示せず）が形成される。この後、レジストパターン７３ｆおよびゲート電極層などをマスクとしてＢＦ2がイオン注入される。この後、レジストパターン７３ｆが除去される。
【００８８】
図１３を参照して、上記のイオン注入により、所定領域にｐ型低濃度領域（図示せず）が形成される。この後、全面に酸化膜（図示せず）が２５０ｎｍの膜厚で堆積される。この酸化膜に異方性エッチングが施され、各ゲート電極とフィールドプレート電極との側壁を覆う側壁酸化膜２３、２９、３９、４９が残存される。この後、レジストパターン７３ｇが形成される。このレジストパターン７３ｇ、各ゲート電極層、側壁酸化膜などをマスクとして砒素がイオン注入される。この後、レジストパターン７３ｇが除去される。
【００８９】
図１４を参照して、上記のイオン注入により、ｎ型高濃度領域（図示せず）が形成される。この後、レジストパターン７３ｈ、各ゲート電極層および各側壁酸化膜などをマスクとしてＢＦ2がイオン注入される。このイオン注入により、ｐ型高濃度領域（図示せず）が形成される。レジストパターン７３ｈが除去された後、熱処理が施される。
【００９０】
図１５を参照して、上記の熱処理により、各領域に注入した不純物が活性化して、ｐ+ソース層９、ｐ+ドレイン層１１、高濃度ｎ型層１７、１対のｎ型ソース／ドレイン層３３、３３および１対のｐ型ソース／ドレイン層４３、４３が形成される。これにより、ｐ−ｃｈＭＯＳトランジスタ３０とｎＭＯＳトランジスタ４０とｐＭＯＳトランジスタ５０とが構成される。
【００９１】
図１６を参照して、表面全面に第１の層間絶縁層５１が堆積され、通常の写真製版技術およびエッチング技術によりスルーホール５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｇが形成される。
【００９２】
図１７を参照して、各スルーホールを通じて、下層に電気的に接続するように、所望の形状にパターニングされた第１配線層５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅが形成される。
【００９３】
図１８を参照して、第１の配線層を覆うように第２の層間絶縁層５５が形成される。この第２の層間絶縁層５５には、通常の写真製版技術およびエッチング技術によりスルーホール５５ａが形成される。このスルーホール５５ａを通じて第１の配線層５３ａと電気的に接続するように第２配線層５７が形成される。この後同様に、第３の層間絶縁層５９とスルーホール５９ａと第３配線層６１とが形成されて図１に示す半導体装置が完成する。
【００９４】
以上の製造工程により、ｐ−ｃｈＭＯＳトランジスタとＣＭＯＳトランジスタとが同一基板上に形成できる。
【００９５】
本実施の形態の半導体装置では、特に図２に示すように、ｐ+ソース層９がドレイン層１１、１３、１５の周囲を取囲む平面レイアウト構成を有している。このため、ゲート電極直下のｐ+反転層抵抗が低くなり電流駆動能力を従来例よりも向上させることができる。なお、この図２に示す構成は、ソース引出配線層５１ｂがドレイン層の外周に位置するため、Source Electrode Srround Drain（ソース・エレクトロード・サラウンド・ドレイン）構造と呼ぶこともできる。
【００９６】
また、本実施の形態においては、ｐ−ｃｈＭＯＳトランジスタを他の素子（たとえばＣＭＯＳトランジスタ）と電気的に分離するために、ｐｎ接合分離ではなくて、溝６３を用いたトレンチ分離を用いている。このようにトレンチ分離を用いているため、ｐ+ソース層９がトレンチ分離の溝６３の近くに配置されても、この素子の動作時にｐ+ソース層９からシリコン基板１側へ電流が流れることは防止される。よって、分離能力を高めるべくトレンチ分離用の溝６３をｐ+ソース層９から外周側へ離した位置に配置する必要はない。
【００９７】
以上より、本実施の形態における半導体装置では、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【００９８】
また図１に示すように本実施の形態においては、多層配線構造を用いることにより、ソース引出配線層５３ｂとドレイン引出配線層６１とが異なる絶縁層上に形成されている。このため、特に図３に示すようにソース引出配線層５３ｂが楕円の平面形状を有している場合でも、ドレイン引出配線層６１は、ソース引出配線層５３ｂと電気的絶縁を保ったまま他の素子領域に延在させることができる。
【００９９】
また図３に示すように、ソース引出配線層５３ｂを、ｐ+ソース層９の全周にわたってｐ+ソース層９の表面と接するように配置することができる。このため、ｐ+ソース層９とソース引出配線層５３ｂとのコンタクト面積を大きく確保でき、ソースコンタクト抵抗を小さくすることができる。
【０１００】
また、このソース引出配線層５３ｂには、たとえばアルミニウムなどの抵抗の小さい材料を用いることができる。よって、低抵抗のソース引出配線層５３ｂを通じてｐ+ソース層９の全周に電流を供給することができる。したがって、抵抗の比較的高いｐ+ソース層９を通じてｐ+ソース層９の全周に電流を供給する場合に比較して、少ない抵抗でｐ+ソース層９の全周に電流を与えることができる。
【０１０１】
上記の構成は、たとえばｎ−ｃｈＭＯＳトランジスタやｎ−ｃｈＩＧＢＴやｐ−ｃｈＩＧＢＴなどの高耐圧の電力用デバイスに適用することができる。この構成をｎ−ｃｈＩＧＢＴに適用した例を本実施の形態２として以下に説明する。
【０１０２】
実施の形態２
図１９は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。また図２０は、図１９R>９に示す横型ｎ−ｃｈＩＧＢＴのソース層とドレイン層との平面レイアウトを示す図である。また図２１は、図２０２０にソース引出配線層とドレイン引出配線層を加えた図である。なお、図１９は図２０のＢ−Ｂ線に沿う断面に対応する。
【０１０３】
図１９〜図２１を参照して、シリコン基板１の表面上にたとえばシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ分離によって、ｎ−ｃｈＩＧＢＴ、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの各形成領域に電気的に分離されている。
【０１０４】
ｎ−ｃｈＩＧＢＴ１３０は、高抵抗ｎ型ベース層５と、ｐ+ドレイン層１０１と、ｎ+バッファ層１０３と、ｐ型ベース層１０７と、ｎ+ソース層１０９と、ゲート酸化膜１９と、ゲート電極層２１とを有している。ｎ+ソース層１０９は、高抵抗ｎ型ベース層の表面に形成されたｐ型ベース層１０７の領域内に高濃度ｐ型層１１７と隣接するように形成されている。またｐ+ドレイン層１０１は、高抵抗ｎ型ベース層５の表面に形成されたｎ+バッファ層１０３の領域内に形成されている。ゲート電極層２１は、ｐ型ベース層１０７と高抵抗ｎ型ベース層５との表面上にゲート酸化膜１９を介在して形成されている。
【０１０５】
なお、導電層２７は、ｎ+バッファ層１０３上に絶縁膜２５を介在して形成されている。
【０１０６】
なお、ｎ−ｃｈＩＧＢＴにおいてｐ+ ドレイン層１０１は、アノード（コレクタ）に対応し、かつｎ+ソース層１０９はカソード（エミッタ）に対応する。以下の説明もこれに準ずる。
【０１０７】
特に図２０を参照して、ｎ+ソース層１０９はｐ+ドレイン層１０１の周囲を取囲むように、たとえば楕円の平面形状を有している。
【０１０８】
特に図２１を参照して、ソース引出配線層５３ｂは、たとえば楕円形状に形成されるｎ+ソース層１０９の全周にわたって、ｎ+ソース層１０９の表面に接するように形成されている。第３の配線層６１は、このソース引出配線層５３ｂ上を第２および第３の層間絶縁層５５、５９を介在して、ソース引出配線層５３ｂと平面的に交差するように配置されている。なお、このソース引出配線層５３ｂは、高濃度ｐ型層１１７にも電気的に接続されている。
【０１０９】
なお、これ以外の構成については、上述した実施の形態１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【０１１０】
次に、本実施の形態における半導体装置の製造方法について説明する。
図２２〜図３６は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。まず図２２を参照して、シリコン基板１と、たとえばシリコン酸化膜よりなる絶縁層３と、高抵抗ｎ型ベース層５とが、例えば貼り合わせＳＯＩ法やＳＩＭＯＸ法などによって形成される。高抵抗ｎ型ベース層５の全面に酸化膜７１が形成される。この酸化膜７１上に、所望の形状を有するレジストパターン１７３ａが通常の写真製版技術により形成される。このレジストパターン１７３ａをマスクとしてｎ型不純物イオンが注入される。レジストパターン１７３ａが除去された後、１２１５℃で約３時間の熱処理が施される。
【０１１１】
図２３を参照して、上記の熱処理により、ｎ型拡散層１０３ａが形成される。酸化膜７１上に通常の写真製版技術により所望の形状を有するレジストパターン１７３ｂが形成される。このレジストパターン１７３ｂをマスクとして、ｐ型不純物がイオン注入される。レジストパターン１７３ｂが除去された後、１０５０℃の熱処理が施される。
【０１１２】
図２４を参照して、上記の熱処理により、ｐ型ウェル層１０７ａが、たとえば楕円の環状の平面形状を有するように形成される。この後、所望の形状を有するレジストパターン１７３ｃが酸化膜７１上に形成される。このレジストパターン１７３ｃをマスクとしてｎ型不純物がイオン注入される。レジストパターン１７３ｃが除去された後、１０５０℃の温度で熱処理が施される。
【０１１３】
図２５を参照して、上記の熱処理により、ｐ型ウェル層１０７ａと隣接するようにｎ型ウェル層４１と、このｎ型ウェル層４１より高濃度部分を有するｎ+バッファ層１０３とが形成される。そして酸化膜１７５が全面に堆積される。この酸化膜１７５のトレンチ溝形成予定部分上がエッチング除去される。この酸化膜１７５をマスクとして絶縁層３に達するまで高抵抗ｎ型ベース層５などがエッチングされる。この後、酸化膜１７５はエッチング除去される。
【０１１４】
図２６を参照して、上記の高抵抗ｎ型ベース層５のエッチングにより、高抵抗ｎ型ベース層５を貫通して絶縁層３に達する溝６３が複数個形成される。この溝６３の側壁に酸化膜６５が形成され、充填剤となる多結晶シリコン層６７が全面に堆積される。この多結晶シリコン層６７の全面にエッチバックが施される。これにより、溝６３内にのみ多結晶シリコン層６７が残存される。
【０１１５】
図２７を参照して、通常のＬＯＣＯＳ法を用いて、選択的にフィールド酸化膜６９が形成される。
【０１１６】
図２８を参照して、ゲート酸化膜１９ａが形成された後、ドープトポリシリコン層２１ｃが堆積され、タングステンシリサイド層２１ｄがスパッタされる。この後、タングステンシリサイド層２１ｄ上に所望の形状を有するレジストパターン１７３ｄが形成される。このレジストパターン１７３ｄをマスクとして、タングステンシリサイド層２１ｄ、ドープトポリシリコン層２１ｃおよびゲート酸化膜１９ａが順次エッチングされる。この後、レジストパターン１７３ｄが除去される。
【０１１７】
図２９を参照して、上記のエッチングにより各ゲート酸化膜１９、２５、３５、４５とゲート電極層２１、３７、４７とフィールドプレート層２７とが形成される。この後、所望の領域上にレジストパターン１７３ｅが形成され、このレジストパターン１７３ｅをマスクとしてリンのイオン注入が行なわれる。これにより、ｎ型低濃度領域（図示せず）が形成される。この後、レジストパターン１７３ｅが除去される。
【０１１８】
図３０を参照して、所望の領域上にレジストパターン１７３ｆが形成される。このレジストパターン１７３ｆをマスクとしてＢＦ2のイオン注入が行なわれる。これにより、ｐ型低濃度領域（図示せず）が形成される。この後、レジストパターン１７３ｆが除去される。
【０１１９】
図３１を参照して、全面に酸化膜が２５０ｎｍの膜厚で堆積された後、この酸化膜に全面異方性エッチングが施される。これにより、各ゲート電極層２１、３７、４７とフィールドプレート層２７との側壁に側壁酸化膜２３、２９、３９、４９が残存される。この後、所望の領域上にレジストパターン１７３ｇが形成される。このレジストパターン１７３ｇ、各ゲート電極層、側壁酸化膜などをマスクとして、砒素がイオン注入される。これにより、ｎ型高濃度領域（図示せず）が形成される。この後、レジストパターン１７３ｇが除去される。
【０１２０】
図３２を参照して、所望の領域上にレジストパターン１７３ｈが形成される。このレジストパターン１７３ｈ、各ゲート電極層、側壁絶縁層などをマスクとしてＢＦ2のイオン注入が行なわれる。これにより、ｐ型高濃度領域（図示せず）が形成される。このレジストパターン１７３ｈを除去した後、熱処理が施される。
【０１２１】
図３３を参照して、上記の熱処理により、ソース／ドレイン層に注入した不純物が活性化される。これにより、ｐ+ドレイン層１０１と、ｎ+ソース層１０９と、高濃度ｐ型層１１７と、１対のｎ型ソース／ドレイン層３３、３３と、１対のｐ+ソース／ドレイン層４３、４３とが形成される。
【０１２２】
図３４を参照して、表面全面に層間絶縁層５１が堆積され、スルーホール５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｇが形成される。
【０１２３】
図３５を参照して、各スルーホールを通じて各下層と電気的に接続するように、第１配線層５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅが形成される。
【０１２４】
図３６を参照して、第１配線層を覆うように第２の層間絶縁層５５が堆積される。この第２の層間絶縁層５５にスルーホール５５ａが形成される。このスルーホール５５ａを通じて第１配線層と電気的に接続するように第２配線層５７が形成される。
【０１２５】
この後、第３の層間絶縁層５９が形成され、層間絶縁層５９にコンタクトホール５９ａが形成され、そのコンタクトホール５９ａを通じて第２配線層と電気的に接続するように第３配線層６１が形成されて、図１９に示す半導体装置が完成する。
【０１２６】
以上により、ｎ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとが同一基板上に形成される。
本実施の形態においては、特に図２０に示すようにｎ+ソース層１０９が、ｐ+ドレイン層１０１の周囲を取囲む構成（ソース・エレクトロード・サラウンド・ドレイン構造）を有している。また高耐圧用のｎ−ｃｈＩＧＢＴでは、耐圧を持たせるため、また導電率変調を生じさせるため、高抵抗ｎ型ベース層５をｐ+ドレイン層１０１とｎ+ソース層１０９との間に設ける必要がある。このようにソース・エレクトロード・サラウンド・ドレイン構造において高抵抗ｎ型ベース層５が必要であるため、ドレイン層がソース層の周囲を取囲む構成に比較して、ソース・エレクトロード・サラウンド・ドレイン構造では、ｐ+ドレイン層１０１と対向するｎ+ソース層１０９の周長が長くなる。したがって、電子の注入量が多くなり、駆動電流が増える。
【０１２７】
また、このｎ−ｃｈＩＧＢＴは、他の素子とトレンチ分離により電気的に分離されている。このため、ｎ+ソース層１０９が、ｐ+ドレイン層１０１の外周に位置し、トレンチ分離の溝６３と近くに配置されている場合でも、ｎ+ソース層１０９から基板１側へ電流が流れることは防止される。よって、トレンチ分離用の溝６３をｎ+ソース層１０９から外周側へ離して配置する必要はない。
【０１２８】
以上より、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【０１２９】
また、多層配線構造を利用して、ソース引出配線層５３ｂとドレイン引出配線層６１とが異なる絶縁層上に形成されている。このため、ソース引出配線層５３ｂがｎ+ソース層１０９の全周にわたって設けられている場合でも、ソース引出配線層５３ｂとドレイン引出配線層６１とが電気的にショートすることは防止される。
【０１３０】
また、ソース引出配線層５３ｂがｎ+ソース層１０９の全周にわたってｎ+ソース層１０９の表面と接している。このため、ｎ+ソース層１０９とソース引出配線層５３ｂとのコンタクト面積が大きく確保でき、ソースコンタクト抵抗を小さくすることができる。
【０１３１】
また、このソース引出配線層５３ｂには、たとえばアルミニウムなどの抵抗の小さい材料を用いることができる。よって、低抵抗のソース引出配線層５３ｂを通じてｎ+ソース層１０９の全周に電流を供給することができる。したがって、抵抗の比較的高いｎ+ソース層１０９を通じてｎ+ソース層１０９の全周に電流を供給する場合に比較して、抵抗を小さくすることができる。
【０１３２】
また、横型ｎ−ｃｈＩＧＢＴにおいて、ソース−ドレイン（Ｓ−Ｄ）間の距離におけるドレイン電流ＩD−ドレイン電圧ＶD特性についてシミュレーションを行なった。以下、そのシミュレーションについて説明する。
【０１３３】
図３７は、シミュレーションを行なった横型ｎ−ｃｈＩＧＢＴの断面構造を示す図である。図３７を参照して、断面構造で、奥行き１μｍ（レクトアングル）とし、Ｓ−Ｄ間距離を４０、８０、１８０μｍと変えた場合のＩD−ＶD特性を図３８に示す。ここで、ゲート電圧は５Ｖである。
【０１３４】
図３８を参照して、通常のレクトアングル構造の場合には、Ｓ−Ｄ間距離を大きくすると、単調にオン電流ＩDが減少することがわかる。
【０１３５】
次に、図３７の断面構造でＡ−Ａ′を起点に回転させたデバイス構造（シリンドリカル、本発明のソース・エレクトロード・サラウンド・ドレイン構造に相当する）のＩD−ＶD特性を図３９に示す。
【０１３６】
図３９を参照して、ドレイン電圧ＶDが小さいときには、Ｓ−Ｄ間距離が大きい方がオン電流ＩDが小さいが、ドレイン電圧ＶDが大きくなると、Ｓ−Ｄ間距離の長い方がオン電流ＩDが高くなる。
【０１３７】
これは、ドレイン電圧ＶDが小さいときには、Ｓ−Ｄ間距離が大きくなると、Ｓ−Ｄ間の抵抗が高くなるためＳ−Ｄ間距離の大きいものほどオン電流ＩDが小さくなるものと考えられる。またドレイン電圧ＶDが大きい場合には、図２０に示すようにＳ−Ｄ間距離Ｌ1の増加に伴い、ソース領域１０９の周長が長くなるため、電子注入の効率が高くなり電流駆動能力が向上する。その結果、ドレイン電圧の増加に伴い、Ｓ−Ｄ間距離を増やしたほうがオン電流ＩDを大きくできると考えられる。
【０１３８】
ところでｎ−ｃｈＩＧＢＴのラッチアップは、図１９に示すｎ+ソース層１０９の直下のｐ型ベース層の抵抗と、ＩＧＢＴの動作時にｎ+ソース層１０９直下のｐ型ベース層１０７に流れるホール電流との積が０．７Ｖを越えると生じる。そこで、Ｓ−Ｄ間距離を増やせばソース周長が増えるため、上記のｐ型ベース層の抵抗が減少しラッチアップ耐量が増える。
【０１３９】
以上のシミュレーション結果から、本実施の形態におけるソース・エレクトロード・サラウンド・ソース構造では、Ｓ−Ｄ間距離を増やすことで、オン電流（駆動電流）を低下させずにラッチアップ耐量を増やすことができる。
【０１４０】
本実施の形態の半導体装置のｐ+ドレイン層１０１をｎ+ドレイン層に置換えれば、高耐圧ｎ−ｃｈＭＯＳトランジスタが実現できる。また、本実施の形態は、ｎ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとを同一基板上に形成する製造方法について述べたが、各部の極性を反転化した構造にすれば、ｐ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとを同一基板上に形成することもできる。
【０１４１】
実施の形態３
図４０は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。また図４１は、図４０に示す横型ｎ−ｃｈＭＯＳトランジスタのソース層とドレイン層との平面レイアウトを示す図である。また図４２は、図４１にソース引出配線層とドレイン引出配線層を加えた図である。なお図４０は、図４１のＣ−Ｃ線に沿う断面に対応する。
【０１４２】
図４０〜図４２を参照して、この半導体装置は、従来例で示した容量結合型多重フィールドプレートを本発明の高耐圧の横型ｎ−ｃｈＭＯＳトランジスタに適用した場合の構成を示している。シリコン基板１の表面上には、たとえばシリコン酸化膜よりなる絶縁層３を介在して、高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ分離によって周囲の素子と電気的に分離されている。この溝６３は、ｎ−ｃｈＭＯＳトランジスタ形成領域をたとえば楕円の平面形状に取囲むように配置されている。
【０１４３】
ｎ−ｃｈＭＯＳトランジスタ２３０は、ｎ+ソース層２０９と、ｎ+ドレイン層２１１と、ｎ型バッファ層２１３と、ゲート酸化膜１９と、ゲート電極層２７とを有している。
【０１４４】
ｎ+ソース層２０９は、高抵抗ｎ型ベース層５の表面に形成されたｐ型ベース層２０７の領域内で、高濃度ｎ型層２１７と隣接するように形成されている。またｎ+ドレイン層２１１は、高抵抗ｎ型ベース層５の表面に形成されたｎ型バッファ層２１３内に形成されている。ゲート電極層２１は、ｐ型ベース層２０７と高抵抗ｎ型ベース層５との上に、ゲート酸化膜１９を介在して形成されている。このゲート電極層２１は、ドープトポリシリコン層２１ａとタングステンシリサイド層２１ｂとの積層構造よりなっている。またゲート電極層２１の側壁には側壁酸化膜２３が形成されている。
【０１４５】
特に図４１を参照して、ｎ+ソース２０９は、ｎ+ドレイン層２１１の周囲を取囲むように、たとえば楕円の平面形状を有している。またゲート電極層２１も、ｎ+ソース層２０９の内周側に、ｎ+ソース層２０９に沿って楕円の平面形状に形成されている。これによって、このｎ−ｃｈＭＯＳトランジスタ２３０のチャネル領域は、ｎ+ソース層２０９の内周側に楕円の環形状に生ずることになる。
【０１４６】
ｎ+ソース層２０９とｎ+ドレイン層２１１との間の高抵抗ｎ型ベース層５の表面にはフィールド酸化膜６９が、たとえば楕円の平面形状に形成されている。このフィールド酸化膜６９上には、ゲート電極層２１と同一の層よりなる複数の導電層２０１が形成されている。この導電層２０１は、容量結合型多重フィールドプレートの下層をなすものである。
【０１４７】
なお、この導電層２０１の側壁には、側壁酸化膜２０３が形成されている。ｎ−ｃｈＭＯＳトランジスタ２３０を覆うように第１の層間絶縁層５１が形成されている。この第１の層間絶縁層５１には、スルーホール５１ａ、５１ｂ、５１ｃ、５１ｇが形成されている。スルーホール５１ａを通じてｎ+ ドレイン層２１１と、スルーホール５１ｇを通じて導電層２７と電気的に接続するように第１配線層５３ａが形成されている。またスルーホール５１ｂを通じてｎ+ソース層２０９と高濃度ｐ型層２１７と電気的に接続するように第１配線層５３ｂが形成されている。またスルーホール５１ｃを通じてゲート電極層２１と電気的に接続するように第１配線層５３ｃが形成されている。
【０１４８】
また第１配線層５３ａと５３ｃとの間には、これらの層と同一の層よりなる導電層２０５が、下層の導電層２０１と容量を構成するように配置されている。この導電層２０５が、容量結合型多重フィールドプレートの上層をなすものである。
【０１４９】
特に図４２を参照して、ソース引出配線層５３ｂは、ｎ+ソース層２０９の全周にわたって、ｎ+ソース層２０９の表面に接するように、楕円の平面形状を有している。このソース引出配線層５３ｂ上に第２および第３の層間絶縁層５５、５９を介在してソース引出配線層５３ｂと平面的に交差するようにドレイン引出配線層６１が延在している。
【０１５０】
本実施の形態においては、導電層２０１、２０１と第１配線層５３ａ、５３ｃと導電層２０５とにより容量結合型多重フィールドプレートが構成されているため、ソース−ドレイン間の電位の安定化を図ることができる。以下、そのことについて詳細に説明する。
【０１５１】
図４０を参照して、ｎ−ｃｈＭＯＳトランジスタの動作時においては、ドレインにはＶｃｃ電位、ソースにはＧＮＤ電位が与えられる。このように電位が与えられた場合、ｎ+ドレイン層２１１とｎ+ソース層２０９との間であってフィールド酸化膜６９の下部には一定の電位差が生じる。またドレインに接続される第３配線層６１には、高耐圧の電力用素子の場合には６００Ｖもの電圧が印加される。このような大きい電圧がソース−ドレイン間の上部に与えられると、ｎ−ｃｈＭＯＳトランジスタ２３０の動作時において、ソース−ドレイン間の電位が安定しなくなるおそれがある。
【０１５２】
そこで、本実施の形態においては、容量結合型多重フィールドプレートが設けられている。図４３は、図４０のフィールドプレート部（領域Ｒ２）を拡大して示す部分断面図である。
【０１５３】
図４３を参照して、ｎ−ｃｈＭＯＳトランジスタの動作時にソースおよびドレインに所定の電位が印加されると、フィールドプレートを構成する各導電層２０１、２０５によりキャパシタが構成される。これにより、各導電層間に電荷が蓄積され、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４が構成される。この状態は図４４に示すように容量Ｃ１、Ｃ２、Ｃ３、Ｃ４がフィールド酸化膜６９上において直列に接続された状態となる。
【０１５４】
このようにフィールド酸化膜６９の上部に容量が構成されることによって、ｎ−ｃｈＭＯＳトランジスタの動作時において、フィールド酸化膜６９の下部と上部との電位がほぼ同一とされる。このように、フィールド酸化膜６９の直上部がその下部とほぼ同一の電位となるため、仮に第３の配線層６１に高電圧が印加された場合でも、フィールド酸化膜６９の下部に与えられる影響は少なくなり、ソース−ドレイン間の電位が安定になる。
【０１５５】
また本実施の形態においては、ｎ+ソース層２０９が、ｎ+ドレイン層２１１の周囲を取囲むように形成されている。このため、実施の形態１で説明したと同様の理由により、電流駆動能力を向上することができる。
【０１５６】
また本実施の形態においては、ｎ−ｃｈＭＯＳトランジスタ２３０は、他の素子と溝６３によるトレンチ分離により電気的に分離されている。このため、実施の形態１で説明したと同様の理由により、高集積化に適した半導体装置を得ることができる。
【０１５７】
以上より、大きな電流駆動能力を有し、かつ高集積化に適した半導体装置を得ることができる。
【０１５８】
また多層配線構造を用いることにより、ソース引出配線層となる第１配線層５３ｂとドレイン引出配線層となる第３配線層６１とが異なる絶縁層上に形成されている。このため、ソース引出配線層５３ｂを、ｎ+ソース層２０９の全周にわたって、ｎ+ソース層２０９の表面に接するように構成した場合でも、ソース引出配線層５３ｂとドレイン引出配線層６１との電気的な絶縁は維持される。
【０１５９】
また、ソース引出配線層５３ｂを、ｎ+ソース層２０９の全周にわたって、ｎ+ソース層２０９の表面に接するように形成することができる。このため、実施の形態１で説明したと同様の理由により、ソースコンタクト抵抗を低減することができるとともに、ソース領域全周に電流を供給する際の抵抗を低くすることもできる。
【０１６０】
実施の形態４
図４５は、本発明の実施の形態４に係る半導体装置の構成を概略的に示す断面図である。また図４６は、図４５に示すｐ−ｃｈＩＧＢＴのソース層とドレイン層との平面レイアウトを示す図である。また図４７は、図４６にソース引出配線層およびドレイン引出配線層とを加えた図である。なお図４５は、図４６のＤ−Ｄ線に沿う断面に対応する。
【０１６１】
図４５〜図４７を参照して、シリコン基板１上に、シリコン酸化膜などの絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５には、溝６３よりなるトレンチ分離によってｐ−ｃｈＩＧＢＴ、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの各領域に電気的に分離されている。
【０１６２】
ｐ−ｃｈＩＧＢＴは、ｐ+ソース層３０９と、ｎ型ベース層３０７と、ｎ+ドレイン層３１１と、ｐ型バッファ層３１３と、ｐ-ドレイン層３１５と、ゲート酸化膜１９と、ゲート電極層２１とを有している。
【０１６３】
ｐ+ソース層３０９は、高抵抗ｎ型ベース層５の表面に形成されたｎ型ベース層３０７の領域内に、高濃度ｎ型層３１７と隣接するように形成されている。またｎ+ドレイン層３１１は、高抵抗ｎ型ベース層５の表面に形成されたｐ型バッファ層３１３の領域内に形成されている。またｐ-ドレイン層３１５は、ｐ型バッファ層３１３に電気的に接続するように、かつｐ+ソース層３０９と所定の距離を隔てるようにフィールド酸化膜６９の直下に形成されている。
【０１６４】
ゲート電極層２１は、ｐ+ソース層３０９とｐ-ドレイン層３１５に挟まれる高抵抗ｎ型ベース層５およびｎ型ベース層３０７上にゲート酸化膜１９を介在して形成されている。ゲート電極層２１は、ドープトポリシリコン層２１ａとタングステンシリサイド層２１ｂとの二層構造を有している。
【０１６５】
特に図４６を参照して、ｐ+ソース層３０９は、ｎ+ドレイン層３１１の周囲を取囲むように、たとえば楕円の平面形状を有している。
【０１６６】
なお、これ以外の構成については、図１に示す実施の形態１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１６７】
本実施の形態におけるｐ−ｃｈＩＧＢＴの製造方法において、ｐ-ドレイン層３１５は、フィールド酸化膜６９の形成前にこのｐ-ドレイン層３１５の形成領域にｐ型不純物イオンを選択的にイオン注入すれば、ＬＯＣＯＳ法でフィールド酸化膜６９が形成されるのと同時に形成できる。
【０１６８】
本実施の形態では、ｐ+ソース層３０９が、ｎ+ドレイン層３１１の周囲を、取囲むように配置されている。このため、実施の形態２で説明したように、電流駆動能力を向上することができる。
【０１６９】
またｐ−ｃｈＩＧＢＴは、溝６３によるトレンチ分離により他の素子（ＣＭＯＳトランジスタなど）と電気的に分離されている。このため、実施の形態１で説明したようにｐ+ ソース層３０９がシリコン基板１に対して高電圧となった場合でも、この溝６３によるトレンチ分離で耐圧を保持することができるため、分離領域の面積を減らすことが可能となる。
【０１７０】
以上より、大きな電流駆動能力を有し、かつ高集積化に適した半導体装置を得ることができる。
【０１７１】
またソース引出配線層となる第１の配線層５３ｂとドレイン引出配線層となる第３の配線層６１とは、異なる絶縁層上に形成されている。このため、特に図４７に示すようにソース引出配線層５３ｂがｐ+ソース層３０９に沿って楕円の平面形状に形成された場合でも、ソース引出配線層５３ｂとドレイン引出配線層６１との電気的な分離を維持することができる。
【０１７２】
また、ソース引出配線層５３ｂがｐ+ソース層３０９の全周にわたってｐ+ソース層３０９の表面と接している。このため、ｐ+ソース層３０９とソース引出配線層５３ｂとのコンタクト面積が大きく確保でき、ソースコンタクト抵抗を小さくすることができる。
【０１７３】
また、このソース引出配線層５３ｂには、たとえばアルミニウムなどの抵抗の小さい材料を用いることができる。よって、低抵抗のソース引出配線層５３ｂを通じてｐ+ソース層３０９の全周に電流を供給することができる。したがって、抵抗の比較的高いｐ+ソース層３０９を通じてｐ+ソース層３０９の全周に電流を供給する場合に比較して、抵抗を小さくすることができる。
【０１７４】
実施の形態５
図１９に示す実施の形態２におけるｎ−ｃｈＩＧＢＴなどの電力用デバイスを取囲む溝６３の本数は必要な耐圧分だけ設ければよい。たとえば、図１９に示す領域Ｒ１を、図４８に示すように、２本の溝によってｎ−ｃｈＩＧＢＴの形成領域を取囲むような構成としてもよい。このように溝を複数本設けることによって、シリコン層に与える応力を小さくしたまま、耐圧の向上を図ることができる。以下、そのことについて詳細に説明する。
【０１７５】
図１９の領域Ｒ１を参照して、トレンチ分離の場合、溝６３の側壁に形成される酸化膜６５の膜厚により保持できる耐圧が決まる。このため、耐圧のことのみ考えれば、酸化膜６５の膜厚は厚いほうが望ましい。しかし、シリコン酸化膜は、シリコンと熱膨張係数が大きく異なる。このため、この酸化膜６５の各膜厚を厚くしすぎると、後工程の熱処理でシリコン基板内に応力が与えられることになる。
【０１７６】
本実施の形態では、溝を複数本設けることで、素子が形成されるシリコン層に面するシリコン酸化膜６５の膜厚Ｔ1とＴ4とを所定値に維持したまま、シリコン酸化膜６５の膜厚の総和（Ｔ1＋Ｔ2＋Ｔ3＋Ｔ4）を大きくすることができる。各素子が形成されるシリコン層に面するシリコン酸化膜６５の膜厚Ｔ1とＴ4とが所定値に維持されるため、素子の形成されるシリコン層へ与えられる応力が増大することは抑制される。また各シリコン酸化膜６５の膜厚の総和は、溝１本の場合より大きくできるため、保持できる耐圧が高くなる。このように複数本の溝６３ａ、６３ｂを設けることにより、シリコン層に与える応力を小さく維持したまま、耐圧の向上を図ることができる。
【０１７７】
また、溝の平面構造は、図４９に示すように環状に、すなわちコーナ部分を丸くし、かつ溝幅Ｗを一定にすることが望ましい。この溝６３ａ、６３ｂの幅Ｗを各部分において一定にすることによって溝内部へのポリシリコンの埋込特性を良好にすることができる。
【０１７８】
図５０は、幅の異なる２つの溝内にポリシリコン層を埋込む工程を示す断面図である。まず図５０を参照して、幅の細い溝と幅の太い溝とが併存する場合に、幅の細い溝６３ｃ内をポリシリコン層６７で完全に埋込むことはできても、幅の太い溝６３ｄ内を完全に埋込むことはできない場合がある。この状態で、ポリシリコン層６７に全面エッチバックを施すと、図５１に示すように、幅の太い溝６３ｄ内をポリシリコン層６７ｄで充填することはできない。
【０１７９】
このように、溝の幅Ｗが一定でない場合には、特に溝の幅Ｗが太い部分へのポリシリコン層の埋込が十分にできない場合が生ずる。このように溝内をポリシリコン層により完全に充填できない場合には、トレンチ分離耐圧を十分に確保することができなくなる。
【０１８０】
一方、本実施の形態のごとく溝６３ａ、６３ｂの幅が一定の場合には、溝内へのポリシリコン層の埋込特性が良好になり、トレンチ分離耐圧を大きく確保することができる。
【０１８１】
なお、溝６３ａ、６３ｂを埋込む材料としては、ポリシリコンに限らず、酸化シリコンであってもよい。この酸化シリコンを埋込む場合には、溝内を埋込むようにシリコン酸化膜を全面に堆積した後、このシリコン酸化膜を全面エッチバックすればよい。
【０１８２】
また、溝内にのみ充填層を残す方法として、エッチバックの代わりにＣＭＰ（Chemical Mechanical Polishing ）法を用いてもよい。
【０１８３】
実施の形態６
たとえば、ｐ−ｃｈＭＯＳトランジスタは、図５２に示すｎ−ｃｈＩＧＢＴ１３０で構成されたブリッジ回路のハイサイド側のレベルシフトとして用いられる。このような用途において、ｐ−ｃｈＭＯＳトランジスタがオフした場合には、基板電位とｎ+ドレイン電位とは０Ｖのままで、ｐ+ソース層の電位とゲート電極層の電位とは０から正の高電圧まで上昇する。
【０１８４】
このような用途に用いられるｐ−ｃｈＭＯＳトランジスタを含むｐ−ｃｈ電力用デバイスに本発明のソース・エレクトロード・サラウンド・ドレイン構造を適用した場合、ｎ+ドレイン（コレクタ）側からソース側へ空乏層が延びるため、このソース付近に位置するトレンチ分離の溝側壁の電位は安定していない。
【０１８５】
それゆえ、図５３に示すように、ｐ−ｃｈパワーデバイスを、トレンチ分離を介して取囲む分離領域を設け、その分離領域を、ソース電位と同電位にすることで、溝側壁の電位を安定化させることができる。具体的には、図５３において、ｐ−ｃｈＩＧＢＴ領域の周囲を溝６３によるトレンチ分離を介在して、高抵抗ｎ型層５、ｎ型層５２１と高濃度ｎ型層５２３との積層構造よりなる分離領域が設けられている。この分離領域の高濃度ｎ型層５２３と、ｐ−ｃｈＩＧＢＴのｐ+ソース層３０９とは、同一の第１の配線層５５３ｂにより電気的に接続されている。
【０１８６】
このような構成とすることにより、溝６３側壁の電位を安定化、すなわちシールド化させることができる。本願ではこの配線層５５３ｂをシールド電極と呼ぶ。
【０１８７】
実施の形態７
実施の形態６においてソース領域と同電位とされる分離領域５、５２１、５２３およびシールド電極５５３ｂとは、ｐ−ｃｈの電力用デバイスに限られず、図５４に示すｎ−ｃｈＩＧＢＴなどのｎ−ｃｈの電力素子に用いられてもよい。
【０１８８】
図５４を参照して、ｎ−ｃｈＩＧＢＴの形成領域を溝６３によりトレンチ分離を介在して取囲むように、高抵抗ｎ型層５とｎ型層４２１と高濃度ｎ型層４２３との積層構造よりなる分離領域が設けられている。この分離領域の高濃度ｎ型層４２３とｎ−ｃｈＩＧＢＴのｎ+ソース層１０９とは、シールド電極４５３ｂにより同電位とされている。
【０１８９】
このような構成とすることにより、実施の形態６と同様、溝６３側壁の電位を安定化、すなわちシールド化することができる。
【０１９０】
実施の形態８
図５５は、本発明の実施の形態８に係る半導体装置の構成を概略的に示す断面図である。図５５を参照して、本実施の形態では、ｎ型貼り合せＳＯＩ基板に、横型のｐ−ｃｈＩＧＢＴと横型のｎ−ｃｈＩＧＢＴとを併存させた場合の構成が示されている。このような構成の場合には、ｎ−ｃｈＩＧＢＴにおいて、フィールド酸化膜６９の直下に、ｎ型バッファ層１０３に接するように、かつｎ+ソース層１０９と所定の距離を隔てて対向するようにｐ-トップ層６０１を設けることが望ましい。
【０１９１】
なお、これ以外の構成については、ｎ−ｃｈＩＧＢＴについては、図１９に示す構成と、またｐ−ｃｈＩＧＢＴについては、図４５に示す構成とほぼ同じであるため、同一の部材についは同一の符号を付し、その説明を省略する。
【０１９２】
本実施の形態においては、ｎ−ｃｈＩＧＢＴにおいて、フィールド酸化膜直下にｐ-トップ層６０１を設けたため、ｐ−ｃｈＩＧＢＴのｐ- ドレイン層３１５とｎ−ｃｈＩＧＢＴのｐ-トップ層６０１とをオフ時に高電圧が印加されたときに完全に空乏化するような濃度に設定することで、図５６に示すように素子耐圧を高く、しかもほぼ同じ耐圧にすることができる。
【０１９３】
実施の形態９
図５７は、本発明の実施の形態９に係る半導体装置の構成を示す鳥瞰図である。図５７を参照して、ｎ−ｃｈＩＧＢＴにおいて、ｎ+ソース層７０９と、高濃度ｐ型層７１７との接合部は、平面的に見て櫛状の構造を有している。
【０１９４】
実施の形態２において、ｐベース抵抗がラッチアップ耐量を決める要因であることを述べた。そこで、図５７に示すようにｎ+ソース層７０９と高濃度ｐ型層７１７との接合部を櫛状構造にすることで、ｎ+ソース層直下のｐベース抵抗ｒが部分的に低くなる。つまり、ｎ+ソース層７０９と高濃度ｐ型層７１７との接合部が、ｎ+ソース層７０９側へ突出（入り込んでいる）状態にある部分では、ｎ+ソース層７０９の幅Ｗ10は、小さくなる。このようにｎ+ソース層７０９の幅Ｗ10が小さくなるため、この部分におけるｐベース抵抗ｒが低くなる。よって、この構造をとることで、ラッチアップ耐量を向上することが可能となる。
【０１９５】
なお、ｎ+ソース層７０９の厚い幅Ｗ11部分は、ソース引出電極層とのコンタクトを確実に取るために必要である。
【０１９６】
実施の形態１０
図５８は、本発明の実施の形態１０に係る半導体装置の構成を概略的に示す断面図である。図５８を参照して、本実施の形態は、横型ｎ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとが併存する場合を示している。本実施の形態においては、ｎ+ソース層１０９と、高濃度ｐ型層１１７と、ｐ+ドレイン層１０１と、ｎＭＯＳトランジスタのソース／ドレイン層３３と、ｐＭＯＳトランジスタのソース／ドレイン領域４３との表面がシリサイド化されて、その各表面にシリサイド層８０１が形成されている。
【０１９７】
このように、ｎ+ソース層１０９の表面をシリサイド化することにより、ｐ+ソース層１０９のシート抵抗値を下げることが可能となる。これにより、このシリサイド層８０１を通じてｎ+ソース層１０９の全周に少ない抵抗で電流を供給することが可能となる。よって、ソース引出配線層８５３ｃは、ｎ+ソース層１０９の全周にわたってｎ+ソース層１０９の表面と接するように設ける必要はなく、ｎ+ソース層１０９の一部表面に接していればよい。
【０１９８】
このようにソース引出配線層８１３ｃが楕円形状をとる必要はないため、ソース引出配線層８５３ｃとドレイン引出配線層８１３ａとが同一の絶縁層上に形成されても、これらの配線層がショートするおそれはない。
【０１９９】
また、ｎ型バッファ層１０３と、ｐ型ベース層１０７と、ｐ型ウェル層３１と、ｎ型ウェル層４１とは、シリコン酸化膜よりなる絶縁層３に達するように形成されていてもよい。この場合でも、この電力用のデバイスは同じ動作をすることができる。
【０２００】
実施の形態１１
図５９と図６０とは、図３８と図３９とで示されたグラフにおいて縦軸のドレイン電流を電流密度換算（ドレイン電流をｎ−ｃｈＩＧＢＴの平面占有面積で割った値）でシミュレーションした結果を示す図である。
【０２０１】
図５９と図６０とを参照して、このシミュレーションの結果より、レクトアングル構造に比べてシリンドリカル構造では、同一のＳ−Ｄ間距離でも高いドレイン電流密度の得られることが判明した。つまり、ｎ−ｃｈＩＧＢＴのドレインの表面形状が略真円であり、かつドレイン領域を取囲むソース領域の表面形状が略真円の環形状（環形状を規定する内周円と外周円とが略真円）の場合には、最も高いドレイン電流密度を得ることができ、それによりラッチアップ能力を向上し得る最良の構造が得られることが判明した。
【０２０２】
以上のシミュレーションの結果より、ドレイン電流密度を高くしラッチアップ能力を向上させるためには、ｎ−ｃｈＩＧＢＴのユニットセルの平面形状をシリンドリカル構造とし、このユニットセルをアレイとして展開した構造が考えられる。このアレイとして展開した構造の一例を実施の形態１１として以下に説明する。
【０２０３】
図６１は、本発明の実施の形態１１における半導体装置の構成を概略的に示す平面レイアウト図である。図６１を参照して、上述したシリンドリカル構造を有する１つのユニットセルを、仮想の正六角形の平面領域内に配置することで、各ユニットセルを蜂の巣状に無駄なく敷きつめることが可能となる。この蜂の巣状の平面レイアウト構造は、言い換えれば、互いに隣り合う３つのシリンドリカル構造を有するユニットセルのｐ+ドレイン領域１０１の中心が、略正三角形Ｎの頂点に配置された構造である。
【０２０４】
図６２は、図６１のＦ−Ｆ線に沿う概略断面図である。図６１と図６２とを参照して、本実施の形態では、ユニットセルごとに溝分離を施すのではなく、セルアレイ全体として溝分離が施されている。つまり、蜂の巣状に展開したセルアレイの外周に沿って溝６３が形成されている。このため、隣り合うｎ−ｃｈＩＧＢＴの間には溝６３が設けられておらず、高濃度ｐ型層１１７が各ユニットセル間で共有されている。
【０２０５】
また各ユニットセルのｐ+ドレイン領域、ゲート電極層、ｎ+ソース領域の各々は、メタル配線など（図示せず）で互いに接続されている。
【０２０６】
なお、これ以外の構成については、図１９に示すｎ−ｃｈＩＧＢＴを隣り合うよう配置した構造とほぼ同様であるため、同一の部材について同一の符号を付し、その説明を省略する。
【０２０７】
なお、たとえば図６３に示すように過電流検出によるリアルタイムクランプ回路に用いられるＩＧＢＴのソースをマルチソースにして、一方のソースには抵抗をつけ、過電流が流れた場合には、過電流と抵抗との積がＭＯＳトランジスタのしきい値電圧になるように設定することで、ＩＧＢＴのゲート電極を速やかにソース電位にし、ＩＧＢＴの破壊を防ぐことができる。このような用途にＩＧＢＴを用いる場合には、図６１、６２に示す構造に限られず、以下に示すようにユニットセルごとに溝分離が施される。
【０２０８】
図６４は、ユニットセルごとに溝分離が施された構成を示す平面レイアウト図である。また図６５は、図６４のＧ−Ｇ線に沿う概略断面図である。
【０２０９】
図６４と図６５とを参照して、ユニットセルごとに溝分離が施されるため、セルアレイの外周領域のみならず、隣り合うｎ−ｃｈＩＧＢＴの間にも少なくとも１つの溝６３が配置されることになる。ここで、各ｎ−ｃｈＩＧＢＴに設けられるソース引出配線層５３ｂ1、５３ｂ2は、過電流検出に使用されるＩＧＢＴと使用されないＩＧＢＴとで分割されている。つまり、ソース引出配線層５３ｂ1とソース引出配線層５３ｂ2とは、互いに電気的に絶縁されている。このようにソース引出配線層５３ｂ1、５３ｂ2を分割することで、抵抗の電圧効果による電流損失を極力減らす効果がある。
【０２１０】
なお、隣り合うｎ−ｃｈＩＧＢＴの各ゲート電極層２１間と各ｐ+ドレイン領域１０１間とは電気的に接続されている。
【０２１１】
なお、これ以外の構成については、図６１と図６２とに示す構成とほぼ同様であるため、同一の部材については同一の符号を付しその説明を省略する。
【０２１２】
実施の形態１２
図６６に示すようなハーフブリッジ回路はＩＧＢＴ６１０とダイオード６２０とからなっている。上述のシリンドリカル構造を有するＩＧＢＴをこのハーフブリッジ回路のＩＧＢＴ６１０に用いる場合、ＩＧＢＴ６１０として、図６７に示すようにたとえば蜂の巣状に展開されたセルアレイが用いられ、ダイオード６２０には、図６７に示すようにたとえばトラック形状のダイオードが用いられる。以下、このハーフブリッジ回路を構成するダイオードの構造および配線接続の状態について説明する。
【０２１３】
図６８は、図６７に示すダイオードのＨ−Ｈ線に沿う概略断面図である。また図６９〜図７１は、ＩＧＢＴとダイオードとを結ぶ配線の配置を下層から３段階に分割して示す概略平面図である。
【０２１４】
主に図６７と図６８とを参照して、シリコン基板１の表面上にたとえばシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５のダイオードの形成領域は、溝６３よりなるトレンチ分離によって、他の素子の形成領域と電気的に分離されている。
【０２１５】
ダイオード６２０は、ｎ+カソード層６２１と、ｐ+アノード層６２３とを有している。ｎ+カソード層６２１は、高抵抗ｎ型ベース層５に形成されたｎ型層６２５内の表面に形成されている。またｐ+アノード層６２３は、高抵抗ｎ型ベース層５に形成されたｐ型層６２７内の表面に形成されている。
【０２１６】
ｐ+アノード層６２３は、高抵抗ｎ型ベース層５の表面において、ｎ+カソード層６２１の周囲を取囲んでおり、それによりダイオード６２０はトラック形状を有している。このトラック形状とは、ｐ+アノード層６２３と高抵抗ｎ型ベース層５とから構成されるｐｎ接合が、半導体層の表面において直線状に延びる部分（図６７の領域Ｊ）を多く有する構造である。
【０２１７】
またｎ型層６２５の領域上には、絶縁層６５５を介して導電層６３７が形成されている。またｐ型層６２７と高抵抗ｎ型ベース層５との表面上には絶縁層６２９を介して導電層６３１が形成されている。この導電層６３７と６３１とは、たとえばドープドポリシリコン層６３７ａ、６３１ａとタングステンシリサイド層６３７ｂ、６３１ｂとの２層構造を有している。また導電層６３７、６３１の各側壁には側壁酸化膜６３９、６３３が形成されている。
【０２１８】
このダイオード形成領域上には第１の層間絶縁層５１が形成されている。この第１の層間絶縁層５１に設けられたコンタクトホール５１ｊ、５１ｋを通じて各下層に電気的に接続されるように第１の配線層６５３ａ、５３ｂが形成されている。第１の配線層５３ｂは、アノード引出配線層である。
【０２１９】
主に図６９を参照して、アノード引出配線層５３ｂは、たとえば楕円形状に形成されるｐ+アノード層６２３の全周にわたって、ｐ+アノード層６２３の表面に接するように形成されている。このアノード引出配線層５３ｂは、ＩＧＢＴのｎ+ソース層に電気的に接続されるソース引出配線層５３ｂと一体的に形成されている。つまり、ダイオードのｐ+アノード層６２３とＩＧＢＴのｎ+ソース層とは電気的に接続されている。
【０２２０】
主に図６８を参照して、このアノード引出配線層５３ｂなどを覆うように第１の層間絶縁層上に第２の層間絶縁層５５が形成されている。この層間絶縁層５５上には、コンタクトホール５５ｂを通じて第１配線層６５３ａに電気的に接続される第２配線層６５７が形成されている。
【０２２１】
主に図７０を参照して、またＩＧＢＴの形成領域においては、第２の層間絶縁層５５上に導電層５７ａが形成されている。この導電層５７ａはセルアレイを構成する各ユニットセルのゲート電極層２７をコンタクトホール５８を通じて電気的に接続している。
【０２２２】
主に図６８を参照して、第２配線層６５７および導電層５７ａを覆うように第２の層間絶縁層５５上に第３の層間絶縁層５９が形成されている。ダイオード形成領域においては、コンタクトホール５７ｂを通じてｎ+ カソード層６２１と電気的に接続するようにカソード引出配線層６１が第３の層間絶縁層５９上に形成されている。
【０２２３】
主に図７１とを参照して、このカソード引出配線層６１は、ＩＧＢＴのｐ+ドレイン層１０１にコンタクトホール６２を通じて電気的に接続されたドレイン引出配線層６１と一体的に形成されている。つまり、ダイオードのｎ+カソード層６２１とＩＧＢＴのｐ+ドレイン層１０１とは電気的に接続されている。
【０２２４】
なお、図６７のＧ−Ｇ線に沿うＩＧＢＴの断面は、たとえば図６２に示す構造が対応する。
【０２２５】
ここで、横型ダイオードに関しては、図７２と図７３とに示されるように、順方向（Ｉ−Ｖ）特性は、レクトアングル構造のほうがシリンドリカル構造に比べて高いドレイン電流密度を得ることができる。この理由は以下のように説明される。
【０２２６】
ＩＧＢＴにおいては、ＭＯＳトランジスタ部分のチャネルを流れるチャネル電流によって導電率変調が決まっていた。このため、ＩＧＢＴにおいてドレイン電流密度を大きくするには、ＩＧＢＴの単位平面占有面積当たりにおけるチャネル面積の割合を大きくできるシリンドリカル構造がレクトアングル構造よりも有利であった。
【０２２７】
しかし、ダイオードにはＭＯＳトランジスタ部分はない。このため、ダイオードの平面占有面積当たりにおけるチャネル面積を大きくすべくシリンドリカル構造にする必要はない。また、シリンドリカル構造にした場合、そのシリンドリカル構造の中心に配置されるｎ+カソード層６２１とカソード引出配線層６１との接触面積が小さくなる。また、ｐ+アノード層６２７からｎ+カソード層６２１へ流込む電流密度は変化している。
【０２２８】
一方、レクトアングル構造では、ダイオードのｐｎ接合部が半導体層の表面において直線状に延在している（図６７の領域Ｊ）。このため、ｎ+カソード層６２１とカソード引出配線層６４との接触面積は、シリンドリカル構造よりも大きくできる。また、ｐ+アノード層６２７からｎ+カソード層６２１へ流込む電流密度は領域Ｊでは変化しない。よってシリンドリカル構造よりもレクトアングル構造のほうが、電流密度のアノード側とカソード側での差が少ない。その結果、同じオン電圧でも多くの電流を得ることができる。
【０２２９】
以上の説明より、ダイオードは、図６７に示すように、レクトアングル部分（領域Ｊで囲まれた部分）を多く有するトラック形状の構造のほうがシリンドリカル構造よりも有利である。
【０２３０】
以上より、本実施の形態においては、ダイオードの平面形状をトラック形状としたため、シリンドリカル構造のダイオードを採用した場合に比べて、同じオン電圧でも電流を多くとれるハーフブリッジ回路を得ることが可能となる。
【０２３１】
実施の形態１３
実施の形態１１においては、仮想の正六角形の平面領域内にシリンドリカル構造のＩＧＢＴを配置し、その正六角形を蜂の巣状に配置した構造について説明した。しかし、ユニットセルの平面外形形状は、この蜂の巣状の配置に限られず、シリンドリカル構造のＩＧＢＴを仮想の正方形の平面領域内に配置した構造であってもよい。この場合には、複数のユニットセルは、図７４に示すように格子状に展開されることでセルアレイを構成することになる。この格子状の平面レイアウト構造は言い換えれば、互いに隣り合う４つのシリンドリカル構造を有するユニットセルのｐ+ドレイン領域１０１の中心が、略正方形Ｍの頂点に配置された構造である。
【０２３２】
このようにユニットセルを格子状に展開した場合には、各ユニットセルのソース、ドレインもしくはゲートなどを接続する各配線を、互いに直角もしくは４５°の角度で交差するように配置することが容易となる。このような角度で互いに交差する配線層を形成する場合、その配線層を形成する際の写真製版技術に用いられるフォトマスクを製作する際のデータ量は、たとえば配線層が３０°もしくは６０°などで交差する場合よりも少なくできる。このため、ユニットセルを図７４に示すように格子状に展開した場合、電子線露光時間を短縮できるというメリットがある。
【０２３３】
なお、上記した実施の形態１１〜１３においては、ｎ−ｃｈＩＧＢＴについて説明したが、使用されている不純物の導電型をすべて反転させることで、ｐ−ｃｈＩＧＢＴについても同様に成立し、かつ同様の効果を得ることができる。
【０２３４】
なお、上記した実施の形態１〜１３におけるトレンチ分離の溝の形状は、図７５や図７６に示すＶ溝形状や逆Ｖ溝形状であってもよい。
【０２３５】
なお、本発明の構成はバイポーラ素子にも適用することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２３６】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１におけるｐ−ｃｈＭＯＳトランジスタのソース層およびドレイン層の平面レイアウトを示す図である。
【図３】図２にソース引出配線層およびドレイン引出配線層を加えた平面レイアウト図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１５工程を示す概略断面図である。
【図１９】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図２０】本発明の実施の形態２におけるｎ−ｃｈＩＧＢＴにおけるドレイン層とソース層との平面レイアウトを示す図である。
【図２１】図２０にドレイン引出配線層とソース引出配線層とを加えた平面レイアウト図である。
【図２２】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２３】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２４】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２５】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２６】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２７】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２８】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２９】本発明の実施の形態２における半導体装置の製造方法の第８工程を示す概略断面図である。
【図３０】本発明の実施の形態２における半導体装置の製造方法の第９工程を示す概略断面図である。
【図３１】本発明の実施の形態２における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図３２】本発明の実施の形態２における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図３３】本発明の実施の形態２における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図３６】本発明の実施の形態２における半導体装置の製造方法の第１５工程を示す概略断面図である。
【図３７】シミュレーションしたｎ−ｃｈＩＧＢＴの概略断面図である。
【図３８】レクトアングル構造を持つｎ−ｃｈＩＧＢＴのＩ−Ｖ特性を示す図である。
【図３９】シリンドリカル構造を持つｎ−ｃｈＩＧＢＴのＩ−Ｖ特性を示す図である。
【図４０】本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図４１】本発明の実施の形態３におけるｎ−ｃｈＭＯＳトランジスタのドレイン層とソース層との平面レイアウトを示す図である。
【図４２】図４１にドレイン引出配線層とソース引出配線層とを加えた平面レイアウト図である。
【図４３】図４０の領域Ｒ２を拡大して示す部分断面図である。
【図４４】フィールド酸化膜上に容量が形成されることを説明するための模式図である。
【図４５】本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図４６】本発明の実施の形態４におけるｐ−ｃｈＩＧＢＴのソース層とドレイン層との平面レイアウトを示す図である。
【図４７】図４６にドレイン引出配線層とソース引出配線層とを加えた平面レイアウト図である。
【図４８】トレンチ分離用の溝が複数本ある場合の構造を示す部分断面図である。
【図４９】トレンチ分離の溝が、一定の幅を有して素子の周囲を取囲む様子を示す概略平面図である。
【図５０】幅の異なる孔に充填層を形成する様子を示す第１工程図である。
【図５１】幅の異なる孔に充填層を形成する様子を示す第２工程図である。
【図５２】ｐ−ｃｈＭＯＳトランジスタをレベルシフトとして用いた場合のブロック図である。
【図５３】本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。
【図５４】本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。
【図５５】本発明の実施の形態８における半導体装置の構成を概略的に示す断面図である。
【図５６】各種ＩＧＢＴの素子耐圧とソース／ドレイン間距離依存性を示すグラフである。
【図５７】本発明の実施の形態９における半導体装置の構成を概略的に示す鳥瞰図である。
【図５８】本発明の実施の形態１０における半導体装置の構成を概略的に示す断面図である。
【図５９】レクトアングル構造を持つｎ−ｃｈＩＧＢＴのドレイン電圧とドレイン電流密度との関係を示す図である。
【図６０】シリンドリカル構造を持つｎ−ｃｈＩＧＢＴのドレイン電圧とドレイン電流密度との関係を示す図である。
【図６１】ユニットセルを蜂の巣状に配置した様子を示す概略平面図である。
【図６２】図６１のＦ−Ｆ線に沿う概略断面図である。
【図６３】過電流検出によるリアルタイムクランプ回路の回路図である。
【図６４】ユニットセルを蜂の巣状に配置し、かつユニットセル毎に溝分離を施した構成を示す概略平面図である。
【図６５】図６３のＧ−Ｇ線に沿う概略断面図である。
【図６６】ハーフブリッジ回路を示す回路図である。
【図６７】ハーフブリッジ回路におけるＩＧＢＴに蜂の巣状に配置されたセルアレイを用い、かつダイオードにトラック形状のものを用いることを説明するための図である。
【図６８】図６７のＨ−Ｈ線に沿うダイオードの概略断面図である。
【図６９】ハーフブリッジ回路に用いられるダイオードとＩＧＢＴとを接続する配線層の第１段階目の構成を示す概略平面図である。
【図７０】ハーフブリッジ回路に用いられるダイオードとＩＧＢＴとを接続する配線層の第２段階目の構成を示す概略平面図である。
【図７１】ハーフブリッジ回路に用いられるダイオードとＩＧＢＴとを接続する配線層の第３段階目の構成を示す概略平面図である。
【図７２】レクトアングル構造を持つダイオードのドレイン電圧とドレイン電流密度との関係を示す図である。
【図７３】シリンドリカル構造を持つダイオードのドレイン電圧とドレイン電流密度との関係を示す図である。
【図７４】ユニットセルを格子状に配置した構成を示す概略平面図である。
【図７５】トレンチ分離の溝がＶ形状を有する場合の構成を示す概略断面図である。
【図７６】トレンチ分離の溝が逆Ｖ形状を有する場合の構成を示す概略断面図である。
【図７７】従来の半導体装置の構成を概略的に示す断面図である。
【図７８】従来の半導体装置の構成を概略的に示す平面レイアウト図である。
【図７９】従来の半導体装置の製造方法の第１工程を示す概略断面図である。
【図８０】従来の半導体装置の製造方法の第２工程を示す概略断面図である。
【図８１】従来の半導体装置の製造方法の第３工程を示す概略断面図である。
【図８２】従来の半導体装置の製造方法の第４工程を示す概略断面図である。
【図８３】従来の半導体装置の製造方法の第５工程を示す概略断面図である。
【図８４】従来の半導体装置の製造方法の第６工程を示す概略断面図である。
【図８５】従来の半導体装置の製造方法の第７工程を示す概略断面図である。
【図８６】従来の半導体装置の製造方法の第８工程を示す概略断面図である。
【図８７】ドレイン層がソース層の周囲を取囲む構成を示す平面レイアウト図である。
【図８８】ソース層がドレイン層の周囲を取囲む構成を示す平面レイアウト図である。
【図８９】ソース層がドレイン層を取囲む構成を従来の半導体装置に適用した場合の問題点を説明するための概略断面図である。
【図９０】ソース層がドレイン層を取囲む構成を従来の半導体装置に適用した場合の問題点を説明するための概略断面図である。
【符号の説明】
【０２３７】
１ シリコン基板、３ 絶縁層、５ 高抵抗ｎ型ベース層、９，３０９ ｐ+ソース層、１１，１０１ ｐ+ ドレイン層、１３，３１３ ｐ型バッファ層、１５，３１５ ｐ-ドレイン層、６３ 溝、１０３，２１３ ｎ型バッファ層、１０９，２０９ ｎ+ソース層、２１１，３１１ ｎ+ドレイン層、３０ ｐ−ｃｈＭＯＳトランジスタ、１３０ ｎ−ｃｈＩＧＢＴ、２３０ ｎ−ｃｈＭＯＳトランジスタ、３３０ ｐ−ｃｈＩＧＢＴ。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より具体的には、横型パワーデバイスを含んだ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高耐圧、大電流の電力用素子にその駆動回路や保護回路を一体的に集積形成した電力用ＩＣ（Integrated Circuit）は今後の電力素子の主流になる。このような電力用素子でのゲート駆動には、絶縁ゲート電極（ＭＯＳ（Metal Oxide Semiconductor ）ゲート）を用いた電圧制御型が好ましい。この電圧制御型では、電流駆動型に比べて小電流でのゲート駆動ができるからである。
【０００３】
１つの半導体基板上に複数個の半導体素子を集積化した集積回路（ＩＣ）の中で、高耐圧素子を含むものをパワーＩＣと呼ぶ。この高耐圧素子として一般的に用いられるＭＯＳゲートを含むもの（パワーＭＯＳＦＥＴ（Field Effect Transistor ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）など）はｐｎ接合分離とＲＥＳＵＲＦ（Reduced Surface Field ）技術を組合せて実現される。
【０００４】
ｐｎ接合分離ではｐ型の層で取囲んだシリコンの島が作られ、この取囲んだｐ型層が一番低い電位に設定される。これにより、ｎ型の島と外側のｐ型層とは常に逆バイアスされ、このｐｎ接合部には高抵抗の空乏層が存在することになる。
【０００５】
ＲＥＳＵＲＦ技術は１９７９年にAppleなどによって名付けられたが、横型高耐圧ＭＯＳトランジスタを実現するために使われたオフセットゲートと本質的に同じものである。
【０００６】
以下、Terashima et al., Proc. ISPSD '93, pp.224〜229に示されたと類似の構造を有する横型ｐ−ｃｈ（ｐチャネル）ＭＯＳトランジスタを従来の半導体装置として説明する。
【０００７】
図７７と図７８とは、従来の半導体装置の構成を概略的に示す断面図と平面図である。なお図７７の断面図は、図７８のＥ−Ｅ線に沿う断面に対応する。
【０００８】
図７７と図７８とを参照して、ｐ-高抵抗基板９０１の表面に、選択的にｎ-埋込層９０３が形成されている。またこのｎ-埋込層９０３上には、ｎ+埋込層９０４が形成されている。
【０００９】
ｐ-高抵抗基板９０１上にはｎ-層９０５が形成されている。このｎ-層９０５の周囲には、平面的にほぼ楕円形状に、素子分離用のｐ型拡散層９６３が形成されている。このｐ型拡散層９６３およびｐ-高抵抗基板９０１とｎ-層９０５とによりｐｎ接合分離が構成されている。このように他の素子と分離されたｎ-層９０５には、横型ｐ−ｃｈＭＯＳトランジスタが形成されている。
【００１０】
この横型ｐ−ｃｈＭＯＳトランジスタは、ｐ+ソース層９０９と、ｐ+ドレイン層９１１と、ｐ-ドレイン層９１５と、ゲート酸化膜９１９と、ゲート電極層９２１とを有している。
【００１１】
ｐ+ソース層９０９は、ｎ型ベース層９０７の周囲を平面的に略楕円形状に取囲むようにｎ-層９０５の表面に形成されている。このｐ+ソース層９０９と所定の距離を隔ててその外周を平面的に略楕円形状に取囲むようにｐ+ドレイン層９１１がｎ-層９０５の表面に形成されている。ｐ-ドレイン層９１５は、ｐ+ドレイン層９１１とｐ+ソース層９０９との間であって、フィールド酸化膜９６９の直下に位置している。このｐ-ドレイン層９１５は、ｐ+ソース層９０９との間でチャネル領域を規定するように、かつｐ+ドレイン層９１１と電気的に接続するようにｐ+ソース層９０９の周囲を取囲んでいる。ゲート電極層９２１は、ｐ+ソース層９０９とｐ-ドレイン層９１５とに挟まれるｎ-層表面上にゲート酸化膜９１９を介在して形成されている。
【００１２】
このｐ−ｃｈＭＯＳトランジスタを覆うように層間絶縁層９５１が形成されている。この層間絶縁層９５１には、ｐ+ソース層９０９と、ｎ型ベース層９０７との表面を露出するスルーホール９５１ｂが形成されている。また層間絶縁層９５１には、ｐ+ドレイン層９１１の一部表面を露出するスルーホール９５１ａも形成されている。
【００１３】
スルーホール９５１ｂを通じて、ｐ+ソース層９０９およびｎ型ベース層９０７と電気的に接続するようにソース引出用の配線層９５３ｂが形成されている。またスルーホール９５１ａを通じてｐ+ドレイン層９１１と電気的に接続するようにドレイン引出用の配線層９５３ａが形成されている。
【００１４】
なお、フィールド酸化膜９６９上に形成された複数の導電層９２７と層間絶縁層９５１上に形成さた複数の導電層９５３ｇとは、容量結合型多重フィールドプレートを構成している。この導電層９２７の最も外周に位置する導電層９２７は、スルーホール９５１ｇを通じて配線層９５３ａと電気的に接続されている。
【００１５】
特に図７８を参照して、ソース電極引出用の配線層９５３ｂとゲート電極引出用の配線層（図示せず）とドレイン電極引出用の配線層９５３ａとは、同一の層間絶縁層９５１上に形成されている。またドレイン電極引出用の配線層９５３ａは、楕円形状の平面レイアウトを有している。このため、これらの配線層９５３ａと９５３ｂとの絶縁を保つためには、導電層９５３ａの一部に切欠を設け、その切欠部に配線層９５３ｂを配設する必要がある。
【００１６】
次に、従来の半導体装置の製造方法について説明する。
図７９〜図８６は、従来の半導体装置の製造方法を工程順に示す概略断面図である。なお図７９〜図８６は、図７７の領域Ｒ５に対応する断面図である。
【００１７】
まず図７９を参照して、ｐ-高抵抗基板９０１にｎ-埋込層９０３ａと、このｎ-埋込層９０３ａの中にｎ+埋込層９０４ａとが選択的に形成される。
【００１８】
図８０を参照して、ｎ型層９０５が、ｐ-高抵抗基板９０１上にエピタキシャル成長によって形成される。そして分離すべき領域の境界にｐ型の拡散層９６３ａが、下のｐ-高抵抗基板９０１に達するまで深く形成される。またこのｐ型拡散層９６３ａは、ｎ-層９０５の周囲を略楕円形状で取囲むように形成される。
【００１９】
図８１を参照して、酸化膜９７１および窒化膜９７３が順次形成され、酸化しない領域上にレジストパターン９７５が形成される。このレジストパターン９７５をマスクとして窒化膜９７３がエッチング除去される。この後、レジストパターン９７５をマスクとして、ｐ型不純物であるボロン（Ｂ）がイオン注入される。この後、レジストパターン９７５が除去され、通常のＬＯＣＯＳ（Local Oxidation of Silicon）法により熱処理が行なわれる。この後、窒化膜９７３が除去される。
【００２０】
図８２を参照して、上記の熱処理により、ｎ-層９０５の表面に選択的にフィールド酸化膜９６９が形成される。またフィールド酸化膜９６９の直下にｐ-ドレイン層９１５が形成される。
【００２１】
図８３を参照して、ｎ-層９０５の露出表面にゲート酸化膜９１９ａ、９２５ａが形成される。この後、表面全面に不純物が導入された多結晶シリコン（以下、ドープトポリシリコンと称する）９２１ａが堆積される。このドープトポリシリコン９２１ａ上に、所望の形状を有するレジストパターン９７３ａが形成される。このレジストパターン９７３ａをマスクとしてドープトポリシリコン層９２１ａに異方性エッチングが行なわれる。この後、レジストパターン９７３ａが除去される。
【００２２】
図８４を参照して、上記のエッチングにより、ゲート酸化膜９１９を介在してｎ-層９０５と対向するようにゲート電極層９２１が形成される。また、これとともに、フィールド酸化膜９６９上にフィールドプレートの下部をなす複数の導電層９２７が形成される。この後、ｎ型ベース引出領域上にレジストパターン９７３ｂが形成される。このレジストパターン９７３ｂをマスクとしてボロンが注入され、ｐ+ソース層９０９と、ｐ+ドレイン層９１１とが形成される。このｐ+ドレイン層９１１は、所定の距離を隔ててｐ+ソース層９０９を取囲むように、かつｐ-ドレイン層９１５と電気的に接続するように楕円形状に形成される。このｐ+ソース層９０９と、ｐ+ドレイン層９１１と、ｐ-ドレイン層９１５と、ゲート酸化膜９１９と、ゲート電極層９２１とによりｐ−ｃｈＭＯＳトランジスタが構成される。
【００２３】
図８５を参照して、ｐ+ドレイン層９１１と、ｐ+ソース層９０９上を覆うようにレジストパターン９７３ｃが形成される。このレジストパターン９７３ｃをマスクとして、砒素（Ａｓ）がイオン注入される。このイオン注入により、ｐ+ソース層９０９に取囲まれる領域に、ｎ+埋込層９０４に達するようにｎ型ベース層９０７が形成される。この後、レジストパターン９７３ｃが除去される。
【００２４】
図８６を参照して、熱処理を施した後、表面全面に層間絶縁膜９５１が形成される。この層間絶縁膜９５１に、通常の写真製版技術およびエッチング技術により、スルーホール９５１ａ、９５１ｂ、９５１ｇが形成される。このスルーホール９５１ｂからは、ｐ+ソース層９０９およびｎ型ベース層９０７の表面が露出し、スルーホール９５１ａからは、ｐ+ドレイン層９１１の一部表面が露出し、スルーホール９５１ｇからは、配線層９２７の一部が露出する。
【００２５】
この後、アルミニウムよりなる配線層９５３ａ、９５３ｂと、フィールドプレートの上部を構成する複数の導電層９５３ｇとが形成されて、図７７に示す横型ｐ−ｃｈＭＯＳトランジスタを有する従来の半導体装置が完成する。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
従来の半導体装置では、図７８に示すようにｐ+ソース層９０９の周囲をドレイン層９１１、９１５が取囲む平面レイアウトを有している。このため、駆動電流が大きく、かつ高集積化に適した半導体装置を得ることができないという問題点があった。以下、そのことについて詳細に説明する。
【００２７】
図８７は、図７８に示す従来の半導体装置の平面レイアウトを模式的に表わした図面である。また図８８は、ドレイン層の周囲をソース層が取囲む平面レイアウトを模式的に表わした図面である。
【００２８】
図８７のｐ+ドレイン層９１１がｐ+ソース層９０９を取囲む場合と図８８のｐ+ソース層９０９がｐ+ドレイン層９１１を取囲む場合とを比べたときに、もしゲート電極直下のｐ型反転層領域が駆動電流を支配しているなら、そのときゲート長が同じならばゲート幅の大きい図８８に示す構造のほうが駆動電流が大きくできる。
【００２９】
そこで、電流駆動能力を向上する観点から、図７７、７８に示す従来の半導体装置の構成を、ソース層がドレイン層を取囲む構成に変更することが考えられる。
【００３０】
図８９は、従来の半導体装置を、ソースがドレインを取囲む構成に変更した場合の構成を示す概略断面図である。図８９を参照して、ｐ+ソース層９０９がｐ+ドレイン層９１１を取囲む構成としたため、ｐ+ソース層９０９はｐ−ｃｈＭＯＳトランジスタ形成領域の外周側（周辺部）に位置し、ｐ+ドレイン層９１１は内周側（中央部）に位置している。従来の半導体装置では、ｐ−ｃｈＭＯＳトランジスタを他の素子から分離するためにｐｎ接合分離を用いている。このため、外周側へ配設されたｐ+ソース層９０９は、ｐｎ接合分離を構成するｐ型拡散層９６３の近くに位置することになる。
【００３１】
ｐ−ｃｈＭＯＳトランジスタの動作時には、通常、ｐ+ソース層９０９にＶｃｃ電位、ｐ-高抵抗基板９０１とｐ+ドレイン層９１１とにはＧＮＤ電位が与えられる。特に、高耐圧の電力素子では、Ｖｃｃとして６００Ｖもの電位がｐ+ソース層９０９に与えられることがある。この場合、ｐ+ソース層９０９とｐ-高抵抗基板９０１との間に非常に高い電位差が与えられることになる。よって、図８９に示すようにｐ+ソース層９０９とｐ型拡散層９６３とが近くに配設されていると、図中の矢印に沿ってｐ+ソース層９０９からｐ型拡散層９６３を通じてｐ-高抵抗基板９０１へ電流Ｉが流れてしまう。この電流Ｉが流れるとｐｎ接合分離の分離能力が著しく低下してしまう。
【００３２】
この電流Ｉが流れることを防止するためには、図９０に示すようにｐ型拡散層９６３をｐ-ソース層９０９から距離Ｌ分だけ離す必要がある。このため、ｐ−ｃｈＭＯＳトランジスタの形成領域が拡大されることになり、高集積化に適さなくなってしまう。
【００３３】
それゆえ、本発明の目的は電流駆動能力が高く、かつ高集積化に適した半導体装置を提供することである。
【課題を解決するための手段】
【００３４】
本発明の半導体装置は、半導体基板と、半導体層と、絶縁ゲートトランジスタ部を有する素子とを有している。半導体基板は、主表面を有している。半導体層は、半導体基板の主表面上に絶縁層を介在して形成されている。また半導体層は、絶縁ゲートトランジスタ部を有する素子の形成領域および他の形成領域とを有している。この半導体層には、素子の形成領域と他の素子の形成領域とを電気的に分離するために素子の形成領域の周囲を取囲む溝が形成されている。絶縁ゲートトランジスタのソース領域とドレイン領域とは半導体層の表面に形成されている。ソース領域は、半導体層の表面において素子の形成領域内においてドレイン領域の周囲を取囲むように形成されている。
【００３５】
上記の本発明の半導体装置では、ソース領域がドレイン領域を取囲む構成を有しているため、電流駆動能力を向上させることができる。また、従来例のようにｐｎ接合による分離ではなく溝によって他の素子と絶縁ゲートトランジスタとが分離されている。このため、ソース領域が分離領域近傍に配置されても、その動作時にソース領域から半導体基板へ電流が流れることが防止される。よって、分離用の溝をソース領域から離して配置する必要がない。したがって、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【００３６】
上記局面において好ましくは、ソース領域に電気的に接続されたソース引出配線層と、ドレイン領域に電気的に接続されたドレイン引出配線層とがさらに備えられている。ドレイン引出配線層は、ソース引出配線層を覆う絶縁層上においてソース引出配線層と交差する方向に延在している。
【００３７】
ソース引出配線層とドレイン引出配線層とは異なる層上に延在している。このため、ソース引出配線層がソース領域の全周にわたってソース領域と接するように設けられていても、ソース引出配線層とドレイン引出配線層とが電気的にショートすることが防止される。
【００３８】
上記局面において好ましくは、ソース領域に電気的に接続されたソース引出配線層がさらに備えられている。このソース引出配線層は、ソース領域の全周にわたってソース領域表面と接している。
【００３９】
ソース引出配線層がソース領域の全周にわたってソース領域と接している。このため、ソース領域とソース引出配線層とのコンタクト面積が大きくでき、ソースコンタクト抵抗を小さくすることができる。
【００４０】
また、このソース引出配線層には、たとえばアルミニウムなどの抵抗の小さい材料を用いることもできる。よって、低抵抗のソース引出配線層を通じてソース領域全周に電流を供給することができる。したがって、抵抗の比較的高いソース領域を通じてソース領域全周に電流が供給される場合に比較して、抵抗を小さくすることができる。
【００４１】
上記局面において好ましくは、ソース領域の全周にわたってソース領域の表面にはシリサイド層が形成されている。
【００４２】
シリサイド層が形成されているため、ソース領域のシート抵抗を大幅に低減することができる。よって、ソース領域全周にソース領域を通じて電流が供給される場合でも、ソース領域の抵抗を小さくできる。
【００４３】
上記局面において好ましくは、ソース領域に電気的に接続されたソース引出配線層がさらに備えられている。ソース引出配線層は、ソース領域の一部表面のシリサイド層に接するように形成されている。
【００４４】
シリサイド層が形成されていることでソース領域のシート抵抗を大幅に低減できるため、ソース引出配線層がソース領域の全周にわたって接していなくても、抵抗を小さくすることができる。
【００４５】
上記局面において好ましくは、溝は、一定の幅を維持しながら絶縁ゲートトランジスタ形成領域の周囲を取囲んでいる。
【００４６】
溝の幅が一定であるため、充填剤を均一に溝内に充填することができる。よって、溝内の充填が不十分であることによる素子分離の耐圧の低下を防止することができる。
【００４７】
上記局面において好ましくは、ソース領域は、所定の曲率で曲がる曲線部分を有している。
【００４８】
ソース領域が曲線部分を有しているため、直線部分のみからなる場合に比べて、チャネル領域の面積を大きく確保できる。よって、より駆動能力の高い半導体装置を得ることができる。
【００４９】
上記局面において好ましくは、溝は第１の溝と第２の溝とを有している。半導体層は、分離領域を有し、分離領域は第１の溝を挟んで素子の形成領域と隣り合い、かつ他の素子形成領域とは第２の溝を挟んで電気的に分離されている。分離領域は、ソース領域と電気的に接続されている。
【００５０】
絶縁ゲートトランジスタ領域と他の素子形成領域との間に、絶縁ゲートトランジスタのソースと同電位の分離領域が設けられている。このため、溝側壁の電位が安定化し、絶縁ゲートトランジスタから他の素子への電気的影響を防止することができる。
【００５１】
上記局面において好ましくは、絶縁ゲートトランジスタは、第１の半導体層に形成され、かつ互いに溝によって電気的に分離されたｐチャネルパワーデバイスとｎチャネルパワーデバイスとを有している。ｐチャネルパワーデバイスとｎチャネルパワーデバイスとの双方は、ソース領域とドレイン領域との間に、導電型の異なる２つの低濃度層を有している。その２層のどちらかの低濃度層はドレイン領域と電気的に接続され、かつドレイン領域より低濃度である。
【００５２】
ｐチャネルおよびｎチャネルパワーデバイスの双方は、ともにソース領域とドレイン領域との間に、導電型の異なる２つの低濃度層を有し、その２層のどちらかはドレイン領域と電気的に接続され、かつドレイン領域より低濃度である。このため、ｐチャネルおよびｎチャネルパワーデバイスの各低濃度領域をオフ時に高電圧が印加されたときに完全に空乏化するような濃度に設定することで、素子耐圧を高く、しかも同じ耐圧にすることができる。
【００５３】
上記局面において好ましくは、絶縁ゲートトランジスタは、ソース領域に隣接するように半導体層の表面に形成された、ソース領域とは異なる導電型の不純物領域を有している。平面レイアウトにおいてソース領域と不純物領域との接合部は、ソース領域側へ突出した部分を有している。
【００５４】
ソース領域と不純物領域との接合部は、ソース領域側へ突出した部分においては、ソース領域の幅が他の部分の幅より小さくなる。このため、ソース領域直下の抵抗を少なくすることができる。
【００５５】
上記局面において好ましくは、ドレイン領域は半導体層の表面において略真円形状を有している。ソース領域は、半導体層の表面においてドレイン領域の周囲を取囲むリング形状を有している。リング形状を規定する内周面と外周面とは略真円形状を有している。
【００５６】
ドレイン領域が略真円形状を有し、かつソース領域が略真円形状のリング形状を有しているため、ドレイン電流密度の向上を図ることができ、ラッチアップ能力を向上することができる。
【００５７】
上記局面において好ましくは、半導体層の表面には互いに隣り合う３つの素子が配置されている。この３つの素子の略真円のドレイン領域の各中心が略正三角形の頂点に位置するように配置されている。
【００５８】
このように各素子を配置することにより、略真円形状を有する素子を半導体層の表面に最密に配置することが可能となり、有効素子面積の増大を図ることができる。
【００５９】
上記局面において好ましくは、他の素子は、互いに異なる導電型の第１および第２の不純物領域を有するダイオードを含んでいる。半導体層の表面において、第１不純物領域と第２不純物領域との接合部が直線状に延在する部分を有するように、第１および第２不純物領域は配置されている。
【００６０】
絶縁ゲートトランジスタを含む素子としてＩＧＢＴを用い、このＩＧＢＴとダイオードとによりハーフブリッジ回路を構成することができる。またこのダイオードにおいて、第１不純物領域と第２不純物領域とが直線状に延在する部分を有するように配置されているため、アノード側およびカソード側での電流密度を多くとることができる。
【００６１】
上記局面において好ましくは、半導体層の表面には互いに隣り合う４つの素子が配置されている。この４つの素子の略真円のドレイン領域の各中心は、略正方形の頂点に位置するように配置されている。
【００６２】
このように素子を格子状に展開した場合、電子線露光時間を短縮することが可能となる。
【００６３】
本発明の半導体装置の製造方法は、以下の工程を備えている。
半導体基板の主表面上に絶縁層を介在して、絶縁ゲートトランジスタ形成領域および他の素子形成領域を有する半導体層が形成される。そして絶縁ゲートトランジスタ形成領域と他の素子形成領域とを分離するために、半導体層に絶縁ゲートトランジスタ形成領域の周囲を取囲むように溝が形成される。そして絶縁ゲートトランジスタ形成領域内において、絶縁ゲートトランジスタのソース領域が絶縁ゲートトランジスタのドレイン領域の周囲を取囲むように、ソース領域およびドレイン領域を有する絶縁ゲートトランジスタが形成される。
【００６４】
上記の本発明の半導体装置の製造方法では、上述した電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【発明の効果】
【００６５】
本発明の半導体装置では、ソース領域がドレイン領域を取囲む構成を有しているため、電流駆動能力を向上させることができる。また、従来例のようにｐｎ接合による分離ではなく溝によって他の素子と絶縁ゲートトランジスタとが分離されている。このため、ソース領域が分離領域近傍に配置されても、その動作時にソース領域から半導体基板へ電流が流れることが防止される。よって、分離用の溝をソース領域から離して配置する必要がない。したがって、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明の実施の形態について図に基づいて説明する。
実施の形態１
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。また図２は、図１に示す横型ｐ−ｃｈＭＯＳトランジスタのソース層とドレイン層との平面レイアウトを示す図である。また図３は、図２にソース引出電極とドレイン引出電極とを加えた図である。なお、図１は図２のＡ−Ａ線に沿う断面に対応する。
【００６７】
図１〜図３を参照して、シリコン基板１の表面上には、シリコン酸化膜（ＳｉＯ2）よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ分離によって、ｐ−ｃｈＭＯＳトランジスタ、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの各領域に電気的に分離されている。なお溝６３の側壁には酸化膜６５が形成されており、その内部は多結晶シリコン６７によって充填されている。またフィールド酸化膜６９は、この溝６３上に位置している。
【００６８】
ｐ−ｃｈＭＯＳトランジスタ３０は、ｐ+ソース層９と、ｐ+ドレイン層１１と、ｐ型バッファ層１３と、ｐ-ドレイン層１５と、ゲート酸化膜１９と、ゲート電極層２１とを有している。
【００６９】
ｐ+ソース層９は、高抵抗ｎ型ベース層５の表面に形成されたｎ型ベース層７内に高濃度ｎ型層１７と隣接するように形成されている。またｐ+ドレイン層１１は、高抵抗ｎ型ベース層５の表面に形成されたｐ型バッファ層１３内に形成されている。ｐ-ドレイン層１５は、このｐ型バッファ層１３に接するようにフィールド酸化膜６９の直下に形成されている。ゲート電極層２１は、ｐ+ソース層９とｐ-ドレイン層１５とに挟まれる表面上にゲート酸化膜１９を介在して形成されている。このゲート電極層２１は、たとえばドープトポリシリコン層２１ａとタングステンシリサイド層２１ｂとの二層構造よりなっている。
【００７０】
特に図２を参照して、ｐ+ソース層９は、ｐ+ドレイン層１１の周囲を取囲むように、たとえば楕円の平面形状を有している。またｐ-ドレイン層１５も楕円の平面形状を有している。またゲート電極層２１も、ｐ+ソース層９の内周側に、ｐ+ソース層９に沿って楕円の平面形状に沿って形成されている。これによって、このｐ−ｃｈＭＯＳトランジスタ３０のチャネル領域は、ｐ+ソース層９の内周側に楕円の環形状に生ずることになる。
【００７１】
なお、特に図１を参照して、ｐ型バッファ層１３上にも、酸化膜２５を介在して導電層２７が形成されている。この導電層２７は、たとえばドープトポリシリコン層２７ａとタングステンシリサイド層２７ｂとの二層構造を有している。またゲート電極層２１と導電層２７との側壁には側壁酸化膜２３と２９とが形成されている。
【００７２】
ｎＭＯＳトランジスタ４０は、１対のｎ型のソース／ドレイン層３３、３３と、ゲート酸化膜３５と、ゲート電極層３７とを有している。１対のソース／ドレイン層３３、３３は高抵抗ｎ型ベース層５上のｐ型ウェル層３１内に互いに所定の距離を隔てて形成されている。この１対のソース／ドレイン層３３、３３の各々は、比較的低濃度のｎ-不純物領域と比較的高濃度のｎ+不純物領域との二層構造よりなるＬＤＤ（Lightly Doped Drain）構造を有している。ゲート電極層３７は、この１対のソース／ドレイン領域３３、３３に挟まれる領域上にゲート酸化膜３５を介在して形成されている。このゲート電極層３７は、たとえばドープトポリシリコン層３７ａとタングステンシリサイド層３７ｂとの積層構造よりなっている。なお、ゲート電極層３７の側壁を覆うように側壁酸化膜３９が形成されている。
【００７３】
ｐＭＯＳトランジスタ５０は、１対のｐ+ソース／ドレイン層４３、４３と、ゲート酸化膜４５と、ゲート電極層４７とを有している。１対のｐ+ソース／ドレイン層４３、４３は、高抵抗ｎ型ベース層５上のｎ型ウェル層４１の表面に互いに所定の距離を隔てて形成されている。ゲート電極層４７は、１対のｐ+ソース／ドレイン層４３、４３に挟まれる表面上にゲート酸化膜４５を介在して形成されている。このゲート電極層４７は、たとえばドープトポリシリコン層４７ａ、タングステンシリサイド層４７ｂとの二層構造を有している。なお、ゲート電極層４７の側壁を覆うように側壁酸化膜４９が形成されている。
【００７４】
これらの各領域上を覆うように第１の層間絶縁層５１が形成されている。この第１の層間絶縁層５１には、スルーホール５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｇが形成されている。スルーホール５１ａ、５１ｇを通じて、ｐ+ドレイン層１１および導電層２７とに電気的に接続するように、ドレイン引出配線用の第１配線層５３ａが形成されている。またスルーホール５１ｂを通じてｐ+ソース層９と高濃度ｎ型層１７とに電気的に接続されるように、ソース引出配線用の第１配線層５３ｂが形成されている。またスルーホール５１ｃを通じてゲート電極層２１と電気的に接続するように第１の配線層５３ｃが形成されている。
【００７５】
またスルーホール５１ｄを通じてｎ型ソース／ドレイン層３３に電気的に接続するように第１配線層５３ｄが形成されている。またスルーホール５１ｅを通じてｐ+ソース／ドレイン層４３に電気的に接続するように第１配線層５３ｅが形成されている。
【００７６】
これら第１配線層５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅを覆うように第２の層間絶縁層５５が形成されている。この第２の層間絶縁層５５には、スルーホール５５ａが形成されている。このスルーホール５５ａを通じて第１配線層５３ａと電気的に接続するように第２配線層５７が形成されている。
【００７７】
この第２配線層５７を覆うように第３の層間絶縁層５９が形成されている。この第３の層間絶縁層５９には、スルーホール５９ａが形成されている。このスルーホール５９ａを通じて第２配線層５７と電気的に接続するようにドレイン引出配線層として第３配線層６１が形成されている。
【００７８】
特に図３を参照して、第１配線層５３ｂは、たとえば楕円形状に形成されるｐ+ソース層９の全周にわたって、ｐ+ソース層９の表面に接するように形成されている。第３配線層６１は、第１配線層５３ｂ上で第２および第３の層間絶縁層５５、５９を介在して、第１配線層５３ｂと平面的に交差するように配置されている。
【００７９】
次に、本実施の形態における半導体装置の製造方法について説明する。
図４〜図１８は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図４を参照して、シリコン基板１と、シリコン酸化膜よりなる絶縁層３と、高抵抗ｎ型ベース層５とが、例えば貼り合わせＳＯＩ法やＳＩＭＯＸ法などによって形成される。この高抵抗ｎ型ベース層５上の全面に酸化膜７１が形成される。この後、酸化膜７１上に所望の形状を有するレジストパターン７３ａが、通常の写真製版技術により形成される。このレジストパターン７３ａをマスクとしてｐ型不純物イオンが注入される。レジストパターン７３ａが除去された後、１２１５℃で約３時間の熱処理が施される。
【００８０】
図５を参照して、この熱処理により、高抵抗ｎ型ベース層５内にｐ型拡散層１３ａが形成される。ｐ型拡散層１３ａおよびその他の領域上にホールパターンを有するレジストパターン７３ｂが酸化膜７１上に、通常の写真製版技術により形成される。このレジストパターン７３ｂをマスクとしてｐ型不純物イオンが注入される。レジストパターン７３ｂを除去した後、１０５０℃の温度で熱処理が施される。
【００８１】
図６を参照して、この熱処理により、ｐ型ウェル層３１と、このｐ型ウェル層３１より高濃度部分を有するｐ型バッファ層１３とが形成される。所望の形状を有するレジストパターン７３ｃが、通常の写真製版技術により、酸化膜７１上に形成される。このレジストパターン７３ｃをマスクとして、ｎ型不純物イオンが注入される。レジストパターン７３ｃが除去された後、所定の熱処理が施される。
【００８２】
図７を参照して、この熱処理により、高抵抗ｎ型ベース層５の表面にｎ型ベース層７とｎ型ウェル層４１とが形成される。この後、表面全面に酸化膜７５が堆積される。通常の写真製版技術およびエッチング技術により、この酸化膜７５のトレンチ溝形成予定部分上がエッチング除去される。この酸化膜７５をマスクとして、絶縁層３に達するまで高抵抗ｎ型ベース層５がエッチングされる。この後、酸化膜７５はエッチング除去される。
【００８３】
図８を参照して、上記の高抵抗ｎ型ベース層５のエッチングにより、高抵抗ｎ型ベース層５を貫通して絶縁層３に達する溝６３が形成される。この溝６３の側壁に酸化膜６５が形成され、充填剤となる多結晶シリコン層６７が全面に堆積される。この後、多結晶シリコン層６７に全面エッチバックが施され、溝６３内にのみ多結晶シリコン層６７が残存される。
【００８４】
図９を参照して、図示していないが、全面に酸化膜、窒化膜が堆積され、まず最初にｐ−ｃｈＭＯＳトランジスタのフィールド酸化膜形成予定領域の窒化膜がレジストパターンをマスクとしてエッチング除去され、さらにｐ型不純物イオンが、このレジストパターンをマスクとして注入される。そしてレジストパターンが除去された後、再度他のフィールド酸化膜形成予定領域の窒化膜がレジストパターンをマスクとしてエッチング除去される。このレジストパターンを除去した後、通常のＬＯＣＯＳ法を用いて、フィールド酸化膜６９が所望の位置に形成される。またフィールド酸化膜６９の形成と同時に、フィールド酸化膜６９の直下にｐ-ドレイン層１５が形成される。
【００８５】
図１０を参照して、ゲート酸化膜１９ａが形成された後、ドープトポリシリコン層２１ｃが堆積され、さらにタングステンシリサイド層２１ｄがスパッタされる。この後、通常の写真製版技術により、タングステンシリサイド層２１ｄの所望の位置にレジストパターン７３ｄが形成される。このレジストパターン７３ｄをマスクとしてタングステンシリサイド層２１ｄ、ドープトポリシリコン層２１ｃおよびゲート酸化膜１９ａに順次エッチングが施される。この後、レジストパターン７３ｄが除去される。
【００８６】
図１１を参照して、上記のエッチングにより、各ゲート酸化膜１９、２５、３５、４５と、ドープトポリシリコン層２１ａ、２７ａ、３７ａ、４７ａおよびタングステンシリサイド層２１ｂ、２７ｂ、３７ｂ、４７ｂの積層構造よりなるゲート電極層２１、３７、４７とフィールドプレート層２７とが形成される。この後、所望の領域を覆うようにレジストパターン７３ｅが通常の写真製版技術により形成される。このレジストパターン７３ｅをマスクとして、リン（Ｐ）のイオン注入が行なわれる。この後、レジストパターン７３ｅが除去される。
【００８７】
図１２を参照して、上記のイオン注入により、所定領域にｎ型低濃度領域（図示せず）が形成される。この後、レジストパターン７３ｆおよびゲート電極層などをマスクとしてＢＦ2がイオン注入される。この後、レジストパターン７３ｆが除去される。
【００８８】
図１３を参照して、上記のイオン注入により、所定領域にｐ型低濃度領域（図示せず）が形成される。この後、全面に酸化膜（図示せず）が２５０ｎｍの膜厚で堆積される。この酸化膜に異方性エッチングが施され、各ゲート電極とフィールドプレート電極との側壁を覆う側壁酸化膜２３、２９、３９、４９が残存される。この後、レジストパターン７３ｇが形成される。このレジストパターン７３ｇ、各ゲート電極層、側壁酸化膜などをマスクとして砒素がイオン注入される。この後、レジストパターン７３ｇが除去される。
【００８９】
図１４を参照して、上記のイオン注入により、ｎ型高濃度領域（図示せず）が形成される。この後、レジストパターン７３ｈ、各ゲート電極層および各側壁酸化膜などをマスクとしてＢＦ2がイオン注入される。このイオン注入により、ｐ型高濃度領域（図示せず）が形成される。レジストパターン７３ｈが除去された後、熱処理が施される。
【００９０】
図１５を参照して、上記の熱処理により、各領域に注入した不純物が活性化して、ｐ+ソース層９、ｐ+ドレイン層１１、高濃度ｎ型層１７、１対のｎ型ソース／ドレイン層３３、３３および１対のｐ型ソース／ドレイン層４３、４３が形成される。これにより、ｐ−ｃｈＭＯＳトランジスタ３０とｎＭＯＳトランジスタ４０とｐＭＯＳトランジスタ５０とが構成される。
【００９１】
図１６を参照して、表面全面に第１の層間絶縁層５１が堆積され、通常の写真製版技術およびエッチング技術によりスルーホール５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｇが形成される。
【００９２】
図１７を参照して、各スルーホールを通じて、下層に電気的に接続するように、所望の形状にパターニングされた第１配線層５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅが形成される。
【００９３】
図１８を参照して、第１の配線層を覆うように第２の層間絶縁層５５が形成される。この第２の層間絶縁層５５には、通常の写真製版技術およびエッチング技術によりスルーホール５５ａが形成される。このスルーホール５５ａを通じて第１の配線層５３ａと電気的に接続するように第２配線層５７が形成される。この後同様に、第３の層間絶縁層５９とスルーホール５９ａと第３配線層６１とが形成されて図１に示す半導体装置が完成する。
【００９４】
以上の製造工程により、ｐ−ｃｈＭＯＳトランジスタとＣＭＯＳトランジスタとが同一基板上に形成できる。
【００９５】
本実施の形態の半導体装置では、特に図２に示すように、ｐ+ソース層９がドレイン層１１、１３、１５の周囲を取囲む平面レイアウト構成を有している。このため、ゲート電極直下のｐ+反転層抵抗が低くなり電流駆動能力を従来例よりも向上させることができる。なお、この図２に示す構成は、ソース引出配線層５１ｂがドレイン層の外周に位置するため、Source Electrode Srround Drain（ソース・エレクトロード・サラウンド・ドレイン）構造と呼ぶこともできる。
【００９６】
また、本実施の形態においては、ｐ−ｃｈＭＯＳトランジスタを他の素子（たとえばＣＭＯＳトランジスタ）と電気的に分離するために、ｐｎ接合分離ではなくて、溝６３を用いたトレンチ分離を用いている。このようにトレンチ分離を用いているため、ｐ+ソース層９がトレンチ分離の溝６３の近くに配置されても、この素子の動作時にｐ+ソース層９からシリコン基板１側へ電流が流れることは防止される。よって、分離能力を高めるべくトレンチ分離用の溝６３をｐ+ソース層９から外周側へ離した位置に配置する必要はない。
【００９７】
以上より、本実施の形態における半導体装置では、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【００９８】
また図１に示すように本実施の形態においては、多層配線構造を用いることにより、ソース引出配線層５３ｂとドレイン引出配線層６１とが異なる絶縁層上に形成されている。このため、特に図３に示すようにソース引出配線層５３ｂが楕円の平面形状を有している場合でも、ドレイン引出配線層６１は、ソース引出配線層５３ｂと電気的絶縁を保ったまま他の素子領域に延在させることができる。
【００９９】
また図３に示すように、ソース引出配線層５３ｂを、ｐ+ソース層９の全周にわたってｐ+ソース層９の表面と接するように配置することができる。このため、ｐ+ソース層９とソース引出配線層５３ｂとのコンタクト面積を大きく確保でき、ソースコンタクト抵抗を小さくすることができる。
【０１００】
また、このソース引出配線層５３ｂには、たとえばアルミニウムなどの抵抗の小さい材料を用いることができる。よって、低抵抗のソース引出配線層５３ｂを通じてｐ+ソース層９の全周に電流を供給することができる。したがって、抵抗の比較的高いｐ+ソース層９を通じてｐ+ソース層９の全周に電流を供給する場合に比較して、少ない抵抗でｐ+ソース層９の全周に電流を与えることができる。
【０１０１】
上記の構成は、たとえばｎ−ｃｈＭＯＳトランジスタやｎ−ｃｈＩＧＢＴやｐ−ｃｈＩＧＢＴなどの高耐圧の電力用デバイスに適用することができる。この構成をｎ−ｃｈＩＧＢＴに適用した例を本実施の形態２として以下に説明する。
【０１０２】
実施の形態２
図１９は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。また図２０は、図１９R>９に示す横型ｎ−ｃｈＩＧＢＴのソース層とドレイン層との平面レイアウトを示す図である。また図２１は、図２０２０にソース引出配線層とドレイン引出配線層を加えた図である。なお、図１９は図２０のＢ−Ｂ線に沿う断面に対応する。
【０１０３】
図１９〜図２１を参照して、シリコン基板１の表面上にたとえばシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ分離によって、ｎ−ｃｈＩＧＢＴ、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの各形成領域に電気的に分離されている。
【０１０４】
ｎ−ｃｈＩＧＢＴ１３０は、高抵抗ｎ型ベース層５と、ｐ+ドレイン層１０１と、ｎ+バッファ層１０３と、ｐ型ベース層１０７と、ｎ+ソース層１０９と、ゲート酸化膜１９と、ゲート電極層２１とを有している。ｎ+ソース層１０９は、高抵抗ｎ型ベース層の表面に形成されたｐ型ベース層１０７の領域内に高濃度ｐ型層１１７と隣接するように形成されている。またｐ+ドレイン層１０１は、高抵抗ｎ型ベース層５の表面に形成されたｎ+バッファ層１０３の領域内に形成されている。ゲート電極層２１は、ｐ型ベース層１０７と高抵抗ｎ型ベース層５との表面上にゲート酸化膜１９を介在して形成されている。
【０１０５】
なお、導電層２７は、ｎ+バッファ層１０３上に絶縁膜２５を介在して形成されている。
【０１０６】
なお、ｎ−ｃｈＩＧＢＴにおいてｐ+ ドレイン層１０１は、アノード（コレクタ）に対応し、かつｎ+ソース層１０９はカソード（エミッタ）に対応する。以下の説明もこれに準ずる。
【０１０７】
特に図２０を参照して、ｎ+ソース層１０９はｐ+ドレイン層１０１の周囲を取囲むように、たとえば楕円の平面形状を有している。
【０１０８】
特に図２１を参照して、ソース引出配線層５３ｂは、たとえば楕円形状に形成されるｎ+ソース層１０９の全周にわたって、ｎ+ソース層１０９の表面に接するように形成されている。第３の配線層６１は、このソース引出配線層５３ｂ上を第２および第３の層間絶縁層５５、５９を介在して、ソース引出配線層５３ｂと平面的に交差するように配置されている。なお、このソース引出配線層５３ｂは、高濃度ｐ型層１１７にも電気的に接続されている。
【０１０９】
なお、これ以外の構成については、上述した実施の形態１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【０１１０】
次に、本実施の形態における半導体装置の製造方法について説明する。
図２２〜図３６は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。まず図２２を参照して、シリコン基板１と、たとえばシリコン酸化膜よりなる絶縁層３と、高抵抗ｎ型ベース層５とが、例えば貼り合わせＳＯＩ法やＳＩＭＯＸ法などによって形成される。高抵抗ｎ型ベース層５の全面に酸化膜７１が形成される。この酸化膜７１上に、所望の形状を有するレジストパターン１７３ａが通常の写真製版技術により形成される。このレジストパターン１７３ａをマスクとしてｎ型不純物イオンが注入される。レジストパターン１７３ａが除去された後、１２１５℃で約３時間の熱処理が施される。
【０１１１】
図２３を参照して、上記の熱処理により、ｎ型拡散層１０３ａが形成される。酸化膜７１上に通常の写真製版技術により所望の形状を有するレジストパターン１７３ｂが形成される。このレジストパターン１７３ｂをマスクとして、ｐ型不純物がイオン注入される。レジストパターン１７３ｂが除去された後、１０５０℃の熱処理が施される。
【０１１２】
図２４を参照して、上記の熱処理により、ｐ型ウェル層１０７ａが、たとえば楕円の環状の平面形状を有するように形成される。この後、所望の形状を有するレジストパターン１７３ｃが酸化膜７１上に形成される。このレジストパターン１７３ｃをマスクとしてｎ型不純物がイオン注入される。レジストパターン１７３ｃが除去された後、１０５０℃の温度で熱処理が施される。
【０１１３】
図２５を参照して、上記の熱処理により、ｐ型ウェル層１０７ａと隣接するようにｎ型ウェル層４１と、このｎ型ウェル層４１より高濃度部分を有するｎ+バッファ層１０３とが形成される。そして酸化膜１７５が全面に堆積される。この酸化膜１７５のトレンチ溝形成予定部分上がエッチング除去される。この酸化膜１７５をマスクとして絶縁層３に達するまで高抵抗ｎ型ベース層５などがエッチングされる。この後、酸化膜１７５はエッチング除去される。
【０１１４】
図２６を参照して、上記の高抵抗ｎ型ベース層５のエッチングにより、高抵抗ｎ型ベース層５を貫通して絶縁層３に達する溝６３が複数個形成される。この溝６３の側壁に酸化膜６５が形成され、充填剤となる多結晶シリコン層６７が全面に堆積される。この多結晶シリコン層６７の全面にエッチバックが施される。これにより、溝６３内にのみ多結晶シリコン層６７が残存される。
【０１１５】
図２７を参照して、通常のＬＯＣＯＳ法を用いて、選択的にフィールド酸化膜６９が形成される。
【０１１６】
図２８を参照して、ゲート酸化膜１９ａが形成された後、ドープトポリシリコン層２１ｃが堆積され、タングステンシリサイド層２１ｄがスパッタされる。この後、タングステンシリサイド層２１ｄ上に所望の形状を有するレジストパターン１７３ｄが形成される。このレジストパターン１７３ｄをマスクとして、タングステンシリサイド層２１ｄ、ドープトポリシリコン層２１ｃおよびゲート酸化膜１９ａが順次エッチングされる。この後、レジストパターン１７３ｄが除去される。
【０１１７】
図２９を参照して、上記のエッチングにより各ゲート酸化膜１９、２５、３５、４５とゲート電極層２１、３７、４７とフィールドプレート層２７とが形成される。この後、所望の領域上にレジストパターン１７３ｅが形成され、このレジストパターン１７３ｅをマスクとしてリンのイオン注入が行なわれる。これにより、ｎ型低濃度領域（図示せず）が形成される。この後、レジストパターン１７３ｅが除去される。
【０１１８】
図３０を参照して、所望の領域上にレジストパターン１７３ｆが形成される。このレジストパターン１７３ｆをマスクとしてＢＦ2のイオン注入が行なわれる。これにより、ｐ型低濃度領域（図示せず）が形成される。この後、レジストパターン１７３ｆが除去される。
【０１１９】
図３１を参照して、全面に酸化膜が２５０ｎｍの膜厚で堆積された後、この酸化膜に全面異方性エッチングが施される。これにより、各ゲート電極層２１、３７、４７とフィールドプレート層２７との側壁に側壁酸化膜２３、２９、３９、４９が残存される。この後、所望の領域上にレジストパターン１７３ｇが形成される。このレジストパターン１７３ｇ、各ゲート電極層、側壁酸化膜などをマスクとして、砒素がイオン注入される。これにより、ｎ型高濃度領域（図示せず）が形成される。この後、レジストパターン１７３ｇが除去される。
【０１２０】
図３２を参照して、所望の領域上にレジストパターン１７３ｈが形成される。このレジストパターン１７３ｈ、各ゲート電極層、側壁絶縁層などをマスクとしてＢＦ2のイオン注入が行なわれる。これにより、ｐ型高濃度領域（図示せず）が形成される。このレジストパターン１７３ｈを除去した後、熱処理が施される。
【０１２１】
図３３を参照して、上記の熱処理により、ソース／ドレイン層に注入した不純物が活性化される。これにより、ｐ+ドレイン層１０１と、ｎ+ソース層１０９と、高濃度ｐ型層１１７と、１対のｎ型ソース／ドレイン層３３、３３と、１対のｐ+ソース／ドレイン層４３、４３とが形成される。
【０１２２】
図３４を参照して、表面全面に層間絶縁層５１が堆積され、スルーホール５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｇが形成される。
【０１２３】
図３５を参照して、各スルーホールを通じて各下層と電気的に接続するように、第１配線層５３ａ、５３ｂ、５３ｃ、５３ｄ、５３ｅが形成される。
【０１２４】
図３６を参照して、第１配線層を覆うように第２の層間絶縁層５５が堆積される。この第２の層間絶縁層５５にスルーホール５５ａが形成される。このスルーホール５５ａを通じて第１配線層と電気的に接続するように第２配線層５７が形成される。
【０１２５】
この後、第３の層間絶縁層５９が形成され、層間絶縁層５９にコンタクトホール５９ａが形成され、そのコンタクトホール５９ａを通じて第２配線層と電気的に接続するように第３配線層６１が形成されて、図１９に示す半導体装置が完成する。
【０１２６】
以上により、ｎ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとが同一基板上に形成される。
本実施の形態においては、特に図２０に示すようにｎ+ソース層１０９が、ｐ+ドレイン層１０１の周囲を取囲む構成（ソース・エレクトロード・サラウンド・ドレイン構造）を有している。また高耐圧用のｎ−ｃｈＩＧＢＴでは、耐圧を持たせるため、また導電率変調を生じさせるため、高抵抗ｎ型ベース層５をｐ+ドレイン層１０１とｎ+ソース層１０９との間に設ける必要がある。このようにソース・エレクトロード・サラウンド・ドレイン構造において高抵抗ｎ型ベース層５が必要であるため、ドレイン層がソース層の周囲を取囲む構成に比較して、ソース・エレクトロード・サラウンド・ドレイン構造では、ｐ+ドレイン層１０１と対向するｎ+ソース層１０９の周長が長くなる。したがって、電子の注入量が多くなり、駆動電流が増える。
【０１２７】
また、このｎ−ｃｈＩＧＢＴは、他の素子とトレンチ分離により電気的に分離されている。このため、ｎ+ソース層１０９が、ｐ+ドレイン層１０１の外周に位置し、トレンチ分離の溝６３と近くに配置されている場合でも、ｎ+ソース層１０９から基板１側へ電流が流れることは防止される。よって、トレンチ分離用の溝６３をｎ+ソース層１０９から外周側へ離して配置する必要はない。
【０１２８】
以上より、電流駆動能力が高く、かつ高集積化に適した半導体装置を得ることができる。
【０１２９】
また、多層配線構造を利用して、ソース引出配線層５３ｂとドレイン引出配線層６１とが異なる絶縁層上に形成されている。このため、ソース引出配線層５３ｂがｎ+ソース層１０９の全周にわたって設けられている場合でも、ソース引出配線層５３ｂとドレイン引出配線層６１とが電気的にショートすることは防止される。
【０１３０】
また、ソース引出配線層５３ｂがｎ+ソース層１０９の全周にわたってｎ+ソース層１０９の表面と接している。このため、ｎ+ソース層１０９とソース引出配線層５３ｂとのコンタクト面積が大きく確保でき、ソースコンタクト抵抗を小さくすることができる。
【０１３１】
また、このソース引出配線層５３ｂには、たとえばアルミニウムなどの抵抗の小さい材料を用いることができる。よって、低抵抗のソース引出配線層５３ｂを通じてｎ+ソース層１０９の全周に電流を供給することができる。したがって、抵抗の比較的高いｎ+ソース層１０９を通じてｎ+ソース層１０９の全周に電流を供給する場合に比較して、抵抗を小さくすることができる。
【０１３２】
また、横型ｎ−ｃｈＩＧＢＴにおいて、ソース−ドレイン（Ｓ−Ｄ）間の距離におけるドレイン電流ＩD−ドレイン電圧ＶD特性についてシミュレーションを行なった。以下、そのシミュレーションについて説明する。
【０１３３】
図３７は、シミュレーションを行なった横型ｎ−ｃｈＩＧＢＴの断面構造を示す図である。図３７を参照して、断面構造で、奥行き１μｍ（レクトアングル）とし、Ｓ−Ｄ間距離を４０、８０、１８０μｍと変えた場合のＩD−ＶD特性を図３８に示す。ここで、ゲート電圧は５Ｖである。
【０１３４】
図３８を参照して、通常のレクトアングル構造の場合には、Ｓ−Ｄ間距離を大きくすると、単調にオン電流ＩDが減少することがわかる。
【０１３５】
次に、図３７の断面構造でＡ−Ａ′を起点に回転させたデバイス構造（シリンドリカル、本発明のソース・エレクトロード・サラウンド・ドレイン構造に相当する）のＩD−ＶD特性を図３９に示す。
【０１３６】
図３９を参照して、ドレイン電圧ＶDが小さいときには、Ｓ−Ｄ間距離が大きい方がオン電流ＩDが小さいが、ドレイン電圧ＶDが大きくなると、Ｓ−Ｄ間距離の長い方がオン電流ＩDが高くなる。
【０１３７】
これは、ドレイン電圧ＶDが小さいときには、Ｓ−Ｄ間距離が大きくなると、Ｓ−Ｄ間の抵抗が高くなるためＳ−Ｄ間距離の大きいものほどオン電流ＩDが小さくなるものと考えられる。またドレイン電圧ＶDが大きい場合には、図２０に示すようにＳ−Ｄ間距離Ｌ1の増加に伴い、ソース領域１０９の周長が長くなるため、電子注入の効率が高くなり電流駆動能力が向上する。その結果、ドレイン電圧の増加に伴い、Ｓ−Ｄ間距離を増やしたほうがオン電流ＩDを大きくできると考えられる。
【０１３８】
ところでｎ−ｃｈＩＧＢＴのラッチアップは、図１９に示すｎ+ソース層１０９の直下のｐ型ベース層の抵抗と、ＩＧＢＴの動作時にｎ+ソース層１０９直下のｐ型ベース層１０７に流れるホール電流との積が０．７Ｖを越えると生じる。そこで、Ｓ−Ｄ間距離を増やせばソース周長が増えるため、上記のｐ型ベース層の抵抗が減少しラッチアップ耐量が増える。
【０１３９】
以上のシミュレーション結果から、本実施の形態におけるソース・エレクトロード・サラウンド・ソース構造では、Ｓ−Ｄ間距離を増やすことで、オン電流（駆動電流）を低下させずにラッチアップ耐量を増やすことができる。
【０１４０】
本実施の形態の半導体装置のｐ+ドレイン層１０１をｎ+ドレイン層に置換えれば、高耐圧ｎ−ｃｈＭＯＳトランジスタが実現できる。また、本実施の形態は、ｎ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとを同一基板上に形成する製造方法について述べたが、各部の極性を反転化した構造にすれば、ｐ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとを同一基板上に形成することもできる。
【０１４１】
実施の形態３
図４０は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。また図４１は、図４０に示す横型ｎ−ｃｈＭＯＳトランジスタのソース層とドレイン層との平面レイアウトを示す図である。また図４２は、図４１にソース引出配線層とドレイン引出配線層を加えた図である。なお図４０は、図４１のＣ−Ｃ線に沿う断面に対応する。
【０１４２】
図４０〜図４２を参照して、この半導体装置は、従来例で示した容量結合型多重フィールドプレートを本発明の高耐圧の横型ｎ−ｃｈＭＯＳトランジスタに適用した場合の構成を示している。シリコン基板１の表面上には、たとえばシリコン酸化膜よりなる絶縁層３を介在して、高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５は、溝６３よりなるトレンチ分離によって周囲の素子と電気的に分離されている。この溝６３は、ｎ−ｃｈＭＯＳトランジスタ形成領域をたとえば楕円の平面形状に取囲むように配置されている。
【０１４３】
ｎ−ｃｈＭＯＳトランジスタ２３０は、ｎ+ソース層２０９と、ｎ+ドレイン層２１１と、ｎ型バッファ層２１３と、ゲート酸化膜１９と、ゲート電極層２７とを有している。
【０１４４】
ｎ+ソース層２０９は、高抵抗ｎ型ベース層５の表面に形成されたｐ型ベース層２０７の領域内で、高濃度ｎ型層２１７と隣接するように形成されている。またｎ+ドレイン層２１１は、高抵抗ｎ型ベース層５の表面に形成されたｎ型バッファ層２１３内に形成されている。ゲート電極層２１は、ｐ型ベース層２０７と高抵抗ｎ型ベース層５との上に、ゲート酸化膜１９を介在して形成されている。このゲート電極層２１は、ドープトポリシリコン層２１ａとタングステンシリサイド層２１ｂとの積層構造よりなっている。またゲート電極層２１の側壁には側壁酸化膜２３が形成されている。
【０１４５】
特に図４１を参照して、ｎ+ソース２０９は、ｎ+ドレイン層２１１の周囲を取囲むように、たとえば楕円の平面形状を有している。またゲート電極層２１も、ｎ+ソース層２０９の内周側に、ｎ+ソース層２０９に沿って楕円の平面形状に形成されている。これによって、このｎ−ｃｈＭＯＳトランジスタ２３０のチャネル領域は、ｎ+ソース層２０９の内周側に楕円の環形状に生ずることになる。
【０１４６】
ｎ+ソース層２０９とｎ+ドレイン層２１１との間の高抵抗ｎ型ベース層５の表面にはフィールド酸化膜６９が、たとえば楕円の平面形状に形成されている。このフィールド酸化膜６９上には、ゲート電極層２１と同一の層よりなる複数の導電層２０１が形成されている。この導電層２０１は、容量結合型多重フィールドプレートの下層をなすものである。
【０１４７】
なお、この導電層２０１の側壁には、側壁酸化膜２０３が形成されている。ｎ−ｃｈＭＯＳトランジスタ２３０を覆うように第１の層間絶縁層５１が形成されている。この第１の層間絶縁層５１には、スルーホール５１ａ、５１ｂ、５１ｃ、５１ｇが形成されている。スルーホール５１ａを通じてｎ+ ドレイン層２１１と、スルーホール５１ｇを通じて導電層２７と電気的に接続するように第１配線層５３ａが形成されている。またスルーホール５１ｂを通じてｎ+ソース層２０９と高濃度ｐ型層２１７と電気的に接続するように第１配線層５３ｂが形成されている。またスルーホール５１ｃを通じてゲート電極層２１と電気的に接続するように第１配線層５３ｃが形成されている。
【０１４８】
また第１配線層５３ａと５３ｃとの間には、これらの層と同一の層よりなる導電層２０５が、下層の導電層２０１と容量を構成するように配置されている。この導電層２０５が、容量結合型多重フィールドプレートの上層をなすものである。
【０１４９】
特に図４２を参照して、ソース引出配線層５３ｂは、ｎ+ソース層２０９の全周にわたって、ｎ+ソース層２０９の表面に接するように、楕円の平面形状を有している。このソース引出配線層５３ｂ上に第２および第３の層間絶縁層５５、５９を介在してソース引出配線層５３ｂと平面的に交差するようにドレイン引出配線層６１が延在している。
【０１５０】
本実施の形態においては、導電層２０１、２０１と第１配線層５３ａ、５３ｃと導電層２０５とにより容量結合型多重フィールドプレートが構成されているため、ソース−ドレイン間の電位の安定化を図ることができる。以下、そのことについて詳細に説明する。
【０１５１】
図４０を参照して、ｎ−ｃｈＭＯＳトランジスタの動作時においては、ドレインにはＶｃｃ電位、ソースにはＧＮＤ電位が与えられる。このように電位が与えられた場合、ｎ+ドレイン層２１１とｎ+ソース層２０９との間であってフィールド酸化膜６９の下部には一定の電位差が生じる。またドレインに接続される第３配線層６１には、高耐圧の電力用素子の場合には６００Ｖもの電圧が印加される。このような大きい電圧がソース−ドレイン間の上部に与えられると、ｎ−ｃｈＭＯＳトランジスタ２３０の動作時において、ソース−ドレイン間の電位が安定しなくなるおそれがある。
【０１５２】
そこで、本実施の形態においては、容量結合型多重フィールドプレートが設けられている。図４３は、図４０のフィールドプレート部（領域Ｒ２）を拡大して示す部分断面図である。
【０１５３】
図４３を参照して、ｎ−ｃｈＭＯＳトランジスタの動作時にソースおよびドレインに所定の電位が印加されると、フィールドプレートを構成する各導電層２０１、２０５によりキャパシタが構成される。これにより、各導電層間に電荷が蓄積され、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４が構成される。この状態は図４４に示すように容量Ｃ１、Ｃ２、Ｃ３、Ｃ４がフィールド酸化膜６９上において直列に接続された状態となる。
【０１５４】
このようにフィールド酸化膜６９の上部に容量が構成されることによって、ｎ−ｃｈＭＯＳトランジスタの動作時において、フィールド酸化膜６９の下部と上部との電位がほぼ同一とされる。このように、フィールド酸化膜６９の直上部がその下部とほぼ同一の電位となるため、仮に第３の配線層６１に高電圧が印加された場合でも、フィールド酸化膜６９の下部に与えられる影響は少なくなり、ソース−ドレイン間の電位が安定になる。
【０１５５】
また本実施の形態においては、ｎ+ソース層２０９が、ｎ+ドレイン層２１１の周囲を取囲むように形成されている。このため、実施の形態１で説明したと同様の理由により、電流駆動能力を向上することができる。
【０１５６】
また本実施の形態においては、ｎ−ｃｈＭＯＳトランジスタ２３０は、他の素子と溝６３によるトレンチ分離により電気的に分離されている。このため、実施の形態１で説明したと同様の理由により、高集積化に適した半導体装置を得ることができる。
【０１５７】
以上より、大きな電流駆動能力を有し、かつ高集積化に適した半導体装置を得ることができる。
【０１５８】
また多層配線構造を用いることにより、ソース引出配線層となる第１配線層５３ｂとドレイン引出配線層となる第３配線層６１とが異なる絶縁層上に形成されている。このため、ソース引出配線層５３ｂを、ｎ+ソース層２０９の全周にわたって、ｎ+ソース層２０９の表面に接するように構成した場合でも、ソース引出配線層５３ｂとドレイン引出配線層６１との電気的な絶縁は維持される。
【０１５９】
また、ソース引出配線層５３ｂを、ｎ+ソース層２０９の全周にわたって、ｎ+ソース層２０９の表面に接するように形成することができる。このため、実施の形態１で説明したと同様の理由により、ソースコンタクト抵抗を低減することができるとともに、ソース領域全周に電流を供給する際の抵抗を低くすることもできる。
【０１６０】
実施の形態４
図４５は、本発明の実施の形態４に係る半導体装置の構成を概略的に示す断面図である。また図４６は、図４５に示すｐ−ｃｈＩＧＢＴのソース層とドレイン層との平面レイアウトを示す図である。また図４７は、図４６にソース引出配線層およびドレイン引出配線層とを加えた図である。なお図４５は、図４６のＤ−Ｄ線に沿う断面に対応する。
【０１６１】
図４５〜図４７を参照して、シリコン基板１上に、シリコン酸化膜などの絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５には、溝６３よりなるトレンチ分離によってｐ−ｃｈＩＧＢＴ、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの各領域に電気的に分離されている。
【０１６２】
ｐ−ｃｈＩＧＢＴは、ｐ+ソース層３０９と、ｎ型ベース層３０７と、ｎ+ドレイン層３１１と、ｐ型バッファ層３１３と、ｐ-ドレイン層３１５と、ゲート酸化膜１９と、ゲート電極層２１とを有している。
【０１６３】
ｐ+ソース層３０９は、高抵抗ｎ型ベース層５の表面に形成されたｎ型ベース層３０７の領域内に、高濃度ｎ型層３１７と隣接するように形成されている。またｎ+ドレイン層３１１は、高抵抗ｎ型ベース層５の表面に形成されたｐ型バッファ層３１３の領域内に形成されている。またｐ-ドレイン層３１５は、ｐ型バッファ層３１３に電気的に接続するように、かつｐ+ソース層３０９と所定の距離を隔てるようにフィールド酸化膜６９の直下に形成されている。
【０１６４】
ゲート電極層２１は、ｐ+ソース層３０９とｐ-ドレイン層３１５に挟まれる高抵抗ｎ型ベース層５およびｎ型ベース層３０７上にゲート酸化膜１９を介在して形成されている。ゲート電極層２１は、ドープトポリシリコン層２１ａとタングステンシリサイド層２１ｂとの二層構造を有している。
【０１６５】
特に図４６を参照して、ｐ+ソース層３０９は、ｎ+ドレイン層３１１の周囲を取囲むように、たとえば楕円の平面形状を有している。
【０１６６】
なお、これ以外の構成については、図１に示す実施の形態１とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１６７】
本実施の形態におけるｐ−ｃｈＩＧＢＴの製造方法において、ｐ-ドレイン層３１５は、フィールド酸化膜６９の形成前にこのｐ-ドレイン層３１５の形成領域にｐ型不純物イオンを選択的にイオン注入すれば、ＬＯＣＯＳ法でフィールド酸化膜６９が形成されるのと同時に形成できる。
【０１６８】
本実施の形態では、ｐ+ソース層３０９が、ｎ+ドレイン層３１１の周囲を、取囲むように配置されている。このため、実施の形態２で説明したように、電流駆動能力を向上することができる。
【０１６９】
またｐ−ｃｈＩＧＢＴは、溝６３によるトレンチ分離により他の素子（ＣＭＯＳトランジスタなど）と電気的に分離されている。このため、実施の形態１で説明したようにｐ+ ソース層３０９がシリコン基板１に対して高電圧となった場合でも、この溝６３によるトレンチ分離で耐圧を保持することができるため、分離領域の面積を減らすことが可能となる。
【０１７０】
以上より、大きな電流駆動能力を有し、かつ高集積化に適した半導体装置を得ることができる。
【０１７１】
またソース引出配線層となる第１の配線層５３ｂとドレイン引出配線層となる第３の配線層６１とは、異なる絶縁層上に形成されている。このため、特に図４７に示すようにソース引出配線層５３ｂがｐ+ソース層３０９に沿って楕円の平面形状に形成された場合でも、ソース引出配線層５３ｂとドレイン引出配線層６１との電気的な分離を維持することができる。
【０１７２】
また、ソース引出配線層５３ｂがｐ+ソース層３０９の全周にわたってｐ+ソース層３０９の表面と接している。このため、ｐ+ソース層３０９とソース引出配線層５３ｂとのコンタクト面積が大きく確保でき、ソースコンタクト抵抗を小さくすることができる。
【０１７３】
また、このソース引出配線層５３ｂには、たとえばアルミニウムなどの抵抗の小さい材料を用いることができる。よって、低抵抗のソース引出配線層５３ｂを通じてｐ+ソース層３０９の全周に電流を供給することができる。したがって、抵抗の比較的高いｐ+ソース層３０９を通じてｐ+ソース層３０９の全周に電流を供給する場合に比較して、抵抗を小さくすることができる。
【０１７４】
実施の形態５
図１９に示す実施の形態２におけるｎ−ｃｈＩＧＢＴなどの電力用デバイスを取囲む溝６３の本数は必要な耐圧分だけ設ければよい。たとえば、図１９に示す領域Ｒ１を、図４８に示すように、２本の溝によってｎ−ｃｈＩＧＢＴの形成領域を取囲むような構成としてもよい。このように溝を複数本設けることによって、シリコン層に与える応力を小さくしたまま、耐圧の向上を図ることができる。以下、そのことについて詳細に説明する。
【０１７５】
図１９の領域Ｒ１を参照して、トレンチ分離の場合、溝６３の側壁に形成される酸化膜６５の膜厚により保持できる耐圧が決まる。このため、耐圧のことのみ考えれば、酸化膜６５の膜厚は厚いほうが望ましい。しかし、シリコン酸化膜は、シリコンと熱膨張係数が大きく異なる。このため、この酸化膜６５の各膜厚を厚くしすぎると、後工程の熱処理でシリコン基板内に応力が与えられることになる。
【０１７６】
本実施の形態では、溝を複数本設けることで、素子が形成されるシリコン層に面するシリコン酸化膜６５の膜厚Ｔ1とＴ4とを所定値に維持したまま、シリコン酸化膜６５の膜厚の総和（Ｔ1＋Ｔ2＋Ｔ3＋Ｔ4）を大きくすることができる。各素子が形成されるシリコン層に面するシリコン酸化膜６５の膜厚Ｔ1とＴ4とが所定値に維持されるため、素子の形成されるシリコン層へ与えられる応力が増大することは抑制される。また各シリコン酸化膜６５の膜厚の総和は、溝１本の場合より大きくできるため、保持できる耐圧が高くなる。このように複数本の溝６３ａ、６３ｂを設けることにより、シリコン層に与える応力を小さく維持したまま、耐圧の向上を図ることができる。
【０１７７】
また、溝の平面構造は、図４９に示すように環状に、すなわちコーナ部分を丸くし、かつ溝幅Ｗを一定にすることが望ましい。この溝６３ａ、６３ｂの幅Ｗを各部分において一定にすることによって溝内部へのポリシリコンの埋込特性を良好にすることができる。
【０１７８】
図５０は、幅の異なる２つの溝内にポリシリコン層を埋込む工程を示す断面図である。まず図５０を参照して、幅の細い溝と幅の太い溝とが併存する場合に、幅の細い溝６３ｃ内をポリシリコン層６７で完全に埋込むことはできても、幅の太い溝６３ｄ内を完全に埋込むことはできない場合がある。この状態で、ポリシリコン層６７に全面エッチバックを施すと、図５１に示すように、幅の太い溝６３ｄ内をポリシリコン層６７ｄで充填することはできない。
【０１７９】
このように、溝の幅Ｗが一定でない場合には、特に溝の幅Ｗが太い部分へのポリシリコン層の埋込が十分にできない場合が生ずる。このように溝内をポリシリコン層により完全に充填できない場合には、トレンチ分離耐圧を十分に確保することができなくなる。
【０１８０】
一方、本実施の形態のごとく溝６３ａ、６３ｂの幅が一定の場合には、溝内へのポリシリコン層の埋込特性が良好になり、トレンチ分離耐圧を大きく確保することができる。
【０１８１】
なお、溝６３ａ、６３ｂを埋込む材料としては、ポリシリコンに限らず、酸化シリコンであってもよい。この酸化シリコンを埋込む場合には、溝内を埋込むようにシリコン酸化膜を全面に堆積した後、このシリコン酸化膜を全面エッチバックすればよい。
【０１８２】
また、溝内にのみ充填層を残す方法として、エッチバックの代わりにＣＭＰ（Chemical Mechanical Polishing ）法を用いてもよい。
【０１８３】
実施の形態６
たとえば、ｐ−ｃｈＭＯＳトランジスタは、図５２に示すｎ−ｃｈＩＧＢＴ１３０で構成されたブリッジ回路のハイサイド側のレベルシフトとして用いられる。このような用途において、ｐ−ｃｈＭＯＳトランジスタがオフした場合には、基板電位とｎ+ドレイン電位とは０Ｖのままで、ｐ+ソース層の電位とゲート電極層の電位とは０から正の高電圧まで上昇する。
【０１８４】
このような用途に用いられるｐ−ｃｈＭＯＳトランジスタを含むｐ−ｃｈ電力用デバイスに本発明のソース・エレクトロード・サラウンド・ドレイン構造を適用した場合、ｎ+ドレイン（コレクタ）側からソース側へ空乏層が延びるため、このソース付近に位置するトレンチ分離の溝側壁の電位は安定していない。
【０１８５】
それゆえ、図５３に示すように、ｐ−ｃｈパワーデバイスを、トレンチ分離を介して取囲む分離領域を設け、その分離領域を、ソース電位と同電位にすることで、溝側壁の電位を安定化させることができる。具体的には、図５３において、ｐ−ｃｈＩＧＢＴ領域の周囲を溝６３によるトレンチ分離を介在して、高抵抗ｎ型層５、ｎ型層５２１と高濃度ｎ型層５２３との積層構造よりなる分離領域が設けられている。この分離領域の高濃度ｎ型層５２３と、ｐ−ｃｈＩＧＢＴのｐ+ソース層３０９とは、同一の第１の配線層５５３ｂにより電気的に接続されている。
【０１８６】
このような構成とすることにより、溝６３側壁の電位を安定化、すなわちシールド化させることができる。本願ではこの配線層５５３ｂをシールド電極と呼ぶ。
【０１８７】
実施の形態７
実施の形態６においてソース領域と同電位とされる分離領域５、５２１、５２３およびシールド電極５５３ｂとは、ｐ−ｃｈの電力用デバイスに限られず、図５４に示すｎ−ｃｈＩＧＢＴなどのｎ−ｃｈの電力素子に用いられてもよい。
【０１８８】
図５４を参照して、ｎ−ｃｈＩＧＢＴの形成領域を溝６３によりトレンチ分離を介在して取囲むように、高抵抗ｎ型層５とｎ型層４２１と高濃度ｎ型層４２３との積層構造よりなる分離領域が設けられている。この分離領域の高濃度ｎ型層４２３とｎ−ｃｈＩＧＢＴのｎ+ソース層１０９とは、シールド電極４５３ｂにより同電位とされている。
【０１８９】
このような構成とすることにより、実施の形態６と同様、溝６３側壁の電位を安定化、すなわちシールド化することができる。
【０１９０】
実施の形態８
図５５は、本発明の実施の形態８に係る半導体装置の構成を概略的に示す断面図である。図５５を参照して、本実施の形態では、ｎ型貼り合せＳＯＩ基板に、横型のｐ−ｃｈＩＧＢＴと横型のｎ−ｃｈＩＧＢＴとを併存させた場合の構成が示されている。このような構成の場合には、ｎ−ｃｈＩＧＢＴにおいて、フィールド酸化膜６９の直下に、ｎ型バッファ層１０３に接するように、かつｎ+ソース層１０９と所定の距離を隔てて対向するようにｐ-トップ層６０１を設けることが望ましい。
【０１９１】
なお、これ以外の構成については、ｎ−ｃｈＩＧＢＴについては、図１９に示す構成と、またｐ−ｃｈＩＧＢＴについては、図４５に示す構成とほぼ同じであるため、同一の部材についは同一の符号を付し、その説明を省略する。
【０１９２】
本実施の形態においては、ｎ−ｃｈＩＧＢＴにおいて、フィールド酸化膜直下にｐ-トップ層６０１を設けたため、ｐ−ｃｈＩＧＢＴのｐ- ドレイン層３１５とｎ−ｃｈＩＧＢＴのｐ-トップ層６０１とをオフ時に高電圧が印加されたときに完全に空乏化するような濃度に設定することで、図５６に示すように素子耐圧を高く、しかもほぼ同じ耐圧にすることができる。
【０１９３】
実施の形態９
図５７は、本発明の実施の形態９に係る半導体装置の構成を示す鳥瞰図である。図５７を参照して、ｎ−ｃｈＩＧＢＴにおいて、ｎ+ソース層７０９と、高濃度ｐ型層７１７との接合部は、平面的に見て櫛状の構造を有している。
【０１９４】
実施の形態２において、ｐベース抵抗がラッチアップ耐量を決める要因であることを述べた。そこで、図５７に示すようにｎ+ソース層７０９と高濃度ｐ型層７１７との接合部を櫛状構造にすることで、ｎ+ソース層直下のｐベース抵抗ｒが部分的に低くなる。つまり、ｎ+ソース層７０９と高濃度ｐ型層７１７との接合部が、ｎ+ソース層７０９側へ突出（入り込んでいる）状態にある部分では、ｎ+ソース層７０９の幅Ｗ10は、小さくなる。このようにｎ+ソース層７０９の幅Ｗ10が小さくなるため、この部分におけるｐベース抵抗ｒが低くなる。よって、この構造をとることで、ラッチアップ耐量を向上することが可能となる。
【０１９５】
なお、ｎ+ソース層７０９の厚い幅Ｗ11部分は、ソース引出電極層とのコンタクトを確実に取るために必要である。
【０１９６】
実施の形態１０
図５８は、本発明の実施の形態１０に係る半導体装置の構成を概略的に示す断面図である。図５８を参照して、本実施の形態は、横型ｎ−ｃｈＩＧＢＴとＣＭＯＳトランジスタとが併存する場合を示している。本実施の形態においては、ｎ+ソース層１０９と、高濃度ｐ型層１１７と、ｐ+ドレイン層１０１と、ｎＭＯＳトランジスタのソース／ドレイン層３３と、ｐＭＯＳトランジスタのソース／ドレイン領域４３との表面がシリサイド化されて、その各表面にシリサイド層８０１が形成されている。
【０１９７】
このように、ｎ+ソース層１０９の表面をシリサイド化することにより、ｐ+ソース層１０９のシート抵抗値を下げることが可能となる。これにより、このシリサイド層８０１を通じてｎ+ソース層１０９の全周に少ない抵抗で電流を供給することが可能となる。よって、ソース引出配線層８５３ｃは、ｎ+ソース層１０９の全周にわたってｎ+ソース層１０９の表面と接するように設ける必要はなく、ｎ+ソース層１０９の一部表面に接していればよい。
【０１９８】
このようにソース引出配線層８１３ｃが楕円形状をとる必要はないため、ソース引出配線層８５３ｃとドレイン引出配線層８１３ａとが同一の絶縁層上に形成されても、これらの配線層がショートするおそれはない。
【０１９９】
また、ｎ型バッファ層１０３と、ｐ型ベース層１０７と、ｐ型ウェル層３１と、ｎ型ウェル層４１とは、シリコン酸化膜よりなる絶縁層３に達するように形成されていてもよい。この場合でも、この電力用のデバイスは同じ動作をすることができる。
【０２００】
実施の形態１１
図５９と図６０とは、図３８と図３９とで示されたグラフにおいて縦軸のドレイン電流を電流密度換算（ドレイン電流をｎ−ｃｈＩＧＢＴの平面占有面積で割った値）でシミュレーションした結果を示す図である。
【０２０１】
図５９と図６０とを参照して、このシミュレーションの結果より、レクトアングル構造に比べてシリンドリカル構造では、同一のＳ−Ｄ間距離でも高いドレイン電流密度の得られることが判明した。つまり、ｎ−ｃｈＩＧＢＴのドレインの表面形状が略真円であり、かつドレイン領域を取囲むソース領域の表面形状が略真円の環形状（環形状を規定する内周円と外周円とが略真円）の場合には、最も高いドレイン電流密度を得ることができ、それによりラッチアップ能力を向上し得る最良の構造が得られることが判明した。
【０２０２】
以上のシミュレーションの結果より、ドレイン電流密度を高くしラッチアップ能力を向上させるためには、ｎ−ｃｈＩＧＢＴのユニットセルの平面形状をシリンドリカル構造とし、このユニットセルをアレイとして展開した構造が考えられる。このアレイとして展開した構造の一例を実施の形態１１として以下に説明する。
【０２０３】
図６１は、本発明の実施の形態１１における半導体装置の構成を概略的に示す平面レイアウト図である。図６１を参照して、上述したシリンドリカル構造を有する１つのユニットセルを、仮想の正六角形の平面領域内に配置することで、各ユニットセルを蜂の巣状に無駄なく敷きつめることが可能となる。この蜂の巣状の平面レイアウト構造は、言い換えれば、互いに隣り合う３つのシリンドリカル構造を有するユニットセルのｐ+ドレイン領域１０１の中心が、略正三角形Ｎの頂点に配置された構造である。
【０２０４】
図６２は、図６１のＦ−Ｆ線に沿う概略断面図である。図６１と図６２とを参照して、本実施の形態では、ユニットセルごとに溝分離を施すのではなく、セルアレイ全体として溝分離が施されている。つまり、蜂の巣状に展開したセルアレイの外周に沿って溝６３が形成されている。このため、隣り合うｎ−ｃｈＩＧＢＴの間には溝６３が設けられておらず、高濃度ｐ型層１１７が各ユニットセル間で共有されている。
【０２０５】
また各ユニットセルのｐ+ドレイン領域、ゲート電極層、ｎ+ソース領域の各々は、メタル配線など（図示せず）で互いに接続されている。
【０２０６】
なお、これ以外の構成については、図１９に示すｎ−ｃｈＩＧＢＴを隣り合うよう配置した構造とほぼ同様であるため、同一の部材について同一の符号を付し、その説明を省略する。
【０２０７】
なお、たとえば図６３に示すように過電流検出によるリアルタイムクランプ回路に用いられるＩＧＢＴのソースをマルチソースにして、一方のソースには抵抗をつけ、過電流が流れた場合には、過電流と抵抗との積がＭＯＳトランジスタのしきい値電圧になるように設定することで、ＩＧＢＴのゲート電極を速やかにソース電位にし、ＩＧＢＴの破壊を防ぐことができる。このような用途にＩＧＢＴを用いる場合には、図６１、６２に示す構造に限られず、以下に示すようにユニットセルごとに溝分離が施される。
【０２０８】
図６４は、ユニットセルごとに溝分離が施された構成を示す平面レイアウト図である。また図６５は、図６４のＧ−Ｇ線に沿う概略断面図である。
【０２０９】
図６４と図６５とを参照して、ユニットセルごとに溝分離が施されるため、セルアレイの外周領域のみならず、隣り合うｎ−ｃｈＩＧＢＴの間にも少なくとも１つの溝６３が配置されることになる。ここで、各ｎ−ｃｈＩＧＢＴに設けられるソース引出配線層５３ｂ1、５３ｂ2は、過電流検出に使用されるＩＧＢＴと使用されないＩＧＢＴとで分割されている。つまり、ソース引出配線層５３ｂ1とソース引出配線層５３ｂ2とは、互いに電気的に絶縁されている。このようにソース引出配線層５３ｂ1、５３ｂ2を分割することで、抵抗の電圧効果による電流損失を極力減らす効果がある。
【０２１０】
なお、隣り合うｎ−ｃｈＩＧＢＴの各ゲート電極層２１間と各ｐ+ドレイン領域１０１間とは電気的に接続されている。
【０２１１】
なお、これ以外の構成については、図６１と図６２とに示す構成とほぼ同様であるため、同一の部材については同一の符号を付しその説明を省略する。
【０２１２】
実施の形態１２
図６６に示すようなハーフブリッジ回路はＩＧＢＴ６１０とダイオード６２０とからなっている。上述のシリンドリカル構造を有するＩＧＢＴをこのハーフブリッジ回路のＩＧＢＴ６１０に用いる場合、ＩＧＢＴ６１０として、図６７に示すようにたとえば蜂の巣状に展開されたセルアレイが用いられ、ダイオード６２０には、図６７に示すようにたとえばトラック形状のダイオードが用いられる。以下、このハーフブリッジ回路を構成するダイオードの構造および配線接続の状態について説明する。
【０２１３】
図６８は、図６７に示すダイオードのＨ−Ｈ線に沿う概略断面図である。また図６９〜図７１は、ＩＧＢＴとダイオードとを結ぶ配線の配置を下層から３段階に分割して示す概略平面図である。
【０２１４】
主に図６７と図６８とを参照して、シリコン基板１の表面上にたとえばシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層５のダイオードの形成領域は、溝６３よりなるトレンチ分離によって、他の素子の形成領域と電気的に分離されている。
【０２１５】
ダイオード６２０は、ｎ+カソード層６２１と、ｐ+アノード層６２３とを有している。ｎ+カソード層６２１は、高抵抗ｎ型ベース層５に形成されたｎ型層６２５内の表面に形成されている。またｐ+アノード層６２３は、高抵抗ｎ型ベース層５に形成されたｐ型層６２７内の表面に形成されている。
【０２１６】
ｐ+アノード層６２３は、高抵抗ｎ型ベース層５の表面において、ｎ+カソード層６２１の周囲を取囲んでおり、それによりダイオード６２０はトラック形状を有している。このトラック形状とは、ｐ+アノード層６２３と高抵抗ｎ型ベース層５とから構成されるｐｎ接合が、半導体層の表面において直線状に延びる部分（図６７の領域Ｊ）を多く有する構造である。
【０２１７】
またｎ型層６２５の領域上には、絶縁層６５５を介して導電層６３７が形成されている。またｐ型層６２７と高抵抗ｎ型ベース層５との表面上には絶縁層６２９を介して導電層６３１が形成されている。この導電層６３７と６３１とは、たとえばドープドポリシリコン層６３７ａ、６３１ａとタングステンシリサイド層６３７ｂ、６３１ｂとの２層構造を有している。また導電層６３７、６３１の各側壁には側壁酸化膜６３９、６３３が形成されている。
【０２１８】
このダイオード形成領域上には第１の層間絶縁層５１が形成されている。この第１の層間絶縁層５１に設けられたコンタクトホール５１ｊ、５１ｋを通じて各下層に電気的に接続されるように第１の配線層６５３ａ、５３ｂが形成されている。第１の配線層５３ｂは、アノード引出配線層である。
【０２１９】
主に図６９を参照して、アノード引出配線層５３ｂは、たとえば楕円形状に形成されるｐ+アノード層６２３の全周にわたって、ｐ+アノード層６２３の表面に接するように形成されている。このアノード引出配線層５３ｂは、ＩＧＢＴのｎ+ソース層に電気的に接続されるソース引出配線層５３ｂと一体的に形成されている。つまり、ダイオードのｐ+アノード層６２３とＩＧＢＴのｎ+ソース層とは電気的に接続されている。
【０２２０】
主に図６８を参照して、このアノード引出配線層５３ｂなどを覆うように第１の層間絶縁層上に第２の層間絶縁層５５が形成されている。この層間絶縁層５５上には、コンタクトホール５５ｂを通じて第１配線層６５３ａに電気的に接続される第２配線層６５７が形成されている。
【０２２１】
主に図７０を参照して、またＩＧＢＴの形成領域においては、第２の層間絶縁層５５上に導電層５７ａが形成されている。この導電層５７ａはセルアレイを構成する各ユニットセルのゲート電極層２７をコンタクトホール５８を通じて電気的に接続している。
【０２２２】
主に図６８を参照して、第２配線層６５７および導電層５７ａを覆うように第２の層間絶縁層５５上に第３の層間絶縁層５９が形成されている。ダイオード形成領域においては、コンタクトホール５７ｂを通じてｎ+ カソード層６２１と電気的に接続するようにカソード引出配線層６１が第３の層間絶縁層５９上に形成されている。
【０２２３】
主に図７１とを参照して、このカソード引出配線層６１は、ＩＧＢＴのｐ+ドレイン層１０１にコンタクトホール６２を通じて電気的に接続されたドレイン引出配線層６１と一体的に形成されている。つまり、ダイオードのｎ+カソード層６２１とＩＧＢＴのｐ+ドレイン層１０１とは電気的に接続されている。
【０２２４】
なお、図６７のＧ−Ｇ線に沿うＩＧＢＴの断面は、たとえば図６２に示す構造が対応する。
【０２２５】
ここで、横型ダイオードに関しては、図７２と図７３とに示されるように、順方向（Ｉ−Ｖ）特性は、レクトアングル構造のほうがシリンドリカル構造に比べて高いドレイン電流密度を得ることができる。この理由は以下のように説明される。
【０２２６】
ＩＧＢＴにおいては、ＭＯＳトランジスタ部分のチャネルを流れるチャネル電流によって導電率変調が決まっていた。このため、ＩＧＢＴにおいてドレイン電流密度を大きくするには、ＩＧＢＴの単位平面占有面積当たりにおけるチャネル面積の割合を大きくできるシリンドリカル構造がレクトアングル構造よりも有利であった。
【０２２７】
しかし、ダイオードにはＭＯＳトランジスタ部分はない。このため、ダイオードの平面占有面積当たりにおけるチャネル面積を大きくすべくシリンドリカル構造にする必要はない。また、シリンドリカル構造にした場合、そのシリンドリカル構造の中心に配置されるｎ+カソード層６２１とカソード引出配線層６１との接触面積が小さくなる。また、ｐ+アノード層６２７からｎ+カソード層６２１へ流込む電流密度は変化している。
【０２２８】
一方、レクトアングル構造では、ダイオードのｐｎ接合部が半導体層の表面において直線状に延在している（図６７の領域Ｊ）。このため、ｎ+カソード層６２１とカソード引出配線層６４との接触面積は、シリンドリカル構造よりも大きくできる。また、ｐ+アノード層６２７からｎ+カソード層６２１へ流込む電流密度は領域Ｊでは変化しない。よってシリンドリカル構造よりもレクトアングル構造のほうが、電流密度のアノード側とカソード側での差が少ない。その結果、同じオン電圧でも多くの電流を得ることができる。
【０２２９】
以上の説明より、ダイオードは、図６７に示すように、レクトアングル部分（領域Ｊで囲まれた部分）を多く有するトラック形状の構造のほうがシリンドリカル構造よりも有利である。
【０２３０】
以上より、本実施の形態においては、ダイオードの平面形状をトラック形状としたため、シリンドリカル構造のダイオードを採用した場合に比べて、同じオン電圧でも電流を多くとれるハーフブリッジ回路を得ることが可能となる。
【０２３１】
実施の形態１３
実施の形態１１においては、仮想の正六角形の平面領域内にシリンドリカル構造のＩＧＢＴを配置し、その正六角形を蜂の巣状に配置した構造について説明した。しかし、ユニットセルの平面外形形状は、この蜂の巣状の配置に限られず、シリンドリカル構造のＩＧＢＴを仮想の正方形の平面領域内に配置した構造であってもよい。この場合には、複数のユニットセルは、図７４に示すように格子状に展開されることでセルアレイを構成することになる。この格子状の平面レイアウト構造は言い換えれば、互いに隣り合う４つのシリンドリカル構造を有するユニットセルのｐ+ドレイン領域１０１の中心が、略正方形Ｍの頂点に配置された構造である。
【０２３２】
このようにユニットセルを格子状に展開した場合には、各ユニットセルのソース、ドレインもしくはゲートなどを接続する各配線を、互いに直角もしくは４５°の角度で交差するように配置することが容易となる。このような角度で互いに交差する配線層を形成する場合、その配線層を形成する際の写真製版技術に用いられるフォトマスクを製作する際のデータ量は、たとえば配線層が３０°もしくは６０°などで交差する場合よりも少なくできる。このため、ユニットセルを図７４に示すように格子状に展開した場合、電子線露光時間を短縮できるというメリットがある。
【０２３３】
なお、上記した実施の形態１１〜１３においては、ｎ−ｃｈＩＧＢＴについて説明したが、使用されている不純物の導電型をすべて反転させることで、ｐ−ｃｈＩＧＢＴについても同様に成立し、かつ同様の効果を得ることができる。
【０２３４】
なお、上記した実施の形態１〜１３におけるトレンチ分離の溝の形状は、図７５や図７６に示すＶ溝形状や逆Ｖ溝形状であってもよい。
【０２３５】
なお、本発明の構成はバイポーラ素子にも適用することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２３６】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１におけるｐ−ｃｈＭＯＳトランジスタのソース層およびドレイン層の平面レイアウトを示す図である。
【図３】図２にソース引出配線層およびドレイン引出配線層を加えた平面レイアウト図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第１５工程を示す概略断面図である。
【図１９】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図２０】本発明の実施の形態２におけるｎ−ｃｈＩＧＢＴにおけるドレイン層とソース層との平面レイアウトを示す図である。
【図２１】図２０にドレイン引出配線層とソース引出配線層とを加えた平面レイアウト図である。
【図２２】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２３】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２４】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２５】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２６】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２７】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２８】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２９】本発明の実施の形態２における半導体装置の製造方法の第８工程を示す概略断面図である。
【図３０】本発明の実施の形態２における半導体装置の製造方法の第９工程を示す概略断面図である。
【図３１】本発明の実施の形態２における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図３２】本発明の実施の形態２における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図３３】本発明の実施の形態２における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図３６】本発明の実施の形態２における半導体装置の製造方法の第１５工程を示す概略断面図である。
【図３７】シミュレーションしたｎ−ｃｈＩＧＢＴの概略断面図である。
【図３８】レクトアングル構造を持つｎ−ｃｈＩＧＢＴのＩ−Ｖ特性を示す図である。
【図３９】シリンドリカル構造を持つｎ−ｃｈＩＧＢＴのＩ−Ｖ特性を示す図である。
【図４０】本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図４１】本発明の実施の形態３におけるｎ−ｃｈＭＯＳトランジスタのドレイン層とソース層との平面レイアウトを示す図である。
【図４２】図４１にドレイン引出配線層とソース引出配線層とを加えた平面レイアウト図である。
【図４３】図４０の領域Ｒ２を拡大して示す部分断面図である。
【図４４】フィールド酸化膜上に容量が形成されることを説明するための模式図である。
【図４５】本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図４６】本発明の実施の形態４におけるｐ−ｃｈＩＧＢＴのソース層とドレイン層との平面レイアウトを示す図である。
【図４７】図４６にドレイン引出配線層とソース引出配線層とを加えた平面レイアウト図である。
【図４８】トレンチ分離用の溝が複数本ある場合の構造を示す部分断面図である。
【図４９】トレンチ分離の溝が、一定の幅を有して素子の周囲を取囲む様子を示す概略平面図である。
【図５０】幅の異なる孔に充填層を形成する様子を示す第１工程図である。
【図５１】幅の異なる孔に充填層を形成する様子を示す第２工程図である。
【図５２】ｐ−ｃｈＭＯＳトランジスタをレベルシフトとして用いた場合のブロック図である。
【図５３】本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。
【図５４】本発明の実施の形態７における半導体装置の構成を概略的に示す断面図である。
【図５５】本発明の実施の形態８における半導体装置の構成を概略的に示す断面図である。
【図５６】各種ＩＧＢＴの素子耐圧とソース／ドレイン間距離依存性を示すグラフである。
【図５７】本発明の実施の形態９における半導体装置の構成を概略的に示す鳥瞰図である。
【図５８】本発明の実施の形態１０における半導体装置の構成を概略的に示す断面図である。
【図５９】レクトアングル構造を持つｎ−ｃｈＩＧＢＴのドレイン電圧とドレイン電流密度との関係を示す図である。
【図６０】シリンドリカル構造を持つｎ−ｃｈＩＧＢＴのドレイン電圧とドレイン電流密度との関係を示す図である。
【図６１】ユニットセルを蜂の巣状に配置した様子を示す概略平面図である。
【図６２】図６１のＦ−Ｆ線に沿う概略断面図である。
【図６３】過電流検出によるリアルタイムクランプ回路の回路図である。
【図６４】ユニットセルを蜂の巣状に配置し、かつユニットセル毎に溝分離を施した構成を示す概略平面図である。
【図６５】図６３のＧ−Ｇ線に沿う概略断面図である。
【図６６】ハーフブリッジ回路を示す回路図である。
【図６７】ハーフブリッジ回路におけるＩＧＢＴに蜂の巣状に配置されたセルアレイを用い、かつダイオードにトラック形状のものを用いることを説明するための図である。
【図６８】図６７のＨ−Ｈ線に沿うダイオードの概略断面図である。
【図６９】ハーフブリッジ回路に用いられるダイオードとＩＧＢＴとを接続する配線層の第１段階目の構成を示す概略平面図である。
【図７０】ハーフブリッジ回路に用いられるダイオードとＩＧＢＴとを接続する配線層の第２段階目の構成を示す概略平面図である。
【図７１】ハーフブリッジ回路に用いられるダイオードとＩＧＢＴとを接続する配線層の第３段階目の構成を示す概略平面図である。
【図７２】レクトアングル構造を持つダイオードのドレイン電圧とドレイン電流密度との関係を示す図である。
【図７３】シリンドリカル構造を持つダイオードのドレイン電圧とドレイン電流密度との関係を示す図である。
【図７４】ユニットセルを格子状に配置した構成を示す概略平面図である。
【図７５】トレンチ分離の溝がＶ形状を有する場合の構成を示す概略断面図である。
【図７６】トレンチ分離の溝が逆Ｖ形状を有する場合の構成を示す概略断面図である。
【図７７】従来の半導体装置の構成を概略的に示す断面図である。
【図７８】従来の半導体装置の構成を概略的に示す平面レイアウト図である。
【図７９】従来の半導体装置の製造方法の第１工程を示す概略断面図である。
【図８０】従来の半導体装置の製造方法の第２工程を示す概略断面図である。
【図８１】従来の半導体装置の製造方法の第３工程を示す概略断面図である。
【図８２】従来の半導体装置の製造方法の第４工程を示す概略断面図である。
【図８３】従来の半導体装置の製造方法の第５工程を示す概略断面図である。
【図８４】従来の半導体装置の製造方法の第６工程を示す概略断面図である。
【図８５】従来の半導体装置の製造方法の第７工程を示す概略断面図である。
【図８６】従来の半導体装置の製造方法の第８工程を示す概略断面図である。
【図８７】ドレイン層がソース層の周囲を取囲む構成を示す平面レイアウト図である。
【図８８】ソース層がドレイン層の周囲を取囲む構成を示す平面レイアウト図である。
【図８９】ソース層がドレイン層を取囲む構成を従来の半導体装置に適用した場合の問題点を説明するための概略断面図である。
【図９０】ソース層がドレイン層を取囲む構成を従来の半導体装置に適用した場合の問題点を説明するための概略断面図である。
【符号の説明】
【０２３７】
１ シリコン基板、３ 絶縁層、５ 高抵抗ｎ型ベース層、９，３０９ ｐ+ソース層、１１，１０１ ｐ+ ドレイン層、１３，３１３ ｐ型バッファ層、１５，３１５ ｐ-ドレイン層、６３ 溝、１０３，２１３ ｎ型バッファ層、１０９，２０９ ｎ+ソース層、２１１，３１１ ｎ+ドレイン層、３０ ｐ−ｃｈＭＯＳトランジスタ、１３０ ｎ−ｃｈＩＧＢＴ、２３０ ｎ−ｃｈＭＯＳトランジスタ、３３０ ｐ−ｃｈＩＧＢＴ。
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
前記ソース領域は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
前記ソース領域は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【公開番号】特開２００６−１８６３９２（Ｐ２００６−１８６３９２Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００６−４６９０９（Ｐ２００６−４６９０９）
【出願日】平成１８年２月２３日（２００６．２．２３）
【分割の表示】特願平８−５９３５６の分割
【原出願日】平成８年３月１５日（１９９６．３．１５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１８年２月２３日（２００６．２．２３）
【分割の表示】特願平８−５９３５６の分割
【原出願日】平成８年３月１５日（１９９６．３．１５）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]