【課題】 ＣＭＯＳトランジスタの集積度を向上させる。
【解決手段】 Ｎ型高耐圧ＭＯＳトランジスタ１０２とＰ型高耐圧ＭＯＳトランジスタ１０４とから構成される高耐圧ＣＭＯＳトランジスタ１００を製造する際に、ＳＯＩ基板１１０に、Ｐ型シリコン層１０５から絶縁層１０３まで達するトレンチ１１７を形成し、トレンチ１１７中に絶縁膜を形成することにより、Ｐ型シリコン層１０５の素子形成領域の外周を取り囲む素子分離膜１０７を設ける。その後、素子分離膜１０７に取り囲まれた素子形成領域のＰ型シリコン層１０５にＮ型の不純物を導入して高圧Ｎウェル１０９を設ける。 （もっと読む）

【課題】 同一基板に機械的駆動系及び電気的駆動系を混在しつつ、電気的駆動系上に機械的駆動系を積層する構造を無くした簡易な構造を有するＭＥＭＳを備えた混在型半導体集積回路及びその製造方法を提供する。
【解決手段】 混在型半導体集積回路１は、基板１０上の第１の領域Ａに配設された第１の半導体活性層３１と、第１の半導体活性層３１の側面周囲を取り囲む絶縁分離領域４０と、基板１０上の第１の領域Ａに隣接する第３の領域Ｃに配設され、絶縁分離領域４０の一部及びトレンチ４５により側面周囲が取り囲まれたメカニカル電極３３１と、メカニカル電極３３１に一端が接続され、他端が絶縁分離領域４０の一部上を通過して第１の半導体活性層３１上に延在する第２の薄膜配線９０とを備えている。 （もっと読む）

【課題】 トランジスタを形成する際に、そのトランジスタの下方に形成されている膜が受ける熱的ダメージを低減することができる半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜３７の上に遮蔽膜３８を形成する工程と、遮蔽膜３８の上に第２絶縁膜３９と非晶質半導体膜４０とを順に形成する工程と、非晶質半導体膜４０にエネルギービームを照射し、少なくとも薄膜トランジスタのチャネルとなる部分の非晶質半導体膜４０を溶融して多結晶半導体膜４１にする工程と、上記チャネルの上の多結晶半導体膜４１上にゲート絶縁膜４３ａとゲート電極４４ａとを順に形成する工程と、ゲート電極４４ａの横の多結晶半導体膜４１にソース／ドレイン領域４１ａを形成し、該ソース／ドレイン領域４１ａ、ゲート絶縁膜４３ａ、及びゲート電極４４ａでTFT６０を構成する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】縦構造のバイポーラトランジスタを用い、コレクタの電極取り出しを基板の裏面側で行うことで、バイポーラトランジスタのデバイス面積を縮小化するとともに高速動作化を可能とする。
【解決手段】バイポーラトランジスタ１００とＭＯＳ型トランジスタ２００とを同一基板１０に搭載した半導体集積回路装置１であって、バイポーラトランジスタ１００は、エミッタ層１２０、ベース層１１０、コレクタ層１３０が基板１０主面に対して垂直方向に配列されたものからなり、ベース層１１０に接続されるベース取り出し電極１１１が基板１０の主面側に設けられ、エミッタ層１２０に接続されるエミッタ取り出し電極１２１が基板１０の主面側に設けられ、コレクタ層１３０に接続されるコレクタ取り出し電極１３１が基板１０の主面とは反対の裏面側に設けられたものである。 （もっと読む）

【課題】 周辺構造の製造プロセスを簡略化する。
【解決手段】 Ｎ⁻型ＳｉＣからなるドレイン領域１の第一主面側にＰ型ウエル領域３、Ｐ^＋型ウエルコンタクト領域４、Ｎ^＋型ソース領域５、ゲート絶縁膜６、ゲート電極７、ソース電極８、チャネル領域１０を有するパワーＭＯＳＦＥＴを形成し、ドレイン領域１の第二主面側にＰ^＋型ポリシリコンからなるＰ^＋型ヘテロ半導体領域２を形成して、パワーＭＯＳＦＥＴがオン、オフする電流の逆方向電流を阻止する逆方向阻止用のヘテロ接合ダイオードを形成し、Ｐ^＋型ヘテロ半導体領域２にドレイン電極９をオーミック接続する。 （もっと読む）

【課題】 ゲートからソースへの漏洩電流を伴うことなく、しきい値電圧を可変させるとともに、素子面積の増大を抑制する。
【解決手段】 半導体基板１０１上には絶縁層１０２が形成され、絶縁層１０２上には半導体層１０３が形成され、さらに、半導体層１０３上には絶縁層１０４が形成され、絶縁層１０４上には半導体層１０５が形成され、半導体層１０５上には、ゲート絶縁膜１０６を介してゲート電極１０７が形成され、ゲート電極１０７の側方には、ソース層１０９およびドレイン層１１０が形成され、ゲート電極１０７は、配線層を介して半導体層１０３に接続されている。 （もっと読む）

【課題】 トレンチ絶縁分離部の耐圧スクリーニング試験において、高電圧を印加する。
【解決手段】 基板２と、基板２上の絶縁層３と、絶縁層３上の半導体層４からなるＳＯＩ（Silicon On Insulator）基板には、半導体層４の表面から絶縁層３にかかるトレンチ絶縁分離部５Ｕに側方から囲まれ絶縁分離された素子形成領域６ａ、６ｂと素子形成領域６ａ、６ｂ外の素子形成外領域７とが形成されている。素子形成領域６ａ、６ｂ内の固定電位と、素子形成外領域７の固定電位とは異なり、素子形成領域６ａ、６ｂ、および素子形成外領域７のそれぞれに所定の電圧を一定時間印加して、トレンチ絶縁分離部５Ｕの耐圧スクリーニング試験を行う。 （もっと読む）

【課題】 高誘電率絶縁膜を用いて、閾値電圧の変動を低減することのできる半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板５の上に形成されたゲート絶縁膜９は、高誘電率絶縁膜を含む絶縁膜である。ＭＯＳＦＥＴのうちで、ゲート長およびゲート絶縁膜が同一であるものは、チャネル幅がＷである単一のチャネルまたはチャネル幅がＷであるチャネルを複数並列した構造を有する。また、チャネル幅の異なるＭＯＳＦＥＴの素子分離領域６の端部における曲率が異なる。この場合、素子分離領域６の表面は実質的に同一面をなし、且つ、素子分離領域６の表面から底面までの深さが異なっていることが好ましい。 （もっと読む）

【課題】スプリアスノイズによるＣＮ比の劣化を低減できるようにした信号処理用半導体集積回路の提供。
【解決手段】ノイズの発生源となる発振回路を含む第１の回路ブロックと、該発振回路からのノイズが基体を通して伝達されることで誤動作するおそれのある回路を含む第２の回路ブロックを半導体基板表面の各々絶縁分離帯２３１，２３２で囲まれた第１の島領域２４１と第２の島領域２４２に形成し、第１の島領域２４１と第２の島領域２４２の能動素子形成箇所を除く基体領域２０３には低抵抗の半導体領域２５１，２５２を形成するとともに、低抵抗の半導体領域２５１，２５２を安定な電圧端子に接続させるようにした。 （もっと読む）

【課題】受信信号と局部発振信号とを合成して周波数を変換して信号処理を行なう信号処理用半導体集積回路において、スプリアスノイズによるＣＮ比の劣化を低減することができる。
【解決手段】ノイズの発生源となるＲＦ用の第１発振回路１３２およびＩＦ用の第２発振回路１３１と、受信信号と上記第１発振回路の発振信号とを合成して周波数変換する第１ミキサ回路１１３と、上記第１ミキサ回路で周波数変換された信号を増幅する増幅回路１１５と、増幅された信号を復調する復調回路１１６と、送信信号と上記第２発振回路の発振信号とを合成して周波数変換する第２ミキサ回路１２２とを有する信号処理用半導体集積回路において、少なくとも上記第１ミキサ回路１１３および上記第１発振回路１３２の回路ブロックと、上記第２発振回路１３１および上記増幅回路１１５および上記復調回路１１６の回路ブロックとを半導体基板上において離間して配置する。 （もっと読む）

【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。 （もっと読む）

【課題】必要とする任意の耐圧を確保することができ、一般的な半導体装置の製造方法を用いて安価に製造することのできる半導体装置を提供する。
【解決手段】互いに絶縁分離されたｎ個のトランジスタ素子Ｔｒ_１〜Ｔｒ_ｎが、ＧＮＤ電位と所定電位Ｖｓとの間で、順次直列接続されてなり、第１段のトランジスタ素子Ｔｒ_１におけるゲート端子を入力端子とし、ｎ個の抵抗素子Ｒ_１〜Ｒ_ｎまたは容量素子が、ＧＮＤ電位と所定電位Ｖｓとの間で、順次直列接続されてなり、第１段のトランジスタ素子Ｔｒ_１を除いた各段のトランジスタ素子Ｔｒ_２〜Ｔｒ_ｎにおけるゲート端子が、直列接続された各段の抵抗素子Ｒ_１〜Ｒ_ｎまたは容量素子の間の接続点Ｐ_２〜Ｐ_ｎに、それぞれ、順次接続されてなり、第ｎ段のトランジスタ素子Ｔｒ_ｎにおける所定電位Ｖｓ側の端子から、出力が取り出されてなる半導体装置１００とする。 （もっと読む）

【課題】過電流保護機能を持たせた半導体装置において、MOSFETが形成されている半導体基板と同一基板内に感熱素子を作りこむことによって、裏面以外にもMOSFETとの接地面が増え、MOSFETから感熱素子への熱伝導が大きくなるようにして、感熱速度の向上を図り、装置破壊に至ることを防止する。
【解決手段】半導体基板１中にMOSFETを形成すると共に、同基板中に絶縁性を有する膜を介して形成されるアイソレーション領域内にサイリスタなどで成る感熱素子２を形成し、この感熱素子２はMOSFETのゲート-ソース間又はゲート-入力端子間に接続され、MOSFETが異常発熱したときに、感熱素子２が導通してMOSFETのゲート-ソース間又はゲート-入力端子間を短絡し、MOSFETをオフさせようにした。 （もっと読む）

【課題】第２半導体層の側壁に絶縁膜を形成して、第１半導体層の結晶方位を引き継いだエピタキシャル成長層を形成することで、結晶方位（１００）の半導体層と結晶方位（１１０）の半導体層を同一基板上に結晶欠陥を抑制して形成することを可能とする。
【解決手段】第１半導体層１１と絶縁層１２と第２半導体層１３とを順に積層した基板を用い、第２半導体層１３上に酸化膜エッチング時の耐性と耐酸化性とを有するマスク層１５を形成する工程と、第１領域のマスク層１５から絶縁層１２までを第１半導体層１１上に残して第２領域の第１半導体層１１を露出させる工程と、第１半導体層１１表層と第２半導体層１３の露出した側壁を酸化する工程と、マスク層１５をエッチングマスクに用いて酸化層２１を除去し、第１半導体層１１を露出させる工程と、露出された第１半導体層１１上にエピタキシャル成長層１７を形成する工程とを備えた製造方法である。 （もっと読む）

【課題】耐圧を確保し、半導体チップの小型化が図れる、縦型素子と横型素子を同一半導体基板に有する半導体装置およびその製造方法を提供する。
【解決手段】部分ＳＯＩ基板を用いて、酸化膜５２のある箇所に横型のプレーナゲートの第１ＭＯＳＦＥＴ部１を形成し、酸化膜５２がない箇所に縦型のトレンチゲートの第２ＭＯＳＦＥＴ部２を第１ＭＯＳＦＥＴ部１に隣接して形成し、第２ｎドリフト領域５３と第２ｐベース領域５６のｐｎ接合の第２ｎ⁺ ドレイン領域５１からの高さＨ１を酸化膜５２と第１ｐベース領域５４の界面の第２ｎ⁺ ドレイン領域５１からの高さＨ２より低くする。こうすることで、酸化膜５２にフィールドプレートの働きをさせて、耐圧を確保しながら第２ｎドリフト領域５３の不純物濃度を高くし、第２ＭＯＳＦＥＴ部２のオン抵抗を低減し、半導体チップの小型化を図る。 （もっと読む）

【課題】分離不良を防止しつつ寄生容量を低減できる半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ層１０６、分離酸化膜１１０、およびゲート電極１１６上に酸化膜１２２を形成する。そして、酸化膜１２２の上に窒化膜１２４を形成する。次に、窒化膜１２４のみに異方性エッチングを行うことにより、ゲート電極１１６の両側面にサイドウォール１２６を形成する。すなわち、酸化膜１２２のエッチングは行われない。次に、Ｎ型不純物を酸化膜１２２ごしに注入することにより、ＳＯＩ層１０６上主面内にソースドレイン１２８を形成する。このとき、不純物が埋め込み酸化膜１０４に達するように注入エネルギーを調整することにより、埋め込み酸化膜１０４に接するようにソースドレイン１２８が形成される。 （もっと読む）

【課題】 フローティングボディを有するＭＯＳ型トランジスタを用いた回路において生じる履歴効果による動作不良を抑制し、電気的特性に優れた装置を提供する。また、これらＭＯＳ型トランジスタを構成要素として含むセンスアンプ回路、ラッチ回路の感度を向上させる。
【解決手段】 第１の期間(有効期間)にＭＯＳ型トランジスタの電気的特性を利用して、第１の回路以外の回路で必要とされる信号を出力し、前記第１の期間を除いた第２の期間（休止期間）に、ＭＯＳ型トランジスタのゲート−ソース間にこのＭＯＳ型トランジスタのしきい値以上のステップ波形電圧を与える。 （もっと読む）

【課題】ＳＯＳ基板を用いた半導体装置に形成するｎＭＯＳ素子のオン電流を増加させる手段を提供する。
【解決手段】サファイア基板に単結晶シリコン層を積層したＳＯＳ基板の単結晶シリコン層に形成したｎＭＯＳ素子のチャンネル領域とサファイア基板との間に絶縁膜層を形成し、絶縁膜層上の単結晶シリコン層の応力状態を引張応力状態にする。 （もっと読む）

【課題】超音波診断装置の診断モードやプローブに応じて、送波信号の電圧振幅を変えた場合にも超音波振動子の解像度等の性能を最良の条件に保つ。
【解決手段】プローブハウジング１と、送波アンプ回路２１を持つ中継ポイント部２と、ＤＡＣ８を持つ本体１を有する超音波診断装置で、高圧送波用電源１５，１６と低圧送波用電源１７，１８を切り替えるスイッチ１３，１４を有している。送波アンプ回路２１は負帰還回路２２により電圧利得が制御されるリニア増幅回路であり、送波アンプ回路の電源電圧を所望の出力電圧に応じて、電源電圧が高く電圧利得が高い第１モードと、該第１モードに比べ前記送波アンプ回路の電源電圧が低く電圧利得が低い第２モードを有する。 （もっと読む）

【課題】 ポリシリコンからなるゲート電極の空乏化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】 半導体基板に形成された第１の導電型のウェル領域と、ウェル領域の表面近くに形成された、第１の導電型とは反対の導電型である第２の導電型のソース・ドレイン領域と、ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、ゲート絶縁膜上に形成された、第１の導電型のポリシリコンからなるゲート電極とを有する。 （もっと読む）